【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）

【課題】新規なＤＴＭＯＳトランジスタの製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１領域と、第１領域に接続しこれより幅狭の第２領域と、第２領域に接続しこれより幅狭の第３領域とを含む半導体領域の画定工程、半導体領域に第１導電型不純物でウェル領域を形成する工程、ウェル領域上へのゲート絶縁膜形成工程、第３領域を幅方向に横断する第１部と、第１部から第１領域上に延びた第２部とを含むゲート電極を形成する工程、ゲート電極側面に、第２領域の一部を覆い他の一部を露出させるサイドウォールを形成する工程、第１領域及び第２領域の他の一部にゲート電極及びサイドウォールをマスクとし第２導電型不純物を注入する工程、熱処理による第２導電型不純物拡散工程、サイドウォールの一部を薬液で除去する工程、第１領域及び第２領域の他の一部へのシリサイド層形成工程を有する。 （もっと読む）

【課題】Ｄｔ−ＭＯＳトランジスタよりなる半導体装置の素子寸法を縮小する。
【解決手段】シリコン基板２１と、素子分離領域２１Ｉと、前記素子分離領域により画成された、第１の導電型を有する第１のウェルよりなる素子領域２１ＤＮＷと前記第１の導電型と逆の第２の導電型のコンタクト領域２１Ｐ＋１と、ゲート絶縁膜を介して、前記素子領域上から、前記素子分離領域のうち前記素子領域と前記コンタクト領域との間に延在するゲート電極と、第２の導電型のソース拡散領域と、第２の導電型のドレイン拡散領域と、前記ソース拡散領域の下端部に接して形成された第１の絶縁領域と、前記ドレイン拡散領域の下端部に接して形成された第２の絶縁領域と、前記ゲート電極と前記コンタクト領域とを電気的に接続するビアプラグと、を含み、前記第１のウェルは前記素子分離領域部分の下の前記シリコン基板を介して前記コンタクト領域に電気的に接続されていること。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
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【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】集積回路内に多数形成され、論理回路などを構成するＭＯＳＦＥＴから成る半導体素子１において、高機能化を図る。
【解決手段】ウェル２内にソース領域３とドレイン領域４とが形成され、かつそれらの領域間のチャネル領域５上に、ゲート絶縁膜６を介してゲート電極７が形成されるＭＯＳＦＥＴにおいて、たとえばＳＯＩ基板を用い、かつフィールド酸化膜などによって各素子間を電気的に絶縁し、各素子毎にソース領域３およびドレイン領域４以外の領域で層間絶縁膜にコンタクト孔を形成し、チャネル領域５から基板端子ＴＷを引出す。これによって、ゲート端子ＴＧと該基板端子ＴＷとの２つを入力とする２入力１出力の素子を実現することができ、論理回路などを構成するにあたって、集積度を向上し、高速化および低コスト化を図ることができる。 （もっと読む）

【課題】 良好なボディコンタクトを得ることが可能でかつヘテロ接合層の電位を好適に制御可能なヘテロ接合ＭＩＳ型電界効果型トランジスタを提供する。
【解決手段】 少なくともその上部が主にＳｉからなる半導体で構成された基板１と、基板１の直上に形成された主にＳｉからなるバッファ層である第１の半導体層３と、第１の半導体層３の上面にヘテロ接合するように形成されたヘテロ接合層４を少なくとも有する第２の半導体層４，５と、第２の半導体層４，５上に形成されたゲート絶縁膜９と、ゲート絶縁膜９上に形成されたゲート電極１０と、少なくとも第２の半導体層４，５内に位置しかつ平面視においてゲート電極１０を挟むように形成されたソース領域７及びドレイン領域８と、少なくとも第２の半導体層を貫通して第１の半導体層又は基板に達するように形成されたコンタクトホール３１と、コンタクトホールの底面に露出する第１の半導体層及び基板の少なくともいずれかに接触するように形成された導電体からなるコンタクト１２と、を備える。 （もっと読む）

【課題】低容量でオン抵抗が低いＭＯＳトランジスタを実現する。
【解決手段】ＭＯＳトランジスタに、半導体基板に対して外部から任意の電位を印加するためのバックゲート端子を設け、ＭＯＳトランジスタの動作状態やそのときのドレイン電位やソース電位に応じた電位をバックゲート端子から半導体基板に対して任意の電位を印加する。 （もっと読む）

半導体基板の上に設けられた第１導電型の不純物を含むボディ領域を有する半導体層と、半導体層の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、半導体層のうち、ゲート電極の側下方に位置する領域に設けられ、第２導電型の不純物を含むソース領域及びドレイン領域とを備え、ゲート電極とボディ領域とが電気的に短絡されている電界効果トランジスタであって、半導体層からソース領域及びドレイン領域を除いた領域のうち、ソース領域またはドレイン領域との接合部の少なくとも一部は、ボディ領域のうちソース領域及びドレイン領域との接合部を除く部分よりも高濃度で第１導電型の不純物を含んでいる。
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【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１９１０は、素子分離領域１０１と活性領域１０２とを有する半導体基板１００と、活性領域１０２上にゲート絶縁膜１０３を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜１０５で覆われたゲート電極１０４と、ゲート電極１０４の両側にゲート電極側壁絶縁膜１０５を介してそれぞれ設けられたソース領域１０６およびドレイン領域１０６とを備えている。ソース領域１０６およびドレイン領域１０６の少なくとも一方は、コンタクト配線と接触するための第２の面を有し、第２の面は、第１の面ＡＡ’に対して傾いており、第２の面は、素子分離領域の表面と８０度以下の角度で交差する。 （もっと読む）