【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１９１０は、素子分離領域１０１と活性領域１０２とを有する半導体基板１００と、活性領域１０２上にゲート絶縁膜１０３を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜１０５で覆われたゲート電極１０４と、ゲート電極１０４の両側にゲート電極側壁絶縁膜１０５を介してそれぞれ設けられたソース領域１０６およびドレイン領域１０６とを備えている。ソース領域１０６およびドレイン領域１０６の少なくとも一方は、コンタクト配線と接触するための第２の面を有し、第２の面は、第１の面ＡＡ’に対して傾いており、第２の面は、素子分離領域の表面と８０度以下の角度で交差する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域の寄生容量および寄生抵抗を減少させることができる半導体装置、その製造方法、および情報処理装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴い、素子の微細化の要求が高まっている。一般に、絶縁ゲート型電界効果トランジスタでは、微細化するに従って、加工ばらつき等によるゲート長の変動に起因した閾値電圧のばらつき、サブスレッショルド特性の劣化によるオフリーク電流の増加、パンチスルー等の短チャネル効果によるトランジスタ特性の劣化等の問題が顕著になる。
【０００３】
微細化に伴って顕著になるこのような問題を解決する方法の一つとして、トランジスタのチャネル領域に隣接するソース・ドレイン領域の接合深さを浅くする方法が知られている。接合深さを浅くするために、ゲート電極の両側に、ゲート電極側壁絶縁膜を介して、チャネル領域（ゲート電極の電解で反転することが可能なゲート電極下の半導体基板表面）よりも上方に積み上げられたソース・ドレイン領域（積み上げ拡散層）を形成する構造が知られている。
【０００４】
図４３（ａ）〜（ｃ）は、従来の積み上げ拡散層を形成する工程を示す。以下、図４３（ａ）〜（ｃ）を参照して従来の積み上げ拡散層を形成する工程を説明する。
【０００５】
図４３（ａ）に示されるように、半導体ウェハ１００１の表面は、素子分離領域１００２と活性領域１００３とを含む。素子分離領域１００２にはシリコン酸化膜１０４２が形成されており、活性領域１００３ではシリコン基板（半導体ウェハ）１００１が露出している。
【０００６】
従来の積み上げ拡散層を形成する工程では、まず、活性領域１００３上に、ゲート絶縁膜１００４を介して、ゲート電極１００５が形成される。ゲート電極１００５の上部および、側壁部は絶縁膜１００６で覆われる。
【０００７】
次に、図４３（ｂ）に示されるように、選択エピタキシャル成長方法（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｕｔｈ方法）により、シリコン基板１００１が露出している領域（活性領域１００３）にのみシリコン膜１００７を成長させる。シリコン膜１００７は、後に、ソース・ドレイン領域として機能する半導体の積み上げ拡散層となる。選択エピタキシャル成長方法は、例えば、特開昭６１−１９６５７７号公報に開示されている。
【０００８】
次に、図４３（ｃ）に示されるように、層間絶縁膜１００８が生成され、上部配線１０１０が、コンタクト配線１００９を介してシリコン膜１００７（ソース・ドレイン領域）に接続される。シリコン膜１００７は、例えば、エピタキシャルシリコン、多結晶シリコン等である。
【０００９】
図４３（ａ）〜（ｃ）を参照して説明した従来技術では、チャネル領域よりも上方にシリコン膜１００７が形成された後、チャネル領域近傍のシリコン膜１００７に不純物イオンが注入されることにより、ソース・ドレイン領域が形成される。
【００１０】
チャネル領域よりも上に積み上げられシリコン膜１００７中に不純物を注入することにより、ソース・ドレインの不純物拡散層領域の接合深さを浅くすることが可能となる。これにより、効果的に短チャネル効果を防止することが可能となる。
【００１１】
図４３（ｃ）に示されるように、ゲート電極１００５から素子分離領域１００２までのシリコン膜（ソース・ドレイン領域）１００７中に、コンタクト配線１００９のためのコンタクト孔が形成される。ソース・ドレイン領域１００７のゲート長方向（ゲート電極長手方向に対して垂直方向）に沿った長さＬｄは、（ゲート電極とコンタクトとの間の位置合わせマージン）＋（コンタクト孔のゲート長方向に沿った幅）＋（コンタクトとソース・ドレイン領域との間の位置合わせマージン）よりも小さくすることができない。
【００１２】
このため、図４３（ｃ）に示される従来技術の半導体装置では、ソース・ドレイン領域の占有面積を縮小することが容易ではないという問題点がある。
【００１３】
上述する問題点を解決する一つの方法として、特開平１０−３３５６６０号公報に開示される技術が知られている。
【００１４】
図４４は、特開平１０−３３５６６０号公報に開示される絶縁ゲート型電界効果トランジスタを示す。
【００１５】
絶縁ゲート型電界効果トランジスタを形成する半導体基板２００１内のゲート電極２００５の下方に素子分離絶縁領域２００２によって区分されて形成された素子領域において、素子領域の２種の拡散層２０１２、２０１３の形成される部分における素子分離絶縁領域２００２と接する位置と、ゲート電極２００５の側面との間隔が、ゲート電極２００５の高さ以下であり、２種の拡散層がいずれも上層２０１２と下層２０１３とより形成され、該拡散層上層２０１２のゲート電極側の端部と素子分離絶縁領域側の端部との距離がゲート電極２００５の高さ以上であり、素子分離領域側の端部が素子分離領域２００２上に形成されている。
【００１６】
図４５（ａ）〜（ｅ）は、特開平１０−３３５６６０号公報に開示される絶縁ゲート型電界効果トランジスタの製造工程を示す。
【００１７】
図４５（ａ）は、半導体装置に形成された絶縁ゲート型電界効果トランジスタの製造工程において、絶縁ゲート型電界効果トランジスタを構成する第１導電型の半導体基板３００１内に、素子絶縁分離領域３００２の拡散層の形成される側の素子領域と接する位置と素子領域に形成されるゲート電極３００５の側面との間隔がゲート電極３００５の高さ以下であるように、素子領域を囲んで形成される素子分離絶縁領域３００２を形成する工程と、素子領域にウェル領域３０１４を形成する工程と、素子領域上にゲート酸化膜３００３を形成する工程と、ゲート絶縁膜３００３上にゲート電極３００５を形成する工程と、ゲート電極３００５をマスクとしたイオン注入法によって第１導電型とは異なる第２導電型の不純物を注入することで素子領域表面付近に浅い拡散層下層３０１３を形成する工程とを行った状態を示す。
【００１８】
図４５（ｂ）は、ゲート絶縁膜上に化学的気相成長法によって酸化膜を堆積し、異方性エッチングによって不要部の酸化膜とゲート絶縁膜３００３とを除去してゲート電極の側面に自己整合的に絶縁性ゲート側壁３００７を形成する工程を行った状態を示す。
【００１９】
図４５（ｃ）は、ゲート電極の高さと同程度の多結晶シリコン膜３０１５を堆積する工程を行った状態を示す。
【００２０】
図４５（ｄ）は、該拡散層上層のゲート電極側の端部と素子分離絶縁領域側の端部との距離がゲート電極の高さ以上であり、素子分離領域側の端部が素子分離領域上に位置するように、導電性膜からなる拡散層上層３０１２を形成する工程を行った状態を示す。
【００２１】
図４５（ｅ）は、絶縁膜３００９を堆積して層間膜を形成する工程と、層間膜にコンタクトホールを開口し、少なくとも先端の一部が拡散層上層３０１２と接続するように電極金属３０１０をコンタクトホール内に形成する工程とを行った状態を示す。
【特許文献１】特開平１０−３３５６６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
特開平１０−３３５６６０号公報に開示される技術では、素子領域の２種の拡散層２０１２、２０１３（図４４）の形成される部分における素子分離絶縁領域２００２と接する位置と、ゲート電極２００５の側面との間隔が、ゲート電極２００５の高さ以下に設定される。素子分離領域とゲート電極との位置合わせマージン、ゲート電極側壁絶縁膜の厚さにより、素子領域の２種の拡散層２０１２、２０１３の形成される部分における素子分離絶縁領域２００２と接する位置と、ゲート電極２００５の側面との最低限必要な間隔が決まる。ゲート電極の高さは、その間隔以上に設定される。
【００２３】
素子領域の２種の拡散層２０１２、２０１３の形成される部分における素子分離絶縁領域２００２と接する位置と、ゲート電極２００５の側面との間隔は、製造時に用いられる装置の加工精度に大きく依存する。特開平１０−３３５６６０号公報に開示される従来技術の実施形態では、ゲート電極が１００ｎｍの幅で加工されている。一般的にゲート電極の幅（ゲート長）は、最小加工寸法と等しく設定される。従って、この従来技術の実施形態の半導体装置は、１００ｎｍルールの装置能力で製造されていることになる。一般的にフォトリソグラフィー装置の下地パターンに対する位置合わせ精度は、最小加工寸法の１／３程度であるから、素子分離領域に対する位置合わせマージンは３３ｎｍ以上必要である。また、この従来技術の実施形態では、ゲート電極側壁絶縁膜厚が５０ｎｍであるため、併せて、８３ｎｍのマージンが必要となる。この時素子領域の２種の拡散層２０１２、２０１３の形成される部分における素子分離絶縁領域２００２と接する位置と、ゲート電極２００５の側面との間隔は、従来技術の実施形態に記述されているように、素子分離に対するゲート電極の位置合わせが全くずれていない状態で、約７５ｎｍとなる。しかし、３３ｎｍ位置あわせがずれた場合、この間隔は４２ｎｍ〜１０８ｎｍの範囲になる。この観点から、位置合わせマージンを見込んで、従来技術の実施形態に記載されている設計値、すなわち素子分離間の間隔３５０ｎｍ、ゲート高さ１５０ｎｍ、は妥当な設計値であると考えられる。
【００２４】
特開平１０−３３５６６０号公報にも開示されているように、多結晶シリコン膜からなるゲート電極への不純物導入は、工程簡略化のため、イオン注入法によりソース、ドレイン領域への不純物導入と同時に行う方法が知られている。ゲート電極に電圧を印加する前後で、ゲート酸化膜を介して対向する電極（この場合半導体基板）との仕事関数差により、ゲート電極がゲート酸化膜と接する領域で、エネルギーバンドが曲がると（すなわち、ゲート電極が空乏化すると）、ゲート絶縁膜容量と、ゲート電極空乏層容量が直列に接続され、ゲート電極に印加した電圧がゲート絶縁膜容量と、ゲート電極空乏層容量とに分割して加わり、トランジスタの能力が低下するという問題が発生する。ゲート電極が空乏化しないためには、ゲート電極の高さ方向にわたって、最低１×１０^２０／ｃｍ^３以上の高濃度に不純物を導入する必要がある。このため、一般的には、高濃度の不純物イオン注入を行った後、十分な熱処理を施す必要がある。この熱処理の過程では、ソース・ドレイン領域に注入した不純物も、ゲート電極に注入した不純物と同様に拡散する。
【００２５】
ゲート高さが高い場合にゲート電極が空乏化しない領域まで高濃度に不純物を導入すると、熱処理の過程において、ソース・ドレイン領域に注入した不純物が半導体基板中に拡散し、高濃度に不純物を含んだ深い拡散層が形成されてしまうという問題点がある。特開平１０−３３５６６０号公報は、このような問題点に言及していない。
【００２６】
また、図４４に示されるように、特開平１０−３３５６６０号公報に開示される技術によれば、ソース・ドレイン領域（拡散層上層２０１２）と素子分離絶縁領域２００２とが接する領域には、垂直段差部が形成されている。この段差上にコンタクト孔が形成されている。エッチングによりコンタクト孔を形成する場合、このような段差部において、層間絶縁膜と、下地ストッパ膜との間の選択性（下地選択比）が悪くなる。層間絶縁膜中にエッチングによりコンタクト孔を形成する際の下地選択比が悪くなると、ソース・ドレイン領域となる多結晶シリコン膜が掘れたり、素子分離領域が掘れるため、電極金属２０１０と、ソース・ドレイン領域（拡散層上層２０１２）とのコンタクト抵抗が増加するという問題点がある。
【００２７】
特開平１０−３３５６６０号公報は、このような問題点に言及していない。
【００２８】
本発明は、上記問題点を鑑みてなされたものであって、ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供することを目的とする。また、本発明は、ゲート電極間のマージンを減少させて高集積度の半導体装置を提供することを目的とする。また、本発明は、消費電力の小さい情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
本発明の半導体装置は、素子分離領域と活性領域とを有する半導体基板と、前記活性領域上にゲート絶縁膜を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜で覆われたゲート電極と、前記ゲート電極の両側に前記ゲート電極側壁絶縁膜を介してそれぞれ設けられたソース領域およびドレイン領域とを備え、前記ソース領域は、前記活性領域と前記ゲート酸化膜とが接する第１の面より上方に存在する第１のソース領域と、前記第１の面より下方に存在する第２のソース領域とを含み、前記ドレイン領域は、前記第１の面より上方に存在する第１のドレイン領域と、前記第１の面より下方に存在する第２のドレイン領域とを含み、前記ソース領域および前記ドレイン領域の少なくとも一方は、コンタクト配線と接触するための第２の面を有し、前記第２の面は、前記第１の面に対して傾いており、前記第１のソース領域の少なくとも一部は、前記素子分離領域の上に存在し、前記第１のドレイン領域の少なくとも一部は、前記素子分離領域の上に存在し、前記第２の面は、前記素子分離領域の表面と８０度以下の角度で交差し、これにより上記目的が達成される。
【００３０】
ゲート長方向に沿う切断面において前記第２の面は上に凸の形状を有し、前記第２の面の前記第１の面からの高さは、前記ゲート電極から離れるに従って単調に減少してもよい。
【００３１】
ゲート長方向に沿う切断面において前記第２の面は下に凸の形状を有し、前記第２の面の前記第１の面からの高さは、前記ゲート電極から離れるに従って単調に減少してもよい。
【００３２】
前記第２の面は凹凸を有してもよい。
【００３３】
前記第２のソース領域と前記半導体基板とにより形成される接合のゲート長方向に沿う切断面における前記第１の面からの深さは、前記ゲート電極から離れるに従って単調に増加し、前記第２のドレイン領域と前記半導体基板とにより形成される接合のゲート長方向に沿う切断面における前記第１の面からの深さは、前記ゲート電極から離れるに従って単調に増加してもよい。
【００３４】
ゲート長方向に沿う切断面における前記第１のソース領域の前記ゲート長方向の幅と、前記切断面における前記第１のドレイン領域の前記ゲート長方向の幅との少なくとも一方は、前記切断面における前記ゲート電極側壁絶縁膜の前記ゲート長方向の幅と前記切断面における前記ゲート電極の前記ゲート長方向の幅との和よりも等しいか大きくてもよい。
【００３５】
前記素子分離領域の表面は、前記第１の面よりも上方に存在してもよい。
ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離は、前記切断面における前記ゲート電極の前記ゲート長方向の幅よりも小さくてもよい。
【００３６】
ゲート長方向に沿う切断面における前記ゲート電極の端部から前記素子分離領域のうち前記ゲート電極の端部に最も近い点までの距離は、前記切断面における前記ゲート電極の高さよりも大きくてもよい。
【００３７】
ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離は、前記切断面における前記ゲート電極側壁絶縁膜の高さよりも小さくてもよい。
【００３８】
ゲート長方向に沿う切断面における前記第１の面から前記ゲート電極の上面までの距離は、前記第１の面から前記切断面において前記第１のソース領域の表面が前記ゲート電極側壁絶縁膜と接する点までの距離と、前記第１の面から前記切断面において前記第１のドレイン領域の表面が前記ゲート電極側壁絶縁膜と接する点までの距離との少なくとも一方よりも小さくてもよい。
【００３９】
前記第２のソース領域と前記半導体基板とにより形成される接合のゲート長方向に沿う切断面における前記第１の面からの深さは、前記切断面における前記ゲート電極側壁絶縁膜の前記ゲート長方向の幅の０．８倍から２倍の範囲内であり、前記第２のドレイン領域と前記半導体基板とにより形成される接合のゲート長方向に沿う切断面における前記第１の面からの深さは、前記切断面における前記ゲート電極側壁絶縁膜の前記ゲート長方向の幅の０．８倍から２倍の範囲内であってもよい。
【００４０】
前記第１のドレイン領域の少なくとも一部における前記第１のドレイン領域の導電型を決定する不純物の濃度は１×１０^２０／ｃｍ^３よりも大きく前記第２のドレイン領域の少なくとも一部における前記第２のドレイン領域の導電型を決定する不純物の濃度は１×１０^２０／ｃｍ^３よりも大きく、前記第１のソース領域の少なくとも一部における前記第１のソース領域の導電型を決定する不純物の濃度は１×１０^２０／ｃｍ^３よりも大きく、前記第２のソース領域の少なくとも一部における前記第２のソース領域の導電型を決定する不純物の濃度は１×１０^２０／ｃｍ^３よりも大きくてもよい。
【００４１】
前記第１のソース領域の少なくとも一部は多結晶シリコン膜から形成されており、前記第１のドレイン領域の少なくとも一部は多結晶シリコン膜から形成されていてもよい。
【００４２】
前記第１のソース領域の少なくとも一部はシリコンゲルマ膜から形成されており、前記第１のドレイン領域の少なくとも一部はシリコンゲルマ膜から形成されていてもよい。
【００４３】
前記多結晶シリコン膜のグレインサイズは、ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離よりも小さくてもよい。
【００４４】
前記シリコンゲルマ膜のグレインサイズは、ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離よりも小さくてもよい。
【００４５】
前記第２のソース領域と前記第２のドレイン領域との少なくとも一方は、前記第１のソース領域となる層または前記第１のドレイン領域となる層に前記活性領域の導電型と逆の導電型の不純物を注入する工程と、熱拡散によって前記第１のソース領域となる層または前記第１のドレイン領域となる層から前記活性領域へ前記不純物を拡散させる工程とを含む処理により形成されていてもよい。
【００４６】
前記第１のソース領域となる層の拡散係数と、前記第１のドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きくてもよい。
【００４７】
本発明の他の半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、前記複数の電界効果トランジスタのそれぞれは、前記半導体基板上に設けられたゲート電極と、前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜とを含み、前記複数の電界効果トランジスタの複数のゲート電極は、第１の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、前記複数の電界効果トランジスタの複数の導電性膜は、第２の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、これにより上記目的が達成される。
【００４８】
本発明の他の半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、前記複数の電界効果トランジスタのそれぞれは、前記半導体基板上に設けられたウェル領域と、前記ウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜とを含み、前記複数の電界効果トランジスタの複数のゲート電極は、第１の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、前記複数の電界効果トランジスタの複数の導電性膜は、第２の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、これにより上記目的が達成される。
【００４９】
前記複数の電界効果トランジスタの少なくとも１つは、前記ウェル領域に電位を与えるための、前記ウェル領域に設けられた端子をさらに含み、前記半導体装置は、前記端子に接続された電圧発生回路をさらに備え、前記電圧発生回路は、前記複数の電界効果トランジスタの前記少なくとも１つがアクティブ状態かスタンドバイ状態かに応じて前記ウェル領域の電位を変化させてもよい。
【００５０】
本発明の他の半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、前記複数の電界効果トランジスタのそれぞれは、素子分離領域と、第１導電型の深いウェル領域と、前記第１導電型の深いウェル領域内に形成された前記第１導電型とは逆の第２導電型の浅いウェル領域と、前記第２導電型の浅いウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜とを含み、前記複数の電界効果トランジスタの複数のゲート電極は、第１の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、前記複数の電界効果トランジスタの複数の導電性膜は、第２の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、前記複数の電界効果トランジスタの少なくとも１つは、前記第２導電型の浅いウェル領域と前記ゲート電極とが電気的に接続された動的閾値トランジスタであり、前記動的閾値トランジスタの前記浅いウェル領域は、前記素子分離領域および前記深いウェル領域によって前記複数の電界効果トランジスタのうちの他の電界効果トランジスタの浅いウェル領域と電気的に分離されており、これにより上記目的が達成される。
【００５１】
本発明の半導体装置の製造方法は、半導体基板上の第１の非絶縁性膜を所定のパターンにパターンニングすることにより、第１の非絶縁性膜パターンを形成する工程と、前記第１の非絶縁性膜パターンの側壁に側壁絶縁膜を形成する工程と、第２の非絶縁性膜を堆積する工程と、前記第１の非絶縁性膜パターンの上部から前記第２の非絶縁性膜がなくなるまで異方性エッチングを行うことにより、前記第１の非絶縁性膜パターンの側壁に、前記側壁絶縁膜を介して前記第２の非絶縁性膜からなるサイドウォールを形成する工程と、前記側壁絶縁膜に対して選択性のあるエッチングにより前記第１の非絶縁性膜パターンおよび前記サイドウォールをパターンニングすることにより、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程とを含み、これにより上記目的が達成される。
【００５２】
前記半導体装置の製造方法は、前記ゲート電極となる層と、前記ソース領域となる層と、前記ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物を注入する工程をさらに含んでもよい。
【００５３】
前記側壁絶縁膜に対して選択性のあるエッチングは、等方成分を含む異方性エッチングであってもよい。
【００５４】
前記側壁絶縁膜に対して選択性のあるエッチングは、異方性エッチングを行った後に等方性エッチングを行うことであってもよい。
【００５５】
前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きくてもよい。
【００５６】
本発明の他の半導体装置の製造方法は、半導体基板上の第１の非絶縁性膜の上に第１の絶縁膜を被着する工程と、前記第１の非絶縁性膜と前記第１の絶縁膜とを所定のパターンにパターンニングすることにより、第１の非絶縁性膜パターンと第１の絶縁膜パターンとを形成する工程と、前記第１の非絶縁性膜パターンと前記第１の絶縁膜パターンとの側壁に側壁絶縁膜を形成する工程と、第２の非絶縁性膜を堆積する工程と、前記第１の絶縁膜パターンの上部から前記第２の非絶縁性膜がなくなるまで異方性エッチングを行うことにより前記第１の非絶縁性膜パターンと前記第１の絶縁膜パターンとの側壁に前記側壁絶縁膜を介して前記第２の非絶縁性膜からなるサイドウォールを形成する工程と、前記第１の絶縁膜パターンを選択的に除去し、前記第１の非絶縁性膜パターンの表面を露出する工程と、側壁絶縁膜に対して選択性のあるエッチングにより前記非絶縁性膜パターンと前記サイドウォールとをパターンニングすることにより、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程とを含み、これにより上記目的が達成される。
【００５７】
前記半導体装置の製造方法は、前記ゲート電極となる層と、前記ソース領域となる層と、前記ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物を注入する工程をさらに含んでもよい。
【００５８】
前記側壁絶縁膜に対して選択性のあるエッチングは、等方成分を含む異方性エッチングであってもよい。
【００５９】
前記側壁絶縁膜に対して選択性のあるエッチングは、異方性エッチングを行った後に等方性エッチングを行うことであってもよい。
【００６０】
前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きくてもよい。
【００６１】
本発明の情報処理装置は、表示素子と、前記表示素子を制御する演算素子とを含む電池駆動可能な情報処理装置であって、前記演算素子は、請求の範囲第１項に記載の半導体装置を含む回路によって構成されており、これにより、上記目的が達成される。
【発明を実施するための最良の形態】
【００６２】
以下、図面を参照して本発明の実施形態を説明する。なお、本明細書において、第１導電型とは、Ｐ型またはＮ型を意味する。また、第２導電型とは、第１導電型がＰ型である場合はＮ型、第１導電型がＮ型である場合はＰ型を意味する。本発明の半導体装置に使用することができる半導体基板としては、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していてもよい。
【００６３】
（実施形態１）
図１は、実施形態１における半導体装置１９１０のゲート長方向に沿う面での垂直断面図である。ゲート電極１０４のゲート長方向を図１に矢印１０１１で示す。
【００６４】
半導体装置１９１０の半導体基板１００は、半導体基板１００に形成された素子分離領域１０１と、素子分離領域１０１に囲まれた活性領域１０２とを含む。半導体装置１９１０は、活性領域１０２上に形成されたＭＩＳ型半導体素子である。半導体装置１９１０は、素子分離領域１０１、活性領域１０２、ゲート酸化膜（ゲート絶縁膜）１０３、ゲート電極１０４、ゲート電極側壁絶縁膜１０５、およびソース・ドレイン領域１０６を備えている。
【００６５】
ソース・ドレイン領域１０６はゲート電極側壁絶縁膜１０５に隣接し、その大部分がゲート酸化膜１０３と活性領域１０２の界面である活性領域表面Ａ−Ａ’よりも上方にも位置する。
【００６６】
具体的には、ソース・ドレイン領域１０６の形状は、ゲート電極１０６のゲート長方向に切断した時の垂直断面における、半導体基板の活性領域表面Ａ−Ａ’からソース・ドレイン領域１０６の表面までの距離ｈが、素子分離領域１０１からゲート電極１０４に向かうに従って増加する形状である。また、ゲート電極１０４の側面とソース・ドレイン領域１０６の端（Ｂ−Ｂ’）の間に、活性領域１０２と素子分離領域との境界（Ｃ−Ｃ’）が存在する。図１に示されるように、３つの領域（すなわち、活性化領域１０２と電気的に絶縁された、ゲート電極１０４、および２つのソース・ドレイン領域１０１）が、素子分離領域１０１と活性化領域１０２との間に段差が生じないように、素子分離領域１０１の一部、および活性化領域１０２を覆う。また、ソース・ドレイン領域１０６の表面（図１の線ｄ−ｄ’および線ｅ−ｅ’に対応している）と、素子分離領域１０１の表面（図１の線ｆ−ｆ’に対応している）とは、８０度以下の角度で交わる。
【００６７】
このような構造により、ゲート電極１０４およびゲート電極１０４の両側に位置するソース・ドレイン領域１０６による垂直な段差が発生しない。このため、コンタクト抵抗に起因する歩留まりの低下が抑制される。ソース・ドレイン領域１０６の表面（ｄ−ｄ’およびｅ−ｅ’）と、素子分離領域１０１の表面（ｆ−ｆ’）とは、６０度以下の角度で交われば、さらにコンタクト抵抗に起因する歩留まりが向上し、より好ましいことが分かった。
【００６８】
また、素子分離領域１０１の表面（ｆ−ｆ’）は、活性領域とゲート酸化膜が接する第１の面すなわち活性領域表面（図１に線Ａ−Ａ’で示されている）より上方に存在してもよい。このようにすると、ゲート長方向の切断面において、ソース・ドレイン領域１０６の表面と、素子分離領域１０１の表面とが交わる角度θ（接触角度）をさらに小さくすることができる。接触角θは、好ましくは、７０度以下、さらに好ましくは、６０度以下であればよい。
【００６９】
接触角θを小さくすると、半導体装置１９１０は、非常になめらかな表面を有するようになる。そのため、半導体装置の製造時に生ずる段差に起因する様々な問題が解決される。例えば、半導体装置１９１０では、層間絶縁膜（図１には示されていない）の平坦化が容易に行われ得る。また、素子分離領域１０１と活性領域１０２との段差がソース・ドレイン領域１０６によって覆われるため、段差部による光の反射がなくなり、リソグラフィーが容易になる。さらに、ソース・ドレイン領域を形成した後には、活性領域１０２が露出しない。このため、エッチングや、イオン注入時に活性領域１０２にダメージが入らないというメリットが得られる。
【００７０】
活性領域１０２の表面（Ａ−Ａ’）からソース・ドレイン領域１０６の表面すなわち露出面（ｄ−ｄ’）までの高さは、ゲート電極１０４に近づくほど高くなる。このため、イオン注入法により、ソース・ドレイン領域１０６に不純物ドーピングを行うことにより形成される、活性領域１０２の表面（Ａ−Ａ’）よりも下方のソース・ドレイン領域１０６の深さ（接合の深さ）ｈ’は、ゲート電極１０４から離れるに従って単調に増加する。深さｈ’は、活性領域１０２の表面Ａ−Ａ’から、半導体基板１００（一般的なＣＭＯＳの場合、ソース・ドレイン領域１０６と逆導電型のウェル領域）とソース・ドレイン領域１０６の接合までの深さとして定義される。
【００７１】
このように、半導体装置１９１０は、短チャネル効果に直接影響するゲート電極端近傍（チャネル領域近傍）の接合深さを浅くしつつ、かつ、短チャネル効果に直接影響しない素子分離領域側の接合深さを深くする構造を採用している。このため、短チャネル効果を抑制しつつ、ソース・ドレイン領域の寄生抵抗を低減することができる。
【００７２】
活性領域１０２の表面（Ａ−Ａ’）より上方のソース・ドレイン領域１０６を形成する材料中での不純物の拡散速度（拡散係数）と、活性領域１０２の表面（Ａ−Ａ’）より下方の半導体基板中での不純物の拡散速度（拡散係数）とは異なるため、ソース・ドレイン領域表面（ｄ−ｄ’および、ｅ−ｅ’）の形状と、接合の境界面の形状とは、全く同一ではない。しかし、接合の深さは、ソース・ドレイン領域１０６の表面（ｄ−ｄ’および、ｅ−ｅ’）の形状を反映する。このため、接合の深さｈ’は、ゲート電極１０４に近づくほど浅くなる。
【００７３】
トランジスタの短チャネル効果を抑制するためには、チャネル領域の近傍での、ソース・ドレイン領域と、半導体基板との接合の活性領域１０２の表面（Ａ−Ａ’）からの深さが、十分浅くなるようにする必要がある。このためには、活性領域１０２の表面（Ａ−Ａ’）から、ゲート電極１０４の上部までの高さは、ゲート電極側壁絶縁膜１０５と接する位置でのソース・ドレイン領域１０６の表面までの高さｈと比較し、低い方が好ましい。以下に、その理由を説明する。
【００７４】
ゲート電極１０４の材料として、例えば、多結晶シリコン膜（あるいは、多結晶シリコン膜と、高融点金属膜、および／または、高融点金属シリサイド膜等との多層積層膜）を用いた場合、一般に、ゲート電極１０４への不純物導入は、イオン注入法により、ソース・ドレイン領域１０６への不純物導入と同時に行われる。ゲート電極１０４が空乏化しないためには、ゲート電極１０４がゲート酸化膜１０３と接する領域におけるゲート電極１０４の不純物濃度は、１×１０^２０／ｃｍ^３以上必要となる。このような高濃度の不純物イオン注入を行った後、十分な熱処理が施される。この熱処理の過程では、ソース・ドレイン領域１０６に注入した不純物も、ゲート電極１０４に注入した不純物と同様に拡散する。
【００７５】
活性領域１０２の表面（Ａ−Ａ’）から、ゲート電極１０４の上部までの高さｈｇがゲート電極側壁絶縁膜１０５と接する位置での活性領域１０２の表面（Ａ−Ａ’）からソース・ドレイン領域１０６の表面までの高さｈよりも低いと、ゲート酸化膜１０３と接する領域におけるゲート電極１０４中の不純物濃度を十分高めるように不純物拡散を行っても、ソース・ドレイン領域１０６の接合深さｈ’は、深くならない。ゲート電極１０４の近傍のトランジスタのチャネル領域の深さと比較してソース、ドレイン接合深さは十分浅く形成することが可能となり、微細化する際の短チャネル効果を効果的に抑制できるので、微細化に伴う短チャネル効果を効果的に抑制することができる。
【００７６】
図２は、半導体装置１９１０における電流の流れを示す。図２は、図１と同様にゲート電極１０４のゲート長方向に沿う面での垂直断面図である。図２に示されるように、コンタクト孔１０７の一部は、ソース・ドレイン領域１０６の表面に位置する。コンタクト孔１０７は、上部配線の一部（コンタクト配線）が満たされている。
【００７７】
半導体装置１９１０では、ソース・ドレイン領域１０６の表面積は、活性領域１０２（図１）の表面（Ａ−Ａ’）においてソース・ドレイン領域１０６が占める面積よりも大きい。このため、半導体装置１９１０は、従来の半導体装置（図４３（ｃ））に比べて、ソース・ドレイン領域１０６と上部配線とのコンタクト抵抗を下げることができる。すなわち、コンタクト孔１０７の径が従来の半導体装置と同じであったとしても、半導体装置１９１０では、ソース・ドレイン領域１０６と上部配線とのコンタクト抵抗を下げることができる。逆に、半導体装置１９１０のコンタクト抵抗を従来の半導体装置のコンタクト抵抗と同程度に設計する場合を仮定すると、半導体装置１９１０の占有面積（特にソース・ドレイン領域１０６の占有面積）を従来の半導体装置の占有面積に比べて小さくすることが可能である。半導体装置１９１０では、ソース・ドレイン領域１０６と半導体基板１００との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能になるので、接合容量を効果的に低減することが可能になる。
【００７８】
このように、半導体装置１９１０では、コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、寄生容量（接合容量）の低減、および寄生抵抗の低減が可能になり、非常に大きな相互コンダクタンスを得ることができる。容量が小さくなると充電に要する時間が短くなるので、本発明の半導体素子を用いて設計した回路のスピードが向上するという効果がある。
【００７９】
上述したように、半導体装置１９１０では、ソース・ドレイン領域１０６の表面（コンタクト配線と接触するための第２の面）と、素子分離領域１０１の表面（図１におけるｆ−ｆ’）とが接する角度（接触角θ）は、８０度以下である。このため、コンタクト配線と接触する領域がソース・ドレイン領域と素子分離領域とにまたがる部分（図２に領域Ａとして示される）においても、垂直段差が生じない。このことは、コンタクト抵抗に起因する歩留まりを大きく向上させる効果がある。
【００８０】
コンタクト孔１０７の内部は、一般に、金属プラグ等のコンタクト配線が埋め込まれている。コンタクト孔１０７の内部に、図４４に示されるような垂直段が存在すると（すなわち、接触角θが約９０度であると）、コンタクト配線とソース・ドレイン領域との接続が不完全になり、コンタクト抵抗に起因する歩留まりが極端に悪化する。これに対して、接触角θが８０度以下であれば、プラグとソース・ドレイン領域との接続状態が改善され、コンタクト抵抗に起因する歩留まりが著しく向上する。さらに、接触角θが６０度以下であれば、歩留まりがさらに向上し、向上した歩留まりが安定的に達成された。
【００８１】
接触角θを８０度以下にすることにより、コンタクト孔１０７を形成するための加工時におけるメリットが得られる。すなわち、半導体装置１９１０では、図２に示される領域Ａにおいて垂直段差が生じないので、自己整合コンタクト等のエッチングの際に、垂直段差部において下地ストッパ層のエッチングレートの増加が起こり下地選択比が低下するという問題が発生しない。エッチングが容易になるため、コンタクト抵抗に起因する歩留まりが著しく向上する。
【００８２】
また、サリサイド化（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）を考慮した場合、占有面積に対してシリサイド化される表面積が増えるため、低抵抗化が可能となる。また、シリサイド化反応時の問題点である細線効果（微細配線のシリサイド化において、反応が阻害されるためにシリサイド化できなくなるという問題）を緩和する効果がある。
【００８３】
なお、図１には、ソース・ドレイン領域１０６が２箇所に示されている。これらのうち一方がソース領域として機能し、他方がドレイン領域として機能する。
【００８４】
以下に、半導体装置１９１０の電流の流れを説明する。
【００８５】
図２に示される領域Ｄは、電流の流れ道における、金属電極と比較して抵抗が高い領域（不純物拡散層領域）を示す。半導体装置１９１０では、チャネル領域１１０からコンタクト孔１０７までの距離が非常に短く、電流の流れ道において領域Ｄが占める距離が非常に少ないため、従来の半導体装置と比べて、ソース・ドレイン領域１０６の寄生抵抗が減少する。また、領域Ｄ中の不純物濃度は、チャネル領域１１０近傍まで１×１０^２０／ｃｍ^３以上の高濃度であるために、半導体層としては、極めて低抵抗である。さらに、ソース・ドレイン領域１０６中で、チャネル領域１１０近傍からコンタクト配線に近づくにつれて電流が流れる経路が広がっている。このため、寄生抵抗が著しく小さくなる。これらの特徴により、半導体装置１９１０の電流駆動能力が増加し、相互コンダクタンスが向上する。
【００８６】
図３（ａ）および（ｂ）は、半導体装置の寄生抵抗を模式的に示す図である。
【００８７】
図３（ａ）は、本実施形態の半導体装置１９１０の寄生抵抗を模式的に示し、図３（ｂ）は、従来の半導体装置１０４１の寄生抵抗を模式的に示す。
【００８８】
ここで、Ｒｃｏｎｔはコンタクト抵抗を示し、Ｒｓｄはソース・ドレイン抵抗を示し、Ｒｅｊは張り出し接合の広がり抵抗を示す。
【００８９】
本実施形態の半導体装置１９１０は、従来の半導体装置１０４１と比べて、コンタクト配線がソース・ドレイン領域１０７と接触する位置からチャネルの位置までの距離が非常に近い。このため、半導体装置１９１０のソース・ドレイン抵抗Ｒｓｄは、半導体装置１０４１のソース・ドレイン抵抗Ｒｓｄに比べて低くなる。
【００９０】
半導体装置１９１０（図３（ａ））の寄生抵抗をさらに低減させるためには、活性領域１０２とゲート酸化膜１０３とが接する面（Ａ−Ａ’）より上のソース・ドレイン領域の部分Ｉ（第１のソース・ドレイン領域）における不純物の濃度と、Ａ−Ａ’面より下のソース・ドレイン領域の部分Ｈ（第２のソース・ドレイン領域）における不純物の濃度とは、いずれも１×１０^２０／ｃｍ^３よりも濃いことが好ましい。不純物の濃度とは、導電型を決定するドナーあるいはアクセプタの濃度である。より具体的には、領域Ｉと、領域Ｈの一部が接する界面付近において、領域Ｉにおける不純物の濃度が、領域Ｈにおける不純物の濃度とほぼ等しく、その濃度は１×１０^２０／ｃｍ^３よりも高いことが望ましい。これにより、ソース・ドレイン領域１０６のうちゲート電極側壁絶縁膜１０５の下方の領域における不純物の濃度は、一般的なＭＯＳトランジスタのゲート電極側壁絶縁膜下のソース・ドレイン領域の不純物の濃度１×１０^１８〜１×１０^２０／ｃｍ^３と比較して高くなる。ソース・ドレイン領域１０６中の不純物の濃度は、チャネル近傍まで高いので、ソース・ドレイン１０６領域の抵抗はチャネル近傍まで著しく低い。このために、半導体装置１９１０では、Ａ−Ａ’面の下方のソース・ドレイン領域１０６と半導体基板１００との接合が非常に浅いにも関わらず、従来の半導体装置と比較して抵抗Ｒｅｊの値を大幅に低減することができる。このため、トランジスタの駆動電流が大幅に向上する。
【００９１】
（実施形態２）
図４は、実施形態２の半導体装置１９２０を示す。図４は、半導体装置１９２０のゲート長方向に沿う面（ゲート電極２０４の長手方向に直交する面）における垂直断面図である。
【００９２】
半導体装置１９２０は、半導体基板２００上に形成された素子分離領域２０１、活性領域２０２、ゲート酸化膜２０３、ゲート電極２０４、ゲート電極側壁絶縁膜２０５、ソース・ドレイン領域２０６、およびコンタクト孔２０７を備えている。図４に示されるように、ゲート電極２０４のゲート長方向に沿った垂直断面において、ソース・ドレイン領域２０６の表面は上に凸の曲線形状を示す。このため、実施形態１の半導体装置１９１０と比較して、半導体装置１９２０では、ソース・ドレイン領域２０６の占有面積が同一であると仮定した場合にコンタクト配線が接触する面積を増大させることが可能になる。
【００９３】
図４に示される半導体装置１９２０では、ソース・ドレイン領域２０６の表面は、ゲート電極２０４に近づくに従って、単調にその高さが増加し、かつ、上に凸の形状となっている。ソース・ドレイン領域２０６の表面と、素子分離領域２０１の表面とは、接触角θで交わる。
【００９４】
ソース・ドレイン領域２０６の表面は凹曲面となる。曲面にしたことにより平面の場合と比較して、半導体基板上でのソース・ドレイン領域の占有面積に比較してより効果的にソース・ドレイン領域２０６の表面積を大きくすることが可能になる。
【００９５】
なお、半導体装置１９２０の製造方法は、実施形態３および実施形態５において後述する。
【００９６】
図５は、多結晶をシリコンをエッチングバックすることによりソース・ドレイン領域２０６ａを形成した実施形態２の半導体装置１９３０を示す。図５に示されるように、多結晶をシリコンをエッチングバックすることによりソース・ドレイン領域２０６を形成すると、多結晶シリコン膜に含まれるグレインにより、凹凸のある表面を有するソース・ドレイン領域２０６ａが形成される。半導体装置１９３０では、ソース・ドレイン領域２０６ａが凹凸のある表面を有するので、ソース・ドレイン領域２０６ａの表面積が大きくなる。
【００９７】
図５に示される参照符号１０６１は、ソース・ドレイン領域２０６ａの凹凸のある表面をならした面を示す。図５に示されるように、面１０６１は、上に凸の形状を有している。
【００９８】
図５に示される半導体装置１９３０では、ソース・ドレイン領域２０６ａの表面は、ゲート電極２０４に近づくに従って、単調にその高さが増加し、かつ、上に凸の形状となっている。なお、ソース・ドレイン領域２０６ａの表面は凹凸を有しているので、ソース・ドレイン領域２０６ａの表面の高さは、ソース・ドレイン領域２０６ａの表面の凹凸をならした面１０６１の高さとして定義される。また、ソース・ドレイン領域２０６ａの表面の形状が上に凸であるとは、ソース・ドレイン領域２０６ａの表面の凹凸をならした面１０６１の形状が上に凸であることを意味する。
【００９９】
ソース・ドレイン領域２０６ａの表面と、素子分離領域２０１の表面とは、接触角θで交わる。なお、ソース・ドレイン領域２０６ａの表面は凹凸を有しているので、ソース・ドレイン領域２０６ａの表面と、素子分離領域２０１の表面との交わる角度は、ソース・ドレイン領域２０６ａの表面の凹凸をならした面１０６１と、素子分離領域２０１の表面との交わる角度として定義される。
【０１００】
ソース、ドレイン領域２０６ａの表面は、巨視的に見れば、上に凸面であるが、微視的に見れば、凸凹面となる。このため、半導体基板上でのソース・ドレイン領域２０６ａの占有面積に対して、さらに効果的にソース・ドレイン領域２０６ａの表面積を大きくすることが可能になる。
【０１０１】
図６は、実施形態２の半導体装置１９４０を示す。半導体装置１９４０では、ソース・ドレイン領域２０６ｂの表面は、ゲート電極２０４に近づくに従って、単調にその高さが増加し、かつ、下に凸の形状となっている。ソース・ドレイン領域２０６ｂの表面と、素子分離領域２０１の表面とは、接触角θで交わる。ここで、高さとは活性領域２０２とゲート酸化膜２０３とが接する面（第１の面）からの高さをいう。
【０１０２】
ソース・ドレイン領域２０６ｂの表面は凹曲面となる。曲面にしたことにより平面の場合と比較して、半導体基板上でのソース・ドレイン領域の占有面積に比較してより効果的にソース・ドレイン領域２０６ｂの表面積を大きくすることが可能になる。
【０１０３】
図７は、実施形態２の半導体装置１９５０を示す。半導体装置１９５０では、ソース・ドレイン領域２０６ｃは凹凸のある表面を有している。ソース・ドレイン領域２０６ｃの表面は、ゲート電極２０４に近づくに従って、単調にその高さが増加し、かつ、下に凸の形状となっている。なお、ソース・ドレイン領域２０６ｃの表面は凹凸を有しているので、ソース・ドレイン領域２０６ｃの表面の高さは、ソース・ドレイン領域２０６ｃの表面の凹凸をならした面１０８１の高さとして定義される。また、ソース・ドレイン領域２０６ｃの表面の形状が下に凸であるとは、ソース・ドレイン領域２０６ｃの表面の凹凸をならした面１０８１の形状が下に凸であることを意味する。
【０１０４】
ソース・ドレイン領域２０６ｃの表面と、素子分離領域２０１の表面とは、接触角θで交わる。なお、ソース・ドレイン領域２０６ｃの表面は凹凸を有しているので、ソース・ドレイン領域２０６ａの表面と、素子分離領域２０１の表面との交わる角度は、ソース・ドレイン領域２０６ｃの表面の凹凸をならした面１０８１と、素子分離領域２０１の表面との交わる角度として定義される。
【０１０５】
ソース・ドレイン領域２０６ｃの表面は、巨視的に見れば、下に凸面であるが、微視的に見れば、凸凹面となる。このため、半導体基板上でのソース・ドレイン領域２０６ｃの占有面積に対して、さらに効果的にソース・ドレイン領域２０６ｃの表面積を大きくすることが可能になる 半導体装置１９２０（図４）、半導体装置１９３０（図５）、半導体装置１９４０（図６）および半導体装置１９５０（図７）に共通する特徴は、いずれの半導体装置においても、ソース・ドレイン領域の占有面積と比較して、ソース・ドレイン領域の表面積が大きくなっていることと、接触角θが８０度以下であることである。
【０１０６】
接触角θは、ソース・ドレイン領域が素子分離領域と接する領域における、ソース・ドレイン領域の接面（ｊ−ｊ’）と素子分離領域表面（ｆ−ｆ’）とのなす角度として定義される。接触角θが８０度以下であることにより、実施形態１で説明された効果と同様の効果を得ることが可能になるとともに、実施形態１の半導体装置１９１０よりもさらにソース・ドレイン領域の表面積を増やすことが可能になる。これにより、半導体装置１９２０、半導体装置１９３０、半導体装置１９４０および半導体装置１９５０によれば、コンタクト抵抗がさらに低減し、コンタクト抵抗に起因する歩留まりを一層向上させることが可能になる。上述したように、接触角θを６０度以下とすれば、コンタクトの歩留まりがさらに向上するので好ましい。
【０１０７】
（実施形態３）
以下に、実施形態３における半導体装置を製造する方法を図８〜図１６を用いて説明する。
【０１０８】
図８は、実施形態３の半導体装置１０９１の製造工程中のある工程における半導体装置１０９１の状態を示す。半導体装置１０９１は、半導体基板３０１、素子分離領域３０２、ゲート酸化膜３０３、ゲート電極３０４、ゲート電極側壁絶縁膜３０５、およびソース・ドレイン領域となる多結晶シリコン膜３０８を備えている。
【０１０９】
ソース、ドレイン領域となる多結晶シリコン膜３０８へのコンタクト孔３１１は、ゲート電極３０４と短絡しないように、ゲート電極３０４とコンタクト孔３１１との距離がマージンＭＣとなるように形成される。図８にはゲート電極３０４の左側のソース・ドレイン領域３０８へのコンタクト孔３１１のみが示されているが、ゲート電極３０４の両側のソース・ドレイン領域３０８のそれぞれについてコンタクト孔３１１が設けられてもよい。
【０１１０】
ここで、半導体装置１０９１における寸法を以下のように定義する。
・ＴＧ：ゲート電極３０４の高さ・ＴＳＷ：ゲート電極側壁絶縁膜３０５の高さ・ＴＳＤｍａｘ：ゲート側壁絶縁膜３０５とソース・ドレイン領域３０８とが接する部分におけるソース・ドレイン領域３０８の高さ・ＸｊＳＤ：チャネル領域近傍のソース・ドレイン領域３０８の接合深さ
・ＬＧ：ゲート電極３０４の幅（ゲート長）
・ＬＳＷ：ゲート電極側壁絶縁膜３０５の幅・ＬＳＤ：ソース・ドレイン領域３０８の幅（ゲート電極側壁絶縁膜３０５と接する部分から素子分離領域３０２の上部まで延在している部分までの距離）
・ＬＡ：ゲート電極側壁絶縁膜３０５と素子分離領域３０２までの距離
・ＬＭ：コンタクト孔３１１の直径・ＭＣ：ゲート電極３０４とコンタクト孔３１１の間のマージン
ここで、半導体装置１０９１を製造する際の最小加工寸法をＦとする。ゲート電極の幅ＬＧ（ゲート長）は、一般に、最小加工寸法に設定される。ゲート長は短いほど、トランジスタの駆動能力は向上するからである。下地パターンに対するアライメントマージンは、半導体装置１０９１を製造する装置の性能に依存するが、一般的には約１／３×Ｆのアライメントマージンが必要である。ＬＡは、アライメントマージン以上に設定することが必要であり。好ましくは、アライメントマージンが１／３×Ｆの場合、ＬＡを２／３×Ｆ以上に設定することが好ましい。
【０１１１】
ＬＳＷが小さいと、ゲート電極３０４とソース・ドレイン領域３０８との間の短絡や、ゲート電極３０４とソース・ドレイン領域３０８との間の寄生容量の増大を招く。一方、ＬＳＷを大きく設定した場合には、チャネルに対してソース、ドレイン領域がオフセットとならないためにＸｊＳＤを大きくする必要があり、短チャネル効果が悪化する。ＬＳＷを大きく設定した場合にチャネル方向に不純物を拡散させると、必然的に下方向にも不純物が拡散し、接合深さ（ＸｊＳＤ）が深くなるからである。ＬＳＷと、ゲート電極側壁絶縁膜３０５の素子分離領域３０２側の端点（図８における点１０９２）の直下でのＸｊＳＤとは、０．８×ＬＳＷ≦ＸｊＳＤ≦２×ＬＳＷの関係を実質的に満たすことが好ましい。これにより、チャネル領域に対してオフセットすることなくソース・ドレイン領域３０８が存在し、かつ、ソース・ドレイン領域３０８と、半導体基板３０１との接合が、第１の面から下方向に非常に浅い接合となっているため、駆動電流の増大と短チャネル効果の抑制を両立させる作用がある。
【０１１２】
なお、ＬＳＷ＝ＸｊＳＤであればさらに好ましい。
【０１１３】
上述したように、短チャネル効果の抑制と、寄生容量に起因する歩留まり向上とを両立するためには、ＬＳＷの値を適切に設定する必要がある。関係１／８×Ｆ≦ＬＳＷ≦１／３×Ｆが実質的に満たされるように設計を行うことが好ましい。性能と歩留まりのバランスを考慮すると、関係１／６×Ｆ≦ＬＳＷ≦１／４×Ｆが実質的に満たされるように設計を行うことがより好ましい。
【０１１４】
ＬＡは、製造歩留まりを考慮するとアライメントマージン１／３×Ｆ以上であることが必要であるが、ＬＡは、できるだけ小さい方が好ましい。半導体基板３０１（一般的には半導体基板上に形成されたウェル領域）とソース・ドレイン領域３０８との間の寄生容量が小さくなるからである。上述した関係１／８×Ｆ≦ＬＳＷ≦１／３×Ｆを考慮すると、ゲート電極と素子分離領域との間のマージン（ＬＳＷ＋ＬＡ）に関して、関係２／３×Ｆ≦ＬＳＷ＋ＬＡ≦４／３×Ｆが実質的に満たされることが好ましい。関係２／３×Ｆ≦ＬＳＷ＋ＬＡ≦Ｆが満たされることがより好ましい。ただし、素子分離領域３０２に対するゲート電極３０４の位置合わせマージン（Ｘと定義する）を考慮すると、関係Ｘ＋ＬＡ≦ＬＳＷ＋ＬＡが満たされることが好ましい。このような条件で製造することにより、歩留まりを下げることなく、半導体基板３０１（一般的には半導体基板上に形成されたウェル領域）とソース・ドレイン領域３０８との間の寄生容量を著しく減少させることができる。一般的には、ＬＳＷは１／３×Ｆとほぼ等しく設定され、ＬＧ＝Ｆに設定される。ソース・ドレイン寄生容量を低減させるためには、関係ＬＡ＋ＬＳＷ≦ＬＧが満たされるように設計を行うことが好ましい。なお、関係ＬＡ＜ＬＧが満たされるように設計を行ってもよい。
【０１１５】
ゲート長方向の切断面において、ゲート電極３０４の端から最も近い素子分離領域３０２の端までの距離を、簡単に、ゲート電極３０４から素子分離領域３０２までの距離と定義する。位置合わせマージンとゲート電極側壁絶縁膜３０５の膜厚とを考慮すると、ゲート電極３０４から素子分離領域３０２までの距離は、最低でも２Ｆ／３程度必要となる。ゲート電極３０４から素子分離領域３０２までの距離を最低の２Ｆ／３に設定し、素子分離領域３０２に対するゲート電極３０４の位置合わせがＦ／３ずれた場合、実際に製造された素子は、ゲート電極３０４から素子分離領域３０２までの距離がＦとなる。従って、ソース・ドレイン領域３０８の一部が、素子分離領域３０２の上部まで延在するためには、ＬＳＤ＋ＬＳＷ＞Ｆでなければならない。
【０１１６】
本発明者らは、コンタクト抵抗に起因する歩留まりを考慮した場合、製造上のバラツキのために、ＬＳＤ＞Ｆ−ＬＳＷはおろか、ＬＳＤ＞Ｆでさえ、十分なマージンではないことを見出した。本発明者らは、ＬＳＤ≧Ｆ＋ＬＳＷとすることによって、製造上の歩留まりが飛躍的に向上することを見出した。
【０１１７】
ＬＳＤ≧Ｆ＋ＬＳＷとすることによって、製造上の歩留まりが飛躍的に向上する理由を以下に述べる。ゲート電極３０４に対して、サイドウォール状にソース・ドレイン領域３０８が存在する本発明の構造では、コンタクト底面積（ソース・ドレイン領域３０８上に形成するコンタクト配線がソース・ドレイン領域３０８と接触する領域の面積）が非常に小さくなる。例えば、ゲート電極３０４とコンタクト配線とが短絡しないように位置合わせマージンを確保してソース・ドレイン領域３０８上にコンタクト孔３１１を設ける場合、ゲート電極から少なくともＦ／３だけ離れた位置にコンタクト孔３１１を形成しなければならない。コンタクト配線とゲート電極３０４とのマージンをＦ／３の最小マージンで設計したとしても、ゲート電極３０４に対するコンタクト孔３１１の位置合わせがＦ／３ずれた場合、実際に製造された素子は、ゲート電極３０４からコンタクト孔３１１までの距離が２Ｆ／３になる。
【０１１８】
ソース・ドレイン領域３０８が存在する範囲は、ゲート電極３０４の端からＬＳＷ〜ＬＳＷ＋ＬＳＤ離れた範囲である。ゲート電極３０４からコンタクト孔３１１までの距離が２Ｆ／３離れた状態でも、十分に歩留まりよくコンタクト孔３１１を形成するためには、ＬＳＷがＦ／３程度の時に、関係ＬＳＷ＋ＬＳＤ＞２Ｆ／３＋Ｆが満たされればよいことを我々は見いだした。また、微細化ルールがＦの時に、ＬＳＷをＦ／３程度に設定すると、最もトランジスタの歩留まりと、特性のバランスがよいことを見いだした。ＬＳＷがＦ／３よりもずっと小さい場合、ゲート電極３０４とソース・ドレイン領域３０８との間の短絡や、ゲート電極３０４とソース・ドレイン領域３０８との間の寄生容量の増大が問題となる。一方ＬＳＷがＦ／３よりもずっと大きい場合、チャネル領域に対してソース・ドレイン領域３０８がオフセットしないように、ソース・ドレイン領域３０８の接合深さを深くする必要があり、短チャネル効果の悪化を招くという問題がある。
【０１１９】
このように、ＬＳＤ≧Ｆ／３＋Ｆ＝ＬＧ＋ＬＳＷである場合に非常に歩留まりが向上する効果が得られる。ＬＳＤ≧ＬＧ＋２×ＬＳＷであれば、さらに歩留まりを向上させることが可能となる。
【０１２０】
ソース・ドレイン領域３０８の表面に、コンタクト孔３１１の開口部の少なくとも一部が存在すればよい。コンタクト開口径は、ゲート電極の端から、素子分離領域までの間隔よりも大きくてもよい。また、ソース・ドレイン領域３０８の占有面積を大きくすることなく、コンタクト孔３１１を大きく設けることが可能であるので、コンタクト孔３１１の形成の容易性と、ソース・ドレイン接合面積に依存する接合容量の低減とを両立することが可能になる。
【０１２１】
ＬＳＤがＬＳＷ＋ＬＡよりも大きいことは、必要条件である。ソース・ドレイン領域３０８へのコンタクト孔３１１形成を考慮すると、ＬＳＤはさらにある程度の大きさを確保する必要がある。ゲート電極３０４とのショートが起こらないためには、コンタクト孔３１１を形成する際のアライメントマージンだけゲート電極３０４から離れた位置にコンタクト孔３１１を形成することが必要である。加工の際のバラツキおよび歩留まりの向上を考慮すると、さらなるマージンが必要となる。具体的には、関係１／３×Ｆ≦ＭＣ≦２／３×Ｆが実質的に満たされることが好ましい。例えば、関係１／３×Ｆ≦ＭＣ≦２／３×Ｆを満たすように設計し、製造工程において、ゲート電極に対して離れる方向に１／３×Ｆのアライメントズレが発生した場合、実際のゲート電極とコンタクト孔のマージンは、関係２／３×Ｆ≦ＭＣ≦Ｆを満たす。このような状態でも高い歩留まりでコンタクト孔３１１を形成するためには、コンタクト配線とソース・ドレイン領域３０８とが接する領域の幅（ＬＳＤ＋ＬＳＷ−ＭＣ）が約２／３×Ｆよりも大きければよい。理想的には、ＬＳＤ＋ＬＳＷ−ＭＣ＝ＬＭとなればよい。本発明者らの実験によれば、Ｆ＝ＬＧとして関係ＬＳＤ≧ＬＧ＋ＬＳＷが満たされるように設計を行った場合に非常高い歩留まりが達成された。
【０１２２】
このように、本発明の半導体装置では、関係ＬＳＤ≧ＬＧ＋ＬＳＷが満たされる。ソース・ドレイン領域３０８のうち、活性領域１０９３とゲート酸化膜３０３とが接する面（第１の面）よりも上方に存在する部分を第１のソース・ドレイン領域と定義すると、ＬＳＤは、第１のソース・ドレイン領域のゲート長方向の幅と等しい。従って、本発明の半導体装置では、ゲート長方向に沿う切断面における第１のソース・ドレイン領域のゲート長方向の幅（ＬＳＤ）は、その切断面におけるゲート電極側壁絶縁膜３０５のゲート長方向の幅（ＬＳＷ）とその切断面におけるゲート電極３０４のゲート長方向の幅（ＬＧ）との和よりも等しいか大きい。
【０１２３】
ＴＳＤｍａｘに関しては、上述したように、条件ＴＤＳｍａｘ＞ＴＧが満たされることが好ましい。短チャネル効果を抑制するためである。この条件の下で、ソース・ドレイン領域３０８と、ゲート電極３０４との上に、同時に、例えば自己整合シリサイド化（サリサイド）反応によって、シリサイド膜（図８には図示していない）を形成する場合、ゲート電極３０４と、ソース・ドレイン領域３０８とが電気的に短絡しないためには、関係ＴＳＷ＞ＴＧを満たすように設計を行う必要がある。後述する適した製造方法では、ソース・ドレイン領域３０８は多結晶シリコン膜のエッチングバック法により形成される。このため、ＴＳＷとＴＳＤｍａｘとＬＳＤとが、密接に関連する。後述する方法で高い歩留まりで半導体装置１０９１を製造するためには、製造装置の加工限界に依存して決まるＬＧ、ＬＳＷ、ＬＡおよび、ＭＣに応じてＬＳＤを設定（ＬＳＤ≧ＬＧ＋ＬＳＷ）し、設定されたＬＳＤに応じて、ＴＳＤｍａｘとＴＳＷを設定すればよい。関係ＬＳＤ＞ＬＳＷ＋ＬＡが満たされる必要があるため、関係ＴＳＷ＞ＬＡが満たされるように設計を行うことが好ましい。この時、ＴＧに関して、関係ＬＳＷ＋ＬＡ＞ＴＧが満たされるように設計を行うことによって、性能（ゲート電極の空乏化抑制と短チャネル効果の抑制）と製造のしやすさ（歩留まり）とを両立させることが可能となることが本発明者らの実験により確認された。
【０１２４】
このように、半導体装置１０９１では、ゲート長方向に沿う切断面におけるゲート電極３０４の端部から素子分離領域３０４のうちゲート電極３０４の端部に最も近い点までの距離（ＬＳＷ＋ＬＡ）は、その切断面におけるゲート電極３０４の高さ（ＴＧ）よりも大きい。ゲート電極３０４の高さＴＧは、ＬＳＷ＋ＬＡの値に関わらず十分低くしてもよい。多結晶シリコン膜からなるゲート電極を用いた構造では、ゲート電極３０４への不純物導入は、イオン注入法により、ソース・ドレイン領域３０８への不純物導入と同時に行うことが一般的である。ゲート電極３０４の膜厚を十分薄く形成することにより、ゲート電極３０４がゲート酸化膜と接する領域におけるゲート電極３０４の不純物濃度を十分高くすることが可能になり、ゲート電極３０４の空乏化を抑制することが可能になる。
【０１２５】
また、半導体装置１０９１では、ゲート長方向に沿う切断面におけるゲート電極側壁絶縁膜３０５の端部から素子分離領域３０２のうちゲート電極側壁絶縁膜３０５の端部に最も近い点までの距離（ＬＡ）は、その切断面におけるゲート電極側壁絶縁膜３０５の高さ（ＴＳＷ）よりも小さいという構造を有している。この構造により、ゲート電極３０４の高さを十分低く形成しつつ、かつ、サイドウォール状のソース・ドレイン領域３０８を素子分離領域３０２の上部にまで延在させることが可能になる。
【０１２６】
本発明者らが最小加工寸法Ｆ＝０．２５ミクロンの製造装置を使って製造した素子は、ＴＧ＝１５０ｎｍ、ＴＳＷ＝３００ｎｍ、ＴＳＤｍａｘ＝２５０ｎｍ、ＸｊＳＤ＝６０ｎｍ、ＬＧ＝２５０ｎｍ、ＬＳＷ＝６０ｎｍ、ＬＳＤ＝３００ｎｍ、ＬＡ＝１８０ｎｍ、ＬＭ＝３００ｎｍ、ＭＣ＝１２０ｎｍの設計値を用いて製造された。これらの設計値は、本発明者らの使用した製造装置の性能に依存する値であり、本発明の範囲を限定することを意図するものではない。すなわち、上記設計値は、Ｆ＝０．２４μｍルールに基づいて、発明者らの実現できる範囲で各設計値を変化させ、求められた値である。例えば、より微細なＦ＝０．１μｍルールに基づいた場合、各設計値は変わり得る。また、Ｆ＝０．２４μｍルールに基づいた場合でも、各設計値は上述した関係を満たす範囲で変わり得る。
図９（ａ）〜（ｇ）は、実施形態３の半導体装置１０９１を製造する工程を示す。実施形態３の半導体装置１０９１を製造する各工程を説明する。
【０１２７】
まず、図９（ａ）に示されるように、周知の方法によって、半導体基板３０１（もしくは、半導体基板３０１に設けられたウェル領域）上に素子分離領域３０２、ゲート酸化膜３０３、ゲート電極３０４、ゲート電極側壁絶縁膜３０５が形成される。ここで、多結晶シリコン膜から形成されるゲート電極３０４の上には、シリコン酸化膜３０６が形成されている。ゲート電極側壁絶縁膜３０５はシリコン酸化膜およびシリコン窒化膜から形成される。ゲート電極側壁絶縁膜３０５は、１層であってもよい。
【０１２８】
次に、図９（ｂ）に示されるように、多結晶シリコン膜３０７が化学的気相成長法（ＣＶＤ法）により堆積される。なお、多結晶シリコン膜３０７を堆積する場合、半導体基板３０１の活性領域表面と、堆積した多結晶シリコン膜３０７とのの界面から自然酸化膜を極力排除するように多結晶シリコン膜３０７を被着することが重要である。多結晶シリコン膜３０７にドナーまたはアクセプタとなる不純物が導入された後、多結晶シリコン膜の不純物が熱拡散により半導体基板３０１中に拡散する過程において、半導体基板３０１の活性領域１１１５の表面と多結晶シリコン膜３０７との界面に酸化膜が形成されていると、その酸化膜が拡散バリアとして機能し、均一な不純物拡散が阻害されるからである。均一な不純物拡散が阻害されると、ソース・ドレイン接合深さが不均一になり、トランジスタ特性がばらつく。
【０１２９】
活性領域１１１５の表面と多結晶シリコン膜３０７との界面の自然酸化膜を極力排除するために、以下に示す方法によって図９（ａ）の半導体装置に多結晶シリコン膜３０７を堆積してもよい。
【０１３０】
本実施形態では、予備排気室と露点が常に−１００℃に保たれた窒素パージ室と堆積炉とを備えた低圧ＣＶＤ（ＬＰＣＶＤ）装置を用いて、半導体基板３０１の活性領域１１１５の表面と、堆積すべき多結晶シリコン膜との界面に自然酸化膜を成長させることなく多結晶シリコン膜３０７を堆積させることが可能である。
【０１３１】
具体的には、多結晶シリコン膜３０７が堆積される直前（図９（ａ）に示される状態）の半導体基板３０１がフッ酸系の溶液で洗浄され、自然酸化膜が一旦除去された後、半導体基板３０１が予備真空排気室に搬送される。予備真空排気室では、搬送時の大気雰囲気が一旦真空排気した後、窒素雰囲気に置換され、半導体基板３０１が窒素パージ室に搬送される。窒素パージ室の露点は常に−１００℃に保たれている。
【０１３２】
窒素パージ室の役割は、半導体基板３０１（ウェハ）の表面に吸着された水分子を窒素パージによって完全に除去することである。ウェハ表面に吸着された水分子は真空中では除去することが不可能であるが、窒素パージによって完全に除去できることが本発明者らの実験により明らかになった。
【０１３３】
なお、通常のＬＰＣＶＤ装置を使用した場合、除去されない水分子がウェハ表面に吸着したまま半導体基板（ウェハ）が高温堆積炉へと搬送される。通常の多結晶シリコン膜の堆積は、５５０℃から７００℃程度の温度で行われる。ウェハ表面に水分子が吸着していると、高温堆積炉にウェハを搬送する際に吸着している水分子の酸素成分がウェハのシリコンと反応し、多結晶シリコン膜が堆積する前に、シリコンウェハ表面に自然酸化膜が形成される。このようにして、半導体基板の活性領域表面と、堆積した多結晶シリコン膜の界面に自然酸化膜が形成される。
【０１３４】
本実施形態で用いられるＬＰＣＶＤ装置では、露点が常に−１００℃に保たれた窒素パージ室にて完全に吸着水分子を除去した後、半導体基板３０１が堆積炉へ搬送されるため、自然酸化膜を形成することなく多結晶シリコン膜３０７を堆積することが可能である。多結晶シリコン膜３０７を堆積する際の膜厚の好ましい設定は、図１０を参照して後述される。
【０１３５】
多結晶シリコン膜３０７を堆積した後、多結晶シリコン膜３０７がエッチングバックされる。その結果、図９（ｃ）に示されるように、多結晶シリコン膜３０８がゲート電極側壁絶縁膜３０５の側面にサイドウォール状に残る。このサイドウォールの端１１２１が、素子分離領域３０２上に存在するように加工する必要がある。
【０１３６】
多結晶シリコン膜３０７のエッチングバックは、例えば、ヘリコン型ＲＩＥ装置を使用して、０．３ｐａの圧力の塩素と酸素の混合ガスの雰囲気中で行われる。エッチングバックの際、終点検出装置（ＥＰＤ）を用いて多結晶シリコン膜３０７が１０％〜３０％オーバーエッチされるようにする。
【０１３７】
エッチングバックを行った後、さらにカット工程が行われる。カット工程は、図１１〜図１４を参照して後述される。
【０１３８】
次に、ゲート電極となる多結晶シリコン膜３０４上部のシリコン酸化膜３０６がエッチング除去され、ソース・ドレイン領域形成のために不純物イオン注入（ドーピング）が行われる（図９（ｄ））。図９（ｄ）に示される参照符号３０４ａは、不純物イオン注入を行った後のゲート電極を示し、参照符号３０８ａは、不純物イオン注入を行った後のソース・ドレイン領域を示す。本実施形態では、ゲート電極のドーピングとソース・ドレイン領域のドーピングとが同時に行われる。
【０１３９】
本実施形態におけるイオン注入の条件の一例を説明する。
【０１４０】
ゲート電極となるゲート多結晶シリコン膜３０４（図９（ｃ））の膜厚ｆを１２０ｎｍから１７０ｎｍとし（本実施例では、１５０ｎｍとした。）、積み上げ層３０８（図９（ｃ））のゲート電極近傍の最大高さＬＳＤｍａｘを２００ｎｍから３００ｎｍとする。Ｎチャネルトランジスタに関するイオン注入では、燐イオンもしくは砒素イオンが２０ｋｅＶから１５０ｋｅＶ程度のエネルギーで１×１０^１５〜５×１０^１６／ｃｍ^２程度のドーズ量で注入される。Ｐチャネルトランジスタに関するイオン注入では、ボロンイオンが１０ｋｅＶから４０ｋｅＶ程度のエネルギーで１×１０^１５〜５×１０^１６／ｃｍ^２程度のドーズ量で注入される。
【０１４１】
イオン注入に際して、チャネリングによるゲート酸化膜突き抜け防止および多結晶シリコン膜中の拡散制御のために、不純物イオンの注入の前に、シリコンイオンを５×１０^１４〜５×１０^１５／ｃｍ^２程度注入することにより、アモルファス化を行ってもよい。この場合、多結晶シリコンのグレインバウンダリがある程度破壊されるので、ＣＭＯＳを形成する場合、それぞれの不純物イオン種に適したアモルファス条件を選ぶことが必要である。
【０１４２】
不純物イオン注入の後、不純物イオンが注入された半導体基板が、８００℃から９５０℃程度の温度で、１０分から１２０分間程度熱処理される。あるいは、不純物イオンが注入された半導体基板が、９５０℃から１１００℃程度の温度で、１０秒から６０秒程度の急速加熱処理が行われ、注入された不純物が活性化されるとともに、注入された不純物がシリコン基板まで拡散される。この際に、ゲート電極に対して、ソース・ドレイン領域がオフセットしない程度まで、不純物を熱拡散させる必要がある。具体的には、ゲート電極側壁絶縁膜３０５（図９（ｃ））の膜厚分、不純物を横方向に拡散させる必要がある。トランジスタの性能（短チャネル効果が起こりにくく、かつ、駆動電流が大きい）を向上するためには、接合を極力浅くし、かつ、ゲート電極に対してオフセットしないようにソース・ドレイン領域を形成する必要がある。
【０１４３】
不純物の熱拡散は、図１５〜図１７を参照して後述される。
【０１４４】
このように、本実施形態の半導体装置では、活性領域とゲート酸化膜とが接する第１の面より上のソース・ドレイン領域となる層３０８に活性領域の導電型と逆の導電型の不純物を注入する工程と、熱拡散によって層３０８から活性領域へ不純物を拡散させる工程とを含む処理により、第１の面より下のソース・ドレイン領域が形成される。不純物は、ドナーもしくはアクセプタである。この処理により、ソース・ドレイン領域となる層３０８と活性領域とが接する面における、活性領域の導電型が反転する。
【０１４５】
このため、上記活性領域とゲート酸化膜が接する第１の面より上のソース・ドレイン領域となる層を形成する前に、活性領域上（半導体基板上）のソース・ドレイン領域となる領域に不純物（ドナーもしくはアクセプタ）を導入する工程を行う必要はない。
【０１４６】
例えば、特開平１０−３３５６６０号公報に開示される従来技術では、ゲート電極側壁に位置する拡散層（本発明における活性領域とゲート酸化膜が接する第１の面より上のソース領域および／または、ドレイン領域となる層）を形成する前に、ゲート電極をマスクとして半導体基板中に直接イオン注入を行い、ソース・ドレイン領域の一部（図４５（ａ）に示される拡散層下層３０１３）を形成している。この場合、イオン注入の工程の追加（ＣＭＯＳの場合最低ドナー注入とアクセプタ注入の２回）が必要である。ＣＭＯＳを形成する場合、Ｎチャネル用のマスクとＰチャネル用のマスクとが必要となり、２回のフォトリソグラフィー工程の追加が必要となる。このため非常にコストがかかる。
【０１４７】
また、このようにイオン注入工程で不純物を半導体基板に直接導入した場合、イオン注入法の原理上、ある加速エネルギーをもってイオンが注入される。このため、注入された不純物イオンは半導体基板内で注入飛程を中心とするガウシアン分布を示す。半導体基板深くまで不純物イオンがガウシアン分布に従って存在するので、浅いソース・ドレイン接合を形成することが困難になる。また、注入装置の加速エネルギーのバラツキにより、半導体基板内での不純物イオンの分布がばらつく。接合深さがばらつくので、短チャネル効果がばらつくという結果を招く。このため、歩留まりも悪化する。
【０１４８】
このように、直接半導体基板中にイオン注入を行い、ソース・ドレイン領域の一部を形成する方法では、ソース・ドレイン領域と半導体基板との接合を浅くすることが物理的に困難である。このため、短チャネル効果を改善することが困難となる。
【０１４９】
本実施形態では、これらの課題が解決される。本実施形態では、ソース・ドレイン領域を形成するための不純物を、直接半導体基板にイオン注入する必要がない。このため、工程が簡略化され、コストが安くなるとともに、浅い接合を容易に形成できる。さらに、接合深さのバラツキが抑制できる。これにより効果的に短チャネル効果を抑制することができる。このような効果は、活性領域とゲート酸化膜とが接する第１の面より上のソース領域・ドレイン領域となる層からの固層拡散により、第１の面より下のソース・ドレイン領域を形成することによる。
【０１５０】
固層拡散では、濃度と拡散係数（シリコン膜中の不純物の拡散係数）と温度と熱処理時間とにより、一義的に不純物が拡散する領域が決定される。拡散する領域は非常にバラツキが少なく、しかも、制御を行いやすい。このため、設計通りの浅いソース・ドレイン領域を形成し、なおかつ、チャネル近傍まで非常に濃度の濃いソース・ドレイン領域を形成することが可能になる。
【０１５１】
ゲート電極のドーピングとソース・ドレイン領域のドーピングとが行われた後、図９（ｅ）に示されるように、周知のサリサイド工程により、ソース・ドレイン領域３０８ａおよびゲート電極３０４ａの上部に高融点金属シリサイド膜（高融点金属膜）３０９が選択的に形成される。本実施形態では、高融点金属膜３０９の材質として、チタンが使用されるが、高融点金属膜３０９の材質はチタンに限られない。例えば、高融点金属膜３０９の材質として、コバルト、ニッケル、白金等が用いられてもよい。本実施形態では、ソース・ドレイン領域３０８ａおよびゲート電極３０４ａの上部すべてがサリサイド化される。
【０１５２】
ソース・ドレイン領域３０８ａおよびゲート電極３０４ａの上部すべてがサリサイド化された後、図９（ｆ）に示されるように、周知の方法で層間絶縁膜３１０が形成される。
層間絶縁膜３１０が形成された後、図９（ｇ）に示されるように、コンタクト孔３１１が層間絶縁膜３１０の所望の位置に開けられる。その後、上部配線３１２が形成される。
【０１５３】
本実施形態では、占有面積に比べて表面積が大きいソース・ドレイン領域を、チャネル領域よりも上方に積み上げるように形成するため、図９（ｇ）に示されるように、コンタクト孔３１１の一部がソース・ドレイン領域にかかっておりさえすればソース・ドレイン領域とコンタクト配線との接触面積を大きくすることが可能になる。このために、ソース・ドレイン領域の接合占有面積を縮小しても、コンタクト抵抗の増加を防ぐことができる。このような構造により、半導体装置１０９１では飛躍的に素子の占有面積を縮小することが可能になる。
【０１５４】
図１０は、半導体装置における距離ＬＡとサイドウォールの幅ＬＳＷとの設定が適切でない例を示す。図１０に示されるように、距離ＬＡが、サイドウォールの幅ＬＳＷより長い場合、異方性エッチングバックによって、シリコン基板３０１が掘られる。これにより、シリコン基板３０１がダメージを受け、接合リーク電流が増大し、かつ、接合が深くなる。その結果、短チャネル効果が悪化する。
【０１５５】
サイドウォールの幅ＬＳＤは、ゲート電極の段差（多結晶シリコン膜３０４上のシリコン酸化膜３０６（図９（ｂ））まで含んだ高さ）と、多結晶シリコン膜３０７の堆積膜厚で決まる。素子分離領域３０２に対するゲート電極３０４のアライメントマージン（ゲート電極３０４と素子分離領域３０２の位置合わせずれ）をＸとすると、サイドウォールの幅ＬＳＤは、条件ＬＳＤ＞ＬＡ＋Ｘを満たす必要がある。本実施形態では、ＬＡが０．１８μｍ程度であり、Ｘが±０．０８μｍ程度であり、サイドウォールの幅ＬＳＷが０．３μｍ程度であると仮定している。また、電極３０４とシリコン酸化膜３０６（図９（ｂ））で生じる段差が３００ｎｍ〜４００ｎｍであり、多結晶シリコン膜３０７の堆積膜厚が４００ｎｍ〜６００ｎｍであると仮定している。
【０１５６】
実施形態１ですでに説明したように、素子分離領域３０２の表面とソース・ドレイン領域３０８（図９（ｃ））の表面とが接する角度θを８０度以下、好ましくは、６０度以下にすることが必要である。角度θが小さくなるほど、歩留まりが向上する。本発明者らの実験によれば、角度θが６０度以下であれば、歩留まりが飛躍的に向上することが分かった。角度θを６０度以下にするためには、堆積する多結晶シリコン膜の厚さを所望のＬＳＤよりも十分厚くすることが非常に重要である。ここで、堆積する多結晶シリコン膜の厚をＴＰとすると、関係ＴＰ＞ＬＳＤが満たされることが必要であり、好ましくは、関係ＴＰ≧１．２５×ＬＳＤが満たされるとよい。この関係を満たすためには、ゲート電極３０４とゲート電極上部の酸化膜３０６とにより生じる段差を所定値以上に大きくしておく必要がある。例えば、本実施形態では、ＴＧ＝１５０ｎｍとなるように設計しており、酸化膜３０６の厚さは１５０ｎｍから２５０ｎｍの間に設定された。
【０１５７】
本実施形態では、ゲート電極上の多結晶シリコン膜がなくなるようなエッチング量を設定することにより、本発明の積み上げソース・ドレイン領域を簡単に形成することができる。ゲート電極から素子分離領域までの距離（ソース・ドレイン領域の幅）よりも、膜厚の厚い多結晶シリコン膜を堆積しているため、シリコン基板が露出することはなく、シリコン基板は、異方性エッチングバックによって、ダメージを受けることはない。異方性エッチングによって形成されるゲート電極側壁の積み上げ層の端は、シリコンエッチングに対して耐性のある材料で形成された素子分離領域上に延在するように形成される。
【０１５８】
上述したＴＰの数値および酸化膜３０６の厚さは、Ｆ＝０．２４μｍルールに基づいた場合の一例であり、本発明はこの数値に限定されない。製造装置の加工限界に依存して決まるＬＧ、ＬＳＷ、ＬＡおよび、ＭＣに応じて、ＴＧ、ＬＳＤ、ＴＳＤｍａｘ、ＴＳＷ、ＴＰ、および酸化膜３０６の厚さを上述したように設定することが好ましい。
【０１５９】
さらに、ソース・ドレイン領域と、ゲート電極との間の側壁容量を小さくするためには、関係ＬＳＤ＞ＬＡが満たされる範囲で（より好ましくは関係ＬＳＤ≧ＬＧ＋ＬＳＷが満たされる範囲で）、ゲート電極３０４とゲート電極上部の酸化膜３０６とにより生じる段差と、堆積する多結晶シリコン膜３０７の膜厚ＴＰとを小さくすることが好ましい。
【０１６０】
図１１は、ゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残っていることを示す。図１１に示されるように、多結晶シリコン膜３０７（図９（ｂ））のエッチングバックを行っただけでは、ゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残る。
【０１６１】
多結晶シリコン膜３０８をソース・ドレイン領域として利用するためには、図１２１２に示されるように、ソース・ドレイン領域を領域１９０４と領域１９０３とに分離する必要がある。領域１９０４と領域１９０３とのうち一方が、半導体装置１０９１（図９（ｇ））においてソース電極として機能し、他方がドレイン電極として機能する。
【０１６２】
本実施形態では、領域１９０３および領域１９０４をレジストマスクで覆い、ドライエッチングを行うことにより、ソース・ドレイン領域が分離される。
【０１６３】
このドライエッチングの際に、サイドエッチングが若干なされるように、エッチングが行われる。すなわち、等方成分を含む異方性エッチングが行われる。ゲート電極側壁が基板面に対して垂直でない場合でも、ソース・ドレイン領域の分離が確実に行われるようにするためである。サイドエッチングがなされないようなエッチングを行うと、ゲート部の上部がその下部より大きい場合に、ゲート部がマスクとなり、ゲート電極の周りの本来除去されるはずの多結晶シリコン膜３０８が十分に除去されない可能性がある。
【０１６４】
等方成分を含む異方性エッチングは、例えば、ヘリコン型ＲＩＥ装置によって、０．４ｐａの圧力の臭化水素と酸素の混合ガスの雰囲気中で行われる。あるいは、異方性エッチングを行った後、等方性エッチングを追加的に行うことにより、本来除去すべき多結晶シリコン膜３０８の残さを除去してもよい。
【０１６５】
等方成分を含む異方性エッチングを行うことにより、異方性エッチングでは、影になってエッチングが進行しにくい部分もエッチングすることができる。このため、エッチング残りによる残さによって隣接するゲート電極間が電気的に短絡したり、隣接する素子のソース・ドレイン領域間が電気的に短絡する不具合を低減できる。
【０１６６】
以下、図１３および図１４を参照して、ソース・ドレイン領域を分離するエッチング工程と、具体的なゲート密集パターンの関係を説明する。
【０１６７】
ゲート電極には、コンタクトを配置するパット部が必要である。パット部の幅は、一般に、ゲート長（ゲート電極幅）よりも大きな幅が必要である。半導体基板上に、第１のゲート電極と、それに隣接する第２のゲート電極とを形成する場合、第１のゲート電極のパット部と、第２のゲート電極のパット部とを分離する寸法と、パット部の幅とによって、ゲート電極を配置するピッチが決定されるような回路パターンが存在する。例えば、ゲートパターンが規則的に配置されたゲートアレイパターンなどがそうである。
【０１６８】
図１３は、アレイ状に加工されたゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残っている状態を示す。図１３に示されるように、ゲート電極部の段差を利用して、異方性エッチングバック法により、ゲート電極３０４の側壁にサイドウォール状に多結晶シリコン膜３０８（ソース・ドレイン領域）を形成する場合、ゲート電極の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残る。このため、隣接するゲート電極パット部１２０１間の距離が近い場合、そのすき間に多結晶シリコン膜３０８が残る。このため、個々のトランジスタのソース領域とドレイン領域を電気的に分離するエッチング工程がさらに必要となる。この工程では、ゲート電極の側壁にサイドウォール状に形成された多結晶シリコン膜３０８が分離される。ただし、トランジスタの直列接続部では、隣接するソース・ドレイン領域間を分離する必要はないので、このような部分には、サイドウォール状に形成された多結晶シリコン膜３０８を分離するエッチング工程を施す必要はない。
【０１６９】
多結晶シリコン膜３０８を分離する際、隣接するゲート電極パット部１２０１の間に残っている多結晶シリコン膜３０８に関しても、少なくとも一部を除去（図１３の領域ｂ）し、独立させるべきソース領域とドレイン電極とが電気的につながらないようにする必要がある。この時領域ｂでは、ゲート側壁絶縁膜３０５の両側から、ソース・ドレイン領域となる多結晶シリコン膜３０８も、ゲート電極となる多結晶シリコン膜３０４も除去されている。ゲート側壁絶縁膜３０５は非常に膜厚が薄いため、ゲート側壁絶縁膜３０５が倒れないように、なるべくｂの間隔は最小加工寸法に近い方がよい。
【０１７０】
多結晶シリコン膜３０８を分離する工程をカット工程と呼ぶ。カット工程を行うためのマスクを形成するためのフォトリソグラフィー工程（カット領域以外をマスクする工程）は、下地ゲート電極に対して位置合わせを行うことになる。この位置合わせマージンをＸとする。図１３に示されるように、カット幅を最小加工寸法Ｆに設定した場合、第１のゲート電極のパット部と、第２のゲート電極のパット部との寸法は、最小でも２Ｘ＋Ｆだけ必要になる。カット工程のエッチングがゲート電極に対して選択性がない場合に、マージンＸを設定せずにエッチングを行うと、位置合わせズレによって、ゲート電極までエッチングされる。その結果ゲート電極側壁絶縁膜のみが残る。ゲート電極側壁絶縁膜は非常に薄い膜であり非常に倒れやすい。従って、この膜のみが残ると、パーティクルの原因となり、歩留まりが低下する。
【０１７１】
このため、ゲート電極のパットの幅をＺと定義すると、ゲート電極を細密に敷き詰めるピッチは２Ｘ＋Ｆ＋Ｚとなる。
【０１７２】
なお、カット工程では、ゲート電極側壁絶縁膜が倒れない範囲で、ゲート電極の一部がエッチングされるようなマスクを用いてフォトリソグラフィー工程が行われる。
【０１７３】
図１４は、アレイ状に加工されたゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残っている状態を示す。本実施例では、カット工程の前にゲート電極３０５の上部が、カット工程のエッチング（多結晶シリコン膜のエッチング）に対して選択比がある保護膜（例えば、酸化膜３０６）で覆われる。この方法によれば、図１４に示されるように、隣接するゲート電極パット部の間隔を最小加工寸法Ｆに設定しても、カット工程においてゲート電極がエッチングされることはない。このため、ゲート電極を最密に敷き詰めるピッチをＦ＋Ｚとすることができる。
【０１７４】
以下、不純物の熱拡散について、図１５〜図１７を参照して説明する。
【０１７５】
図１５は、不純物が注入されたソース・ドレイン領域となる多結晶シリコン膜から、不純物が拡散する方向を示す。不純物は、下方向だけでなく、横方向にも拡散する。つまり、点Ａから紙面の左方向にも、不純物が拡散する。
【０１７６】
図１６は、横方向にオフセットが生じない程度に不純物を拡散させる例を示す。不純物を熱拡散させる場合は、図１６に示されるように、横方向にオフセット生じない程度に不純物を拡散させることが好ましい。具体的には、接合深さがゲート電極側壁絶縁膜厚さの０．８倍程度から、最も深い領域（素子分離領域近辺）でも２倍程度にすることが好ましい。
【０１７７】
図１７は、オフセットが生じた場合の不純物拡散層を示す。図１７に示されるようなオフセットが生じた場合、その素子の駆動電流は著しく低下し、好ましくない。
【０１７８】
以下、オフセットを生じさせない、あるいはオフセットを小さくするための、条件の例を説明する。
【０１７９】
横方向にオフセット生じない程度に不純物を拡散させると、下方向の拡散深さが一義的に決まる。従って、トランジスタの性能を向上させるためには、ゲート電極側壁容量の増大が全体の負荷容量の著しい増大を招かない範囲で、極力ゲート電極側壁絶縁膜を薄く形成する必要がある。本実施形態では、上述したようにゲート電極側壁絶縁膜の厚さを０．０５μｍに設定している。
【０１８０】
本実施形態における、具体的な、短チャネル効果と熱処理との関係を、図１８から図２１を用いて説明する。
【０１８１】
図１８は、Ｎチャネルトランジスタのゲート長と閾値電圧との関係を示す。図１８１８に示される例は、ソース・ドレイン領域を形成するための不純物として、燐イオンを、５０ＫｅＶの注入エネルギーで、５×１０^１５／ｃｍ^２注入し、熱処理条件として、各々、８００℃窒素雰囲気中１２０分、８５０℃窒素雰囲気中３０分、９００℃窒素雰囲気中１０分、８５０℃酸素雰囲気中３０分を行った例である。
【０１８２】
図１８に示される結果から、ゲート電極側壁絶縁膜が０．０５μｍ、ゲート長０．２４μｍ近辺のトランジスタに関して、ｎチャネル型トランジスタにおいて、燐イオンを５０ＫｅＶの注入エネルギーで、５×１０^１５／ｃｍ^２注入した場合には、熱処理条件として、８５０℃窒素雰囲気中３０分、酸素雰囲気中３０分または９００℃窒素雰囲気中１０分で最適となることが分かる。８００℃窒素雰囲気中１２０分の熱処理では、不十分であり、オフセットトランジスタとなって好ましくないことが分かる。
【０１８３】
図１９は、Ｎチャネルトランジスタのゲート長と閾値電圧との関係を示す。図１９１９に示される例は、ソース・ドレイン領域を形成するための不純物として、燐イオンを、５０ＫｅＶの注入エネルギーで、各々、５×１０^１５／ｃｍ^２、および、１×１０^１６／ｃｍ^２注入した後、急速加熱処理、１０５０℃窒素雰囲気中１０秒を行った例である。
【０１８４】
また、図１９に示される結果から、ドーズ量を５×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２に増加させた場合、高濃度不純物による増速拡散の影響により、１０５０℃窒素雰囲気中１０秒の熱処理で良好な結果が得られた。ドーズ量が５×１０^１５／ｃｍ^２の場合は、１０５０℃窒素雰囲気中１０秒の熱処理の条件では、拡散が不十分であり、オフセットトランジスタとなって好ましくないことが分かる。
【０１８５】
図２０は、Ｐチャネルトランジスタのゲート長と閾値電圧との関係を示す。図２０に示される例は、ソース・ドレイン領域を形成するための不鈍物として、ボロンイオンを、１５ＫｅＶの注入エネルギーで、５×１０^１５／ｃｍ^２注入し、熱処理条件として、各々、８００℃窒素雰囲気中１２０分、８５０℃窒素雰囲気中３０分、９００℃窒素雰囲気中１０分、８５０℃酸素雰囲気中３０分を行った例である。
【０１８６】
図２０に示される結果から、Ｐチャネル型トランジスタにおいて、ボロンイオンを、１５ＫｅＶの注入エネルギーで、５×１０^１５／ｃｍ^２注入した場合、熱処理条件として、８５０℃窒素雰囲気中３０分および９００℃窒素雰囲気中１０分で最適となることが分かる。８００℃窒素雰囲気中１２０分の熱処理および、８５０℃酸素雰囲気中３０分の熱処理では、不十分であり、オフセットトランジスタとなって好ましくないことが分かる。
【０１８７】
図２１は、Ｐチャネルトランジスタのゲート長と閾値電圧との関係を示す。図２１に示される例は、ソース・ドレイン領域を形成するための不鈍物として、ボロンイオンを、１５ＫｅＶの注入エネルギーで、各々、５×１０^１５／ｃｍ^２、および、１×１０^１６／ｃｍ^２注入した後、急速加熱処理、１０５０℃窒素雰囲気中１０秒を行った例である。
【０１８８】
図２１に示される結果から、ドーズ量を５×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２に増加させた場合でも、ボロンイオンに関しては、まだ、拡散が不十分であり、オフセットトランジスタとなっており好ましくないことが分かる。
【０１８９】
本発明者らは、上述した結果から、ゲート電極側壁絶縁膜が０．０６μｍにおいては、Ｎチャネル型トランジスタおよび、Ｐチャネル型トランジスタの不純物拡散を１回の熱処理で行う場合、熱処理条件として、８５０℃窒素雰囲気中３０分程度から、９００℃窒素雰囲気中１０分程度が最適であることを見いだした。
【０１９０】
本実施形態では、ゲート電極へのドーピングとソース・ドレイン領域へのドーピングを同時に行っている。このため、ゲート電極のゲート絶縁膜近傍での空乏化防止するような条件および不純物のチャネル領域への突き抜けを防止するような条件（これらの条件はゲート多結晶シリコン膜の膜厚ＴＧに左右される）を満たした上で、トランジスタの性能（短チャネル効果が起こりにくく、かつ、駆動電流が大きい）を向上させる条件を設定することが重要である。
【０１９１】
このようにいくつかのパラメータが密接に関連しているため、最適条件を求めることは困難なように思えるが、積み上げ層３０８（図９（ｃ））の拡散係数をシリコン基板（単結晶シリコン）中の拡散係数に対して大きく設定することにより、プロセス条件のマージンを非常に大きくすることに本発明者らは成功した。すなわち、駆動電流を増大し、短チャネル効果を抑制し、かつ素子の占有面積が加工可能な範囲で最小となるように、２／３×Ｆ≦ＬＳＷ＋ＬＡ≦４／３×Ｆ≒ＬＧ＋ＬＳＷ、ＬＳＤ≧ＬＧ＋ＬＳＷ、ＴＳＤｍａｘ＞ＴＧ、ＴＳＷ＞ＬＡ、ＬＳＷ＋ＬＡ＞ＴＧの条件の下で各値を設定すれば、イオン注入、熱処理等のプロセス条件は、大きなマージンを伴って設定することが可能となる。なお、ゲート電極３０４の両側に設けられた２つのソース・ドレイン領域３０８は、一方がソース領域として機能し、他方がドレイン領域として機能する。ソース領域またはドレイン領域の少なくとも一方が、上述した条件を満たすように設計される。
【０１９２】
本実施形態では、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物が注入される。このため、ゲート電極への不純物導入のためのフォトリソグラフィー工程や注入工程を別途行う必要がない。従って、工程を簡略化することが可能となり、製造コストを低減することができる。
以下に、本実施形態の方法が、積み上げ拡散層（積み上げ層）がエピタキシャルシリコン膜によって形成される従来の方法より優位であることを説明する。
【０１９３】
上述したように、本実施形態の構造、および従来構造の積み上げ層をエピタキシャルシリコン膜で形成した構造のような、積み上げ層から不純物を固層拡散させ、浅いソース、ドレイン接合を形成するような構造では、ゲート電極の高さ、積み上げ領域の高さ、ゲート電極側壁絶縁膜の厚さ等によって、イオン注入熱処理条件等が変わってくる。本実施形態では、積み上げ層を多結晶シリコン膜で形成している。多結晶シリコンでは、シリコン単結晶と比較して、不純物の拡散係数を１０倍〜１００倍程度に大きくすることが可能となる（拡散係数は、多結晶シリコン膜のグレインサイズに依存し、グレインサイズが小さいほど拡散係数は大きくなる）。積み上げ層の拡散係数は、半導体基板の拡散係数と比較して、大きい程良い。積み上げ層の拡散係数が半導体基板の拡散係数と比較して十分に多きいと、不純物を多結晶シリコン膜中から単結晶シリコン膜中に所定の接合深さになるまで導入する時間に比べて十分短い時間内に、多結晶シリコン膜中の不純物濃度がほぼ均一になる。このため、積み上げ層の多結晶シリコン膜の高さが、製造バラツキにより多少ばらついたとしても、チャネル領域に対してオフセットしない程度まで多結晶シリコン膜からシリコン基板中へ不純物を拡散させるのに必要な時間は、シリコン膜中の不純物がほぼ均一な濃度になるまでの時間（シリコン基板付近の多結晶シリコン膜の濃度が十分高まる時間）と比較して、十分に短い。このため、多結晶シリコン膜の高さの製造バラツキが、接合深さに与える影響が無視できるようになる。また、イオン注入、熱処理条件におけるマージンを大きくすることができる。
【０１９４】
なお、ゲート電極に対してオフセットしない程度まで多結晶シリコン膜からシリコン基板中へ不純物を拡散させるとは、少なくともゲート電極側壁絶縁膜の膜厚分だけは、シリコン基板中に横方向に不純物を拡散させることを意味する。ゲート電極と、多結晶シリコン膜との間には、ゲート電極側壁絶縁膜が存在するからである。具体的に、多結晶シリコン膜中にのみ不純物を導入する実施形態としては、イオン注入工程により不純物を導入する方法がある。この時、イオン注入エネルギーによるガウシアン分布に従って、不純物が多結晶シリコン膜中に分布する。イオン注入エネルギーは、多結晶シリコン膜と単結晶半導体基板との界面のゲート電極近傍の不純物濃度がピーク濃度の１０^−２〜１０^−５倍の濃度になるように設定される。多結晶シリコン膜と単結晶半導体基板との界面のゲート電極近傍の不純物濃度に基づいてイオン注入の条件を決める根拠は、この近傍のソース・ドレイン領域の接合深さが最も短チャネル効果に影響を及ぼすからである。
【０１９５】
積み上げ層をエピタキシャルシリコン膜で形成する従来の方法によれば、ゲート多結晶シリコン膜と、積み上げ層との拡散係数が大きく異なる。このため、ゲート電極のゲート絶縁膜近傍での空乏化、および不純物のチャネル領域への突き抜けを防止するような条件を満たした上で、トランジスタの性能（短チャネル効果が起こりにくく、かつ、駆動電流が大きい）を向上させる条件を設定することは事実上不可能となる。なぜなら、ゲート多結晶シリコン膜中の不純物は、積み上げ層および半導体単結晶基板中の不純物と比較して非常に拡散しやすいため、トランジスタがオフセットしないような条件で拡散させれば、ゲート酸化膜に対して不純物（例えば、ボロン）が突き抜け、ボロンが突き抜けないような条件で拡散させれば、オフセットトランジスタとなり好ましくないからである。
【０１９６】
拡散係数の大きい多結晶シリコン膜（積み上げ層）から拡散係数の小さい単結晶シリコン（半導体基板）中に熱拡散により不純物を拡散させることによりソース・ドレイン領域を形成する方法によれば、半導体基板の活性領域表面と堆積した多結晶シリコン膜との界面までは一瞬で不純物が拡散し、界面からシリコン基板中への拡散は遅い。このため、積み上げ層とゲート電極との同時ドーピングを行わないような場合であっても、積み上げ層の高さのばらつき、不純物イオン注入時の注入飛程（Ｒｐ）のばらつき等を緩和し、ソース・ドレイン接合深さを均一に形成できるという効果が得られる。活性領域に単結晶エピタキシャルシリコン膜を成長させた場合、積み上げられた単結晶エピタキシャルシリコン中の不純物の拡散係数と、半導体基板中の拡散係数とがほぼ同一であるため、積み上げ層の高さのばらつき、不純物イオン注入時の注入飛程（Ｒｐ）のばらつきがそのままソース・ドレインの接合深さのばらつきとして反映され、トランジスタ特性がばらつく要因になる。
【０１９７】
なお、積み上げ層とゲート電極との同時ドーピングを行わないような場合には、例えば、実施形態５において後述する方法や、燐拡散によりすべてのゲートに同じ導電型の不純物をドーピングする等の方法が用いられ得る。ただし、この場合、Ｐチャネルトランジスタは、埋め込みチャネル型トランジスタとなる。
【０１９８】
また、本発明では活性領域に直接イオン注入しないので活性領域にダメージが入りにくいというメリットがある。
【０１９９】
以下、図２２（ａ）および（ｂ）を参照して、本実施形態の半導体装置においてトランジスタの占有面積が低減されることを説明する。
【０２００】
図２２（ａ）は、図４３（ｃ）に示される従来の半導体装置の半導体基板を上から見た平面図である。図２２（ｂ）は、本実施形態の半導体装置の半導体基板を上から見た平面図である。
【０２０１】
図２２（ａ）に示されるトランジスタ素子のゲート長をＬとし、ゲート幅をＷとする。一般的に、ゲート長Ｌは、最小加工寸法Ｆと等しく設定される。ゲート電極と素子分離領域（活性領域の外部領域）との間のマージンは、２．５Ｌ〜３Ｌ程度必要であった。そのマージンは、コンタクト開口径の幅ｏと、コンタクトとゲート電極がショートしないためのアライメントマージンｐと、コンタクトが素子分離領域に接しないためのアライメントマージンｑとの合計である。図２２（ａ）に示される活性領域の占有面積は、（２．５Ｌ×２＋Ｌ〜３Ｌ×２＋Ｌ）×Ｗ、すなわち６ＬＷ〜７ＬＷである。
【０２０２】
図２２（ｂ）に示されるゲート電極と素子分離領域の間のマージンは、ゲート電極側壁絶縁膜厚ＬＳＷに応じていくぶん変動するものの、上述したように２／３Ｌ（具体的には、Ｆ＝０．２４μｍの場合、ＬＡ＝Ｏ．１６μｍ〜Ｏ．１８μｍ）程度でよい。本実施形態における半導体装置の活性領域の占有面積は（２／３Ｌ×２＋Ｌ）×Ｗ、つまり７／３ＬＷとなる。本実施形態における半導体装置の活性領域の占有面積は、図２２（ａ）に示される活性領域の占有面積に比べて、７／１８〜１／３程度であり、本実施形態では活性領域を縮小することができる。ただし、ＬＳＩ全体としては、配線ピッチや、コンタクトピッチ等の制約を受けるため、本実施形態によって製造された実際のＬＳＩのチップ面積が必ずしも従来のＬＳＩのチップ面積の７／１８〜１／３程度になるとは限らない。
【０２０３】
また、実施形態によれば、従来の半導体素子に比較して、接合寄生容量を、４／１５〜２／９程度に小さくすることができる。
【０２０４】
（実施形態４）
実施形態３では、ゲート電極を加工した後、ソース・ドレイン領域を分離するカット工程を行った。隣接するゲート電極パット部が最小加工寸法Ｆで分離されている場合、隣接するゲート電極パット部の間の実際のすき間（隣接するゲート電極パット部のゲート電極側壁絶縁膜の間の距離）は、Ｆ−２×ＬＳＷとなる。ここで、ＬＳＷはゲート電極側壁絶縁膜の幅である。例えば、ＬＳＷが１／４×Ｆ程度であったとすると、隣接するゲート電極パット部の間の実際のすき間は、１／２×Ｆ程度と、非常に狭くなる。この領域にソース・ドレイン領域となる導電性膜が埋め込まれている。今後、さらに微細化の要求が高まった場合、カット工程で、上記埋め込まれた導電性膜をエッチング除去することが非常に困難となる。例えば、０．２５μｍルールに基づいて設計を行う場合、隣接するゲート電極パット部の間の実際のすき間は、０．１３μｍ程度になるので導電性膜をエッチング除去することは可能である。しかしＦ＝０．１μｍルールに基づいて設計を行う場合、隣接するゲート電極パット部の間の実際のすき間は、０．０５μｍ程度もしくはそれ以下とる。Ｆが小さくなった場合、ゲート電極側壁絶縁膜厚ＬＳＷを１／４×Ｆ程度まで薄膜化することも、困難になるからである。このため、このすき間の導電性膜を完全に除去することが困難になる。本発明者らの実験によれば、Ｆ＝０．１μｍルールに基づいて、ゲート電極パット間を最小加工寸法Ｆに設定した場合、ソース・ドレイン領域を歩留まりよく分離することは困難であった。このため、歩留まりを向上させるためには、隣接するゲート電極パット部の間のマージンを広げる必要がある。
【０２０５】
図２３は、アレイ状に加工されたゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残っていることを示す。図２３に示される太い破線は、カット工程が行われる位置を示す。
【０２０６】
本実施形態の製造方法は、ゲート電極パターン形成時のマスクパターンを変更する点以外は、実施形態３において上述した製造方法と同様である。本実施形態では、ゲート電極パターン形成時には、ゲート長を構成する領域のみがエッチング加工される。
【０２０７】
具体的には、第１の非絶縁性膜（ゲート電極となる膜）を所望のパターンにパターンニングする工程では、ゲート電極のゲート長を構成する領域のみをパターンニングしており、第１のゲート電極のパットと、第２のゲート電極のパットは、まだ、分離されていない。なお、非絶縁性膜とは導電性膜または半導体膜をいう。
【０２０８】
側壁絶縁膜に対して選択性のあるエッチングを行うことにより、第１の非絶縁性膜および第２の非絶縁性膜（ソース・ドレイン領域となる層）をパターンニングし、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程が行われる。この工程によって、初めて、第１のゲート電極のパットと、第２のゲート電極のパットが分離され、かつ、第２の非絶縁性膜によるサイドウォールも、同時に、個々のソース領域およびドレイン領域に分離される。
【０２０９】
本実施形態では、実施形態３におけるカット工程（図１２参照）の前にあらかじめ、ゲート電極（第１の非絶縁性膜パターン）上部の酸化膜３０６（第１の絶縁膜パターン）が除去される。その後、カット工程において、ゲート電極３０４の一部も同時にエッチングし、隣接するゲート電極パット部の間を分離する。このため、隣接するゲート電極パット部の間を最小加工寸法と等しい分離幅で形成することが可能になる。
【０２１０】
ゲート電極上に絶縁膜（図９（ｃ）に示される酸化膜３０６）を設けると、ゲート電極の高さを、ゲート電極側壁絶縁膜よりも低く製造することが可能になる。また、本実施形態では、ソース・ドレイン領域となるサイドウォール（多結晶シリコン膜）がゲート電極側壁絶縁膜と接する高さＴＳＤｍａｘがゲート電極よりも高くなるような形状を確保しつつ、ゲート電極を最密に敷き詰めるピッチをＦ＋Ｚまで縮小させることが可能になる。
【０２１１】
言い換えると、本実施形態によれば、側壁絶縁膜に対して選択性のあるエッチング（カット工程）を行うことにより、初めて隣接するゲート電極間のパットが分離されるため、隣接するゲート電極のパット部の間の間隔（最小分離幅）は、最小加工寸法Ｆに等しくすることが可能になる。ゲート電極を最密に敷き詰めるピッチは、上述したように、Ｆ＋Ｚに設定することができる。実施形態３で示したような、ゲート電極上部にゲート側壁絶縁膜を設ける段階でゲート電極上に絶縁膜（酸化膜３０６）を設けた場合であっても、隣接するゲート電極パット部の間を最小加工寸法に等しくすることが可能になる。微細化が進んだ場合でも、隣接するゲート電極パット部の間は、採用されているルールにおける最小加工寸法に等しくすることができる。
【０２１２】
本実施形態では、ゲート電極のうち、トランジスタのゲート長を構成する領域では、ゲート電極側壁にゲート電極側壁絶縁膜が存在し、トランジスタのゲート長を構成しない領域の一部では、ゲート電極側壁にゲート電極側壁絶縁膜が存在しない構造となる。
【０２１３】
図２４は、実施形態４における半導体基板の、カット工程後の状態を示す。図２４２４に示されるように、ゲート領域、ソース領域、ドレイン各領域に自己整合シリサイド化工程（サリサイド工程）を採用する場合、シリサイド化工程前にカット工程を行うことにより、活性領域上のゲート電極パットとなる膜を所望のパターンに除去することが可能となる。
【０２１４】
活性領域上であって、カット工程において導電性膜（第１の導電性膜）を除去した領域を領域ＤＣとする。図２４には、領域ＤＣをハッチングで示す。本実施形態では、領域ＤＣ内のゲート絶縁膜をシリサイド工程前の洗浄によってあらかじめ除去した後にサリサイド化工程が行われる。
【０２１５】
図２５は、実施形態４における半導体基板の、シリサイド工程後の状態を示す。図２５に示されるように、ゲート領域、ソース領域およびドレイン領域に自己整合シリサイド膜が形成されると同時に、領域ＤＣ上にも自己整合的にシリサイド膜が形成される。これにより領域ＤＣと、ゲート電極パット部となる膜とが、シリサイド膜１３３３を介して自己整合的に電気的に短絡される（矢印１３３２）。
【０２１６】
このように、本実施形態では、ゲート電極と、半導体基板（一般的には半導体基板上に形成されたソース、ドレイン領域と逆導電型のウェル領域）とが、何ら工程を追加することなく電気的に短絡される。その結果、工程が簡略化されるので、コスト低減と歩留まりの向上とが実現される。
【０２１７】
（実施形態５）
以下、実施形態５における半導体装置を製造する方法を説明する。
【０２１８】
図２６（ａ）〜（ｇ）は、実施形態５の半導体装置１４０１を製造する工程を示す。本実施形態では、ゲート電極が高融点金属メタルや多結晶シリコン膜などにより形成される。以下、図２６（ａ）〜（ｇ）に示される各工程を説明する。
【０２１９】
まず、図２６（ａ）に示されるように、周知の方法で、半導体基板４０１（あるいは半導体基板に設けられたウェル領域）上に、素子分離領域４０２、ゲート酸化膜４０３、ゲート電極４０４、およびゲート電極側壁絶縁膜４０５が形成される。ここで、ゲート電極４０４は、多結晶シリコン膜４０４１およびタングステン膜４０４３が窒化チタン膜４０４２を挟む３層構造を有している。
【０２２０】
窒化チタン膜４０４２は、後の熱処理の過程で多結晶シリコン膜４０４１とタングステン金属４０４３とが互いに反応することを防ぐ。多結晶シリコン膜４０４１とタングステン金属４０４３とが反応すると、タングステンシリサイド膜が形成され、ゲート電極４０４の抵抗が高くなるので好ましくない。
【０２２１】
Ｐチャネルトランジスタの場合、ゲート電極４０４の多結晶シリコン膜４０４１には、ボロンイオンがあらかじめドーピングされる。Ｎチャネルトランジスタの場合、ゲート電極４０４の多結晶シリコン膜４０４１には、燐イオンがあらかじめドーピングされる。
【０２２２】
ゲート電極４０４の上には、シリコン酸化膜もしくはシリコン窒化膜よりなる絶縁膜４０６が形成される。ゲート電極４０４の側面には、ゲート電極側壁絶縁膜４０５が形成される。ゲート電極側壁絶縁膜４０５は、シリコン酸化膜とシリコン窒化膜との２層膜からなる。
【０２２３】
なお、本実施形態では、Ｆ＝Ｏ．１８μｍルールに基づいて、ＴＧ＝１２０ｎｍ，ＴＳＷ＝２５０ｎｍ、ＴＳＤｍａｘ＝２００ｎｍ、ＸｊＳＤ＝４０ｎｍ、ＬＧ＝１８０ｎｍ、ＬＳＷ＝４０ｎｍ、ＬＳＤ＝２５０ｎｍ、ＬＡ＝１００ｎｍ、ＬＭ＝２００ｎｍ、ＭＣ＝９０ｎｍで設計した。これらの変数の意味は、図８を参照して上述したとおりである。
実施形態３と同様に、多結晶シリコン膜４０７が化学的気相成長法（ＣＶＤ法）により堆積される（図２６（ｂ））。本実施形態では、多結晶シリコン膜４０７が３００〜４００ｎｍ程度の厚さで堆積されるものとする。
【０２２４】
次に、多結晶シリコン膜４０７がエッチングバックされる（図２６（ｃ））。エッチングバックの条件は、実施形態３において上述した条件と同様である。また、エッチングバックを行っただけでは、ゲート電極の周囲にゲート電極側壁絶縁膜４０５を介して、多結晶シリコン膜４０８が形成される。多結晶シリコン膜４０８を積み上がったソース・ドレイン領域として利用するためには、ソース・ドレイン領域を分離する工程（カット工程）を行う必要がある。本実施形態では、ゲート電極側壁が基板面に対して垂直でない場合であっても、ソース領域とドレイン領域との分離を確実にするため、実施形態３と同様に、サイドエッチングがいくぶん作用するような条件でエッチングが行われる。
【０２２５】
カット工程の後、図３４（ｄ）に示されるように、ソース・ドレイン領域を形成するための不純物イオン注入（ドーピング）が行われる。本実施形態では、実施形態３とは異なり、ソース・ドレイン領域となる領域へのドーピングのみが行われる（ゲート電極へのドーピングが同時に行われない）ことにより、ソース・ドレイン領域が形成される。なお、注入条件および熱処理条件等は、実施形態３において上述した条件と同様である。
【０２２６】
ドーピングの後、図２６（ｅ）に示されるように、周知のサリサイド工程によって、ソース・ドレイン領域の上部に高融点金属シリサイド膜（高融点金属膜）４０９が選択的に形成される。本実施形態では、高融点金属膜の材料としてチタンが使用される。高融点金属膜の材料はチタンに限られず、コバルト、ニッケル、または白金等でもよい。
【０２２７】
本実施形態では、ゲート電極が金属シリサイド膜より低抵抗のタングステン金属で形成されており、ゲート電極上部にはシリコン酸化膜もしくは、シリコン窒化膜が存在するため、ソース・ドレイン領域のみがシリサイド化される。
【０２２８】
ソース・ドレイン領域のシリサイド化の後、図２６（ｆ）に示されるように、周知の方法で層間絶縁膜４１０が形成される。
【０２２９】
層間絶縁膜４１０が形成された後、図２６（ｇ）に示されるように、コンタクト孔４１１が層間絶縁膜４１０の所望の位置にあけられ、上部配線（コンタクト配線）４１２が層間絶縁膜４１０上および／またはコンタクト孔４１１の中に形成される。本実施形態では、図２６（ｇ）示されるように、コンタクト孔４１１の一部が、ソース・ドレイン領域にかかっていれば、ソース・ドレイン領域とコンタクト配線との接触面積を大きくすることが可能になる。このような構造により、飛躍的に素子の占有面積を縮小することが可能になる。
【０２３０】
本実施形態では、ゲート電極４０４の上部に絶縁膜４０６が存在する。このため、ゲート電極４０４上にコンタクト孔４１１の一部がかかっても、ソース・ドレイン領域とゲート電極とがコンタクト配線４１２を介して短絡することはない。従って、本実施形態では、コンタクト孔４１１と、ゲート電極間にショートを防ぐためのマージン（およびアライメントマージン）を設ける必要がなくなり、実施形態３に比べてコンタクト孔４１１を形成する位置の自由度が増す。
【０２３１】
具体的には、層間絶縁膜４１０と、ゲート電極４０４の上部の絶縁膜４０６とには異なる材料が用いられる。コンタクト孔４１１を開口するためのエッチングの際には、層間絶縁膜４１０の材料とゲート電極の上部の絶縁膜４０６の材料との間で選択比が確保できるようなエッチング方法を用いて、層間絶縁膜がエッチングされる。例えば、ゲート電極４０４の上部の絶縁膜４０６がシリコン窒化膜であり、層間絶縁膜４１０がボロンと燐を含むシリケートガラス等である場合、フロロカーボン系のガスを用いたコンタクトエッチングが行われる。これにより、シリコン窒化膜と、ボロンと燐を含むシリケートガラス膜と間のエッチング選択比を１：１０〜１００以上にすることが可能になる。そのような条件でコンタクト孔４１１を開口するためのエッチングを行うことにより、絶縁膜４０６がエッチングされてゲート電極４０４が露出することを防ぐことができる。
【０２３２】
同様に、素子分離領域の材質と層間絶縁膜の材質とが、コンタクトエッチングの際に選択比が確保されるように選ばれてもよい。実施形態３および本実施形態では、素子分離領域にコンタクト孔の一部が接している。もし、層間絶縁膜を構成する絶縁膜材料と、素子分離領域を構成する絶縁膜材料との間のエッチング選択比が確保されなければ（すなわち、コンタクトエッチングに対するエッチングレートに差がなければ）、コンタクトエッチング時に素子分離領域に穴があき、好ましくない。この問題を解決するためには、素子分離領域を構成する絶縁膜の少なくとも表面が、例えば、窒化シリコン膜などの、層間絶縁膜に対してエッチング選択比が確保できるような材料で構成されればよい。
【０２３３】
実施形態３および本実施形態における多結晶シリコン膜よりなる積み上げ層のグレインサイズは、ソース・ドレイン領域の占有面積と比較し、十分小さいことが望ましい。実施形態３および本実施形態において上述したように、プロセスマージン（ソース・ドレイン領域を形成するための、不純物イオン注入条件および熱処理条件等のマージン）を大きくし、トランジスタ素子特性がばらつかないようにするためには、多結晶シリコン膜からなる積み上げ層の拡散係数は、シリコン基板の拡散係数と比較して大きい方がよい。好ましくは、多結晶シリコン膜からなる積み上げ層の拡散係数は、シリコン単結晶中の拡散係数の１０倍以上であればよい。
【０２３４】
多結晶シリコン膜中の不純物の拡散を考えた場合、膜中にグレインバウンダリ（粒界）が多い程、拡散が促進される。このため、ソース・ドレイン領域の占有面積に対して、十分グレインサイズを小さくする必要がある。Ｆ＝０．２４μｍルールいう比較的Ｆの大きなルールに基づいた場合、上述したゲート−素子分離マージンは、０．１６μｍ〜０．１８μｍ程度になる。多結晶シリコン膜のグレインサイズは、少なくとも、ゲート電極側壁絶縁膜の端部から、最も近い素子分離領域までの活性領域のトランジスタのゲート長方向に沿う距離（つまり、図８におけるＬＡ）よりも小さい方がよく、好ましくは、５０ｎｍ以下であるとよい。多結晶シリコン膜中の不純物の拡散は、グレインバウンダリで早く、グレイン内では遅くなる。活性領域とゲート酸化膜が接する第１の面より下のソース領域およびドレイン領域を多結晶シリコン膜からの不純物拡散によって形成する場合、多結晶シリコン膜と活性領域（シリコン基板表面）とが接触する面に多結晶シリコンのグレインバウンダリが多数存在することが好ましい。多結晶シリコン膜から、シリコン基板への不純物の拡散がより均一になり、バラツキの少ない接合深さが得られるからである。これにより、複数のトランジスタの短チャネル効果のバラツキを低減することができる。
【０２３５】
グレインサイズを小さくすることで粒界からマトリックス（粒内部）への拡散距離も小さくなるため、マトリックス中の不純物濃度も有効に向上させることができる。これにより、多結晶シリコン膜中の不純物の活性化率を向上させることが可能になり、トランジスタの寄生抵抗を低減させ、駆動電流を増大させることができる。
【０２３６】
また、グレインサイズを小さくすると、エッチバックの際に多結晶シリコンのサイドウォールの幅のばらつきを抑制することができる。このようなばらつきは多結晶シリコンのグレインに起因するからである。
【０２３７】
また、グレインが柱状結晶であれば、さらによい。グレインが柱状結晶である場合、シリコン基板の下方向への拡散が非常に早くなるからである。
【０２３８】
上述した実施形態３および本実施形態では、積み上がったソース・ドレイン領域を形成する材料として、多結晶シリコン膜が用いられる。多結晶シリコン膜は、半導体装置の製造においてよく使用されている膜である。このため、積み上がったソース・ドレイン領域を形成する材料として、多結晶シリコン膜を用いた場合、新たな装置の導入や条件の調整を行う必要が少ない。また、選択エピタキシャル成長装置のように莫大な水素を用いる必要もなく、製造するための装置の占有面積も、選択エピタキシャル成長装置（水素除外設備の占有面積が非常に大きい）と比較し、非常に小さくてすむ。
【０２３９】
積み上がったソース・ドレイン領域を形成する材料として、シリコンゲルマ膜（多結晶）が用いられてもよい。あるいは、積み上がったソース・ドレイン領域を形成する材料として、シリコン、シリコンゲルマ（Ｓｉ_ｘＧｅ_ｙ）膜のアモルファス単層膜、アモルファスと多結晶の２層膜等を用いてもよい。シリコンゲルマ膜が用いられる場合、シリコンが用いられる場合と比較して、不純物の活性化率が向上する。このため、トランジスタの寄生抵抗を非常に小さくすることができる。
【０２４０】
多結晶シリコンゲルマ膜のグレインサイズも、上述した多結晶シリコン膜のグレインサイズと同様の条件を満たすことが好ましい。多結晶シリコンゲルマ膜のグレインは、上述した多結晶シリコン膜のグレインと同様の作用を有するからである。
【０２４１】
（実施形態６）
実施形態６では、半導体装置の基板として、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｒａｔｏｒ）基板が用いられる。
【０２４２】
図２７は、実施形態６における半導体装置１４１１のゲート長方向に沿う面での垂直断面図である。
【０２４３】
半導体装置１４１１は、ＳＯＩ基板５０１、ＳＯＩ基板５０１の上に形成された酸化膜５０２、活性領域５０３、ボディー領域５０４、素子分離領域５０５、ゲート酸化膜５０６、ゲート電極５０７、ゲート電極側壁絶縁膜５０８、ソース・ドレイン領域５０９、高融点金属シリサイド膜５１０、層間絶縁膜５１１、およびコンタクト孔５１２を備えている。
【０２４４】
ソース・ドレイン領域５０９の表面（コンタクト配線に接続される面および／または層間絶縁膜５１１と接している面）は、実施形態１〜４の半導体装置と同様に傾きを有する。また、半導体装置１４１１では、チャネル領域よりも上方に積み上がったシリコン膜（多結晶シリコン膜）が、ＳＯＩ基板５０１上に存在するため、サリサイド工程において、このチャネル領域よりも上方に積み上がったシリコン膜の表面が高融点金属と反応してシリサイド膜が形成される。このため、ＳＯＩ基板５０１中の酸化膜５０２までシリサイド膜が達することはない。
【０２４５】
一方、従来のＳＯＩ基板を用いた半導体装置では、ボディー領域を完全空乏化するために、酸化膜上のシリコン膜は非常に薄くされる。この場合、シリコン膜の薄膜化に伴い、ソース・ドレイン領域が高抵抗化するという問題が発生する。この問題を解決するためには、ソース・ドレイン領域表面をシリサイド化し、高融点金属シリサイド膜を形成する方法が考えられる。しかしながら、シリコン膜厚が薄いため、シリサイド化反応時にシリサイド膜がシリコン膜の下層のシリコン酸化膜まで到達してしまい、トランジスタ特性が悪化するおそれがある。
【０２４６】
本実施形態では、上述したように、ＳＯＩ基板５０１中の酸化膜５０２までシリサイド膜が達することはないため、シリサイド化によりトランジスタ特性が悪化することがない。
【０２４７】
（実施形態７）
上述した実施形態１〜実施形態６では、隣接するゲート電極の間隔と、サイドウォールの幅ｄとの関係については、特に言及しなかった。実施形態７では、隣接するゲート電極の間隔が、サイドウォールの幅ｄの２倍より短く設定される。
【０２４８】
以下、図２８〜図３１を参照して実施形態７を説明する 図２８は、隣接するゲート電極の間隔が、サイドウォールの幅ｄの２倍より短く設定された半導体装置１４２１を示す。図２８は、半導体装置１４２１をゲート電極のゲート長方向に切断した垂直断面図である。
【０２４９】
半導体装置１４２１は、以下のようにして製造される。
【０２５０】
半導体基板（または半導体基板に設けられたウェル領域）に素子分離領域１４２３が形成される。素子分離領域１４２３は、シリコンエッチングに対して耐性のある材料からなる。次に、ゲート酸化膜１４２２、ゲート電極６０６および６０７、ゲート電極側壁絶縁膜６０８が形成される。隣接するゲート電極６０６とゲート電極６０７との間隔ｔは、サイドウォールの幅ｄの２倍より短い。すなわち、関係２×ｄ＞ｔが満たされる。これにより、トランジスタの占有面積が縮小される。
【０２５１】
ここで、サイドウォールとはゲート電極側壁絶縁膜６０８と後に形成されるソース・ドレイン領域６０９とからなる部分である。サイドウォールは、例えば、多結晶シリコン膜からなる。また、ゲート酸化膜１４２２と、ゲート電極６０６と、ゲート側壁絶縁膜６０８とはこの順番で形成される。なお、ゲート電極長手方向に垂直な方向（ゲート長方向）に沿ったゲート電極から素子分離領域までの距離をａとする。
【０２５２】
次に、多結晶シリコン膜が化学的気相成長法（ＣＶＤ法）により堆積される。多結晶シリコン膜は、距離ａより厚くなるように堆積される。
【０２５３】
多結晶シリコン膜の堆積の後、ゲート電極６０６の上部の多結晶シリコン膜がなくなるまで異方性エッチングが行われる。その結果、多結晶シリコン膜がゲート電極側壁絶縁膜６０８のサイドにサイドウォール状に残る。ただし、ゲート電極６０６とそれに隣接するゲート電極６０７との間には、図２８に示すように、ソース・ドレイン領域とソース・ドレイン領域が重なった領域６１０が形成される。
【０２５４】
図２９は、図２８に示される半導体装置１４２１の等価回路を示す。図２９に示されるように、半導体装置１４２１は、トランジスタを直列に接続した等価回路によって表わされる。
【０２５５】
関係２×ｄ＞ｔが満たされる条件の下で（すなわち、占有面積を縮小するという条件の下で）、個々のトランジスタを独立させるためには（すなわち、隣接するトランジスタのソース・ドレイン領域を分離させるためには）、例えば、図３０に示される構造が用いられ得る。
【０２５６】
図３０は、実施形態７の半導体装置１４２１の隣接するゲート電極６０６、６０７間のソース・ドレイン領域を分離した状態を示す。
【０２５７】
隣接するトランジスタ間のソース・ドレイン領域６１０（図２９）は、領域１４４１に埋まりこんだ多結晶シリコン膜をエッチング除去することにより、領域６１０ａと領域６１０ｂとに分離される。なお、ソース・ドレイン領域６１０を分離するためのエッチングを図１１〜図１４を参照して前述したカット工程におけるエッチングとともに行ってもよい。その場合、本実施形態で必要なエッチング回数が、実施形態３に比べて増えることはない。また、ソース・ドレイン領域６１０を分離するために、ダミーのゲート電極が設けられてもよい。
【０２５８】
図３１は、ゲート電極６０６、６０７間に、ダミーのゲート電極１４５１を設けた例を示す。
【０２５９】
半導体装置１４２１を製造する他の工程は、実施形態３において説明した工程と同様であるため、その説明を省略する。
【０２６０】
なお、上述した実施形態１〜５および７では、半導体装置の基板がバルクシリコン基板であることを前提にしている。ただし、本発明の半導体装置の基板はバルクシリコン基板に限られない。半導体装置の基板として、例えば、ＳｉＣ基板や、サファイア基板等を用いても、本発明を実施することは可能である。
【０２６１】
（実施形態８）
以下、本発明の実施形態８を図３２（ａ）、（ｂ）、（ｃ）〜図３６（ａ）、（ｂ）、（ｃ）を参照しながら説明する。図３２（ａ）、（ｂ）、（ｃ）〜図３５（ａ）、（ｂ）、（ｃ）はＮ型のトランジスタを有する半導体装置を示すが、本実施形態の半導体装置はＰ型のトランジスタを有していてもよいし、Ｎ型トランジスタとＰ型のトランジスタとが混在していてもよい。なお、後述する製造方法では、Ｎ型トランジスタとＰ型のトランジスタとが混在している例を説明する。
【０２６２】
図３２（ａ）〜（ｃ）は、実施形態８の半導体装置１５１１を示す。
【０２６３】
図３２（ａ）は半導体装置１５１１の平面図であり、図３２（ｂ）は、図３２（ａ）の切断面線Ａ−Ａ’から見た断面図であり、図３２（ｃ）は図３２（ａ）の切断面線Ｂ−Ｂ’から見た断面図である。図３２（ａ）〜（ｃ）では、簡単のために、シリサイド化された領域、層間絶縁膜および上部メタル配線（コンタクト配線）は図示していない。なお、本実施形態ではバルク型の半導体基板を用いているが、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）等の基板を用いてもよい。
【０２６４】
図３２（ｃ）に示されるように、半導体基板１１内には、Ｐ型のウェル領域１２が形成されている。Ｐ型のウェル領域１２上にはゲート絶縁膜１６を介してゲート電極１７が形成されている。ゲート電極１７の側壁にはシリコン窒化膜のサイドウォール１８が形成され、さらにその側壁には、多結晶シリコンのサイドウォール２０が形成されている。この多結晶シリコンのサイドウォール２０はエッチングにより分離されており、分離された部分はそれぞれソース領域またはドレイン領域を構成している。より正確には、分離された多結晶シリコンのサイドウォール２０にはＮ型不純物が注入され、注入されたＮ型不純物は熱拡散によりウェル領域にしみだしている。このＮ型不純物がしみだした領域と、多結晶シリコンのサイドウォール２０とがソース領域またはドレイン領域を構成している。なお、ゲート電極１７は、多結晶シリコンのサイドウォール２０を分断する際のエッチング工程によって、複数の領域に分断されている。上記Ｐ型のウェル領域１２と、ゲート電極１７と、分離された多結晶シリコンのサイドウォール２０（ソース領域およびドレイン領域）とによってＮ型の電界効果トランジスタが構成されている。隣接するＮ型の電界効果トランジスタの間は、素子分離領域１５により分離されている。シリコン窒化膜１９は、各種のエッチングからシリコン基板および素子分離領域１５を保護するために設けられる。なお、Ｐ型の電界効果トランジスタを構成する場合は不純物を反対の導電型にすればよい。
【０２６５】
次に、半導体装置１５１１の製造工程を、図３３（ａ）、（ｂ）、（ｃ）〜図３６（ａ）、（ｂ）、（ｃ）を用いて説明する。
【０２６６】
図３３（ａ）、図３４（ａ）および図３５（ａ）は、この順に、半導体装置１５１１の製造工程を示す平面図である。図３３（ｂ）、図３４（ｂ）および図３５（ｂ）は、それぞれ図３３（ａ）、図３４（ａ）および図３５（ａ）の切断面線Ａ−Ａ’から見た断面図である。図３３（ｃ）、図３４（ｃ）および図３５（ｃ）は、それぞれ図３３（ａ）、図３４（ａ）および図３５（ａ）の切断面線Ｂ−Ｂ’から見た断面図である。
【０２６７】
図３３（ｃ）に示されるように、半導体基板１１上に、素子分離領域１５を形成する。素子分離領域１５は、例えばＳＴＩ法を用いて形成することができる。しかし、素子分離領域１５の形成方法はＳＴＩ法に限られない。素子分離領域１５に埋めこまれる物質は、シリコン酸化膜、シリコン窒化膜の他に、例えば、多結晶シリコンやアモルファスシリコンなどの導電性物質でもよい。ただし、多結晶シリコンやアモルファスシリコンなどの導電性物質を埋めこむ場合は、素子分離領域１５の側壁をあらかじめ酸化しておくなどして、素子分離領域の絶縁性を確保しておく必要がある。
【０２６８】
次に、半導体基板１１に、ウェル領域１２が形成される。半導体基板１１のＮＭＯＳ部にはＰ型のウェル領域１２が形成され、ＰＭＯＳ部にはＮ型のウェル領域１２が形成される。
【０２６９】
次に、ゲート絶縁膜１６が形成される。ゲート絶縁膜１６としては、絶縁性を有する限りその材質は特に限定されない。半導体基板１１がシリコン基板である場合、ゲート絶縁膜１６としてシリコン酸化膜、シリコン窒化膜又はそれらの積層体を使用することができる。また、ゲート絶縁膜１６として酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜などの高誘電膜又はそれらの積層体を使用してもよい。ゲート絶縁膜１６としてシリコン酸化膜を用いた場合、ゲート絶縁膜１６は１〜１０ｎｍの厚さを有することが好ましい。ゲート絶縁膜１６は、ＣＶＤ法、スパッタ法、熱酸化法等の方法で形成することができる。
【０２７０】
次に、ゲート電極となる多結晶シリコン膜３４を形成する。多結晶シリコン膜３４は、導電性を有する限り他の導電性膜で置き換えてもよい。ここで、半導体基板１１としてシリコン基板を使用した場合は、単結晶シリコン、アルミニウム、銅等が多結晶シリコン膜３４に代えて用いられ得る。導電性膜は、０．１〜０．４μｍの厚さを有することが好ましい。導電性膜は、ＣＶＤ法、蒸着法等の方法で形成することができる。
【０２７１】
次に、多結晶シリコン膜３４上に、絶縁膜３１を形成する。絶縁膜３１は、シリコン酸化膜が好ましい。絶縁膜３１は、０．０５〜０．２５μｍの厚さを有することが好ましい。絶縁膜３１は、ＣＶＤ法、スパッタ法、熱酸化法等の方法で形成することができる。
【０２７２】
次に、多結晶シリコン膜３４および絶縁膜３１をパターニングする（図３３（ａ）〜（ｃ））。このパターニングは、パターニングされたフォトレジストをマスクとし、絶縁膜３１および多結晶シリコン膜３４をエッチングすることにより行われる。また、フォトレジストをマスクとして絶縁膜３１のみエッチングし、フォトレジストを除去した後に絶縁膜３１をマスクとして多結晶シリコン膜３４をエッチングしてもよい。
【０２７３】
次に、シリコン窒化膜のサイドウォール１８とシリコン窒化膜１９とを形成する（図３４（ａ）〜（ｃ））。このシリコン窒化膜のサイドウォール１８とシリコン窒化膜１９とは、図３６（ａ）〜（ｃ）に示す手順により同時に形成することができる。
【０２７４】
図３６（ａ）〜（ｃ）は、シリコン窒化膜のサイドウォール１８とシリコン窒化膜１９とを形成する工程を示す。多結晶シリコン膜３４および絶縁膜３１をパターニングした後（図３６（ａ））、シリコン窒化膜４０を堆積し、一部をフォトレジスト４１でマスクする（図３６（ｂ））。シリコン窒化膜４０は、例えば０．０２μｍ〜０．１μｍの厚さを有することが好ましい。その後、エッチングバックすることにより、多結晶シリコン膜３４および絶縁膜３１の側壁にシリコン窒化膜のサイドウォール１８が形成され、フォトレジストでマスクされていた部分にシリコン窒化膜１９が残る（図３６（ｃ））。シリコン窒化膜１９の機能は、さまざまなエッチング工程からシリコン基板および素子分離領域１５を保護することである。特に、多結晶シリコンのサイドウォール２０を形成する際のエッチングバック工程と、絶縁膜３１を除去するためのエッチング工程と、ソース領域またはドレイン領域にコンタクト孔を形成する際のエッチング工程とにおいてシリコン窒化膜１９は重要な役割を果たす。
【０２７５】
シリコン窒化膜のサイドウォール１８とシリコン窒化膜１９を形成した後、多結晶シリコンのサイドウォール２０を形成する。多結晶シリコンのサイドウォール２０を形成するためには、多結晶シリコンを全面に堆積した後にエッチングバックを行えばよい。この時、多結晶シリコン以外にもアモルファスシリコンなどの半導体や導電性物質を用いることができるが、多結晶シリコンが最も好ましい。その理由は、多結晶シリコンの不純物拡散速度がウェル領域中に比べて非常に大きいために、ソース領域およびドレイン領域とウェル領域との接合を浅くするのが容易で、短チャネル効果が抑制されるからである。このエッチングバック時にはシリコン窒化膜１９がストッパとなり、シリコン基板が掘れるのを防いでいる。
【０２７６】
次に、絶縁膜３１をエッチングにより除去する（図３５（ａ）〜図３５（ｃ））。このエッチングは等方性エッチングで行うことができる。このエッチング時に、素子分離領域１５が表面に露出していると、素子分離領域１５もエッチングされてしまう。従って、素子分離領域１５は、シリコン窒化膜１９または多結晶シリコンのサイドウォール２０により完全に覆われているのが好ましい。
【０２７７】
次に、フォトレジストをマスクとして、多結晶シリコン膜３４および多結晶シリコンのサイドウォール２０の一部をエッチングで除去する。このエッチングによりシリコン窒化膜のサイドウォール１８で囲まれた多結晶シリコン膜３４は複数の領域に分離され、それぞれがゲート電極１７となる。また、多結晶シリコンのサイドウォール２０も複数の領域に分離され、不純物注入および不純物拡散後は、それぞれがソース領域またはドレイン領域を構成する。
【０２７８】
このように、複数の電界効果トランジスタの複数のゲート電極は、多結晶シリコン膜３４（第１の非絶縁性膜）を複数の領域に分離する工程を含む処理により形成されており、複数の電界効果トランジスタの複数の導電性膜（ソース領域およびドレイン領域となる領域）は、第２の非絶縁性膜（サイドウォール２０）を複数の領域に分離する工程を含む処理により形成されている。
【０２７９】
次に、ゲート電極および多結晶シリコンのサイドウォール２０に不純物イオン注入を行い、不純物活性化のためのアニールを行う。これによりソース領域およびドレイン領域が形成される。ソース領域およびドレイン領域のイオン注入は、例えば、不純物イオンとして^７５Ａｓ^＋を使用した場合、注入エネルギーとして１０〜１８０ＫｅＶ、注入量として１×１０^１５〜２×１０^１６ｃｍ^−２の条件、不純物イオンとして^３１Ｐ^＋を使用した場合、注入エネルギーとして５〜１００ＫｅＶ、注入量として１×１０^１５〜２×１０^１６ｃｍ^−２の条件、不純物イオンとして^１１Ｂ^＋イオンを使用した場合、注入エネルギーとして５〜４０ＫｅＶ、注入量として１×１０^１５〜２×１０^１６ｃｍ^−２の条件で行うことができる。
【０２８０】
この後、公知の手法により、シリサイド化、配線等の形成を行い半導体装置１５１１を形成することができる。
【０２８１】
本実施形態では、分断されたゲート電極間には、側壁絶縁膜および側壁絶縁膜の周囲にある導電性膜（サイドウォール）がない。このため、ゲート電極間の距離Ｄは、Ｆ（エッチングの最小加工幅）で足りる。例えば、０．２５μｍルールの微細加工技術を用いた時、ＤおよびＦも０．２５μｍ程度で足りる。従って、素子面積が縮小され、半導体装置の高集積化が可能となる。
【０２８２】
上述した半導体装置の製造方法によれば、ゲート電極の分離と、多結晶シリコンのサイドウォールの分離を同時に行うことができる。従って、工程を増加させることなくゲート電極をエッチングにより分離することができる。工程の増加なしに高集積化ができるので、製造コストを減少することが可能になる。
【０２８３】
なお、半導体装置１５１１がウェル領域の電位を固定させるための端子を備えていてもよい。
【０２８４】
（実施形態９）
本発明の実施形態９について図３７を参照して説明する。
【０２８５】
図３７は、実施形態９の半導体装置１６４１の断面を示す。
【０２８６】
半導体装置１６４１が、実施形態１の半導体装置１５１１と異なるのは、半導体装置１６４１がウェル領域の電位を変化させるための端子５１および５２を備えている点である。Ｐ型のウェル領域１２上に、Ｎ型の電界効果トランジスタ１と、Ｐ型のウェル領域１２の電位を入力する端子５１とが形成されており、これらがＮ型素子による回路ブロックを形成している。同様に、Ｎ型のウェル領域１３上に、Ｐ型の電界効果トランジスタ２と、Ｎ型のウェル領域１３の電位を入力する端子５２とが形成されており、これらがＰ型素子による回路ブロックを形成している。
【０２８７】
Ｎ型素子による回路ブロックがアクティブ状態にある時（回路動作時）には、Ｐ型のウェル領域１２の電位を入力する端子５１に０Ｖまたは正の電位を与える。一方、Ｎ型素子による回路ブロックがスタンドバイ状態にある時（回路停止時）には、Ｐ型のウェル領域１２の電位を入力する端子５１に負の電位を与える。これにより、回路がスタンドバイ状態にある時にはトランジスタの実効的な閾値が上昇し、オフ電流を低減することができる。また、回路がアクティブ状態の時にＰ型のウェル領域１２の電位を正にすることにより、トランジスタの実効的な閾値が減少し、ドライブ電流が増加する。
【０２８８】
Ｐ型素子による回路ブロックがアクティブ状態にある時（回路動作時）には、Ｎ型のウェル領域１３の電位を入力する端子５２に電源電圧（または電源電圧より低い電位）を与える。一方、Ｐ型素子による回路ブロックがスタンドバイ状態にある時（回路停止時）には、Ｎ型のウェル領域１３の電位を入力する端子５２に電源電圧より高い電位を与える。こうすることにより、Ｎ型素子による回路ブロックの場合と同様な効果を得ることができる。
【０２８９】
上記のように動作させることにより、回路がスタンドバイ状態にある時に、素子のオフ電流を減らすことができるので、半導体装置１６４１の消費電力を低減することができる。また、回路がアクティブ状態にある時に、素子の閾値が下がるようにウェル領域にバイアスを加えれば、半導体装置を高速に動作させることが可能になる。
【０２９０】
本実施形態の半導体装置１６４１を製造する工程は、実施形態８の場合と同じである。Ｐ型のウェル領域１２の電位を入力する端子５１およびＮ型のウェル領域１３の電位を入力する端子５２に、それぞれ電圧発生回路を接続すればよい。
【０２９１】
本実施形態の半導体装置１６４１は、実施形態８の半導体装置１５１１に比べて、低消費電力化し、もしくは高速動作化することが可能となる。
【０２９２】
（実施形態１０）
本発明の実施形態１０について図３８（ａ）および（ｂ）を参照して説明する。図３８（ａ）および（ｂ）はＮ型のトランジスタのみを示しているが、本実施形態の半導体装置はＰ型のトランジスタを有していてもよいし、Ｎ型トランジスタとＰ型のトランジスタとが混在していてもよい。なお、後述の製造方法では、Ｎ型とＰ型のトランジスタが混在している場合を説明する。
【０２９３】
図３８（ａ）および（ｂ）は、本発明の実施形態１０の半導体装置１６５１を示す。図３８（ａ）は平面図であり、図３８（ｂ）は図３８（ａ）の切断面線Ｃ−Ｃ’から見た断面図である。図３８（ａ）には、シリサイド化された領域、層間絶縁膜および上部メタル配線（コンタクト配線）は簡単のため示されていない。図３８（ｂ）には、層間絶縁膜および上部メタル配線は簡単のため示されていない。
【０２９４】
実施形態１０の半導体装置１６５１が、実施形態８の半導体装置１５１１と異なるのは、電界効果トランジスタが、ゲート電極とウェル領域が電気的に接続された動的閾値トランジスタとなっている点である。従って、半導体装置１５１１には、ゲート−ウェル接続領域３５が設けられている。このゲート−ウェル接続領域３５の内部のＰ型の浅いウェル領域２２にＰ型の不純物濃度が濃い領域２３（図３８（ｂ））が形成される。領域２３は、シリサイド化された領域２４によってゲート電極と接続されている。また、ウェル領域は、Ｎ型の深いウェル領域２１と、Ｐ型の浅いウェル領域２２とからなる２層構造となっている。Ｐ型の浅いウェル領域２２は、素子分離領域１５によって素子毎に分断されている。これは、ゲート電極から浅いウェル領域に伝わった電位の変化が他の素子に影響を与えないようにするためである。この構成では、ウェル領域が第１導電型の深いウェル領域と第２導電型の浅いウェル領域の２層構造をしている。さらに、素子分離領域によって、第２導電型の浅いウェル領域を素子毎に分離することが可能である。そのため、電界効果トランジスタの一部または全部を、浅いウェル領域とゲート電極とが電気的に接続された動的閾値トランジスタとすることができる。
【０２９５】
動的閾値トランジスタは、ゲート電極にオン電位が与えられた時のみに浅いウェル領域のポテンシャルを低下させ、素子の実効的な閾値を低下させる。従って、素子のオフ電流を増加させることなくドライブ電流を増加させることができるので、電源電圧を下げることができる。従って、消費電力を大幅に低くすることが可能である。
【０２９６】
本実施形態の半導体装置１６５１を製造する工程は、実施形態８の場合と比べると、ウェル領域形成の工程が異なる。また、ゲート−ウェル接続領域３５を形成するために、素子分離領域１５の形状が変更されるが、特に追加の工程が必要ではない。
【０２９７】
ウェル領域として、Ｎ型（Ｐ型）の深いウェル領域２１と、Ｐ型（Ｎ型）の浅いウェル領域２２とを形成する必要がある。従って、Ｎ型素子とＰ型素子を混在させる場合は、計４回の注入をすればよい。素子分離領域１５の深さは、深いウェル領域２１と浅いウェル領域２２との接合よりも深くなるように設定する。こうすることにより、各素子の浅いウェル領域を電気的に独立させて素子間の干渉を防ぐことができる。
【０２９８】
ゲート電極１７と浅いウェル領域２２とを短絡するための工程を以下に説明する。ゲート−ウェル接続領域３５（図３８（ａ））とされる領域には、素子分離領域１５を設けない。多結晶シリコン膜および多結晶シリコンのサイドウォールの一部をエッチングする際に、ゲート−ウェル接続領域３５とされる領域の多結晶シリコン膜も除去する。これにより、浅いウェル領域が露出する。ここで、露出した浅いウェル領域に不純物の濃い領域を形成し（この工程は、反対導電型の素子のソース・ドレイン注入と同時に行うことができる）、シリサイド工程を行うことにより浅いウェル領域中の不純物の濃い領域とゲート電極と接続する。
【０２９９】
半導体装置１６５１は、実施形態８の半導体装置１５１１に比べて、低消費電力化することが可能となる。半導体装置１６５１を製造する際に追加となる工程は、ウェル領域形成に関する工程のみである。
【０３００】
半導体装置１６５１は、動的閾値トランジスタを用いているため電源電圧を下げることができる。従って、実施形態８の半導体装置１５１１に比べて消費電力を大幅に低減することが可能である。
【０３０１】
（実施形態１１）
上記実施の形態８〜１０の半導体装置の製造工程において、多結晶シリコン膜３４および多結晶シリコンのサイドウォール２０の一部をエッチングする際に、多結晶シリコン残りが発生することがある。
【０３０２】
図３９（ａ）および（ｂ）は、多結晶シリコン膜３４および多結晶シリコンのサイドウォール２０の一部をエッチングする工程を示す。多結晶シリコン膜３４上の絶縁膜３１が除去され（図３９（ａ））、多結晶シリコン膜３４および多結晶シリコンのサイドウォール２０の一部がエッチングされる（図３９（ｂ））。この際に、図３９（ｂ）に示されるように、多結晶シリコン残り５１が発生することがある。多結晶シリコン残り５１は、シリコン窒化膜のサイドウォール１８の内側に発生しやすい。多結晶シリコン残り５１が発生すると、多結晶シリコン膜３４の分離が不完全となり、ゲート電極どうしが短絡する原因となる。
【０３０３】
多結晶シリコン残り５１を除去するために、例えば、図３９（ｂ）に示される状態から多結晶シリコンに対する等方性エッチングが行われ得る。しかし、し、この方法によれば、等方性エッチング量をＳとすると、分離されたゲート電極間の距離Ｄは、Ｆ＋２Ｓとなり、２Ｓだけ増加してしまう。
【０３０４】
本実施形態では、多結晶シリコン残り５１の発生を防止し、ゲート電極間のマージンの増加を抑えるための方法を説明する。
【０３０５】
本実施形態の半導体装置を、図４０を用いて説明する。
【０３０６】
図４０は、実施形態１１の半導体装置のゲート電極部およびサイドウォール部の断面を示す。本実施形態では、ゲート電極１７の形状は、上面よりも下面の方が、幅が小さくなっている。ゲート電極１７の上面の幅をａ、下面の幅をｂ、ゲート電極の厚さをｃとすると、０＜（ａ−ｂ）／２ｃ＜０．１５となっている。例えば、ａ＝０．２５μｍ、ｃ＝０．２０μｍの場合、関係０．１９μｍ＜ｂ＜０．２５μｍが満たされる。
【０３０７】
ゲート電極１７（多結晶シリコン膜）を上記のような形状とすることにより、シリコン窒化膜のサイドウォール１８のゲート電極側は順テーパー形状となる。従って、多結晶シリコン膜の異方性エッチングの際に、多結晶シリコン残りの発生を抑えることができる。一方、シリコン窒化膜サイドウォール１８の外側（多結晶シリコンのサイドウォール側）は、異方性エッチングの特性上ほぼ垂直となるので、多結晶シリコン残りは起きにくい。しかし、（ａ−ｂ）／２ｃ＞０．１５なる条件では、シリコン窒化膜サイドウォール１８の外側は、もはや垂直ではなく、逆テーパー形状となってしまうので、多結晶シリコンのサイドウォール２０をエッチングした際に、多結晶シリコン残りが発生してしまう。従って、０＜（ａ−ｂ）／２ｃ＜０．１５であることが好ましい。
【０３０８】
本実施形態の半導体装置によれば、多結晶シリコン膜３４および多結晶シリコンのサイドウォール２０の一部をエッチングする際に多結晶シリコン残りを抑えることができる。従って、多結晶シリコン残りを除去するための等方性エッチングの量を減らすことができ、ゲート電極間のマージンを減少させることができる。従って、半導体装置を高集積化することが可能になる。
【０３０９】
（実施形態１２）
本実施形態は、多結晶シリコン残りの発生を防止し、ゲート電極間のマージンの増加を抑える別の方法を提供する。
【０３１０】
本実施形態の半導体装置を図４１を参照して説明する。
【０３１１】
図４１は、実施形態１２の半導体装置のゲート電極部およびサイドウォール部の断面を示す。図４１に示されるように、シリコン窒化膜サイドウォール１８の上端の開口幅よりも、ゲート電極の下面の幅が小さい。シリコン窒化膜サイドウォール１８の上端の開口幅をｄ、ゲート電極の下面の幅をｂ、シリコン窒化膜サイドウォールの高さをｅとすると、関係０＜（ｄ−ｂ）／２ｅ＜０．１５が満たされる。例えば、ｄ＝０．２５μｍ、ｅ＝０．２０μｍの場合、０．１９μｍ＜ｂ＜０．２５μｍとなる。
【０３１２】
シリコン窒化膜のサイドウォール１８を図４１に示されるような形状とすることにより、開口部がエッチングの際にイオンやラジカルを遮蔽することがない。このため、多結晶シリコン残りが発生するのを防ぐことができる。一方、シリコン窒化膜サイドウォール１８の外側（多結晶シリコンのサイドウォール２０の側）は、異方性エッチングの特性上ほぼ垂直となるので、多結晶シリコン残りは起きにくい。しかし、（ｄ−ｂ）／２ｅ＞０．１５なる条件では、シリコン窒化膜サイドウォール１８の外側は、もはや垂直ではなく、逆テーパー形状となってしまうので、多結晶シリコンのサイドウォール２０をエッチングした際に、多結晶シリコン残りが発生してしまう。従って、０＜（ｄ−ｂ）／２ｅ＜０．１５であることが好ましい。
【０３１３】
次に、図４１に示される半導体装置の製造工程を図４２（ａ）〜（ｆ）を参照して説明する。
【０３１４】
図４２（ａ）〜（ｆ）は、実施形態１２の導体装置の製造工程を示す。なお、図４２（ａ）〜（ｆ）は、半導体装置の素子分離領域上での断面図である。
【０３１５】
ゲート酸化工程後に、多結晶シリコン膜３４および絶縁膜３１を形成する（図４２（ａ））。次に、フォトレジストを用いて絶縁膜３１の一部をエッチングし、パターニングする（図４２（ｂ））。次に、絶縁膜３１をマスクとして異方性エッチングを行い、多結晶シリコン膜３４をパターニングする（図４２（ｄ））。次に、等方性エッチング（もしくは等方性エッチングの要素が強いエッチング）を行い、多結晶シリコン膜３４の幅を小さくする（図４２（ｄ））。次に図３６（ａ）〜（ｃ）を参照して上述した工程によりシリコン窒化膜のサイドウォール１８を形成する（図４２（ｅ））。次に、多結晶シリコンのサイドウォールを形成する（図４２（ｆ））。
【０３１６】
本実施形態の半導体装置によっても、多結晶シリコン膜３４および多結晶シリコンのサイドウォール２０の一部をエッチングする際に多結晶シリコン残りを抑えることができる。従って、多結晶シリコン残りを除去するための等方性エッチングの量を減らすことができ、ゲート電極間のマージンを減少させることができる。従って、半導体装置を高集積化することが可能になる。
【０３１７】
（実施形態１３）
Ｆ＝０．１８μｍルールに基づいて、Ｗ−ＣＤＭＡ（ワイドバンド・ＣＤＭＡ）の素子を本発明の原理に従って作成した。なお、低消費電力・高駆動力を図るため、図２５に示される半導体基板（ウェル領域）とゲート電極が短絡された動的閾値可変トランジスタ（ＤＴ−ＭＯＳ：Ｄｙｎａｍｉｃ ｔｈｒｅｓｈｏｌｄ−ＭＯＳ）素子を用いてＷ−ＣＤＭＡの回路を構成した。動作電圧としては、内部０．５Ｖ、Ｉ／Ｏ部３．３Ｖとした。この時、０．１８μｍルールに基づいて作成した通常構造のＭＯＳ素子（内部１．８Ｖ動作）で構成したＷ−ＣＤＭＡ回路と比較し、本発明の原理に従って作成した素子を用いた回路では、消費電力が約１／５２であった。動作速度は同一であった（マッチドフィルター単体では、３／２３４の消費電力であった）。本発明の素子を用いたＷ−ＣＤＭＡチップと、メモリ（フラッシュ、ＳＲＡＭ、ＤＲＡＭ、ＲＯＭ等）と、本発明の素子で構成された液晶ドライバーを表示素子として有する液晶パネル、および本発明の素子で構成された通信素子等を組み合わせることにより、省電力の携帯電話（情報処理装置）が実現できた。この省電力の携帯電話では、通常構造の０．１８μｍルールのＭＯＳ素子（内部１．８Ｖ動作）の素子で携帯電話を構成する場合と比較し、電池の寿命が約１０倍になった。
【０３１８】
なお、上述した実施形態のうち、異なる実施形態で説明された特徴を組み合わせることは、本発明の範囲内である。
【産業上の利用可能性】
【０３１９】
本発明の半導体装置および本発明の半導体装置を製造する方法によって製造された半導体装置では、ソース領域は、活性領域とゲート酸化膜とが接する第１の面より上方に存在する第１のソース領域と、第１の面より下方に存在する第２のソース領域とを含み、ドレイン領域は、第１の面より上方に存在する第１のドレイン領域と、第１の面より下方に存在する第２のドレイン領域とを含み、ソース領域およびドレイン領域の少なくとも一方は、コンタクト配線と接触するための第２の面を有し、第２の面は、第１の面に対して傾いている。また、第２の面は、素子分離領域の表面と８０度以下の角度で交差する。このため、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域部の寄生容量、寄生抵抗を減少させることができる。また、ソース・ドレイン領域と上部配線を接続するコンタクトの歩留まりが向上する。
【０３２０】
本発明では、活性領域上のソース・ドレイン領域の占有面積に対し、表面積を大きくすることが可能である。このため、ソース・ドレイン領域と上部配線（コンタクト配線）との接触部における接触面積が大きくなり、接触抵抗が低減できる。
【０３２１】
また、イオン注入ではなく、固層拡散によりソース・ドレイン領域の接合深さを決めているため、非常に浅い接合を形成することが可能となり、トランジスタの短チャネル効果を抑制することが可能となる。
【０３２２】
また、チャネル領域からコンタクト孔までの距離が、著しく近いため、電流が流れる高抵抗の不純物拡散層領域の距離が非常に短く、寄生抵抗が非常に小さくなる。
また、不純物拡散層領域は、チャネル近傍まで１×１０^２０／ｃｍ^３より濃い濃度となっているため、不純物拡散層領域の抵抗も非常に小さく、さらなる寄生抵抗の低減が可能となっている。このため、トランジスタの駆動電流が増大する効果がある。
【０３２３】
また、コンタクトの大きさを変化させることなく、素子の占有面積、特にソース・ドレイン領域の占有面積を縮小できるため、ソース・ドレイン領域と半導体基板（一般的なＣＭＯＳの場合、ソース・ドレイン領域と逆導電型のウェル領域）との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能になる。このため、接合容量が効果的に低減される。コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、奇生容量（接合容量）の低減、および寄生抵抗の低減が可能となり、非常に大きな相互コンダクタンスを得ることができる。また、容量が小さくなるので、本発明の半導体装置を用いて設計した回路のスピードが向上する。
【０３２４】
本発明では、上述したように電流の流れ道に占める抵抗の高い領域の割合が非常に少なく、通常の半導体装置と比較し、ソース・ドレイン領域の寄生抵抗が減少する。さらに、チャネル領域近傍のソース・ドレイン領域から、コンタクトに近づく程電流の流れる経路が広がり、非常に寄生抵抗が小さくなる。これらの効果により、素子の電流駆動能力が増加し、相互コンダクタンスが向上する。
【図面の簡単な説明】
【０３２５】
【図１】実施形態１の半導体装置１９１０のゲート長方向に沿う面での垂直断面図である。
【図２】半導体装置１９１０における電流の流れを示す図である。
【図３（ａ）】半導体装置の寄生抵抗を模式的に示す図である。
【図３（ｂ）】半導体装置の寄生抵抗を模式的に示す図である。
【図４】実施形態２の半導体装置１９２０を示す図である。
【図５】多結晶をシリコンをエッチングバックすることによりソース・ドレイン領域２０６ａを形成した実施形態２の半導体装置１９３０を示す図である。
【図６】実施形態２の半導体装置１９４０を示す図である。
【図７】実施形態２の半導体装置１９５０を示す図である。
【図８】実施形態３の半導体装置１０９１の製造工程中のある工程における半導体装置１０９１の状態を示す図である。
【図９（ａ）】実施形態３の半導体装置１０９１を製造する工程を示す図である。
【図９（ｂ）】実施形態３の半導体装置１０９１を製造する工程を示す図である。
【図９（ｃ）】実施形態３の半導体装置１０９１を製造する工程を示す図である。
【図９（ｄ）】実施形態３の半導体装置１０９１を製造する工程を示す図である。
【図９（ｅ）】実施形態３の半導体装置１０９１を製造する工程を示す図である。
【図９（ｆ）】実施形態３の半導体装置１０９１を製造する工程を示す図である。
【図９（ｇ）】実施形態３の半導体装置１０９１を製造する工程を示す図である。
【図１０】半導体装置における距離ＬＡとサイドウォールの幅ＬＳＷとの設定が適切でない例を示す図である。
【図１１】ゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残っていることを示す図である。
【図１２】分離されたソース・ドレイン領域を示す図である。
【図１３】アレイ状に加工されたゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残っている状態を示す図である。
【図１４】アレイ状に加工されたゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して多結晶シリコン膜３０８が残っている状態を示す図である。
【図１５】不純物が注入されたソース・ドレイン領域となる多結晶シリコン膜から、不純物が拡散する方向を示す図である。
【図１６】横方向にオフセットが生じない程度に不純物を拡散させる例を示す図である。
【図１７】オフセットが生じた場合の不純物拡散層を示す図である。
【図１８】Ｎチャネルトランジスタのゲート長と閾値電圧との関係を示す図である。
【図１９】Ｎチャネルトランジスタのゲート長と閾値電圧との関係を示す図である。
【図２０】Ｐチャネルトランジスタのゲート長と閾値電圧との関係を示す図である。
【図２１】Ｐチャネルトランジスタのゲート長と閾値電圧との関係を示す図である。
【図２２（ａ）】図４３（ｃ）に示される従来の半導体装置の半導体基板を上から見た平面図である。
【図２２（ｂ）】本実施形態の半導体装置の半導体基板を上から見た平面図である。
【図２３】アレイ状に加工されたゲート電極３０４の周囲にゲート電極側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が残っていることを示す図である。
【図２４】実施形態４における半導体基板の、カット工程後の状態を示す図である。
【図２５】実施形態４における半導体基板の、シリサイド工程後の状態を示す図である。
【図２６（ａ）】実施形態５の半導体装置１４０１を製造する工程を示す図である。
【図２６（ｂ）】実施形態５の半導体装置１４０１を製造する工程を示す図である。
【図２６（ｃ）】実施形態５の半導体装置１４０１を製造する工程を示す図である。
【図２６（ｄ）】実施形態５の半導体装置１４０１を製造する工程を示す図である。
【図２６（ｅ）】実施形態５の半導体装置１４０１を製造する工程を示す図である。
【図２６（ｆ）】実施形態５の半導体装置１４０１を製造する工程を示す図である。
【図２６（ｇ）】実施形態５の半導体装置１４０１を製造する工程を示す図である。
【図２７】実施形態６の半導体装置１４１１のゲート長方向に沿う面での垂直断面図である。
【図２８】隣接するゲート電極の間隔が、サイドウォールの幅ｄの２倍より短く設定された半導体装置１４２１を示す図である。
【図２９】実施形態７の半導体装置１４２１の等価回路を示す図である。
【図３０】実施形態７の半導体装置１４２１の隣接するゲート電極６０６、６０７間のソース・ドレイン領域を分離した状態を示す図である。
【図３１】ゲート電極６０６、６０７間に、ダミーのゲート電極１４５１を設けた例を示す図である。
【図３２（ａ）】実施形態８の半導体装置１５１１を示す図である。
【図３２（ｂ）】実施形態８の半導体装置１５１１を示す図である。
【図３２（ｃ）】実施形態８の半導体装置１５１１を示す図である。
【図３３（ａ）】実施形態８の半導体装置１５１１の製造工程を示す図である。
【図３３（ｂ）】実施形態８の半導体装置１５１１の製造工程を示す図である。
【図３３（ｃ）】実施形態８の半導体装置１５１１の製造工程を示す図である。
【図３４（ａ）】実施形態８の半導体装置１５１１の製造工程を示す図である。
【図３４（ｂ）】実施形態８の半導体装置１５１１の製造工程を示す図である。
【図３４（ｃ）】実施形態８の半導体装置１５１１の製造工程を示す図である。
【図３５（ａ）】実施形態８の半導体装置１５１１の製造工程を示す図である。
【図３５（ｂ）】実施形態８の半導体装置１５１１の製造工程を示す図である。
【図３５（ｃ）】実施形態８の半導体装置１５１１の製造工程を示す図である。
【図３６】（ａ）〜（ｃ）は、シリコン窒化膜のサイドウォール１８とシリコン窒化膜１９とを形成する工程を示す図である。
【図３７】実施形態９の半導体装置１６４１の断面を示す図である。
【図３８（ａ）】実施形態１０の半導体装置１６５１を示す図である。
【図３８（ｂ）】実施形態１０の半導体装置１６５１を示す図である。
【図３９】（ａ）および（ｂ）は、多結晶シリコン膜および多結晶シリコンのサイドウォールの一部をエッチングする際に発生する多結晶シリコン残りを示す図である。
【図４０】実施形態１１の半導体装置のゲート電極部およびサイドウォール部の断面を示す図である。
【図４１】実施形態１２の半導体装置のゲート電極部およびサイドウォール部の断面を示す図である。
【図４２】（ａ）〜（ｆ）は、実施形態１２の導体装置の製造工程を示す図である。
【図４３（ａ）】従来の積み上げ拡散層を形成する工程を示す図である。
【図４３（ｂ）】従来の積み上げ拡散層を形成する工程を示す図である。
【図４３（ｃ）】従来の積み上げ拡散層を形成する工程を示す図である。
【図４４】特開平１０−３３５６６０号公報に開示される絶縁ゲート型電界効果トランジスタを示す図である。
【図４５】（ａ）〜（ｅ）は、特開平１０−３３５６６０号公報に開示される絶縁ゲート型電界効果トランジスタの製造工程を示す図である。

【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
前記半導体基板上に設けられたゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、 前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜と
を含み、
前記複数の電界効果トランジスタの複数のゲート電極は、第１の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果トランジスタの複数の導電性膜は、第２の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されている、半導体装置。
【請求項２】
半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
前記半導体基板上に設けられたウェル領域と、
前記ウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜と
を含み、
前記複数の電界効果トランジスタの複数のゲート電極は、第１の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果トランジスタの複数の導電性膜は、第２の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されている、半導体装置。
【請求項３】
前記複数の電界効果トランジスタの少なくとも１つは、前記ウェル領域に電位を与えるための、前記ウェル領域に設けられた端子をさらに含み、
前記半導体装置は、前記端子に接続された電圧発生回路をさらに備え、 前記電圧発生回路は、前記複数の電界効果トランジスタの前記少なくとも１つがアクティブ状態かスタンドバイ状態かに応じて前記ウェル領域の電位を変化させる、請求項２に記載の半導体装置。
【請求項４】
半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
素子分離領域と、
第１導電型の深いウェル領域と、
前記第１導電型の深いウェル領域内に形成された前記第１導電型とは逆の第２導電型の浅いウェル領域と、
前記第２導電型の浅いウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜と
を含み、
前記複数の電界効果トランジスタの複数のゲート電極は、第１の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果トランジスタの複数の導電性膜は、第２の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果トランジスタの少なくとも１つは、前記第２導電型の浅いウェル領域と前記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
前記動的閾値トランジスタの前記浅いウェル領域は、前記素子分離領域および前記深いウェル領域によって前記複数の電界効果トランジスタのうちの他の電界効果トランジスタの浅いウェル領域と電気的に分離されている、半導体装置。
【請求項５】
半導体基板上の第１の非絶縁性膜を所定のパターンにパターンニングすることにより、第１の非絶縁性膜パターンを形成する工程と、
前記第１の非絶縁性膜パターンの側壁に側壁絶縁膜を形成する工程と、
第２の非絶縁性膜を堆積する工程と、
前記第１の非絶縁性膜パターンの上部から前記第２の非絶縁性膜がなくなるまで異方性エッチングを行うことにより、前記第１の非絶縁性膜パターンの側壁に、前記側壁絶縁膜を介して前記第２の非絶縁性膜からなるサイドウォールを形成する工程と、
前記側壁絶縁膜に対して選択性のあるエッチングにより前記第１の非絶縁性膜パターンおよび前記サイドウォールをパターンニングすることにより、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程と
を含む、半導体装置の製造方法。
【請求項６】
前記ゲート電極となる層と、前記ソース領域となる層と、前記ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物を注入する工程をさらに含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記側壁絶縁膜に対して選択性のあるエッチングは、等方成分を含む異方性エッチングである、請求項５に記載の半導体装置の製造方法。
【請求項８】
前記側壁絶縁膜に対して選択性のあるエッチングは、異方性エッチングを行った後に等方性エッチングを行うことである、請求項５に記載の半導体装置の製造方法。
【請求項９】
前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きい、請求項５に記載の半導体装置の製造方法。
【請求項１０】
半導体基板上の第１の非絶縁性膜の上に第１の絶縁膜を被着する工程と、
前記第１の非絶縁性膜と前記第１の絶縁膜とを所定のパターンにパターンニングすることにより、第１の非絶縁性膜パターンと第１の絶縁膜パターンとを形成する工程と、
前記第１の非絶縁性膜パターンと前記第１の絶縁膜パターンとの側壁に側壁絶縁膜を形成する工程と、
第２の非絶縁性膜を堆積する工程と、 前記第１の絶縁膜パターンの上部から前記第２の非絶縁性膜がなくなるまで異方性エッチングを行うことにより前記第１の非絶縁性膜パターンと前記第１の絶縁膜パターンとの側壁に前記側壁絶縁膜を介して前記第２の非絶縁性膜からなるサイドウォールを形成する工程と、 前記第１の絶縁膜パターンを選択的に除去し、前記第１の非絶縁性膜パターンの表面を露出する工程と、
側壁絶縁膜に対して選択性のあるエッチングにより前記非絶縁性膜パターンと前記サイドウォールとをパターンニングすることにより、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程と
を含む、半導体装置の製造方法。
【請求項１１】
前記ゲート電極となる層と、前記ソース領域となる層と、前記ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物を注入する工程をさらに含む、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記側壁絶縁膜に対して選択性のあるエッチングは、等方成分を含む異方性エッチングである、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記側壁絶縁膜に対して選択性のあるエッチングは、異方性エッチングを行った後に等方性エッチングを行うことである、請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きい、請求項１０に記載の半導体装置の製造方法。
【請求項１５】
表示素子と、前記表示素子を制御する演算素子と
を含む電池駆動可能な情報処理装置であって、
前記演算素子は、請求１項に記載の半導体装置を含む回路によって構成されている、情報処理装置。

【図１】

【図２】

【図３（ａ）】

【図３（ｂ）】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９（ａ）】

【図９（ｂ）】

【図９（ｃ）】

【図９（ｄ）】

【図９（ｅ）】

【図９（ｆ）】

【図９（ｇ）】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２（ａ）】

【図２２（ｂ）】

【図２３】

【図２４】

【図２５】

【図２６（ａ）】

【図２６（ｂ）】

【図２６（ｃ）】

【図２６（ｄ）】

【図２６（ｅ）】

【図２６（ｆ）】

【図２６（ｇ）】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２（ａ）】

【図３２（ｂ）】

【図３２（ｃ）】

【図３３（ａ）】

【図３３（ｂ）】

【図３３（ｃ）】

【図３４（ａ）】

【図３４（ｂ）】

【図３４（ｃ）】

【図３５（ａ）】

【図３５（ｂ）】

【図３５（ｃ）】

【図３６】

【図３７】

【図３８（ａ）】

【図３８（ｂ）】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３（ａ）】

【図４３（ｂ）】

【図４３（ｃ）】

【図４４】

【図４５】

【公開番号】特開２００６−１１４９２３（Ｐ２００６−１１４９２３Ａ）
【公開日】平成１８年４月２７日（２００６．４．２７）
【国際特許分類】
【出願番号】特願２００５−３２７６８２（Ｐ２００５−３２７６８２）
【出願日】平成１７年１１月１１日（２００５．１１．１１）
【分割の表示】特願２００１−５５０８１６（Ｐ２００１−５５０８１６）の分割
【原出願日】平成１２年１２月２８日（２０００．１２．２８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】