【課題】所望の位置に所望の厚さのゲート酸化膜を有する、高性能かつ長寿命のＭＯＳ型半導体を提供すること。
【解決手段】半導体基板と、該半導体基板上にゲート酸化膜を介して形成されたゲート電極とを含み、該ゲート酸化膜の両端部に接するように該半導体基板上にそれぞれ設けられた、該半導体基板の導電型とは異なる導電型の不純物を含む２つの不純物活性領域をそれぞれソース電極及びドレイン電極とする、ＭＯＳ型半導体装置であって、該ゲート酸化膜を介して形成されたゲート電極は、それぞれが該半導体基板とゲート酸化膜を介して形成された構造を有する複数の領域からなり、各領域の該ゲート酸化膜の厚さが少なくとも２種類の異なる厚さで構成され、該各領域は互いに接合されている、ことを特徴とするＭＯＳ型半導体装置。 （もっと読む）

【課題】 ゲートとドレインの間で生じる電界集中を緩和する半導体装置を提供する。
【解決手段】本発明によれば，半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える半導体装置が提供される。 （もっと読む）

【課題】高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。
【解決手段】トランジスタゲートサイドウォールスペーサ（２７）に埋め込まれた導電層（２４）を形成することによって高速ＭＯＳトランジスタ（３２）は、用意される。この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ソース／ドレイン領域（２８）直列抵抗を低くすることでソース／ドレイン伸長領域内に電荷を蓄積する。 （もっと読む）

【課題】導電層が基板の内部深くにまで達することを回避して、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得る。
【解決手段】シリコン基板１の上面内にエクステンション５を形成した後、シリコン酸化膜３０を全面に堆積し、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積し、シリコン酸化膜３２、シリコン窒化膜３１及びシリコン酸化膜３０をこの順にエッチングしてサイドウォール３６を形成する。不純物領域１３を形成し、シリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６，３７を形成する。コバルト１７を全面に堆積した後、熱処理を行うことにより、コバルトシリサイドを形成する。その後、未反応のコバルト１７を除去する。 （もっと読む）

少なくとも二つの異なる仕事関数を有する複数のトランジスタゲートを形成する方法は、異なる幅を有する基板上に第一および第二のトランジスタゲートを形成するステップを含み、第一の幅は第二の幅よりも狭い。材料は、第一および第二のゲート上を含む基板上に堆積される。エッチングチャンバー内で、材料は、第一および第二のゲートの双方の上からエッチングされ、第一のゲートの導電性材料を露出し、第二のゲート上に支持された材料の厚さを減少させ、材料によって被覆された第二のゲートをそのまま残す。エッチング後に、エッチングチャンバー内のそのままの位置で、基板は少なくとも３００℃の基板温度で金属を含むプラズマに対して暴露され、第二のゲートの仕事関数と比較して、第一のゲートの仕事関数を改変するために、第一のゲートへと金属を拡散させる。
（もっと読む）

【課題】MOS構造の半導体装置において、ゲート電極をイオン注入のチャネリングに対して強い構造とする。
【解決手段】半導体基板上でゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する。このゲート電極の表面または内部に非晶質層を形成する。その後、ゲートサイドウォールを形成し、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ソース／ドレインを形成する。非晶質層としては、窒素を１×１０^２０〜１×１０^２２／ｃｍ^３個含む層を形成する。これを、熱処理に対する不純物析出抑制層とし、イオン注入に対するチャネリング防止層とする。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】 ニッケルシリサイドのタングステン含有率を容易に調整可能な半導体装置の製造方法を提供すること。
【解決手段】シリコン基板１の素子領域１Ａ上にニッケル膜５を形成する工程Ｓ１と、シリコン基板１及びニッケル膜５を熱処理し、素子領域１Ａの表面をシリサイド化する工程Ｓ３と、素子領域１Ａの表面をシリサイド化する工程の後に、シリコン基板１上に残留するニッケル膜５を除去する工程Ｓ４と、シリコン基板１上に残留するニッケル膜５を除去する工程の後に、６フッ化タングステンガス（ＷＦ₆）を含む雰囲気中において素子領域１Ａの表面を熱処理する工程Ｓ６とを含む。 （もっと読む）

【課題】空乏化を生じず、また、製造工程における酸化、薬液による腐食、含有する金属による熱処理装置の汚染を抑えることのできるゲート電極を有し、且つトランジスタのオン電流の低下を抑えることのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属含有層、並びに前記金属含有層の上面および側面を覆う不純物イオンを含んだ多結晶シリコン層からなるゲート電極と、を有する。 （もっと読む）

【課題】円柱型構造のトランジスタの特性を向上させる。
【解決手段】導電層の形成された基板において前記導電層上に形成された柱状半導体と、前記柱状半導体の周囲に形成された絶縁層と、前記絶縁層の周囲に形成された一つのトランジスタのゲート電極を有しており、ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする半導体装置を提供することにより、上記課題を解決する。 （もっと読む）

【課題】ＭＯＳ固体撮像装置における画素のノイズを低減する。白点の発生、１／ｆノイズの低減を図る。さらに読出し特性の改善を図る。
【解決手段】ＭＯＳ固体撮像装置における所要の画素トランジスタにおいて、ゲート電極に所要導電型のサイドウォールを形成する。読み出しトランジスタでは、例えばゲート電極６３の光電変換素子４３側を第１導電型領域６３Ｐとし、フローティングディフージョン部４６側を第２導電型領域６３Ｎとして構成とする。好ましくは、ゲート電極６３の光電変換素子４３側に絶縁膜５６を介して第１導電型の半導体材料部６４Ｐを形成する。例えば増幅トランジスタでは、ゲート電極下に埋め込みチャネルを形成し、第１導電型または第２導電型の半導体材料部を形成する。リセットトランジスタでは、ゲート電極のフローティングディフージョン部と電気的に接続される領域側に、所要導電型の半導体材料部を形成する。 （もっと読む）

【課題】 素子領域のエッジコーナー部における電界集中を緩和し、トランジスタの特性劣化を防止することを可能とする。
【解決手段】半導体基板上にダミーゲート層を形成する工程と、前記ダミーゲート層の側面に、ダミーゲート層を構成する材料との間で、エッチング選択性を有する側壁絶縁膜を形成する工程と、全面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を、前記ダミーゲート層の上面が露出するまで除去する工程と、前記ダミーゲート層を除去し、溝を形成する工程と、前記溝の底面にゲート絶縁膜を形成する工程と、底面にゲート絶縁膜が形成された前記溝内にゲート電極を形成する工程とを具備することを特徴とする。 （もっと読む）

【課題】 高温で長時間の活性化熱処理を行うことなく、パターンエッジ部周辺に発生す
る応力を軽減することにより高濃度不純物領域の活性化熱処理で発生する転位の拡張を抑
制する。
【解決手段】 ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成に
おいて、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を
形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処
理によって、ｎ−低濃度不純物領域１０６を形成する。さらにゲート電極に隣接するゲー
ト電極側壁１０４を形成する。このゲート電極側壁１０４等をイオン注入マスクとして、
ｎ＋高濃度不純物領域１０７をイオン注入で形成し、ソース・ドレイン領域１０８を形成
する。
さらに第１のゲート電極側壁１０４に隣接して、ＳｉＮ膜１０９を形成する。その後、
ソース・ドレイン領域１０８の活性化熱処理を行う。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタのチャネル領域形成の精度を向上させる。他の素子（ＭＯＳトランジスタ）と混載する場合において、各素子の特性を損なわない半導体装置及びその製造方法を提供する。
【解決手段】第１のポリシリコン層６をマスクとしてイオン注入し、自己整合的にボディ層８を形成する。次に、第１のポリシリコン層６を含めた半導体基板１の表面にポリシリコン層１２を例えばＣＶＤ法で形成する。次に、ポリシリコン層１２をエッチバックし、第１のポリシリコン層６の少なくとも側壁に、ゲート電極の一部となる第２のポリシリコン層１３を形成する。第２のポリシリコン層１３の側面をマスクとしてボディ層８にイオン注入し、自己整合的にソース領域２３を形成する。このようにボディ層８とソース領域２３の両者を自己整合的に形成し、第２のポリシリコン層１３の幅でチャネルの長さを調節する。 （もっと読む）

【課題】 高温で長時間の活性化熱処理を行うことなく、パターンエッジ部周辺に発生す
る応力を軽減することにより高濃度不純物領域の活性化熱処理で発生する転位の拡張を抑
制する。
【解決手段】 ＬＤＤ構造を有するＭＯＳトランジスタのソース・ドレイン領域の形成に
おいて、Ｐ型シリコン基板１０１上にゲート絶縁膜１０２を介して、ゲート電極１０３を
形成後、ゲート電極１０３等をイオン注入マスクとして、イオン注入を行い、さらに熱処
理によって、ｎ−低濃度不純物領域１０６を形成する。さらにゲート電極に隣接するゲー
ト電極側壁１０４を形成する。このゲート電極側壁１０４等をイオン注入マスクとして、
ｎ＋高濃度不純物領域１０７をイオン注入で形成し、ソース・ドレイン領域１０８を形成
する。
さらに第１のゲート電極側壁１０４に隣接して、第２のゲート電極側壁１０５を形成す
る。その後、ソース・ドレイン領域１０８の活性化熱処理を行う。 （もっと読む）

【課題】高電圧駆動を実現可能にする。
【解決手段】Ｐ型シリコン基板１０上にゲート酸化膜１４を形成し、ゲート酸化膜上にゲート電極１６を形成し、Ｐ型シリコン基板表面に、ゲート電極と対向する一対の低濃度Ｎ型拡散層１８を形成し、Ｐ型シリコン基板全面に第２のポリシリコン層を形成し、ゲート電極上の第２のポリシリコン層の側壁に第１サイドウォールを形成し、第２のポリシリコン層をエッチングして、ゲート電極の側壁に第２サイドウォール２４を形成すると同時に第１サイドウォールを除去し、第２サイドウォールの側壁に第３サイドウォール３０を形成し、ゲート電極、第２サイドウォール、及び第３サイドウォールをマスクとして、Ｐ型シリコン基板表面に、ゲート電極と対向する一対の高濃度Ｎ型拡散層２８を形成する。 （もっと読む）

【課題】 短工期であり低消費電力および高駆動能力、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする製造方法を提供する。
【解決手段】 ＣＭＯＳを含むパワーマネージメント半導体装置やアナログ半導体装置の製造方法において、低濃度ドレインを構成する半導体領域の上方に熱伝導度の大きい物質を付加し、ドレイン領域を拡大することで、サージ入力時でのドレイン領域の熱伝達（熱放出）を向上させることにより局所的な温度上昇を抑えることで、熱破壊を抑止し、トランジスタの設計自由度を高めたパワーマネージメント半導体装置やアナログ半導体装置を実現する。 （もっと読む）

【課題】 バンド間トンネル電流の抑制が可能な半導体装置を提供すること。
【解決手段】 半導体装置は、ドレイン領域９、１１、１４と、第１の側壁を有するゲート構造体５と、第１の絶縁性サイドウォール構造体６、７と、該ゲート構造体５から電気的に絶縁される、該ドレイン領域９、１１、１４と電気的に接続される第１の導電性サイドウォール構造体１０、１３と、を少なくとも含む。第１の導電性サイドウォール構造体１０、１３は、該ドレイン領域９、１１、１４と実質同一の電位をとる。このため、第１の導電性サイドウォール構造体１０、１３から第１の絶縁性サイドウォール構造体６、７を介してゲート構造体５へ走る電界が生じることで、ドレイン領域９、１１、１４からゲート絶縁膜３を介してゲート構造体５へ走る電界の集中が緩和され、バンド間トンネル電流を抑制することが可能となる。 （もっと読む）

それぞれ異なる動作特性を有する複数のチャネル（１５）が用いられたマルチ動作モードトランジスタが提供される。複数のチャネル（１５）は独立に調整可能なしきい値電圧を有する。しきい値電圧を独立に調整することにおいて、少なくとも１つの以下のもの、つまり、異なるチャネル（１５）にそれぞれ異なるドーピング濃度、チャネル（１５）を分離している異なるゲート誘電体（１４ａ〜１４ｃ）にそれぞれ異なるゲート誘電体厚、および、異なるチャネル（１５）に異なるそれぞれのシリコンチャネル厚、が供給される。
（もっと読む）