半導体装置の製造方法及び半導体装置
【課題】導電層が基板の内部深くにまで達することを回避して、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得る。
【解決手段】シリコン基板１の上面内にエクステンション５を形成した後、シリコン酸化膜３０を全面に堆積し、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積し、シリコン酸化膜３２、シリコン窒化膜３１及びシリコン酸化膜３０をこの順にエッチングしてサイドウォール３６を形成する。不純物領域１３を形成し、シリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６，３７を形成する。コバルト１７を全面に堆積した後、熱処理を行うことにより、コバルトシリサイドを形成する。その後、未反応のコバルト１７を除去する。
【解決手段】シリコン基板１の上面内にエクステンション５を形成した後、シリコン酸化膜３０を全面に堆積し、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積し、シリコン酸化膜３２、シリコン窒化膜３１及びシリコン酸化膜３０をこの順にエッチングしてサイドウォール３６を形成する。不純物領域１３を形成し、シリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６，３７を形成する。コバルト１７を全面に堆積した後、熱処理を行うことにより、コバルトシリサイドを形成する。その後、未反応のコバルト１７を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、サリサイド構造を有するＭＯＳＦＥＴの構造及びその製造方法に関する。また、この発明は、一つのウェハ内に用途の異なる複数種類の半導体素子が形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来技術１．
図４６〜図５２は、従来の半導体装置の製造方法を工程順に示す断面図である。特に、サリサイド構造を有するＭＯＳＦＥＴの製造工程を順に示すものである。まず、シリコン基板１０１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜１０２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入を行い、その後、シリコン基板１０１の上面上に、シリコン酸化膜から成るゲート酸化膜１０３及びポリシリコンから成るゲート電極１０４を選択的に形成する。その後、イオン注入を行い、シリコン基板１０１の上面内に不純物領域（以下「エクステンション」と表記する）１０５を形成する（図４６）。
【０００３】
次に、例えばＣＶＤ法により、シリコン酸化膜１０６を全面に堆積した後、シリコン酸化膜１０６上にシリコン窒化膜１０７を堆積する（図４７）。次に、シリコン基板１０１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜１０７及びシリコン酸化膜１０６をこの順にエッチングし、シリコン基板１０１の上面を露出する。これにより、ゲート電極１０４の側壁部に、シリコン酸化膜１０８及びシリコン窒化膜１０９から成るサイドウォール１１０を形成する（図４８）。
【０００４】
次に、ゲート電極１０４及びサイドウォール１１０をマスクとしてイオン注入を行い、露出しているシリコン基板１０１の上面内に不純物領域１１１を形成する。その結果、シリコン基板１０１の上面内には、エクステンション１０５及び不純物領域１１１から成るソース・ドレイン領域１１２が形成される（図４９）。
【０００５】
次に、シリコン酸化膜及びシリコン窒化膜に対して選択性を有する条件下でシリコンの成長を行い（これは、シリコン酸化膜上及びシリコン窒化膜上にはシリコンが成長せず、その他の領域上にはシリコンが成長する条件下での結晶成長を意味する。）、ゲート電極１０４の上面上にシリコン成長層１１３を形成するとともに、不純物領域１１１が形成されている部分のシリコン基板１０１の上面上にシリコン成長層１１４を形成する（図５０）。
【０００６】
次に、例えばＣＶＤ法によりコバルト１１５を全面に堆積した後（図５１）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１１５とシリコン成長層１１３，１１４とが反応し、コバルトシリサイド１１６，１１７が形成される。その後、未反応のコバルト１１５を除去する（図５２）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【０００７】
従来技術２．
図５３〜図５７は、従来の半導体装置の製造方法を工程順に示す断面図である。特に、一つのウェハ内に用途の異なる複数種類の半導体素子が形成された半導体装置の製造工程を順に示すものである。まず、シリコン基板１０１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜１０２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入を行い、その後、シリコン基板１０１の上面上に、シリコン酸化膜から成るゲート酸化膜１０３及びポリシリコンから成るゲート電極１０４を選択的に形成する。その後、イオン注入を行い、シリコン基板１０１の上面内にエクステンション１０５を形成する（図５３）。
【０００８】
次に、例えばＣＶＤ法により、シリコン酸化膜１０６を全面に堆積する（図５４）。その後、例えばＣＶＤ法により、シリコン酸化膜１０６上にシリコン窒化膜１０７を堆積する（図５５）。次に、シリコン基板１０１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜１０７及びシリコン酸化膜１０６をこの順にエッチングし、シリコン基板１０１の上面を露出する。これにより、シリコン基板１０１のＤＲＡＭ部においては、シリコン酸化膜１０８及びシリコン窒化膜１０９から成るサイドウォール１１０ａがゲート電極１０４の側壁部に形成され、一方、シリコン基板１０１のロジック部においては、シリコン酸化膜１０８及びシリコン窒化膜１０９から成るサイドウォール１１０ｂがゲート電極１０４の側壁部に形成される（図５６）。
【０００９】
次に、ゲート電極１０４及びサイドウォール１１０ａ，１１０ｂをマスクとしてイオン注入を行い、露出しているシリコン基板１０１の上面内に不純物領域１１１を形成する。その結果、シリコン基板１０１の上面内には、エクステンション１０５及び不純物領域１１１から成るソース・ドレイン領域１１２が形成される（図５７）。以上の工程により、シリコン基板１０１のＤＲＡＭ部にはＤＲＡＭ用ＭＯＳＦＥＴが、ロジック部にはロジック用ＭＯＳＦＥＴがそれぞれ作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来技術１に関する問題点．
ＭＯＳＦＥＴの動作の高速化や高周波特性の向上を図るためには、ゲート抵抗やソース・ドレイン抵抗を低減することも重要である。図５２に示したＭＯＳＦＥＴのように、ゲート電極１０４上にコバルトシリサイド１１６等の導電層を形成することによってゲート抵抗は低減されるが、コバルトシリサイド１１６の幅を広げることができれば、ゲート抵抗をさらに低減することが可能となる。
【００１１】
しかし、図５２に示したように、従来のＭＯＳＦＥＴにおいてはコバルトシリサイド１１６の幅はゲート長にほぼ等しいため、コバルトシリサイド１１６の幅を広げるためにはゲート長を広げる必要がある。ところが、ゲート長を広げるためにゲート電極１０４の幅を大きくすると、これに伴ってソース−ドレイン間の距離も大きくなる。その結果、チャネル抵抗が増大してＭＯＳＦＥＴの駆動電流が減少し、却って、ＭＯＳＦＥＴの動作速度や高周波特性が低下するばかりでなく、デバイスの微細化の要求にも反することになるという問題点があった。
【００１２】
また、図５８，５９は、それぞれ図５０のＡ部分及びＢ部分を拡大して示す断面図である。上述したように、シリコン成長層１１４は、シリコン基板１０１の上面上にシリコンを成長させることによって形成される。このとき、特定の面方位が成長速度に影響を及ぼすため、シリコン成長層１１４の端部にはファセットが現れる。図５８には、シリコン成長層１１４のサイドウォール１１０側の端部に現れるファセット１２０ａを、図５９には、シリコン成長層１１４の素子分離絶縁膜１０２側の端部に現れるファセット１２０ｂをそれぞれ示した。なお、図５９にはシリコン酸化膜１０６ａが示されているが、これは、サイドウォール１１０を形成する際の異方性ドライエッチングの際に、素子分離絶縁膜１０２上に堆積されたシリコン酸化膜１０６が素子分離絶縁膜１０２の側壁部に残ったものである。
【００１３】
このファセット１２０ａ，１２０ｂの存在により、シリコン成長層１１４の端部の膜厚は、中央部の膜厚よりも薄くなる。シリコン成長層１１４をシリサイド化してコバルトシリサイド１１７を形成する場合、シリサイド化は、シリコン成長層１１４とコバルト１１５との界面、即ちシリコン成長層１１４の上面から深さ方向に次第に進行する。従って、シリコン成長層１１４の膜厚が薄い端部においては、膜厚が厚い中央部と比較すると、コバルトシリサイド１１７はシリコン基板１０１の内部深くにまで形成されることになる。そのため、シリコン基板１０１の内部深くに形成されたコバルトシリサイド１１７がソース・ドレイン領域１１２を突き抜けないようにするためには、ソース・ドレイン領域１１２を予め深く形成しておく必要がある。このような事情により、従来のＭＯＳＦＥＴの製造方法においては、ソース・ドレイン領域１１２をあまり浅く形成することができず、デバイスの微細化が困難であるという問題点もあった。
【００１４】
従来技術２に関する問題点．
図５７に示したように、シリコン基板１０１には、ＤＲＡＭ用ＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴとが混載して形成されている。ところで、ＤＲＡＭ用ＭＯＳＦＥＴには安定した電気的特性が要求されるため、ソース領域及びドレイン領域を確実に形成するためには、プロセスのばらつきを考慮して不純物領域１１１同士の間の距離はある程度離れていることが望ましい。一方、ロジック用ＭＯＳＦＥＴには高駆動能力が要求されるため、ソース及びドレインの各抵抗値を下げるためには、不純物領域１１１同士の間の距離はできるだけ短い方が望ましい。このように、ＭＯＳＦＥＴに要求される性能がＤＲＡＭ用とロジック用とでは異なることに起因して、不純物領域１１１同士の間の距離を各ＭＯＳＦＥＴに関して個別に設定することができれば望ましい。
【００１５】
しかし、図５７に示したように、従来の半導体装置の製造方法では、ＤＲＡＭ部のサイドウォール１１０ａの幅と、ロジック部のサイドウォール１１０ｂの幅とは互いに等しい。このため、その後のイオン注入により形成されるソース部の不純物領域１１１とドレイン部の不純物領域１１１との間の距離は、ＤＲＡＭ部及びロジック部において同一となり、この要求に応えられないという問題点があった。
【００１６】
本発明はこれらの問題点を解決するために成されたものであり、第１に、サリサイド構造を有するＭＯＳＦＥＴに関して、ゲート長を広げることなく、ゲート電極上に形成された導電層の幅を広げることにより、ゲート抵抗をさらに低減し得る半導体装置及びその製造方法を得ること、及び、基板のソース・ドレイン領域に形成される導電層が基板の内部深くにまで達することを回避することにより、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得ることを目的とする。また、第２に、一つのウェハ内に用途の異なる複数種類の半導体素子が形成される半導体装置に関して、要求される性能に応じてソース部の不純物領域とドレイン部の不純物領域との間の距離を個別に設定し得る半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うようにシリコン窒化膜を形成する工程と、前記シリコン窒化膜を形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上に成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含むことを特徴とする。
【００１８】
また本発明の半導体装置の製造方法は、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うように第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、前記第２のシリコン酸化膜を形成後、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン窒化膜をエッチングして、前記シリコン基板の上面付近で前記シリコン窒化膜が露出するようにサイドウォールを形成する工程と、前記サイドウォールを形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上とに成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含むことを特徴とする。
【００１９】
本発明の半導体装置は、シリコン基板と、前記シリコン基板の上面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート電極の側面および前記シリコン基板の上面に沿って配置されたシリコン窒化膜と、前記シリコン基板の上面上および前記シリコン窒化膜の側面上に配置され、前記シリコン基板の上面上の部分と前記シリコン窒化膜の側面上の部分とが接触しているシリコン成長層とを有することを特徴とする。
【発明の効果】
【００２０】
本発明の半導体装置の製造方法によれば、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造が形成される。積層構造の形成後、シリコン基板の上面と積層構造とを覆うようにシリコン窒化膜が形成される。シリコン窒化膜の形成後、シリコンがシリコン基板の上面上とシリコン窒化膜の露出した表面上に成長され、シリコン窒化膜の露出した表面上に成長したシリコンとシリコン基板の上面上に成長したシリコンとが接触するようにシリコン成長層が形成される。これによって、ファセットの発生を回避することができる。
【００２１】
また本発明の半導体装置の製造方法によれば、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造が形成される。積層構造の形成後、シリコン基板の上面と積層構造とを覆うように第１のシリコン酸化膜が形成され、第１のシリコン酸化膜上にシリコン窒化膜が形成され、シリコン窒化膜上に第２のシリコン酸化膜が形成される。第２のシリコン酸化膜の形成後、第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン窒化膜がエッチングされて、シリコン基板の上面付近でシリコン窒化膜が露出するようにサイドウォールが形成される。サイドウォールの形成後、シリコンがシリコン基板の上面上とシリコン窒化膜の露出した表面上とに成長され、シリコン窒化膜の露出した表面上に成長したシリコンとシリコン基板の上面上に成長したシリコンとが接触するようにシリコン成長層が形成される。これによって、ファセットの発生を回避することができる。
【００２２】
本発明の半導体装置によれば、半導体装置は、シリコン基板と、シリコン基板の上面上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、ゲート電極の側面およびシリコン基板の上面に沿って配置されたシリコン窒化膜と、シリコン基板の上面上およびシリコン窒化膜の側面上に配置され、シリコン基板の上面上の部分とシリコン窒化膜の側面上の部分とが接触しているシリコン成長層とを有する。これによって、ファセットの発生を回避することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】図７のＡ部分を拡大して示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】図７のＢ部分を拡大して示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４４】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４５】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４８】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５８】図５０のＡ部分を拡大して示す断面図である。
【図５９】図５０のＢ部分を拡大して示す断面図である。
【発明を実施するための形態】
【００２４】
実施の形態１．
図１〜図９は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板１の素子分離領域にシリコン酸化膜又はシリコン酸窒化膜から成る素子分離絶縁膜２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入を行い、その後、シリコン基板１の上面上に、ゲート酸化膜３及びゲート電極４がこの順に積層された積層構造を選択的に形成する。ここで、ゲート酸化膜３は例えばシリコン酸化膜から成り、ゲート電極４は例えばポリシリコンから成る。また、ゲート電極４の幅（ゲート長にほぼ等しい）は、０．１μｍ程度とする。その後、ゲート電極４をマスクとしてイオン注入を行い、シリコン基板１の上面内にエクステンション５を形成する（図１）。
【００２５】
次に、例えばＣＶＤ法によりシリコン酸化膜６を全面に堆積した後、シリコン酸化膜６上にシリコン窒化膜７を堆積する（図２）。シリコン酸化膜６は、シリコン窒化膜７とシリコン基板１とが接触することを防止するための下地酸化膜であり、０．０１μｍ程度の膜厚を有していればよい。但し、後述するシリコン成長層１５，１６を０．１μｍ程度の膜厚に形成する場合は、シリコン酸化膜６は最大０．０５μｍ程度の膜厚に形成することができる。また、シリコン窒化膜７は、０．０５μｍ程度の膜厚に堆積すればよい。
【００２６】
次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜７及びシリコン酸化膜６をこの順にエッチングし、シリコン基板１の上面を露出する。このとき、ゲート電極４の側壁部には、シリコン窒化膜９及びシリコン酸化膜８が残る（図３）。
【００２７】
次に、例えばＣＶＤ法により、０．０５μｍ程度の膜厚を有するシリコン酸化膜１０を全面に堆積する（図４）。次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン酸化膜１０をエッチングし、シリコン基板１の上面を露出する。これにより、ゲート電極４の側壁部には、シリコン酸化膜８，１１及びシリコン窒化膜９から成るサイドウォール１２が形成される（図５）。
【００２８】
次に、ゲート電極４及びサイドウォール１２をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、シリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４が形成される（図６）。
【００２９】
次に、シリコン酸化膜に対して選択性を有する条件下で、シリコンの成長を行う。これは、シリコン酸化膜上にはシリコンが成長せず、その他の領域上にはシリコンが成長する条件下でのシリコン成長を意味する。この条件としては、例えば、ジシランガスを用いて、流量０．１〜２sccm、温度５５０〜７００℃、圧力１×１０-5〜１×１０-4Torr等の条件が考えられる。ここで、従来技術ではシリコン窒化膜に対しても選択性を有する条件下でシリコン成長を行ったが、シリコン窒化膜に対して選択性を持たせるためには塩素ガス等を使用する必要がある。従って、シリコン窒化膜に対しては選択性を持たせない本実施の形態１に係るプロセスの方が従来技術よりも簡便である。
【００３０】
これにより、シリコン窒化膜９の上面上、ゲート電極４の上面上、及び不純物領域１３が形成されている部分のシリコン基板１の上面上に、それぞれシリコンが成長する（図７）。ところで、図７に示すように、シリコン窒化膜９の上面とゲート電極４の上面との間には、シリコン酸化膜８の上面が存在する。しかし、シリコンは、ゲート電極４の上面の法線方向のみならず、ゲート長方向（図７において、紙面の左右方向に相当する）にも成長する。このため、このゲート長方向へのシリコン成長によって、シリコン窒化膜９の上面上に成長したシリコンと、ゲート電極４の上面上に成長したシリコンとが互いに接触する。その結果、シリコン窒化膜９の上面からゲート電極４の上面に延在するシリコン成長層１５を形成することができる。また、不純物領域１３が形成されている部分のシリコン基板１の上面上には、シリコン成長層１６が形成される。シリコン成長層１５，１６の膜厚は、０．１μｍ程度あれば十分である。なお、シリコン窒化膜９のゲート電極４と反対側の側面はシリコン酸化膜１１によって覆われているため、この部分にシリコンが成長することはない。即ち、シリコン酸化膜１１は、シリコン成長層１５とシリコン成長層１６とが互いに接触するのを回避する機能を有する。
【００３１】
次に、例えばＣＶＤ法によりコバルト１７を全面に堆積した後（図８）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１７とシリコン成長層１５，１６とが反応し、コバルトシリサイド１８，１９が形成される。その後、コバルト１７とシリコン成長層１５，１６とが接触していない部分の未反応のコバルト１７を除去する（図９）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００３２】
このように本実施の形態１に係る半導体装置の製造方法によれば、ゲート電極４の上部に、ゲート電極４の幅Ｗ１よりも広い幅Ｗ２を有するコバルトシリサイド１８を形成することができる（図９）。ここで、コバルトシリサイド１８の抵抗値は、ゲート電極４の材質たるポリシリコンの抵抗値よりも十分小さいため、ゲート抵抗は、ほぼコバルトシリサイド１８の幅及び膜厚によって決定される。例えば、ゲート長Ｗ１が０．１μｍ、サイドウォール１２の幅が０．０５μｍ、シリコン酸化膜１１の幅が０．００５μｍ（シリコン酸化膜１１の上記機能上、この程度の膜厚で十分である）である場合、コバルトシリサイド１８の幅Ｗ２は約１．９０μｍとなり、Ｗ１よりも約０．０９μｍだけ長くなる。これにより、ゲート抵抗をほぼ半分に低減することができる。このように本実施の形態１に係る半導体装置の製造方法によれば、ゲート長を広げることなくゲート抵抗を低減することが可能となる。
【００３３】
なお、サイドウォール１２の構造に関して、サイドウォール１２の上面においてシリコン窒化膜９の上面が露出する部分と、ゲート電極４の上面との間に、シリコン酸化膜８の上面が露出する部分が必ずしも存在する必要はない。従って、サイドウォール１２の構造としては、その上面において、少なくとも、シリコン窒化膜９が露出する部分と、この部分よりも外側においてシリコン酸化膜１１が露出する部分とが存在すればよい。
【００３４】
以下、本実施の形態１に係る半導体装置及びその製造方法の変形例について説明する。特に断らない限り、下記変形例は、後述する各実施の形態についても適用可能である。
【００３５】
一般的にシリコン成長を行う場合、ポリシリコン上に成長させた場合はポリシリコンから成るシリコン成長層が形成され、単結晶シリコン上に成長させた場合は単結晶から成るシリコン成長層が形成される。従って、以上の説明によると、シリコン成長層１５はポリシリコンによって構成され、シリコン成長層１６は単結晶シリコンによって構成されることになる。しかし、シリコンであればその形態は問わず、単結晶シリコン、ポリシリコン、アモルファスシリコンのいずれであってもよい。さらに、以上の説明ではシリコン成長層１５，１６をシリサイド化することにより導電層としたが、シリコン成長層１５，１６を形成した後の工程において、シリコン成長層１５，１６に不純物をドーピングすることによって導電層を形成してもよい。
【００３６】
また、コバルトシリサイド１８，１９の代わりに、チタンシリサイド、ニッケルシリサイド、タングステンシリサイド等の他のシリサイドを形成してもよい。さらに、シリコン成長層１５，１６を形成してからこれをシリサイド化するという一連の工程の代わりに、モリブデンやタングステン等の金属を、シリコン酸化膜に対して選択性を有する条件下で成長させてもよい。この場合は、シリサイド化する工程を省略することができる。
【００３７】
また、シリコン成長層１５，１６は、ゲルマニウム、あるいはシリコンとゲルマニウムとの化合物であってもよい。
【００３８】
また、例えば図９に示したように、シリコン窒化膜９のゲート電極４と反対側の側面は、絶縁膜であるシリコン酸化膜１１によって覆われている。従って、シリコン窒化膜９の代わりに、シリコン窒化酸化膜等の他の絶縁膜、あるいは、ポリシリコン、ゲルマニウム、シリコンゲルマニウムの半導体や、上記各種シリサイド、金属等を形成した場合であっても、ゲートとソース・ドレインとのショートは起こらない。但し、後述する実施の形態２に関しては、シリコン窒化膜９の代わりにサリサイドや金属等の導電体を形成することはできない。
【００３９】
また、サイドウォール１２の上面構造に関して、シリコン窒化膜９の露出部分の上面と、シリコン酸化膜８，１１の各露出部分の上面とが必ずしも一致している必要はない。シリコン窒化膜９の露出部分の上面を上記各露出部分の上面よりも沈ませておくことにより、後に形成されるコバルトシリサイド１８の実効的な幅を広げることができ、ゲート抵抗をさらに低減することができる。
【００４０】
実施の形態２．
図１０は、図７のＡ部分を拡大して示す断面図である。シリコン成長層１６のゲート電極４側の端部に、ファセット２０ａが現れている。本実施の形態２では、このファセット２０ａの発生を回避し得る半導体装置の製造方法を提案する。
【００４１】
図１１〜図１６は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法により図１に示す構造と同様の構造を得た後、例えばＣＶＤ法によりシリコン酸化膜３０を全面に堆積する。その後、例えばＣＶＤ法により、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積する（図１１）。
【００４２】
次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン酸化膜３２、シリコン窒化膜３１、及びシリコン酸化膜３０をこの順にエッチングし、シリコン基板１の上面を露出する。これにより、ゲート電極４の側壁部には、シリコン酸化膜３３，３５及びシリコン窒化膜３４から成るサイドウォール３６が形成される（図１２）。図１２に示すように、サイドウォール３６のゲート電極４と反対側の側面には、シリコン基板１の上面付近に、シリコン窒化膜３４の側面が露出する部分が存在する。また、サイドウォール３６の上面には、シリコン窒化膜３４の上面が露出する部分と、この部分よりもゲート電極４と反対側の領域においてシリコン酸化膜３５が露出する部分とが存在する。
【００４３】
次に、ゲート電極４及びサイドウォール３６をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、シリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４が形成される（図１３）。
【００４４】
次に、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行う。これにより、シリコン窒化膜３４の上面上、ゲート電極４の上面上、不純物領域１３が形成されている部分のシリコン基板１の上面上、及びサイドウォール３６の側面において露出するシリコン窒化膜３４の側面上に、それぞれシリコンが成長する（図１４）。ところで、図１４に示すように、シリコン窒化膜３４の上面とゲート電極４の上面との間には、シリコン酸化膜３３の上面が存在する。しかし、ゲート長方向へのシリコン成長によって、シリコン窒化膜３４の上面上に成長したシリコンと、ゲート電極４の上面上に成長したシリコンとが互いに接触し、その結果、シリコン窒化膜３４の上面からゲート電極４の上面に延在するシリコン成長層１５を形成することができる。また、不純物領域１３が形成されている部分のシリコン基板１の上面上にはシリコン成長層１６が形成され、シリコン窒化膜３４の側面上にはシリコン成長層３７が形成される。そして、これらのシリコン成長層１６，３７は互いに接触している。なお、シリコン窒化膜３４のゲート電極４と反対側の側面はシリコン酸化膜３５によって覆われているため、この部分にシリコンが成長することはない。即ち、シリコン酸化膜３５は、シリコン成長層１５とシリコン成長層１６，３７とが互いに接触するのを回避する機能を有する。
【００４５】
次に、例えばＣＶＤ法によりコバルト１７を全面に堆積した後（図１５）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１７とシリコン成長層１５，１６，３７とが反応し、コバルトシリサイド１８，３８が形成される。その後、コバルト１７とシリコン成長層１５，１６，３７とが接触していない部分の未反応のコバルト１７を除去する（図１６）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００４６】
このように本実施の形態２に係る半導体装置の製造方法によれば、サイドウォール３６の側面に、シリコン窒化膜３４の側面が露出する部分が存在するため、シリコンを成長させることにより、この部分にもシリコン成長層３７が形成される。そして、このシリコン窒化膜３４の側面が露出する部分は、シリコン基板１の上面付近に形成されているため、シリコン成長層３７は、シリコン基板１上に成長したシリコン成長層１６に接触する。従って、図１０に示したファセット２０ａの発生を回避することができる。
【００４７】
実施の形態３．
図１７は、図７のＢ部分を拡大して示す断面図である。シリコン成長層１６のゲート電極４と反対側の端部に、ファセット２０ｂが現れている。なお、素子分離絶縁膜２の側壁部に形成されているシリコン酸化膜６ａは、図３に示したシリコン酸化膜８及びシリコン窒化膜９を形成する際の異方性ドライエッチングの際に、素子分離絶縁膜２上に堆積されたシリコン酸化膜６が素子分離絶縁膜２の側壁部に残ったものである。本実施の形態３では、このファセット２０ｂの発生を回避し得る半導体装置の製造方法を提案する。
【００４８】
図１８〜図２５は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。特に、上記実施の形態２に係る半導体装置の製造方法を基礎としており、以下、これとの相違点を中心に説明する。まず、上記実施の形態１と同様の方法により図１に示す構造と同様の構造を得た後、熱酸化法により、シリコン基板１の上面上と、ゲート電極４の側面及び上面上とに、熱酸化膜４０を形成する。その後、例えばＣＶＤ法により、熱酸化膜４０上にシリコン窒化膜３１を堆積し、さらに、シリコン窒化膜３１上にシリコン酸化膜３２を堆積する（図１８）。
【００４９】
次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン酸化膜３２、シリコン窒化膜３１、及び熱酸化膜４０をこの順にエッチングし、シリコン基板１の上面を露出する。これにより、ゲート電極４の側壁部には、シリコン酸化膜３３，３５及びシリコン窒化膜３４から成るサイドウォール３６が形成される（図１９）。図２０は、図１９のＣ部分を拡大して示す断面図である。素子分離絶縁膜２の一部はシリコン基板１の上面よりも突出している。このため、素子分離絶縁膜２の側壁部には、シリコン酸化膜３３，３５及びシリコン窒化膜３４を形成する際の異方性ドライエッチングの際に素子分離絶縁膜２の側壁部に残った、熱酸化膜３３ａ及びシリコン窒化膜３４ａが存在する。
【００５０】
次に、ゲート電極４及びサイドウォール３６をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、シリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４が形成される（図２１）。
【００５１】
次に、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行う。これにより、シリコン窒化膜３４の上面上、ゲート電極４の上面上、不純物領域１３が形成されている部分のシリコン基板１の上面上、サイドウォール３６の側面において露出するシリコン窒化膜３４の側面上、及び、素子分離絶縁膜２の側壁部に残ったシリコン窒化膜３４ａの表面上に、それぞれシリコンが成長する（図２２）。図２３は、図２２のＤ部分を拡大して示す断面図である。図２３に示すように、シリコン窒化膜３４ａの表面上に形成されたシリコン成長層４１は、シリコン基板１上に形成されたシリコン成長層１６に接触している。
【００５２】
次に、例えばＣＶＤ法によりコバルト１７を全面に堆積した後（図２４）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１７とシリコン成長層１５，１６，３７，４１とが反応し、コバルトシリサイド１８，４２が形成される。その後、コバルト１７とシリコン成長層１５，１６，３７，４１とが接触していない部分の未反応のコバルト１７を除去する（図２５）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００５３】
なお、以上の説明では上記実施の形態２に係る半導体装置の製造方法を基礎として述べたが、上記実施の形態１に係る半導体装置の製造方法を基礎として、本実施の形態３に係る半導体装置の製造方法を実行することもできる。
【００５４】
このように本実施の形態３に係る半導体装置の製造方法によれば、素子分離絶縁膜２の側壁部にシリコン窒化膜３４ａが存在するため、シリコンを成長させることにより、この部分にもシリコン成長層４１が形成される。そして、図２４に示したように、このシリコン成長層４１は、シリコン基板１上に成長したシリコン成長層１６に接触する。従って、図１７に示したファセット２０ｂの発生を回避することができる。
【００５５】
その結果、シリコン成長層１６，３７，４１の各上面と、シリコン基板１の上面との間の距離が長くなり、コバルトシリサイド４２はシリコン基板１の内部深くにまで達しないため、ソース・ドレイン領域１４を浅く形成することができ、半導体装置の微細化を図ることができる。
【００５６】
実施の形態４．
本実施の形態４は、一つのウェハ内に用途の異なる複数種類の半導体素子が形成された半導体装置の製造方法に関するものである。特に、シリコン基板のＤＲＡＭ部にＤＲＡＭ用ＭＯＳＦＥＴを、ロジック部にロジック用ＭＯＳＦＥＴをそれぞれ形成する場合を例にとり説明する。
【００５７】
図２６〜図３４は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入をシリコン基板１の全面に関して行う。その後、ＤＲＡＭ部におけるシリコン基板１の上面上に、ゲート酸化膜３及びゲート電極４ａがこの順に積層された積層構造を選択的に形成するとともに、ロジック部におけるシリコン基板１の上面上に、ゲート酸化膜３及びゲート電極４ｂがこの順に積層された積層構造を選択的に形成する。ここで、ゲート酸化膜３は例えばシリコン酸化膜から成り、ゲート電極４ａ，４ｂは例えばポリシリコンから成る。また、ゲート電極４ａ，４ｂの幅（ゲート長にほぼ等しい）は、０．１μｍ程度とする。その後、ゲート電極４ａ，４ｂをマスクとして、シリコン基板１の全面に関してイオン注入を行い、シリコン基板１の上面内にエクステンション５を形成する（図２６）。
【００５８】
次に、例えばＣＶＤ法によりシリコン酸化膜６を全面に堆積した後（図２７）、シリコン酸化膜６上にシリコン窒化膜７を堆積する（図２８）。シリコン酸化膜６は、シリコン窒化膜７とシリコン基板１とが接触することを防止するための下地酸化膜であり、０．０１μｍ程度の膜厚を有していればよい。また、シリコン窒化膜７は、０．０５μｍ程度の膜厚に堆積すればよい。
【００５９】
次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜７及びシリコン酸化膜６をこの順にエッチングし、シリコン基板１の上面を露出する。このとき、ゲート電極４ａ，４ｂの各側壁部には、シリコン窒化膜９及びシリコン酸化膜８が残る（図２９）。
【００６０】
次に、例えばＣＶＤ法により、０．０５μｍ程度の膜厚を有するシリコン酸化膜１０を全面に堆積する（図３０）。次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜１０をエッチングし、シリコン基板１の上面を露出する（図３１）。このとき、図３１に示すように、シリコン窒化膜９のゲート電極４ａ，４ｂと反対側の側壁部には、シリコン酸化膜１１が残る。
【００６１】
次に、写真製版法により、シリコン基板１のＤＲＡＭ部にレジスト５０を形成する（図３２）。次に、レジスト５０によって覆われていないロジック部のシリコン酸化膜１１を、例えばフッ酸等によって除去する。その後、レジスト５０を除去する（図３３）。図３３に示すように、シリコン基板１のＤＲＡＭ部におけるゲート電極４ａの側壁部には、シリコン酸化膜８，１１及びシリコン窒化膜９から成るサイドウォール１２ａが形成されており、一方、ロジック部におけるゲート電極４ｂの側壁部には、シリコン酸化膜８及びシリコン窒化膜９から成るサイドウォール１２ｂが形成されている。
【００６２】
次に、ゲート電極４ａ，４ｂ、シリコン酸化膜８，１１、及びシリコン窒化膜９をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、ＤＲＡＭ部及びロジック部におけるシリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４がそれぞれ形成される（図３４）。以上の工程により、シリコン基板１のＤＲＡＭ部にはＤＲＡＭ用ＭＯＳＦＥＴが、ロジック部にはロジック用ＭＯＳＦＥＴがそれぞれ作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００６３】
このように本実施の形態４に係る半導体装置の製造方法によれば、ＤＲＡＭ用ＭＯＳＦＥＴのサイドウォール１２ａの幅は、シリコン酸化膜８，１１の幅とシリコン窒化膜９の幅との合計となり、一方、ロジック用ＭＯＳＦＥＴのサイドウォール１２ｂの幅は、シリコン酸化膜８の幅とシリコン窒化膜９の幅との合計となる。即ち、ＤＲＡＭ用ＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴとで、サイドウォールの幅を異なる値に設定することができる。その結果、ソース部における不純物領域１３と、ドレイン部における不純物領域１３との間の距離を、ＤＲＡＭ用ＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴとで異ならせることができる。従って、ＤＲＡＭ用ＭＯＳＦＥＴではこの距離を大きくすることで安定した電気的特性を得ることができ、一方、ロジック用ＭＯＳＦＥＴではこの距離を小さくすることで高駆動能力を得ることができる。
【００６４】
実施の形態５．
本実施の形態５は、上記実施の形態４に係る半導体装置の製造方法と、上記実施の形態１に係る半導体装置の製造方法との組み合わせに係るものである。
【００６５】
図３５〜図３９は、本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態４と同様の方法により、図３１に示す構造と同様の構造を得る。その後、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６を形成する（図３５）。
【００６６】
次に、写真製版法により、シリコン基板１のＤＲＡＭ部にレジスト５０ａを形成する（図３６）。次に、レジスト５０ａによって覆われていないロジック部のシリコン酸化膜１１を、例えばフッ酸等によって除去する（図３７）。図３７に示すように、シリコン基板１のＤＲＡＭ部におけるゲート電極４ａの側壁部には、シリコン酸化膜８，１１及びシリコン窒化膜９から成るサイドウォール１２ａが形成されており、一方、ロジック部におけるゲート電極４ｂの側壁部には、シリコン酸化膜８及びシリコン窒化膜９から成るサイドウォール１２ｂが形成されている。
【００６７】
次に、レジスト５０ａを除去した後、イオン注入を行い、シリコン基板１の上面内に不純物領域１３を形成する。その結果、ＤＲＡＭ部及びロジック部におけるシリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４がそれぞれ形成される（図３８）。
【００６８】
次に、例えばＣＶＤ法によりコバルト（図示しない）を全面に堆積した後、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行い、コバルトシリサイド１８，１９を形成する。その後、未反応のコバルトを除去する（図３９）。以上の工程により、サリサイド構造を有するＤＲＡＭ用ＭＯＳＦＥＴ及びロジック用ＭＯＳＦＥＴが、それぞれシリコン基板１のＤＲＡＭ部及びロジック部に形成される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００６９】
このように本実施の形態５に係る半導体装置の製造方法によれば、ゲート電極４ａ，４ｂ上にコバルトシリサイド１８をそれぞれ形成することにより、ＤＲＡＭ用ＭＯＳＦＥＴ及びロジック用ＭＯＳＦＥＴの各ゲート抵抗をそれぞれ低減でき、しかも、ＤＲＡＭ用ＭＯＳＦＥＴのサイドウォール１２ａの幅と、ロジック用ＭＯＳＦＥＴのサイドウォール１２ｂの幅とを個別に設定することが可能となる。
【００７０】
実施の形態６．
本実施の形態６は、上記実施の形態４に係る半導体装置の製造方法と、上記実施の形態１に係る半導体装置の製造方法との組み合わせに係るものであり、特に、１つのシリコン基板１に形成されるＤＲＡＭ用ＭＯＳＦＥＴ及びロジック用ＭＯＳＦＥＴのうち、ＤＲＡＭ用ＭＯＳＦＥＴのみに上記実施の形態１に係る半導体装置の製造方法を適用するものである。
【００７１】
図４０〜図４５は、本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態４と同様の方法により、図３４に示す構造と同様の構造を得た後、例えばＣＶＤ法により、シリコン酸化膜５１を全面に堆積する（図４０）。
【００７２】
次に、写真製版法により、シリコン基板１のロジック部にレジスト５２を形成する（図４１）。次に、レジスト５２によって覆われていないＤＲＡＭ部のシリコン酸化膜５１を、例えばフッ酸等によって除去する（図４２）。次に、レジスト５２を除去した後、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン基板１のＤＲＡＭ部において、シリコン成長層１５，１６を形成する（図４３）。
【００７３】
次に、例えばＣＶＤ法により、コバルト１７を全面に堆積する（図４４）。次に、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行い、コバルトシリサイド１８，１９を形成する。その後、未反応のコバルト１７を除去する。また、シリコン酸化膜５１を例えばフッ酸等によって除去する（図４５）。以上の工程により、サリサイド構造を有するＤＲＡＭ用ＭＯＳＦＥＴ、及びロジック用ＭＯＳＦＥＴが、それぞれシリコン基板１のＤＲＡＭ部及びロジック部に形成される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００７４】
このように本実施の形態６に係る半導体装置の製造方法によれば、ゲート電極４ａ上にコバルトシリサイド１８を形成することにより、ＤＲＡＭ用ＭＯＳＦＥＴのゲート抵抗を低減でき、しかも、ＤＲＡＭ用ＭＯＳＦＥＴのサイドウォール１２ａの幅と、ロジック用ＭＯＳＦＥＴのサイドウォール１２ｂの幅とを個別に設定することが可能となる。
【符号の説明】
【００７５】
１ シリコン基板、２ 素子分離絶縁膜、３ ゲート酸化膜、４，４ａ，４ｂ ゲート電極、８，１１，３３，３５，５１ シリコン酸化膜、９，３４，３４ａ シリコン窒化膜、１２，１２ａ，１２ｂ，３６ サイドウォール、１３ 不純物領域、１４ ソース・ドレイン領域、１５，１６，３７，４１ シリコン成長層、１７ コバルト、１８，１９，３８，４２ コバルトシリサイド、２０ａ，２０ｂ ファセット、４０ 熱酸化膜。
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、サリサイド構造を有するＭＯＳＦＥＴの構造及びその製造方法に関する。また、この発明は、一つのウェハ内に用途の異なる複数種類の半導体素子が形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来技術１．
図４６〜図５２は、従来の半導体装置の製造方法を工程順に示す断面図である。特に、サリサイド構造を有するＭＯＳＦＥＴの製造工程を順に示すものである。まず、シリコン基板１０１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜１０２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入を行い、その後、シリコン基板１０１の上面上に、シリコン酸化膜から成るゲート酸化膜１０３及びポリシリコンから成るゲート電極１０４を選択的に形成する。その後、イオン注入を行い、シリコン基板１０１の上面内に不純物領域（以下「エクステンション」と表記する）１０５を形成する（図４６）。
【０００３】
次に、例えばＣＶＤ法により、シリコン酸化膜１０６を全面に堆積した後、シリコン酸化膜１０６上にシリコン窒化膜１０７を堆積する（図４７）。次に、シリコン基板１０１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜１０７及びシリコン酸化膜１０６をこの順にエッチングし、シリコン基板１０１の上面を露出する。これにより、ゲート電極１０４の側壁部に、シリコン酸化膜１０８及びシリコン窒化膜１０９から成るサイドウォール１１０を形成する（図４８）。
【０００４】
次に、ゲート電極１０４及びサイドウォール１１０をマスクとしてイオン注入を行い、露出しているシリコン基板１０１の上面内に不純物領域１１１を形成する。その結果、シリコン基板１０１の上面内には、エクステンション１０５及び不純物領域１１１から成るソース・ドレイン領域１１２が形成される（図４９）。
【０００５】
次に、シリコン酸化膜及びシリコン窒化膜に対して選択性を有する条件下でシリコンの成長を行い（これは、シリコン酸化膜上及びシリコン窒化膜上にはシリコンが成長せず、その他の領域上にはシリコンが成長する条件下での結晶成長を意味する。）、ゲート電極１０４の上面上にシリコン成長層１１３を形成するとともに、不純物領域１１１が形成されている部分のシリコン基板１０１の上面上にシリコン成長層１１４を形成する（図５０）。
【０００６】
次に、例えばＣＶＤ法によりコバルト１１５を全面に堆積した後（図５１）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１１５とシリコン成長層１１３，１１４とが反応し、コバルトシリサイド１１６，１１７が形成される。その後、未反応のコバルト１１５を除去する（図５２）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【０００７】
従来技術２．
図５３〜図５７は、従来の半導体装置の製造方法を工程順に示す断面図である。特に、一つのウェハ内に用途の異なる複数種類の半導体素子が形成された半導体装置の製造工程を順に示すものである。まず、シリコン基板１０１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜１０２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入を行い、その後、シリコン基板１０１の上面上に、シリコン酸化膜から成るゲート酸化膜１０３及びポリシリコンから成るゲート電極１０４を選択的に形成する。その後、イオン注入を行い、シリコン基板１０１の上面内にエクステンション１０５を形成する（図５３）。
【０００８】
次に、例えばＣＶＤ法により、シリコン酸化膜１０６を全面に堆積する（図５４）。その後、例えばＣＶＤ法により、シリコン酸化膜１０６上にシリコン窒化膜１０７を堆積する（図５５）。次に、シリコン基板１０１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜１０７及びシリコン酸化膜１０６をこの順にエッチングし、シリコン基板１０１の上面を露出する。これにより、シリコン基板１０１のＤＲＡＭ部においては、シリコン酸化膜１０８及びシリコン窒化膜１０９から成るサイドウォール１１０ａがゲート電極１０４の側壁部に形成され、一方、シリコン基板１０１のロジック部においては、シリコン酸化膜１０８及びシリコン窒化膜１０９から成るサイドウォール１１０ｂがゲート電極１０４の側壁部に形成される（図５６）。
【０００９】
次に、ゲート電極１０４及びサイドウォール１１０ａ，１１０ｂをマスクとしてイオン注入を行い、露出しているシリコン基板１０１の上面内に不純物領域１１１を形成する。その結果、シリコン基板１０１の上面内には、エクステンション１０５及び不純物領域１１１から成るソース・ドレイン領域１１２が形成される（図５７）。以上の工程により、シリコン基板１０１のＤＲＡＭ部にはＤＲＡＭ用ＭＯＳＦＥＴが、ロジック部にはロジック用ＭＯＳＦＥＴがそれぞれ作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来技術１に関する問題点．
ＭＯＳＦＥＴの動作の高速化や高周波特性の向上を図るためには、ゲート抵抗やソース・ドレイン抵抗を低減することも重要である。図５２に示したＭＯＳＦＥＴのように、ゲート電極１０４上にコバルトシリサイド１１６等の導電層を形成することによってゲート抵抗は低減されるが、コバルトシリサイド１１６の幅を広げることができれば、ゲート抵抗をさらに低減することが可能となる。
【００１１】
しかし、図５２に示したように、従来のＭＯＳＦＥＴにおいてはコバルトシリサイド１１６の幅はゲート長にほぼ等しいため、コバルトシリサイド１１６の幅を広げるためにはゲート長を広げる必要がある。ところが、ゲート長を広げるためにゲート電極１０４の幅を大きくすると、これに伴ってソース−ドレイン間の距離も大きくなる。その結果、チャネル抵抗が増大してＭＯＳＦＥＴの駆動電流が減少し、却って、ＭＯＳＦＥＴの動作速度や高周波特性が低下するばかりでなく、デバイスの微細化の要求にも反することになるという問題点があった。
【００１２】
また、図５８，５９は、それぞれ図５０のＡ部分及びＢ部分を拡大して示す断面図である。上述したように、シリコン成長層１１４は、シリコン基板１０１の上面上にシリコンを成長させることによって形成される。このとき、特定の面方位が成長速度に影響を及ぼすため、シリコン成長層１１４の端部にはファセットが現れる。図５８には、シリコン成長層１１４のサイドウォール１１０側の端部に現れるファセット１２０ａを、図５９には、シリコン成長層１１４の素子分離絶縁膜１０２側の端部に現れるファセット１２０ｂをそれぞれ示した。なお、図５９にはシリコン酸化膜１０６ａが示されているが、これは、サイドウォール１１０を形成する際の異方性ドライエッチングの際に、素子分離絶縁膜１０２上に堆積されたシリコン酸化膜１０６が素子分離絶縁膜１０２の側壁部に残ったものである。
【００１３】
このファセット１２０ａ，１２０ｂの存在により、シリコン成長層１１４の端部の膜厚は、中央部の膜厚よりも薄くなる。シリコン成長層１１４をシリサイド化してコバルトシリサイド１１７を形成する場合、シリサイド化は、シリコン成長層１１４とコバルト１１５との界面、即ちシリコン成長層１１４の上面から深さ方向に次第に進行する。従って、シリコン成長層１１４の膜厚が薄い端部においては、膜厚が厚い中央部と比較すると、コバルトシリサイド１１７はシリコン基板１０１の内部深くにまで形成されることになる。そのため、シリコン基板１０１の内部深くに形成されたコバルトシリサイド１１７がソース・ドレイン領域１１２を突き抜けないようにするためには、ソース・ドレイン領域１１２を予め深く形成しておく必要がある。このような事情により、従来のＭＯＳＦＥＴの製造方法においては、ソース・ドレイン領域１１２をあまり浅く形成することができず、デバイスの微細化が困難であるという問題点もあった。
【００１４】
従来技術２に関する問題点．
図５７に示したように、シリコン基板１０１には、ＤＲＡＭ用ＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴとが混載して形成されている。ところで、ＤＲＡＭ用ＭＯＳＦＥＴには安定した電気的特性が要求されるため、ソース領域及びドレイン領域を確実に形成するためには、プロセスのばらつきを考慮して不純物領域１１１同士の間の距離はある程度離れていることが望ましい。一方、ロジック用ＭＯＳＦＥＴには高駆動能力が要求されるため、ソース及びドレインの各抵抗値を下げるためには、不純物領域１１１同士の間の距離はできるだけ短い方が望ましい。このように、ＭＯＳＦＥＴに要求される性能がＤＲＡＭ用とロジック用とでは異なることに起因して、不純物領域１１１同士の間の距離を各ＭＯＳＦＥＴに関して個別に設定することができれば望ましい。
【００１５】
しかし、図５７に示したように、従来の半導体装置の製造方法では、ＤＲＡＭ部のサイドウォール１１０ａの幅と、ロジック部のサイドウォール１１０ｂの幅とは互いに等しい。このため、その後のイオン注入により形成されるソース部の不純物領域１１１とドレイン部の不純物領域１１１との間の距離は、ＤＲＡＭ部及びロジック部において同一となり、この要求に応えられないという問題点があった。
【００１６】
本発明はこれらの問題点を解決するために成されたものであり、第１に、サリサイド構造を有するＭＯＳＦＥＴに関して、ゲート長を広げることなく、ゲート電極上に形成された導電層の幅を広げることにより、ゲート抵抗をさらに低減し得る半導体装置及びその製造方法を得ること、及び、基板のソース・ドレイン領域に形成される導電層が基板の内部深くにまで達することを回避することにより、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得ることを目的とする。また、第２に、一つのウェハ内に用途の異なる複数種類の半導体素子が形成される半導体装置に関して、要求される性能に応じてソース部の不純物領域とドレイン部の不純物領域との間の距離を個別に設定し得る半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うようにシリコン窒化膜を形成する工程と、前記シリコン窒化膜を形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上に成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含むことを特徴とする。
【００１８】
また本発明の半導体装置の製造方法は、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うように第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、前記第２のシリコン酸化膜を形成後、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン窒化膜をエッチングして、前記シリコン基板の上面付近で前記シリコン窒化膜が露出するようにサイドウォールを形成する工程と、前記サイドウォールを形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上とに成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含むことを特徴とする。
【００１９】
本発明の半導体装置は、シリコン基板と、前記シリコン基板の上面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート電極の側面および前記シリコン基板の上面に沿って配置されたシリコン窒化膜と、前記シリコン基板の上面上および前記シリコン窒化膜の側面上に配置され、前記シリコン基板の上面上の部分と前記シリコン窒化膜の側面上の部分とが接触しているシリコン成長層とを有することを特徴とする。
【発明の効果】
【００２０】
本発明の半導体装置の製造方法によれば、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造が形成される。積層構造の形成後、シリコン基板の上面と積層構造とを覆うようにシリコン窒化膜が形成される。シリコン窒化膜の形成後、シリコンがシリコン基板の上面上とシリコン窒化膜の露出した表面上に成長され、シリコン窒化膜の露出した表面上に成長したシリコンとシリコン基板の上面上に成長したシリコンとが接触するようにシリコン成長層が形成される。これによって、ファセットの発生を回避することができる。
【００２１】
また本発明の半導体装置の製造方法によれば、シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造が形成される。積層構造の形成後、シリコン基板の上面と積層構造とを覆うように第１のシリコン酸化膜が形成され、第１のシリコン酸化膜上にシリコン窒化膜が形成され、シリコン窒化膜上に第２のシリコン酸化膜が形成される。第２のシリコン酸化膜の形成後、第１のシリコン酸化膜、シリコン窒化膜および第２のシリコン窒化膜がエッチングされて、シリコン基板の上面付近でシリコン窒化膜が露出するようにサイドウォールが形成される。サイドウォールの形成後、シリコンがシリコン基板の上面上とシリコン窒化膜の露出した表面上とに成長され、シリコン窒化膜の露出した表面上に成長したシリコンとシリコン基板の上面上に成長したシリコンとが接触するようにシリコン成長層が形成される。これによって、ファセットの発生を回避することができる。
【００２２】
本発明の半導体装置によれば、半導体装置は、シリコン基板と、シリコン基板の上面上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、ゲート電極の側面およびシリコン基板の上面に沿って配置されたシリコン窒化膜と、シリコン基板の上面上およびシリコン窒化膜の側面上に配置され、シリコン基板の上面上の部分とシリコン窒化膜の側面上の部分とが接触しているシリコン成長層とを有する。これによって、ファセットの発生を回避することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】図７のＡ部分を拡大して示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】図７のＢ部分を拡大して示す断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。
【図２６】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２７】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２８】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図２９】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３０】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３１】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３２】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３３】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３４】本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。
【図３５】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３６】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３７】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３８】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図３９】本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。
【図４０】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４４】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４５】本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。
【図４６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４８】従来の半導体装置の製造方法を工程順に示す断面図である。
【図４９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５３】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５４】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５５】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５６】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５７】従来の半導体装置の製造方法を工程順に示す断面図である。
【図５８】図５０のＡ部分を拡大して示す断面図である。
【図５９】図５０のＢ部分を拡大して示す断面図である。
【発明を実施するための形態】
【００２４】
実施の形態１．
図１〜図９は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板１の素子分離領域にシリコン酸化膜又はシリコン酸窒化膜から成る素子分離絶縁膜２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入を行い、その後、シリコン基板１の上面上に、ゲート酸化膜３及びゲート電極４がこの順に積層された積層構造を選択的に形成する。ここで、ゲート酸化膜３は例えばシリコン酸化膜から成り、ゲート電極４は例えばポリシリコンから成る。また、ゲート電極４の幅（ゲート長にほぼ等しい）は、０．１μｍ程度とする。その後、ゲート電極４をマスクとしてイオン注入を行い、シリコン基板１の上面内にエクステンション５を形成する（図１）。
【００２５】
次に、例えばＣＶＤ法によりシリコン酸化膜６を全面に堆積した後、シリコン酸化膜６上にシリコン窒化膜７を堆積する（図２）。シリコン酸化膜６は、シリコン窒化膜７とシリコン基板１とが接触することを防止するための下地酸化膜であり、０．０１μｍ程度の膜厚を有していればよい。但し、後述するシリコン成長層１５，１６を０．１μｍ程度の膜厚に形成する場合は、シリコン酸化膜６は最大０．０５μｍ程度の膜厚に形成することができる。また、シリコン窒化膜７は、０．０５μｍ程度の膜厚に堆積すればよい。
【００２６】
次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜７及びシリコン酸化膜６をこの順にエッチングし、シリコン基板１の上面を露出する。このとき、ゲート電極４の側壁部には、シリコン窒化膜９及びシリコン酸化膜８が残る（図３）。
【００２７】
次に、例えばＣＶＤ法により、０．０５μｍ程度の膜厚を有するシリコン酸化膜１０を全面に堆積する（図４）。次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン酸化膜１０をエッチングし、シリコン基板１の上面を露出する。これにより、ゲート電極４の側壁部には、シリコン酸化膜８，１１及びシリコン窒化膜９から成るサイドウォール１２が形成される（図５）。
【００２８】
次に、ゲート電極４及びサイドウォール１２をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、シリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４が形成される（図６）。
【００２９】
次に、シリコン酸化膜に対して選択性を有する条件下で、シリコンの成長を行う。これは、シリコン酸化膜上にはシリコンが成長せず、その他の領域上にはシリコンが成長する条件下でのシリコン成長を意味する。この条件としては、例えば、ジシランガスを用いて、流量０．１〜２sccm、温度５５０〜７００℃、圧力１×１０-5〜１×１０-4Torr等の条件が考えられる。ここで、従来技術ではシリコン窒化膜に対しても選択性を有する条件下でシリコン成長を行ったが、シリコン窒化膜に対して選択性を持たせるためには塩素ガス等を使用する必要がある。従って、シリコン窒化膜に対しては選択性を持たせない本実施の形態１に係るプロセスの方が従来技術よりも簡便である。
【００３０】
これにより、シリコン窒化膜９の上面上、ゲート電極４の上面上、及び不純物領域１３が形成されている部分のシリコン基板１の上面上に、それぞれシリコンが成長する（図７）。ところで、図７に示すように、シリコン窒化膜９の上面とゲート電極４の上面との間には、シリコン酸化膜８の上面が存在する。しかし、シリコンは、ゲート電極４の上面の法線方向のみならず、ゲート長方向（図７において、紙面の左右方向に相当する）にも成長する。このため、このゲート長方向へのシリコン成長によって、シリコン窒化膜９の上面上に成長したシリコンと、ゲート電極４の上面上に成長したシリコンとが互いに接触する。その結果、シリコン窒化膜９の上面からゲート電極４の上面に延在するシリコン成長層１５を形成することができる。また、不純物領域１３が形成されている部分のシリコン基板１の上面上には、シリコン成長層１６が形成される。シリコン成長層１５，１６の膜厚は、０．１μｍ程度あれば十分である。なお、シリコン窒化膜９のゲート電極４と反対側の側面はシリコン酸化膜１１によって覆われているため、この部分にシリコンが成長することはない。即ち、シリコン酸化膜１１は、シリコン成長層１５とシリコン成長層１６とが互いに接触するのを回避する機能を有する。
【００３１】
次に、例えばＣＶＤ法によりコバルト１７を全面に堆積した後（図８）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１７とシリコン成長層１５，１６とが反応し、コバルトシリサイド１８，１９が形成される。その後、コバルト１７とシリコン成長層１５，１６とが接触していない部分の未反応のコバルト１７を除去する（図９）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００３２】
このように本実施の形態１に係る半導体装置の製造方法によれば、ゲート電極４の上部に、ゲート電極４の幅Ｗ１よりも広い幅Ｗ２を有するコバルトシリサイド１８を形成することができる（図９）。ここで、コバルトシリサイド１８の抵抗値は、ゲート電極４の材質たるポリシリコンの抵抗値よりも十分小さいため、ゲート抵抗は、ほぼコバルトシリサイド１８の幅及び膜厚によって決定される。例えば、ゲート長Ｗ１が０．１μｍ、サイドウォール１２の幅が０．０５μｍ、シリコン酸化膜１１の幅が０．００５μｍ（シリコン酸化膜１１の上記機能上、この程度の膜厚で十分である）である場合、コバルトシリサイド１８の幅Ｗ２は約１．９０μｍとなり、Ｗ１よりも約０．０９μｍだけ長くなる。これにより、ゲート抵抗をほぼ半分に低減することができる。このように本実施の形態１に係る半導体装置の製造方法によれば、ゲート長を広げることなくゲート抵抗を低減することが可能となる。
【００３３】
なお、サイドウォール１２の構造に関して、サイドウォール１２の上面においてシリコン窒化膜９の上面が露出する部分と、ゲート電極４の上面との間に、シリコン酸化膜８の上面が露出する部分が必ずしも存在する必要はない。従って、サイドウォール１２の構造としては、その上面において、少なくとも、シリコン窒化膜９が露出する部分と、この部分よりも外側においてシリコン酸化膜１１が露出する部分とが存在すればよい。
【００３４】
以下、本実施の形態１に係る半導体装置及びその製造方法の変形例について説明する。特に断らない限り、下記変形例は、後述する各実施の形態についても適用可能である。
【００３５】
一般的にシリコン成長を行う場合、ポリシリコン上に成長させた場合はポリシリコンから成るシリコン成長層が形成され、単結晶シリコン上に成長させた場合は単結晶から成るシリコン成長層が形成される。従って、以上の説明によると、シリコン成長層１５はポリシリコンによって構成され、シリコン成長層１６は単結晶シリコンによって構成されることになる。しかし、シリコンであればその形態は問わず、単結晶シリコン、ポリシリコン、アモルファスシリコンのいずれであってもよい。さらに、以上の説明ではシリコン成長層１５，１６をシリサイド化することにより導電層としたが、シリコン成長層１５，１６を形成した後の工程において、シリコン成長層１５，１６に不純物をドーピングすることによって導電層を形成してもよい。
【００３６】
また、コバルトシリサイド１８，１９の代わりに、チタンシリサイド、ニッケルシリサイド、タングステンシリサイド等の他のシリサイドを形成してもよい。さらに、シリコン成長層１５，１６を形成してからこれをシリサイド化するという一連の工程の代わりに、モリブデンやタングステン等の金属を、シリコン酸化膜に対して選択性を有する条件下で成長させてもよい。この場合は、シリサイド化する工程を省略することができる。
【００３７】
また、シリコン成長層１５，１６は、ゲルマニウム、あるいはシリコンとゲルマニウムとの化合物であってもよい。
【００３８】
また、例えば図９に示したように、シリコン窒化膜９のゲート電極４と反対側の側面は、絶縁膜であるシリコン酸化膜１１によって覆われている。従って、シリコン窒化膜９の代わりに、シリコン窒化酸化膜等の他の絶縁膜、あるいは、ポリシリコン、ゲルマニウム、シリコンゲルマニウムの半導体や、上記各種シリサイド、金属等を形成した場合であっても、ゲートとソース・ドレインとのショートは起こらない。但し、後述する実施の形態２に関しては、シリコン窒化膜９の代わりにサリサイドや金属等の導電体を形成することはできない。
【００３９】
また、サイドウォール１２の上面構造に関して、シリコン窒化膜９の露出部分の上面と、シリコン酸化膜８，１１の各露出部分の上面とが必ずしも一致している必要はない。シリコン窒化膜９の露出部分の上面を上記各露出部分の上面よりも沈ませておくことにより、後に形成されるコバルトシリサイド１８の実効的な幅を広げることができ、ゲート抵抗をさらに低減することができる。
【００４０】
実施の形態２．
図１０は、図７のＡ部分を拡大して示す断面図である。シリコン成長層１６のゲート電極４側の端部に、ファセット２０ａが現れている。本実施の形態２では、このファセット２０ａの発生を回避し得る半導体装置の製造方法を提案する。
【００４１】
図１１〜図１６は、本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態１と同様の方法により図１に示す構造と同様の構造を得た後、例えばＣＶＤ法によりシリコン酸化膜３０を全面に堆積する。その後、例えばＣＶＤ法により、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積する（図１１）。
【００４２】
次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン酸化膜３２、シリコン窒化膜３１、及びシリコン酸化膜３０をこの順にエッチングし、シリコン基板１の上面を露出する。これにより、ゲート電極４の側壁部には、シリコン酸化膜３３，３５及びシリコン窒化膜３４から成るサイドウォール３６が形成される（図１２）。図１２に示すように、サイドウォール３６のゲート電極４と反対側の側面には、シリコン基板１の上面付近に、シリコン窒化膜３４の側面が露出する部分が存在する。また、サイドウォール３６の上面には、シリコン窒化膜３４の上面が露出する部分と、この部分よりもゲート電極４と反対側の領域においてシリコン酸化膜３５が露出する部分とが存在する。
【００４３】
次に、ゲート電極４及びサイドウォール３６をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、シリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４が形成される（図１３）。
【００４４】
次に、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行う。これにより、シリコン窒化膜３４の上面上、ゲート電極４の上面上、不純物領域１３が形成されている部分のシリコン基板１の上面上、及びサイドウォール３６の側面において露出するシリコン窒化膜３４の側面上に、それぞれシリコンが成長する（図１４）。ところで、図１４に示すように、シリコン窒化膜３４の上面とゲート電極４の上面との間には、シリコン酸化膜３３の上面が存在する。しかし、ゲート長方向へのシリコン成長によって、シリコン窒化膜３４の上面上に成長したシリコンと、ゲート電極４の上面上に成長したシリコンとが互いに接触し、その結果、シリコン窒化膜３４の上面からゲート電極４の上面に延在するシリコン成長層１５を形成することができる。また、不純物領域１３が形成されている部分のシリコン基板１の上面上にはシリコン成長層１６が形成され、シリコン窒化膜３４の側面上にはシリコン成長層３７が形成される。そして、これらのシリコン成長層１６，３７は互いに接触している。なお、シリコン窒化膜３４のゲート電極４と反対側の側面はシリコン酸化膜３５によって覆われているため、この部分にシリコンが成長することはない。即ち、シリコン酸化膜３５は、シリコン成長層１５とシリコン成長層１６，３７とが互いに接触するのを回避する機能を有する。
【００４５】
次に、例えばＣＶＤ法によりコバルト１７を全面に堆積した後（図１５）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１７とシリコン成長層１５，１６，３７とが反応し、コバルトシリサイド１８，３８が形成される。その後、コバルト１７とシリコン成長層１５，１６，３７とが接触していない部分の未反応のコバルト１７を除去する（図１６）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００４６】
このように本実施の形態２に係る半導体装置の製造方法によれば、サイドウォール３６の側面に、シリコン窒化膜３４の側面が露出する部分が存在するため、シリコンを成長させることにより、この部分にもシリコン成長層３７が形成される。そして、このシリコン窒化膜３４の側面が露出する部分は、シリコン基板１の上面付近に形成されているため、シリコン成長層３７は、シリコン基板１上に成長したシリコン成長層１６に接触する。従って、図１０に示したファセット２０ａの発生を回避することができる。
【００４７】
実施の形態３．
図１７は、図７のＢ部分を拡大して示す断面図である。シリコン成長層１６のゲート電極４と反対側の端部に、ファセット２０ｂが現れている。なお、素子分離絶縁膜２の側壁部に形成されているシリコン酸化膜６ａは、図３に示したシリコン酸化膜８及びシリコン窒化膜９を形成する際の異方性ドライエッチングの際に、素子分離絶縁膜２上に堆積されたシリコン酸化膜６が素子分離絶縁膜２の側壁部に残ったものである。本実施の形態３では、このファセット２０ｂの発生を回避し得る半導体装置の製造方法を提案する。
【００４８】
図１８〜図２５は、本発明の実施の形態３に係る半導体装置の製造方法を工程順に示す断面図である。特に、上記実施の形態２に係る半導体装置の製造方法を基礎としており、以下、これとの相違点を中心に説明する。まず、上記実施の形態１と同様の方法により図１に示す構造と同様の構造を得た後、熱酸化法により、シリコン基板１の上面上と、ゲート電極４の側面及び上面上とに、熱酸化膜４０を形成する。その後、例えばＣＶＤ法により、熱酸化膜４０上にシリコン窒化膜３１を堆積し、さらに、シリコン窒化膜３１上にシリコン酸化膜３２を堆積する（図１８）。
【００４９】
次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン酸化膜３２、シリコン窒化膜３１、及び熱酸化膜４０をこの順にエッチングし、シリコン基板１の上面を露出する。これにより、ゲート電極４の側壁部には、シリコン酸化膜３３，３５及びシリコン窒化膜３４から成るサイドウォール３６が形成される（図１９）。図２０は、図１９のＣ部分を拡大して示す断面図である。素子分離絶縁膜２の一部はシリコン基板１の上面よりも突出している。このため、素子分離絶縁膜２の側壁部には、シリコン酸化膜３３，３５及びシリコン窒化膜３４を形成する際の異方性ドライエッチングの際に素子分離絶縁膜２の側壁部に残った、熱酸化膜３３ａ及びシリコン窒化膜３４ａが存在する。
【００５０】
次に、ゲート電極４及びサイドウォール３６をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、シリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４が形成される（図２１）。
【００５１】
次に、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行う。これにより、シリコン窒化膜３４の上面上、ゲート電極４の上面上、不純物領域１３が形成されている部分のシリコン基板１の上面上、サイドウォール３６の側面において露出するシリコン窒化膜３４の側面上、及び、素子分離絶縁膜２の側壁部に残ったシリコン窒化膜３４ａの表面上に、それぞれシリコンが成長する（図２２）。図２３は、図２２のＤ部分を拡大して示す断面図である。図２３に示すように、シリコン窒化膜３４ａの表面上に形成されたシリコン成長層４１は、シリコン基板１上に形成されたシリコン成長層１６に接触している。
【００５２】
次に、例えばＣＶＤ法によりコバルト１７を全面に堆積した後（図２４）、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行う。これによりコバルト１７とシリコン成長層１５，１６，３７，４１とが反応し、コバルトシリサイド１８，４２が形成される。その後、コバルト１７とシリコン成長層１５，１６，３７，４１とが接触していない部分の未反応のコバルト１７を除去する（図２５）。以上の工程により、サリサイド構造を有するＭＯＳＦＥＴが作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００５３】
なお、以上の説明では上記実施の形態２に係る半導体装置の製造方法を基礎として述べたが、上記実施の形態１に係る半導体装置の製造方法を基礎として、本実施の形態３に係る半導体装置の製造方法を実行することもできる。
【００５４】
このように本実施の形態３に係る半導体装置の製造方法によれば、素子分離絶縁膜２の側壁部にシリコン窒化膜３４ａが存在するため、シリコンを成長させることにより、この部分にもシリコン成長層４１が形成される。そして、図２４に示したように、このシリコン成長層４１は、シリコン基板１上に成長したシリコン成長層１６に接触する。従って、図１７に示したファセット２０ｂの発生を回避することができる。
【００５５】
その結果、シリコン成長層１６，３７，４１の各上面と、シリコン基板１の上面との間の距離が長くなり、コバルトシリサイド４２はシリコン基板１の内部深くにまで達しないため、ソース・ドレイン領域１４を浅く形成することができ、半導体装置の微細化を図ることができる。
【００５６】
実施の形態４．
本実施の形態４は、一つのウェハ内に用途の異なる複数種類の半導体素子が形成された半導体装置の製造方法に関するものである。特に、シリコン基板のＤＲＡＭ部にＤＲＡＭ用ＭＯＳＦＥＴを、ロジック部にロジック用ＭＯＳＦＥＴをそれぞれ形成する場合を例にとり説明する。
【００５７】
図２６〜図３４は、本発明の実施の形態４に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板１の素子分離領域にシリコン酸化膜から成る素子分離絶縁膜２を形成した後、ウェルやチャネル（図示しない）等を形成するためのイオン注入をシリコン基板１の全面に関して行う。その後、ＤＲＡＭ部におけるシリコン基板１の上面上に、ゲート酸化膜３及びゲート電極４ａがこの順に積層された積層構造を選択的に形成するとともに、ロジック部におけるシリコン基板１の上面上に、ゲート酸化膜３及びゲート電極４ｂがこの順に積層された積層構造を選択的に形成する。ここで、ゲート酸化膜３は例えばシリコン酸化膜から成り、ゲート電極４ａ，４ｂは例えばポリシリコンから成る。また、ゲート電極４ａ，４ｂの幅（ゲート長にほぼ等しい）は、０．１μｍ程度とする。その後、ゲート電極４ａ，４ｂをマスクとして、シリコン基板１の全面に関してイオン注入を行い、シリコン基板１の上面内にエクステンション５を形成する（図２６）。
【００５８】
次に、例えばＣＶＤ法によりシリコン酸化膜６を全面に堆積した後（図２７）、シリコン酸化膜６上にシリコン窒化膜７を堆積する（図２８）。シリコン酸化膜６は、シリコン窒化膜７とシリコン基板１とが接触することを防止するための下地酸化膜であり、０．０１μｍ程度の膜厚を有していればよい。また、シリコン窒化膜７は、０．０５μｍ程度の膜厚に堆積すればよい。
【００５９】
次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜７及びシリコン酸化膜６をこの順にエッチングし、シリコン基板１の上面を露出する。このとき、ゲート電極４ａ，４ｂの各側壁部には、シリコン窒化膜９及びシリコン酸化膜８が残る（図２９）。
【００６０】
次に、例えばＣＶＤ法により、０．０５μｍ程度の膜厚を有するシリコン酸化膜１０を全面に堆積する（図３０）。次に、シリコン基板１の深さ方向にエッチングレートの高い異方性ドライエッチング法により、シリコン窒化膜１０をエッチングし、シリコン基板１の上面を露出する（図３１）。このとき、図３１に示すように、シリコン窒化膜９のゲート電極４ａ，４ｂと反対側の側壁部には、シリコン酸化膜１１が残る。
【００６１】
次に、写真製版法により、シリコン基板１のＤＲＡＭ部にレジスト５０を形成する（図３２）。次に、レジスト５０によって覆われていないロジック部のシリコン酸化膜１１を、例えばフッ酸等によって除去する。その後、レジスト５０を除去する（図３３）。図３３に示すように、シリコン基板１のＤＲＡＭ部におけるゲート電極４ａの側壁部には、シリコン酸化膜８，１１及びシリコン窒化膜９から成るサイドウォール１２ａが形成されており、一方、ロジック部におけるゲート電極４ｂの側壁部には、シリコン酸化膜８及びシリコン窒化膜９から成るサイドウォール１２ｂが形成されている。
【００６２】
次に、ゲート電極４ａ，４ｂ、シリコン酸化膜８，１１、及びシリコン窒化膜９をマスクとしてイオン注入を行い、露出しているシリコン基板１の上面内に不純物領域１３を形成する。その結果、ＤＲＡＭ部及びロジック部におけるシリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４がそれぞれ形成される（図３４）。以上の工程により、シリコン基板１のＤＲＡＭ部にはＤＲＡＭ用ＭＯＳＦＥＴが、ロジック部にはロジック用ＭＯＳＦＥＴがそれぞれ作製される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００６３】
このように本実施の形態４に係る半導体装置の製造方法によれば、ＤＲＡＭ用ＭＯＳＦＥＴのサイドウォール１２ａの幅は、シリコン酸化膜８，１１の幅とシリコン窒化膜９の幅との合計となり、一方、ロジック用ＭＯＳＦＥＴのサイドウォール１２ｂの幅は、シリコン酸化膜８の幅とシリコン窒化膜９の幅との合計となる。即ち、ＤＲＡＭ用ＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴとで、サイドウォールの幅を異なる値に設定することができる。その結果、ソース部における不純物領域１３と、ドレイン部における不純物領域１３との間の距離を、ＤＲＡＭ用ＭＯＳＦＥＴとロジック用ＭＯＳＦＥＴとで異ならせることができる。従って、ＤＲＡＭ用ＭＯＳＦＥＴではこの距離を大きくすることで安定した電気的特性を得ることができ、一方、ロジック用ＭＯＳＦＥＴではこの距離を小さくすることで高駆動能力を得ることができる。
【００６４】
実施の形態５．
本実施の形態５は、上記実施の形態４に係る半導体装置の製造方法と、上記実施の形態１に係る半導体装置の製造方法との組み合わせに係るものである。
【００６５】
図３５〜図３９は、本発明の実施の形態５に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態４と同様の方法により、図３１に示す構造と同様の構造を得る。その後、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６を形成する（図３５）。
【００６６】
次に、写真製版法により、シリコン基板１のＤＲＡＭ部にレジスト５０ａを形成する（図３６）。次に、レジスト５０ａによって覆われていないロジック部のシリコン酸化膜１１を、例えばフッ酸等によって除去する（図３７）。図３７に示すように、シリコン基板１のＤＲＡＭ部におけるゲート電極４ａの側壁部には、シリコン酸化膜８，１１及びシリコン窒化膜９から成るサイドウォール１２ａが形成されており、一方、ロジック部におけるゲート電極４ｂの側壁部には、シリコン酸化膜８及びシリコン窒化膜９から成るサイドウォール１２ｂが形成されている。
【００６７】
次に、レジスト５０ａを除去した後、イオン注入を行い、シリコン基板１の上面内に不純物領域１３を形成する。その結果、ＤＲＡＭ部及びロジック部におけるシリコン基板１の上面内には、エクステンション５及び不純物領域１３から成るソース・ドレイン領域１４がそれぞれ形成される（図３８）。
【００６８】
次に、例えばＣＶＤ法によりコバルト（図示しない）を全面に堆積した後、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行い、コバルトシリサイド１８，１９を形成する。その後、未反応のコバルトを除去する（図３９）。以上の工程により、サリサイド構造を有するＤＲＡＭ用ＭＯＳＦＥＴ及びロジック用ＭＯＳＦＥＴが、それぞれシリコン基板１のＤＲＡＭ部及びロジック部に形成される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００６９】
このように本実施の形態５に係る半導体装置の製造方法によれば、ゲート電極４ａ，４ｂ上にコバルトシリサイド１８をそれぞれ形成することにより、ＤＲＡＭ用ＭＯＳＦＥＴ及びロジック用ＭＯＳＦＥＴの各ゲート抵抗をそれぞれ低減でき、しかも、ＤＲＡＭ用ＭＯＳＦＥＴのサイドウォール１２ａの幅と、ロジック用ＭＯＳＦＥＴのサイドウォール１２ｂの幅とを個別に設定することが可能となる。
【００７０】
実施の形態６．
本実施の形態６は、上記実施の形態４に係る半導体装置の製造方法と、上記実施の形態１に係る半導体装置の製造方法との組み合わせに係るものであり、特に、１つのシリコン基板１に形成されるＤＲＡＭ用ＭＯＳＦＥＴ及びロジック用ＭＯＳＦＥＴのうち、ＤＲＡＭ用ＭＯＳＦＥＴのみに上記実施の形態１に係る半導体装置の製造方法を適用するものである。
【００７１】
図４０〜図４５は、本発明の実施の形態６に係る半導体装置の製造方法を工程順に示す断面図である。まず、上記実施の形態４と同様の方法により、図３４に示す構造と同様の構造を得た後、例えばＣＶＤ法により、シリコン酸化膜５１を全面に堆積する（図４０）。
【００７２】
次に、写真製版法により、シリコン基板１のロジック部にレジスト５２を形成する（図４１）。次に、レジスト５２によって覆われていないＤＲＡＭ部のシリコン酸化膜５１を、例えばフッ酸等によって除去する（図４２）。次に、レジスト５２を除去した後、上記実施の形態１と同様にシリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン基板１のＤＲＡＭ部において、シリコン成長層１５，１６を形成する（図４３）。
【００７３】
次に、例えばＣＶＤ法により、コバルト１７を全面に堆積する（図４４）。次に、窒素やアルゴン等の不活性ガス雰囲気中で熱処理を行い、コバルトシリサイド１８，１９を形成する。その後、未反応のコバルト１７を除去する。また、シリコン酸化膜５１を例えばフッ酸等によって除去する（図４５）。以上の工程により、サリサイド構造を有するＤＲＡＭ用ＭＯＳＦＥＴ、及びロジック用ＭＯＳＦＥＴが、それぞれシリコン基板１のＤＲＡＭ部及びロジック部に形成される。その後、層間絶縁膜の形成工程や配線工程等のプロセスを経て、デバイスが完成する。
【００７４】
このように本実施の形態６に係る半導体装置の製造方法によれば、ゲート電極４ａ上にコバルトシリサイド１８を形成することにより、ＤＲＡＭ用ＭＯＳＦＥＴのゲート抵抗を低減でき、しかも、ＤＲＡＭ用ＭＯＳＦＥＴのサイドウォール１２ａの幅と、ロジック用ＭＯＳＦＥＴのサイドウォール１２ｂの幅とを個別に設定することが可能となる。
【符号の説明】
【００７５】
１ シリコン基板、２ 素子分離絶縁膜、３ ゲート酸化膜、４，４ａ，４ｂ ゲート電極、８，１１，３３，３５，５１ シリコン酸化膜、９，３４，３４ａ シリコン窒化膜、１２，１２ａ，１２ｂ，３６ サイドウォール、１３ 不純物領域、１４ ソース・ドレイン領域、１５，１６，３７，４１ シリコン成長層、１７ コバルト、１８，１９，３８，４２ コバルトシリサイド、２０ａ，２０ｂ ファセット、４０ 熱酸化膜。
【特許請求の範囲】
【請求項１】
シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、
前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うようにシリコン窒化膜を形成する工程と、
前記シリコン窒化膜を形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上に成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、
前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うように第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜を形成後、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン窒化膜をエッチングして、前記シリコン基板の上面付近で前記シリコン窒化膜が露出するようにサイドウォールを形成する工程と、
前記サイドウォールを形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上とに成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含む、半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜は、前記ゲート電極の側面および前記シリコン基板の上面に沿って形成され、
前記シリコン窒化膜の前記シリコン基板の上面付近で露出する部分は、前記サイドウォールを形成する工程で前記シリコン窒化膜をエッチングするときに露出される、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記シリコンの成長は、前記シリコン酸化膜上にはシリコンが成長しない条件下で行われる、請求項１乃至請求項３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記サイドウォールを形成する工程は、前記ゲート電極の上面を露出させる工程と前記シリコン窒化膜の上面を露出させる工程とを含み、
前記シリコン成長層を形成する工程は、前記ゲート電極の上面上と前記前記シリコン窒化膜の上面上とに前記シリコンをそれぞれ成長させて、前記ゲート電極の上面上に成長した前記シリコンと前記シリコン窒化膜の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程を含む、請求項１乃至請求項４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
シリコン基板と、
前記シリコン基板の上面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート電極の側面および前記シリコン基板の上面に沿って配置されたシリコン窒化膜と、
前記シリコン基板の上面上および前記シリコン窒化膜の側面上に配置され、前記シリコン基板の上面上の部分と前記シリコン窒化膜の側面上の部分とが接触しているシリコン成長層とを有する、半導体装置。
【請求項７】
前記シリコン窒化膜と前記シリコン基板の上面との間にシリコン酸化膜を有し、
前記シリコン成長層の膜厚は、前記シリコン酸化膜の膜厚よりも大きい、請求項６に記載の半導体装置。
【請求項１】
シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、
前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うようにシリコン窒化膜を形成する工程と、
前記シリコン窒化膜を形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上に成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
シリコン基板の上面上にゲート絶縁膜とゲート電極との積層構造を形成する工程と、
前記積層構造を形成後、前記シリコン基板の上面と前記積層構造とを覆うように第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に第２のシリコン酸化膜を形成する工程と、
前記第２のシリコン酸化膜を形成後、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン窒化膜をエッチングして、前記シリコン基板の上面付近で前記シリコン窒化膜が露出するようにサイドウォールを形成する工程と、
前記サイドウォールを形成する工程の後、シリコンを前記シリコン基板の上面上と前記シリコン窒化膜の露出した表面上とに成長させ、前記シリコン窒化膜の露出した表面上に成長した前記シリコンと前記シリコン基板の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程とを含む、半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜は、前記ゲート電極の側面および前記シリコン基板の上面に沿って形成され、
前記シリコン窒化膜の前記シリコン基板の上面付近で露出する部分は、前記サイドウォールを形成する工程で前記シリコン窒化膜をエッチングするときに露出される、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記シリコンの成長は、前記シリコン酸化膜上にはシリコンが成長しない条件下で行われる、請求項１乃至請求項３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記サイドウォールを形成する工程は、前記ゲート電極の上面を露出させる工程と前記シリコン窒化膜の上面を露出させる工程とを含み、
前記シリコン成長層を形成する工程は、前記ゲート電極の上面上と前記前記シリコン窒化膜の上面上とに前記シリコンをそれぞれ成長させて、前記ゲート電極の上面上に成長した前記シリコンと前記シリコン窒化膜の上面上に成長した前記シリコンとが接触するようにシリコン成長層を形成する工程を含む、請求項１乃至請求項４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
シリコン基板と、
前記シリコン基板の上面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート電極の側面および前記シリコン基板の上面に沿って配置されたシリコン窒化膜と、
前記シリコン基板の上面上および前記シリコン窒化膜の側面上に配置され、前記シリコン基板の上面上の部分と前記シリコン窒化膜の側面上の部分とが接触しているシリコン成長層とを有する、半導体装置。
【請求項７】
前記シリコン窒化膜と前記シリコン基板の上面との間にシリコン酸化膜を有し、
前記シリコン成長層の膜厚は、前記シリコン酸化膜の膜厚よりも大きい、請求項６に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【公開番号】特開２０１０−１２３９８１（Ｐ２０１０−１２３９８１Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００９−２９８２３２（Ｐ２００９−２９８２３２）
【出願日】平成２１年１２月２８日（２００９．１２．２８）
【分割の表示】特願平１０−３６９０９１の分割
【原出願日】平成１０年１２月２５日（１９９８．１２．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２１年１２月２８日（２００９．１２．２８）
【分割の表示】特願平１０−３６９０９１の分割
【原出願日】平成１０年１２月２５日（１９９８．１２．２５）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
[ Back to top ]