【課題】平坦性を確保しつつ、結晶性の高い半導体膜を有する、ＳＯＩ基板の作製方法を提供することを、目的の一とする。
【解決手段】分離により絶縁膜上に単結晶の半導体膜を形成した後、該半導体膜の表面に存在する自然酸化膜を除去し、半導体膜に対して第１のレーザ光の照射を行う。第１のレーザ光の照射は、希ガス雰囲気下、窒素雰囲気下または減圧雰囲気下にて、半導体膜の任意の一点におけるレーザ光のショット数を７以上、より好ましくは１０以上１００以下とする。そして、第１のレーザ光の照射を行った後、半導体膜に対して第２のレーザ光の照射を行う。第２のレーザ光の照射は、希ガス雰囲気下、窒素雰囲気下または減圧雰囲気下にて、半導体膜の任意の一点におけるレーザ光のショット数を０より大きく２以下とする。 （もっと読む）

【課題】本発明の目的は、さらに精度良く微細な複数のメモリセルと、高性能な複数のトランジスタと、を形成しつつ、複数の工程を１つの工程に集約させることを可能にする、不揮発性半導体記憶装置とその製造方法を提供するものである。
【解決手段】シリコン基板上に、ゲート絶縁膜用膜と浮遊ゲート電極膜用膜とゲート電極間絶縁膜用膜と制御ゲート電極膜用膜と、を積層し、制御ゲート電極膜用膜をエッチングして、同一の幅を有する複数の制御ゲート電極膜を形成する。この複数の制御ゲート電極膜の任意の数のもの毎を、それぞれトランジスタ単位となし、各トランジスタ単位におけるゲート電極間絶縁膜と浮遊ゲート電極膜とゲート絶縁膜とを形成する。各トランジスタ単位において、複数の制御ゲート電極膜に沿って形成したコンタクトホールに、コンタクトを埋め込んで、トランジスタを形成する。 （もっと読む）

【課題】高速度ＭＯＳＦＥＴを形成するための半導体デバイス技術が要請されている。
【解決手段】トランジスタゲートサイドウォールスペーサ（２７）に埋め込まれた導電層（２４）を形成することによって高速ＭＯＳトランジスタ（３２）は、用意される。この埋め込まれた導電層（２４）は、トランジスタ（３２）のゲート電極（１８）とソース／ドレイン領域（２８）から電気的に絶縁している。埋め込まれた導電層（２４）は、ソース／ドレイン伸長領域（３０）を覆うように配置され、ソース／ドレイン領域（２８）直列抵抗を低くすることでソース／ドレイン伸長領域内に電荷を蓄積する。 （もっと読む）

【課題】メモリセルや、高電圧トランジスタや、高性能トランジスタなどの、異なるタイプのトランジスタを、同一基板上に形成することが可能なフラッシュメモリ等の半導体装置を提供する。
【解決手段】高電圧トランジスタは、誘電膜２０で覆われた第１のポリシリコン層２２により形成される。誘電膜２０上の第２のポリシリコン層２４は、トランジスタのゲート２２上に側壁スペーサ２４を形成するためにエッチングされる。側壁スペーサ２４は、ソースおよびドレイン３２を形成し、そして、サブリソグラフィックな軽度にドープされたドレイン３４を画定するために使用される。スペーサ２４を取り除いた後、下地の誘電膜２０は、軽度にドープされたドレイン３４を保護することができる。 （もっと読む）

【課題】しきい値電圧の絶対値が互いに異なる複数のＭＩＳトランジスタが用いられる場合において、しきい値電圧の絶対値が大きい方のＭＩＳトランジスタの駆動電流の低下を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】第２のｎＭＩＳトランジスタＴ２ｎのしきい値電圧は、第１のｎＭＩＳトランジスタＴ１ｎのしきい値電圧よりも大きく、第２のｎＭＩＳトランジスタＴ２ｎが有する第２のｎＭＩＳ高誘電率膜Ｈ２ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和は、第１のｎＭＩＳトランジスタＴ１ｎが有する第１のｎＭＩＳ高誘電率膜Ｈ１ｎにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。 （もっと読む）

【課題】導電層が基板の内部深くにまで達することを回避して、浅いソース・ドレイン領域を形成することを可能とし、微細化に適した半導体装置及びその製造方法を得る。
【解決手段】シリコン基板１の上面内にエクステンション５を形成した後、シリコン酸化膜３０を全面に堆積し、シリコン酸化膜３０上にシリコン窒化膜３１を、シリコン窒化膜３１上にシリコン酸化膜３２をそれぞれ堆積し、シリコン酸化膜３２、シリコン窒化膜３１及びシリコン酸化膜３０をこの順にエッチングしてサイドウォール３６を形成する。不純物領域１３を形成し、シリコン酸化膜に対して選択性を有する条件下でシリコン成長を行うことにより、シリコン成長層１５，１６，３７を形成する。コバルト１７を全面に堆積した後、熱処理を行うことにより、コバルトシリサイドを形成する。その後、未反応のコバルト１７を除去する。 （もっと読む）

少なくとも二つの異なる仕事関数を有する複数のトランジスタゲートを形成する方法は、異なる幅を有する基板上に第一および第二のトランジスタゲートを形成するステップを含み、第一の幅は第二の幅よりも狭い。材料は、第一および第二のゲート上を含む基板上に堆積される。エッチングチャンバー内で、材料は、第一および第二のゲートの双方の上からエッチングされ、第一のゲートの導電性材料を露出し、第二のゲート上に支持された材料の厚さを減少させ、材料によって被覆された第二のゲートをそのまま残す。エッチング後に、エッチングチャンバー内のそのままの位置で、基板は少なくとも３００℃の基板温度で金属を含むプラズマに対して暴露され、第二のゲートの仕事関数と比較して、第一のゲートの仕事関数を改変するために、第一のゲートへと金属を拡散させる。
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【課題】ガラス基板と単結晶半導体基板とを貼り合わせてＳＯＩ基板を作製する際の縞状の模様（むら）の発生を抑制することを目的の一とする。又は、上記むらの発生を抑えて高品位な半導体装置を提供することを目的の一とする。
【解決手段】単結晶半導体基板に加速されたイオンを照射して単結晶半導体基板に脆化領域を形成し、単結晶半導体基板に形成された絶縁層の表面の、単結晶半導体基板の周縁部に対応する領域に、凹部又は凸部を形成し、絶縁層を介して、単結晶半導体基板とベース基板とを貼り合わせ、熱処理を施すことにより、脆化領域において単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を形成し、単結晶半導体層をパターニングして半導体素子を形成する際に、周縁部に対応する領域の単結晶半導体層を除去する。 （もっと読む）

【課題】結晶粒の大きさばらつきを低減し、均質な半導体膜を提供することを目的の一とする。又は、均質な半導体膜を提供すると共に、低コスト化を図ることを目的の一とする。
【解決手段】非晶質半導体膜を形成したガラス基板を、結晶化に必要な温度以上の処理雰囲気内に導入することにより、処理雰囲気からの熱伝導による急速加熱を行って、非晶質半導体膜を結晶化させる。より具体的には、例えば、あらかじめ処理雰囲気の温度を結晶化に必要な温度まで上昇させた後、半導体膜が形成された基板を上記処理雰囲気に投入する。 （もっと読む）

【課題】良好な結晶性を有し、Ｓ値において高性能な半導体素子を提供する。
【解決手段】脆化層を有する単結晶半導体基板と、ベース基板とを絶縁層を介して貼り合わせ、熱処理によって、脆化層を境として単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を固定し、単結晶半導体層にレーザ光を照射し、単結晶半導体層を部分溶融状態として再単結晶化し、結晶欠陥を修復する。次いで、ｎ型トランジスタとなる島状単結晶半導体層にフォトマスクを用いてチャネルドープし、次いで該フォトマスクを用いて島状単結晶半導体層をエッチバックし、ｐ型トランジスタとなる島状単結晶半導体層の膜厚より薄くなるようにする。 （もっと読む）

【課題】本発明は、これらの問題を解決するためになされたもので、半導体装置の微細化に影響することなく、同一基板上で異なる極性の領域において各々の特性を向上させる処理が可能な半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明による半導体装置の製造方法は、第１領域全体と第２領域全体とを全面に覆うサイドウォール下地膜９を形成する工程と、サイドウォール下地膜９上であって第１ゲート構造および第２ゲート構造の側面にサイドウォール膜１０を形成する工程と、第１領域全体と第２領域全体とを全面に覆うカバー膜１１を形成する工程と、第２領域において、サイドウォール下地膜９およびカバー膜１１を除去し、サイドウォール膜１０に覆われたサイドウォール下地膜９のみ残す工程とを備える。 （もっと読む）

【課題】ソースドレイン部のシリサイド化およびゲート電極のフルシリサイド化を１回で行うとともに、ＣＭＰ処理によるサイドウォールの後退を防ぐことを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、ＳＯＩ層３上にゲート絶縁膜４を介してゲート電極を形成し、ゲート電極両側のＳＯＩ層３上にエピタキシャル層９を形成する。ゲート電極を覆うＣＭＰストッパ膜１１を形成し、ゲート電極の側面においてＣＭＰストッパ膜１１上にサイドウォール１２を形成する。エピタキシャル層９にソースドレイン部１０，１３を形成した後、これらの構造上にアモルファスシリコンからなる層間膜を形成し、ＣＭＰストッパ膜１１表面に達するまで、ＣＭＰ処理により層間膜を除去する。ポリシリコン膜の上部をエッチングした後、ゲート電極の全部と、ソースドレイン部１０，１３の上部とを同時にシリサイド化し、フルシリサイドゲート電極１７を得る。 （もっと読む）

【課題】セルフヒーティングによる誤動作を低減し、より安定した動作を確保することができる信頼性の高い半導体装置を提供する。
【解決手段】半導体素子が有する半導体膜と基板の間に、冷媒を流すための空洞を有する。該空洞は、凹部を有する絶縁膜を半導体膜と基板の間に設けることで形成される。そして該絶縁膜は、空洞内へ冷媒を導入するための開口部と、空洞内から冷媒を排出するための開口部とを少なくとも有する。一方の開口部から導入された冷媒は、空洞内を流れ、他方の開口部から排出される。 （もっと読む）

【課題】本発明は、コンタクトプラグを用いずに異なるトランジスタのゲート電極とドレイン領域とを電気的に接続することを特徴とする。
【解決手段】トレンチ型の素子分離絶縁膜１２によって素子分離された複数の素子領域１３と、各素子領域上に形成されると共に各素子領域に隣接する素子分離絶縁膜１２上まで延長して形成され、多結晶シリコンからなる側壁膜１７を有するゲート電極１４と、各素子領域内に形成されたトランジスタのドレイン領域１８と、素子分離絶縁膜１２上に位置するゲート電極１４の上部及び側壁膜１７上並びに素子分離絶縁膜１２に隣接する異なるトランジスタのドレイン領域１８上に渡って連続して形成された金属シリサイド膜２０と、金属シリサイド膜２０上を含む全面上に形成された層間絶縁膜２１を具備している。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】厚いゲート絶縁膜を形成することに起因する不具合を生じさせることなく、高耐圧デバイスにも適用可能なＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】ドレイン領域はＮ−ドレイン領域３ｄとＮ＋ドレイン領域１１ｄからなる二重拡散構造を備えている。ゲート電極は、ゲート絶縁膜７上に形成された第１ゲート電極９と、第１ゲート電極上９にゲート電極間絶縁膜１１を介して形成された第２ゲート電極１３とからなる。第２ゲート電極１３にゲート配線１３ｇが接続され、第１ゲート電極９にはゲート配線１３ｇは接続されていない。ゲート絶縁膜７とＮ＋ソース領域１１ｓの間の半導体基板１表面にフィールド絶縁膜１５配置されている。第１ゲート電極９のドレイン領域側の端部はフィールド絶縁膜１５上に配置されている。第２ゲート電極１３に印加されるゲート電圧はゲート絶縁膜７とゲート電極間絶縁膜１１で分割される。 （もっと読む）

【課題】ハロー領域により短チャネル効果を抑制し、且つ接合リーク電流の発生や接合容量の増加を抑制することのできる半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、Ｓｉ基板と、前記Ｓｉ基板上にゲート絶縁膜を介して形成されたゲート電極と、前記Ｓｉ基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域を挟んで形成され、導電型不純物を含まない第１のエピタキシャル成長結晶からなるエピタキシャル層と、前記チャネル領域と前記エピタキシャル層の間に形成され、導電型不純物を含む第２のエピタキシャル成長結晶からなる、前記ソース・ドレイン領域と異なる導電型のハロー領域と、を有する。 （もっと読む）

【課題】円柱型構造のトランジスタの特性を向上させる。
【解決手段】導電層の形成された基板において前記導電層上に形成された柱状半導体と、前記柱状半導体の周囲に形成された絶縁層と、前記絶縁層の周囲に形成された一つのトランジスタのゲート電極を有しており、ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする半導体装置を提供することにより、上記課題を解決する。 （もっと読む）

【課題】ＤＲＡＭのメモリセルを微細化して高集積化するとともに高速動作可能な半導体集積回路技術を提供する。
【解決手段】半導体装置の製造方法は、まず、ゲート電極７の上面に窒化シリコン膜８を形成し、その側面に窒化シリコンからなる第１サイドウォールスペーサ１４および酸化シリコンからなる第２サイドウォールスペーサ１５を形成する。次に、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓにおいては接続孔１９，２１が第１サイドウォールスペーサ１４に対して自己整合で開口され、導電体２０およびビット線ＢＬの接続部が形成される。また、ＤＲＡＭのメモリセル領域以外のＮチャネルＭＩＳＦＥＴＱｎ１，Ｑｎ２およびＰチャネルＭＩＳＦＥＴＱｐ１においては、高濃度Ｎ形半導体領域１６，１６ｂおよび高濃度Ｐ形半導体領域１７が第２サイドウォールスペーサ１５に対して自己整合に形成される。 （もっと読む）

【課題】電源電圧の変動等に対する発振周波数の変化を抑制し、より安定な周波数を出力する発振回路を提供する。
【解決手段】第１の端子と第２の端子との間に接続された定電流回路と、電源電圧端子間の電位差によって周波数が変化する電圧制御発振回路と、ｎチャネル型トランジスタと、定電流回路によりゲートソース間電圧が一定となるｐチャネル型トランジスタと、容量と、を有し、ｐチャネル型トランジスタのソースは第１の端子に、ドレインはｎチャネル型トランジスタのドレインおよびゲートに接続され、ｎチャネル型トランジスタのソースは第２の端子に、ゲートは容量を介して第２の端子に接続される発振回路により、安定な周波数を出力する。 （もっと読む）