半導体装置およびその製造方法
【課題】しきい値電圧の絶対値が互いに異なる複数のMISトランジスタが用いられる場合において、しきい値電圧の絶対値が大きい方のMISトランジスタの駆動電流の低下を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】第2のnMISトランジスタT2nのしきい値電圧は、第1のnMISトランジスタT1nのしきい値電圧よりも大きく、第2のnMISトランジスタT2nが有する第2のnMIS高誘電率膜H2nにおけるランタン原子濃度およびマグネシウム原子濃度の和は、第1のnMISトランジスタT1nが有する第1のnMIS高誘電率膜H1nにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。
【解決手段】第2のnMISトランジスタT2nのしきい値電圧は、第1のnMISトランジスタT1nのしきい値電圧よりも大きく、第2のnMISトランジスタT2nが有する第2のnMIS高誘電率膜H2nにおけるランタン原子濃度およびマグネシウム原子濃度の和は、第1のnMISトランジスタT1nが有する第1のnMIS高誘電率膜H1nにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、しきい値電圧が互いに異なる複数のMIS(Metal Insulator Semiconductor)トランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
半導体装置の微細化に対応したゲート絶縁膜の薄膜化によって、ゲート絶縁膜のリーク電流が問題となってくる。これに対処するため、ゲート絶縁膜材料として高誘電率膜(High−k膜)の導入が検討されている。この導入に際して、MISトランジスタのしきい値電圧のピンニング現象が問題となり得る。これに対処するため、たとえば特開2007−329237号公報(特許文献1)によれば、Hf系の高誘電率膜とゲート電極との界面にAl系絶縁膜が挿入されている。
【0003】
また高誘電率膜を有するMISトランジスタのしきい値電圧を制御するために、たとえば特開2006−13092号公報(特許文献2)によれば、MISトランジスタのチャネル領域の不純物濃度が調整される。
【特許文献1】特開2007−329237号公報
【特許文献2】特開2006−13092号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
半導体装置の用途によっては、同一の半導体基板上に、しきい値電圧の絶対値が互いに異なる複数のMISトランジスタを混在させる必要がある。しきい値電圧の絶対値を不純物濃度の調整によって高めるためには、チャネル領域の不純物濃度を高める必要がある。しかしながらチャネル領域の不純物濃度が高くなると不純物散乱によって移動度が低下する。このため複数のMISトランジスタのうち、しきい値電圧の絶対値が大きい方のMISトランジスタの駆動電流が低下するという問題があった。
【0005】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、しきい値電圧の絶対値が互いに異なる複数のMISトランジスタが用いられる場合において、しきい値電圧の絶対値が大きい方のMISトランジスタの駆動電流の低下を抑制することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0006】
本発明の一実施の形態における半導体装置は、第1のnMISしきい値電圧を有する第1のnMISトランジスタと、第2のnMISしきい値電圧を有する第2のnMISトランジスタとを含む。第1のnMISトランジスタは、第1のnMISチャネル領域と、第1のnMIS高誘電率膜と、第1のnMIS金属電極とを有する。第1のnMISチャネル領域は半導体基板上に設けられている。第1のnMIS高誘電率膜は、第1のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する。第1のnMIS金属電極は第1のnMIS高誘電率膜上に設けられている。第2のnMISトランジスタは、第2のnMISチャネル領域と、第2のnMIS高誘電率膜と、第2のnMIS金属電極とを有する。第2のnMISチャネル領域は半導体基板上に設けられている。第2のnMIS高誘電率膜は第2のnMISチャネル領域上に設けられている。第2のnMIS金属電極は第2のnMIS高誘電率膜上に設けられている。第2のnMISしきい値電圧の絶対値は第1のnMISしきい値電圧の絶対値よりも大きく、第2のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は第1のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。
【0007】
本発明の他の実施の形態における半導体装置は、第1のpMISしきい値電圧を有する第1のpMISトランジスタと、第2のpMISしきい値電圧を有する第2のpMISトランジスタとを含む。第1のpMISトランジスタは、第1のpMISチャネル領域と、第1のpMIS高誘電率膜と、第1のpMIS金属電極とを有する。第1のpMISチャネル領域は半導体基板上に設けられている。第1のpMIS高誘電率膜は、第1のpMISチャネル領域上に設けられ、かつアルミニウムを含有する。第1のpMIS金属電極は第1のpMIS高誘電率膜上に設けられている。第2のpMISトランジスタは、第2のpMISチャネル領域と、第2のpMIS高誘電率膜と、第2のpMIS金属電極とを有する。第2のpMISチャネル領域は半導体基板上に設けられている。第2のpMIS高誘電率膜は第2のpMISチャネル領域上に設けられている。第2のpMIS金属電極は第2のpMIS高誘電率膜上に設けられている。第2のpMISしきい値電圧の絶対値は第1のpMISしきい値電圧の絶対値よりも大きく、第2のpMIS高誘電率膜におけるアルミニウム原子濃度は第1のpMIS高誘電率膜におけるアルミニウム原子濃度よりも小さい。
【0008】
本発明の一実施の形態における半導体装置の製造方法は、以下の工程を有する。
半導体基板上にp型不純物を注入することにより、p型の導電型を有する第1および第2のnMISチャネル領域が形成される。第1および第2のnMISチャネル領域上に高誘電率膜が形成される。高誘電率膜のうち第1のnMISチャネル領域上の部分を覆い、かつ高誘電率膜のうち第2のnMISチャネル領域上の部分を露出するように、ランタンおよびマグネシウムの少なくともいずれかを含有するnMISキャップ膜が形成される。第1のnMISチャネル領域上に高誘電率膜およびnMISキャップ膜を介して第1のnMIS金属電極が形成され、かつ第2のnMISチャネル領域上に高誘電率膜を介して第2のnMIS金属電極が形成される。nMISキャップ膜に含有されるランタンおよびマグネシウムの少なくともいずれかが高誘電率膜の第1のnMISチャネル領域上の部分に拡散される。
【0009】
本発明の他の実施の形態における半導体装置の製造方法は、以下の工程を有する。
半導体基板上にn型不純物を注入することにより、n型の導電型を有する第1および第2のpMISチャネル領域が形成される。
【0010】
第1および第2のpMISチャネル領域上に高誘電率膜が形成される。
高誘電率膜のうち第1のpMISチャネル領域上の部分を覆い、かつ高誘電率膜のうち第2のpMISチャネル領域上の部分を露出するように、アルミニウムを含有するpMISキャップ膜が形成される。
【0011】
第1のpMISチャネル領域上に高誘電率膜およびpMISキャップ膜を介して第1のpMIS金属電極が形成され、かつ第2のpMISチャネル領域上に高誘電率膜を介して第2のpMIS金属電極が形成される。
【0012】
pMISキャップ膜に含有されるアルミニウムが高誘電率膜の第1のpMISチャネル領域上の部分に拡散される。
【発明の効果】
【0013】
本発明の一実施の形態における半導体装置およびその製造方法によれば、第2のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は第1のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。これにより、第1のnMIS高誘電率膜を有する第1のnMISトランジスタのしきい値電圧の絶対値に比して、第2のnMIS高誘電率膜を有する第2のnMISトランジスタのしきい値電圧の絶対値を、チャネル領域の不純物濃度を高めなくても大きくすることができる。よって第1のnMISトランジスタのしきい値電圧の絶対値に比して第2のnMISトランジスタのしきい値電圧の絶対値を大きくしつつ、第2のnMISトランジスタの駆動電流の低下を抑制することができる。
【0014】
本発明の他の実施の形態における半導体装置およびその製造方法によれば、第2のpMIS高誘電率膜におけるアルミニウム原子濃度は第1のpMIS高誘電率膜におけるアルミニウム原子濃度よりも小さい。これにより、第1のpMIS高誘電率膜を有する第1のpMISトランジスタのしきい値電圧の絶対値に比して、第2のpMIS高誘電率膜を有する第2のpMISトランジスタのしきい値電圧の絶対値を、チャネル領域の不純物濃度を高めなくても大きくすることができる。よって第1のpMISトランジスタのしきい値電圧の絶対値に比して第2のpMISトランジスタのしきい値電圧の絶対値を大きくしつつ、第2のpMISトランジスタの駆動電流の低下を抑制することができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す部分断面図である。
【0016】
図1を参照して、本実施の形態の半導体装置100nは、第1および第2のnMISトランジスタT1n、T2nを有する。第1および第2のnMISトランジスタT1n、T2nは、半導体基板SB上において素子分離のためのシリコン酸化膜51によって互いに分離されている。第1および第2のnMISトランジスタT1n、T2nのそれぞれは、第1および第2のnMISしきい値電圧を有する。この第2のnMISしきい値電圧の絶対値は、第1のnMISしきい値電圧の絶対値よりも大きい。
【0017】
第1のnMISトランジスタT1nは、第1のnMISチャネル領域Cn1と、第1のnMIS高誘電率膜H1nと、第1のnMIS金属電極M1nと、ゲートポリシリコン層GPSと、1対のn型ソースドレイン領域SDnと、n型ソースドレインエクステンションEXnと、ニッケルシリサイド層SCg、SCsと、オフセットスペーサOSと、シリコン酸化膜SOと、シリコン窒化膜SNとを有する。
【0018】
第2のnMISトランジスタT2nは、第2のnMISチャネル領域Cn2と、第2のnMIS高誘電率膜H2nと、第2のnMIS金属電極M2nと、ゲートポリシリコン層GPSと、1対のn型ソースドレイン領域SDnと、n型ソースドレインエクステンションEXnと、ニッケルシリサイド層SCg、SCsと、オフセットスペーサOSと、シリコン酸化膜SOと、シリコン窒化膜SNとを有する。
【0019】
第1および第2のnMISチャネル領域Cn1、Cn2は、nチャネルを形成するためにp型不純物が添加された領域であって、半導体基板SB上に設けられている。好ましくは、第1および第2のnチャネル領域Cn1、Cn2の各々の不純物濃度は同じである。
【0020】
第1および第2のnMIS高誘電率膜H1n、H2nのそれぞれは、第1および第2のnMISチャネル領域Cn1、Cn2上に設けられたHf系絶縁膜である。Hf系絶縁膜は、たとえばHfO2またはHfSiONを主成分としている。第1のnMIS高誘電率膜H1nは、ランタンおよびマグネシウムの少なくともいずれかを含有する。第2のnMIS高誘電率膜H2nにおけるランタン原子濃度およびマグネシウム原子濃度の和は、第1のnMIS高誘電率膜H1nにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。好ましくは、第2のnMIS高誘電率膜H2nは、ランタンおよびマグネシウムのいずれも含有しない。
【0021】
第1および第2のnMIS金属電極M1n、M2nのそれぞれは、第1および第2のnMIS高誘電率膜H1n、H2nの上に設けられている。第1および第2のnMIS金属電極M1n、M2nは、好ましくは一の材料からなり、たとえばTiN(窒化チタン)からなる。
【0022】
次に半導体装置100nの製造方法について説明する。図2〜図5のそれぞれは、本発明の実施の形態1における半導体装置の製造方法の第1〜第4工程を概略的に示す部分断面図である。
【0023】
図2を参照して、半導体基板SB上にp型不純物を注入することにより、p型の導電型を有する第1および第2のnMISチャネル領域Cn1、Cn2が形成される。好ましくは、第1および第2のnMISチャネル領域Cn1、Cn2は同時に形成される。このように第1および第2のnMISチャネル領域Cn1、Cn2が同時に形成される場合、結果として、第1および第2のnチャネル領域Cn1、Cn2の各々の不純物濃度は同じとなる。
【0024】
図3を参照して、第1および第2のnMISチャネル領域Cn1、Cn2上に高誘電率膜HKが形成される。高誘電率膜HKは、シリコン酸化膜に比して高い誘電率を有するHf系の絶縁膜である。
【0025】
図4を参照して、高誘電率膜HKのうち第1のnMISチャネル領域Cn1上の部分を覆い、かつ高誘電率膜HKのうち第2のnMISチャネル領域Cn2上の部分を露出するように、nMISキャップ膜CPnが形成される。nMISキャップ膜CPnは、ランタンおよびマグネシウムの少なくともいずれかを含有する膜であり、たとえば酸化ランタン膜または酸化マグネシウム膜である。次に、金属層およびポリシリコン層が順に堆積される。この金属層は、第1および第2のnMISチャネル領域Cn1、Cn2のそれぞれの上においてnMISキャップ膜CPnおよび高誘電率膜HKと接するように堆積される。金属層の材料は、たとえばTiNである。
【0026】
図5を参照して、上記のポリシリコン層および金属層と、nMISキャップ膜CPnと、高誘電率膜HKとのパターニングが行なわれる。
【0027】
これにより、第1のnMISチャネル領域Cn1上において、高誘電率膜HKがパターニングされることで形成された高誘電率膜HK1と、nMISキャップ膜CPnと、上記の金属層がパターニングされることで形成された第1のnMIS金属電極M1nと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層GPSとの積層体が形成される。また同時に、第2のnMISチャネル領域Cn1上において、高誘電率膜HKがパターニングされることで形成された第2のnMIS高誘電率膜H2nと、上記の金属層がパターニングされることで形成された第2のnMIS金属電極M2nと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層GPSとの積層体が形成される。
【0028】
次にn型ソースドレインエクステンションEXnおよびオフセットスペーサOSが形成される。
【0029】
再び図1を参照して、シリコン酸化膜SO、シリコン窒化膜SNが形成される。次にn型ソースドレイン領域SDnが形成される。次にニッケルシリサイド層SCg、SCsが形成される。このニッケルシリサイド層SCg、SCsの形成にともなう熱処理、または別途の熱処理によって、nMISキャップ膜CPn(図5)が高誘電率膜HK1に拡散されることで、第1のnMIS高誘電率膜H1nが形成される。すなわちnMISキャップ膜CPnに含有されるランタンおよびマグネシウムの少なくともいずれかが、高誘電率膜HK1(図5)、すなわち高誘電率膜HK(図4)の第1のnMISチャネル領域Cn1上の部分に拡散される。
【0030】
以上により本実施の形態の半導体装置100nが製造される。
図6は、本発明の実施の形態1に対する比較例における半導体装置の構成を概略的に示す部分断面図である。図6を参照して、比較例の半導体装置100nZにおいてnMISトランジスタTLnZおよびTHnZの各々は高誘電率膜HCnを有する。nMISトランジスタTHnZのしきい値をnMISトランジスタTLnZのしきい値よりも大きくするために、nMISトランジスタTHnZのチャネル領域CHnの不純物濃度は、nMISトランジスタTLnZのチャネル領域CLnの不純物濃度よりも高くされている。このためチャネル領域CHnにおいては不純物散乱の増大にともなう移動度の低下が生じる。これによりnMISトランジスタTHnZの駆動電流が低下してしまう。
【0031】
本実施の形態によれば、第1のnMIS高誘電率膜H1nには、nMISキャップ膜CPnから、ランタンおよびマグネシウムの少なくともいずれかの原子が拡散される。この結果、第1のnMISトランジスタT1nにおける第1のnMIS金属電極M1nの仕事関数が低減される。具体的には仕事関数が、上記拡散がない状態の値である4.50eV程度から、4.05eVに近づくように低減される。この結果、第1のnMISトランジスタT1nのしきい値電圧の絶対値が低減される。
【0032】
一方、第1のnMIS高誘電率膜H1nと異なり、第2のnMIS高誘電率膜H2nにはランタンおよびマグネシウムのいずれの原子も拡散されない。よって第2のnMIS高誘電率膜H2nにおけるランタン原子濃度およびマグネシウム原子濃度の和は第1のnMIS高誘電率膜H1nにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。この結果、第1のnMIS金属電極M1nに比して第2のnMIS金属電極M2nの仕事関数は大きくなる。これにより第2のnMISトランジスタT2nのしきい値電圧の絶対値は、第1のnMISトランジスタT1nのしきい値電圧の絶対値よりも大きくなる。
【0033】
すなわち第2のnMISチャネル領域Cn2のチャネル濃度を高くしなくても、第2のnMISトランジスタT2nのしきい値電圧の絶対値を大きくすることができる。これにより、不純物散乱の増大にともなう移動度の低下を避けつつ、第2のnMISトランジスタT2nのしきい値電圧の絶対値を大きくすることができる。よって第1のnMISトランジスタT1nのしきい値電圧の絶対値に比して第2のnMISトランジスタT2nのしきい値電圧の絶対値を大きくしつつ、第2のnMISトランジスタT2nの駆動電流の低下を抑制することができる。
【0034】
また本実施の形態によれば、第1および第2のnMISトランジスタT1n、T2nの各々のしきい値電圧を相違させつつ、第1および第2のnMISチャネル領域Cn1、Cn2を同時に形成することができる。よって第1および第2のnMISチャネル領域Cn1、Cn2の形成工程を簡略化することができる。
【0035】
(実施の形態2)
図7は、本発明の実施の形態2における半導体装置の構成を概略的に示す部分断面図である。
【0036】
図7を参照して、本実施の形態の半導体装置100pは、第1および第2のpMISトランジスタT1p、T2pを有する。第1および第2のpMISトランジスタT1p、T2pは、半導体基板SB上において素子分離のためのシリコン酸化膜51によって互いに分離されている。第1および第2のpMISトランジスタT1p、T2pのそれぞれは、第1および第2のpMISしきい値電圧を有する。この第2のpMISしきい値電圧の絶対値は第1のpMISしきい値電圧の絶対値よりも大きい。
【0037】
第1のpMISトランジスタT1pは、第1のpMISチャネル領域Cp1と、第1のpMIS高誘電率膜H1pと、第1のpMIS金属電極M1pと、ゲートポリシリコン層GPSと、1対のp型ソースドレイン領域SDpと、p型ソースドレインエクステンションEXpと、ニッケルシリサイド層SCg、SCsと、オフセットスペーサOSと、シリコン酸化膜SOと、シリコン窒化膜SNとを有する。
【0038】
第2のpMISトランジスタT2pは、第2のpMISチャネル領域Cp2と、第2のpMIS高誘電率膜H2pと、第2のpMIS金属電極M2pと、ゲートポリシリコン層GPSと、1対のp型ソースドレイン領域SDpと、p型ソースドレインエクステンションEXpと、ニッケルシリサイド層SCg、SCsと、オフセットスペーサOSと、シリコン酸化膜SOと、シリコン窒化膜SNとを有する。
【0039】
第1および第2のpMISチャネル領域Cp1、Cp2は、pチャネルを形成するためにn型不純物が添加された領域であって、半導体基板SB上に設けられている。好ましくは、第1および第2のpチャネル領域Cp1、Cp2の各々の不純物濃度は同じである。
【0040】
第1および第2のpMIS高誘電率膜H1p、H2pのそれぞれは、第1および第2のpMISチャネル領域Cp1、Cp2上に設けられたHf系絶縁膜である。第1のpMIS高誘電率膜H1pはアルミニウムを含有する。第2のpMIS高誘電率膜H2pにおけるアルミニウム原子濃度は、第1のpMIS高誘電率膜H1pにおけるアルミニウム原子濃度よりも小さい。好ましくは、第2のpMIS高誘電率膜H2pはアルミニウムを含有しない。
【0041】
第1および第2のpMIS金属電極M1p、M2pのそれぞれは、第1および第2のpMIS高誘電率膜H1p、H2pの上に設けられている。第1および第2のpMIS金属電極M1p、M2pは、好ましくは一の材料からなり、たとえばTiN(窒化チタン)からなる。
【0042】
次に半導体装置100pの製造方法について説明する。図8〜図11のそれぞれは、本発明の実施の形態2における半導体装置の製造方法の第1〜第4工程を概略的に示す部分断面図である。
【0043】
図8を参照して、半導体基板SB上にn型不純物を注入することにより、n型の導電型を有する第1および第2のpMISチャネル領域Cp1、Cp2が形成される。好ましくは、第1および第2のpMISチャネル領域Cp1、Cp2は同時に形成される。このように第1および第2のpMISチャネル領域Cp1、Cp2が同時に形成される場合、結果として、第1および第2のpチャネル領域Cp1、Cp2の各々の不純物濃度は同じとなる。
【0044】
図9を参照して、第1および第2のpMISチャネル領域Cp1、Cp2上に高誘電率膜HKが形成される。高誘電率膜HKは、シリコン酸化膜に比して高い誘電率を有するHf系の絶縁膜である。
【0045】
図10を参照して、高誘電率膜HKのうち第1のpMISチャネル領域Cp1上の部分を覆い、かつ高誘電率膜HKのうち第2のpMISチャネル領域Cp2上の部分を露出するように、pMISキャップ膜CPpが形成される。pMISキャップ膜CPpは、アルミニウムを含有する膜であり、たとえば酸化アルミニウム膜である。次に、金属層およびポリシリコン層が順に堆積される。この金属層は、第1および第2のpMISチャネル領域Cp1、Cp2のそれぞれの上においてpMISキャップ膜CPpおよび高誘電率膜HKと接するように堆積される。金属層の材料は、たとえばTiNである。
【0046】
図11を参照して、上記のポリシリコン層および金属層と、pMISキャップ膜CPpと、高誘電率膜HKとのパターニングが行なわれる。
【0047】
これにより、第1のpMISチャネル領域Cp1上において、高誘電率膜HKがパターニングされることで形成された高誘電率膜HK1と、pMISキャップ膜CPpと、上記の金属層がパターニングされることで形成された第1のpMIS金属電極M1pと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層GPSとの積層体が形成される。また同時に、第2のpMISチャネル領域Cp1上において、高誘電率膜HKがパターニングされることで形成された第2のpMIS高誘電率膜H2pと、上記の金属層がパターニングされることで形成された第2のpMIS金属電極M2pと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層GPSとの積層体が形成される。
【0048】
次にp型ソースドレインエクステンションEXpおよびオフセットスペーサOSが形成される。
【0049】
再び図7を参照して、シリコン酸化膜SO、シリコン窒化膜SNが形成される。次にp型ソースドレイン領域SDpが形成される。次にニッケルシリサイド層SCg、SCsが形成される。このニッケルシリサイド層SCg、SCsの形成にともなう熱処理、または別途の熱処理によって、pMISキャップ膜CPp(図11)が高誘電率膜HK1に拡散されることで、第1のpMIS高誘電率膜H1pが形成される。すなわちpMISキャップ膜CPpに含有されるアルミニウムが、高誘電率膜HK1(図11)、すなわち高誘電率膜HK(図10)の第1のpMISチャネル領域Cp1上の部分に拡散される。
【0050】
以上により本実施の形態の半導体装置100pが製造される。
なお、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【0051】
本実施の形態によれば、第1のpMIS高誘電率膜H1pにはpMISキャップ膜CPpからアルミニウム原子が拡散される。この結果、第1のpMISトランジスタT1pにおける第1のpMIS金属電極M1pの仕事関数が増大される。具体的には仕事関数が、上記拡散がない状態の値である4.50eV程度から、5.17eVに近づくように増大される。この結果、第1のpMISトランジスタT1pのしきい値電圧の絶対値が低減される。
【0052】
一方、第1のpMIS高誘電率膜H1pと異なり、第2のpMIS高誘電率膜H2pにはアルミニウム原子が拡散されない。よって第2のpMIS高誘電率膜H2pにおけるアルミニウム原子濃度は第1のpMIS高誘電率膜H1pにおけるアルミニウム原子濃度よりも小さい。この結果、第1のpMIS金属電極M1pに比して第2のpMIS金属電極M2pの仕事関数は小さくなる。これにより第2のpMISトランジスタT2pのしきい値電圧の絶対値は、第1のpMISトランジスタT1pのしきい値電圧の絶対値よりも大きくなる。
【0053】
すなわち第2のpMISチャネル領域Cp2のチャネル濃度を高くしなくても、第2のpMISトランジスタT2pのしきい値電圧の絶対値を大きくすることができる。これにより、不純物散乱の増大にともなう移動度の低下を避けつつ、第2のpMISトランジスタT2pのしきい値電圧の絶対値を大きくすることができる。よって第1のpMISトランジスタT1pのしきい値電圧の絶対値に比して第2のpMISトランジスタT2pのしきい値電圧の絶対値を大きくしつつ、第2のpMISトランジスタT2pの駆動電流の低下を抑制することができる。
【0054】
また本実施の形態によれば、第1および第2のpMISトランジスタT1p、T2pの各々のしきい値電圧を相違させつつ、第1および第2のpMISチャネル領域Cp1、Cp2を同時に形成することができる。よって第1および第2のpMISチャネル領域Cp1、Cp2の形成工程を簡略化することができる。
【0055】
(実施の形態3)
図12は、本発明の実施の形態3における半導体装置の構成を概略的に示す部分断面図である。図12を参照して、本実施の形態の半導体装置100cは、実施の形態2の半導体装置100pの構成に加えて、実施の形態1における第1および第2のnMISトランジスタT1n、T2nをさらに有する。
【0056】
なお、上記以外の構成については、上述した実施の形態1または2の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【0057】
本実施の形態によれば、実施の形態1および2の各々と同様の効果が得られる。またnMIS構造およびpMIS構造を共に有するCMIS構造を形成することができる。
【0058】
(実施の形態4)
図13は、本発明の実施の形態4における半導体装置の構成を概略的に示す部分断面図である。図13を参照して、本実施の形態の半導体装置100cVは、実施の形態2の半導体装置100pの構成に加えて、実施の形態1における第1のnMISトランジスタT1nと、第2のnMISトランジスタT2nVとをさらに有する。第2のnMISトランジスタT2nVは、実施の形態1における第1のnMISトランジスタT1nと同様の構成を有する。
【0059】
なお、上記以外の構成については、上述した実施の形態1または2の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【0060】
本実施の形態によれば、実施の形態2と同様の効果が得られる。またnMIS構造およびpMIS構造を共に有するCMIS構造を形成することができる。また実施の形態3と異なり、nMISキャップ膜CPn(図4)を形成する工程が不要である。
【0061】
(実施の形態5)
図14は、本発明の実施の形態5における半導体装置としての半導体記憶装置の構成を概略的に示すブロック図である。
【0062】
図14を参照して、本実施の形態の半導体装置としての半導体記憶装置であるSRAM(Static Random Access Memory)装置100sは、メモリアレイMRおよび周辺回路部を有する。周辺回路部は、制御回路70と、ワードドライバ60と、列選択回路/入出力制御回路65とを有する。
【0063】
メモリアレイMRは、行列状に集積配置された複数のメモリセルMC(セル部)と、行方向(X方向)に沿った複数のワード線WLと、列方向(Y方向)に沿った複数のビット線BLとを有する。メモリセルMCは、情報を記憶するための単位構造である。
【0064】
制御回路70は、アドレスADDおよび制御信号CTの入力に基づいてSRAM装置100s全体を制御し、ワードドライバ60および列選択回路/入出力制御回路65に対して必要な指示あるいは制御を実行する。ワードドライバ60は、ワード線WLを駆動して選択された行のメモリセルMCに対するアクセスを実行する。また列選択回路/入出力制御回路65は、制御回路70からの指示に応答してメモリアレイMRの列選択を実行し、ビット線BLの列選択動作を実行して、たとえばデータ書込時においては、入力データDINに基づいてビット線BLを所定の論理レベルに駆動してデータ書込を実行する。また、データ読出時においては、ビット線BLを介して選択されたメモリセルMCに流れる読出電流に基づいて選択されたメモリセルMCが保持していた出力データDOUTを生成して出力する。
【0065】
図15は、図14の半導体記憶装置におけるメモリセルの構成を概略的に示す等価回路図である。
【0066】
図15を参照して、ある1つのメモリセルMCは、複数のビット線BL(図14)に含まれる相補型データ線107、108と、複数のワード線WL(図14)に含まれるワード線109との交差部に配置されている。メモリセルMCは、1対のインバータ回路からなるフリップフロップ回路と、1対のアクセストランジスタQ3、Q4とで構成されている。
【0067】
フリップフロップ回路は、クロスカップリングされた2つの記憶ノードN1、N2を構成している。記憶ノードN1およびN2は、一方がHighかつ他方がLowの双安定状態を有する。この双安定状態は、メモリセルMCに所定の電源電圧を与え続けることによって保持し続けることができる。
【0068】
1対のアクセストランジスタQ3、Q4の各々は、MOSトランジスタである。アクセストランジスタQ3のソース/ドレイン領域の一方が記憶ノードN1に接続されており、ソース/ドレイン領域の他方はビット線107に接続されている。またアクセストランジスタQ4のソース/ドレイン領域の一方は記憶ノードN2に接続されており、ソース/ドレイン領域の他方はビット線108に接続されている。またアクセストランジスタQ3、Q4の各々のゲートはワード線109に接続されている。これによりワード線109によってアクセストランジスタQ3、Q4の導通、非導通状態を制御することができる。
【0069】
インバータ回路は1個のドライバトランジスタQ1(またはQ2)および1個の負荷トランジスタQ5(またはQ6)で構成されている。1対のドライバトランジスタQ1、Q2の各々は、MOSトランジスタである。1対のドライバトランジスタQ1、Q2のソース領域のそれぞれはGND(接地電位)112および113の各々に接続されている。またドライバトランジスタQ1のドレイン領域は記憶ノードN1に接続されており、ドライバトランジスタQ2のドレイン領域は記憶ノードN2に接続されている。さらにドライバトランジスタQ1のゲートは記憶ノードN2に接続されており、ドライバトランジスタQ2のゲートは記憶ノードN1に接続されている。
【0070】
負荷トランジスタQ5、Q6の各々はMOSトランジスタである。負荷トランジスタQ5、Q6のそれぞれのソース領域は、Vcc電源110、111に接続されている。また負荷トランジスタQ5、Q6のそれぞれのドレイン領域は記憶ノードN1、N2に接続されている。また負荷トランジスタQ5のゲートは、ドライバトランジスタQ1のゲートとドライバトランジスタQ2のドレイン領域とに接続されている。また負荷トランジスタQ6のゲートはドライバトランジスタQ2のゲートとドライバトランジスタQ1のドレイン領域とに接続されている。
【0071】
このように、1対のインバータ回路をクロスカップリングさせることによりフリップフロップ回路が形成されている。
【0072】
メモリセルMCにデータを書込むときは、ワード線109を選択してアクセストランジスタQ3、Q4を導通させ、所望の論理値に応じてビット線対107、108を強制的に電圧印加することにより、フリップフロップ回路の双安定状態がいずれかに設定される。またメモリセルMCからデータを読出すときは、アクセストランジスタQ3、Q4を導通させることで、記憶ノードN1、N2の電位がビット線107、108に伝達される。
【0073】
トランジスタQ1〜Q6の各々は、実施の形態1および2において説明した第2のnMISトランジスタT2nおよび第2のpMISトランジスタT2pのいずれかと同様の構成を有する。また周辺回路部(図14におけるメモリアレイMR以外の部分)が有するトランジスタは、実施の形態1および2において説明した第1のnMISトランジスタT1nおよび第1のpMISトランジスタT1pの少なくともいずれかを含む。
【0074】
本実施の形態によれば、トランジスタQ1〜Q6のしきい値電圧の絶対値をメモリアレイMRの動作上十分に大きな値としつつ、周辺回路部のしきい値電圧の絶対値を抑制することで半導体記憶装置を高速化することができる。
【0075】
また特に微細化が求められる領域であるメモリアレイMR領域において、第1および第2のnMISトランジスタT1n、T2nを作り分ける必要がなく、また第1および第2のpMISトランジスタT1p、T2pを作り分ける必要がない。よってこれらの作り分けにともなう半導体記憶装置の集積度の低下を抑制しつつ、上記の効果を得ることができる。
【0076】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0077】
本発明は、しきい値電圧が互いに異なる複数のMISトランジスタを有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【0078】
【図1】本発明の実施の形態1における半導体装置の構成を概略的に示す部分断面図である。
【図2】本発明の実施の形態1における半導体装置の製造方法の第1工程を概略的に示す部分断面図である。
【図3】本発明の実施の形態1における半導体装置の製造方法の第2工程を概略的に示す部分断面図である。
【図4】本発明の実施の形態1における半導体装置の製造方法の第3工程を概略的に示す部分断面図である。
【図5】本発明の実施の形態1における半導体装置の製造方法の第4工程を概略的に示す部分断面図である。
【図6】本発明の実施の形態1に対する比較例における半導体装置の構成を概略的に示す部分断面図である。
【図7】本発明の実施の形態2における半導体装置の構成を概略的に示す部分断面図である。
【図8】本発明の実施の形態2における半導体装置の製造方法の第1工程を概略的に示す部分断面図である。
【図9】本発明の実施の形態2における半導体装置の製造方法の第2工程を概略的に示す部分断面図である。
【図10】本発明の実施の形態2における半導体装置の製造方法の第3工程を概略的に示す部分断面図である。
【図11】本発明の実施の形態2における半導体装置の製造方法の第4工程を概略的に示す部分断面図である。
【図12】本発明の実施の形態3における半導体装置の構成を概略的に示す部分断面図である。
【図13】本発明の実施の形態4における半導体装置の構成を概略的に示す部分断面図である。
【図14】本発明の実施の形態5における半導体装置としての半導体記憶装置の構成を概略的に示すブロック図である。
【図15】図14の半導体記憶装置におけるメモリセルの構成を概略的に示す等価回路図である。
【符号の説明】
【0079】
CPn nMISキャップ膜、CPp pMISキャップ膜、Cn1 第1のnMISチャネル領域、Cn2 第2のnMISチャネル領域、Cp1 第1のpMISチャネル領域、Cp2 第2のpMISチャネル領域、HK,HK1 高誘電率膜、H1n 第1のnMIS高誘電率膜、H2n 第2のnMIS高誘電率膜、H1p 第1のpMIS高誘電率膜、H2p 第2のpMIS高誘電率膜、M1n 第1のnMIS金属電極、M2n 第2のnMIS金属電極、M1p 第1のpMIS金属電極、M2p 第2のpMIS金属電極、Q1〜Q6 トランジスタ、SB 半導体基板、T1n 第1のnMISトランジスタ、T2n 第2のnMISトランジスタ、T1p 第1のpMISトランジスタ、T2p 第2のpMISトランジスタ、100c,100cV,100n,100p 半導体装置、100s SRAM装置。
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、しきい値電圧が互いに異なる複数のMIS(Metal Insulator Semiconductor)トランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
半導体装置の微細化に対応したゲート絶縁膜の薄膜化によって、ゲート絶縁膜のリーク電流が問題となってくる。これに対処するため、ゲート絶縁膜材料として高誘電率膜(High−k膜)の導入が検討されている。この導入に際して、MISトランジスタのしきい値電圧のピンニング現象が問題となり得る。これに対処するため、たとえば特開2007−329237号公報(特許文献1)によれば、Hf系の高誘電率膜とゲート電極との界面にAl系絶縁膜が挿入されている。
【0003】
また高誘電率膜を有するMISトランジスタのしきい値電圧を制御するために、たとえば特開2006−13092号公報(特許文献2)によれば、MISトランジスタのチャネル領域の不純物濃度が調整される。
【特許文献1】特開2007−329237号公報
【特許文献2】特開2006−13092号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
半導体装置の用途によっては、同一の半導体基板上に、しきい値電圧の絶対値が互いに異なる複数のMISトランジスタを混在させる必要がある。しきい値電圧の絶対値を不純物濃度の調整によって高めるためには、チャネル領域の不純物濃度を高める必要がある。しかしながらチャネル領域の不純物濃度が高くなると不純物散乱によって移動度が低下する。このため複数のMISトランジスタのうち、しきい値電圧の絶対値が大きい方のMISトランジスタの駆動電流が低下するという問題があった。
【0005】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、しきい値電圧の絶対値が互いに異なる複数のMISトランジスタが用いられる場合において、しきい値電圧の絶対値が大きい方のMISトランジスタの駆動電流の低下を抑制することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0006】
本発明の一実施の形態における半導体装置は、第1のnMISしきい値電圧を有する第1のnMISトランジスタと、第2のnMISしきい値電圧を有する第2のnMISトランジスタとを含む。第1のnMISトランジスタは、第1のnMISチャネル領域と、第1のnMIS高誘電率膜と、第1のnMIS金属電極とを有する。第1のnMISチャネル領域は半導体基板上に設けられている。第1のnMIS高誘電率膜は、第1のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する。第1のnMIS金属電極は第1のnMIS高誘電率膜上に設けられている。第2のnMISトランジスタは、第2のnMISチャネル領域と、第2のnMIS高誘電率膜と、第2のnMIS金属電極とを有する。第2のnMISチャネル領域は半導体基板上に設けられている。第2のnMIS高誘電率膜は第2のnMISチャネル領域上に設けられている。第2のnMIS金属電極は第2のnMIS高誘電率膜上に設けられている。第2のnMISしきい値電圧の絶対値は第1のnMISしきい値電圧の絶対値よりも大きく、第2のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は第1のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。
【0007】
本発明の他の実施の形態における半導体装置は、第1のpMISしきい値電圧を有する第1のpMISトランジスタと、第2のpMISしきい値電圧を有する第2のpMISトランジスタとを含む。第1のpMISトランジスタは、第1のpMISチャネル領域と、第1のpMIS高誘電率膜と、第1のpMIS金属電極とを有する。第1のpMISチャネル領域は半導体基板上に設けられている。第1のpMIS高誘電率膜は、第1のpMISチャネル領域上に設けられ、かつアルミニウムを含有する。第1のpMIS金属電極は第1のpMIS高誘電率膜上に設けられている。第2のpMISトランジスタは、第2のpMISチャネル領域と、第2のpMIS高誘電率膜と、第2のpMIS金属電極とを有する。第2のpMISチャネル領域は半導体基板上に設けられている。第2のpMIS高誘電率膜は第2のpMISチャネル領域上に設けられている。第2のpMIS金属電極は第2のpMIS高誘電率膜上に設けられている。第2のpMISしきい値電圧の絶対値は第1のpMISしきい値電圧の絶対値よりも大きく、第2のpMIS高誘電率膜におけるアルミニウム原子濃度は第1のpMIS高誘電率膜におけるアルミニウム原子濃度よりも小さい。
【0008】
本発明の一実施の形態における半導体装置の製造方法は、以下の工程を有する。
半導体基板上にp型不純物を注入することにより、p型の導電型を有する第1および第2のnMISチャネル領域が形成される。第1および第2のnMISチャネル領域上に高誘電率膜が形成される。高誘電率膜のうち第1のnMISチャネル領域上の部分を覆い、かつ高誘電率膜のうち第2のnMISチャネル領域上の部分を露出するように、ランタンおよびマグネシウムの少なくともいずれかを含有するnMISキャップ膜が形成される。第1のnMISチャネル領域上に高誘電率膜およびnMISキャップ膜を介して第1のnMIS金属電極が形成され、かつ第2のnMISチャネル領域上に高誘電率膜を介して第2のnMIS金属電極が形成される。nMISキャップ膜に含有されるランタンおよびマグネシウムの少なくともいずれかが高誘電率膜の第1のnMISチャネル領域上の部分に拡散される。
【0009】
本発明の他の実施の形態における半導体装置の製造方法は、以下の工程を有する。
半導体基板上にn型不純物を注入することにより、n型の導電型を有する第1および第2のpMISチャネル領域が形成される。
【0010】
第1および第2のpMISチャネル領域上に高誘電率膜が形成される。
高誘電率膜のうち第1のpMISチャネル領域上の部分を覆い、かつ高誘電率膜のうち第2のpMISチャネル領域上の部分を露出するように、アルミニウムを含有するpMISキャップ膜が形成される。
【0011】
第1のpMISチャネル領域上に高誘電率膜およびpMISキャップ膜を介して第1のpMIS金属電極が形成され、かつ第2のpMISチャネル領域上に高誘電率膜を介して第2のpMIS金属電極が形成される。
【0012】
pMISキャップ膜に含有されるアルミニウムが高誘電率膜の第1のpMISチャネル領域上の部分に拡散される。
【発明の効果】
【0013】
本発明の一実施の形態における半導体装置およびその製造方法によれば、第2のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は第1のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。これにより、第1のnMIS高誘電率膜を有する第1のnMISトランジスタのしきい値電圧の絶対値に比して、第2のnMIS高誘電率膜を有する第2のnMISトランジスタのしきい値電圧の絶対値を、チャネル領域の不純物濃度を高めなくても大きくすることができる。よって第1のnMISトランジスタのしきい値電圧の絶対値に比して第2のnMISトランジスタのしきい値電圧の絶対値を大きくしつつ、第2のnMISトランジスタの駆動電流の低下を抑制することができる。
【0014】
本発明の他の実施の形態における半導体装置およびその製造方法によれば、第2のpMIS高誘電率膜におけるアルミニウム原子濃度は第1のpMIS高誘電率膜におけるアルミニウム原子濃度よりも小さい。これにより、第1のpMIS高誘電率膜を有する第1のpMISトランジスタのしきい値電圧の絶対値に比して、第2のpMIS高誘電率膜を有する第2のpMISトランジスタのしきい値電圧の絶対値を、チャネル領域の不純物濃度を高めなくても大きくすることができる。よって第1のpMISトランジスタのしきい値電圧の絶対値に比して第2のpMISトランジスタのしきい値電圧の絶対値を大きくしつつ、第2のpMISトランジスタの駆動電流の低下を抑制することができる。
【発明を実施するための最良の形態】
【0015】
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体装置の構成を概略的に示す部分断面図である。
【0016】
図1を参照して、本実施の形態の半導体装置100nは、第1および第2のnMISトランジスタT1n、T2nを有する。第1および第2のnMISトランジスタT1n、T2nは、半導体基板SB上において素子分離のためのシリコン酸化膜51によって互いに分離されている。第1および第2のnMISトランジスタT1n、T2nのそれぞれは、第1および第2のnMISしきい値電圧を有する。この第2のnMISしきい値電圧の絶対値は、第1のnMISしきい値電圧の絶対値よりも大きい。
【0017】
第1のnMISトランジスタT1nは、第1のnMISチャネル領域Cn1と、第1のnMIS高誘電率膜H1nと、第1のnMIS金属電極M1nと、ゲートポリシリコン層GPSと、1対のn型ソースドレイン領域SDnと、n型ソースドレインエクステンションEXnと、ニッケルシリサイド層SCg、SCsと、オフセットスペーサOSと、シリコン酸化膜SOと、シリコン窒化膜SNとを有する。
【0018】
第2のnMISトランジスタT2nは、第2のnMISチャネル領域Cn2と、第2のnMIS高誘電率膜H2nと、第2のnMIS金属電極M2nと、ゲートポリシリコン層GPSと、1対のn型ソースドレイン領域SDnと、n型ソースドレインエクステンションEXnと、ニッケルシリサイド層SCg、SCsと、オフセットスペーサOSと、シリコン酸化膜SOと、シリコン窒化膜SNとを有する。
【0019】
第1および第2のnMISチャネル領域Cn1、Cn2は、nチャネルを形成するためにp型不純物が添加された領域であって、半導体基板SB上に設けられている。好ましくは、第1および第2のnチャネル領域Cn1、Cn2の各々の不純物濃度は同じである。
【0020】
第1および第2のnMIS高誘電率膜H1n、H2nのそれぞれは、第1および第2のnMISチャネル領域Cn1、Cn2上に設けられたHf系絶縁膜である。Hf系絶縁膜は、たとえばHfO2またはHfSiONを主成分としている。第1のnMIS高誘電率膜H1nは、ランタンおよびマグネシウムの少なくともいずれかを含有する。第2のnMIS高誘電率膜H2nにおけるランタン原子濃度およびマグネシウム原子濃度の和は、第1のnMIS高誘電率膜H1nにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。好ましくは、第2のnMIS高誘電率膜H2nは、ランタンおよびマグネシウムのいずれも含有しない。
【0021】
第1および第2のnMIS金属電極M1n、M2nのそれぞれは、第1および第2のnMIS高誘電率膜H1n、H2nの上に設けられている。第1および第2のnMIS金属電極M1n、M2nは、好ましくは一の材料からなり、たとえばTiN(窒化チタン)からなる。
【0022】
次に半導体装置100nの製造方法について説明する。図2〜図5のそれぞれは、本発明の実施の形態1における半導体装置の製造方法の第1〜第4工程を概略的に示す部分断面図である。
【0023】
図2を参照して、半導体基板SB上にp型不純物を注入することにより、p型の導電型を有する第1および第2のnMISチャネル領域Cn1、Cn2が形成される。好ましくは、第1および第2のnMISチャネル領域Cn1、Cn2は同時に形成される。このように第1および第2のnMISチャネル領域Cn1、Cn2が同時に形成される場合、結果として、第1および第2のnチャネル領域Cn1、Cn2の各々の不純物濃度は同じとなる。
【0024】
図3を参照して、第1および第2のnMISチャネル領域Cn1、Cn2上に高誘電率膜HKが形成される。高誘電率膜HKは、シリコン酸化膜に比して高い誘電率を有するHf系の絶縁膜である。
【0025】
図4を参照して、高誘電率膜HKのうち第1のnMISチャネル領域Cn1上の部分を覆い、かつ高誘電率膜HKのうち第2のnMISチャネル領域Cn2上の部分を露出するように、nMISキャップ膜CPnが形成される。nMISキャップ膜CPnは、ランタンおよびマグネシウムの少なくともいずれかを含有する膜であり、たとえば酸化ランタン膜または酸化マグネシウム膜である。次に、金属層およびポリシリコン層が順に堆積される。この金属層は、第1および第2のnMISチャネル領域Cn1、Cn2のそれぞれの上においてnMISキャップ膜CPnおよび高誘電率膜HKと接するように堆積される。金属層の材料は、たとえばTiNである。
【0026】
図5を参照して、上記のポリシリコン層および金属層と、nMISキャップ膜CPnと、高誘電率膜HKとのパターニングが行なわれる。
【0027】
これにより、第1のnMISチャネル領域Cn1上において、高誘電率膜HKがパターニングされることで形成された高誘電率膜HK1と、nMISキャップ膜CPnと、上記の金属層がパターニングされることで形成された第1のnMIS金属電極M1nと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層GPSとの積層体が形成される。また同時に、第2のnMISチャネル領域Cn1上において、高誘電率膜HKがパターニングされることで形成された第2のnMIS高誘電率膜H2nと、上記の金属層がパターニングされることで形成された第2のnMIS金属電極M2nと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層GPSとの積層体が形成される。
【0028】
次にn型ソースドレインエクステンションEXnおよびオフセットスペーサOSが形成される。
【0029】
再び図1を参照して、シリコン酸化膜SO、シリコン窒化膜SNが形成される。次にn型ソースドレイン領域SDnが形成される。次にニッケルシリサイド層SCg、SCsが形成される。このニッケルシリサイド層SCg、SCsの形成にともなう熱処理、または別途の熱処理によって、nMISキャップ膜CPn(図5)が高誘電率膜HK1に拡散されることで、第1のnMIS高誘電率膜H1nが形成される。すなわちnMISキャップ膜CPnに含有されるランタンおよびマグネシウムの少なくともいずれかが、高誘電率膜HK1(図5)、すなわち高誘電率膜HK(図4)の第1のnMISチャネル領域Cn1上の部分に拡散される。
【0030】
以上により本実施の形態の半導体装置100nが製造される。
図6は、本発明の実施の形態1に対する比較例における半導体装置の構成を概略的に示す部分断面図である。図6を参照して、比較例の半導体装置100nZにおいてnMISトランジスタTLnZおよびTHnZの各々は高誘電率膜HCnを有する。nMISトランジスタTHnZのしきい値をnMISトランジスタTLnZのしきい値よりも大きくするために、nMISトランジスタTHnZのチャネル領域CHnの不純物濃度は、nMISトランジスタTLnZのチャネル領域CLnの不純物濃度よりも高くされている。このためチャネル領域CHnにおいては不純物散乱の増大にともなう移動度の低下が生じる。これによりnMISトランジスタTHnZの駆動電流が低下してしまう。
【0031】
本実施の形態によれば、第1のnMIS高誘電率膜H1nには、nMISキャップ膜CPnから、ランタンおよびマグネシウムの少なくともいずれかの原子が拡散される。この結果、第1のnMISトランジスタT1nにおける第1のnMIS金属電極M1nの仕事関数が低減される。具体的には仕事関数が、上記拡散がない状態の値である4.50eV程度から、4.05eVに近づくように低減される。この結果、第1のnMISトランジスタT1nのしきい値電圧の絶対値が低減される。
【0032】
一方、第1のnMIS高誘電率膜H1nと異なり、第2のnMIS高誘電率膜H2nにはランタンおよびマグネシウムのいずれの原子も拡散されない。よって第2のnMIS高誘電率膜H2nにおけるランタン原子濃度およびマグネシウム原子濃度の和は第1のnMIS高誘電率膜H1nにおけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい。この結果、第1のnMIS金属電極M1nに比して第2のnMIS金属電極M2nの仕事関数は大きくなる。これにより第2のnMISトランジスタT2nのしきい値電圧の絶対値は、第1のnMISトランジスタT1nのしきい値電圧の絶対値よりも大きくなる。
【0033】
すなわち第2のnMISチャネル領域Cn2のチャネル濃度を高くしなくても、第2のnMISトランジスタT2nのしきい値電圧の絶対値を大きくすることができる。これにより、不純物散乱の増大にともなう移動度の低下を避けつつ、第2のnMISトランジスタT2nのしきい値電圧の絶対値を大きくすることができる。よって第1のnMISトランジスタT1nのしきい値電圧の絶対値に比して第2のnMISトランジスタT2nのしきい値電圧の絶対値を大きくしつつ、第2のnMISトランジスタT2nの駆動電流の低下を抑制することができる。
【0034】
また本実施の形態によれば、第1および第2のnMISトランジスタT1n、T2nの各々のしきい値電圧を相違させつつ、第1および第2のnMISチャネル領域Cn1、Cn2を同時に形成することができる。よって第1および第2のnMISチャネル領域Cn1、Cn2の形成工程を簡略化することができる。
【0035】
(実施の形態2)
図7は、本発明の実施の形態2における半導体装置の構成を概略的に示す部分断面図である。
【0036】
図7を参照して、本実施の形態の半導体装置100pは、第1および第2のpMISトランジスタT1p、T2pを有する。第1および第2のpMISトランジスタT1p、T2pは、半導体基板SB上において素子分離のためのシリコン酸化膜51によって互いに分離されている。第1および第2のpMISトランジスタT1p、T2pのそれぞれは、第1および第2のpMISしきい値電圧を有する。この第2のpMISしきい値電圧の絶対値は第1のpMISしきい値電圧の絶対値よりも大きい。
【0037】
第1のpMISトランジスタT1pは、第1のpMISチャネル領域Cp1と、第1のpMIS高誘電率膜H1pと、第1のpMIS金属電極M1pと、ゲートポリシリコン層GPSと、1対のp型ソースドレイン領域SDpと、p型ソースドレインエクステンションEXpと、ニッケルシリサイド層SCg、SCsと、オフセットスペーサOSと、シリコン酸化膜SOと、シリコン窒化膜SNとを有する。
【0038】
第2のpMISトランジスタT2pは、第2のpMISチャネル領域Cp2と、第2のpMIS高誘電率膜H2pと、第2のpMIS金属電極M2pと、ゲートポリシリコン層GPSと、1対のp型ソースドレイン領域SDpと、p型ソースドレインエクステンションEXpと、ニッケルシリサイド層SCg、SCsと、オフセットスペーサOSと、シリコン酸化膜SOと、シリコン窒化膜SNとを有する。
【0039】
第1および第2のpMISチャネル領域Cp1、Cp2は、pチャネルを形成するためにn型不純物が添加された領域であって、半導体基板SB上に設けられている。好ましくは、第1および第2のpチャネル領域Cp1、Cp2の各々の不純物濃度は同じである。
【0040】
第1および第2のpMIS高誘電率膜H1p、H2pのそれぞれは、第1および第2のpMISチャネル領域Cp1、Cp2上に設けられたHf系絶縁膜である。第1のpMIS高誘電率膜H1pはアルミニウムを含有する。第2のpMIS高誘電率膜H2pにおけるアルミニウム原子濃度は、第1のpMIS高誘電率膜H1pにおけるアルミニウム原子濃度よりも小さい。好ましくは、第2のpMIS高誘電率膜H2pはアルミニウムを含有しない。
【0041】
第1および第2のpMIS金属電極M1p、M2pのそれぞれは、第1および第2のpMIS高誘電率膜H1p、H2pの上に設けられている。第1および第2のpMIS金属電極M1p、M2pは、好ましくは一の材料からなり、たとえばTiN(窒化チタン)からなる。
【0042】
次に半導体装置100pの製造方法について説明する。図8〜図11のそれぞれは、本発明の実施の形態2における半導体装置の製造方法の第1〜第4工程を概略的に示す部分断面図である。
【0043】
図8を参照して、半導体基板SB上にn型不純物を注入することにより、n型の導電型を有する第1および第2のpMISチャネル領域Cp1、Cp2が形成される。好ましくは、第1および第2のpMISチャネル領域Cp1、Cp2は同時に形成される。このように第1および第2のpMISチャネル領域Cp1、Cp2が同時に形成される場合、結果として、第1および第2のpチャネル領域Cp1、Cp2の各々の不純物濃度は同じとなる。
【0044】
図9を参照して、第1および第2のpMISチャネル領域Cp1、Cp2上に高誘電率膜HKが形成される。高誘電率膜HKは、シリコン酸化膜に比して高い誘電率を有するHf系の絶縁膜である。
【0045】
図10を参照して、高誘電率膜HKのうち第1のpMISチャネル領域Cp1上の部分を覆い、かつ高誘電率膜HKのうち第2のpMISチャネル領域Cp2上の部分を露出するように、pMISキャップ膜CPpが形成される。pMISキャップ膜CPpは、アルミニウムを含有する膜であり、たとえば酸化アルミニウム膜である。次に、金属層およびポリシリコン層が順に堆積される。この金属層は、第1および第2のpMISチャネル領域Cp1、Cp2のそれぞれの上においてpMISキャップ膜CPpおよび高誘電率膜HKと接するように堆積される。金属層の材料は、たとえばTiNである。
【0046】
図11を参照して、上記のポリシリコン層および金属層と、pMISキャップ膜CPpと、高誘電率膜HKとのパターニングが行なわれる。
【0047】
これにより、第1のpMISチャネル領域Cp1上において、高誘電率膜HKがパターニングされることで形成された高誘電率膜HK1と、pMISキャップ膜CPpと、上記の金属層がパターニングされることで形成された第1のpMIS金属電極M1pと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層GPSとの積層体が形成される。また同時に、第2のpMISチャネル領域Cp1上において、高誘電率膜HKがパターニングされることで形成された第2のpMIS高誘電率膜H2pと、上記の金属層がパターニングされることで形成された第2のpMIS金属電極M2pと、上記のポリシリコン層がパターニングされることで形成されたゲートポリシリコン層GPSとの積層体が形成される。
【0048】
次にp型ソースドレインエクステンションEXpおよびオフセットスペーサOSが形成される。
【0049】
再び図7を参照して、シリコン酸化膜SO、シリコン窒化膜SNが形成される。次にp型ソースドレイン領域SDpが形成される。次にニッケルシリサイド層SCg、SCsが形成される。このニッケルシリサイド層SCg、SCsの形成にともなう熱処理、または別途の熱処理によって、pMISキャップ膜CPp(図11)が高誘電率膜HK1に拡散されることで、第1のpMIS高誘電率膜H1pが形成される。すなわちpMISキャップ膜CPpに含有されるアルミニウムが、高誘電率膜HK1(図11)、すなわち高誘電率膜HK(図10)の第1のpMISチャネル領域Cp1上の部分に拡散される。
【0050】
以上により本実施の形態の半導体装置100pが製造される。
なお、上記以外の構成については、上述した実施の形態1の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【0051】
本実施の形態によれば、第1のpMIS高誘電率膜H1pにはpMISキャップ膜CPpからアルミニウム原子が拡散される。この結果、第1のpMISトランジスタT1pにおける第1のpMIS金属電極M1pの仕事関数が増大される。具体的には仕事関数が、上記拡散がない状態の値である4.50eV程度から、5.17eVに近づくように増大される。この結果、第1のpMISトランジスタT1pのしきい値電圧の絶対値が低減される。
【0052】
一方、第1のpMIS高誘電率膜H1pと異なり、第2のpMIS高誘電率膜H2pにはアルミニウム原子が拡散されない。よって第2のpMIS高誘電率膜H2pにおけるアルミニウム原子濃度は第1のpMIS高誘電率膜H1pにおけるアルミニウム原子濃度よりも小さい。この結果、第1のpMIS金属電極M1pに比して第2のpMIS金属電極M2pの仕事関数は小さくなる。これにより第2のpMISトランジスタT2pのしきい値電圧の絶対値は、第1のpMISトランジスタT1pのしきい値電圧の絶対値よりも大きくなる。
【0053】
すなわち第2のpMISチャネル領域Cp2のチャネル濃度を高くしなくても、第2のpMISトランジスタT2pのしきい値電圧の絶対値を大きくすることができる。これにより、不純物散乱の増大にともなう移動度の低下を避けつつ、第2のpMISトランジスタT2pのしきい値電圧の絶対値を大きくすることができる。よって第1のpMISトランジスタT1pのしきい値電圧の絶対値に比して第2のpMISトランジスタT2pのしきい値電圧の絶対値を大きくしつつ、第2のpMISトランジスタT2pの駆動電流の低下を抑制することができる。
【0054】
また本実施の形態によれば、第1および第2のpMISトランジスタT1p、T2pの各々のしきい値電圧を相違させつつ、第1および第2のpMISチャネル領域Cp1、Cp2を同時に形成することができる。よって第1および第2のpMISチャネル領域Cp1、Cp2の形成工程を簡略化することができる。
【0055】
(実施の形態3)
図12は、本発明の実施の形態3における半導体装置の構成を概略的に示す部分断面図である。図12を参照して、本実施の形態の半導体装置100cは、実施の形態2の半導体装置100pの構成に加えて、実施の形態1における第1および第2のnMISトランジスタT1n、T2nをさらに有する。
【0056】
なお、上記以外の構成については、上述した実施の形態1または2の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【0057】
本実施の形態によれば、実施の形態1および2の各々と同様の効果が得られる。またnMIS構造およびpMIS構造を共に有するCMIS構造を形成することができる。
【0058】
(実施の形態4)
図13は、本発明の実施の形態4における半導体装置の構成を概略的に示す部分断面図である。図13を参照して、本実施の形態の半導体装置100cVは、実施の形態2の半導体装置100pの構成に加えて、実施の形態1における第1のnMISトランジスタT1nと、第2のnMISトランジスタT2nVとをさらに有する。第2のnMISトランジスタT2nVは、実施の形態1における第1のnMISトランジスタT1nと同様の構成を有する。
【0059】
なお、上記以外の構成については、上述した実施の形態1または2の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【0060】
本実施の形態によれば、実施の形態2と同様の効果が得られる。またnMIS構造およびpMIS構造を共に有するCMIS構造を形成することができる。また実施の形態3と異なり、nMISキャップ膜CPn(図4)を形成する工程が不要である。
【0061】
(実施の形態5)
図14は、本発明の実施の形態5における半導体装置としての半導体記憶装置の構成を概略的に示すブロック図である。
【0062】
図14を参照して、本実施の形態の半導体装置としての半導体記憶装置であるSRAM(Static Random Access Memory)装置100sは、メモリアレイMRおよび周辺回路部を有する。周辺回路部は、制御回路70と、ワードドライバ60と、列選択回路/入出力制御回路65とを有する。
【0063】
メモリアレイMRは、行列状に集積配置された複数のメモリセルMC(セル部)と、行方向(X方向)に沿った複数のワード線WLと、列方向(Y方向)に沿った複数のビット線BLとを有する。メモリセルMCは、情報を記憶するための単位構造である。
【0064】
制御回路70は、アドレスADDおよび制御信号CTの入力に基づいてSRAM装置100s全体を制御し、ワードドライバ60および列選択回路/入出力制御回路65に対して必要な指示あるいは制御を実行する。ワードドライバ60は、ワード線WLを駆動して選択された行のメモリセルMCに対するアクセスを実行する。また列選択回路/入出力制御回路65は、制御回路70からの指示に応答してメモリアレイMRの列選択を実行し、ビット線BLの列選択動作を実行して、たとえばデータ書込時においては、入力データDINに基づいてビット線BLを所定の論理レベルに駆動してデータ書込を実行する。また、データ読出時においては、ビット線BLを介して選択されたメモリセルMCに流れる読出電流に基づいて選択されたメモリセルMCが保持していた出力データDOUTを生成して出力する。
【0065】
図15は、図14の半導体記憶装置におけるメモリセルの構成を概略的に示す等価回路図である。
【0066】
図15を参照して、ある1つのメモリセルMCは、複数のビット線BL(図14)に含まれる相補型データ線107、108と、複数のワード線WL(図14)に含まれるワード線109との交差部に配置されている。メモリセルMCは、1対のインバータ回路からなるフリップフロップ回路と、1対のアクセストランジスタQ3、Q4とで構成されている。
【0067】
フリップフロップ回路は、クロスカップリングされた2つの記憶ノードN1、N2を構成している。記憶ノードN1およびN2は、一方がHighかつ他方がLowの双安定状態を有する。この双安定状態は、メモリセルMCに所定の電源電圧を与え続けることによって保持し続けることができる。
【0068】
1対のアクセストランジスタQ3、Q4の各々は、MOSトランジスタである。アクセストランジスタQ3のソース/ドレイン領域の一方が記憶ノードN1に接続されており、ソース/ドレイン領域の他方はビット線107に接続されている。またアクセストランジスタQ4のソース/ドレイン領域の一方は記憶ノードN2に接続されており、ソース/ドレイン領域の他方はビット線108に接続されている。またアクセストランジスタQ3、Q4の各々のゲートはワード線109に接続されている。これによりワード線109によってアクセストランジスタQ3、Q4の導通、非導通状態を制御することができる。
【0069】
インバータ回路は1個のドライバトランジスタQ1(またはQ2)および1個の負荷トランジスタQ5(またはQ6)で構成されている。1対のドライバトランジスタQ1、Q2の各々は、MOSトランジスタである。1対のドライバトランジスタQ1、Q2のソース領域のそれぞれはGND(接地電位)112および113の各々に接続されている。またドライバトランジスタQ1のドレイン領域は記憶ノードN1に接続されており、ドライバトランジスタQ2のドレイン領域は記憶ノードN2に接続されている。さらにドライバトランジスタQ1のゲートは記憶ノードN2に接続されており、ドライバトランジスタQ2のゲートは記憶ノードN1に接続されている。
【0070】
負荷トランジスタQ5、Q6の各々はMOSトランジスタである。負荷トランジスタQ5、Q6のそれぞれのソース領域は、Vcc電源110、111に接続されている。また負荷トランジスタQ5、Q6のそれぞれのドレイン領域は記憶ノードN1、N2に接続されている。また負荷トランジスタQ5のゲートは、ドライバトランジスタQ1のゲートとドライバトランジスタQ2のドレイン領域とに接続されている。また負荷トランジスタQ6のゲートはドライバトランジスタQ2のゲートとドライバトランジスタQ1のドレイン領域とに接続されている。
【0071】
このように、1対のインバータ回路をクロスカップリングさせることによりフリップフロップ回路が形成されている。
【0072】
メモリセルMCにデータを書込むときは、ワード線109を選択してアクセストランジスタQ3、Q4を導通させ、所望の論理値に応じてビット線対107、108を強制的に電圧印加することにより、フリップフロップ回路の双安定状態がいずれかに設定される。またメモリセルMCからデータを読出すときは、アクセストランジスタQ3、Q4を導通させることで、記憶ノードN1、N2の電位がビット線107、108に伝達される。
【0073】
トランジスタQ1〜Q6の各々は、実施の形態1および2において説明した第2のnMISトランジスタT2nおよび第2のpMISトランジスタT2pのいずれかと同様の構成を有する。また周辺回路部(図14におけるメモリアレイMR以外の部分)が有するトランジスタは、実施の形態1および2において説明した第1のnMISトランジスタT1nおよび第1のpMISトランジスタT1pの少なくともいずれかを含む。
【0074】
本実施の形態によれば、トランジスタQ1〜Q6のしきい値電圧の絶対値をメモリアレイMRの動作上十分に大きな値としつつ、周辺回路部のしきい値電圧の絶対値を抑制することで半導体記憶装置を高速化することができる。
【0075】
また特に微細化が求められる領域であるメモリアレイMR領域において、第1および第2のnMISトランジスタT1n、T2nを作り分ける必要がなく、また第1および第2のpMISトランジスタT1p、T2pを作り分ける必要がない。よってこれらの作り分けにともなう半導体記憶装置の集積度の低下を抑制しつつ、上記の効果を得ることができる。
【0076】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0077】
本発明は、しきい値電圧が互いに異なる複数のMISトランジスタを有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【0078】
【図1】本発明の実施の形態1における半導体装置の構成を概略的に示す部分断面図である。
【図2】本発明の実施の形態1における半導体装置の製造方法の第1工程を概略的に示す部分断面図である。
【図3】本発明の実施の形態1における半導体装置の製造方法の第2工程を概略的に示す部分断面図である。
【図4】本発明の実施の形態1における半導体装置の製造方法の第3工程を概略的に示す部分断面図である。
【図5】本発明の実施の形態1における半導体装置の製造方法の第4工程を概略的に示す部分断面図である。
【図6】本発明の実施の形態1に対する比較例における半導体装置の構成を概略的に示す部分断面図である。
【図7】本発明の実施の形態2における半導体装置の構成を概略的に示す部分断面図である。
【図8】本発明の実施の形態2における半導体装置の製造方法の第1工程を概略的に示す部分断面図である。
【図9】本発明の実施の形態2における半導体装置の製造方法の第2工程を概略的に示す部分断面図である。
【図10】本発明の実施の形態2における半導体装置の製造方法の第3工程を概略的に示す部分断面図である。
【図11】本発明の実施の形態2における半導体装置の製造方法の第4工程を概略的に示す部分断面図である。
【図12】本発明の実施の形態3における半導体装置の構成を概略的に示す部分断面図である。
【図13】本発明の実施の形態4における半導体装置の構成を概略的に示す部分断面図である。
【図14】本発明の実施の形態5における半導体装置としての半導体記憶装置の構成を概略的に示すブロック図である。
【図15】図14の半導体記憶装置におけるメモリセルの構成を概略的に示す等価回路図である。
【符号の説明】
【0079】
CPn nMISキャップ膜、CPp pMISキャップ膜、Cn1 第1のnMISチャネル領域、Cn2 第2のnMISチャネル領域、Cp1 第1のpMISチャネル領域、Cp2 第2のpMISチャネル領域、HK,HK1 高誘電率膜、H1n 第1のnMIS高誘電率膜、H2n 第2のnMIS高誘電率膜、H1p 第1のpMIS高誘電率膜、H2p 第2のpMIS高誘電率膜、M1n 第1のnMIS金属電極、M2n 第2のnMIS金属電極、M1p 第1のpMIS金属電極、M2p 第2のpMIS金属電極、Q1〜Q6 トランジスタ、SB 半導体基板、T1n 第1のnMISトランジスタ、T2n 第2のnMISトランジスタ、T1p 第1のpMISトランジスタ、T2p 第2のpMISトランジスタ、100c,100cV,100n,100p 半導体装置、100s SRAM装置。
【特許請求の範囲】
【請求項1】
第1のnMISしきい値電圧を有する第1のnMISトランジスタと、第2のnMISしきい値電圧を有する第2のnMISトランジスタとを備え、
前記第1のnMISトランジスタは、半導体基板上に設けられた第1のnMISチャネル領域と、前記第1のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第1のnMIS高誘電率膜と、前記第1のnMIS高誘電率膜上に設けられた第1のnMIS金属電極とを含み、
前記第2のnMISトランジスタは、半導体基板上に設けられた第2のnMISチャネル領域と、前記第2のnMISチャネル領域上に設けられた第2のnMIS高誘電率膜と、前記第2のnMIS高誘電率膜上に設けられた第2のnMIS金属電極とを含み、
前記第2のnMISしきい値電圧の絶対値は前記第1のnMISしきい値電圧の絶対値よりも大きく、前記第2のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は前記第1のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい、半導体装置。
【請求項2】
前記第1および第2のnMIS高誘電率膜はHf系絶縁膜である、請求項1に記載の半導体装置。
【請求項3】
前記第2のnMIS高誘電率膜は、ランタンおよびマグネシウムのいずれも含有しない、請求項1または2に記載の半導体装置。
【請求項4】
前記第1および第2のnMIS金属電極は一の材料からなる、請求項1〜3のいずれかに記載の半導体装置。
【請求項5】
前記第1および第2のnチャネル領域の各々の不純物濃度は同じである、請求項1〜4のいずれかに記載の半導体装置。
【請求項6】
前記半導体装置は、情報を記憶するための複数のセル部と、前記複数のセル部の各々と電気的に接続され、かつ前記複数のセル部に対して情報の読み書きを行なうための周辺回路部とを有するSRAM装置であり、
前記周辺回路部は、前記第1のnMISトランジスタを含み、
前記セル部は、前記第2のnMISトランジスタを含む、請求項1〜5に記載の半導体装置。
【請求項7】
第1のpMISしきい値電圧を有する第1のpMISトランジスタと、第2のpMISしきい値電圧を有する第2のpMISトランジスタとを備え、
前記第1のpMISトランジスタは、半導体基板上に設けられた第1のpMISチャネル領域と、前記第1のpMISチャネル領域上に設けられ、かつアルミニウムを含有する第1のpMIS高誘電率膜と、前記第1のpMIS高誘電率膜上に設けられた第1のpMIS金属電極とを含み、
前記第2のpMISトランジスタは、半導体基板上に設けられた第2のpMISチャネル領域と、前記第2のpMISチャネル領域上に設けられた第2のpMIS高誘電率膜と、前記第2のpMIS高誘電率膜上に設けられた第2のpMIS金属電極とを含み、
前記第2のpMISしきい値電圧の絶対値は前記第1のpMISしきい値電圧の絶対値よりも大きく、前記第2のpMIS高誘電率膜におけるアルミニウム原子濃度は前記第1のpMIS高誘電率膜におけるアルミニウム原子濃度よりも小さい、半導体装置。
【請求項8】
前記第1および第2のpMIS高誘電率膜はHf系絶縁膜である、請求項7に記載の半導体装置。
【請求項9】
前記第2のpMIS高誘電率膜はアルミニウムを含有しない、請求項7または8に記載の半導体装置。
【請求項10】
前記第1および第2のpMIS金属電極は一の材料からなる、請求項7〜9のいずれかに記載の半導体装置。
【請求項11】
前記第1および第2のpチャネル領域の各々の不純物濃度は同じである、請求項7〜10のいずれかに記載の半導体装置。
【請求項12】
前記半導体装置は、情報を記憶するための複数のセル部と、前記複数のセル部の各々と電気的に接続され、かつ前記複数のセル部に対して情報の読み書きを行なうための周辺回路部とを有するSRAM装置であり、
前記周辺回路部は、前記第1のpMISトランジスタを含み、
前記セル部は、前記第2のpMISトランジスタを含む、請求項7〜11のいずれかに記載の半導体装置。
【請求項13】
第1のnMISしきい値電圧を有する第1のnMISトランジスタと、第2のnMISしきい値電圧を有する第2のnMISトランジスタとをさらに備え、
前記第1のnMISトランジスタは、半導体基板上に設けられた第1のnMISチャネル領域と、前記第1のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第1のnMIS高誘電率膜と、前記第1のnMIS高誘電率膜上に設けられた第1のnMIS金属電極とを含み、
前記第2のnMISトランジスタは、半導体基板上に設けられた第2のnMISチャネル領域と、前記第2のnMISチャネル領域上に設けられた第2のnMIS高誘電率膜と、前記第2のnMIS高誘電率膜上に設けられた第2のnMIS金属電極とを含み、
前記第2のnMISしきい値電圧の絶対値は前記第1のnMISしきい値電圧の絶対値よりも大きく、前記第2のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は前記第1のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい、請求項7〜12のいずれかに半導体装置。
【請求項14】
第1のnMISしきい値電圧を有する第1のnMISトランジスタと、第2のnMISしきい値電圧を有する第2のnMISトランジスタとをさらに備え、
前記第1のnMISトランジスタは、半導体基板上に設けられた第1のnMISチャネル領域と、前記第1のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第1のnMIS高誘電率膜と、前記第1のnMIS高誘電率膜上に設けられた第1のnMIS金属電極とを含み、
前記第2のnMISトランジスタは、半導体基板上に設けられた第2のnMISチャネル領域と、前記第2のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第2のnMIS高誘電率膜と、前記第2のnMIS高誘電率膜上に設けられた第2のnMIS金属電極とを含み、
前記第2のnMISしきい値電圧の絶対値は前記第1のnMISしきい値電圧の絶対値よりも大きい、請求項7〜12のいずれかに半導体装置。
【請求項15】
半導体基板上にp型不純物を注入することにより、p型の導電型を有する第1および第2のnMISチャネル領域を形成する工程と、
前記第1および第2のnMISチャネル領域上に高誘電率膜を形成する工程と、
前記高誘電率膜のうち前記第1のnMISチャネル領域上の部分を覆い、かつ前記高誘電率膜のうち前記第2のnMISチャネル領域上の部分を露出するように、ランタンおよびマグネシウムの少なくともいずれかを含有するnMISキャップ膜を形成する工程と、
前記第1のnMISチャネル領域上に前記高誘電率膜および前記nMISキャップ膜を介して第1のnMIS金属電極を形成し、かつ前記第2のnMISチャネル領域上に前記高誘電率膜を介して第2のnMIS金属電極を形成する工程と、
前記nMISキャップ膜に含有されるランタンおよびマグネシウムの少なくともいずれかを前記高誘電率膜の前記第1のnMISチャネル領域上の部分に拡散させる工程とを備えた、半導体装置の製造方法。
【請求項16】
前記第1および第2のnMIS金属電極は一の材料からなる、請求項15に記載の半導体装置の製造方法。
【請求項17】
前記第1および第2のnMISチャネル領域を形成する工程は、前記第1および第2のnMISチャネル領域の各々を同時に形成することにより行なわれる、請求項15または16に記載の半導体装置の製造方法。
【請求項18】
半導体基板上にn型不純物を注入することにより、n型の導電型を有する第1および第2のpMISチャネル領域を形成する工程と、
前記第1および第2のpMISチャネル領域上に高誘電率膜を形成する工程と、
前記高誘電率膜のうち前記第1のpMISチャネル領域上の部分を覆い、かつ前記高誘電率膜のうち前記第2のpMISチャネル領域上の部分を露出するように、アルミニウムを含有するpMISキャップ膜を形成する工程と、
前記第1のpMISチャネル領域上に前記高誘電率膜および前記pMISキャップ膜を介して第1のpMIS金属電極を形成し、かつ前記第2のpMISチャネル領域上に前記高誘電率膜を介して第2のpMIS金属電極を形成する工程と、
前記pMISキャップ膜に含有されるアルミニウムを前記高誘電率膜の前記第1のpMISチャネル領域上の部分に拡散させる工程とを備えた、半導体装置の製造方法。
【請求項19】
前記第1および第2のpMIS金属電極は一の材料からなる、請求項18に記載の半導体装置の製造方法。
【請求項20】
前記第1および第2のpMISチャネル領域を形成する工程は、前記第1および第2のpMISチャネル領域の各々を同時に形成することにより行なわれる、請求項18または19に記載の半導体装置の製造方法。
【請求項1】
第1のnMISしきい値電圧を有する第1のnMISトランジスタと、第2のnMISしきい値電圧を有する第2のnMISトランジスタとを備え、
前記第1のnMISトランジスタは、半導体基板上に設けられた第1のnMISチャネル領域と、前記第1のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第1のnMIS高誘電率膜と、前記第1のnMIS高誘電率膜上に設けられた第1のnMIS金属電極とを含み、
前記第2のnMISトランジスタは、半導体基板上に設けられた第2のnMISチャネル領域と、前記第2のnMISチャネル領域上に設けられた第2のnMIS高誘電率膜と、前記第2のnMIS高誘電率膜上に設けられた第2のnMIS金属電極とを含み、
前記第2のnMISしきい値電圧の絶対値は前記第1のnMISしきい値電圧の絶対値よりも大きく、前記第2のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は前記第1のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい、半導体装置。
【請求項2】
前記第1および第2のnMIS高誘電率膜はHf系絶縁膜である、請求項1に記載の半導体装置。
【請求項3】
前記第2のnMIS高誘電率膜は、ランタンおよびマグネシウムのいずれも含有しない、請求項1または2に記載の半導体装置。
【請求項4】
前記第1および第2のnMIS金属電極は一の材料からなる、請求項1〜3のいずれかに記載の半導体装置。
【請求項5】
前記第1および第2のnチャネル領域の各々の不純物濃度は同じである、請求項1〜4のいずれかに記載の半導体装置。
【請求項6】
前記半導体装置は、情報を記憶するための複数のセル部と、前記複数のセル部の各々と電気的に接続され、かつ前記複数のセル部に対して情報の読み書きを行なうための周辺回路部とを有するSRAM装置であり、
前記周辺回路部は、前記第1のnMISトランジスタを含み、
前記セル部は、前記第2のnMISトランジスタを含む、請求項1〜5に記載の半導体装置。
【請求項7】
第1のpMISしきい値電圧を有する第1のpMISトランジスタと、第2のpMISしきい値電圧を有する第2のpMISトランジスタとを備え、
前記第1のpMISトランジスタは、半導体基板上に設けられた第1のpMISチャネル領域と、前記第1のpMISチャネル領域上に設けられ、かつアルミニウムを含有する第1のpMIS高誘電率膜と、前記第1のpMIS高誘電率膜上に設けられた第1のpMIS金属電極とを含み、
前記第2のpMISトランジスタは、半導体基板上に設けられた第2のpMISチャネル領域と、前記第2のpMISチャネル領域上に設けられた第2のpMIS高誘電率膜と、前記第2のpMIS高誘電率膜上に設けられた第2のpMIS金属電極とを含み、
前記第2のpMISしきい値電圧の絶対値は前記第1のpMISしきい値電圧の絶対値よりも大きく、前記第2のpMIS高誘電率膜におけるアルミニウム原子濃度は前記第1のpMIS高誘電率膜におけるアルミニウム原子濃度よりも小さい、半導体装置。
【請求項8】
前記第1および第2のpMIS高誘電率膜はHf系絶縁膜である、請求項7に記載の半導体装置。
【請求項9】
前記第2のpMIS高誘電率膜はアルミニウムを含有しない、請求項7または8に記載の半導体装置。
【請求項10】
前記第1および第2のpMIS金属電極は一の材料からなる、請求項7〜9のいずれかに記載の半導体装置。
【請求項11】
前記第1および第2のpチャネル領域の各々の不純物濃度は同じである、請求項7〜10のいずれかに記載の半導体装置。
【請求項12】
前記半導体装置は、情報を記憶するための複数のセル部と、前記複数のセル部の各々と電気的に接続され、かつ前記複数のセル部に対して情報の読み書きを行なうための周辺回路部とを有するSRAM装置であり、
前記周辺回路部は、前記第1のpMISトランジスタを含み、
前記セル部は、前記第2のpMISトランジスタを含む、請求項7〜11のいずれかに記載の半導体装置。
【請求項13】
第1のnMISしきい値電圧を有する第1のnMISトランジスタと、第2のnMISしきい値電圧を有する第2のnMISトランジスタとをさらに備え、
前記第1のnMISトランジスタは、半導体基板上に設けられた第1のnMISチャネル領域と、前記第1のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第1のnMIS高誘電率膜と、前記第1のnMIS高誘電率膜上に設けられた第1のnMIS金属電極とを含み、
前記第2のnMISトランジスタは、半導体基板上に設けられた第2のnMISチャネル領域と、前記第2のnMISチャネル領域上に設けられた第2のnMIS高誘電率膜と、前記第2のnMIS高誘電率膜上に設けられた第2のnMIS金属電極とを含み、
前記第2のnMISしきい値電圧の絶対値は前記第1のnMISしきい値電圧の絶対値よりも大きく、前記第2のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和は前記第1のnMIS高誘電率膜におけるランタン原子濃度およびマグネシウム原子濃度の和よりも小さい、請求項7〜12のいずれかに半導体装置。
【請求項14】
第1のnMISしきい値電圧を有する第1のnMISトランジスタと、第2のnMISしきい値電圧を有する第2のnMISトランジスタとをさらに備え、
前記第1のnMISトランジスタは、半導体基板上に設けられた第1のnMISチャネル領域と、前記第1のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第1のnMIS高誘電率膜と、前記第1のnMIS高誘電率膜上に設けられた第1のnMIS金属電極とを含み、
前記第2のnMISトランジスタは、半導体基板上に設けられた第2のnMISチャネル領域と、前記第2のnMISチャネル領域上に設けられ、かつランタンおよびマグネシウムの少なくともいずれかを含有する第2のnMIS高誘電率膜と、前記第2のnMIS高誘電率膜上に設けられた第2のnMIS金属電極とを含み、
前記第2のnMISしきい値電圧の絶対値は前記第1のnMISしきい値電圧の絶対値よりも大きい、請求項7〜12のいずれかに半導体装置。
【請求項15】
半導体基板上にp型不純物を注入することにより、p型の導電型を有する第1および第2のnMISチャネル領域を形成する工程と、
前記第1および第2のnMISチャネル領域上に高誘電率膜を形成する工程と、
前記高誘電率膜のうち前記第1のnMISチャネル領域上の部分を覆い、かつ前記高誘電率膜のうち前記第2のnMISチャネル領域上の部分を露出するように、ランタンおよびマグネシウムの少なくともいずれかを含有するnMISキャップ膜を形成する工程と、
前記第1のnMISチャネル領域上に前記高誘電率膜および前記nMISキャップ膜を介して第1のnMIS金属電極を形成し、かつ前記第2のnMISチャネル領域上に前記高誘電率膜を介して第2のnMIS金属電極を形成する工程と、
前記nMISキャップ膜に含有されるランタンおよびマグネシウムの少なくともいずれかを前記高誘電率膜の前記第1のnMISチャネル領域上の部分に拡散させる工程とを備えた、半導体装置の製造方法。
【請求項16】
前記第1および第2のnMIS金属電極は一の材料からなる、請求項15に記載の半導体装置の製造方法。
【請求項17】
前記第1および第2のnMISチャネル領域を形成する工程は、前記第1および第2のnMISチャネル領域の各々を同時に形成することにより行なわれる、請求項15または16に記載の半導体装置の製造方法。
【請求項18】
半導体基板上にn型不純物を注入することにより、n型の導電型を有する第1および第2のpMISチャネル領域を形成する工程と、
前記第1および第2のpMISチャネル領域上に高誘電率膜を形成する工程と、
前記高誘電率膜のうち前記第1のpMISチャネル領域上の部分を覆い、かつ前記高誘電率膜のうち前記第2のpMISチャネル領域上の部分を露出するように、アルミニウムを含有するpMISキャップ膜を形成する工程と、
前記第1のpMISチャネル領域上に前記高誘電率膜および前記pMISキャップ膜を介して第1のpMIS金属電極を形成し、かつ前記第2のpMISチャネル領域上に前記高誘電率膜を介して第2のpMIS金属電極を形成する工程と、
前記pMISキャップ膜に含有されるアルミニウムを前記高誘電率膜の前記第1のpMISチャネル領域上の部分に拡散させる工程とを備えた、半導体装置の製造方法。
【請求項19】
前記第1および第2のpMIS金属電極は一の材料からなる、請求項18に記載の半導体装置の製造方法。
【請求項20】
前記第1および第2のpMISチャネル領域を形成する工程は、前記第1および第2のpMISチャネル領域の各々を同時に形成することにより行なわれる、請求項18または19に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2010−157641(P2010−157641A)
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願番号】特願2008−335656(P2008−335656)
【出願日】平成20年12月29日(2008.12.29)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願日】平成20年12月29日(2008.12.29)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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