半導体装置
【課題】円柱型構造のトランジスタの特性を向上させる。
【解決手段】導電層の形成された基板において前記導電層上に形成された柱状半導体と、前記柱状半導体の周囲に形成された絶縁層と、前記絶縁層の周囲に形成された一つのトランジスタのゲート電極を有しており、ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする半導体装置を提供することにより、上記課題を解決する。
【解決手段】導電層の形成された基板において前記導電層上に形成された柱状半導体と、前記柱状半導体の周囲に形成された絶縁層と、前記絶縁層の周囲に形成された一つのトランジスタのゲート電極を有しており、ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする半導体装置を提供することにより、上記課題を解決する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、基板に垂直にチャネルの形成される円柱型構造のトランジスタに関するものである。
【背景技術】
【０００２】
小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されている。
【０００３】
ＮＡＮＤ型フラッシュメモリの高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。デザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。配線パターン等の更なる微細加工を実現するためには、非常に高度な加工技術が要求されるため、デザインルールの縮小化が困難になってきている。
【０００４】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１及び非特許文献１）。
【０００５】
メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、メモリセル部分１層毎に複数のフォトエッチングプロセス（Ｐｈｏｔｏ Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ、以下「ＰＥＰ」という。いわゆるフォトレジストを使ったリソグラフィ工程とエッチングなどの加工工程とを用いてパターンニングを行うプロセス。）を行う必要がある。ここで、そのデザインルールの最小線幅で行うフォトエッチングプロセスを「クリティカルＰＥＰ」とし、そのデザインルールの最小線幅より大きな線幅で行うフォトエッチングプロセスを「ラフＰＥＰ」とする。メモリセルを３次元的に配置した従来の半導体記憶装置においては、メモリセル部分１層につきクリティカルＰＥＰ数が３以上必要である。また、従来の半導体記憶装置においては、メモリセルを単純に積層していくものが多く、３次元化によるコスト増大が避けられない。
【０００６】
また、メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタ（ＳＧＴ：Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）を用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタ（ＳＧＴ）を用いた半導体記憶装置においては、積層メモリトランジスタのチャネル（ボディ）部をピラー（柱）状に形成した後に、側壁にゲート電極となるポリシリコンなどを形成するというプロセスを採用している。このため、真上から見た構造は、串刺し団子のような構造となっている。
【０００７】
この円柱型構造のトランジスタ（ＳＧＴ）は、チャネルが基板面に垂直に形成されるためチップ面積を増大させることなくチャネル長を長くすることが可能となることや、一般的に、チャネル方向がプロセス制御性の高い膜厚方向となるためゲート長の制御がより精密になること等が特徴として挙げられる。
【０００８】
しかしながら、ゲート長の制御性は向上するものの、そのソース／ドレインとなる拡散層のプロファイル制御は、平面型に比較して困難度が増す傾向にある。ソース／ドレインにおける不純物層は、シリコン基板面に形成される不純物拡散領域からの不純物の基板垂直方向の拡散（ａ１）、基板上部からのイオン／インプランテーション（ａ２）、予め不純物ドープされた層間絶縁膜からの横方向の拡散（ａ３）等の方法が提案されている。このうち、ａ１、ａ３における方法では、熱工程の影響を受けやすく、ゲートオーバーラップ量やＬＤＤ構造の最適化が困難であった。また、ａ２における方法では、シリコン基板側となる深い地点にソース／ドレイン不純物領域を形成する場合、高加速のイオンインプランテーションにより形成する必要があり、比較的高濃度の不純物拡散領域を形成するためには、プロセスの時間が長くなり、製造上のスループットが低くなる傾向にあった。
【特許文献１】特開２００３−０７８０４４号
【非特許文献１】Masuoka et al., “Novel Ultrahigh-Density Flash Memory With a Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 50, NO4, pp945-951, April 2003
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、基板に垂直にチャネルの形成される円柱型構造のトランジスタの歩留まり及び信頼性を高める。
【課題を解決するための手段】
【００１０】
本発明の一の態様に係る半導体装置は、導電層の形成された基板において前記導電層上に形成された柱状半導体と、前記柱状半導体の周囲に形成された絶縁層と、前記絶縁層の周囲に形成された一つのトランジスタのゲート電極と、を有しており、前記ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする。
【発明の効果】
【００１１】
本発明は、基板に垂直にチャネルの形成される円柱型構造のトランジスタにおいて、ゲート電極の構成を多層化することにより、ＯＮ／ＯＦＦ比の良好な、歩留まり及び信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１２】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
【００１３】
図１は、本実施の形態に係る半導体装置である円柱型構造のトランジスタの構造図である。
【００１４】
シリコン基板１０１上に形成された導電層であるＮ＋型領域１０２上には柱状のアモルファスシリコン層１０３が形成され、更に、この上にはタングステン（Ｗ）からなる電極１０５が形成されている。アモルファスシリコン層１０３の直径は約８０〔ｎｍ〕であり、成膜直後は不純物が何もドープされていないが、熱拡散により、所定の領域にソース／ドレインが形成されるように、所定の領域にＰ等のイオン注入によりＮ型層（不図示）が形成されている。
【００１５】
アモルファスシリコン層１０３の周囲には、約１０〔ｎｍ〕の膜厚により形成されたシリコンの熱酸化膜である絶縁膜１０４を介し、ゲート電極が形成されている。
【００１６】
このゲート電極は、通常は不純物としてＢ等がドープされたＰ＋型のみにより形成されている。従って、ドレイン／ソースにおけるゲートオーバーラップ量や、ドレイン／ソース近傍の濃度勾配は固相拡散により定まるが、固相拡散の制御性は高くないため、通常の構成のゲート電極が単層の場合では、各々のトランジスタごとのバラつきが多く不均一となる。
【００１７】
これに対し、本実施の形態では、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層１１０、膜厚が２〔ｎｍ〕の界面窒化膜１１２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層１１４、膜厚が２〔ｎｍ〕の界面窒化膜１１６、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層１１８が積層形成されている。
【００１８】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３へ拡散し、Ｎ型領域１２０が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域１２０は、絶縁膜１０４を介し下層電極層１１０の形成されている領域の位置まで形成される。また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層１１８が形成されている領域の位置に、イオン注入によりＮ型領域１２２Ｂを形成する。所定の工程を経た後、Ｎ型領域１２２Ｂからの熱拡散によりＮ型領域１２２Ａが形成される。このようにして形成されたＮ型領域１２２Ｂは、絶縁膜１０４を介し上層電極層１１８の形成されている領域の位置まで形成される。
【００１９】
これにより、図１に示すトランジスタにおいては、実際のトランジスタの動作における閾値付近の振る舞いは、下層電極層１１０における仕事関数が、中層電極層１１４における仕事関数よりも小さいため、中層電極層１１４近傍のアモルファスシリコン層１０３においてチャネルが形成されはじめる時点において、下層電極層１１０近傍のアモルファスシリコン層１０３ではすでに電子が誘起された状態となっている。即ち、中層電極層１１４と下層電極層１１０の間においては、閾値近傍では、固相拡散の程度によらず、必ず仕事関数差による低濃度のキャリア誘起層が形成され、これが、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のように機能する。また、キャリア誘起層の端部位置は下層電極層により決定されるため、素子間のばらつきを低減することが可能となる。このことは、上部電極層１１８と中層電極層１１４においても同様であり、上層電極層１１８における仕事関数が、中層電極層１１４における仕事関数よりも小さいため、中層電極層１１４近傍のアモルファスシリコン層１０３においてチャネルが形成される際には、上層電極層１１８近傍のアモルファスシリコン層１０３では電子が誘起された状態となっている。即ち、中層電極層１１４と上層電極層１１８の間においては、閾値近傍では、固相拡散の程度によらず、必ず仕事関数差による低濃度のキャリア誘起層が形成され、これが、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のように機能するため、素子間のばらつきを低減することが可能となる。以上より、半導体記憶装置における信頼性と歩留まりを向上させることができる。
【００２０】
尚、図１においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層３１０、膜厚が２〔ｎｍ〕の界面窒化膜３１２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層３１４、膜厚が２〔ｎｍ〕の界面窒化膜３１６、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層３１８が積層形成されている。
【００２１】
アモルファスシリコン層３０３の下部では、既にイオン注入により形成されているＮ型領域３２０Ａの領域から熱拡散によりＮ型領域３２０Ｂの領域が、絶縁膜１０８を介し下層電極層３１０の形成されている領域の位置まで形成される。また、アモルファスシリコン層３０３の上部には、イオン注入によりＮ型領域３２２が、絶縁膜１０８を介し上層電極層３１８の形成されている領域の位置まで形成される。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。図２に示すように、本実施の形態では、Ｐ等が高濃度に注入されている膜厚が５０〔ｎｍ〕のＮ＋型の下層電極層１３０、膜厚が２〔ｎｍ〕の界面窒化膜１３２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層１３４、膜厚が２〔ｎｍ〕の界面窒化膜１３６、Ｐ等が高濃度に注入されている膜厚が１５０〔ｎｍ〕のＮ＋型の上層電極層１３８が積層形成されている。
【００２２】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３への拡散し、Ｎ型領域１４０が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域１４０は、絶縁膜１０４を介し下層電極層１３０の形成されている領域の位置まで形成される。
また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層１３８が形成されている領域の位置に、イオン注入によりＮ型領域１４２Ｂを形成する。所定の工程を経た後、Ｎ型領域１４２Ｂからの熱拡散によりＮ型領域１４２Ａが形成される。このようにして形成されたＮ型領域１４２Ｂは、絶縁膜１０４を介し上層電極層１３８の形成されている領域の位置まで形成される。
【００２３】
下部のＮ型領域１４０はＮ＋型領域１０２からの熱拡散により形成され、上部のＮ型領域１４２はイオン注入により形成された不図示の高濃度のＮ型層の熱拡散によって形成される。この場合、イオン注入により形成されたＮ型層を熱拡散した場合の方が、不純物のプロファイルが緩慢に変化する傾向にあり、この差を吸収するため、上層電極層１３８を厚く形成し、下層電極層１３０を薄く形成したものである。
【００２４】
尚、図２においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が５０〔ｎｍ〕のＮ＋型の下層電極層３３０、膜厚が２〔ｎｍ〕の界面窒化膜３３２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層３３４、膜厚が２〔ｎｍ〕の界面窒化膜３３６、Ｐ等が高濃度に注入されている膜厚が１５０〔ｎｍ〕のＮ＋型の上層電極層３３８が積層形成されている。
【００２５】
アモルファスシリコン層３０３の下部では、既にイオン注入により形成されているＮ型領域３４０Ａの領域から熱拡散によりＮ型領域３４０Ｂの領域が、絶縁膜１０８を介し下層電極層３３０の形成されている領域の位置まで形成される。また、アモルファスシリコン層３０３の上部には、イオン注入によりＮ型領域３４２が、絶縁膜１０８を介し上層電極層３３８の形成されている領域の位置まで形成される。
【００２６】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。図３に示すように、本実施の形態では、Ｐ等が高濃度に注入されている膜厚が５０〔ｎｍ〕のＮ＋型の下層電極層１５０、膜厚が２〔ｎｍ〕の界面窒化膜１５２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層１５４、膜厚が２〔ｎｍ〕の界面窒化膜１５６、Ｂ等が低濃度に注入されている膜厚が１５０〔ｎｍ〕のＰ−型の上層電極層１５８が積層形成されている。
【００２７】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３への拡散し、Ｎ型領域１６０が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域１６０は、絶縁膜１０４を介し下層電極層１５０の形成されている領域の位置まで形成される。また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層１５８が形成されている領域の位置に、イオン注入によりＮ型領域１６２Ｂを形成する。所定の工程を経た後、Ｎ型領域１６２Ｂからの熱拡散によりＮ型領域１６２Ａが形成される。このようにして形成されたＮ型領域１６２Ｂは、絶縁膜１０４を介し上層電極層１５８の形成されている領域の位置まで形成される。
【００２８】
低濃度のＰ−型の上層電極層１５８を形成することにより、このトランジスタをＯＦＦにするために、ゲートに閾値以下の電圧を印加した場合において、低濃度のＰ−型の上層電極層１５８は、アモルファスシリコン層１０３に面した部分が空乏化するため、ゲート・ドレイン間に高電界がかかりにくくなる。即ち、トランジスタをＯＦＦ状態においては、実効的なゲート端がドレインから距離をおいた、オフセットした構造となり、ドレイン端電界を緩和できるため、ドレイン端からチャネル部分にキャリア注入されることにより寄生バイポーラトランジスタがＯＮ状態となって大きなリーク電流が流れる恐れを防ぎ、ドレイン端部での電界を低減することによりリーク電流を低減し、カットオフ特性を良好にすることができる。
【００２９】
尚、図３においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が５０〔ｎｍ〕のＮ＋型の下層電極層３５０、膜厚が２〔ｎｍ〕の界面窒化膜３５２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層３５４、膜厚が２〔ｎｍ〕の界面窒化膜３５６、Ｂ等が低濃度に注入されている膜厚が１５０〔ｎｍ〕のＰ−型の上層電極層３５８が積層形成されている。
【００３０】
アモルファスシリコン層３０３の下部では、既にイオン注入により形成されているＮ型領域３６０Ａの領域から熱拡散によりＮ型領域３６０Ｂの領域が、絶縁膜１０８を介し下層電極層３５０の形成されている領域の位置まで形成される。また、アモルファスシリコン層３０３の上部には、イオン注入によりＮ型領域３６２が、絶縁膜１０８を介し上層電極層３５８の形成されている領域の位置まで形成される。
【００３１】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。図４に示すように、本実施の形態では、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層１７０、膜厚が２〔ｎｍ〕の界面窒化膜１７２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層１７４、膜厚が２〔ｎｍ〕のシリコン窒化膜１７６、膜厚が３０〔ｎｍ〕のシリコン酸化膜１７８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層１８０が積層形成されている。
【００３２】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３への拡散し、Ｎ型領域１８２が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域１８２は、絶縁膜１０４を介し下層電極層１７０の形成されている領域の位置まで形成される。また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層１８０が形成されている領域の位置に、イオン注入によりＮ型領域１８４Ｂを形成する。所定の工程を経た後、Ｎ型領域１８４Ｂからの熱拡散によりＮ型領域１８４Ａが形成される。このようにして形成されたＮ型領域１８４Ｂは、絶縁膜１０４を介し上層電極層１８０の形成されている領域の位置まで形成される。
【００３３】
このように、シリコン酸化膜１７８を形成することにより、トランジスタは、いわゆるドレイン・オフセット構造となり、ドレイン端部での電界の集中を回避することができる。また、オフセット量はリソグラフィの合わせ精度等には依存しないため、プロセス上制御性の高い絶縁膜（シリコン窒化膜１７６及びシリコン酸化膜１７８）により決まるため、素子間のばらつきを最小限に抑えることができる。これにより、リーク電流が抑えられ、かつ、ＯＮ電流への寄生抵抗効果も最小限となるよう制御された、ＯＮ／ＯＦＦ比に優れたスイッチング特性の高いトランジスタを形成することができる。
【００３４】
尚、図４においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層３７０、膜厚が２〔ｎｍ〕の界面窒化膜３７２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層３７４、膜厚が２〔ｎｍ〕のシリコン窒化膜３７６、膜厚が３０〔ｎｍ〕のシリコン酸化膜３７８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層３８０が積層形成されている。
【００３５】
アモルファスシリコン層３０３の下部では、既にイオン注入により形成されているＮ型領域３８２Ａの領域から熱拡散によりＮ型領域３８２Ｂの領域が、絶縁膜１０８を介し下層電極層３７０の形成されている領域の位置まで形成される。また、アモルファスシリコン層３０３の上部には、イオン注入によりＮ型領域３８４が、絶縁膜１０８を介し上層電極層３８０の形成されている領域の位置まで形成される。
【００３６】
同様の機能を得るためには、図５に示すように、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層２１０、膜厚が３０〔ｎｍ〕のシリコン酸化膜２１２、膜厚が２〔ｎｍ〕のシリコン窒化膜２１４、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層２１６、膜厚が２〔ｎｍ〕のシリコン窒化膜２１８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層２２０が積層形成されており、前述の方法と同様の方法により、絶縁膜１０４を介しＮ型領域２２２、２２４Ａ、２２４Ｂを形成したものであってもよい。
【００３７】
尚、図５においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層４１０、膜厚が３０〔ｎｍ〕のシリコン酸化膜４１２、膜厚が２〔ｎｍ〕のシリコン窒化膜４１４、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層４１６、膜厚が２〔ｎｍ〕のシリコン窒化膜４１８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層４２０が積層形成されており、前述の方法と同様の方法により、絶縁膜１０８を介しＮ型領域４２２Ａ、４２２Ｂ、４２４を形成したものである。
【００３８】
また、図６に示すように、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層２３０、膜厚が３０〔ｎｍ〕のシリコン酸化膜２３２、膜厚が２〔ｎｍ〕のシリコン窒化膜２３４、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層２３６、膜厚が２〔ｎｍ〕のシリコン窒化膜２３８、膜厚が３０〔ｎｍ〕のシリコン酸化膜２４０、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層２４２が積層形成されており、前述の方法と同様の方法により、絶縁膜１０４を介しＮ型領域２４４、２４６Ａ、２４６Ｂを形成したものであってもよい。
【００３９】
尚、図６においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層４３０、膜厚が３０〔ｎｍ〕のシリコン酸化膜４３２、膜厚が２〔ｎｍ〕のシリコン窒化膜４３４、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層４３６、膜厚が２〔ｎｍ〕のシリコン窒化膜４３８、膜厚が３０〔ｎｍ〕のシリコン酸化膜４４０、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層４４２が積層形成されており、前述の方法と同様の方法により、絶縁膜１０８を介しＮ型領域４４４Ａ、４４４Ｂ、４４６を形成したものである。
【００４０】
〔第５の実施の形態〕
第５の実施の形態は、第１から第４の実施の形態において、上層電極層、中層電極層、下層電極層の電位を均一にするためのコンタクト構造を設けたものである。従来の単層ゲート電極へのコンタクト構造としては、その最表面にコンタクトプラグ底部が接触した形態が一般的であったが、本実施の形態における積層ゲート電極構造においては、各々の電極層間がＰＮ接合となったり、オフセット構造を実現するために絶縁膜を介したりしているため、すべての層に対して一様に電位を与えることが困難となる。本実施の形態は、この点を鑑み改良を加えたものである。
【００４１】
図７に基づき説明すると、第４の実施の形態と同様な、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層２５０、膜厚が２〔ｎｍ〕の界面窒化膜２５２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層２５４、膜厚が２〔ｎｍ〕のシリコン窒化膜２５６、膜厚が３０〔ｎｍ〕のシリコン酸化膜２５８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層２６０が積層形成されているものについて、下層電極層２５０、界面窒化膜２５２、中層電極層２５４、シリコン窒化膜２５６、シリコン酸化膜２５８、上層電極層２６０のすべてを貫通するようなスルーホールをＲＩＥ等によるエッチングにより形成する。この後、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖｅｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、約２０〔ｎｍ〕チタン膜２６６を形成した後、水素／窒素混合ガス中において、５５０〔℃〕でアニールすることによりポリシリコンからなる下層電極層２５０、中層電極層２５４、上層電極層２６０との間にシリサイドを形成しつつ、チタン膜２６６の表面を窒化して、窒化チタン膜を形成し更に、内部をＭＯＣＶＤ法によりタングステン（Ｗ）膜２６８を積層することにより、コンタクトプラグとなる電極が形成される。これにより、動作安定性や動作速度の向上したトランジスタを形成することができる。
【００４２】
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。図８に示すように、本実施の形態では、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の下層電極層５１４、膜厚が２〔ｎｍ〕の界面窒化膜５１６、Ｐ等が高濃度に注入されている膜厚が１５０〔ｎｍ〕のＮ＋型の上層電極層５１８が積層形成されている。
【００４３】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３への拡散し、Ｎ型領域５２０が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域５２０は、絶縁膜１０４を介し下層電極層５１４の形成されている領域の端の位置まで形成される。また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層５１８が形成されている領域の位置に、イオン注入によりＮ型領域５２２Ｂを形成する。所定の工程を経た後、Ｎ型領域１８４Ｂからの熱拡散によりＮ型領域５２２Ａが形成される。このようにして形成されたＮ型領域５２２Ｂは、絶縁膜１０４を介し上層電極層５１８の形成されている領域の位置まで形成される。
【００４４】
下部のＮ型領域１２０はＮ＋型領域１０２からの熱拡散により形成され、上部のＮ型領域５２２はイオン注入により形成された不図示の高濃度のＮ型層の熱拡散によって形成される。本実施の形態は、固相拡散プロセスが安定しており、ソース端位置が正確に形成され、トランジスタ特性が安定している場合等に効果を有する。
【００４５】
尚、図８においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の下層電極層６１４、膜厚が２〔ｎｍ〕の界面窒化膜６１６、Ｐ等が高濃度に注入されている膜厚が１５０〔ｎｍ〕のＮ＋型の上層電極層６１８が積層形成されている。
【００４６】
アモルファスシリコン層６０３の下部では、既にイオン注入により形成されているＮ型領域６２０Ａの領域から熱拡散によりＮ型領域６２０Ｂの領域が、絶縁膜１０８を介し下層電極層６１４の形成されている領域の端の位置まで形成される。また、アモルファスシリコン層６０３の上部には、イオン注入によりＮ型領域６２２が、絶縁膜１０８を介し上層電極層６１８の形成されている領域の位置まで形成される。
〔第７の実施の形態〕
第７の実施の形態は、第１から第５の実施の形態により形成されたトランジスタを選択トランジスタとして用いた半導体記憶装置である。
【００４７】
図９に、本実施の形態に係る不揮発性半導体記憶装置の概略構成図を示す。本実施の形態に係る不揮発性半導体記憶装置は、メモリトランジスタ領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、センスアンプ６等を有している。図９に示すように、本実施の形態に係る不揮発性半導体記憶装置では、メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図９に示すとおり各層のワード線は、ある領域で２次元的に広がっている。各層のワード線は、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００４８】
尚、図９に示す本実施の形態に係る不揮発性半導体記憶装置では、ソース側選択ゲート線（ＳＧＳ）は板状の平面配線構造を有しており、ドレイン側選択ゲート線（ＳＧＤ）はそれぞれが絶縁分離された配線構造を有している。
【００４９】
図１０に、本実施の形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域２の一部の概略構成図を示す。本実施の形態においては、メモリトランジスタ領域２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリストリングス１０をｍ×ｎ個（ｍ、ｎは自然数）有している。図１０においては、ｍ＝３、ｎ＝４の例を示している。
【００５０】
各メモリストリングス１０のメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワードライン（ＷＬ１〜ＷＬ４）はそれぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングス１０のメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワードラインＷＬ１に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワードラインＷＬ２に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワードラインＷＬ３に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワードラインＷＬ４に接続されている。本実施の形態に係る不揮発性半導体記憶装置においては、図９及び図１０に示すとおり、ワードライン（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワードライン（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングス１０に概略垂直な平面構造を有している。なお、ソース側選択トランジスタＳＳＴｒｍｎを駆動するソース側選択ゲート線ＳＧＳは、動作上、常に各層毎に共通電位とすることが可能である。よって、本実施の形態においては、ソース側選択ゲート線ＳＧＳには、板状の構造を採用している。
【００５１】
各メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域に形成されたＮ＋領域の上に柱状の半導体を有している。各メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、段々形状を有する柱状の半導体を含む。
【００５２】
各ワード線ＷＬは、隣り合う柱状半導体の間隔に柱状半導体の径を加えた距離の２倍以上の広がりを有するようにしてもよい。言い換えると、各ワード線ＷＬは、隣り合う前記柱状半導体の中心間距離の２倍以上の広がりを有するのが好ましい。
【００５３】
図１１（Ａ）に、本実施の形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０（ここでは、ｍｎ番目のメモリストリングス）の概略構造を示し、図１１（Ｂ）に、その等価回路図を示す。本実施の形態においては、メモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎは、図１１（Ａ）、（Ｂ）に示すようにそれぞれ直列に接続されている。本実施の形態に係る不揮発性半導体記憶装置１の１つのメモリストリングス１０においては、半導体基板上のＰ型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ＋型領域１５に柱状の半導体１１が形成されている。また、柱状の半導体１１の周りに形成された絶縁膜１２と、絶縁膜１２の周りに形成された複数の板状の電極１３ａ〜１３ｆが形成されている。この電極１３ｂ〜１３ｅと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを形成する。なお、絶縁膜１２は、電荷蓄積層として機能する絶縁膜（例えば、酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）である。例えば、絶縁膜１２が酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜、所謂ＯＮＯ膜である場合、窒化珪素膜に離散分布したトラップに電荷が保持される。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１〜ＷＬ４及び、１３ｆは選択ゲート線ＳＧＤｎ及び、１３ａはＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎのソース／ドレインの一端にはビット線ＢＬｍが接続されており、選択トランジスタＳＳＴｒｍｎのソース／ドレインの一端にはソース線ＳＬ（本実施の形態においては、Ｎ＋型領域１５）が接続されている。なお、前記電荷蓄積層は、ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの柱状半導体層１１の周りに形成するように（柱状の半導体層１１と電極１３ｂ〜１３ｅとの間に局在するように）してもよい。
【００５４】
なお、この電荷蓄積層に導電体によって形成したフローティングゲートを採用してもよい。このときは、導電体は柱状半導体と各ワード線の間にのみ形成される。また、電極１３ａ及び１３ｆと柱状の半導体１１との間には、ゲート絶縁膜として機能する絶縁膜１２が形成される。
【００５５】
更に、本実施の形態においては、メモリストリングス１０は４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを有しているが、１つのメモリストリングスにあるメモリトランジスタの数はこれに限定されるわけではなく、メモリ容量に応じて任意の数に適宜変更することが可能である。
【００５６】
本実施の形態におけるメモリストリングスは、柱状半導体の中心軸に対して概略対称形状を有することになる。
【００５７】
図１２に、本実施の形態における一つのメモリトランジスタＭＴｒ（例えば、ＭＴｒ４ｍｎ）の断面構造図を示す。なお、他のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ３ｍｎについてもメモリトランジスタＭＴｒ４ｍｎと同様の構成である。メモリトランジスタＭＴｒ４ｍｎは、絶縁体１２を介して柱状の半導体１１を取り囲む導電体層１３ｅが制御ゲート電極として機能する。メモリトランジスタＭＴｒ４のソース２０及びドレイン２１は、柱状の半導体１１に形成される。ただし、メモリトランジスタＭＴｒｌｍｎ並びに選択ゲートトランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎがディプレッション型のトランジスタ構造を有する場合は、半導体１１部分に明確なソース／ドレイン拡散層を持たないようにする場合もある。また、柱状の半導体１１のうち、おおむね導電体層１３eで囲まれた領域をＰ型半導体にし、おおむね導電体層１３ｅで囲まれていない領域をＮ型半導体にしたいわゆるエンハンスメント型トランジスタにしてもよい。
【００５８】
図１１（Ａ）、（Ｂ）及び図１２においては、１つのメモリストリングス１０について説明したが、本実施の形態に係る不揮発性半導体記憶装置においては、全てのメモリストリングスが同様の構成を有している。
【００５９】
〔動作〕
最初に、図１１（Ａ）、（Ｂ）に基づき本実施の形態に係る一つのメモリストリングス１０のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎにおける「読み出し動作」、「書き込み動作」及び「消去動作」について説明する。なお、「読み出し動作」及び「書き込み動作」については、メモリトランジスタＭＴｒ３ｍｎを例にとって説明している。
【００６０】
また、本実施の形態におけるメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎは、半導体１１と電荷蓄積層として機能する絶縁膜（酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）と導電体層（本実施の形態においてはポリシリコン層）とからなる所謂ＭＯＮＯＳ型縦型トランジスタであり、ここでは、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖth（以下「中性しきい値」という）が０Ｖ付近にあるとして説明する。
【００６１】
〔読み出し動作〕
メモリトランジスタＭＴｒ３ｍｎからのデータの読み出し時には、ビット線ＢＬｍにＶbl（例えば０.７Ｖ）、ソース線ＳＬに０Ｖ、選択ゲート線ＳＧＤ及びＳＧＳにＶdd（例えば３．０Ｖ）、Ｐ−Ｗｅｌｌ領域にＶPW（例えば０Ｖ）を印加する。そして、読み出したいビット（ＭＴｒ３ｍｎ）が接続されているワード線ＷＬ３を０Ｖとし、それ以外のワード線ＷＬをＶread（例えば、４．５Ｖ）に設定する。これにより、読み出したいビット（ＭＴｒ３ｍｎ）のしきい値Ｖthが０Ｖより大きいか小さいかで、ビット線ＢＬｍに電流が流れるかどうかが決まるため、ビット線ＢＬｍの電流をセンスすることによってビット（ＭＴｒ３ｍｎ）のデータ情報を読み出すことが可能となる。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒ１ｍｎ、ＭＴｒ２ｍｎ、ＭＴｒ４ｍｎ）のデータを読み出すことができる。
【００６２】
〔書き込み動作〕
メモリトランジスタＭＴｒ３ｍｎにデータ“０”を書き込む場合、即ち、メモリトランジスタＭＴｒ３ｍｎの電荷蓄積層に電子を注入してメモリトランジスタのしきい値を上げる（しきい値を正の方向にシフトさせる）場合は、ＢＬｍに０Ｖ、ソース線ＳＬにＶdd、選択ゲート線ＳＧＤｎにVdd（例えば３．０Ｖ）、選択ゲート線ＳＧＳにＶoff（例えば０Ｖ）、Ｐ−Ｗｅｌｌ領域にＶPW（例えば０Ｖ）を印加し、書き込みたいビット（ＭＴｒ３）のワード線ＷＬ３をＶprog（例えば１８Ｖ）、それ以外のワード線ＷＬをＶpass（例えば１０Ｖ)とすることで、所望ビット（ＭＴｒ３ｍｎ）のみ電荷蓄積層に印加される電界強度が強くなり電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３ｍｎのしきい値が正の方向にシフトする。
【００６３】
メモリトランジスタＭＴｒ３ｍｎにデータ“１”を書き込む場合、即ち、メモリトランジスタＭＴｒ３ｍｎの消去状態からしきい値を上げない（電荷蓄積層に電子を注入しない）場合は、ビット線ＢＬｍにＶddを印加することにより、選択トランジスタＳＤＴｒｍｎのゲート電位とそのソース電位とが同電位になるため、選択トランジスタＳＤＴｒｍｎがｏｆｆ状態になり、メモリトランジスタＭＴｒ３ｍｎのチャネル形成領域（ボディ部）とワード線ＷＬ３との間の電位差が低減するため、メモリトランジスタＭＴｒ３ｍｎの電荷蓄積層には電子の注入が起こらない。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒ１ｍｎ、ＭＴｒ２ｍｎ、ＭＴｒ４ｍｎ）へデータを書き込むことができる。
【００６４】
〔消去動作〕
データの消去時には、複数のメモリストリングス１０からなるブロック単位でメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのデータの消去を行う。
【００６５】
選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域にＶerase（例えば２０Ｖ）を印加し、ソース線ＳＬをフローティングに、そしてＰ−ｗｅｌｌ領域にＶeraseを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ及びＳＧＤｎの電位を上昇（例えば１５Ｖ)させる。こうすることにより、選択トランジスタＳＳＴｒｍｎのゲート端付近でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ）電流が発生し、生成したホールがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのボディ部である半導体層１１内部に流れ、一方、電子がＰ−ｗｅｌｌ方向に流れる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶeraseに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４を例えば０Ｖに設定すると、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜かれ、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのデータの消去を行うことができる。
【００６６】
一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４をフローティングとすることにより、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのチャネル形成領域（ボディ部）の電位の上昇とともに、カップリングによってワード線ＷＬ１〜ＷＬ４の電位が上昇し、ワード線ＷＬ１〜ＷＬ４とメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００６７】
次に、メモリストリングス１０を基板面に対して縦横２次元状に配置した本実施の形態に係る不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」について説明する。図１３には、本実施の形態に係る不揮発性半導体記憶装置１の等価回路図を示す。本実施の形態に係る不揮発性半導体記憶装置１は、上述のとおり、各ワード線ＷＬ１〜ＷＬ４の電位がそれぞれ同電位となっている。また、ここでは、選択ゲート線ＳＧＳ１〜ＳＧＳ３は、それぞれ、独立して制御できるようにしているが、選択ゲート線ＳＧＳ１〜ＳＧＳ３を同じ導電体層によって形成するなどして同電位にし、それらの電位を制御するようにしてもよい。
【００６８】
また、ここでは、点線で示したメモリトランジスタＭＴｒ３２１（ビット線ＢＬ２並びに選択ゲート線ＳＧＳ１及びＳＧＤ１に接続されているメモリストリングスのＭＴｒ３）における「読み出し動作」及び「書き込み動作」について説明する。また、メモリトランジスタの「消去動作」についても説明する。
【００６９】
〔読み出し動作〕
図１４は、本実施の形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１のデータの読み出し動作を行う場合のバイアス状態を示した図である。ここでも、本実施の形態におけるメモリトランジスタＭＴｒは、半導体１１と電荷蓄積層として機能する絶縁膜（酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）と導電体層（本実施の形態においてはポリシリコン層）とからなる所謂ＭＯＮＯＳ型縦型トランジスタであり、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖth（中性しきい値）が０Ｖ付近にあるとして説明する。
【００７０】
メモリトランジスタＭＴｒ３２１からのデータの読み出し時には、メモリトランジスタＭＴｒ３２１が接続されているビット線ＢＬ２にＶbl（例えば０.７Ｖ）、それ以外のビット線ＢＬに０Ｖ、ソース線ＳＬに０Ｖ、メモリトランジスタＭＴｒ３２１が接続されている選択ゲート線ＳＧＤ１及びＳＧＳ１にＶdd（例えば３．０Ｖ）、それ以外の選択ゲート線ＳＧＤ及びＳＧＳにＶoff（例えば０Ｖ）、Ｐ−ｗｅｌｌ領域（ＰＷ）にＶPW（例えば０Ｖ。但し、ＶPWは、Ｐ−ｗｅｌｌ領域とメモリストリングスが順バイアスになっていなければ如何なる電位でもよい。）を印加する。そして、読み出したいビット（ＭＴｒ３２１）が接続されているワード線ＷＬ３を０Ｖとし、それ以外のワード線ＷＬをＶread（例えば、４．５Ｖ）に設定する。これにより、データを読み出すビット（ＭＴｒ３２１）のビット線ＢＬ２とソース線ＳＬ間に電位差が生じ、且つ、選択ゲート線ＳＧＤ１がオンしている状態となっているため、読み出したいビット（ＭＴｒ３２１）のしきい値Ｖthが０Ｖより大きいか小さいかで、ビット線ＢＬ２に電流が流れるかどうかが決まるため、ビット線ＢＬ２の電流をセンスすることによってビット（ＭＴｒ３２１）のデータ情報を読み出すことが可能となる。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒｌｍｎ）のデータを読み出すことができる。このとき、例えば、メモリトランジスタＭＴｒ３２２は、そのしきい値Ｖthが何れの値であっても、即ちメモリトランジスタＭＴｒ３２２に“１”が書き込まれていても“０”が書き込まれていても、ＳＧＤ２がＶoffとなっている為、メモリトランジスタＭＴｒ３２２およびＭＴｒ３２２が属しているメモリストリングス１０に電流が流れることがない。このことは、ビット線ＢＬ２に接続されているメモリストリングス１０であって、選択ゲート線ＳＧＤ１に接続されていない全てのメモリストリングス１０において同様である。
【００７１】
また、例えばメモリトランジスタＭＴｒ３３１を例にとって説明すると、ＭＴｒ３３１が属するメモリストリングス１０の場合、メモリトランジスタＭＴｒ３３１のしきい値Ｖthが如何なる値であっても、即ち“１”が書き込まれていても“０”が書き込まれていても、ビット線ＢＬ３が０Ｖでありソース線ＳＬと同電位の為、ビット線ＢＬ３に電流が流れることはない。このことは、ビット線ＢＬ２に接続されていない全てのメモリストリングス１０おいて共通である。
【００７２】
以上より、本実施の形態に係る不揮発性半導体記憶装置１においては、ワード線ＷＬ１〜ＷＬ４をそれぞれ共通電位で駆動し、且つ選択ゲート線ＳＧＳ１〜ＳＧＳ３を共通電位で駆動させても、任意のビットのしきい値のデータを読むことが可能となる。
【００７３】
〔書き込み動作〕
図１５は、本実施の形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【００７４】
メモリトランジスタＭＴｒ３にデータ“０”を書き込む場合、即ち、メモリトランジスタＭＴｒ３２１の電荷蓄積層に電子を注入してメモリトランジスタのしきい値を上げる（しきい値を正の方向にシフトさせる）場合は、メモリトランジスタＭＴｒ３２１が接続されているビット線ＢＬ２に０Ｖ、それ以外のビット線ＢＬにＶdd、ソース線ＳＬにＶdd、メモリトランジスタＭＴｒ３２１が接続されている選択ゲート線ＳＧＤ１にＶdd、それ以外の選択ゲート線ＳＧＤにＶoff、選択ゲート線ＳＧＳ１〜ＳＧＳ３にＶoff、Ｐ−Ｗｅｌｌ領域（ＰＷ）にＶPW（例えば０Ｖ）を印加し、書き込みたいビット（ＭＴｒ３２１）のワード線ＷＬ３をＶprog（例えば１８Ｖ）、それ以外のワード線ＷＬをＶpass（例えば１０Ｖ）とすることで、ＭＴｒ３２１が属するメモリストリングス１０において、ソース側選択ゲート線ＳＧＳ１が接続されている選択ゲートトランジスタＳＳＴｒ２１を除く全てのメモリトランジスタＭＴｒ１２１、ＭＴｒ２２１、ＭＴｒ３２１及びＭＴｒ４２１にチャネルが形成され、ビット線ＢＬ２の電位（０Ｖ）がチャネルに伝播される。このため、所望ビット（ＭＴｒ３２１）のワードラインと柱状半導体の間に存在する電荷蓄積層を含むＯＮＯ膜に印加される電界強度が強くなり、電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３２１のしきい値が正の方向にシフトする。
【００７５】
このとき、例えば、メモリトランジスタＭＴｒ３２２に置いては、ソース側選択ゲート線ＳＧＤ２にはＶoffが印加されているため、ビット線ＢＬ２の電位がメモリトランジスタＭＴｒ３２２のチャネル部に伝播されることがなく、メモリトランジスタＴｒ３２２には電子の注入が起こらない。このことは、ＢＬ２に接続されているメモリストリングス１０であって、メモリトランジスタＭＴｒ３２１が属していない全てのメモリストリングス１０において同様である。
【００７６】
また、例えば、メモリトランジスタＭＴｒ３３１においては、ＭＴｒ３３１が属するメモリストリングス１０において、選択ゲート線ＳＧＤ１が接続されている選択トランジスタＳＤＴｒ３１のソース側電位がＶddとなりビット線ＢＬ３の電位もＶddとなっているため、選択トランジスタＳＤＴｒ３１のソースとゲートの電位が同電位となる。よって、選択トランジスタＳＤＴｒ３１はオンせず、メモリトランジスタＭＴｒ３３１のチャネル部には外部電位が伝播されないため、電子注入が起こらない。このことは、ＢＬ２に接続されていない全てのメモリストリングス１０において同様である。
【００７７】
メモリトランジスタＭＴｒ３２１にデータ“１”を書き込む場合、即ち、メモリトランジスタＭＴｒ３２１の消去状態からしきい値を上げない（電荷蓄積層に電子を注入しない）場合は、ビット線ＢＬ２にＶddを印加することにより、選択トランジスタＳＤＴｒ２１のゲート電位とソース電位とが同電位になるため、選択トランジスタＳＤＴｒ２１がｏｆｆ状態になり、メモリトランジスタＭＴｒ３のチャネル形成領域（ボディ部）とワード線ＷＬ３との間の電位差が低減するため、メモリトランジスタＭＴｒ３２１の電荷蓄積層には電子の注入が起こらない。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒｌｍｎ、図１５に示す例においては、ｌは１〜４、ｍは１〜３、ｎは１〜３）のデータを書き込むことができる。
【００７８】
また、各ビット線ＢＬの電位を適切に０ＶかＶddに設定することで、ある選択ゲート線ＳＧＤによって選択された共通のワード線ＷＬ上のビット（ＭＴｒ）に同時に書き込み、即ちページ書き込みを行うことが可能となる。
【００７９】
〔消去動作〕
データの消去時には、複数のメモリストリングスからなるブロック単位でメモリトランジスタＭＴｒのデータの消去を行う。図１６、図１７は、本実施の形態に係る不揮発性半導体記憶装置において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合のバイアス状態を示した図である。
【００８０】
選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域（ＰＷ）にＶerase（例えば２０Ｖ）を印加し、ソース線ＳＬをフローティングに、そしてＰ−ｗｅｌｌ領域にＶeraseを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ及びＳＧＤの電位を上昇（例えば１５Ｖ)させる。こうすることにより、選択トランジスタＳＳＴｒのゲート端付近でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ）電流が発生し、生成したホールがメモリトランジスタＭＴｒのボディ部である半導体層１１内部に流れ、一方、電子がＰ−ｗｅｌｌ方向に流れる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶeraseに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４を例えば０Ｖに設定すると、メモリトランジスタＭＴｒの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜きが行われ、データの消去を行うことができる。
【００８１】
一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４をフローティングとすることにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４のチャネル形成領域（ボディ部）の電位の上昇とともに、カップリングによってワード線ＷＬ１〜ＷＬ４の電位が上昇し、ワード線ＷＬ１〜ＷＬ４とメモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００８２】
次に、図１８に基づき、本実施の形態に係る不揮発性半導体記憶装置の構成について説明する。
【００８３】
本実施の形態に係る不揮発性半導体記憶装置は、Ｓｉ（シリコン）等の半導体基板１０１上に、Ｂ等のイオン注入によりＰ−ｗｅｌｌ領域１４、Ｐ等のイオン注入によりＮ＋型領域１０２（図１１（Ａ）における柱状の半導体１５に相当する）が順次形成され、更に、この上に、柱状半導体層であるアモルファスシリコン層１０３（図１１（Ａ）における柱状の半導体１１に相当する）が形成される。
【００８４】
一方、このアモルファスシリコン層１０３の周囲のＮ＋型領域１０２上には、不図示の窒化シリコン（ＳｉＮ）膜を介し、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｏｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜３２、シリコンに不純物をドープしたソース側選択ゲート積層膜３４、窒化シリコン（ＳｉＮ）膜３８が積層形成されている。又、ソース側選択ゲート積層膜３４のアモルファスシリコン層１０３と接する領域には、シリコンの熱酸化膜３６が形成されている。ソース側選択ゲート積層膜３４は、仕事関数の異なる２層以上の積層膜により形成されており、本実施の形態においては、３層からなる積層膜により構成されている。
【００８５】
窒化シリコン（ＳｉＮ）膜３８上には、絶縁膜を介し、シリコン酸化膜４０、４４、４８、５２とゲート電極となるＰ＋型ポリシリコン膜４２、４６、５０、５４（各々、図１１（Ａ）における１３ｂ、１３ｃ、１３ｄ、１３ｅに相当）が交互に積層して形成されている。このＰ＋型ポリシリコン膜４２（１３ｂ）、４６（１３ｃ）、５０（１３ｄ）、５４（１３ｅ）は、各々ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４となる。各々ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は、仕事関数の異なる２層以上の積層膜とすることも可能である。
【００８６】
Ｎ＋型ポリシリコン膜５４（１３ｅ）上には、シリコン酸化膜６２、シリコンに不純物をドープしたドレイン側選択ゲート積層膜６４、窒化シリコン（ＳｉＮ）膜６８が積層形成されている。又、ドレイン側選択ゲート積層膜６４のアモルファスシリコン層１０３と接する領域には、シリコンの熱酸化膜６６が形成されている。ドレイン側選択ゲート積層膜６４は、仕事関数の異なる２層以上の積層膜により形成されており、本実施の形態においては、３層からなる積層膜により構成されている。
【００８７】
アモルファスシリコン層１０３上には、ビット線を形成する電極１０５（図１１（Ａ）における１６に相当）が形成され、更に、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｏｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜７２が全体的に形成されている。
【００８８】
一つのメモリストリングスにおいては、破線Ａで囲まれた領域に形成されるドレイン側選択トランジスタと、破線Ｂで囲まれた領域に形成されるソース側選択トランジスタの二つが形成される。この２つの選択トランジスタは第１から第５の実施の形態に記載されているいずれかのトランジスタ或いは、後述する第７の実施の形態に記載されているトランジスタにより構成されている。尚、本実施の形態においては、ブロック内にマトリックス状に複数配列されたメモリストリングを選択するための選択トランジスタとしては、例えば、従来の平面型フラッシュメモリに比べて、より優れたカットオフ特性が要求される。即ち、一つのソース線に接続するトランジスタの個数を考えた場合に、平面型フラッシュメモリでは選択トランジスタが一列に直線的に並び、一次元的に配列されているのに対し、本実施の形態においては、選択トランジスタは平面状のソース線上に二次元的に配置されている。このことは、記憶容量を大容量化することが可能となるため顕著に優位性のある効果である。しかしながら、接続するメモリストリング数がより多くなるために個々の選択トランジスタはカットオフ特性を向上させないと、二次元的に配列されている多数の非選択のメモリトランジスタに流れるリーク電流が無視できなくなるおそれがある。本実施の形態は、この点を鑑みたものであり、前述の実施の形態において説明したように、ゲート絶縁膜を積層構造とすることによって、制御性よくリーク電流を制御することが可能となるため、平板（平面）上の電極に二次元的に配列されたトランジスタのカットオフ特性を向上させるために極めて有効となる。
【００８９】
なお、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要件を変形して具体化できる。具体的には、上述したアモルファスシリコン層１０３は、結晶状態がアモルファスではなく単結晶や多結晶のものであってもよい。また、ゲート電極を形成する上層電極層、中層電極層、下層電極層は、シリコン等の半導体に不純物を注入したもの以外に、金属や金属化合物等導電性を有するものを用いてもよい。この場合、より広範囲に仕事関数を変化させることができるため、耐圧の高い円柱型構造のトランジスタ（ＳＧＴ）を得ることができる。更に、論理素子やメモリセルを形成するため、上述した円柱型構造のトランジスタ（ＳＧＴ）を積層してもよい。また、本実施の形態における上層電極層、中層電極層、下層電極層は、不純物濃度が１×１０１８〔ｃｍ−３〕以下である半導体材料であることが好ましい。これらにより形成されるゲート電極を空乏化し、ドレイン端電界を緩和する効果は、不純物濃度が１×１０１８〔ｃｍ−３〕以下にすることにより、得ることができるからである。
【００９０】
以上、上記実施の形態に開示されている複数の構成要件の適宜な組み合わせにより、種々の発明が形成可能である。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要件を適宜追加し組み合わせてもよい。
【図面の簡単な説明】
【００９１】
【図１】第１の実施の形態におけるトランジスタの断面図
【図２】第２の実施の形態におけるトランジスタの断面図
【図３】第３の実施の形態におけるトランジスタの断面図
【図４】第４の実施の形態におけるトランジスタの断面図
【図５】第４の実施の形態における別のトランジスタの断面図
【図６】第４の実施の形態における別のトランジスタの断面図
【図７】第５の実施の形態におけるトランジスタの断面図
【図８】第６の実施の形態におけるトランジスタの断面図
【図９】第７の実施の形態における不揮発性半導体記憶装置の概略構成図
【図１０】第７の実施の形態における不揮発性半導体記憶装置のメモリトランジスタ領域の概略構成図
【図１１】第７の実施の形態における不揮発性半導体記憶装置のメモリストリングスの概略構成図
【図１２】第７の実施の形態における不揮発性半導体記憶装置のメモリトランジスタＭＴｒの概略構成図
【図１３】図１０に示す不揮発性半導体記憶装置の等価回路図
【図１４】不揮発性半導体記憶装置の読み出し動作における状態図
【図１５】不揮発性半導体記憶装置の書き込み動作における状態図
【図１６】不揮発性半導体記憶装置の消去動作における選択ブロックの状態図
【図１７】不揮発性半導体記憶装置の消去動作における非選択ブロックの状態図
【図１８】第７の実施の形態における不揮発性半導体記憶装置の断面図
【符号の説明】
【００９２】
１０１・・・半導体基板、１０２・・・Ｎ＋型領域、１０３、３０３・・・アモルファスシリコン層、１０４、１０８・・・絶縁膜、１０５・・・電極、１１０、３１０・・・下層電極層、１１２、３１２・・・窒化膜、１１４、３１４・・・中層電極層、１１６、３１６・・・窒化膜、１１８、３１８・・・上層電極層、１２０、１２２Ａ、１２２Ｂ、３２０Ａ、３２０Ｂ、３２２・・・Ｎ型領域
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、基板に垂直にチャネルの形成される円柱型構造のトランジスタに関するものである。
【背景技術】
【０００２】
小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されている。
【０００３】
ＮＡＮＤ型フラッシュメモリの高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。デザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。配線パターン等の更なる微細加工を実現するためには、非常に高度な加工技術が要求されるため、デザインルールの縮小化が困難になってきている。
【０００４】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１及び非特許文献１）。
【０００５】
メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、メモリセル部分１層毎に複数のフォトエッチングプロセス（Ｐｈｏｔｏ Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ、以下「ＰＥＰ」という。いわゆるフォトレジストを使ったリソグラフィ工程とエッチングなどの加工工程とを用いてパターンニングを行うプロセス。）を行う必要がある。ここで、そのデザインルールの最小線幅で行うフォトエッチングプロセスを「クリティカルＰＥＰ」とし、そのデザインルールの最小線幅より大きな線幅で行うフォトエッチングプロセスを「ラフＰＥＰ」とする。メモリセルを３次元的に配置した従来の半導体記憶装置においては、メモリセル部分１層につきクリティカルＰＥＰ数が３以上必要である。また、従来の半導体記憶装置においては、メモリセルを単純に積層していくものが多く、３次元化によるコスト増大が避けられない。
【０００６】
また、メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタ（ＳＧＴ：Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）を用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタ（ＳＧＴ）を用いた半導体記憶装置においては、積層メモリトランジスタのチャネル（ボディ）部をピラー（柱）状に形成した後に、側壁にゲート電極となるポリシリコンなどを形成するというプロセスを採用している。このため、真上から見た構造は、串刺し団子のような構造となっている。
【０００７】
この円柱型構造のトランジスタ（ＳＧＴ）は、チャネルが基板面に垂直に形成されるためチップ面積を増大させることなくチャネル長を長くすることが可能となることや、一般的に、チャネル方向がプロセス制御性の高い膜厚方向となるためゲート長の制御がより精密になること等が特徴として挙げられる。
【０００８】
しかしながら、ゲート長の制御性は向上するものの、そのソース／ドレインとなる拡散層のプロファイル制御は、平面型に比較して困難度が増す傾向にある。ソース／ドレインにおける不純物層は、シリコン基板面に形成される不純物拡散領域からの不純物の基板垂直方向の拡散（ａ１）、基板上部からのイオン／インプランテーション（ａ２）、予め不純物ドープされた層間絶縁膜からの横方向の拡散（ａ３）等の方法が提案されている。このうち、ａ１、ａ３における方法では、熱工程の影響を受けやすく、ゲートオーバーラップ量やＬＤＤ構造の最適化が困難であった。また、ａ２における方法では、シリコン基板側となる深い地点にソース／ドレイン不純物領域を形成する場合、高加速のイオンインプランテーションにより形成する必要があり、比較的高濃度の不純物拡散領域を形成するためには、プロセスの時間が長くなり、製造上のスループットが低くなる傾向にあった。
【特許文献１】特開２００３−０７８０４４号
【非特許文献１】Masuoka et al., “Novel Ultrahigh-Density Flash Memory With a Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 50, NO4, pp945-951, April 2003
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、基板に垂直にチャネルの形成される円柱型構造のトランジスタの歩留まり及び信頼性を高める。
【課題を解決するための手段】
【００１０】
本発明の一の態様に係る半導体装置は、導電層の形成された基板において前記導電層上に形成された柱状半導体と、前記柱状半導体の周囲に形成された絶縁層と、前記絶縁層の周囲に形成された一つのトランジスタのゲート電極と、を有しており、前記ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする。
【発明の効果】
【００１１】
本発明は、基板に垂直にチャネルの形成される円柱型構造のトランジスタにおいて、ゲート電極の構成を多層化することにより、ＯＮ／ＯＦＦ比の良好な、歩留まり及び信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１２】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
【００１３】
図１は、本実施の形態に係る半導体装置である円柱型構造のトランジスタの構造図である。
【００１４】
シリコン基板１０１上に形成された導電層であるＮ＋型領域１０２上には柱状のアモルファスシリコン層１０３が形成され、更に、この上にはタングステン（Ｗ）からなる電極１０５が形成されている。アモルファスシリコン層１０３の直径は約８０〔ｎｍ〕であり、成膜直後は不純物が何もドープされていないが、熱拡散により、所定の領域にソース／ドレインが形成されるように、所定の領域にＰ等のイオン注入によりＮ型層（不図示）が形成されている。
【００１５】
アモルファスシリコン層１０３の周囲には、約１０〔ｎｍ〕の膜厚により形成されたシリコンの熱酸化膜である絶縁膜１０４を介し、ゲート電極が形成されている。
【００１６】
このゲート電極は、通常は不純物としてＢ等がドープされたＰ＋型のみにより形成されている。従って、ドレイン／ソースにおけるゲートオーバーラップ量や、ドレイン／ソース近傍の濃度勾配は固相拡散により定まるが、固相拡散の制御性は高くないため、通常の構成のゲート電極が単層の場合では、各々のトランジスタごとのバラつきが多く不均一となる。
【００１７】
これに対し、本実施の形態では、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層１１０、膜厚が２〔ｎｍ〕の界面窒化膜１１２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層１１４、膜厚が２〔ｎｍ〕の界面窒化膜１１６、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層１１８が積層形成されている。
【００１８】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３へ拡散し、Ｎ型領域１２０が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域１２０は、絶縁膜１０４を介し下層電極層１１０の形成されている領域の位置まで形成される。また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層１１８が形成されている領域の位置に、イオン注入によりＮ型領域１２２Ｂを形成する。所定の工程を経た後、Ｎ型領域１２２Ｂからの熱拡散によりＮ型領域１２２Ａが形成される。このようにして形成されたＮ型領域１２２Ｂは、絶縁膜１０４を介し上層電極層１１８の形成されている領域の位置まで形成される。
【００１９】
これにより、図１に示すトランジスタにおいては、実際のトランジスタの動作における閾値付近の振る舞いは、下層電極層１１０における仕事関数が、中層電極層１１４における仕事関数よりも小さいため、中層電極層１１４近傍のアモルファスシリコン層１０３においてチャネルが形成されはじめる時点において、下層電極層１１０近傍のアモルファスシリコン層１０３ではすでに電子が誘起された状態となっている。即ち、中層電極層１１４と下層電極層１１０の間においては、閾値近傍では、固相拡散の程度によらず、必ず仕事関数差による低濃度のキャリア誘起層が形成され、これが、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のように機能する。また、キャリア誘起層の端部位置は下層電極層により決定されるため、素子間のばらつきを低減することが可能となる。このことは、上部電極層１１８と中層電極層１１４においても同様であり、上層電極層１１８における仕事関数が、中層電極層１１４における仕事関数よりも小さいため、中層電極層１１４近傍のアモルファスシリコン層１０３においてチャネルが形成される際には、上層電極層１１８近傍のアモルファスシリコン層１０３では電子が誘起された状態となっている。即ち、中層電極層１１４と上層電極層１１８の間においては、閾値近傍では、固相拡散の程度によらず、必ず仕事関数差による低濃度のキャリア誘起層が形成され、これが、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のように機能するため、素子間のばらつきを低減することが可能となる。以上より、半導体記憶装置における信頼性と歩留まりを向上させることができる。
【００２０】
尚、図１においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層３１０、膜厚が２〔ｎｍ〕の界面窒化膜３１２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層３１４、膜厚が２〔ｎｍ〕の界面窒化膜３１６、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層３１８が積層形成されている。
【００２１】
アモルファスシリコン層３０３の下部では、既にイオン注入により形成されているＮ型領域３２０Ａの領域から熱拡散によりＮ型領域３２０Ｂの領域が、絶縁膜１０８を介し下層電極層３１０の形成されている領域の位置まで形成される。また、アモルファスシリコン層３０３の上部には、イオン注入によりＮ型領域３２２が、絶縁膜１０８を介し上層電極層３１８の形成されている領域の位置まで形成される。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。図２に示すように、本実施の形態では、Ｐ等が高濃度に注入されている膜厚が５０〔ｎｍ〕のＮ＋型の下層電極層１３０、膜厚が２〔ｎｍ〕の界面窒化膜１３２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層１３４、膜厚が２〔ｎｍ〕の界面窒化膜１３６、Ｐ等が高濃度に注入されている膜厚が１５０〔ｎｍ〕のＮ＋型の上層電極層１３８が積層形成されている。
【００２２】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３への拡散し、Ｎ型領域１４０が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域１４０は、絶縁膜１０４を介し下層電極層１３０の形成されている領域の位置まで形成される。
また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層１３８が形成されている領域の位置に、イオン注入によりＮ型領域１４２Ｂを形成する。所定の工程を経た後、Ｎ型領域１４２Ｂからの熱拡散によりＮ型領域１４２Ａが形成される。このようにして形成されたＮ型領域１４２Ｂは、絶縁膜１０４を介し上層電極層１３８の形成されている領域の位置まで形成される。
【００２３】
下部のＮ型領域１４０はＮ＋型領域１０２からの熱拡散により形成され、上部のＮ型領域１４２はイオン注入により形成された不図示の高濃度のＮ型層の熱拡散によって形成される。この場合、イオン注入により形成されたＮ型層を熱拡散した場合の方が、不純物のプロファイルが緩慢に変化する傾向にあり、この差を吸収するため、上層電極層１３８を厚く形成し、下層電極層１３０を薄く形成したものである。
【００２４】
尚、図２においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が５０〔ｎｍ〕のＮ＋型の下層電極層３３０、膜厚が２〔ｎｍ〕の界面窒化膜３３２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層３３４、膜厚が２〔ｎｍ〕の界面窒化膜３３６、Ｐ等が高濃度に注入されている膜厚が１５０〔ｎｍ〕のＮ＋型の上層電極層３３８が積層形成されている。
【００２５】
アモルファスシリコン層３０３の下部では、既にイオン注入により形成されているＮ型領域３４０Ａの領域から熱拡散によりＮ型領域３４０Ｂの領域が、絶縁膜１０８を介し下層電極層３３０の形成されている領域の位置まで形成される。また、アモルファスシリコン層３０３の上部には、イオン注入によりＮ型領域３４２が、絶縁膜１０８を介し上層電極層３３８の形成されている領域の位置まで形成される。
【００２６】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。図３に示すように、本実施の形態では、Ｐ等が高濃度に注入されている膜厚が５０〔ｎｍ〕のＮ＋型の下層電極層１５０、膜厚が２〔ｎｍ〕の界面窒化膜１５２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層１５４、膜厚が２〔ｎｍ〕の界面窒化膜１５６、Ｂ等が低濃度に注入されている膜厚が１５０〔ｎｍ〕のＰ−型の上層電極層１５８が積層形成されている。
【００２７】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３への拡散し、Ｎ型領域１６０が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域１６０は、絶縁膜１０４を介し下層電極層１５０の形成されている領域の位置まで形成される。また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層１５８が形成されている領域の位置に、イオン注入によりＮ型領域１６２Ｂを形成する。所定の工程を経た後、Ｎ型領域１６２Ｂからの熱拡散によりＮ型領域１６２Ａが形成される。このようにして形成されたＮ型領域１６２Ｂは、絶縁膜１０４を介し上層電極層１５８の形成されている領域の位置まで形成される。
【００２８】
低濃度のＰ−型の上層電極層１５８を形成することにより、このトランジスタをＯＦＦにするために、ゲートに閾値以下の電圧を印加した場合において、低濃度のＰ−型の上層電極層１５８は、アモルファスシリコン層１０３に面した部分が空乏化するため、ゲート・ドレイン間に高電界がかかりにくくなる。即ち、トランジスタをＯＦＦ状態においては、実効的なゲート端がドレインから距離をおいた、オフセットした構造となり、ドレイン端電界を緩和できるため、ドレイン端からチャネル部分にキャリア注入されることにより寄生バイポーラトランジスタがＯＮ状態となって大きなリーク電流が流れる恐れを防ぎ、ドレイン端部での電界を低減することによりリーク電流を低減し、カットオフ特性を良好にすることができる。
【００２９】
尚、図３においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が５０〔ｎｍ〕のＮ＋型の下層電極層３５０、膜厚が２〔ｎｍ〕の界面窒化膜３５２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層３５４、膜厚が２〔ｎｍ〕の界面窒化膜３５６、Ｂ等が低濃度に注入されている膜厚が１５０〔ｎｍ〕のＰ−型の上層電極層３５８が積層形成されている。
【００３０】
アモルファスシリコン層３０３の下部では、既にイオン注入により形成されているＮ型領域３６０Ａの領域から熱拡散によりＮ型領域３６０Ｂの領域が、絶縁膜１０８を介し下層電極層３５０の形成されている領域の位置まで形成される。また、アモルファスシリコン層３０３の上部には、イオン注入によりＮ型領域３６２が、絶縁膜１０８を介し上層電極層３５８の形成されている領域の位置まで形成される。
【００３１】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。図４に示すように、本実施の形態では、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層１７０、膜厚が２〔ｎｍ〕の界面窒化膜１７２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層１７４、膜厚が２〔ｎｍ〕のシリコン窒化膜１７６、膜厚が３０〔ｎｍ〕のシリコン酸化膜１７８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層１８０が積層形成されている。
【００３２】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３への拡散し、Ｎ型領域１８２が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域１８２は、絶縁膜１０４を介し下層電極層１７０の形成されている領域の位置まで形成される。また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層１８０が形成されている領域の位置に、イオン注入によりＮ型領域１８４Ｂを形成する。所定の工程を経た後、Ｎ型領域１８４Ｂからの熱拡散によりＮ型領域１８４Ａが形成される。このようにして形成されたＮ型領域１８４Ｂは、絶縁膜１０４を介し上層電極層１８０の形成されている領域の位置まで形成される。
【００３３】
このように、シリコン酸化膜１７８を形成することにより、トランジスタは、いわゆるドレイン・オフセット構造となり、ドレイン端部での電界の集中を回避することができる。また、オフセット量はリソグラフィの合わせ精度等には依存しないため、プロセス上制御性の高い絶縁膜（シリコン窒化膜１７６及びシリコン酸化膜１７８）により決まるため、素子間のばらつきを最小限に抑えることができる。これにより、リーク電流が抑えられ、かつ、ＯＮ電流への寄生抵抗効果も最小限となるよう制御された、ＯＮ／ＯＦＦ比に優れたスイッチング特性の高いトランジスタを形成することができる。
【００３４】
尚、図４においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層３７０、膜厚が２〔ｎｍ〕の界面窒化膜３７２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層３７４、膜厚が２〔ｎｍ〕のシリコン窒化膜３７６、膜厚が３０〔ｎｍ〕のシリコン酸化膜３７８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層３８０が積層形成されている。
【００３５】
アモルファスシリコン層３０３の下部では、既にイオン注入により形成されているＮ型領域３８２Ａの領域から熱拡散によりＮ型領域３８２Ｂの領域が、絶縁膜１０８を介し下層電極層３７０の形成されている領域の位置まで形成される。また、アモルファスシリコン層３０３の上部には、イオン注入によりＮ型領域３８４が、絶縁膜１０８を介し上層電極層３８０の形成されている領域の位置まで形成される。
【００３６】
同様の機能を得るためには、図５に示すように、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層２１０、膜厚が３０〔ｎｍ〕のシリコン酸化膜２１２、膜厚が２〔ｎｍ〕のシリコン窒化膜２１４、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層２１６、膜厚が２〔ｎｍ〕のシリコン窒化膜２１８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層２２０が積層形成されており、前述の方法と同様の方法により、絶縁膜１０４を介しＮ型領域２２２、２２４Ａ、２２４Ｂを形成したものであってもよい。
【００３７】
尚、図５においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層４１０、膜厚が３０〔ｎｍ〕のシリコン酸化膜４１２、膜厚が２〔ｎｍ〕のシリコン窒化膜４１４、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層４１６、膜厚が２〔ｎｍ〕のシリコン窒化膜４１８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層４２０が積層形成されており、前述の方法と同様の方法により、絶縁膜１０８を介しＮ型領域４２２Ａ、４２２Ｂ、４２４を形成したものである。
【００３８】
また、図６に示すように、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層２３０、膜厚が３０〔ｎｍ〕のシリコン酸化膜２３２、膜厚が２〔ｎｍ〕のシリコン窒化膜２３４、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層２３６、膜厚が２〔ｎｍ〕のシリコン窒化膜２３８、膜厚が３０〔ｎｍ〕のシリコン酸化膜２４０、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層２４２が積層形成されており、前述の方法と同様の方法により、絶縁膜１０４を介しＮ型領域２４４、２４６Ａ、２４６Ｂを形成したものであってもよい。
【００３９】
尚、図６においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層４３０、膜厚が３０〔ｎｍ〕のシリコン酸化膜４３２、膜厚が２〔ｎｍ〕のシリコン窒化膜４３４、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層４３６、膜厚が２〔ｎｍ〕のシリコン窒化膜４３８、膜厚が３０〔ｎｍ〕のシリコン酸化膜４４０、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層４４２が積層形成されており、前述の方法と同様の方法により、絶縁膜１０８を介しＮ型領域４４４Ａ、４４４Ｂ、４４６を形成したものである。
【００４０】
〔第５の実施の形態〕
第５の実施の形態は、第１から第４の実施の形態において、上層電極層、中層電極層、下層電極層の電位を均一にするためのコンタクト構造を設けたものである。従来の単層ゲート電極へのコンタクト構造としては、その最表面にコンタクトプラグ底部が接触した形態が一般的であったが、本実施の形態における積層ゲート電極構造においては、各々の電極層間がＰＮ接合となったり、オフセット構造を実現するために絶縁膜を介したりしているため、すべての層に対して一様に電位を与えることが困難となる。本実施の形態は、この点を鑑み改良を加えたものである。
【００４１】
図７に基づき説明すると、第４の実施の形態と同様な、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の下層電極層２５０、膜厚が２〔ｎｍ〕の界面窒化膜２５２、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の中層電極層２５４、膜厚が２〔ｎｍ〕のシリコン窒化膜２５６、膜厚が３０〔ｎｍ〕のシリコン酸化膜２５８、Ｐ等が高濃度に注入されている膜厚が１００〔ｎｍ〕のＮ＋型の上層電極層２６０が積層形成されているものについて、下層電極層２５０、界面窒化膜２５２、中層電極層２５４、シリコン窒化膜２５６、シリコン酸化膜２５８、上層電極層２６０のすべてを貫通するようなスルーホールをＲＩＥ等によるエッチングにより形成する。この後、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖｅｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、約２０〔ｎｍ〕チタン膜２６６を形成した後、水素／窒素混合ガス中において、５５０〔℃〕でアニールすることによりポリシリコンからなる下層電極層２５０、中層電極層２５４、上層電極層２６０との間にシリサイドを形成しつつ、チタン膜２６６の表面を窒化して、窒化チタン膜を形成し更に、内部をＭＯＣＶＤ法によりタングステン（Ｗ）膜２６８を積層することにより、コンタクトプラグとなる電極が形成される。これにより、動作安定性や動作速度の向上したトランジスタを形成することができる。
【００４２】
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。図８に示すように、本実施の形態では、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の下層電極層５１４、膜厚が２〔ｎｍ〕の界面窒化膜５１６、Ｐ等が高濃度に注入されている膜厚が１５０〔ｎｍ〕のＮ＋型の上層電極層５１８が積層形成されている。
【００４３】
アモルファスシリコン層１０３においては、熱拡散によりＮ＋型領域１０２からの不純物がアモルファスシリコン層１０３への拡散し、Ｎ型領域５２０が形成される（本実施の形態では、拡散の端部の濃度は、１×１０１７〔ｃｍ−３〕）。このように形成されたＮ型領域５２０は、絶縁膜１０４を介し下層電極層５１４の形成されている領域の端の位置まで形成される。また、アモルファスシリコン層１０３の上部においては、絶縁膜１０４を介し上層電極層５１８が形成されている領域の位置に、イオン注入によりＮ型領域５２２Ｂを形成する。所定の工程を経た後、Ｎ型領域１８４Ｂからの熱拡散によりＮ型領域５２２Ａが形成される。このようにして形成されたＮ型領域５２２Ｂは、絶縁膜１０４を介し上層電極層５１８の形成されている領域の位置まで形成される。
【００４４】
下部のＮ型領域１２０はＮ＋型領域１０２からの熱拡散により形成され、上部のＮ型領域５２２はイオン注入により形成された不図示の高濃度のＮ型層の熱拡散によって形成される。本実施の形態は、固相拡散プロセスが安定しており、ソース端位置が正確に形成され、トランジスタ特性が安定している場合等に効果を有する。
【００４５】
尚、図８においては、タングステン（Ｗ）からなる電極１０５と前述のトランジスタとの間の領域において、同様の構成のトランジスタが、さらに直列に接続されている。具体的には、Ｂ等が高濃度に注入されている膜厚が２００〔ｎｍ〕のＰ＋型の下層電極層６１４、膜厚が２〔ｎｍ〕の界面窒化膜６１６、Ｐ等が高濃度に注入されている膜厚が１５０〔ｎｍ〕のＮ＋型の上層電極層６１８が積層形成されている。
【００４６】
アモルファスシリコン層６０３の下部では、既にイオン注入により形成されているＮ型領域６２０Ａの領域から熱拡散によりＮ型領域６２０Ｂの領域が、絶縁膜１０８を介し下層電極層６１４の形成されている領域の端の位置まで形成される。また、アモルファスシリコン層６０３の上部には、イオン注入によりＮ型領域６２２が、絶縁膜１０８を介し上層電極層６１８の形成されている領域の位置まで形成される。
〔第７の実施の形態〕
第７の実施の形態は、第１から第５の実施の形態により形成されたトランジスタを選択トランジスタとして用いた半導体記憶装置である。
【００４７】
図９に、本実施の形態に係る不揮発性半導体記憶装置の概略構成図を示す。本実施の形態に係る不揮発性半導体記憶装置は、メモリトランジスタ領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、センスアンプ６等を有している。図９に示すように、本実施の形態に係る不揮発性半導体記憶装置では、メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。また、図９に示すとおり各層のワード線は、ある領域で２次元的に広がっている。各層のワード線は、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。
【００４８】
尚、図９に示す本実施の形態に係る不揮発性半導体記憶装置では、ソース側選択ゲート線（ＳＧＳ）は板状の平面配線構造を有しており、ドレイン側選択ゲート線（ＳＧＤ）はそれぞれが絶縁分離された配線構造を有している。
【００４９】
図１０に、本実施の形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域２の一部の概略構成図を示す。本実施の形態においては、メモリトランジスタ領域２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎからなるメモリストリングス１０をｍ×ｎ個（ｍ、ｎは自然数）有している。図１０においては、ｍ＝３、ｎ＝４の例を示している。
【００５０】
各メモリストリングス１０のメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）のゲートに接続されているワードライン（ＷＬ１〜ＷＬ４）はそれぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングス１０のメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワードラインＷＬ１に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワードラインＷＬ２に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワードラインＷＬ３に接続されており、各メモリストリングス１０のメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワードラインＷＬ４に接続されている。本実施の形態に係る不揮発性半導体記憶装置においては、図９及び図１０に示すとおり、ワードライン（ＷＬ１〜ＷＬ４）は、それぞれ、２次元的に広がっており、板状の平面構造を有している。また、ワードライン（ＷＬ１〜ＷＬ４）は、それぞれ、メモリストリングス１０に概略垂直な平面構造を有している。なお、ソース側選択トランジスタＳＳＴｒｍｎを駆動するソース側選択ゲート線ＳＧＳは、動作上、常に各層毎に共通電位とすることが可能である。よって、本実施の形態においては、ソース側選択ゲート線ＳＧＳには、板状の構造を採用している。
【００５１】
各メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域に形成されたＮ＋領域の上に柱状の半導体を有している。各メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、段々形状を有する柱状の半導体を含む。
【００５２】
各ワード線ＷＬは、隣り合う柱状半導体の間隔に柱状半導体の径を加えた距離の２倍以上の広がりを有するようにしてもよい。言い換えると、各ワード線ＷＬは、隣り合う前記柱状半導体の中心間距離の２倍以上の広がりを有するのが好ましい。
【００５３】
図１１（Ａ）に、本実施の形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０（ここでは、ｍｎ番目のメモリストリングス）の概略構造を示し、図１１（Ｂ）に、その等価回路図を示す。本実施の形態においては、メモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎは、図１１（Ａ）、（Ｂ）に示すようにそれぞれ直列に接続されている。本実施の形態に係る不揮発性半導体記憶装置１の１つのメモリストリングス１０においては、半導体基板上のＰ型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ＋型領域１５に柱状の半導体１１が形成されている。また、柱状の半導体１１の周りに形成された絶縁膜１２と、絶縁膜１２の周りに形成された複数の板状の電極１３ａ〜１３ｆが形成されている。この電極１３ｂ〜１３ｅと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを形成する。なお、絶縁膜１２は、電荷蓄積層として機能する絶縁膜（例えば、酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）である。例えば、絶縁膜１２が酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜、所謂ＯＮＯ膜である場合、窒化珪素膜に離散分布したトラップに電荷が保持される。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１〜ＷＬ４及び、１３ｆは選択ゲート線ＳＧＤｎ及び、１３ａはＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎのソース／ドレインの一端にはビット線ＢＬｍが接続されており、選択トランジスタＳＳＴｒｍｎのソース／ドレインの一端にはソース線ＳＬ（本実施の形態においては、Ｎ＋型領域１５）が接続されている。なお、前記電荷蓄積層は、ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの柱状半導体層１１の周りに形成するように（柱状の半導体層１１と電極１３ｂ〜１３ｅとの間に局在するように）してもよい。
【００５４】
なお、この電荷蓄積層に導電体によって形成したフローティングゲートを採用してもよい。このときは、導電体は柱状半導体と各ワード線の間にのみ形成される。また、電極１３ａ及び１３ｆと柱状の半導体１１との間には、ゲート絶縁膜として機能する絶縁膜１２が形成される。
【００５５】
更に、本実施の形態においては、メモリストリングス１０は４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎを有しているが、１つのメモリストリングスにあるメモリトランジスタの数はこれに限定されるわけではなく、メモリ容量に応じて任意の数に適宜変更することが可能である。
【００５６】
本実施の形態におけるメモリストリングスは、柱状半導体の中心軸に対して概略対称形状を有することになる。
【００５７】
図１２に、本実施の形態における一つのメモリトランジスタＭＴｒ（例えば、ＭＴｒ４ｍｎ）の断面構造図を示す。なお、他のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ３ｍｎについてもメモリトランジスタＭＴｒ４ｍｎと同様の構成である。メモリトランジスタＭＴｒ４ｍｎは、絶縁体１２を介して柱状の半導体１１を取り囲む導電体層１３ｅが制御ゲート電極として機能する。メモリトランジスタＭＴｒ４のソース２０及びドレイン２１は、柱状の半導体１１に形成される。ただし、メモリトランジスタＭＴｒｌｍｎ並びに選択ゲートトランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎがディプレッション型のトランジスタ構造を有する場合は、半導体１１部分に明確なソース／ドレイン拡散層を持たないようにする場合もある。また、柱状の半導体１１のうち、おおむね導電体層１３eで囲まれた領域をＰ型半導体にし、おおむね導電体層１３ｅで囲まれていない領域をＮ型半導体にしたいわゆるエンハンスメント型トランジスタにしてもよい。
【００５８】
図１１（Ａ）、（Ｂ）及び図１２においては、１つのメモリストリングス１０について説明したが、本実施の形態に係る不揮発性半導体記憶装置においては、全てのメモリストリングスが同様の構成を有している。
【００５９】
〔動作〕
最初に、図１１（Ａ）、（Ｂ）に基づき本実施の形態に係る一つのメモリストリングス１０のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎにおける「読み出し動作」、「書き込み動作」及び「消去動作」について説明する。なお、「読み出し動作」及び「書き込み動作」については、メモリトランジスタＭＴｒ３ｍｎを例にとって説明している。
【００６０】
また、本実施の形態におけるメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎは、半導体１１と電荷蓄積層として機能する絶縁膜（酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）と導電体層（本実施の形態においてはポリシリコン層）とからなる所謂ＭＯＮＯＳ型縦型トランジスタであり、ここでは、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖth（以下「中性しきい値」という）が０Ｖ付近にあるとして説明する。
【００６１】
〔読み出し動作〕
メモリトランジスタＭＴｒ３ｍｎからのデータの読み出し時には、ビット線ＢＬｍにＶbl（例えば０.７Ｖ）、ソース線ＳＬに０Ｖ、選択ゲート線ＳＧＤ及びＳＧＳにＶdd（例えば３．０Ｖ）、Ｐ−Ｗｅｌｌ領域にＶPW（例えば０Ｖ）を印加する。そして、読み出したいビット（ＭＴｒ３ｍｎ）が接続されているワード線ＷＬ３を０Ｖとし、それ以外のワード線ＷＬをＶread（例えば、４．５Ｖ）に設定する。これにより、読み出したいビット（ＭＴｒ３ｍｎ）のしきい値Ｖthが０Ｖより大きいか小さいかで、ビット線ＢＬｍに電流が流れるかどうかが決まるため、ビット線ＢＬｍの電流をセンスすることによってビット（ＭＴｒ３ｍｎ）のデータ情報を読み出すことが可能となる。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒ１ｍｎ、ＭＴｒ２ｍｎ、ＭＴｒ４ｍｎ）のデータを読み出すことができる。
【００６２】
〔書き込み動作〕
メモリトランジスタＭＴｒ３ｍｎにデータ“０”を書き込む場合、即ち、メモリトランジスタＭＴｒ３ｍｎの電荷蓄積層に電子を注入してメモリトランジスタのしきい値を上げる（しきい値を正の方向にシフトさせる）場合は、ＢＬｍに０Ｖ、ソース線ＳＬにＶdd、選択ゲート線ＳＧＤｎにVdd（例えば３．０Ｖ）、選択ゲート線ＳＧＳにＶoff（例えば０Ｖ）、Ｐ−Ｗｅｌｌ領域にＶPW（例えば０Ｖ）を印加し、書き込みたいビット（ＭＴｒ３）のワード線ＷＬ３をＶprog（例えば１８Ｖ）、それ以外のワード線ＷＬをＶpass（例えば１０Ｖ)とすることで、所望ビット（ＭＴｒ３ｍｎ）のみ電荷蓄積層に印加される電界強度が強くなり電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３ｍｎのしきい値が正の方向にシフトする。
【００６３】
メモリトランジスタＭＴｒ３ｍｎにデータ“１”を書き込む場合、即ち、メモリトランジスタＭＴｒ３ｍｎの消去状態からしきい値を上げない（電荷蓄積層に電子を注入しない）場合は、ビット線ＢＬｍにＶddを印加することにより、選択トランジスタＳＤＴｒｍｎのゲート電位とそのソース電位とが同電位になるため、選択トランジスタＳＤＴｒｍｎがｏｆｆ状態になり、メモリトランジスタＭＴｒ３ｍｎのチャネル形成領域（ボディ部）とワード線ＷＬ３との間の電位差が低減するため、メモリトランジスタＭＴｒ３ｍｎの電荷蓄積層には電子の注入が起こらない。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒ１ｍｎ、ＭＴｒ２ｍｎ、ＭＴｒ４ｍｎ）へデータを書き込むことができる。
【００６４】
〔消去動作〕
データの消去時には、複数のメモリストリングス１０からなるブロック単位でメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのデータの消去を行う。
【００６５】
選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域にＶerase（例えば２０Ｖ）を印加し、ソース線ＳＬをフローティングに、そしてＰ−ｗｅｌｌ領域にＶeraseを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ及びＳＧＤｎの電位を上昇（例えば１５Ｖ)させる。こうすることにより、選択トランジスタＳＳＴｒｍｎのゲート端付近でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ）電流が発生し、生成したホールがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのボディ部である半導体層１１内部に流れ、一方、電子がＰ−ｗｅｌｌ方向に流れる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶeraseに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４を例えば０Ｖに設定すると、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜かれ、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのデータの消去を行うことができる。
【００６６】
一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４をフローティングとすることにより、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのチャネル形成領域（ボディ部）の電位の上昇とともに、カップリングによってワード線ＷＬ１〜ＷＬ４の電位が上昇し、ワード線ＷＬ１〜ＷＬ４とメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００６７】
次に、メモリストリングス１０を基板面に対して縦横２次元状に配置した本実施の形態に係る不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」について説明する。図１３には、本実施の形態に係る不揮発性半導体記憶装置１の等価回路図を示す。本実施の形態に係る不揮発性半導体記憶装置１は、上述のとおり、各ワード線ＷＬ１〜ＷＬ４の電位がそれぞれ同電位となっている。また、ここでは、選択ゲート線ＳＧＳ１〜ＳＧＳ３は、それぞれ、独立して制御できるようにしているが、選択ゲート線ＳＧＳ１〜ＳＧＳ３を同じ導電体層によって形成するなどして同電位にし、それらの電位を制御するようにしてもよい。
【００６８】
また、ここでは、点線で示したメモリトランジスタＭＴｒ３２１（ビット線ＢＬ２並びに選択ゲート線ＳＧＳ１及びＳＧＤ１に接続されているメモリストリングスのＭＴｒ３）における「読み出し動作」及び「書き込み動作」について説明する。また、メモリトランジスタの「消去動作」についても説明する。
【００６９】
〔読み出し動作〕
図１４は、本実施の形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１のデータの読み出し動作を行う場合のバイアス状態を示した図である。ここでも、本実施の形態におけるメモリトランジスタＭＴｒは、半導体１１と電荷蓄積層として機能する絶縁膜（酸化珪素膜、窒化珪素膜、酸化珪素膜の積層膜）と導電体層（本実施の形態においてはポリシリコン層）とからなる所謂ＭＯＮＯＳ型縦型トランジスタであり、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖth（中性しきい値）が０Ｖ付近にあるとして説明する。
【００７０】
メモリトランジスタＭＴｒ３２１からのデータの読み出し時には、メモリトランジスタＭＴｒ３２１が接続されているビット線ＢＬ２にＶbl（例えば０.７Ｖ）、それ以外のビット線ＢＬに０Ｖ、ソース線ＳＬに０Ｖ、メモリトランジスタＭＴｒ３２１が接続されている選択ゲート線ＳＧＤ１及びＳＧＳ１にＶdd（例えば３．０Ｖ）、それ以外の選択ゲート線ＳＧＤ及びＳＧＳにＶoff（例えば０Ｖ）、Ｐ−ｗｅｌｌ領域（ＰＷ）にＶPW（例えば０Ｖ。但し、ＶPWは、Ｐ−ｗｅｌｌ領域とメモリストリングスが順バイアスになっていなければ如何なる電位でもよい。）を印加する。そして、読み出したいビット（ＭＴｒ３２１）が接続されているワード線ＷＬ３を０Ｖとし、それ以外のワード線ＷＬをＶread（例えば、４．５Ｖ）に設定する。これにより、データを読み出すビット（ＭＴｒ３２１）のビット線ＢＬ２とソース線ＳＬ間に電位差が生じ、且つ、選択ゲート線ＳＧＤ１がオンしている状態となっているため、読み出したいビット（ＭＴｒ３２１）のしきい値Ｖthが０Ｖより大きいか小さいかで、ビット線ＢＬ２に電流が流れるかどうかが決まるため、ビット線ＢＬ２の電流をセンスすることによってビット（ＭＴｒ３２１）のデータ情報を読み出すことが可能となる。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒｌｍｎ）のデータを読み出すことができる。このとき、例えば、メモリトランジスタＭＴｒ３２２は、そのしきい値Ｖthが何れの値であっても、即ちメモリトランジスタＭＴｒ３２２に“１”が書き込まれていても“０”が書き込まれていても、ＳＧＤ２がＶoffとなっている為、メモリトランジスタＭＴｒ３２２およびＭＴｒ３２２が属しているメモリストリングス１０に電流が流れることがない。このことは、ビット線ＢＬ２に接続されているメモリストリングス１０であって、選択ゲート線ＳＧＤ１に接続されていない全てのメモリストリングス１０において同様である。
【００７１】
また、例えばメモリトランジスタＭＴｒ３３１を例にとって説明すると、ＭＴｒ３３１が属するメモリストリングス１０の場合、メモリトランジスタＭＴｒ３３１のしきい値Ｖthが如何なる値であっても、即ち“１”が書き込まれていても“０”が書き込まれていても、ビット線ＢＬ３が０Ｖでありソース線ＳＬと同電位の為、ビット線ＢＬ３に電流が流れることはない。このことは、ビット線ＢＬ２に接続されていない全てのメモリストリングス１０おいて共通である。
【００７２】
以上より、本実施の形態に係る不揮発性半導体記憶装置１においては、ワード線ＷＬ１〜ＷＬ４をそれぞれ共通電位で駆動し、且つ選択ゲート線ＳＧＳ１〜ＳＧＳ３を共通電位で駆動させても、任意のビットのしきい値のデータを読むことが可能となる。
【００７３】
〔書き込み動作〕
図１５は、本実施の形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【００７４】
メモリトランジスタＭＴｒ３にデータ“０”を書き込む場合、即ち、メモリトランジスタＭＴｒ３２１の電荷蓄積層に電子を注入してメモリトランジスタのしきい値を上げる（しきい値を正の方向にシフトさせる）場合は、メモリトランジスタＭＴｒ３２１が接続されているビット線ＢＬ２に０Ｖ、それ以外のビット線ＢＬにＶdd、ソース線ＳＬにＶdd、メモリトランジスタＭＴｒ３２１が接続されている選択ゲート線ＳＧＤ１にＶdd、それ以外の選択ゲート線ＳＧＤにＶoff、選択ゲート線ＳＧＳ１〜ＳＧＳ３にＶoff、Ｐ−Ｗｅｌｌ領域（ＰＷ）にＶPW（例えば０Ｖ）を印加し、書き込みたいビット（ＭＴｒ３２１）のワード線ＷＬ３をＶprog（例えば１８Ｖ）、それ以外のワード線ＷＬをＶpass（例えば１０Ｖ）とすることで、ＭＴｒ３２１が属するメモリストリングス１０において、ソース側選択ゲート線ＳＧＳ１が接続されている選択ゲートトランジスタＳＳＴｒ２１を除く全てのメモリトランジスタＭＴｒ１２１、ＭＴｒ２２１、ＭＴｒ３２１及びＭＴｒ４２１にチャネルが形成され、ビット線ＢＬ２の電位（０Ｖ）がチャネルに伝播される。このため、所望ビット（ＭＴｒ３２１）のワードラインと柱状半導体の間に存在する電荷蓄積層を含むＯＮＯ膜に印加される電界強度が強くなり、電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３２１のしきい値が正の方向にシフトする。
【００７５】
このとき、例えば、メモリトランジスタＭＴｒ３２２に置いては、ソース側選択ゲート線ＳＧＤ２にはＶoffが印加されているため、ビット線ＢＬ２の電位がメモリトランジスタＭＴｒ３２２のチャネル部に伝播されることがなく、メモリトランジスタＴｒ３２２には電子の注入が起こらない。このことは、ＢＬ２に接続されているメモリストリングス１０であって、メモリトランジスタＭＴｒ３２１が属していない全てのメモリストリングス１０において同様である。
【００７６】
また、例えば、メモリトランジスタＭＴｒ３３１においては、ＭＴｒ３３１が属するメモリストリングス１０において、選択ゲート線ＳＧＤ１が接続されている選択トランジスタＳＤＴｒ３１のソース側電位がＶddとなりビット線ＢＬ３の電位もＶddとなっているため、選択トランジスタＳＤＴｒ３１のソースとゲートの電位が同電位となる。よって、選択トランジスタＳＤＴｒ３１はオンせず、メモリトランジスタＭＴｒ３３１のチャネル部には外部電位が伝播されないため、電子注入が起こらない。このことは、ＢＬ２に接続されていない全てのメモリストリングス１０において同様である。
【００７７】
メモリトランジスタＭＴｒ３２１にデータ“１”を書き込む場合、即ち、メモリトランジスタＭＴｒ３２１の消去状態からしきい値を上げない（電荷蓄積層に電子を注入しない）場合は、ビット線ＢＬ２にＶddを印加することにより、選択トランジスタＳＤＴｒ２１のゲート電位とソース電位とが同電位になるため、選択トランジスタＳＤＴｒ２１がｏｆｆ状態になり、メモリトランジスタＭＴｒ３のチャネル形成領域（ボディ部）とワード線ＷＬ３との間の電位差が低減するため、メモリトランジスタＭＴｒ３２１の電荷蓄積層には電子の注入が起こらない。なお、同様の動作によって他のビット（メモリトランジスタＭＴｒｌｍｎ、図１５に示す例においては、ｌは１〜４、ｍは１〜３、ｎは１〜３）のデータを書き込むことができる。
【００７８】
また、各ビット線ＢＬの電位を適切に０ＶかＶddに設定することで、ある選択ゲート線ＳＧＤによって選択された共通のワード線ＷＬ上のビット（ＭＴｒ）に同時に書き込み、即ちページ書き込みを行うことが可能となる。
【００７９】
〔消去動作〕
データの消去時には、複数のメモリストリングスからなるブロック単位でメモリトランジスタＭＴｒのデータの消去を行う。図１６、図１７は、本実施の形態に係る不揮発性半導体記憶装置において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合のバイアス状態を示した図である。
【００８０】
選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域（ＰＷ）にＶerase（例えば２０Ｖ）を印加し、ソース線ＳＬをフローティングに、そしてＰ−ｗｅｌｌ領域にＶeraseを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ及びＳＧＤの電位を上昇（例えば１５Ｖ)させる。こうすることにより、選択トランジスタＳＳＴｒのゲート端付近でＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋ）電流が発生し、生成したホールがメモリトランジスタＭＴｒのボディ部である半導体層１１内部に流れ、一方、電子がＰ−ｗｅｌｌ方向に流れる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶeraseに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４を例えば０Ｖに設定すると、メモリトランジスタＭＴｒの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜きが行われ、データの消去を行うことができる。
【００８１】
一方、選択ブロックのメモリトランジスタのデータ消去を行うとき、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４をフローティングとすることにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４のチャネル形成領域（ボディ部）の電位の上昇とともに、カップリングによってワード線ＷＬ１〜ＷＬ４の電位が上昇し、ワード線ＷＬ１〜ＷＬ４とメモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００８２】
次に、図１８に基づき、本実施の形態に係る不揮発性半導体記憶装置の構成について説明する。
【００８３】
本実施の形態に係る不揮発性半導体記憶装置は、Ｓｉ（シリコン）等の半導体基板１０１上に、Ｂ等のイオン注入によりＰ−ｗｅｌｌ領域１４、Ｐ等のイオン注入によりＮ＋型領域１０２（図１１（Ａ）における柱状の半導体１５に相当する）が順次形成され、更に、この上に、柱状半導体層であるアモルファスシリコン層１０３（図１１（Ａ）における柱状の半導体１１に相当する）が形成される。
【００８４】
一方、このアモルファスシリコン層１０３の周囲のＮ＋型領域１０２上には、不図示の窒化シリコン（ＳｉＮ）膜を介し、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｏｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜３２、シリコンに不純物をドープしたソース側選択ゲート積層膜３４、窒化シリコン（ＳｉＮ）膜３８が積層形成されている。又、ソース側選択ゲート積層膜３４のアモルファスシリコン層１０３と接する領域には、シリコンの熱酸化膜３６が形成されている。ソース側選択ゲート積層膜３４は、仕事関数の異なる２層以上の積層膜により形成されており、本実施の形態においては、３層からなる積層膜により構成されている。
【００８５】
窒化シリコン（ＳｉＮ）膜３８上には、絶縁膜を介し、シリコン酸化膜４０、４４、４８、５２とゲート電極となるＰ＋型ポリシリコン膜４２、４６、５０、５４（各々、図１１（Ａ）における１３ｂ、１３ｃ、１３ｄ、１３ｅに相当）が交互に積層して形成されている。このＰ＋型ポリシリコン膜４２（１３ｂ）、４６（１３ｃ）、５０（１３ｄ）、５４（１３ｅ）は、各々ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４となる。各々ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は、仕事関数の異なる２層以上の積層膜とすることも可能である。
【００８６】
Ｎ＋型ポリシリコン膜５４（１３ｅ）上には、シリコン酸化膜６２、シリコンに不純物をドープしたドレイン側選択ゲート積層膜６４、窒化シリコン（ＳｉＮ）膜６８が積層形成されている。又、ドレイン側選択ゲート積層膜６４のアモルファスシリコン層１０３と接する領域には、シリコンの熱酸化膜６６が形成されている。ドレイン側選択ゲート積層膜６４は、仕事関数の異なる２層以上の積層膜により形成されており、本実施の形態においては、３層からなる積層膜により構成されている。
【００８７】
アモルファスシリコン層１０３上には、ビット線を形成する電極１０５（図１１（Ａ）における１６に相当）が形成され、更に、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｏｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜７２が全体的に形成されている。
【００８８】
一つのメモリストリングスにおいては、破線Ａで囲まれた領域に形成されるドレイン側選択トランジスタと、破線Ｂで囲まれた領域に形成されるソース側選択トランジスタの二つが形成される。この２つの選択トランジスタは第１から第５の実施の形態に記載されているいずれかのトランジスタ或いは、後述する第７の実施の形態に記載されているトランジスタにより構成されている。尚、本実施の形態においては、ブロック内にマトリックス状に複数配列されたメモリストリングを選択するための選択トランジスタとしては、例えば、従来の平面型フラッシュメモリに比べて、より優れたカットオフ特性が要求される。即ち、一つのソース線に接続するトランジスタの個数を考えた場合に、平面型フラッシュメモリでは選択トランジスタが一列に直線的に並び、一次元的に配列されているのに対し、本実施の形態においては、選択トランジスタは平面状のソース線上に二次元的に配置されている。このことは、記憶容量を大容量化することが可能となるため顕著に優位性のある効果である。しかしながら、接続するメモリストリング数がより多くなるために個々の選択トランジスタはカットオフ特性を向上させないと、二次元的に配列されている多数の非選択のメモリトランジスタに流れるリーク電流が無視できなくなるおそれがある。本実施の形態は、この点を鑑みたものであり、前述の実施の形態において説明したように、ゲート絶縁膜を積層構造とすることによって、制御性よくリーク電流を制御することが可能となるため、平板（平面）上の電極に二次元的に配列されたトランジスタのカットオフ特性を向上させるために極めて有効となる。
【００８９】
なお、本発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要件を変形して具体化できる。具体的には、上述したアモルファスシリコン層１０３は、結晶状態がアモルファスではなく単結晶や多結晶のものであってもよい。また、ゲート電極を形成する上層電極層、中層電極層、下層電極層は、シリコン等の半導体に不純物を注入したもの以外に、金属や金属化合物等導電性を有するものを用いてもよい。この場合、より広範囲に仕事関数を変化させることができるため、耐圧の高い円柱型構造のトランジスタ（ＳＧＴ）を得ることができる。更に、論理素子やメモリセルを形成するため、上述した円柱型構造のトランジスタ（ＳＧＴ）を積層してもよい。また、本実施の形態における上層電極層、中層電極層、下層電極層は、不純物濃度が１×１０１８〔ｃｍ−３〕以下である半導体材料であることが好ましい。これらにより形成されるゲート電極を空乏化し、ドレイン端電界を緩和する効果は、不純物濃度が１×１０１８〔ｃｍ−３〕以下にすることにより、得ることができるからである。
【００９０】
以上、上記実施の形態に開示されている複数の構成要件の適宜な組み合わせにより、種々の発明が形成可能である。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要件を適宜追加し組み合わせてもよい。
【図面の簡単な説明】
【００９１】
【図１】第１の実施の形態におけるトランジスタの断面図
【図２】第２の実施の形態におけるトランジスタの断面図
【図３】第３の実施の形態におけるトランジスタの断面図
【図４】第４の実施の形態におけるトランジスタの断面図
【図５】第４の実施の形態における別のトランジスタの断面図
【図６】第４の実施の形態における別のトランジスタの断面図
【図７】第５の実施の形態におけるトランジスタの断面図
【図８】第６の実施の形態におけるトランジスタの断面図
【図９】第７の実施の形態における不揮発性半導体記憶装置の概略構成図
【図１０】第７の実施の形態における不揮発性半導体記憶装置のメモリトランジスタ領域の概略構成図
【図１１】第７の実施の形態における不揮発性半導体記憶装置のメモリストリングスの概略構成図
【図１２】第７の実施の形態における不揮発性半導体記憶装置のメモリトランジスタＭＴｒの概略構成図
【図１３】図１０に示す不揮発性半導体記憶装置の等価回路図
【図１４】不揮発性半導体記憶装置の読み出し動作における状態図
【図１５】不揮発性半導体記憶装置の書き込み動作における状態図
【図１６】不揮発性半導体記憶装置の消去動作における選択ブロックの状態図
【図１７】不揮発性半導体記憶装置の消去動作における非選択ブロックの状態図
【図１８】第７の実施の形態における不揮発性半導体記憶装置の断面図
【符号の説明】
【００９２】
１０１・・・半導体基板、１０２・・・Ｎ＋型領域、１０３、３０３・・・アモルファスシリコン層、１０４、１０８・・・絶縁膜、１０５・・・電極、１１０、３１０・・・下層電極層、１１２、３１２・・・窒化膜、１１４、３１４・・・中層電極層、１１６、３１６・・・窒化膜、１１８、３１８・・・上層電極層、１２０、１２２Ａ、１２２Ｂ、３２０Ａ、３２０Ｂ、３２２・・・Ｎ型領域
【特許請求の範囲】
【請求項１】
導電層の形成された基板において前記導電層上に形成された柱状半導体と、
前記柱状半導体の周囲に形成された絶縁層と、
前記絶縁層の周囲に形成された一つのトランジスタのゲート電極と、
を有しており、
前記ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする半導体装置。
【請求項２】
前記２層以上の導電膜は、形成される幅、不純物濃度が異なるものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電膜間には、絶縁膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記柱状半導体が、平面状の前記導電層上に二次元的に複数配列されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記２層以上の導電膜を貫通し、電気的に接続を取るための貫通電極が形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項１】
導電層の形成された基板において前記導電層上に形成された柱状半導体と、
前記柱状半導体の周囲に形成された絶縁層と、
前記絶縁層の周囲に形成された一つのトランジスタのゲート電極と、
を有しており、
前記ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする半導体装置。
【請求項２】
前記２層以上の導電膜は、形成される幅、不純物濃度が異なるものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電膜間には、絶縁膜が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記柱状半導体が、平面状の前記導電層上に二次元的に複数配列されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記２層以上の導電膜を貫通し、電気的に接続を取るための貫通電極が形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２００８−１７２１６４（Ｐ２００８−１７２１６４Ａ）
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願番号】特願２００７−６１８３（Ｐ２００７−６１８３）
【出願日】平成１９年１月１５日（２００７．１．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願日】平成１９年１月１５日（２００７．１．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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