半導体装置及びその製造方法
【課題】 ゲートとドレインの間で生じる電界集中を緩和する半導体装置を提供する。
【解決手段】本発明によれば，半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える半導体装置が提供される。
【解決手段】本発明によれば，半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える半導体装置が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、高耐圧トランジスタに関する。
【背景技術】
【０００２】
トランジスタは、製造プロセスの微細化が進み、近年ますますトランジスタの小型化が進んでいる。これに伴い、ドレイン端部に生じる電界集中を回避することが求められている。耐圧特性が求められる高圧用トランジスタ（例えば、液晶ディスプレイ用ドライバ−回路に用いられるMOSトランジスタ）においても、製造プロセスの微細化が進み、トランジスタのサイズが縮小される一方、ゲートとドレインの間で生じる電界集中の改善が望まれている。特に、この電界集中によるＧＩＤＬ（Gate Induced Drain Leakage）の改善が望まれている。
この電界集中を改善する技術として、ゲート電極端部下のゲート酸化膜がチャンネル領域より厚く形成される技術（オフセットＬＯＣＯＳ）やこの技術を改良した技術、例えば、ドレイン高濃度領域及びシリサイド領域とゲート電極の間にオフセット領域を設ける技術が知られている（例えば、特許文献１参照）。
以下に、このドレイン高濃度領域及びシリサイド領域とゲート電極の間にオフセット領域を設ける技術について、図１９を参照して説明する。
図１９はこの従来技術の半導体装置の断面図である。この従来技術に係る半導体装置は、ＭＯＳ型電界効果トランジスタのドレイン領域１３０が、第１導電型の半導体基板１表面に形成された第２導電型の低濃度拡散層７０と、低濃度拡散層７０に囲まれ、低濃度拡散層７０の周囲から所定距離だけ離れて内側に形成された第２導電型の高濃度拡散層１３０と、高濃度拡散層１３０に囲まれ、高濃度拡散層１３０の周囲から所定距離だけ離れて内側に形成されたシリサイド層１２０とを有する。そして、このシリサイド層１２０は、ゲート電極９０上の一領域から高濃度拡散層１３０の一領域にかけて形成されたオフセット形成用絶縁膜層３００により、ゲート電極１２０等から所定距離のオフセット領域（図１９のＢ）を設けて形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−４７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、この従来技術では、オフセット形成用絶縁膜層を形成しパターンニングする必要がある。上層に新たな層をパターンニングするため、フォトリソグラフィー工程の加工精度を考慮してトランジスタのサイズを大きくする必要がある（例えば、図１９のＡ，Ｃの加工精度）。また、上層に設けたオフセット形成用絶縁膜層がゲート電極と重なる場合には、ゲート電極に不純物を均一にドーピングすることが難しくなり、トランジスタの特性のばらつき（例えば、ゲート電極の電気的なばらつき）を考慮した設計が必要になる。
【０００５】
この発明は、このような事情に鑑みてなされたものであり、ゲートとドレインの間で生じる電界集中を緩和するとともに、より簡易な工程で製造することができる高圧用トランジスタを提供するものである。
【課題を解決するための手段】
【０００６】
この発明によれば、半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、前記第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、前記第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える半導体装置が提供される。
【発明の効果】
【０００７】
この発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、前記第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備えるので、第１のゲート電極とソース領域及びドレイン領域との距離を大きくするとともに、電界緩和領域を経由して電界をかけることができる。このため、ゲートとドレインの間で生じる電界集中を緩和することができる。また、ゲート電極を形成する段階で、前記第１のゲート電極とソース領域及びドレイン領域との距離を大きくする領域を設けることができるので、上層に新たな層をパターンニングする必要がない。このため、より簡易な工程で製造することができる半導体装置を提供することができる。また、上層に新たな層をパターンニングする必要がないので、フォトリソグラフィー工程の加工精度の影響を受けにくく、より小さい半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の一実施形態の半導体装置の概念的な断面図である。
【図２】この発明の一実施形態に係る半導体装置の製造工程図である。
【図３】この発明の一実施形態に係る半導体装置の製造工程図である。
【図４】この発明の一実施形態に係る半導体装置の製造工程図である。
【図５】この発明の一実施形態に係る半導体装置の製造工程図である。
【図６】従来の構造の半導体装置と、この発明の第１の実施形態に係る半導体装置の概念的な平面図である。
【図７】この発明の第１の実施形態に係る変形例の半導体装置の概念的な平面図である。
【図８】この発明の第２の実施形態及び第３の実施形態に係る半導体装置の概念的な平面図である。
【図９】この発明の第１の実施形態に係る半導体装置及び第１の実施形態に係る変形例並びに第３の実施形態に係る半導体装置の性能を説明するための概念的な断面図である。
【図１０】この発明の第１の実施形態及び第２の実施形態に係る半導体装置の性能を説明するための概念的な断面図である。
【図１１】この発明の第４の実施形態に係る半導体装置の概念的な平面図である。
【図１２】この発明の第５の実施形態及び第６の実施形態に係る半導体装置の概念的な平面図である。
【図１３】この発明の第１の実施形態及び第４の実施形態並びに第６の実施形態に係る半導体装置の性能を説明するための概念的な断面図である。
【図１４】従来の構造の半導体装置とこの発明の第１の実施形態に係る半導体装置との電気的特性を示す模式的なグラフである。
【図１５】この発明の第１の実施形態に係る半導体装置及び第１の実施形態に係る変形例の電気的特性を示す模式的なグラフである。
【図１６】この発明の第１の実施形態及び第２の実施形態に係る半導体装置の電気的特性を示す模式的なグラフである。
【図１７】この発明の第１の実施形態及び第４の実施形態に係る半導体装置の電気的特性を示す模式的なグラフである。
【図１８】この発明の第７の実施形態に係る半導体装置の概念的な断面図である。
【図１９】従来技術の半導体装置の概念的な断面図である。
【発明を実施するための形態】
【０００９】
この発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、前記第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える。
ここで、半導体基板とは、予め不純物が注入された基板のみならず、１又は複数の領域に不純物が注入されて形成された、いわゆるウエル領域を有する基板も含む。また、絶縁性のスペーサとは、電極の側面や電極と電極とのスペースを埋める、絶縁性構造物をいい、例えば、いわゆるサイドウォールがこれに該当する。この絶縁性のスペーサは、サイドウォールと同様の機能を備える構造物であればよく、その材料は特に限定されない。
また、ここでいう電界緩和領域は、第１のゲート電極の下方における半導体基板の一領域に生じるチャネルを挟むように、ソース領域側とドレイン領域側にそれぞれ設けられる領域をいう。この電界緩和領域は、チャネルからソース領域又はドレイン領域までの半導体基板の領域をいい、この領域の一部分がチャネルに接し、この領域のほかの部分がソース領域又はドレイン領域に接する。この電界緩和領域は、ソース領域・ドレイン領域と同じ導電型の不純物を含んで構成され、また、チャネルと逆の導電型の不純物を含んで構成される。
【００１０】
この発明の１つの実施形態において、第２のゲート電極が複数の電極で構成されるとともに、前記複数の電極が互いに絶縁性のスペーサを介して配置される。この実施形態によれば、第１のゲート電極とソース領域及びドレイン領域との距離を大きくするとともに、第２のゲートとソース領域及びドレイン領域との間の容量を小さくすることができる。また、この容量を小さくするために、前記複数の電極の線幅は第１のゲート電極の線幅より小さくするものであってもよい。
また、前記複数の電極における絶縁性のスペーサの幅は、０．３ミクロン以下であってもよい。スペーサは、例えば、絶縁膜で構成されるところ、スペーサの幅が０．３ミクロンより大きいと、一般的な膜厚の厚さ（例えば、０．０５〜０．１５ミクロン）よりこの絶縁膜の膜厚を大きくする必要があり、製造上のコストが大きくなる。このため、前記スペーサの幅は０．３ミクロン以下であるとよい。
【００１１】
また、この発明の１つの実施形態において、第２のゲート電極の線幅が第１のゲート電極の線幅よりも大きい。この実施形態によれば、第１のゲート電極とソース領域及びドレイン領域との距離をより大きくすることができるので、高耐圧用途に適したトランジスタを提供できる。この実施形態においても、第２のゲート電極が複数の電極で構成されるとともに、前記複数の電極が互いに絶縁性のスペーサを介して配置されてもよいし、前記複数の電極の線幅は第１のゲート電極の線幅より小さくしてもよい。
【００１２】
また、この発明の１つの実施形態において、第１及び第２のゲート電極のうち、第２のゲート電極が、ドレイン領域側にのみ配置される。この実施形態によれば、第１のゲート電極とドレイン領域との距離を大きくするとともに、第１のゲート電極とソース領域との距離を小さくすることができるので、ゲートとドレインの間で生じる電界集中を緩和しつつ、より小さいトランジスタを設計できる。
また、この発明の１つの実施形態において、前記半導体基板及び第１及び第２のゲート電極がシリコン材料で形成されるとともに、第１及び第２のゲート電極の表面にシリサイド層が形成され、かつ前記ソース領域及びドレイン領域の表面に前記シリサイド層が形成される。この実施形態によれば、ゲート電極、前記ソース領域及びドレイン領域の抵抗値を小さくできるので、電界集中を緩和しつつ、トランジスタの低抵抗化及び高速化を実現できる。
【００１３】
また、この発明の１つの実施形態において、第１のゲート電極がゲート電極に電位を印加して制御する信号配線と電気的に接続され、第２のゲート電極が第１のゲート電極と電気的に絶縁され、かつ、前記信号配線と電気的に絶縁される。この実施形態によれば、第２のゲート電極は、前記ソース領域及びドレイン領域に対し、能動的な作用を及ぼさないので、ゲートとドレイン間の寄生容量が増加することを考慮する必要性がない。このため、第１のゲート電極とソース領域及びドレイン領域との距離をより大きく設定できる。このため、より高耐圧用途に適したトランジスタを提供できる。
また、この発明の１つの実施形態において、第１のゲート電極が前記信号配線と電気的に接続され、第２のゲート電極が第１のゲート電極及び前記信号配線と電気的に接続される。この実施形態によれば、第１のゲート電極に制御信号からの電位が印加されたときに、第２のゲート電極も同様の電位が印加されるので、電界緩和領域の半導体基板表面側のキャリアが高濃度化され、トランジスタの低抵抗化及び高速化を実現できる。
【００１４】
また、この発明の１つの実施形態において、前記半導体基板上に前記ゲート絶縁膜を介して形成され、側面に絶縁性のスペーサを備えたゲート電極と、前記ゲート電極を挟むように前記半導体基板上に形成された第２のソース領域及びドレイン領域と、前記ゲート電極下部の前記半導体基板の一部の領域を挟むように形成され、第２のソース領域及びドレイン領域と重なるように形成された第２の電界緩和領域とを備える第２の半導体装置をさらに備えた半導体基板であってもよい。この実施形態によれば、電界集中を緩和できる高耐圧用半導体と低耐圧用半導体と同一の半導体基板に形成できるので、例えば、表示装置に好適な表示装置用半導体基板を提供できる。
【００１５】
また、この発明の半導体装置製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、フォトレジスト膜を形成して、前記フォトレジスト膜が前記半導体基板上の一領域を覆うように、フォトレジスト膜をパターニングする工程と、パターニングされた前記フォトレジスト膜をマスクにして、前記半導体基板に、前記半導体基板の有する導電型と逆の導電型の不純物を注入する第１の不純物注入工程と、第１の不純物注入工程により不純物が注入された半導体基板上の前記フォトレジスト膜を除去する工程と、前記フォトレジスト膜が除去された基板に、ゲート電極膜を形成して、前記半導体基板上の一領域に、前記ゲート絶縁膜を介して第１のゲート電極が配置され、かつ、前記第１のゲート電極の側面にスペースを介して、前記半導体基板上の一領域以外の領域に、第２のゲート電極が配置されるように、前記ゲート電極膜をパターニングする工程と、パターニングされた第１のゲート電極及び第２のゲート電極の上に絶縁膜を形成し、エッチバックすることにより、第１のゲート電極及び第２のゲート電極の側面と、第１のゲート電極と第２のゲート電極とのスペースと、に絶縁性のスペーサを形成する工程と、第１のゲート電極及び第２のゲート電極と前記絶縁性のスペーサをマスクにして、前記半導体基板に、前記不純物と同じ導電型の不純物を注入する第２の不純物注入工程と、を備える。
この発明の半導体装置製造方法によれば、ゲート電極を形成する段階で、前記第１のゲート電極と前記第２のゲート電極を形成し、第１のゲート電極及び第２のゲート電極と前記絶縁性のスペーサをマスクにして、ソース領域及びドレイン領域を形成するので、前記第１のゲート電極とソース領域及びドレイン領域との距離を大きくするために、上層に新たな層をパターンニングする必要がない。このため、より簡易な方法で高耐圧用トランジスタを製造することができる。また、上層に新たな層をパターンニングする必要がないので、フォトリソグラフィー工程の加工精度の影響を受けにくく、より小さい半導体装置を製造することができる。
【００１６】
また、この発明の半導体装置製造方法は、素子分離法により第１の領域と第２の領域に分離された半導体基板上に、ゲート絶縁膜を形成する第１のゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、フォトレジスト膜を形成して、前記フォトレジスト膜が前記半導体基板上の、第１の領域における一領域と、第２の領域と、を覆うように、フォトレジスト膜をパターニングする工程と、パターニングされた前記フォトレジスト膜をマスクにして、前記半導体基板に、前記半導体基板の有する導電型と逆の導電型の不純物を注入する第１の不純物注入工程と、第１の不純物注入工程により不純物が注入された半導体基板上の前記フォトレジスト膜を除去する工程と、前記フォトレジスト膜が除去された基板の、第２の領域における前記ゲート絶縁膜を除去し、第２の領域に前記ゲート絶縁膜と異なる第２のゲート絶縁膜を形成する第２のゲート絶縁膜形成工程工程と、第２のゲート絶縁膜が形成された基板に、ゲート電極膜を形成して、前記半導体基板上の第１の領域における一領域に、前記ゲート絶縁膜を介して第１のゲート電極が配置され、かつ、第１のゲート電極の側面にスペースを介して、前記半導体基板上の第１の領域における一領域以外の領域に、第２のゲート電極が配置され、
さらに、第２の領域に第３のゲート電極が配置されるように、前記ゲート電極膜をパターニングする工程と、パターニングされた前記ゲート電極膜をマスクにして、前記半導体基板の第２の領域に、前記不純物と同じ導電型の不純物を注入する第２の不純物注入工程と、第２の不純物注入工程により不純物が注入された前記半導体基板上に絶縁膜を形成し、エッチバックすることにより、第１のゲート電極及び第２のゲート電極の側面と、第１のゲート電極と第２のゲート電極とのスペースと、第３のゲート電極の側面と、に絶縁性のスペーサを形成する工程と、第１のゲート電極と、第２のゲート電極と、第３ゲート電極と、前記絶縁性のスペーサと、をマスクにして、前記半導体基板に、前記不純物と同じ導電型の不純物を注入する第３の不純物注入工程と、を備える。
この発明の半導体装置製造方法によれば、ゲート電極を形成する段階で、前記第１のゲート電極及び前記第２のゲート電極並びに第３のゲート電極を形成し、第１のゲート電極及び第２のゲート電極、第３のゲート電極並びに前記絶縁性のスペーサをマスクにして、ソース領域及びドレイン領域を形成するので、前記第１のゲート電極とソース領域及びドレイン領域との距離を大きくした高耐圧用トランジスタ及び低耐圧用トランジスタを同一の半導体基板に形成できる。
【００１７】
以下、図面に示す実施形態を用いて、この発明を詳述する。
（第１の実施形態）
図１に、この発明の第１の実施形態に係る半導体装置を示す。図１は、この半導体装置の概念的な断面図である。図１に示されるように、この実施形態に係る半導体装置１は、Ｐ型の半導体基板１の上にゲート酸化膜６を介して形成されているゲート電極９Ａ、９Ｂ、９Ｃと、このゲート電極９Ａ、９Ｂ、９Ｃを挟むように形成されているＮ型ソース・ドレイン領域１２と、ゲート電極９Ａの下方における半導体基板１の一部の領域を挟むように形成され、ゲート電極９Ｂ、９Ｃ及びＮ型ソース・ドレイン領域１２と重なるように形成されているＮ型ドリフト領域７を備えている。
【００１８】
この実施形態に係る半導体装置１では、半導体基板１として、シリコン基板が用いられている。シリコン基板にPウエル領域４Ａが設けられ、この領域内に半導体装置１が形成されている。この半導体基板１には、P型又はN型の不純物がドープされた１又は複数のウエル領域が形成されたものを用いてもよいが、P型又はN型の不純物が所定の濃度で予めドープされたものを用いてもよい。この実施形態では、後述するシリサイド層１３を設けるために、半導体基板１としてシリコン材料を用いているが、この半導体基板１は、トランジスタ（半導体装置）を形成することができる材料であれば特に限定されず、シリコンのほか、例えば、ゲルマニウム等の元素半導体、化合物半導体（例えば、シリコンゲルマニウム等）、ガラス基板上に堆積された、多結晶シリコン、アモルファスシリコンであってもよい。
【００１９】
そして、図１に示すように、ゲート酸化膜６が前記半導体基板１の上に形成されている。このゲート酸化膜６は、ゲート電極９Ａ、９Ｂ、９Ｃと半導体基板１を電気的に絶縁するために、ゲート電極９Ａ、９Ｂ、９Ｃの下部に、ゲート電極９Ａ、９Ｂ、９Ｃと接して設けられている。また、このゲート酸化膜６は、ゲート電極９Ａ、９Ｂ、９Ｃの下部からＮ型ソース・ドレイン領域１２の側方まで延びている。この実施形態では、このゲート酸化膜６に、シリコン酸化膜が用いられている。このゲート酸化膜６は、ゲート電極と半導体基板を電気的に絶縁する膜であれば特に限定されず、例えば、シリコン窒化膜のような単層膜や、シリコン酸化膜とシリコン窒化膜から構成される積層膜が用いられる。
このゲート酸化膜６の膜厚は、求めるトランジスタの特性、動作電圧等によりその膜厚を適宜変更できるが、この実施形態は、高耐圧用のトランジスタであるため、４５ｎｍの厚さで形成されている。高耐圧の用途に用いるトランジスタの場合、例えば、３０〜６０ｎｍの厚さで形成するとよい。
【００２０】
次に、図１に示すように、ゲート電極９Ａ、９Ｂ、９Ｃは、前記ゲート酸化膜６上に形成されているとともに、その表面にシリサイド層１３が形成されている。また、ゲート電極９Ａ、９Ｂ、９Ｃは、中央にあるゲート電極９Ａと、その両脇に、ゲート電極９Ａの側面のサイドウォール１１を介してゲート電極９Ｂとゲート電極９Ｃとにより構成されている。
【００２１】
このゲート電極９Ａは、トランジスタのソースとドレイン間に流れる電流を制御するための電極であり、通常のトランジスタのゲート電極に相当する。つまり、ゲート電極９Ａは、このゲート電極９Ａの下方における半導体基板の一領域にチャネルを備えている。これに対して、ゲート電極９Ｂ、９Ｃは、トランジスタのソースとドレイン間に流れる電流を積極的に制御するための電極ではなく、言わば擬似的なゲート電極である。つまり、このゲート電極９Ｂ、９Ｃは、後述するＮ型ドリフト領域７に電界をかけることによりＮ型ドリフト領域７の電気的抵抗を変化させることができる電極であるが、このゲート電極９Ｂ、９Ｃの下方にはチャネルが存在しない。そして、これらゲート電極９Ａ、９Ｂ、９Ｃは、その側面にサイドウォール１１を備え、このサイドウォール１１により、ゲート電極９Ａ、９Ｂ、９Ｃは、互いに絶縁されている。上面方向から捉えると、対を構成する２つのＮ型ソース・ドレイン領域１２の間の領域（チャネルがある領域）で、サイドウォール１１により、ゲート電極９Ａ、９Ｂ、９Ｃは、互いに絶縁されている。
このような構成を採用することにより、ゲート電極９Ａがトランジスタのソースとドレイン間に流れる電流を制御するゲート電極としての機能を果たし、ゲート電極９Ｂ、９Ｃが、ゲート電極としての前記機能を果たさないことになる。つまり、ゲート電極９Ｂ、９Ｃは、トランジスタのソースとドレイン間の前記電流を積極的に制御しないことになる。また、後述するＮ型ドリフト領域７とチャネルの境界がゲート電極９Ａ側面下方付近に設けられるとともに、ゲート電極９Ｂ、９Ｃと離れて配置されているので、ゲート電極９Ａは、ゲート電極９Ａとドレイン間の電界集中を緩和させるが、ゲート電極９Ｂ、９Ｃは、ゲート電極９Ａとドレイン間の電界集中にほとんど影響を与えない。このため、ゲート電極９Ｂ、９Ｃは、ゲート電極９Ａとソース・ドレイン拡散領域１２との距離を大きくすることに寄与する。また、ゲート電極９Ａとドレインと間は、Ｎ型ドリフト領域７を経由して電界をかけることができる。
【００２２】
これらゲート電極９Ａ、９Ｂ、９Ｃは、ポリシリコン膜で構成されており、同じ層で形成されている。この実施形態では、これらゲート電極９Ａ、９Ｂ、９Ｃは、同じ層、つまり同じ層構成で形成されているので、同じ工程で形成することができ、このため、後述するN型ソース・ドレイン拡散領域１２の形成の際に、オフセット領域を形成するための新たな層をパターンニングする必要がない。
なお、これらのゲート電極は、後述するシリサイド層１３を設けて低抵抗化することを考慮すれば、シリコン材料が好ましいが、シリサイド層１３を設けないとすれば、電極に通常用いられる導電性の材料であれば特に限定されない。例えば、アルミニウム、銅、金、白金、タングステン、タンタル、チタン等の金属材料を用いてもよい。また、単層構造、複層構造のいずれであってもよい。
【００２３】
次に、サイドウォール１１は、ゲート電極９Ａ、９Ｂ、９Ｃの側面に設けられ、ゲート電極９Ａとゲート電極９Ｂ、９Ｃとのスペースを埋めている。この実施形態では、シリコン酸化膜で形成されている。この膜厚は、ゲート電極９Ａとゲート電極９Ｂ、９Ｃとのスペースを埋めるため、このスペースの１／２以上の膜厚が必要である。このため、この実施形態では、ゲート電極９Ａとゲート電極９Ｂ、９Ｃとのスペース０．３ミクロンに対し、０．１５ミクロン以上の膜厚で形成されている。このサイドウォール１１がゲート電極９Ａとゲート電極９Ｂ、９Ｃとのスペースを埋めることにより、後述するN型ソース・ドレイン拡散領域１２の形成の際に、これらゲート電極９Ａ、９Ｂ、９Ｃとサイドウォール１１がオフセット領域を形成するための層として機能することができる。
なお、このサイドウォール１１は、電極の側面や電極と電極とのスペースを埋める、絶縁性材料、つまり、サイドウォールと同様の機能を備える材料であれば、特に材料は限定されない。例えば、シリコン窒化膜等の絶縁膜を用いてもよい。
【００２４】
そして、シリサイド層１３が、ゲート電極９Ａ、９Ｂ、９Ｃの表面に形成されている。このシリサイド層１３は、ゲート電極を低抵抗化するために設けられており、この実施形態では、チタンシリコン（ＴｉＳｉ2）の材料で形成されている。この実施形態では、後述するＮ型ソース・ドレイン領域１２にも、このシリサイド層１３が形成されているが、このシリサイド層１３は、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２とをシリコン材料（シリコン、ポリシリコン）で形成し、かつ、高融点金属とシリサイド反応させることにより、ゲート電極とソース・ドレイン領域とに、同時かつ自己整合的にシリサイド層を設けることができる。このため、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２の両方にシリサイド層を設けるとよい。また、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２とに、同時にシリサイド層１３を形成しても、ゲート電極９Ａ、９Ｂ、９Ｃの側面にあるサイドウォール１１により、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２との間で電気的なショートが発生しない。このため、ゲート電極とソース・ドレイン領域を容易に低抵抗化できるので、トランジスタの特性の向上に便宜である。
なお、このシリサイド層１３には、前記のチタンシリコン（ＴｉＳｉ2）のほか、タングステンやモリブデン等の高融点金属とシリコンとの化合物（ＷＳｉ2，ＭｏＳｉ2）のほか、コバルト、ニッケル、白金などの貴金属とシリコンとの化合物（ＣｏＳｉ2，ＮｉＳｉ2，ＰｔＳｉ2）を用いてもよい。
【００２５】
そして、図１に示すように、Ｎ型ソース・ドレイン領域１２がゲート電極９Ａ、９Ｂ、９Ｃを挟むように、ゲート電極９Ａ、９Ｂ、９Ｃの側の半導体基板１上に形成され、Ｎ型ドリフト領域７が、ゲート電極９Ａの下方の半導体基板１の一部の領域を挟むように形成され、かつゲート電極９Ｂ、９Ｃ及びＮ型ソース・ドレイン領域１２と重なるように形成されている。
【００２６】
Ｎ型ソース・ドレイン領域１２は、ゲート電極９Ｂの左側（図１）のサイドウォール１１の側面下方から素子分離領域２の側面までの間の半導体基板１上に形成されている。また、Ｎ型ソース・ドレイン領域１２は、ゲート電極９Cの右側（図１）のサイドウォール１１の側面下方から素子分離領域２の側面までの間の半導体基板１上に形成されている。さらに、このＮ型ソース・ドレイン領域１２の表面にはシリサイド層が形成されている。この実施形態では、半導体基板１（Ｐ型）とは逆の導電型であるＮ型の不純物を半導体基板にドープすることにより形成されている。つまり、このＮ型ソース・ドレイン領域１２は、高濃度（１×１０15〜１×１０16ｃｍ-3程度）のＮ型の不純物を、ゲート電極９Ａ、９Ｂ、９Ｃとサイドウォール１１をマスクとして、半導体基板にイオン注入することにより形成されている。これにより、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２へのイオン注入が同時に行うことができるとともに、サイドウォール１１の側面下方から素子分離領域２の側面までの間にＮ型ソース・ドレイン領域１２が自己整合的に形成できる。また、この実施形態では、ゲート電極９ＡとＮ型ソース・ドレイン領域１２との距離を大きくするために、ゲート電極９Ｂ、９Ｃとサイドウォール１１を設けているので、ゲート電極９ＡやＮ型ソース・ドレイン領域１２の上層に新たな層を設ける必要がない。このため、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２へのイオン注入の障害となるものがなく、均一なイオン注入をすることができる。これにより均一な電気特性を持つゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２が形成できる。
そして、シリサイド層１３は、ゲート電極と同様にＮ型ソース・ドレイン領域１２を低抵抗化するために設けられており、図１に示す実施形態では、チタンシリコン（ＴｉＳｉ2）の材料で形成されている。この実施形態では、上記で説明したように、ゲート電極とソース・ドレイン領域とに同時かつ自己整合的にシリサイド層を設けることができる。
【００２７】
次に、Ｎ型ドリフト領域７は、ゲート電極９Ａの下方の半導体基板１の一部の領域を挟むように、つまり、Ｎ型ドリフト領域７は、チャネルの両側に形成されている。また、Ｎ型ドリフト領域７は、ゲート電極９Ｂ、９Ｃの下方にゲート酸化膜６を介して重なり、さらにＮ型ソース・ドレイン領域１２と接するとともにその領域と重なるように形成されている。
このＮ型ドリフト領域７は、半導体基板１（Ｐ型）とは逆の導電型であるＮ型の不純物を半導体基板にドープすることにより形成されており、Ｎ型の不純物の濃度は、Ｎ型ドリフト領域７が接するＮ型ソース・ドレイン領域１２の不純物の濃度よりも低濃度である。例えば、この実施形態では、３×１０12〜１.２×１０13ｃｍ-3程度のＮ型の不純物をイオン注入することにより形成されている。このＮ型ドリフト領域７は、Ｎ型ソース・ドレイン領域１２と接することにより電気的に接続され、その電界集中を緩和する。ゲート電極９Ｂ、９Ｃの下方にゲート酸化膜６を介して重なっているので、ゲート電極９ＡとＮ型ソース・ドレイン領域１２との距離を大きくすることができる。このため、Ｎ型ソース・ドレイン領域１２とゲート電極９Ａとの間で生じる電界集中を緩和することができる。
【００２８】
そして、図１に示すように、Ｎ型ソース・ドレイン領域１２は、層間絶縁膜１４に設けられたコンタクト電極１５を介してメタル配線１６に接続されている。このメタル配線１６からソース・ドレインへの電流が供給され、ゲート電極９Ａがこの電流を制御することによりトランジスタ（半導体装置）がその機能を果たすことになる。
【００２９】
（製造方法）
次に、この発明の第１の実施形態に係る半導体装置の製造方法について説明する。図２、図３、図４、図５に、この実施形態に係る半導体装置の製造方法の各段階における半導体基板の断面図を示す。これらの図面は、上記の第１の実施形態で説明した実施高耐圧ｎＭＯＳトランジスタと低耐圧ｎＭＯＳトランジスタとが同じ半導体基板上で製造される場合の製造方法を表している。これらの図面において、左側は、高耐圧用ＭＯＳトランジスタ形成領域５０を示し、右側は、低耐圧用ＭＯＳトランジスタ形成領域６０を示す。
【００３０】
まず、図２（ａ）に示すように、Ｐ型の半導体基板１上に、周知のＳＴＩ技術（Shallow Trench Isolation）又は、選択酸化技術（ＬＯＣＯＳ：Local Oxidation Of Silicon）を用いて、素子分離領域２を深さ０．３〜１．０ミクロンで形成する。２つの素子分離領域２の間が活性領域となる。図２（ａ）に示すように、図の左側と図の中央の、２つの素子分離領域２の間が高耐圧用ｎＭＯＳトランジスタが形成される活性領域５０となり、図の中央と図の右側の、２つの素子分離領域２の間が低耐圧用ｎＭＯＳトランジスタが形成される活性領域６０となる。
【００３１】
次に、図２（ｂ）に示すように、２つの素子分離領域２の間にある活性領域にパッド酸化膜３を膜厚５〜２０ｎｍで形成し、次いで、周知のフォトリソグラフィー技術、イオン注入技術、及びアニール技術を用いて、パッド酸化膜３の下側に、高耐圧用Ｐ型ウェル領域４及び低耐圧用Ｐ型ウェル領域５をそれぞれ形成する。
【００３２】
次いで、図２（ｃ）に示すように、高耐圧用ゲート酸化膜（ゲート絶縁膜）６及びＮ型ドリフト領域７を形成する。
まず、８００〜１０００℃の酸素雰囲気中にて、高耐圧用ゲート酸化膜（ゲート絶縁膜）６を膜厚３０〜６０ｎｍで形成する。この酸素雰囲気は、例えば、酸素，窒素含有酸素，ハロゲン系添加酸素（ＨＣｌ または ＤＣＥ：ジクロルエチレン）を用いる。また、高耐圧用ゲート酸化膜６の膜厚は、高耐圧トランジスタの動作範囲に応じて定める。
続いて、周知のフォトリソグラフィー技術にて、高耐圧用Ｐ型ウェル領域４に、電界緩和拡散層となるＮ型ドリフト領域７をパターニングして形成する。例えば、注入エネルギーが８０〜１５０ｋｅＶ、ドーズ量が３×１０12〜１．２×１０13（ｉｏｎｓ／ｃｍ2）にて、Ｎ型不純物である燐（Ｐ）をイオン注入し、Ｎ型ドリフト領域７を形成する。このＮ型ドリフト領域７は、高耐圧用ｎＭＯＳトランジスタにて、電界緩和領域として機能するものであり、後述するゲート電極の下部に相当する、高耐圧用Ｐ型ウェル領域４の一部の領域を挟むように配置される。この領域は、ゲート電極の下部のチャネル領域に対応する。
【００３３】
次いで、図３（ｄ）に示すように、低耐圧トランジスタ用のゲート酸化膜８を形成する。まず、低耐圧用ＭＯＳトランジスタ形成領域６０の、高耐圧用ゲート酸化膜６を除去する。続いて、低耐圧用ＭＯＳトランジスタ形成領域６０に、低耐圧トランジスタ用のゲート酸化膜８を膜厚３〜８ｎｍで形成する。この低耐圧トランジスタは、例えば、１．８〜３．３Ｖで動作するトランジスタであり、このゲート酸化膜８の膜厚は、この動作範囲を考慮して定める。
【００３４】
次に、図３（ｅ）に示すように、ゲート電極９Ａ、９Ｂ、９Ｃ、９Ｈを形成する。
まず、高耐圧用ＭＯＳトランジスタ形成領域５０及び低耐圧用ＭＯＳトランジスタ形成領域６０の両領域、つまり、全面にゲート電極用のポリシリコン膜を１５０〜３５０ｎｍの膜厚で堆積する。
続いて、周知のフォトリソグラフィー技術にて、所定のレジストパターンを用いて、高耐圧用ｎＭＯＳトランジスタのゲート電極９Ａ、９Ｂ、９Ｃ及び低耐圧用ｎＭＯＳトランジスタのゲート電極９Ｈを同時に形成する。このレジストパターンによるゲート電極の配置パターンは、図２（ｃ）で形成したＮ型ドリフト領域７がゲート電極９Ａの下部の両側に配置されるようなパターンとする。また、フォトリソグラフィー技術の加工精度を考慮して、ゲート電極９Ａと、Ｎ型ドリフト領域７を下部に備える９Ｂ、９Ｃとの間隙が、０．３ｕｍ以下となるようなパターンとする。
【００３５】
次いで、図３（ｆ）に示すように、ＬＤＤ領域１０及びサイドウォール１１を形成する。
まず、周知のフォトリソグラフィー技術にて、高耐圧用ＭＯＳトランジスタ形成領域５０をレジストパターンで覆い、低耐圧用ＭＯＳトランジスタ形成領域６０のゲート電極９Ｈと素子分離領域２をマスクとして、自己整合的に、低耐圧用トランジスタのＬＤＤ領域１０（ＬＤＤ：Lightly Doped Drain）を形成する。例えば、ＬＤＤ領域１０の形成にＮ型不純物である燐（Ｐ）を用いる。
続いて、高耐圧用ＭＯＳトランジスタ形成領域５０を覆っていたレジストパターンを除去し、さらに、高耐圧用ＭＯＳトランジスタ形成領域５０及び低耐圧用ＭＯＳトランジスタ形成領域６０に絶縁膜を堆積する。そして、この堆積された絶縁膜並びにゲート酸化膜６及びゲート酸化膜８をエッチバックすることにより、ゲート電極９Ｈにサイドウォール１１を自己整合的に形成する。この工程で、高耐圧用ＮＭＯＳトランジスタ形成領域５０のゲート電極９Ａ、９Ｂ、９Ｃにも同様のサイドウォール１１が形成される。つまり、ゲート電極９Ｂ、９Ｃの側面にサイドウォール１１が形成され、ゲート電極９Ａと９Ｂ、９Ｃの間隙は、サイドウォール１１を形成する絶縁膜で埋められる。なお、このサイドウォール１１を形成する絶縁膜の膜厚は、ゲート電極９Ａと９Ｂ、９Ｃとの間隙の１／２以上の膜厚が必要である。
【００３６】
次いで、図４（ｇ）に示すように、イオン注入技術にて、ゲート電極９Ａ、９Ｂ、９Ｃ、９Ｈ及びサイドウォール１１、素子分離領域２をマスクとして、自己整合的にＮ型ソース・ドレイン拡散領域１２を形成する。例えば、注入エネルギーが４０ｋｅＶ、ドーズ量が１×１０15〜１×１０16（ｉｏｎｓ／ｃｍ2）にて、Ｎ型不純物であるヒ素（Ａｓ）をイオン注入し、電極１６に電流を取り出すための高濃度Ｎ型ソース・ドレイン領域を形成する。このイオン注入の工程で、Ｎ型ソース・ドレイン拡散領域１２のほか、ゲート電極９Ａ、９Ｂ、９Ｃ、９ＨにもＮ型不純物が注入され、その抵抗値が制御される。なお、この実施形態では、Ｎチャンネルトランジスタを例に説明しているが、例えば、Ｐ＋領域（基板コンタクト）又はＰＭＯＳと、Ｎチャンネルトランジスタとが同じ半導体基板上で製造される場合には、周知のフォトリソグラフィーを用いることになる。
次に、熱処理にて、イオン注入により注入した不純物の活性化を行う。例えば、熱拡散炉を用いて、８００〜９００℃の温度で、１０〜２０分程度のアニーリングを行ったり、９００〜１０５０℃の温度で、１０〜６０秒程度のＲＴＡ処理を行ったりして、不純物の活性化を行う。
【００３７】
次いで、図４（ｈ）に示すように、ゲート電極９及びＮ型ソース・ドレイン拡散領域１２に低抵抗のシリサイド層１３を自己整合的に形成する。まず、所定のＨＦ系の薬液により、表面に露出している導電膜（ゲート電極９及びＮ型ソース・ドレイン拡散領域１２）上の絶縁膜を除去する。そして、高耐圧用ＮＭＯＳトランジスタ形成領域５０及び低耐圧用ＮＭＯＳトランジスタ形成領域６０の、両領域、つまり、全面に、高融点金属、例えば、Ｔｉを、スパッタ法又はＣＶＤ法にて堆積し、４００〜７００℃の温度で、３０〜９０秒程度、ＲＴＡ処理（Rapid Thermal Annealing）を行う。これにより、導電膜（Ｎ型ソース・ドレイン拡散領域１２のＳｉ、ゲート電極９のＰｏｌｙＳｉ）とこの高融点金属とをシリサイド反応させる。この高融点金属は、Ｔｉのほか、Ｃｏ，Ｎｉ等を用いる。
次に、素子分離領域２の表面及び、サイドウォール１１表面にある未反応の高融点金属（例えば、Ｔｉ）を、Ｈ2ＳＯ4系の薬液等で除去し、さらに、層転移を行ない、シリサイド層１３を形成する。例えば、６００〜９００℃の温度で、２０〜４０秒程度のＲＴＡ処理をして、層転移を行ない、低抵抗のシリサイド層１３を形成する。
【００３８】
そして、図５（ｉ）に示すように、層間絶縁膜１４を介して電極１６を形成する。まず、層間絶縁膜１４をＣＶＤ法等により形成し、次いで、この層間絶縁膜１４の一部を開口して、コンタクトホール１５を形成する。そして、周知の技術にて、コンタクトホール１５を金属で埋めるとともに、層間絶縁膜１４上に金属膜を堆積し、この金属膜をパターニングして、電極１６を形成する。これにより、Ｎ型ソース・ドレイン拡散領域１２にある低抵抗のシリサイド層１３と電極１６が接続される。以上により、この実施形態に係る半導体装置が完成する。
なお、この実施形態では、Ｎチャンネルトランジスタを例に、説明を行っているが、Ｐチャンネルトランジスタについても、全領域の不純物タイプを換えることにより、この発明に採用することができる。
【００３９】
（第１の実施形態）
次に、この発明の第１の実施形態に係る半導体装置について説明する。
図６に、従来の構造の半導体装置とこの発明の第１の実施形態に係る半導体装置を示す。また、図７に、第１の実施形態に係る半導体装置の変形例を示す。さらに、図１５、図１６にこれらの半導体装置の電気的特性を示す。図６、図７は、これらの半導体装置の概念的な平面図である。図６の（Ｒ）は従来の半導体装置の構造を示し、図６の（Ａ）は、第１の実施形態に係る半導体装置の構造を示す。図７の（Ａ１）は、第１の実施形態に係る変形例の構造を示し、図７の（Ａ２）は、第１の実施形態に係る別の変形例の構造を示す。図１４は従来の構造の半導体装置と第１の実施形態に係る半導体装置のソース・ドレイン耐圧特性を示す図である。図１５は、第１の実施形態に係る半導体装置とその変形例のソース・ドレイン耐圧特性を示す図である。なお、図１４、図１５は、横軸がソース・ドレイン間の電圧、縦軸がドレイン電流（対数表示）を表す。
【００４０】
まず、図６を用いて、従来の構造の半導体装置とこの発明の第１の実施形態に係る半導体装置について説明する。図６の（Ｒ）に示されるように、従来の構造の半導体装置は、ゲート電極９と、ゲート電極９の両側に形成されたソース側シリサイド層１３Ｓ及びドレイン側シリサイド層１３Ｄと、ソース側シリサイド層１３Ｓ又はドレイン側シリサイド層１３Ｄとコンタクト電極１５を介して接続されたメタル配線１６により構成されている。ソース側シリサイド層１３Ｓとドレイン側シリサイド層１３Ｄの下側には、ソース・ドレイン拡散領域１２が形成され（図示せず）、さらに、このソース・ドレイン領域１２の下方には、このソース・ドレイン拡散領域１２と接し、ゲート電極９の側面の下側付近までドリフト領域７が設けられている（図示せず）。また、ゲート電極９は、電位を印加して制御する信号配線と電気的に接続されている（図示せず）。
一方、第１の実施形態に係る半導体装置は、図６の（Ａ）に示されるように、ゲート電極９の形状が従来の構造と異なっている。つまり、第１の実施形態に係る半導体装置のゲート電極９は、対をなしている二つのソース・ドレイン拡散領域１２間の中央にある第１の電極と、この中央にある電極とスペースを隔てて両側に設けられた第２の電極と、を備え、この第１の電極と第２の電極とが、ソース・ドレイン拡散領域に挟まれた領域の外側で互いに接続されている。言い換えると、ゲート電極９は、ソース・ドレイン拡散領域に挟まれた領域の外側で、第１の電極と、第１の電極と第２の電極とに分岐した構造を備えており、フォーク状の形状となっている。そして、このフォーク状の形状の電極と電極との前記スペースは、サイドウォールで埋められている（図示せず）。なお、図６の（Ａ）のＸ−Ｘの断面が図１の断面図に相当する。
【００４１】
図１４に示すように、従来の構造の半導体装置は、ソース・ドレイン間の電圧をあげていくと、図１４の横軸中央付近からドレイン電流が徐々に増加するが、第１の実施形態に係る半導体装置は、ソース・ドレイン間の電圧をあげても、図１４の横軸の右側付近まであまりドレイン電流が増加しないことがわかる。これは、第１の実施形態に係る半導体装置が、従来の構造の半導体装置と比較して、第１のゲート電極とソース・ドレイン拡散領域との距離が大きく、かつ、第１のゲート電極からソース・ドレイン拡散領域にドリフト領域７を経由して電界をかけることになるため、ゲートとドレインの間で生じる電界集中によるＧＩＤＬ（Gate Induced Drain Leakage）が改善されるからと考えられる。
また、従来の構造の半導体装置と第１の実施形態に係る半導体装置は、ソース・ドレイン間の電圧をあげていくと、ソース・ドレイン間の電圧にあまり関係がなく多量にドレイン電流が流れる電圧領域があるが、図１４に示すように、第１の実施形態に係る半導体装置は、従来の構造の半導体装置と比べて、この領域となるソース・ドレイン間の電圧値が高いことがわかる。つまり、耐圧特性に優れる。
さらに、第１の実施形態に係る半導体装置のような、中央にある第１の電極とその両側に設けられた第２の電極とがソース・ドレイン拡散領域に挟まれた領域の外側で互いに接続されている構造の場合、第１の電極のほか、第２の電極にも電圧が印加されるので、第２の電極の下方にあるドリフト領域７に第２の電極による電界が生じ、ドリフト領域７の電気的抵抗が小さくなる。
【００４２】
（第１の実施形態に係る変形例）
次に、図７を用いて、第１の実施形態に係る変形例について説明する。図７の（Ａ１）に示されるように、第１の実施形態に係る変形例は、図６の（Ａ）に示される第１の実施形態に係る半導体装置と、各構成要素が同じ位置関係にあるが、ソース・ドレイン拡散領域１２間の中央付近にある第１の電極とスペースを隔てて両側に設けられた第２の電極は、その線幅が実施形態Ａの線幅よりも大きい。さらに、図７の（Ａ２）に示される別の変形例の半導体装置は、第１の実施形態に係る半導体装置や第１の実施形態に係る変形例と同じ構造であるものの、第２の電極は、第１の実施形態に係る半導体装置や第１の実施形態に係る変形例の線幅よりも、その線幅が大きい。また、図７の（Ａ２）に示される別の変形例の半導体装置は、中央にある第１の電極よりもその両側に設けられた第２の電極のほうが、線幅が大きい。
【００４３】
この第１の実施形態に係る変形例（図７の（Ａ１））と第１の実施形態に係る半導体装置（図６の（Ａ））を比較すると、図１５に示されるように、第１の実施形態に係る変形例のほうが耐圧特性に優れる。つまり、図１５のソース・ドレイン耐圧特性では、第１の実施形態に係る変形例のほうが、ソース・ドレイン間の電圧に関係がなく、多量にドレイン電流が流れる電圧領域となる電圧値が高いことがわかる。
これは、第１の実施形態に係る半導体装置よりも第１の実施形態に係る変形例のほうが、第１のゲート電極とソース・ドレイン拡散領域との距離が大きいため、ゲートとドレインの間で生じる電界集中によるＧＩＤＬが改善され、耐圧特性に優れることによると考えられる。
【００４４】
（第２及び第３の実施形態）
次に、この発明の第２及び第３の実施形態に係る半導体装置について説明する。
図８に、この発明の第２〜第３の実施形態に係る半導体装置を示す。また、図１６に第２の実施形態に係る半導体装置の電気的特性を示す。図８は、この発明の第２及び第３の実施形態に係る半導体装置の概念的な平面図である。図８の（Ｂ）は、第２の実施形態に係る半導体装置を示し、図８の（Ｃ）は、第３の実施形態に係る半導体装置を示す。さらに、図１６は、この発明の第２の実施形態に係る半導体装置について、ソース・ドレイン耐圧特性を示しており、横軸がソース・ドレイン間の電圧、縦軸がドレイン電流を表している（対数表示）。
【００４５】
図８に示されるように、図８の（Ｂ）の第２の実施形態に係る半導体装置は、各構成要素が第１の実施形態とほぼ同じ位置関係にあるが、第１の電極の両側に設けられた第２の電極が、複数の電極で構成されている。つまり、左右にそれぞれ２つの電極を備えることにより第２の電極が構成されている。そして、これらの複数の電極は、第１の電極よりもその線幅が小さい。また、これらの複数の電極における電極間も、第１の電極との電極間と同様に、サイドウォールで埋められている（図示せず）。この実施形態では、これらの電極間の間隔は、０．３ミクロンとなっている。
この第２の実施形態に係る半導体装置（図８の（Ｂ））と第１の実施形態に係る半導体装置（図６の（Ａ））とを比較すると、図１６に示されるように、第２の実施形態に係る半導体装置のほうが耐圧特性に優れる。つまり、図１６のソース・ドレイン耐圧特性では、第２の実施形態に係る半導体装置のほうが、ソース・ドレイン間の電圧に関係がなく多量にドレイン電流が流れる電圧領域となる電圧値が高いことがわかる。
これは、上記の第１の実施形態に係る半導体装置と第１の実施形態に係る変形例の場合と同様に、第１の実施形態に係る半導体装置よりも第２の実施形態に係る半導体装置のほうが、第１のゲート電極とソース・ドレイン拡散領域との距離が大きいので、ゲートとドレインの間で生じる電界集中によるＧＩＤＬが改善され耐圧特性に優れることによると考えられる。
【００４６】
また、図８に示されるように、図８の（Ｃ）の第３の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置とほぼ同じ構成要素を備えるが、第２の電極が第１の電極の両側ではなく、片側に設けられている構成となっている。つまり、２つの、対をなしているソース・ドレイン拡散領域１２間にある第１の電極と、スペースを隔てて第１の電極の両側に設けられた第２の電極とから構成されるゲート電極は、第２の電極がドレイン領域側に配置された構成となっている。この構成は、例えば、第１の実施形態に係る半導体装置、第２の実施形態に係る半導体装置において、ドレイン領域側に第２の電極を設け、ソース側に第２の電極を設けない構造であってもよい。この場合、ＧＩＤＬが生じる部分に着目しているので、第１の実施形態と同様の効果を発揮できるとともに、トランジスタの大きさを小さくすることができる。
この第３の実施形態について、以下、断面図を用いて第１の実施形態に係る半導体装置と比較して説明する。なお、あわせて、第２の実施形態に係る半導体装置についても説明する。
【００４７】
図９に、従来の構造の半導体装置における変形例（図９の（１））及び第１の実施形態に係る半導体装置（図９の（２））、第１の実施形態に係る変形例（図９の（３））、第３の実施形態に係る半導体装置（図９の（４））の断面図を示す。また、図１０に、従来の構造の半導体装置における変形例（図１０の（１））及び第１の実施形態（図１０の（２））、第２の実施形態に係る半導体装置の断面図（図１０の（３））を示す。図９、図１０は、これらの半導体装置の性能を説明するための概念的な断面図であり、シリサイド層１３より上層の膜は省略している（層間絶縁膜及びコンタクト電極、メタル配線は図示せず）。また、図に示すＧは、ゲート電極９の電気的な接続関係（結線関係）を示す。Ｇに所定の電圧が印加された場合、接続関係があるときは、その電圧が印加されることを意味する。
【００４８】
図９の（１）に示すように、ここに記載している従来の構造の半導体装置における変形例は、半導体基板１上にゲート絶縁膜６を介して形成されたゲート電極９Ａと、ゲート電極９Ａの側面に形成された絶縁性のスペーサ１１と、前記ゲート電極９Ａを挟むように前記半導体基板１上に形成されたソース領域及びドレイン領域１２と、前記ゲート電極９Ａ下方における前記半導体基板１の一部の領域を挟むように形成され、前記スペーサ１１及び前記ソース領域及びドレイン領域１２と重なるように形成された電界緩和領域７と、を備えている。また、前記電界緩和領域７及び前記ソース領域及びドレイン領域１２は、素子分離領域２まで延在し、シリサイド層１３が前記ソース領域及びドレイン領域１２及び前記ゲート電極９Ａの上に形成されている。さらに、図示されていないが、この従来の構造の半導体装置における変形例は、前記ソース領域及びドレイン領域１２と前記ゲート電極９Ａとの間であって、前記ゲート絶縁膜上６にオフセット形成用絶縁膜が設けられている。このオフセット形成用絶縁膜をマスクとして、前記ソース領域及びドレイン領域１２が形成されているため、いわゆるドリフト長は、図９の（１）の矢印Ｄ１で示す幅となっている。
一方、図９の（２）に示す第１の実施形態に係る半導体装置は、図１と同様に、ゲート電極が第一のゲート電極９Ａと、第１のゲート電極９Ａの側面に絶縁性のスペーサ１１を介して配置された第２のゲート電極９Ｂ，９Ｃとにより構成されている。そして、ソース領域及びドレイン領域１２は、第１及び第２のゲート電極９Ａ，９Ｂ，９Ｃを挟むように前記半導体基板１上に形成され、電界緩和領域７は、前記第１のゲート電極９Ａ下方における前記半導体基板１の一部の領域を挟むように形成され、第２のゲート電極９Ｂ，９Ｃ及び前記ソース領域及びドレイン領域１２と重なるように形成されている。この第１の実施形態に係る半導体装置は、従来の構造の半導体装置における変形例のオフセット形成用絶縁膜よりも幅が小さい、第２のゲート電極９Ｂ，９Ｃ及びその側面に形成された絶縁性の前記スペーサ１１をマスクとして、前記ソース領域及びドレイン領域１２が形成されているので、図９の（２）に示すドリフト長（矢印Ｄ２）は、従来の構造の半導体装置における変形例より幅が小さい。
また、図９の（３）に示す第１の実施形態に係る変形例は、第１の実施形態に係る半導体装置と同じ構造であるものの、第２のゲート電極９Ｂ、９Ｃの幅が大きく設定されている。図９の（３）に示す第１の実施形態に係る変形例では、従来の構造の半導体装置における変形例のオフセット形成用絶縁膜と、第２のゲート電極９Ｂ，９Ｃ及びその側面に形成された絶縁性の前記スペーサ１１との幅が同じ幅になっている。このため、図９の（３）に示す第１の実施形態に係る変形例のドリフト長（矢印Ｄ３）の幅は、従来の構造の半導体装置における変形例のドリフト長（矢印Ｄ１）と同じ幅となっている。
さらに、図９の（４）に示す第３の実施形態に係る半導体装置は、第１の実施形態に係る変形例と同様の構成要素を備えているものの、第２のゲート電極９Ｃは、片方のソース領域及びドレイン領域１２側にのみ形成されている（この図９では、ドレイン領域に形成されている）。また、この第２のゲート電極９Ｃは、図９の（３）に示す第１の実施形態に係る変形例の第２のゲート電極と同じ幅となっている。このため、図９の（４）に示す第３の実施形態のドリフト長（矢印Ｄ４）の幅は、図９の（３）に示す第１の実施形態に係る変形例の第２のゲート電極と同じ幅となっている。
これらの半導体装置は、いずれのゲート電極も外部からの信号入力（電圧）を受けるようになっており、図９の（２）（３）（４）に示される半導体装置は、それぞれ第１のゲート電極と第２のゲート電極とが電気的に接続されている。
【００４９】
これらの半導体装置を比較すると、耐圧性能は、ドリフト長の幅で定まるので、従来の構造の半導体装置における変形例（図９の（１））、第１の実施形態に係る変形例（図９の（３））、第３の実施形態に係る半導体装置（図９の（４））は同じ耐圧性能を備える。一方、第１の実施形態に係る半導体装置（図９の（２））は、ドリフト長の幅が短いので、耐圧性能がやや劣るものの、トランジスタ能力（ＩＶ特性）が第１の実施形態に係る変形例（図９の（３））より優れる。そして、第３の実施形態に係る半導体装置（図９の（４））は、第２のゲート電極９Ｃは、片方のソース領域及びドレイン領域１２側にのみ形成されているので、片方のドリフト領域の抵抗がかからず、トランジスタ能力（ＩＶ特性）が同じ幅のドリフト長を備える第１の実施形態に係る変形例（図９の（３））より優れる。
【００５０】
続いて、第２の実施形態に係る半導体装置の性能について、上記の第１の実施形態に係る変形例と比較して説明する。
図１０の（３）に示すように、第２の実施形態に係る半導体装置は、第１の実施形態に係る変形例（図１０（２），図９（３））と同様の構成を備えるものの、第２のゲート電極は、第１のゲート電極９Ａの側面に絶縁性のスペーサ１１を介して配置され、かつ、第１のゲート電極９Ａの片側にそれぞれ２つずつ配置された電極により構成されている。そして、これらの第２のゲート電極９Ｂ１，９Ｂ２，９Ｃ１，９Ｃ２は、互いに電気的に接続され、また、第１のゲート電極９Ａとも電気的に接続されている。
この図１０の（３）に示す第２の実施形態に係る半導体装置は、第１及び第２のゲート電極９Ａ，９Ｂ１，９Ｂ２，９Ｃ１，９Ｃ２並びにスペーサ１１の幅が、図９（３）及び図１０（２）に示す第１の実施形態に係る変形例の第１及び第２のゲート電極９Ａ，９Ｂ，９Ｃ並びにスペーサ１１の幅と同じ幅となっている。このため、図１０の（３）に示す第２の実施形態に係る半導体装置のドリフト長（矢印Ｄ３）の幅は、第１の実施形態に係る変形例のドリフト長（図９の矢印Ｄ３又は図１０の矢印Ｄ２）と同じ幅となっている。
【００５１】
これらの半導体装置を比較すると、耐圧性能は、ドリフト長の幅で定まるので、第２の実施形態に係る半導体装置（図１０の（３））は、第１の実施形態に係る変形例（図９の（３）又は図１０の（２））と同じ耐圧性能を備える。一方、第２の実施形態に係る半導体装置（図９の（２））は、第２のゲート電極とドリフト領域７が重なる部分の面積が第１の実施形態に係る変形例のその面積よりも小さいので、第１の実施形態に係る変形例と比較して、ＧＩＤＬの発生が抑制される。また、第１の実施形態に係る変形例よりもゲート電極とドレインとの間の容量が小さい。
【００５２】
（第４の実施形態）
次に、この発明の第４の実施形態に係る半導体装置について説明する。
図１１に、この発明の第４の実施形態に係る半導体装置を示す。また、図１７に第１の実施形態に係る半導体装置と比較した第４の実施形態に係る半導体装置の電気的特性を示す。図１１は、第４の実施形態に係る半導体装置の概念的な平面図であり、図１７は、この発明の第１及び第４の実施形態に係る半導体装置について、（１）がソース・ドレイン耐圧特性を示し、（２）がトランジスタの駆動能力を示す。なお、図１７は、横軸がソース・ドレイン間の電圧、縦軸がドレイン電流を表し、図１７の（１）は、縦軸が対数表示となっている。
【００５３】
図１１に示されるように、第４の実施形態に係る半導体装置は、各構成要素が第１の実施形態に係る半導体装置と同じ位置関係にあるが、中央にある第１の電極と両側に設けられた第２の電極とが互いに接続されていない構成となっている（図１１の（Ｄ））。この第２の電極は、他の電極・配線と接続されておらず、外部からの電気的入力を受けない構造となっている。つまり、いわゆるフロートの状態となっている。
この第４の実施形態に係る半導体装置（図１１の（Ｄ））と第１の実施形態に係る半導体装置（図６の（Ａ））とを比較すると、図１７に示されるように、第４の実施形態に係る半導体装置のほうが、やや耐圧特性に優れる。また、第１の実施形態に係る半導体装置のほうが、駆動能力が高いことがわかる。つまり、図１７の（１）のソース・ドレイン耐圧特性では、第４の実施形態に係る半導体装置のほうが、ソース・ドレイン間の電圧に関係がなく多量にドレイン電流が流れる電圧領域（及びこの領域の最小電圧値）がやや高いことがわかる。また、図１７の（２）のトランジスタの駆動能力では、第１の実施形態に係る半導体装置のほうが、同じソース・ドレイン間の電圧に対し、ドレイン電流量が多いことがわかる。
これは、耐圧特性について、第１の実施形態に係る半導体装置と第１の実施形態に係る変形例（図７の（Ａ１））との関係と同様の要因が当てはまるものと考えられる。一方、駆動能力について、第１の実施形態に係る半導体装置は、第２の電極に電圧を印加するため、ドリフト領域７の電気抵抗が小さくする効果があるが、これに対して、第３の実施形態に係る半導体装置は、第２の電極がフロート状態にあるため、このような効果が発生しない。このため、第４の実施形態に係る半導体装置のほうが相対的に駆動能力が低くなるものと考えられる。
このように、第４の実施形態に係る半導体装置の場合、第２の電極に電圧が印加されないので、第１の実施形態に係る半導体装置のようなドリフト領域７の電気抵抗が小さくなる効果は得られない。しかし、第４の実施形態に係る半導体装置は、第１のゲート電極とソース・ドレイン拡散領域との距離が大きくすることができるとともに、第１のゲート電極からソース・ドレイン拡散領域にドリフト領域７を経由して電界を緩和する効果が、第１の実施形態に係る半導体装置と比較して相対的に強くなる。このため、ゲートとドレインの間で生じる電界集中によるＧＩＤＬがより改善される。
【００５４】
（第５及び第６の実施形態）
次に、この発明の第５及び第６の実施形態に係る半導体装置について説明する。
図１２に第５及び第６の実施形態に係る半導体装置を示す。図１２の（Ｅ）は、第５の実施形態に係る半導体装置を示し、図１２の（Ｆ）は、第６の実施形態に係る半導体装置を示す。この図１２は、これら実施形態に係る半導体装置の概念的な平面図である。
図１２に示されるように、第５の実施形態に係る半導体装置は、図８に示される第２の実施形態に係る半導体装置（図８の（Ｂ））と同様の構成と備えるものの、中央にある第１の電極と両側に設けられた第２の電極とが互いに電気的に接続されていない（図１２の（Ｅ））。また、第２の電極が複数の電極、つまり、左右にそれぞれ２つの電極で構成されているものの、これらの第２の電極は互いに電気的に接続されていない。つまり、複数の電極で構成される第２の電極は、フロートの状態となっている。
また、第６の実施形態に係る半導体装置は、図１２に示されるように、図８に示される第３の実施形態に係る半導体装置（図８の（Ｃ））と同様の構成と備えるものの、第５の実施形態に係る半導体装置と同様に、第２の電極がフロートの状態となっている（図１２の（Ｆ））。
【００５５】
続いて、第４及び第６の実施形態に係る半導体装置の性能について、上記の第１の実施形態に係る変形例と比較して、説明する。
図１３に、従来の構造の半導体装置における変形例（図１３の（１））及び第１の実施形態に係る変形例（図１３の（２））、第４の実施形態に係る半導体装置（図１３の（３））、第６の実施形態に係る半導体装置（図１３の（４））の断面図を示す。図１３は、これらの半導体装置の性能を説明するための概念的な断面図であり、図９及び図１０と同様に、シリサイド層１３より上層の膜は省略している（層間絶縁膜及びコンタクト電極、メタル配線は図示せず）。また、図に示すＧは、ゲート電極９の電気的な接続関係（結線関係）を示す。Ｇに所定の電圧が印加された場合、接続関係があるときは、その電圧が印加されることを意味する。
図１３の（３）に示されるように、第４の実施形態に係る半導体装置は、図９の（３）、図１３の（２）に示される第１の実施形態に係る変形例と同様の構成要素で構成されるものの、第４の実施形態に係る半導体装置は、第１のゲート電極９Ａと第２のゲート電極９Ｂ，９Ｃとが電気的に接続されていない。また、第２のゲート電極９Ｂと第２のゲート電極９Ｃとが電気的に接続されていない。つまり、第２のゲート電極９Ｂと第２のゲート電極９Ｃは、フロート状態になっている。
また、図１３の（４）に示されるように、第６の実施形態に係る半導体装置は、図９の（４）に示される第３の実施形態に係る半導体装置と同様の構成要素で構成されるものの、第６の実施形態に係る半導体装置は、第１のゲート電極９Ａと第２のゲート電極９Ｃとが電気的に接続されていない。つまり、第２のゲート電極９Ｃは、フロート状態になっている。
この図１３の（３）に示す第４の実施形態に係る半導体装置は、第１及び第２のゲート電極９Ａ，９Ｂ，９Ｃ並びにスペーサ１１の幅が、図９の（３）、図１３の（２）に示す第１の実施形態に係る変形例の、第１及び第２のゲート電極９Ａ，９Ｂ，９Ｃ並びにスペーサ１１の幅と同じ幅となっている。このため、図１３の（３）に示す第４の実施形態に係る半導体装置のドリフト長（矢印Ｄ３）の幅は、第１の実施形態に係る変形例のドリフト長（図９の矢印Ｄ３又は図１３の矢印Ｄ２）と同じ幅となっている。
また、図１３の（４）に示す第６の実施形態に係る半導体装置も、これと同様に、そのドリフト長（矢印Ｄ４）の幅は、第１の実施形態に係る変形例のドリフト長（図９の矢印Ｄ３又は図１３の矢印Ｄ２）と同じ幅となっている。
【００５６】
これらの半導体装置を比較すると、耐圧性能は、ドリフト長の幅で定まるので、第４の実施形態に係る半導体装置（図１３の（３））及び第６の実施形態に係る半導体装置（図１３の（４））は、第１の実施形態に係る変形例（図９の（３）又は図１３の（２））と同じ耐圧性能を備える。一方、第４の実施形態に係る半導体装置（図９の（２））及び第６の実施形態に係る半導体装置（図９の（２））は、第２のゲート電極が、フロート状態になっているので、第１の実施形態に係る変形例と比較して、トランジスタ能力（ＩＶ特性）がやや劣るものの、ＧＩＤＬの発生が抑制され、ゲート電極とドレインとの間の容量が小さい。
【００５７】
（第７の実施形態）
次に、この発明の第７の実施形態に係る半導体基板について、図面を用いて説明する。図１８に、この発明の第７の実施形態に係る半導体基板を示す。図１８は、第７の実施形態に係る半導体基板の概念的な断面図である。
図１８に示されるように、この実施形態に係る半導体基板は、半導体基板１に形成された複数のウエル領域４Ａ，４Ｂ，５Ａ、５Ｂに設けられた複数の半導体装置により構成されている。つまり、この半導体基板は、ウエル領域５Ａ、５Ｂに設けられた低耐圧用トランジスタとウエル領域４Ａ、４Ｂに設けられた高耐圧用トランジスタとにより構成されている。ウエル領域５Ａ、５Ｂには、半導体基板１上にゲート絶縁膜８を介して形成され、側面に絶縁性のスペーサを備えたゲート電極９Ｇ，９Ｈと、前記ゲート電極９Ｇ，９Ｈを挟むように半導体基板１上に形成されたソース・ドレイン拡散領域１２、１２Ａと、ゲート電極９Ｇ，９Ｈ下部における前記半導体基板の一部の領域を挟むように形成され、ソース・ドレイン拡散領域１２、１２Ａと重なるように形成されたＬＤＤ領域１０、１０Ａとを備える低耐圧用トランジスタが形成されている。さらに、ウエル領域４Ａ、４Ｂには、第１の実施形態に係る高耐圧用トランジスタが形成されている。
【００５８】
また、ウエル領域５Ａ、５Ｂは、それぞれ低耐圧用Ｐウェル領域５Ａ、低耐圧用Ｎウェル領域５Ｂで構成されており、ウエル領域４Ａ、４Ｂは、それぞれ高耐圧用Ｐウェル領域４Ａ、高耐圧用Ｎウェル領域４Ｂで構成されている。これらのウエル領域は、Ｎ型チャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを同一の半導体基板に形成するために設けられる領域であり、各ウエル領域は、素子分離領域２により区分けされている。また、この実施形態に係る半導体基板の場合、高耐圧用トランジスタと耐圧用トランジスタとを同一の半導体基板に形成するために、さらにウエル領域が設けられ、これらのウエル領域も、素子分離領域２により区分けされている。これらウエル領域は、フォトレジストをマスクとして用いる周知の方法により形成することができる。
このような構成を採用することにより、電界集中を緩和できる高耐圧用半導体と低耐圧用半導体と同一の半導体基板に形成できるので、例えば、表示装置に好適な半導体基板を提供できる効果が得られる。なお、この半導体基板は、いわゆる半導体チップであってもよい。
【００５９】
以上の実施形態で示した種々の特徴は、互いに組み合わせることができる。１つの実施形態中に複数の特徴が含まれている場合、そのうちの１又は複数個の特徴を適宜抜き出して、単独で又は組み合わせて、この発明に採用することができる。
【符号の説明】
【００６０】
１ 半導体基板
２ 素子分離領域
３ パッド酸化膜
４ Ｐウエル領域（ウエル領域）
４Ａ 高耐圧用Ｐウェル領域
４Ｂ 高耐圧用Ｎウェル領域
５ Ｎウエル領域（ウエル領域）
５Ａ 低耐圧用Ｐウェル領域
５Ｂ 低耐圧用Ｎウェル領域
６ 高耐圧ゲート酸化膜（ゲート絶縁膜）
７ Ｎ型ドリフト領域（電界緩和領域）
７Ａ Ｐ型ドリフト領域（電界緩和領域）
８ 低耐圧ゲート酸化膜（ゲート絶縁膜）
９ ゲート電極
９Ａ ９Ｂ ９Ｃ ９Ｄ ９Ｅ ９Ｆ ９Ｇ ９Ｈ ゲート電極
１０ Ｎ型ＬＤＤ（ＬＤＤ領域）
１０Ａ Ｐ型ＬＤＤ（ＬＤＤ領域）
１１ サイドウォール
１２ Ｎ型ソース・ドレイン拡散領域（ソース領域及びドレイン領域）
１２Ａ Ｐ型ソース・ドレイン領域（ソース領域及びドレイン領域）
１３ シリサイド層
１３Ｓ ソース側シリサイド層
１３Ｄ ドレイン側シリサイド層
１４ 層間絶縁膜
１５ コンタクト電極
１６ メタル配線
５０ ５１ ５２ 高耐圧ＭＯＳトランジスタ形成領域
６０ ６１ ６２ 低耐圧ＭＯＳトランジスタ形成領域
１０ 半導体基板
２０ 素子分離領域
６０ ゲート酸化膜
７０ 低濃度拡散層
９０ ゲート電極
１２０ シリサイド層
１３０ 高濃度拡散層
３００ オフセット形成用絶縁層
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、高耐圧トランジスタに関する。
【背景技術】
【０００２】
トランジスタは、製造プロセスの微細化が進み、近年ますますトランジスタの小型化が進んでいる。これに伴い、ドレイン端部に生じる電界集中を回避することが求められている。耐圧特性が求められる高圧用トランジスタ（例えば、液晶ディスプレイ用ドライバ−回路に用いられるMOSトランジスタ）においても、製造プロセスの微細化が進み、トランジスタのサイズが縮小される一方、ゲートとドレインの間で生じる電界集中の改善が望まれている。特に、この電界集中によるＧＩＤＬ（Gate Induced Drain Leakage）の改善が望まれている。
この電界集中を改善する技術として、ゲート電極端部下のゲート酸化膜がチャンネル領域より厚く形成される技術（オフセットＬＯＣＯＳ）やこの技術を改良した技術、例えば、ドレイン高濃度領域及びシリサイド領域とゲート電極の間にオフセット領域を設ける技術が知られている（例えば、特許文献１参照）。
以下に、このドレイン高濃度領域及びシリサイド領域とゲート電極の間にオフセット領域を設ける技術について、図１９を参照して説明する。
図１９はこの従来技術の半導体装置の断面図である。この従来技術に係る半導体装置は、ＭＯＳ型電界効果トランジスタのドレイン領域１３０が、第１導電型の半導体基板１表面に形成された第２導電型の低濃度拡散層７０と、低濃度拡散層７０に囲まれ、低濃度拡散層７０の周囲から所定距離だけ離れて内側に形成された第２導電型の高濃度拡散層１３０と、高濃度拡散層１３０に囲まれ、高濃度拡散層１３０の周囲から所定距離だけ離れて内側に形成されたシリサイド層１２０とを有する。そして、このシリサイド層１２０は、ゲート電極９０上の一領域から高濃度拡散層１３０の一領域にかけて形成されたオフセット形成用絶縁膜層３００により、ゲート電極１２０等から所定距離のオフセット領域（図１９のＢ）を設けて形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−４７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、この従来技術では、オフセット形成用絶縁膜層を形成しパターンニングする必要がある。上層に新たな層をパターンニングするため、フォトリソグラフィー工程の加工精度を考慮してトランジスタのサイズを大きくする必要がある（例えば、図１９のＡ，Ｃの加工精度）。また、上層に設けたオフセット形成用絶縁膜層がゲート電極と重なる場合には、ゲート電極に不純物を均一にドーピングすることが難しくなり、トランジスタの特性のばらつき（例えば、ゲート電極の電気的なばらつき）を考慮した設計が必要になる。
【０００５】
この発明は、このような事情に鑑みてなされたものであり、ゲートとドレインの間で生じる電界集中を緩和するとともに、より簡易な工程で製造することができる高圧用トランジスタを提供するものである。
【課題を解決するための手段】
【０００６】
この発明によれば、半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、前記第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、前記第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える半導体装置が提供される。
【発明の効果】
【０００７】
この発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、前記第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備えるので、第１のゲート電極とソース領域及びドレイン領域との距離を大きくするとともに、電界緩和領域を経由して電界をかけることができる。このため、ゲートとドレインの間で生じる電界集中を緩和することができる。また、ゲート電極を形成する段階で、前記第１のゲート電極とソース領域及びドレイン領域との距離を大きくする領域を設けることができるので、上層に新たな層をパターンニングする必要がない。このため、より簡易な工程で製造することができる半導体装置を提供することができる。また、上層に新たな層をパターンニングする必要がないので、フォトリソグラフィー工程の加工精度の影響を受けにくく、より小さい半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の一実施形態の半導体装置の概念的な断面図である。
【図２】この発明の一実施形態に係る半導体装置の製造工程図である。
【図３】この発明の一実施形態に係る半導体装置の製造工程図である。
【図４】この発明の一実施形態に係る半導体装置の製造工程図である。
【図５】この発明の一実施形態に係る半導体装置の製造工程図である。
【図６】従来の構造の半導体装置と、この発明の第１の実施形態に係る半導体装置の概念的な平面図である。
【図７】この発明の第１の実施形態に係る変形例の半導体装置の概念的な平面図である。
【図８】この発明の第２の実施形態及び第３の実施形態に係る半導体装置の概念的な平面図である。
【図９】この発明の第１の実施形態に係る半導体装置及び第１の実施形態に係る変形例並びに第３の実施形態に係る半導体装置の性能を説明するための概念的な断面図である。
【図１０】この発明の第１の実施形態及び第２の実施形態に係る半導体装置の性能を説明するための概念的な断面図である。
【図１１】この発明の第４の実施形態に係る半導体装置の概念的な平面図である。
【図１２】この発明の第５の実施形態及び第６の実施形態に係る半導体装置の概念的な平面図である。
【図１３】この発明の第１の実施形態及び第４の実施形態並びに第６の実施形態に係る半導体装置の性能を説明するための概念的な断面図である。
【図１４】従来の構造の半導体装置とこの発明の第１の実施形態に係る半導体装置との電気的特性を示す模式的なグラフである。
【図１５】この発明の第１の実施形態に係る半導体装置及び第１の実施形態に係る変形例の電気的特性を示す模式的なグラフである。
【図１６】この発明の第１の実施形態及び第２の実施形態に係る半導体装置の電気的特性を示す模式的なグラフである。
【図１７】この発明の第１の実施形態及び第４の実施形態に係る半導体装置の電気的特性を示す模式的なグラフである。
【図１８】この発明の第７の実施形態に係る半導体装置の概念的な断面図である。
【図１９】従来技術の半導体装置の概念的な断面図である。
【発明を実施するための形態】
【０００９】
この発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、前記第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える。
ここで、半導体基板とは、予め不純物が注入された基板のみならず、１又は複数の領域に不純物が注入されて形成された、いわゆるウエル領域を有する基板も含む。また、絶縁性のスペーサとは、電極の側面や電極と電極とのスペースを埋める、絶縁性構造物をいい、例えば、いわゆるサイドウォールがこれに該当する。この絶縁性のスペーサは、サイドウォールと同様の機能を備える構造物であればよく、その材料は特に限定されない。
また、ここでいう電界緩和領域は、第１のゲート電極の下方における半導体基板の一領域に生じるチャネルを挟むように、ソース領域側とドレイン領域側にそれぞれ設けられる領域をいう。この電界緩和領域は、チャネルからソース領域又はドレイン領域までの半導体基板の領域をいい、この領域の一部分がチャネルに接し、この領域のほかの部分がソース領域又はドレイン領域に接する。この電界緩和領域は、ソース領域・ドレイン領域と同じ導電型の不純物を含んで構成され、また、チャネルと逆の導電型の不純物を含んで構成される。
【００１０】
この発明の１つの実施形態において、第２のゲート電極が複数の電極で構成されるとともに、前記複数の電極が互いに絶縁性のスペーサを介して配置される。この実施形態によれば、第１のゲート電極とソース領域及びドレイン領域との距離を大きくするとともに、第２のゲートとソース領域及びドレイン領域との間の容量を小さくすることができる。また、この容量を小さくするために、前記複数の電極の線幅は第１のゲート電極の線幅より小さくするものであってもよい。
また、前記複数の電極における絶縁性のスペーサの幅は、０．３ミクロン以下であってもよい。スペーサは、例えば、絶縁膜で構成されるところ、スペーサの幅が０．３ミクロンより大きいと、一般的な膜厚の厚さ（例えば、０．０５〜０．１５ミクロン）よりこの絶縁膜の膜厚を大きくする必要があり、製造上のコストが大きくなる。このため、前記スペーサの幅は０．３ミクロン以下であるとよい。
【００１１】
また、この発明の１つの実施形態において、第２のゲート電極の線幅が第１のゲート電極の線幅よりも大きい。この実施形態によれば、第１のゲート電極とソース領域及びドレイン領域との距離をより大きくすることができるので、高耐圧用途に適したトランジスタを提供できる。この実施形態においても、第２のゲート電極が複数の電極で構成されるとともに、前記複数の電極が互いに絶縁性のスペーサを介して配置されてもよいし、前記複数の電極の線幅は第１のゲート電極の線幅より小さくしてもよい。
【００１２】
また、この発明の１つの実施形態において、第１及び第２のゲート電極のうち、第２のゲート電極が、ドレイン領域側にのみ配置される。この実施形態によれば、第１のゲート電極とドレイン領域との距離を大きくするとともに、第１のゲート電極とソース領域との距離を小さくすることができるので、ゲートとドレインの間で生じる電界集中を緩和しつつ、より小さいトランジスタを設計できる。
また、この発明の１つの実施形態において、前記半導体基板及び第１及び第２のゲート電極がシリコン材料で形成されるとともに、第１及び第２のゲート電極の表面にシリサイド層が形成され、かつ前記ソース領域及びドレイン領域の表面に前記シリサイド層が形成される。この実施形態によれば、ゲート電極、前記ソース領域及びドレイン領域の抵抗値を小さくできるので、電界集中を緩和しつつ、トランジスタの低抵抗化及び高速化を実現できる。
【００１３】
また、この発明の１つの実施形態において、第１のゲート電極がゲート電極に電位を印加して制御する信号配線と電気的に接続され、第２のゲート電極が第１のゲート電極と電気的に絶縁され、かつ、前記信号配線と電気的に絶縁される。この実施形態によれば、第２のゲート電極は、前記ソース領域及びドレイン領域に対し、能動的な作用を及ぼさないので、ゲートとドレイン間の寄生容量が増加することを考慮する必要性がない。このため、第１のゲート電極とソース領域及びドレイン領域との距離をより大きく設定できる。このため、より高耐圧用途に適したトランジスタを提供できる。
また、この発明の１つの実施形態において、第１のゲート電極が前記信号配線と電気的に接続され、第２のゲート電極が第１のゲート電極及び前記信号配線と電気的に接続される。この実施形態によれば、第１のゲート電極に制御信号からの電位が印加されたときに、第２のゲート電極も同様の電位が印加されるので、電界緩和領域の半導体基板表面側のキャリアが高濃度化され、トランジスタの低抵抗化及び高速化を実現できる。
【００１４】
また、この発明の１つの実施形態において、前記半導体基板上に前記ゲート絶縁膜を介して形成され、側面に絶縁性のスペーサを備えたゲート電極と、前記ゲート電極を挟むように前記半導体基板上に形成された第２のソース領域及びドレイン領域と、前記ゲート電極下部の前記半導体基板の一部の領域を挟むように形成され、第２のソース領域及びドレイン領域と重なるように形成された第２の電界緩和領域とを備える第２の半導体装置をさらに備えた半導体基板であってもよい。この実施形態によれば、電界集中を緩和できる高耐圧用半導体と低耐圧用半導体と同一の半導体基板に形成できるので、例えば、表示装置に好適な表示装置用半導体基板を提供できる。
【００１５】
また、この発明の半導体装置製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、フォトレジスト膜を形成して、前記フォトレジスト膜が前記半導体基板上の一領域を覆うように、フォトレジスト膜をパターニングする工程と、パターニングされた前記フォトレジスト膜をマスクにして、前記半導体基板に、前記半導体基板の有する導電型と逆の導電型の不純物を注入する第１の不純物注入工程と、第１の不純物注入工程により不純物が注入された半導体基板上の前記フォトレジスト膜を除去する工程と、前記フォトレジスト膜が除去された基板に、ゲート電極膜を形成して、前記半導体基板上の一領域に、前記ゲート絶縁膜を介して第１のゲート電極が配置され、かつ、前記第１のゲート電極の側面にスペースを介して、前記半導体基板上の一領域以外の領域に、第２のゲート電極が配置されるように、前記ゲート電極膜をパターニングする工程と、パターニングされた第１のゲート電極及び第２のゲート電極の上に絶縁膜を形成し、エッチバックすることにより、第１のゲート電極及び第２のゲート電極の側面と、第１のゲート電極と第２のゲート電極とのスペースと、に絶縁性のスペーサを形成する工程と、第１のゲート電極及び第２のゲート電極と前記絶縁性のスペーサをマスクにして、前記半導体基板に、前記不純物と同じ導電型の不純物を注入する第２の不純物注入工程と、を備える。
この発明の半導体装置製造方法によれば、ゲート電極を形成する段階で、前記第１のゲート電極と前記第２のゲート電極を形成し、第１のゲート電極及び第２のゲート電極と前記絶縁性のスペーサをマスクにして、ソース領域及びドレイン領域を形成するので、前記第１のゲート電極とソース領域及びドレイン領域との距離を大きくするために、上層に新たな層をパターンニングする必要がない。このため、より簡易な方法で高耐圧用トランジスタを製造することができる。また、上層に新たな層をパターンニングする必要がないので、フォトリソグラフィー工程の加工精度の影響を受けにくく、より小さい半導体装置を製造することができる。
【００１６】
また、この発明の半導体装置製造方法は、素子分離法により第１の領域と第２の領域に分離された半導体基板上に、ゲート絶縁膜を形成する第１のゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、フォトレジスト膜を形成して、前記フォトレジスト膜が前記半導体基板上の、第１の領域における一領域と、第２の領域と、を覆うように、フォトレジスト膜をパターニングする工程と、パターニングされた前記フォトレジスト膜をマスクにして、前記半導体基板に、前記半導体基板の有する導電型と逆の導電型の不純物を注入する第１の不純物注入工程と、第１の不純物注入工程により不純物が注入された半導体基板上の前記フォトレジスト膜を除去する工程と、前記フォトレジスト膜が除去された基板の、第２の領域における前記ゲート絶縁膜を除去し、第２の領域に前記ゲート絶縁膜と異なる第２のゲート絶縁膜を形成する第２のゲート絶縁膜形成工程工程と、第２のゲート絶縁膜が形成された基板に、ゲート電極膜を形成して、前記半導体基板上の第１の領域における一領域に、前記ゲート絶縁膜を介して第１のゲート電極が配置され、かつ、第１のゲート電極の側面にスペースを介して、前記半導体基板上の第１の領域における一領域以外の領域に、第２のゲート電極が配置され、
さらに、第２の領域に第３のゲート電極が配置されるように、前記ゲート電極膜をパターニングする工程と、パターニングされた前記ゲート電極膜をマスクにして、前記半導体基板の第２の領域に、前記不純物と同じ導電型の不純物を注入する第２の不純物注入工程と、第２の不純物注入工程により不純物が注入された前記半導体基板上に絶縁膜を形成し、エッチバックすることにより、第１のゲート電極及び第２のゲート電極の側面と、第１のゲート電極と第２のゲート電極とのスペースと、第３のゲート電極の側面と、に絶縁性のスペーサを形成する工程と、第１のゲート電極と、第２のゲート電極と、第３ゲート電極と、前記絶縁性のスペーサと、をマスクにして、前記半導体基板に、前記不純物と同じ導電型の不純物を注入する第３の不純物注入工程と、を備える。
この発明の半導体装置製造方法によれば、ゲート電極を形成する段階で、前記第１のゲート電極及び前記第２のゲート電極並びに第３のゲート電極を形成し、第１のゲート電極及び第２のゲート電極、第３のゲート電極並びに前記絶縁性のスペーサをマスクにして、ソース領域及びドレイン領域を形成するので、前記第１のゲート電極とソース領域及びドレイン領域との距離を大きくした高耐圧用トランジスタ及び低耐圧用トランジスタを同一の半導体基板に形成できる。
【００１７】
以下、図面に示す実施形態を用いて、この発明を詳述する。
（第１の実施形態）
図１に、この発明の第１の実施形態に係る半導体装置を示す。図１は、この半導体装置の概念的な断面図である。図１に示されるように、この実施形態に係る半導体装置１は、Ｐ型の半導体基板１の上にゲート酸化膜６を介して形成されているゲート電極９Ａ、９Ｂ、９Ｃと、このゲート電極９Ａ、９Ｂ、９Ｃを挟むように形成されているＮ型ソース・ドレイン領域１２と、ゲート電極９Ａの下方における半導体基板１の一部の領域を挟むように形成され、ゲート電極９Ｂ、９Ｃ及びＮ型ソース・ドレイン領域１２と重なるように形成されているＮ型ドリフト領域７を備えている。
【００１８】
この実施形態に係る半導体装置１では、半導体基板１として、シリコン基板が用いられている。シリコン基板にPウエル領域４Ａが設けられ、この領域内に半導体装置１が形成されている。この半導体基板１には、P型又はN型の不純物がドープされた１又は複数のウエル領域が形成されたものを用いてもよいが、P型又はN型の不純物が所定の濃度で予めドープされたものを用いてもよい。この実施形態では、後述するシリサイド層１３を設けるために、半導体基板１としてシリコン材料を用いているが、この半導体基板１は、トランジスタ（半導体装置）を形成することができる材料であれば特に限定されず、シリコンのほか、例えば、ゲルマニウム等の元素半導体、化合物半導体（例えば、シリコンゲルマニウム等）、ガラス基板上に堆積された、多結晶シリコン、アモルファスシリコンであってもよい。
【００１９】
そして、図１に示すように、ゲート酸化膜６が前記半導体基板１の上に形成されている。このゲート酸化膜６は、ゲート電極９Ａ、９Ｂ、９Ｃと半導体基板１を電気的に絶縁するために、ゲート電極９Ａ、９Ｂ、９Ｃの下部に、ゲート電極９Ａ、９Ｂ、９Ｃと接して設けられている。また、このゲート酸化膜６は、ゲート電極９Ａ、９Ｂ、９Ｃの下部からＮ型ソース・ドレイン領域１２の側方まで延びている。この実施形態では、このゲート酸化膜６に、シリコン酸化膜が用いられている。このゲート酸化膜６は、ゲート電極と半導体基板を電気的に絶縁する膜であれば特に限定されず、例えば、シリコン窒化膜のような単層膜や、シリコン酸化膜とシリコン窒化膜から構成される積層膜が用いられる。
このゲート酸化膜６の膜厚は、求めるトランジスタの特性、動作電圧等によりその膜厚を適宜変更できるが、この実施形態は、高耐圧用のトランジスタであるため、４５ｎｍの厚さで形成されている。高耐圧の用途に用いるトランジスタの場合、例えば、３０〜６０ｎｍの厚さで形成するとよい。
【００２０】
次に、図１に示すように、ゲート電極９Ａ、９Ｂ、９Ｃは、前記ゲート酸化膜６上に形成されているとともに、その表面にシリサイド層１３が形成されている。また、ゲート電極９Ａ、９Ｂ、９Ｃは、中央にあるゲート電極９Ａと、その両脇に、ゲート電極９Ａの側面のサイドウォール１１を介してゲート電極９Ｂとゲート電極９Ｃとにより構成されている。
【００２１】
このゲート電極９Ａは、トランジスタのソースとドレイン間に流れる電流を制御するための電極であり、通常のトランジスタのゲート電極に相当する。つまり、ゲート電極９Ａは、このゲート電極９Ａの下方における半導体基板の一領域にチャネルを備えている。これに対して、ゲート電極９Ｂ、９Ｃは、トランジスタのソースとドレイン間に流れる電流を積極的に制御するための電極ではなく、言わば擬似的なゲート電極である。つまり、このゲート電極９Ｂ、９Ｃは、後述するＮ型ドリフト領域７に電界をかけることによりＮ型ドリフト領域７の電気的抵抗を変化させることができる電極であるが、このゲート電極９Ｂ、９Ｃの下方にはチャネルが存在しない。そして、これらゲート電極９Ａ、９Ｂ、９Ｃは、その側面にサイドウォール１１を備え、このサイドウォール１１により、ゲート電極９Ａ、９Ｂ、９Ｃは、互いに絶縁されている。上面方向から捉えると、対を構成する２つのＮ型ソース・ドレイン領域１２の間の領域（チャネルがある領域）で、サイドウォール１１により、ゲート電極９Ａ、９Ｂ、９Ｃは、互いに絶縁されている。
このような構成を採用することにより、ゲート電極９Ａがトランジスタのソースとドレイン間に流れる電流を制御するゲート電極としての機能を果たし、ゲート電極９Ｂ、９Ｃが、ゲート電極としての前記機能を果たさないことになる。つまり、ゲート電極９Ｂ、９Ｃは、トランジスタのソースとドレイン間の前記電流を積極的に制御しないことになる。また、後述するＮ型ドリフト領域７とチャネルの境界がゲート電極９Ａ側面下方付近に設けられるとともに、ゲート電極９Ｂ、９Ｃと離れて配置されているので、ゲート電極９Ａは、ゲート電極９Ａとドレイン間の電界集中を緩和させるが、ゲート電極９Ｂ、９Ｃは、ゲート電極９Ａとドレイン間の電界集中にほとんど影響を与えない。このため、ゲート電極９Ｂ、９Ｃは、ゲート電極９Ａとソース・ドレイン拡散領域１２との距離を大きくすることに寄与する。また、ゲート電極９Ａとドレインと間は、Ｎ型ドリフト領域７を経由して電界をかけることができる。
【００２２】
これらゲート電極９Ａ、９Ｂ、９Ｃは、ポリシリコン膜で構成されており、同じ層で形成されている。この実施形態では、これらゲート電極９Ａ、９Ｂ、９Ｃは、同じ層、つまり同じ層構成で形成されているので、同じ工程で形成することができ、このため、後述するN型ソース・ドレイン拡散領域１２の形成の際に、オフセット領域を形成するための新たな層をパターンニングする必要がない。
なお、これらのゲート電極は、後述するシリサイド層１３を設けて低抵抗化することを考慮すれば、シリコン材料が好ましいが、シリサイド層１３を設けないとすれば、電極に通常用いられる導電性の材料であれば特に限定されない。例えば、アルミニウム、銅、金、白金、タングステン、タンタル、チタン等の金属材料を用いてもよい。また、単層構造、複層構造のいずれであってもよい。
【００２３】
次に、サイドウォール１１は、ゲート電極９Ａ、９Ｂ、９Ｃの側面に設けられ、ゲート電極９Ａとゲート電極９Ｂ、９Ｃとのスペースを埋めている。この実施形態では、シリコン酸化膜で形成されている。この膜厚は、ゲート電極９Ａとゲート電極９Ｂ、９Ｃとのスペースを埋めるため、このスペースの１／２以上の膜厚が必要である。このため、この実施形態では、ゲート電極９Ａとゲート電極９Ｂ、９Ｃとのスペース０．３ミクロンに対し、０．１５ミクロン以上の膜厚で形成されている。このサイドウォール１１がゲート電極９Ａとゲート電極９Ｂ、９Ｃとのスペースを埋めることにより、後述するN型ソース・ドレイン拡散領域１２の形成の際に、これらゲート電極９Ａ、９Ｂ、９Ｃとサイドウォール１１がオフセット領域を形成するための層として機能することができる。
なお、このサイドウォール１１は、電極の側面や電極と電極とのスペースを埋める、絶縁性材料、つまり、サイドウォールと同様の機能を備える材料であれば、特に材料は限定されない。例えば、シリコン窒化膜等の絶縁膜を用いてもよい。
【００２４】
そして、シリサイド層１３が、ゲート電極９Ａ、９Ｂ、９Ｃの表面に形成されている。このシリサイド層１３は、ゲート電極を低抵抗化するために設けられており、この実施形態では、チタンシリコン（ＴｉＳｉ2）の材料で形成されている。この実施形態では、後述するＮ型ソース・ドレイン領域１２にも、このシリサイド層１３が形成されているが、このシリサイド層１３は、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２とをシリコン材料（シリコン、ポリシリコン）で形成し、かつ、高融点金属とシリサイド反応させることにより、ゲート電極とソース・ドレイン領域とに、同時かつ自己整合的にシリサイド層を設けることができる。このため、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２の両方にシリサイド層を設けるとよい。また、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２とに、同時にシリサイド層１３を形成しても、ゲート電極９Ａ、９Ｂ、９Ｃの側面にあるサイドウォール１１により、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２との間で電気的なショートが発生しない。このため、ゲート電極とソース・ドレイン領域を容易に低抵抗化できるので、トランジスタの特性の向上に便宜である。
なお、このシリサイド層１３には、前記のチタンシリコン（ＴｉＳｉ2）のほか、タングステンやモリブデン等の高融点金属とシリコンとの化合物（ＷＳｉ2，ＭｏＳｉ2）のほか、コバルト、ニッケル、白金などの貴金属とシリコンとの化合物（ＣｏＳｉ2，ＮｉＳｉ2，ＰｔＳｉ2）を用いてもよい。
【００２５】
そして、図１に示すように、Ｎ型ソース・ドレイン領域１２がゲート電極９Ａ、９Ｂ、９Ｃを挟むように、ゲート電極９Ａ、９Ｂ、９Ｃの側の半導体基板１上に形成され、Ｎ型ドリフト領域７が、ゲート電極９Ａの下方の半導体基板１の一部の領域を挟むように形成され、かつゲート電極９Ｂ、９Ｃ及びＮ型ソース・ドレイン領域１２と重なるように形成されている。
【００２６】
Ｎ型ソース・ドレイン領域１２は、ゲート電極９Ｂの左側（図１）のサイドウォール１１の側面下方から素子分離領域２の側面までの間の半導体基板１上に形成されている。また、Ｎ型ソース・ドレイン領域１２は、ゲート電極９Cの右側（図１）のサイドウォール１１の側面下方から素子分離領域２の側面までの間の半導体基板１上に形成されている。さらに、このＮ型ソース・ドレイン領域１２の表面にはシリサイド層が形成されている。この実施形態では、半導体基板１（Ｐ型）とは逆の導電型であるＮ型の不純物を半導体基板にドープすることにより形成されている。つまり、このＮ型ソース・ドレイン領域１２は、高濃度（１×１０15〜１×１０16ｃｍ-3程度）のＮ型の不純物を、ゲート電極９Ａ、９Ｂ、９Ｃとサイドウォール１１をマスクとして、半導体基板にイオン注入することにより形成されている。これにより、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２へのイオン注入が同時に行うことができるとともに、サイドウォール１１の側面下方から素子分離領域２の側面までの間にＮ型ソース・ドレイン領域１２が自己整合的に形成できる。また、この実施形態では、ゲート電極９ＡとＮ型ソース・ドレイン領域１２との距離を大きくするために、ゲート電極９Ｂ、９Ｃとサイドウォール１１を設けているので、ゲート電極９ＡやＮ型ソース・ドレイン領域１２の上層に新たな層を設ける必要がない。このため、ゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２へのイオン注入の障害となるものがなく、均一なイオン注入をすることができる。これにより均一な電気特性を持つゲート電極９Ａ、９Ｂ、９ＣとＮ型ソース・ドレイン領域１２が形成できる。
そして、シリサイド層１３は、ゲート電極と同様にＮ型ソース・ドレイン領域１２を低抵抗化するために設けられており、図１に示す実施形態では、チタンシリコン（ＴｉＳｉ2）の材料で形成されている。この実施形態では、上記で説明したように、ゲート電極とソース・ドレイン領域とに同時かつ自己整合的にシリサイド層を設けることができる。
【００２７】
次に、Ｎ型ドリフト領域７は、ゲート電極９Ａの下方の半導体基板１の一部の領域を挟むように、つまり、Ｎ型ドリフト領域７は、チャネルの両側に形成されている。また、Ｎ型ドリフト領域７は、ゲート電極９Ｂ、９Ｃの下方にゲート酸化膜６を介して重なり、さらにＮ型ソース・ドレイン領域１２と接するとともにその領域と重なるように形成されている。
このＮ型ドリフト領域７は、半導体基板１（Ｐ型）とは逆の導電型であるＮ型の不純物を半導体基板にドープすることにより形成されており、Ｎ型の不純物の濃度は、Ｎ型ドリフト領域７が接するＮ型ソース・ドレイン領域１２の不純物の濃度よりも低濃度である。例えば、この実施形態では、３×１０12〜１.２×１０13ｃｍ-3程度のＮ型の不純物をイオン注入することにより形成されている。このＮ型ドリフト領域７は、Ｎ型ソース・ドレイン領域１２と接することにより電気的に接続され、その電界集中を緩和する。ゲート電極９Ｂ、９Ｃの下方にゲート酸化膜６を介して重なっているので、ゲート電極９ＡとＮ型ソース・ドレイン領域１２との距離を大きくすることができる。このため、Ｎ型ソース・ドレイン領域１２とゲート電極９Ａとの間で生じる電界集中を緩和することができる。
【００２８】
そして、図１に示すように、Ｎ型ソース・ドレイン領域１２は、層間絶縁膜１４に設けられたコンタクト電極１５を介してメタル配線１６に接続されている。このメタル配線１６からソース・ドレインへの電流が供給され、ゲート電極９Ａがこの電流を制御することによりトランジスタ（半導体装置）がその機能を果たすことになる。
【００２９】
（製造方法）
次に、この発明の第１の実施形態に係る半導体装置の製造方法について説明する。図２、図３、図４、図５に、この実施形態に係る半導体装置の製造方法の各段階における半導体基板の断面図を示す。これらの図面は、上記の第１の実施形態で説明した実施高耐圧ｎＭＯＳトランジスタと低耐圧ｎＭＯＳトランジスタとが同じ半導体基板上で製造される場合の製造方法を表している。これらの図面において、左側は、高耐圧用ＭＯＳトランジスタ形成領域５０を示し、右側は、低耐圧用ＭＯＳトランジスタ形成領域６０を示す。
【００３０】
まず、図２（ａ）に示すように、Ｐ型の半導体基板１上に、周知のＳＴＩ技術（Shallow Trench Isolation）又は、選択酸化技術（ＬＯＣＯＳ：Local Oxidation Of Silicon）を用いて、素子分離領域２を深さ０．３〜１．０ミクロンで形成する。２つの素子分離領域２の間が活性領域となる。図２（ａ）に示すように、図の左側と図の中央の、２つの素子分離領域２の間が高耐圧用ｎＭＯＳトランジスタが形成される活性領域５０となり、図の中央と図の右側の、２つの素子分離領域２の間が低耐圧用ｎＭＯＳトランジスタが形成される活性領域６０となる。
【００３１】
次に、図２（ｂ）に示すように、２つの素子分離領域２の間にある活性領域にパッド酸化膜３を膜厚５〜２０ｎｍで形成し、次いで、周知のフォトリソグラフィー技術、イオン注入技術、及びアニール技術を用いて、パッド酸化膜３の下側に、高耐圧用Ｐ型ウェル領域４及び低耐圧用Ｐ型ウェル領域５をそれぞれ形成する。
【００３２】
次いで、図２（ｃ）に示すように、高耐圧用ゲート酸化膜（ゲート絶縁膜）６及びＮ型ドリフト領域７を形成する。
まず、８００〜１０００℃の酸素雰囲気中にて、高耐圧用ゲート酸化膜（ゲート絶縁膜）６を膜厚３０〜６０ｎｍで形成する。この酸素雰囲気は、例えば、酸素，窒素含有酸素，ハロゲン系添加酸素（ＨＣｌ または ＤＣＥ：ジクロルエチレン）を用いる。また、高耐圧用ゲート酸化膜６の膜厚は、高耐圧トランジスタの動作範囲に応じて定める。
続いて、周知のフォトリソグラフィー技術にて、高耐圧用Ｐ型ウェル領域４に、電界緩和拡散層となるＮ型ドリフト領域７をパターニングして形成する。例えば、注入エネルギーが８０〜１５０ｋｅＶ、ドーズ量が３×１０12〜１．２×１０13（ｉｏｎｓ／ｃｍ2）にて、Ｎ型不純物である燐（Ｐ）をイオン注入し、Ｎ型ドリフト領域７を形成する。このＮ型ドリフト領域７は、高耐圧用ｎＭＯＳトランジスタにて、電界緩和領域として機能するものであり、後述するゲート電極の下部に相当する、高耐圧用Ｐ型ウェル領域４の一部の領域を挟むように配置される。この領域は、ゲート電極の下部のチャネル領域に対応する。
【００３３】
次いで、図３（ｄ）に示すように、低耐圧トランジスタ用のゲート酸化膜８を形成する。まず、低耐圧用ＭＯＳトランジスタ形成領域６０の、高耐圧用ゲート酸化膜６を除去する。続いて、低耐圧用ＭＯＳトランジスタ形成領域６０に、低耐圧トランジスタ用のゲート酸化膜８を膜厚３〜８ｎｍで形成する。この低耐圧トランジスタは、例えば、１．８〜３．３Ｖで動作するトランジスタであり、このゲート酸化膜８の膜厚は、この動作範囲を考慮して定める。
【００３４】
次に、図３（ｅ）に示すように、ゲート電極９Ａ、９Ｂ、９Ｃ、９Ｈを形成する。
まず、高耐圧用ＭＯＳトランジスタ形成領域５０及び低耐圧用ＭＯＳトランジスタ形成領域６０の両領域、つまり、全面にゲート電極用のポリシリコン膜を１５０〜３５０ｎｍの膜厚で堆積する。
続いて、周知のフォトリソグラフィー技術にて、所定のレジストパターンを用いて、高耐圧用ｎＭＯＳトランジスタのゲート電極９Ａ、９Ｂ、９Ｃ及び低耐圧用ｎＭＯＳトランジスタのゲート電極９Ｈを同時に形成する。このレジストパターンによるゲート電極の配置パターンは、図２（ｃ）で形成したＮ型ドリフト領域７がゲート電極９Ａの下部の両側に配置されるようなパターンとする。また、フォトリソグラフィー技術の加工精度を考慮して、ゲート電極９Ａと、Ｎ型ドリフト領域７を下部に備える９Ｂ、９Ｃとの間隙が、０．３ｕｍ以下となるようなパターンとする。
【００３５】
次いで、図３（ｆ）に示すように、ＬＤＤ領域１０及びサイドウォール１１を形成する。
まず、周知のフォトリソグラフィー技術にて、高耐圧用ＭＯＳトランジスタ形成領域５０をレジストパターンで覆い、低耐圧用ＭＯＳトランジスタ形成領域６０のゲート電極９Ｈと素子分離領域２をマスクとして、自己整合的に、低耐圧用トランジスタのＬＤＤ領域１０（ＬＤＤ：Lightly Doped Drain）を形成する。例えば、ＬＤＤ領域１０の形成にＮ型不純物である燐（Ｐ）を用いる。
続いて、高耐圧用ＭＯＳトランジスタ形成領域５０を覆っていたレジストパターンを除去し、さらに、高耐圧用ＭＯＳトランジスタ形成領域５０及び低耐圧用ＭＯＳトランジスタ形成領域６０に絶縁膜を堆積する。そして、この堆積された絶縁膜並びにゲート酸化膜６及びゲート酸化膜８をエッチバックすることにより、ゲート電極９Ｈにサイドウォール１１を自己整合的に形成する。この工程で、高耐圧用ＮＭＯＳトランジスタ形成領域５０のゲート電極９Ａ、９Ｂ、９Ｃにも同様のサイドウォール１１が形成される。つまり、ゲート電極９Ｂ、９Ｃの側面にサイドウォール１１が形成され、ゲート電極９Ａと９Ｂ、９Ｃの間隙は、サイドウォール１１を形成する絶縁膜で埋められる。なお、このサイドウォール１１を形成する絶縁膜の膜厚は、ゲート電極９Ａと９Ｂ、９Ｃとの間隙の１／２以上の膜厚が必要である。
【００３６】
次いで、図４（ｇ）に示すように、イオン注入技術にて、ゲート電極９Ａ、９Ｂ、９Ｃ、９Ｈ及びサイドウォール１１、素子分離領域２をマスクとして、自己整合的にＮ型ソース・ドレイン拡散領域１２を形成する。例えば、注入エネルギーが４０ｋｅＶ、ドーズ量が１×１０15〜１×１０16（ｉｏｎｓ／ｃｍ2）にて、Ｎ型不純物であるヒ素（Ａｓ）をイオン注入し、電極１６に電流を取り出すための高濃度Ｎ型ソース・ドレイン領域を形成する。このイオン注入の工程で、Ｎ型ソース・ドレイン拡散領域１２のほか、ゲート電極９Ａ、９Ｂ、９Ｃ、９ＨにもＮ型不純物が注入され、その抵抗値が制御される。なお、この実施形態では、Ｎチャンネルトランジスタを例に説明しているが、例えば、Ｐ＋領域（基板コンタクト）又はＰＭＯＳと、Ｎチャンネルトランジスタとが同じ半導体基板上で製造される場合には、周知のフォトリソグラフィーを用いることになる。
次に、熱処理にて、イオン注入により注入した不純物の活性化を行う。例えば、熱拡散炉を用いて、８００〜９００℃の温度で、１０〜２０分程度のアニーリングを行ったり、９００〜１０５０℃の温度で、１０〜６０秒程度のＲＴＡ処理を行ったりして、不純物の活性化を行う。
【００３７】
次いで、図４（ｈ）に示すように、ゲート電極９及びＮ型ソース・ドレイン拡散領域１２に低抵抗のシリサイド層１３を自己整合的に形成する。まず、所定のＨＦ系の薬液により、表面に露出している導電膜（ゲート電極９及びＮ型ソース・ドレイン拡散領域１２）上の絶縁膜を除去する。そして、高耐圧用ＮＭＯＳトランジスタ形成領域５０及び低耐圧用ＮＭＯＳトランジスタ形成領域６０の、両領域、つまり、全面に、高融点金属、例えば、Ｔｉを、スパッタ法又はＣＶＤ法にて堆積し、４００〜７００℃の温度で、３０〜９０秒程度、ＲＴＡ処理（Rapid Thermal Annealing）を行う。これにより、導電膜（Ｎ型ソース・ドレイン拡散領域１２のＳｉ、ゲート電極９のＰｏｌｙＳｉ）とこの高融点金属とをシリサイド反応させる。この高融点金属は、Ｔｉのほか、Ｃｏ，Ｎｉ等を用いる。
次に、素子分離領域２の表面及び、サイドウォール１１表面にある未反応の高融点金属（例えば、Ｔｉ）を、Ｈ2ＳＯ4系の薬液等で除去し、さらに、層転移を行ない、シリサイド層１３を形成する。例えば、６００〜９００℃の温度で、２０〜４０秒程度のＲＴＡ処理をして、層転移を行ない、低抵抗のシリサイド層１３を形成する。
【００３８】
そして、図５（ｉ）に示すように、層間絶縁膜１４を介して電極１６を形成する。まず、層間絶縁膜１４をＣＶＤ法等により形成し、次いで、この層間絶縁膜１４の一部を開口して、コンタクトホール１５を形成する。そして、周知の技術にて、コンタクトホール１５を金属で埋めるとともに、層間絶縁膜１４上に金属膜を堆積し、この金属膜をパターニングして、電極１６を形成する。これにより、Ｎ型ソース・ドレイン拡散領域１２にある低抵抗のシリサイド層１３と電極１６が接続される。以上により、この実施形態に係る半導体装置が完成する。
なお、この実施形態では、Ｎチャンネルトランジスタを例に、説明を行っているが、Ｐチャンネルトランジスタについても、全領域の不純物タイプを換えることにより、この発明に採用することができる。
【００３９】
（第１の実施形態）
次に、この発明の第１の実施形態に係る半導体装置について説明する。
図６に、従来の構造の半導体装置とこの発明の第１の実施形態に係る半導体装置を示す。また、図７に、第１の実施形態に係る半導体装置の変形例を示す。さらに、図１５、図１６にこれらの半導体装置の電気的特性を示す。図６、図７は、これらの半導体装置の概念的な平面図である。図６の（Ｒ）は従来の半導体装置の構造を示し、図６の（Ａ）は、第１の実施形態に係る半導体装置の構造を示す。図７の（Ａ１）は、第１の実施形態に係る変形例の構造を示し、図７の（Ａ２）は、第１の実施形態に係る別の変形例の構造を示す。図１４は従来の構造の半導体装置と第１の実施形態に係る半導体装置のソース・ドレイン耐圧特性を示す図である。図１５は、第１の実施形態に係る半導体装置とその変形例のソース・ドレイン耐圧特性を示す図である。なお、図１４、図１５は、横軸がソース・ドレイン間の電圧、縦軸がドレイン電流（対数表示）を表す。
【００４０】
まず、図６を用いて、従来の構造の半導体装置とこの発明の第１の実施形態に係る半導体装置について説明する。図６の（Ｒ）に示されるように、従来の構造の半導体装置は、ゲート電極９と、ゲート電極９の両側に形成されたソース側シリサイド層１３Ｓ及びドレイン側シリサイド層１３Ｄと、ソース側シリサイド層１３Ｓ又はドレイン側シリサイド層１３Ｄとコンタクト電極１５を介して接続されたメタル配線１６により構成されている。ソース側シリサイド層１３Ｓとドレイン側シリサイド層１３Ｄの下側には、ソース・ドレイン拡散領域１２が形成され（図示せず）、さらに、このソース・ドレイン領域１２の下方には、このソース・ドレイン拡散領域１２と接し、ゲート電極９の側面の下側付近までドリフト領域７が設けられている（図示せず）。また、ゲート電極９は、電位を印加して制御する信号配線と電気的に接続されている（図示せず）。
一方、第１の実施形態に係る半導体装置は、図６の（Ａ）に示されるように、ゲート電極９の形状が従来の構造と異なっている。つまり、第１の実施形態に係る半導体装置のゲート電極９は、対をなしている二つのソース・ドレイン拡散領域１２間の中央にある第１の電極と、この中央にある電極とスペースを隔てて両側に設けられた第２の電極と、を備え、この第１の電極と第２の電極とが、ソース・ドレイン拡散領域に挟まれた領域の外側で互いに接続されている。言い換えると、ゲート電極９は、ソース・ドレイン拡散領域に挟まれた領域の外側で、第１の電極と、第１の電極と第２の電極とに分岐した構造を備えており、フォーク状の形状となっている。そして、このフォーク状の形状の電極と電極との前記スペースは、サイドウォールで埋められている（図示せず）。なお、図６の（Ａ）のＸ−Ｘの断面が図１の断面図に相当する。
【００４１】
図１４に示すように、従来の構造の半導体装置は、ソース・ドレイン間の電圧をあげていくと、図１４の横軸中央付近からドレイン電流が徐々に増加するが、第１の実施形態に係る半導体装置は、ソース・ドレイン間の電圧をあげても、図１４の横軸の右側付近まであまりドレイン電流が増加しないことがわかる。これは、第１の実施形態に係る半導体装置が、従来の構造の半導体装置と比較して、第１のゲート電極とソース・ドレイン拡散領域との距離が大きく、かつ、第１のゲート電極からソース・ドレイン拡散領域にドリフト領域７を経由して電界をかけることになるため、ゲートとドレインの間で生じる電界集中によるＧＩＤＬ（Gate Induced Drain Leakage）が改善されるからと考えられる。
また、従来の構造の半導体装置と第１の実施形態に係る半導体装置は、ソース・ドレイン間の電圧をあげていくと、ソース・ドレイン間の電圧にあまり関係がなく多量にドレイン電流が流れる電圧領域があるが、図１４に示すように、第１の実施形態に係る半導体装置は、従来の構造の半導体装置と比べて、この領域となるソース・ドレイン間の電圧値が高いことがわかる。つまり、耐圧特性に優れる。
さらに、第１の実施形態に係る半導体装置のような、中央にある第１の電極とその両側に設けられた第２の電極とがソース・ドレイン拡散領域に挟まれた領域の外側で互いに接続されている構造の場合、第１の電極のほか、第２の電極にも電圧が印加されるので、第２の電極の下方にあるドリフト領域７に第２の電極による電界が生じ、ドリフト領域７の電気的抵抗が小さくなる。
【００４２】
（第１の実施形態に係る変形例）
次に、図７を用いて、第１の実施形態に係る変形例について説明する。図７の（Ａ１）に示されるように、第１の実施形態に係る変形例は、図６の（Ａ）に示される第１の実施形態に係る半導体装置と、各構成要素が同じ位置関係にあるが、ソース・ドレイン拡散領域１２間の中央付近にある第１の電極とスペースを隔てて両側に設けられた第２の電極は、その線幅が実施形態Ａの線幅よりも大きい。さらに、図７の（Ａ２）に示される別の変形例の半導体装置は、第１の実施形態に係る半導体装置や第１の実施形態に係る変形例と同じ構造であるものの、第２の電極は、第１の実施形態に係る半導体装置や第１の実施形態に係る変形例の線幅よりも、その線幅が大きい。また、図７の（Ａ２）に示される別の変形例の半導体装置は、中央にある第１の電極よりもその両側に設けられた第２の電極のほうが、線幅が大きい。
【００４３】
この第１の実施形態に係る変形例（図７の（Ａ１））と第１の実施形態に係る半導体装置（図６の（Ａ））を比較すると、図１５に示されるように、第１の実施形態に係る変形例のほうが耐圧特性に優れる。つまり、図１５のソース・ドレイン耐圧特性では、第１の実施形態に係る変形例のほうが、ソース・ドレイン間の電圧に関係がなく、多量にドレイン電流が流れる電圧領域となる電圧値が高いことがわかる。
これは、第１の実施形態に係る半導体装置よりも第１の実施形態に係る変形例のほうが、第１のゲート電極とソース・ドレイン拡散領域との距離が大きいため、ゲートとドレインの間で生じる電界集中によるＧＩＤＬが改善され、耐圧特性に優れることによると考えられる。
【００４４】
（第２及び第３の実施形態）
次に、この発明の第２及び第３の実施形態に係る半導体装置について説明する。
図８に、この発明の第２〜第３の実施形態に係る半導体装置を示す。また、図１６に第２の実施形態に係る半導体装置の電気的特性を示す。図８は、この発明の第２及び第３の実施形態に係る半導体装置の概念的な平面図である。図８の（Ｂ）は、第２の実施形態に係る半導体装置を示し、図８の（Ｃ）は、第３の実施形態に係る半導体装置を示す。さらに、図１６は、この発明の第２の実施形態に係る半導体装置について、ソース・ドレイン耐圧特性を示しており、横軸がソース・ドレイン間の電圧、縦軸がドレイン電流を表している（対数表示）。
【００４５】
図８に示されるように、図８の（Ｂ）の第２の実施形態に係る半導体装置は、各構成要素が第１の実施形態とほぼ同じ位置関係にあるが、第１の電極の両側に設けられた第２の電極が、複数の電極で構成されている。つまり、左右にそれぞれ２つの電極を備えることにより第２の電極が構成されている。そして、これらの複数の電極は、第１の電極よりもその線幅が小さい。また、これらの複数の電極における電極間も、第１の電極との電極間と同様に、サイドウォールで埋められている（図示せず）。この実施形態では、これらの電極間の間隔は、０．３ミクロンとなっている。
この第２の実施形態に係る半導体装置（図８の（Ｂ））と第１の実施形態に係る半導体装置（図６の（Ａ））とを比較すると、図１６に示されるように、第２の実施形態に係る半導体装置のほうが耐圧特性に優れる。つまり、図１６のソース・ドレイン耐圧特性では、第２の実施形態に係る半導体装置のほうが、ソース・ドレイン間の電圧に関係がなく多量にドレイン電流が流れる電圧領域となる電圧値が高いことがわかる。
これは、上記の第１の実施形態に係る半導体装置と第１の実施形態に係る変形例の場合と同様に、第１の実施形態に係る半導体装置よりも第２の実施形態に係る半導体装置のほうが、第１のゲート電極とソース・ドレイン拡散領域との距離が大きいので、ゲートとドレインの間で生じる電界集中によるＧＩＤＬが改善され耐圧特性に優れることによると考えられる。
【００４６】
また、図８に示されるように、図８の（Ｃ）の第３の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置とほぼ同じ構成要素を備えるが、第２の電極が第１の電極の両側ではなく、片側に設けられている構成となっている。つまり、２つの、対をなしているソース・ドレイン拡散領域１２間にある第１の電極と、スペースを隔てて第１の電極の両側に設けられた第２の電極とから構成されるゲート電極は、第２の電極がドレイン領域側に配置された構成となっている。この構成は、例えば、第１の実施形態に係る半導体装置、第２の実施形態に係る半導体装置において、ドレイン領域側に第２の電極を設け、ソース側に第２の電極を設けない構造であってもよい。この場合、ＧＩＤＬが生じる部分に着目しているので、第１の実施形態と同様の効果を発揮できるとともに、トランジスタの大きさを小さくすることができる。
この第３の実施形態について、以下、断面図を用いて第１の実施形態に係る半導体装置と比較して説明する。なお、あわせて、第２の実施形態に係る半導体装置についても説明する。
【００４７】
図９に、従来の構造の半導体装置における変形例（図９の（１））及び第１の実施形態に係る半導体装置（図９の（２））、第１の実施形態に係る変形例（図９の（３））、第３の実施形態に係る半導体装置（図９の（４））の断面図を示す。また、図１０に、従来の構造の半導体装置における変形例（図１０の（１））及び第１の実施形態（図１０の（２））、第２の実施形態に係る半導体装置の断面図（図１０の（３））を示す。図９、図１０は、これらの半導体装置の性能を説明するための概念的な断面図であり、シリサイド層１３より上層の膜は省略している（層間絶縁膜及びコンタクト電極、メタル配線は図示せず）。また、図に示すＧは、ゲート電極９の電気的な接続関係（結線関係）を示す。Ｇに所定の電圧が印加された場合、接続関係があるときは、その電圧が印加されることを意味する。
【００４８】
図９の（１）に示すように、ここに記載している従来の構造の半導体装置における変形例は、半導体基板１上にゲート絶縁膜６を介して形成されたゲート電極９Ａと、ゲート電極９Ａの側面に形成された絶縁性のスペーサ１１と、前記ゲート電極９Ａを挟むように前記半導体基板１上に形成されたソース領域及びドレイン領域１２と、前記ゲート電極９Ａ下方における前記半導体基板１の一部の領域を挟むように形成され、前記スペーサ１１及び前記ソース領域及びドレイン領域１２と重なるように形成された電界緩和領域７と、を備えている。また、前記電界緩和領域７及び前記ソース領域及びドレイン領域１２は、素子分離領域２まで延在し、シリサイド層１３が前記ソース領域及びドレイン領域１２及び前記ゲート電極９Ａの上に形成されている。さらに、図示されていないが、この従来の構造の半導体装置における変形例は、前記ソース領域及びドレイン領域１２と前記ゲート電極９Ａとの間であって、前記ゲート絶縁膜上６にオフセット形成用絶縁膜が設けられている。このオフセット形成用絶縁膜をマスクとして、前記ソース領域及びドレイン領域１２が形成されているため、いわゆるドリフト長は、図９の（１）の矢印Ｄ１で示す幅となっている。
一方、図９の（２）に示す第１の実施形態に係る半導体装置は、図１と同様に、ゲート電極が第一のゲート電極９Ａと、第１のゲート電極９Ａの側面に絶縁性のスペーサ１１を介して配置された第２のゲート電極９Ｂ，９Ｃとにより構成されている。そして、ソース領域及びドレイン領域１２は、第１及び第２のゲート電極９Ａ，９Ｂ，９Ｃを挟むように前記半導体基板１上に形成され、電界緩和領域７は、前記第１のゲート電極９Ａ下方における前記半導体基板１の一部の領域を挟むように形成され、第２のゲート電極９Ｂ，９Ｃ及び前記ソース領域及びドレイン領域１２と重なるように形成されている。この第１の実施形態に係る半導体装置は、従来の構造の半導体装置における変形例のオフセット形成用絶縁膜よりも幅が小さい、第２のゲート電極９Ｂ，９Ｃ及びその側面に形成された絶縁性の前記スペーサ１１をマスクとして、前記ソース領域及びドレイン領域１２が形成されているので、図９の（２）に示すドリフト長（矢印Ｄ２）は、従来の構造の半導体装置における変形例より幅が小さい。
また、図９の（３）に示す第１の実施形態に係る変形例は、第１の実施形態に係る半導体装置と同じ構造であるものの、第２のゲート電極９Ｂ、９Ｃの幅が大きく設定されている。図９の（３）に示す第１の実施形態に係る変形例では、従来の構造の半導体装置における変形例のオフセット形成用絶縁膜と、第２のゲート電極９Ｂ，９Ｃ及びその側面に形成された絶縁性の前記スペーサ１１との幅が同じ幅になっている。このため、図９の（３）に示す第１の実施形態に係る変形例のドリフト長（矢印Ｄ３）の幅は、従来の構造の半導体装置における変形例のドリフト長（矢印Ｄ１）と同じ幅となっている。
さらに、図９の（４）に示す第３の実施形態に係る半導体装置は、第１の実施形態に係る変形例と同様の構成要素を備えているものの、第２のゲート電極９Ｃは、片方のソース領域及びドレイン領域１２側にのみ形成されている（この図９では、ドレイン領域に形成されている）。また、この第２のゲート電極９Ｃは、図９の（３）に示す第１の実施形態に係る変形例の第２のゲート電極と同じ幅となっている。このため、図９の（４）に示す第３の実施形態のドリフト長（矢印Ｄ４）の幅は、図９の（３）に示す第１の実施形態に係る変形例の第２のゲート電極と同じ幅となっている。
これらの半導体装置は、いずれのゲート電極も外部からの信号入力（電圧）を受けるようになっており、図９の（２）（３）（４）に示される半導体装置は、それぞれ第１のゲート電極と第２のゲート電極とが電気的に接続されている。
【００４９】
これらの半導体装置を比較すると、耐圧性能は、ドリフト長の幅で定まるので、従来の構造の半導体装置における変形例（図９の（１））、第１の実施形態に係る変形例（図９の（３））、第３の実施形態に係る半導体装置（図９の（４））は同じ耐圧性能を備える。一方、第１の実施形態に係る半導体装置（図９の（２））は、ドリフト長の幅が短いので、耐圧性能がやや劣るものの、トランジスタ能力（ＩＶ特性）が第１の実施形態に係る変形例（図９の（３））より優れる。そして、第３の実施形態に係る半導体装置（図９の（４））は、第２のゲート電極９Ｃは、片方のソース領域及びドレイン領域１２側にのみ形成されているので、片方のドリフト領域の抵抗がかからず、トランジスタ能力（ＩＶ特性）が同じ幅のドリフト長を備える第１の実施形態に係る変形例（図９の（３））より優れる。
【００５０】
続いて、第２の実施形態に係る半導体装置の性能について、上記の第１の実施形態に係る変形例と比較して説明する。
図１０の（３）に示すように、第２の実施形態に係る半導体装置は、第１の実施形態に係る変形例（図１０（２），図９（３））と同様の構成を備えるものの、第２のゲート電極は、第１のゲート電極９Ａの側面に絶縁性のスペーサ１１を介して配置され、かつ、第１のゲート電極９Ａの片側にそれぞれ２つずつ配置された電極により構成されている。そして、これらの第２のゲート電極９Ｂ１，９Ｂ２，９Ｃ１，９Ｃ２は、互いに電気的に接続され、また、第１のゲート電極９Ａとも電気的に接続されている。
この図１０の（３）に示す第２の実施形態に係る半導体装置は、第１及び第２のゲート電極９Ａ，９Ｂ１，９Ｂ２，９Ｃ１，９Ｃ２並びにスペーサ１１の幅が、図９（３）及び図１０（２）に示す第１の実施形態に係る変形例の第１及び第２のゲート電極９Ａ，９Ｂ，９Ｃ並びにスペーサ１１の幅と同じ幅となっている。このため、図１０の（３）に示す第２の実施形態に係る半導体装置のドリフト長（矢印Ｄ３）の幅は、第１の実施形態に係る変形例のドリフト長（図９の矢印Ｄ３又は図１０の矢印Ｄ２）と同じ幅となっている。
【００５１】
これらの半導体装置を比較すると、耐圧性能は、ドリフト長の幅で定まるので、第２の実施形態に係る半導体装置（図１０の（３））は、第１の実施形態に係る変形例（図９の（３）又は図１０の（２））と同じ耐圧性能を備える。一方、第２の実施形態に係る半導体装置（図９の（２））は、第２のゲート電極とドリフト領域７が重なる部分の面積が第１の実施形態に係る変形例のその面積よりも小さいので、第１の実施形態に係る変形例と比較して、ＧＩＤＬの発生が抑制される。また、第１の実施形態に係る変形例よりもゲート電極とドレインとの間の容量が小さい。
【００５２】
（第４の実施形態）
次に、この発明の第４の実施形態に係る半導体装置について説明する。
図１１に、この発明の第４の実施形態に係る半導体装置を示す。また、図１７に第１の実施形態に係る半導体装置と比較した第４の実施形態に係る半導体装置の電気的特性を示す。図１１は、第４の実施形態に係る半導体装置の概念的な平面図であり、図１７は、この発明の第１及び第４の実施形態に係る半導体装置について、（１）がソース・ドレイン耐圧特性を示し、（２）がトランジスタの駆動能力を示す。なお、図１７は、横軸がソース・ドレイン間の電圧、縦軸がドレイン電流を表し、図１７の（１）は、縦軸が対数表示となっている。
【００５３】
図１１に示されるように、第４の実施形態に係る半導体装置は、各構成要素が第１の実施形態に係る半導体装置と同じ位置関係にあるが、中央にある第１の電極と両側に設けられた第２の電極とが互いに接続されていない構成となっている（図１１の（Ｄ））。この第２の電極は、他の電極・配線と接続されておらず、外部からの電気的入力を受けない構造となっている。つまり、いわゆるフロートの状態となっている。
この第４の実施形態に係る半導体装置（図１１の（Ｄ））と第１の実施形態に係る半導体装置（図６の（Ａ））とを比較すると、図１７に示されるように、第４の実施形態に係る半導体装置のほうが、やや耐圧特性に優れる。また、第１の実施形態に係る半導体装置のほうが、駆動能力が高いことがわかる。つまり、図１７の（１）のソース・ドレイン耐圧特性では、第４の実施形態に係る半導体装置のほうが、ソース・ドレイン間の電圧に関係がなく多量にドレイン電流が流れる電圧領域（及びこの領域の最小電圧値）がやや高いことがわかる。また、図１７の（２）のトランジスタの駆動能力では、第１の実施形態に係る半導体装置のほうが、同じソース・ドレイン間の電圧に対し、ドレイン電流量が多いことがわかる。
これは、耐圧特性について、第１の実施形態に係る半導体装置と第１の実施形態に係る変形例（図７の（Ａ１））との関係と同様の要因が当てはまるものと考えられる。一方、駆動能力について、第１の実施形態に係る半導体装置は、第２の電極に電圧を印加するため、ドリフト領域７の電気抵抗が小さくする効果があるが、これに対して、第３の実施形態に係る半導体装置は、第２の電極がフロート状態にあるため、このような効果が発生しない。このため、第４の実施形態に係る半導体装置のほうが相対的に駆動能力が低くなるものと考えられる。
このように、第４の実施形態に係る半導体装置の場合、第２の電極に電圧が印加されないので、第１の実施形態に係る半導体装置のようなドリフト領域７の電気抵抗が小さくなる効果は得られない。しかし、第４の実施形態に係る半導体装置は、第１のゲート電極とソース・ドレイン拡散領域との距離が大きくすることができるとともに、第１のゲート電極からソース・ドレイン拡散領域にドリフト領域７を経由して電界を緩和する効果が、第１の実施形態に係る半導体装置と比較して相対的に強くなる。このため、ゲートとドレインの間で生じる電界集中によるＧＩＤＬがより改善される。
【００５４】
（第５及び第６の実施形態）
次に、この発明の第５及び第６の実施形態に係る半導体装置について説明する。
図１２に第５及び第６の実施形態に係る半導体装置を示す。図１２の（Ｅ）は、第５の実施形態に係る半導体装置を示し、図１２の（Ｆ）は、第６の実施形態に係る半導体装置を示す。この図１２は、これら実施形態に係る半導体装置の概念的な平面図である。
図１２に示されるように、第５の実施形態に係る半導体装置は、図８に示される第２の実施形態に係る半導体装置（図８の（Ｂ））と同様の構成と備えるものの、中央にある第１の電極と両側に設けられた第２の電極とが互いに電気的に接続されていない（図１２の（Ｅ））。また、第２の電極が複数の電極、つまり、左右にそれぞれ２つの電極で構成されているものの、これらの第２の電極は互いに電気的に接続されていない。つまり、複数の電極で構成される第２の電極は、フロートの状態となっている。
また、第６の実施形態に係る半導体装置は、図１２に示されるように、図８に示される第３の実施形態に係る半導体装置（図８の（Ｃ））と同様の構成と備えるものの、第５の実施形態に係る半導体装置と同様に、第２の電極がフロートの状態となっている（図１２の（Ｆ））。
【００５５】
続いて、第４及び第６の実施形態に係る半導体装置の性能について、上記の第１の実施形態に係る変形例と比較して、説明する。
図１３に、従来の構造の半導体装置における変形例（図１３の（１））及び第１の実施形態に係る変形例（図１３の（２））、第４の実施形態に係る半導体装置（図１３の（３））、第６の実施形態に係る半導体装置（図１３の（４））の断面図を示す。図１３は、これらの半導体装置の性能を説明するための概念的な断面図であり、図９及び図１０と同様に、シリサイド層１３より上層の膜は省略している（層間絶縁膜及びコンタクト電極、メタル配線は図示せず）。また、図に示すＧは、ゲート電極９の電気的な接続関係（結線関係）を示す。Ｇに所定の電圧が印加された場合、接続関係があるときは、その電圧が印加されることを意味する。
図１３の（３）に示されるように、第４の実施形態に係る半導体装置は、図９の（３）、図１３の（２）に示される第１の実施形態に係る変形例と同様の構成要素で構成されるものの、第４の実施形態に係る半導体装置は、第１のゲート電極９Ａと第２のゲート電極９Ｂ，９Ｃとが電気的に接続されていない。また、第２のゲート電極９Ｂと第２のゲート電極９Ｃとが電気的に接続されていない。つまり、第２のゲート電極９Ｂと第２のゲート電極９Ｃは、フロート状態になっている。
また、図１３の（４）に示されるように、第６の実施形態に係る半導体装置は、図９の（４）に示される第３の実施形態に係る半導体装置と同様の構成要素で構成されるものの、第６の実施形態に係る半導体装置は、第１のゲート電極９Ａと第２のゲート電極９Ｃとが電気的に接続されていない。つまり、第２のゲート電極９Ｃは、フロート状態になっている。
この図１３の（３）に示す第４の実施形態に係る半導体装置は、第１及び第２のゲート電極９Ａ，９Ｂ，９Ｃ並びにスペーサ１１の幅が、図９の（３）、図１３の（２）に示す第１の実施形態に係る変形例の、第１及び第２のゲート電極９Ａ，９Ｂ，９Ｃ並びにスペーサ１１の幅と同じ幅となっている。このため、図１３の（３）に示す第４の実施形態に係る半導体装置のドリフト長（矢印Ｄ３）の幅は、第１の実施形態に係る変形例のドリフト長（図９の矢印Ｄ３又は図１３の矢印Ｄ２）と同じ幅となっている。
また、図１３の（４）に示す第６の実施形態に係る半導体装置も、これと同様に、そのドリフト長（矢印Ｄ４）の幅は、第１の実施形態に係る変形例のドリフト長（図９の矢印Ｄ３又は図１３の矢印Ｄ２）と同じ幅となっている。
【００５６】
これらの半導体装置を比較すると、耐圧性能は、ドリフト長の幅で定まるので、第４の実施形態に係る半導体装置（図１３の（３））及び第６の実施形態に係る半導体装置（図１３の（４））は、第１の実施形態に係る変形例（図９の（３）又は図１３の（２））と同じ耐圧性能を備える。一方、第４の実施形態に係る半導体装置（図９の（２））及び第６の実施形態に係る半導体装置（図９の（２））は、第２のゲート電極が、フロート状態になっているので、第１の実施形態に係る変形例と比較して、トランジスタ能力（ＩＶ特性）がやや劣るものの、ＧＩＤＬの発生が抑制され、ゲート電極とドレインとの間の容量が小さい。
【００５７】
（第７の実施形態）
次に、この発明の第７の実施形態に係る半導体基板について、図面を用いて説明する。図１８に、この発明の第７の実施形態に係る半導体基板を示す。図１８は、第７の実施形態に係る半導体基板の概念的な断面図である。
図１８に示されるように、この実施形態に係る半導体基板は、半導体基板１に形成された複数のウエル領域４Ａ，４Ｂ，５Ａ、５Ｂに設けられた複数の半導体装置により構成されている。つまり、この半導体基板は、ウエル領域５Ａ、５Ｂに設けられた低耐圧用トランジスタとウエル領域４Ａ、４Ｂに設けられた高耐圧用トランジスタとにより構成されている。ウエル領域５Ａ、５Ｂには、半導体基板１上にゲート絶縁膜８を介して形成され、側面に絶縁性のスペーサを備えたゲート電極９Ｇ，９Ｈと、前記ゲート電極９Ｇ，９Ｈを挟むように半導体基板１上に形成されたソース・ドレイン拡散領域１２、１２Ａと、ゲート電極９Ｇ，９Ｈ下部における前記半導体基板の一部の領域を挟むように形成され、ソース・ドレイン拡散領域１２、１２Ａと重なるように形成されたＬＤＤ領域１０、１０Ａとを備える低耐圧用トランジスタが形成されている。さらに、ウエル領域４Ａ、４Ｂには、第１の実施形態に係る高耐圧用トランジスタが形成されている。
【００５８】
また、ウエル領域５Ａ、５Ｂは、それぞれ低耐圧用Ｐウェル領域５Ａ、低耐圧用Ｎウェル領域５Ｂで構成されており、ウエル領域４Ａ、４Ｂは、それぞれ高耐圧用Ｐウェル領域４Ａ、高耐圧用Ｎウェル領域４Ｂで構成されている。これらのウエル領域は、Ｎ型チャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを同一の半導体基板に形成するために設けられる領域であり、各ウエル領域は、素子分離領域２により区分けされている。また、この実施形態に係る半導体基板の場合、高耐圧用トランジスタと耐圧用トランジスタとを同一の半導体基板に形成するために、さらにウエル領域が設けられ、これらのウエル領域も、素子分離領域２により区分けされている。これらウエル領域は、フォトレジストをマスクとして用いる周知の方法により形成することができる。
このような構成を採用することにより、電界集中を緩和できる高耐圧用半導体と低耐圧用半導体と同一の半導体基板に形成できるので、例えば、表示装置に好適な半導体基板を提供できる効果が得られる。なお、この半導体基板は、いわゆる半導体チップであってもよい。
【００５９】
以上の実施形態で示した種々の特徴は、互いに組み合わせることができる。１つの実施形態中に複数の特徴が含まれている場合、そのうちの１又は複数個の特徴を適宜抜き出して、単独で又は組み合わせて、この発明に採用することができる。
【符号の説明】
【００６０】
１ 半導体基板
２ 素子分離領域
３ パッド酸化膜
４ Ｐウエル領域（ウエル領域）
４Ａ 高耐圧用Ｐウェル領域
４Ｂ 高耐圧用Ｎウェル領域
５ Ｎウエル領域（ウエル領域）
５Ａ 低耐圧用Ｐウェル領域
５Ｂ 低耐圧用Ｎウェル領域
６ 高耐圧ゲート酸化膜（ゲート絶縁膜）
７ Ｎ型ドリフト領域（電界緩和領域）
７Ａ Ｐ型ドリフト領域（電界緩和領域）
８ 低耐圧ゲート酸化膜（ゲート絶縁膜）
９ ゲート電極
９Ａ ９Ｂ ９Ｃ ９Ｄ ９Ｅ ９Ｆ ９Ｇ ９Ｈ ゲート電極
１０ Ｎ型ＬＤＤ（ＬＤＤ領域）
１０Ａ Ｐ型ＬＤＤ（ＬＤＤ領域）
１１ サイドウォール
１２ Ｎ型ソース・ドレイン拡散領域（ソース領域及びドレイン領域）
１２Ａ Ｐ型ソース・ドレイン領域（ソース領域及びドレイン領域）
１３ シリサイド層
１３Ｓ ソース側シリサイド層
１３Ｄ ドレイン側シリサイド層
１４ 層間絶縁膜
１５ コンタクト電極
１６ メタル配線
５０ ５１ ５２ 高耐圧ＭＯＳトランジスタ形成領域
６０ ６１ ６２ 低耐圧ＭＯＳトランジスタ形成領域
１０ 半導体基板
２０ 素子分離領域
６０ ゲート酸化膜
７０ 低濃度拡散層
９０ ゲート電極
１２０ シリサイド層
１３０ 高濃度拡散層
３００ オフセット形成用絶縁層
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、
第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、
前記第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、
を備える半導体装置。
【請求項２】
第２のゲート電極が複数の電極で構成されるとともに、前記複数の電極が互いに絶縁性のスペーサを介して配置された請求項１に記載の半導体装置。
【請求項３】
前記複数の電極の線幅が第１のゲート電極の線幅よりも小さい請求項２に記載の半導体装置。
【請求項４】
前記複数の電極における絶縁性のスペーサの幅は、０．３ミクロン以下である請求項３に記載の半導体装置。
【請求項５】
第２のゲート電極の線幅が第１のゲート電極の線幅よりも大きい請求項１〜４の何れか１つに記載の半導体装置。
【請求項６】
第１及び第２のゲート電極のうち、第２のゲート電極が、ドレイン領域側にのみ配置された請求項１〜５の何れか１つに記載の半導体装置。
【請求項７】
前記半導体基板及び第１及び第２のゲート電極がシリコン材料で形成されるとともに、
第１及び第２のゲート電極の表面にシリサイド層が形成され、かつ前記ソース領域及びドレイン領域の表面に前記シリサイド層が形成された請求項１〜６の何れか１つに記載の半導体装置。
【請求項８】
第１のゲート電極がゲート電極に電位を印加して制御する信号配線と電気的に接続され、
第２のゲート電極が第１のゲート電極と電気的に絶縁され、かつ、前記信号配線と電気的に絶縁された請求項１〜７の何れか１つに記載の半導体装置。
【請求項９】
第１のゲート電極がゲート電極に電位を印加して制御する信号配線と電気的に接続され、
第２のゲート電極が第１のゲート電極及び前記信号配線と電気的に接続された請求項１〜７の何れか１つに記載の半導体装置。
【請求項１０】
前記半導体基板上に前記ゲート絶縁膜を介して形成され、側面に絶縁性のスペーサを備えたゲート電極と、前記ゲート電極を挟むように前記半導体基板上に形成された第２のソース領域及びドレイン領域と、前記ゲート電極下部の前記半導体基板の一部の領域を挟むように形成され、第２のソース領域及びドレイン領域と重なるように形成された第２の電界緩和領域とを備えた第２の半導体装置と、
請求項１に記載の半導体装置とを備えた表示装置用半導体基板。
【請求項１１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、フォトレジスト膜を形成して、前記フォトレジスト膜が前記半導体基板上の一領域を覆うように、フォトレジスト膜をパターニングする工程と、
パターニングされた前記フォトレジスト膜をマスクにして、前記半導体基板に、前記半導体基板の有する導電型と逆の導電型の不純物を注入する第１の不純物注入工程と、
第１の不純物注入工程により不純物が注入された半導体基板上の前記フォトレジスト膜を除去する工程と、
前記フォトレジスト膜が除去された基板に、ゲート電極膜を形成して、
前記半導体基板上の一領域に、前記ゲート絶縁膜を介して第１のゲート電極が配置され、かつ、前記第１のゲート電極の側面にスペースを介して、前記半導体基板上の一領域以外の領域に、第２のゲート電極が配置されるように、前記ゲート電極膜をパターニングする工程と、
パターニングされた第１のゲート電極及び第２のゲート電極の上に絶縁膜を形成し、エッチバックすることにより、第１のゲート電極及び第２のゲート電極の側面と、第１のゲート電極と第２のゲート電極とのスペースと、に絶縁性のスペーサを形成する工程と、
第１のゲート電極及び第２のゲート電極と前記絶縁性のスペーサをマスクにして、前記半導体基板に、前記不純物と同じ導電型の不純物を注入する第２の不純物注入工程と、
を備える半導体装置製造方法。
【請求項１２】
素子分離法により第１の領域と第２の領域に分離された半導体基板上に、ゲート絶縁膜を形成する第１のゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、フォトレジスト膜を形成して、前記フォトレジスト膜が前記半導体基板上の、第１の領域における一領域と、第２の領域と、を覆うように、フォトレジスト膜をパターニングする工程と、
パターニングされた前記フォトレジスト膜をマスクにして、前記半導体基板に、前記半導体基板の有する導電型と逆の導電型の不純物を注入する第１の不純物注入工程と、
第１の不純物注入工程により不純物が注入された半導体基板上の前記フォトレジスト膜を除去する工程と、
前記フォトレジスト膜が除去された基板の、第２の領域における前記ゲート絶縁膜を除去し、第２の領域に前記ゲート絶縁膜と異なる第２のゲート絶縁膜を形成する第２のゲート絶縁膜形成工程工程と、
第２のゲート絶縁膜が形成された基板に、ゲート電極膜を形成して、
前記半導体基板上の第１の領域における一領域に、前記ゲート絶縁膜を介して第１のゲート電極が配置され、かつ、第１のゲート電極の側面にスペースを介して、前記半導体基板上の第１の領域における一領域以外の領域に、第２のゲート電極が配置され、
さらに、第２の領域に第３のゲート電極が配置されるように、前記ゲート電極膜をパターニングする工程と、
パターニングされた前記ゲート電極膜をマスクにして、前記半導体基板の第２の領域に、前記不純物と同じ導電型の不純物を注入する第２の不純物注入工程と、
第２の不純物注入工程により不純物が注入された前記半導体基板上に絶縁膜を形成し、エッチバックすることにより、第１のゲート電極及び第２のゲート電極の側面と、第１のゲート電極と第２のゲート電極とのスペースと、第３のゲート電極の側面と、に絶縁性のスペーサを形成する工程と、
第１のゲート電極と、第２のゲート電極と、第３ゲート電極と、前記絶縁性のスペーサと、をマスクにして、前記半導体基板に、前記不純物と同じ導電型の不純物を注入する第３の不純物注入工程と、
を備える半導体装置製造方法。
【請求項１】
半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、
前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、
第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、
前記第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、
を備える半導体装置。
【請求項２】
第２のゲート電極が複数の電極で構成されるとともに、前記複数の電極が互いに絶縁性のスペーサを介して配置された請求項１に記載の半導体装置。
【請求項３】
前記複数の電極の線幅が第１のゲート電極の線幅よりも小さい請求項２に記載の半導体装置。
【請求項４】
前記複数の電極における絶縁性のスペーサの幅は、０．３ミクロン以下である請求項３に記載の半導体装置。
【請求項５】
第２のゲート電極の線幅が第１のゲート電極の線幅よりも大きい請求項１〜４の何れか１つに記載の半導体装置。
【請求項６】
第１及び第２のゲート電極のうち、第２のゲート電極が、ドレイン領域側にのみ配置された請求項１〜５の何れか１つに記載の半導体装置。
【請求項７】
前記半導体基板及び第１及び第２のゲート電極がシリコン材料で形成されるとともに、
第１及び第２のゲート電極の表面にシリサイド層が形成され、かつ前記ソース領域及びドレイン領域の表面に前記シリサイド層が形成された請求項１〜６の何れか１つに記載の半導体装置。
【請求項８】
第１のゲート電極がゲート電極に電位を印加して制御する信号配線と電気的に接続され、
第２のゲート電極が第１のゲート電極と電気的に絶縁され、かつ、前記信号配線と電気的に絶縁された請求項１〜７の何れか１つに記載の半導体装置。
【請求項９】
第１のゲート電極がゲート電極に電位を印加して制御する信号配線と電気的に接続され、
第２のゲート電極が第１のゲート電極及び前記信号配線と電気的に接続された請求項１〜７の何れか１つに記載の半導体装置。
【請求項１０】
前記半導体基板上に前記ゲート絶縁膜を介して形成され、側面に絶縁性のスペーサを備えたゲート電極と、前記ゲート電極を挟むように前記半導体基板上に形成された第２のソース領域及びドレイン領域と、前記ゲート電極下部の前記半導体基板の一部の領域を挟むように形成され、第２のソース領域及びドレイン領域と重なるように形成された第２の電界緩和領域とを備えた第２の半導体装置と、
請求項１に記載の半導体装置とを備えた表示装置用半導体基板。
【請求項１１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、フォトレジスト膜を形成して、前記フォトレジスト膜が前記半導体基板上の一領域を覆うように、フォトレジスト膜をパターニングする工程と、
パターニングされた前記フォトレジスト膜をマスクにして、前記半導体基板に、前記半導体基板の有する導電型と逆の導電型の不純物を注入する第１の不純物注入工程と、
第１の不純物注入工程により不純物が注入された半導体基板上の前記フォトレジスト膜を除去する工程と、
前記フォトレジスト膜が除去された基板に、ゲート電極膜を形成して、
前記半導体基板上の一領域に、前記ゲート絶縁膜を介して第１のゲート電極が配置され、かつ、前記第１のゲート電極の側面にスペースを介して、前記半導体基板上の一領域以外の領域に、第２のゲート電極が配置されるように、前記ゲート電極膜をパターニングする工程と、
パターニングされた第１のゲート電極及び第２のゲート電極の上に絶縁膜を形成し、エッチバックすることにより、第１のゲート電極及び第２のゲート電極の側面と、第１のゲート電極と第２のゲート電極とのスペースと、に絶縁性のスペーサを形成する工程と、
第１のゲート電極及び第２のゲート電極と前記絶縁性のスペーサをマスクにして、前記半導体基板に、前記不純物と同じ導電型の不純物を注入する第２の不純物注入工程と、
を備える半導体装置製造方法。
【請求項１２】
素子分離法により第１の領域と第２の領域に分離された半導体基板上に、ゲート絶縁膜を形成する第１のゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、フォトレジスト膜を形成して、前記フォトレジスト膜が前記半導体基板上の、第１の領域における一領域と、第２の領域と、を覆うように、フォトレジスト膜をパターニングする工程と、
パターニングされた前記フォトレジスト膜をマスクにして、前記半導体基板に、前記半導体基板の有する導電型と逆の導電型の不純物を注入する第１の不純物注入工程と、
第１の不純物注入工程により不純物が注入された半導体基板上の前記フォトレジスト膜を除去する工程と、
前記フォトレジスト膜が除去された基板の、第２の領域における前記ゲート絶縁膜を除去し、第２の領域に前記ゲート絶縁膜と異なる第２のゲート絶縁膜を形成する第２のゲート絶縁膜形成工程工程と、
第２のゲート絶縁膜が形成された基板に、ゲート電極膜を形成して、
前記半導体基板上の第１の領域における一領域に、前記ゲート絶縁膜を介して第１のゲート電極が配置され、かつ、第１のゲート電極の側面にスペースを介して、前記半導体基板上の第１の領域における一領域以外の領域に、第２のゲート電極が配置され、
さらに、第２の領域に第３のゲート電極が配置されるように、前記ゲート電極膜をパターニングする工程と、
パターニングされた前記ゲート電極膜をマスクにして、前記半導体基板の第２の領域に、前記不純物と同じ導電型の不純物を注入する第２の不純物注入工程と、
第２の不純物注入工程により不純物が注入された前記半導体基板上に絶縁膜を形成し、エッチバックすることにより、第１のゲート電極及び第２のゲート電極の側面と、第１のゲート電極と第２のゲート電極とのスペースと、第３のゲート電極の側面と、に絶縁性のスペーサを形成する工程と、
第１のゲート電極と、第２のゲート電極と、第３ゲート電極と、前記絶縁性のスペーサと、をマスクにして、前記半導体基板に、前記不純物と同じ導電型の不純物を注入する第３の不純物注入工程と、
を備える半導体装置製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１１−６６１６５（Ｐ２０１１−６６１６５Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２００９−２１５０３７（Ｐ２００９−２１５０３７）
【出願日】平成２１年９月１６日（２００９．９．１６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２１年９月１６日（２００９．９．１６）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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