半導体装置の製造方法及び半導体装置
【課題】新規なＤＴＭＯＳトランジスタの製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１領域と、第１領域に接続しこれより幅狭の第２領域と、第２領域に接続しこれより幅狭の第３領域とを含む半導体領域の画定工程、半導体領域に第１導電型不純物でウェル領域を形成する工程、ウェル領域上へのゲート絶縁膜形成工程、第３領域を幅方向に横断する第１部と、第１部から第１領域上に延びた第２部とを含むゲート電極を形成する工程、ゲート電極側面に、第２領域の一部を覆い他の一部を露出させるサイドウォールを形成する工程、第１領域及び第２領域の他の一部にゲート電極及びサイドウォールをマスクとし第２導電型不純物を注入する工程、熱処理による第２導電型不純物拡散工程、サイドウォールの一部を薬液で除去する工程、第１領域及び第２領域の他の一部へのシリサイド層形成工程を有する。
【解決手段】半導体装置の製造方法は、第１領域と、第１領域に接続しこれより幅狭の第２領域と、第２領域に接続しこれより幅狭の第３領域とを含む半導体領域の画定工程、半導体領域に第１導電型不純物でウェル領域を形成する工程、ウェル領域上へのゲート絶縁膜形成工程、第３領域を幅方向に横断する第１部と、第１部から第１領域上に延びた第２部とを含むゲート電極を形成する工程、ゲート電極側面に、第２領域の一部を覆い他の一部を露出させるサイドウォールを形成する工程、第１領域及び第２領域の他の一部にゲート電極及びサイドウォールをマスクとし第２導電型不純物を注入する工程、熱処理による第２導電型不純物拡散工程、サイドウォールの一部を薬液で除去する工程、第１領域及び第２領域の他の一部へのシリサイド層形成工程を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ゲート電極とボディ（ウェル）とが電気的に接続されたＭＯＳトランジスタであるdynamic threshold voltage ＭＯＳ（ＤＴＭＯＳ）トランジスタが開発されている。ＤＴＭＯＳトランジスタは、ウェルへの電圧印加で閾値電圧が下がることにより、低電圧でも高速動作させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９９６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、新規な構造を有するＤＴＭＯＳトランジスタ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板に、素子分離絶縁膜を形成し、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含む半導体領域を画定する工程と、前記半導体領域に第１導電型不純物を注入して、ウェル領域を形成する工程と、前記ウェル領域上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極を形成する工程と、前記ゲート電極の側面に、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜を形成する工程と、前記第１領域及び前記第２領域の前記他の一部に、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１導電型と反対の第２導電型の不純物を注入する工程と、熱処理を行って、前記第２導電型の前記不純物を拡散させる工程と、前記サイドウォール絶縁膜の一部を薬液により除去する工程と、前記サイドウォール絶縁膜の一部を前記薬液により除去した後、前記第１領域及び前記第２領域の前記他の一部に、シリサイド層を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
サイドウォール絶縁膜外側に露出した第２領域の他の一部に注入された第２導電型不純物は、熱処理により拡散して、サイドウォール絶縁膜下方に入り込む。これにより、第２領域で、サイドウォール絶縁膜の除去に伴い露出した領域を、不純物拡散領域内に収めやすくなり、サイドウォール絶縁膜外側に形成されるシリサイド層に起因する接合リークを抑制しやすくなる。
【図面の簡単な説明】
【０００７】
【図１】図１Ｐ、図１Ａ〜図１Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図２】図２Ｐ、図２Ａ〜図２Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図３】図３Ｐ、図３Ａ〜図３Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図４】図４Ｐ、図４Ａ〜図４Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図５】図５Ｐ、図５Ａ〜図５Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図６】図６Ｐ、図６Ａ〜図６Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図７】図７Ｐ、図７Ａ〜図７Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図８】図８Ｐ、図８Ａ〜図８Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図９】図９Ｐ、図９Ａ〜図９Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図１０】図１０Ｐ、図１０Ａ〜図１０Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図１１】図１１Ｐ、図１１Ａ〜図１１Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図１２】図１２Ｐ、図１２Ａ〜図１２Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図１３】図１３は、第１比較例のＤＴＭＯＳトランジスタの概略平面図である。
【図１４】図１４は、第２比較例のＤＴＭＯＳトランジスタの概略平面図である。
【図１５】図１５Ｐ、図１５Ａ１〜図１５Ａ４は、第２比較例のＤＴＭＯＳトランジスタの概略平面図及び概略断面図である。
【発明を実施するための形態】
【０００８】
本発明の実施例によるＤＴＭＯＳトランジスタについて説明する前に、まず、第１比較例及び第２比較例によるＤＴＭＯＳトランジスタについて説明する。
【０００９】
図１３は、第１比較例のＤＴＭＯＳトランジスタの概略平面図である。ｎ型ＭＯＳトランジスタを例として説明する。シリコン基板に素子分離絶縁膜１０２が形成され、素子分離絶縁膜１０２に囲まれて、矩形の半導体領域１０５が画定されている。半導体領域１０５の全体に亘り、ｐ型ウェルが形成されている。
【００１０】
半導体領域１０５上に、導電材料でゲート電極構造１０７が形成されている。ゲート電極構造１０７は、境界部分１０７ａとゲート電極部分１０７ｂを含み、境界部分１０７ａが横画に当たり、ゲート電極部分１０７ｂが縦画に当たるＴ字形状を形成する。境界部分１０７ａは、半導体領域１０５を横切って、境界部分１０７ａの一方側（紙面上側）に配置されるコンタクト領域１０５ａと、境界部分１０７ａの他方側（紙面下側）に配置されるトランジスタ領域１０５ｂとを画定する。
【００１１】
ゲート電極部分１０７ｂが、トランジスタ領域１０５ｂ上に延在し、ＭＯＳトランジスタのゲート電極を形成する。トランジスタ領域１０５ｂの、ゲート電極部分１０７ｂを挟んで両側に、ｎ型不純物が注入されて、ソース／ドレイン領域が形成されている。ソース／ドレイン領域に電気的に接続するコンタクトプラグ１１８ｔが形成されている。
【００１２】
コンタクト領域１０５ａには、ｐ型不純物が注入されている。ｎ型不純物の注入窓ＩＷｎとｐ型不純物の注入窓ＩＷｐを、破線で示す。ｎ型不純物の注入領域と、ｐ型不純物の注入領域の境界は、境界部分１０７ａの中心に画定されている。
【００１３】
コンタクト領域１０５ａ上に、ｐ型ウェルと電気的に接続するコンタクトプラグ１１８が形成されている。コンタクトプラグ１１８は、境界部分１０７ａの上方に延在し、コンタクトプラグ１１８を介してｐ型ウェルとゲート電極１０７の両方に電圧を印加することができる。このようにして、第１比較例のＤＴＭＯＳトランジスタが形成されている。
【００１４】
半導体領域１０５上に配置された境界部分１０７ａの、ｎ型不純物が注入された領域１０７Ｃ（右上りの斜線で示す）は、キャパシタ電極を形成し、トランジスタ領域１０５ｂに形成されたＭＯＳトランジスタについて寄生容量を生じる。寄生容量は、小さいことが好ましい。
【００１５】
図１４は、第２比較例のＤＴＭＯＳトランジスタの概略平面図である。第１比較例との違いについて説明する。第２比較例では、半導体領域２０５の形状が、第１比較例の半導体領域１０５の形状と異なる。
【００１６】
第２比較例の半導体領域２０５は、矩形状の第１領域２０３の幅方向中央部から、第２領域２０４が突き出した形状を有する。第１領域２０３に比べて、第２領域２０４の幅が狭い。第２領域２０４は、一定幅に形成されている。
【００１７】
ゲート電極構造２０７は、第１比較例と同様に、Ｔ字形状を有する。境界部分２０７ａが、第２領域２０４を長さ方向の途中で横切って、半導体領域２０５に、境界部分２０７ａの一方側（紙面上側）に配置されたコンタクト領域２０５ａと、境界部分２０７ａの他方側（紙面下側）に配置されたトランジスタ領域２０５ｂとを画定する。
【００１８】
第１領域２０３に、ソース／ドレイン領域に電気的に接続するコンタクトプラグ２１８ｔが形成されている。コンタクト領域２０５ａに、ｐ型ウェル及び境界部分２０７ａに電気的に接続するコンタクトプラグ２１８が形成されている。
【００１９】
第２比較例では、第１領域２０３よりも幅の狭い第２領域２０４が形成され、境界部分２０７ａが第２領域２０４上で半導体領域２０５を横切っている。これにより、半導体領域２０５上に配置された部分の境界部分２０７ａを短くできる。つまり、寄生容量を発生させるキャパシタ電極領域２０７Ｃを狭くすることができる。このようにして、寄生容量の低減が図られる。
【００２０】
次に、図１５Ｐ、図１５Ａ１〜図１５Ａ４を参照して、第２比較例のＤＴＭＯＳトランジスタに生じる課題について説明する。
【００２１】
図１５Ｐは、第２比較例のＤＴＭＯＳトランジスタの概略平面図である。図１５Ｐには、ゲート電極構造２０７の側面に形成されたサイドウォール絶縁膜２０９を、トランジスタ側について示す。サイドウォール絶縁膜２０９は、ソース／ドレイン領域形成のための不純物注入（ＳＤ注入）のマスクとして用いられる。図１５Ｐに破線で示す縁２０９ａは、ＳＤ注入時のサイドウォール絶縁膜２０９の縁を示す。
【００２２】
ＳＤ注入の後、ソース／ドレイン領域上等にシリサイド層が形成される。シリサイド層形成の前に、基板表面の自然酸化膜を除去する薬液処理が行われる。この薬液処理に伴って、サイドウォール絶縁膜２０９が後退する。図１５Ｐに実線で示す縁２０９ｂは、薬液処理による後退後のサイドウォール絶縁膜２０９の縁を示す。
【００２３】
図１５Ａ１〜図１５Ａ４は、図１５Ｐにおける第１領域２０３と境界部分２０７ａとの間で、第２領域２０４を横切るＡＡ´断面図であり、第２比較例のＤＴＭＯＳの製造工程を示す。
【００２４】
図１５Ａ１は、ＳＤ注入工程を示す。ＳＤ注入に先立って、ｐ型ウェルｐｗに、ゲート電極部分２０７ｂをマスクとしてｎ型不純物が注入され、エクステンション領域２０８が形成されている。
【００２５】
エクステンション領域２０８の形成後、ゲート電極部分２０７ｂの側面にサイドウォール絶縁膜２０９が形成される。ゲート電極部分２０７ｂは、第２領域２０４の幅内に収まる幅であるが、ＳＤ注入時のサイドウォール絶縁膜２０９は、全体の幅（ゲート電極部分２０７ｂを挟んで一方の縁２０９ａから他方の縁２０９ａまでの幅）が、第２領域２０４の幅よりも広い。つまり、サイドウォール絶縁膜２０９の縁２０９ａは、第２領域２０４の外側の素子分離絶縁膜２０２上に掛かっている。
【００２６】
第１領域２０３と境界部分２０７ａとの間で、ＳＤ注入工程で注入されるｎ型不純物は、半導体領域ではなく素子分離絶縁膜２０２に注入されて、不純物の注入された絶縁膜部分２０２ｎが形成される。
【００２７】
図１５Ａ２は、不純物の活性化アニール工程を示す。ＳＤ注入工程で絶縁膜部分２０２ｎに注入されたｎ型不純物は、活性化アニールでほとんど拡散しない。
【００２８】
図１５Ａ３は、自然酸化膜除去の薬液処理工程を示す。薬液処理工程に伴って、サイドウォール絶縁膜２０９が後退して、第２領域２０４に形成されたエクステンション領域２０８が露出する。
【００２９】
図１５Ａ４は、シリサイド形成工程を示す。露出した第２領域２０４に、エクステンション領域２０８に重なってシリサイド層２１４が形成されるとともに、ゲート電極部分２０７ｂの上面に、シリサイド層２１４ｇが形成される。
【００３０】
第２領域２０４に形成されたシリサイド層２１４は、エクステンション領域２０８よりも深く入り込む。これに起因して、ｐ型ウェルｐｗとシリサイド層２１４とが接触し、接合リークが増える。図１５Ｐに、第１領域２０３と境界部分２０７ａとの間で、エクステンション領域２０８よりも深く入り込んで形成されたシリサイド層２１４を、右上りのハッチングで示す。
【００３１】
なお、第１領域２０３では、ＳＤ注入により、サイドウォール絶縁膜２０９の外側のｐ型ウェルに不純物が注入されて、エクステンション領域２０８よりも高濃度で深いソース／ドレイン領域が形成される。さらに、ソース／ドレイン領域に注入された不純物は、活性化アニールにより拡散する。第１領域２０３には、ＳＤ注入による不純物が添加された領域よりも浅く、シリサイド層を形成することができる。これにより、第１領域２０３では、上述のような接合リークが抑制されている。
【００３２】
次に、本発明の実施例によるＤＴＭＯＳトランジスタについて説明する。図１Ｐ、図１Ａ、図１Ｂ、図１Ｃ〜図１２Ｐ、図１２Ａ、図１２Ｂ、図１２Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。平面図に「Ｐ」を付し、平面図のＡＡ´断面、ＢＢ´断面、ＣＣ´断面に、それぞれ「Ａ」、「Ｂ」、「Ｃ」を付す。代表として１つ分のＤＴＭＯＳトランジスタを図示して説明を進めるが、同一ウエハ上に並んで、同様の構造の多数のＤＴＭＯＳトランジスタが同時形成される。ｎ型ＭＯＳトランジスタの形成を例として説明を続ける。
【００３３】
図１Ｐ、図１Ａ〜図１Ｃを参照する。半導体基板１、例えばｐ型シリコン基板に、例えばシャロートレンチアイソレーション（ＳＴＩ）により、素子分離絶縁膜２を形成し、素子分離絶縁膜２に囲まれた半導体領域５を画定する。例えば、ＳＴＩによる素子分離絶縁膜２の厚さは、３００ｎｍ〜４００ｎｍ程度である。
【００３４】
半導体領域５は、第１領域３と第２領域４とを含む。第１領域３は、例えば、幅ｗ３が３００ｎｍ〜５００ｎｍ程度の矩形状である。第２領域４は、第１領域３の幅方向中央部から突き出した形状で配置され、第１領域３より幅が狭い。
【００３５】
この実施例では、第２領域４を、主部分４ａと、主部分４ａを第１領域３に接続する接続部分４ｂとで形成している。主部分４ａを、第１領域３よりも幅の狭い矩形状とし、接続部分４ｂを、第１領域３に近づくにつれ幅が広くなる台形状としている。主部分４ａの幅ｗ４ａは、例えば１００ｎｍ〜１５０ｎｍ程度であり、接続部分４ｂの中央部の幅４ｗｂは、例えば２００ｎｍ〜２５０ｎｍ程度である。
【００３６】
図２Ｐ、図２Ａ〜図２Ｃを参照する。半導体領域５の全体を露出する注入窓ＩＷ１を持つレジストパターンＲＰ１を形成する。レジストパターンＲＰ１をマスクとして、例えば、Ｐを加速エネルギ３００ｋｅＶ〜４００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、素子分離絶縁膜２よりも深いｎ型ウェルｎｗを形成する。
【００３７】
そして、例えば、Ｂを加速エネルギ３０ｋｅＶ〜６０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、素子分離絶縁膜２よりも浅いｐ型ウェルｐｗを形成する。さらに、例えば、Ｂを加速エネルギ５ｋｅＶ〜２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、チャネル注入を行なう。その後、レジストパターンＲＰ１を除去する。
【００３８】
同一ウエハ上に形成された各半導体領域５のｐ型ウェルｐｗに、ｎ型のＤＴＭＯＳトランジスタが形成される。ＤＴＭＯＳトランジスタ同士は、ｎ型ウェルｎｗにより、相互に電気的に分離される。
【００３９】
図３Ｐ、図３Ａ〜図３Ｃを参照する。半導体領域５上に、例えば、熱酸化により厚さ１ｎｍ〜２ｎｍの酸化シリコン膜を成長させて、ゲート絶縁膜６を形成する。次に、基板１の全面上に、例えば、化学気相堆積（ＣＶＤ）でポリシリコン膜を厚さ７０ｎｍ〜１５０ｎｍ堆積する。
【００４０】
ポリシリコン膜上に、ゲート電極構造７の形状のレジストパターンを形成し、このレジストパターンをマスクとしポリシリコン膜をパターニングして、ゲート電極構造７を残す。このエッチングにより、ゲート電極構造７の外側のゲート絶縁膜６も除去される。その後、このレジストパターンを除去する。
【００４１】
ゲート電極構造７（ゲート電極７）は、境界部分７ａとゲート電極部分７ｂとを含む。境界部分７ａは、第２領域４の主部分４ａを幅方向に横切って、半導体領域５に、境界部分７ａの一方側（紙面上側）に配置されたコンタクト領域５ａと、境界部分７ａの他方側（紙面下側）に配置されたトランジスタ領域５ｂとを画定する。
【００４２】
トランジスタ領域５ｂに含まれる第２領域４の部分（境界領域７ａより第１領域３側の主部分４ａ及び接続部分４ｂ）を、付随トランジスタ領域４ｃと呼ぶこととする。トランジスタ領域５ｂは、第１領域３と付随トランジスタ領域４ｃとを含む。以下、付随トランジスタ領域４ｃに対して、第１領域３を、主トランジスタ領域３と呼ぶこともある。境界部分７ａは、（主部分４ａを横切る方向を長さ方向として）例えば、幅１００ｎｍ〜２００ｎｍである。
【００４３】
ゲート電極部分７ｂは、境界部分７ａの長さ方向中央部からトランジスタ領域５ｂ上に延在し、トランジスタ領域５ｂに形成されるＭＯＳトランジスタのゲート電極を形成する。なお、ゲート電極部分７ｂの延在方向との直交方向を、主トランジスタ領域３の幅方向としている。ゲート電極部分７ｂの幅（ゲート長）は、例えば５０ｎｍである。ゲート電極部分７ｂは、第２領域４の主部分４ａ及び接続部分４ｂの幅より狭く、付随トランジスタ領域４ｃの幅内に配置されている。境界部分７ａとゲート電極部分７ｂとが、Ｔ字形状のゲート電極構造７を形成する。
【００４４】
ＡＡ´断面は、コンタクト領域５ａを横切る断面であり、ＢＢ´断面は、接続部分４ｂで付随トランジスタ領域４ｃを横切る断面であり、ＣＣ´断面は、主トランジスタ領域３を横切る断面である。
【００４５】
本実施例のＤＴＭＯＳトランジスタにおいても、第２比較例と同様に、第１領域３よりも幅の狭い第２領域４上で、境界部分７ａが半導体領域５を横切っている。これにより、寄生容量の低減が図られている。
【００４６】
図４Ｐ、図４Ａ〜図４Ｃを参照する。半導体領域５のトランジスタ領域５ｂを露出する注入窓ＩＷ２を持ち、コンタクト領域５ａを覆うレジストパターンＲＰ２を形成する。注入窓ＩＷ２のコンタクト側の縁（そして、図６Ｐ等、図７Ｐ等を参照して後述するｎ型不純物注入の注入窓ＩＷ３とｐ型不純物注入の注入窓ＩＷ４との境界）は、境界部分７ａの幅内、例えば中心に配置される。
【００４７】
レジストパターンＲＰ２及びゲート電極構造７をマスクとして、例えば、Ｂを加速エネルギ５ｋｅＶ〜２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、または例えば、Ｉｎを加速エネルギ２０ｋｅＶ〜７０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、ポケット注入を行なう。
【００４８】
そして、例えば、Ａｓを加速エネルギ１ｋｅＶ〜４ｋｅＶ、ドーズ量５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２で注入して、エクステンション領域８を形成する。その後、レジストパターンＲＰ２を除去する。
【００４９】
図５Ｐ、図５Ａ〜図５Ｃを参照する。ゲート電極構造７を覆って、基板１の全面上に、例えば、ＣＶＤ（成膜温度４００℃〜６００℃）で酸化シリコン膜を厚さ５０ｎｍ〜１００ｎｍ堆積する。この酸化シリコン膜を異方性ドライエッチングでエッチングして、ゲート電極構造７の側面上にサイドウォール絶縁膜９を残す。サイドウォール絶縁膜９の厚さは、例えば５０ｎｍ〜１００ｎｍである。なお、酸化シリコン膜の替わりに、例えば、ＣＶＤ（成膜温度４００℃〜６００℃）で形成した窒化シリコン膜を用いてサイドウォール絶縁膜９を形成することもできる。
【００５０】
図５Ｐに示すように、サイドウォール絶縁膜９の全体的な幅（ゲート電極構造７を挟んで一方の縁から他方の縁までの幅）は、境界部分７ａで広く、境界部分７ａとゲート電極部分７ｂとの接続部で狭くなり、ゲート電極部分７ｂが延在している部分で一定となる。ゲート電極部分７ｂの延在部分での、サイドウォール絶縁膜９の全体的な幅は、第２領域４の主部分４ａの幅よりも広い。
【００５１】
一方、付随トランジスタ領域４ｃは、接続部分４ｂで、主トランジスタ領域３側ほど幅が広がっている。付随トランジスタ領域４ｃの幅が広がることにより、サイドウォール絶縁膜９の縁と、付随トランジスタ領域４ｃの縁とが、交差する。交差位置ＩＳよりコンタクト側では、サイドウォール絶縁膜９の全体的な幅が、第２領域４の幅より広く、交差位置ＩＳよりトランジスタ側では、サイドウォール絶縁膜９の全体的な幅が、第２領域４の幅より狭くなる。これにより、第２領域４は、第１領域３との接続部分４ｂで、サイドウォール絶縁膜９の外側にはみ出した（露出した）領域ＰＡを持つ。
【００５２】
図５ＢのＢＢ´断面は、交差位置ＩＳより少しコンタクト側を横切っており、サイドウォール絶縁膜９の全体的な幅が、第２領域４の幅よりも広い部分を示す。ＢＢ´断面では、サイドウォール絶縁膜９の外側端部が、素子分離絶縁膜２上に掛かっている。
【００５３】
図６Ｐ、図６Ａ〜図６Ｃを参照する。トランジスタ領域５ｂを露出する注入窓ＩＷ３を持ち、コンタクト領域５ａを覆うレジストパターンＲＰ３を形成する。
【００５４】
レジストパターンＲＰ３、ゲート電極構造７、及びサイドウォール絶縁膜９をマスクとして、例えば、Ｐを加速エネルギ４ｋｅＶ〜１０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜１×１０１６ｃｍ−２で注入し、エクステンション領域８よりも高濃度で深いｎ＋型領域であるソース／ドレイン領域１０を形成する（ＳＤ注入）。
【００５５】
付随トランジスタ領域４ｃのはみ出した領域ＰＡにも、不純物が注入される。ＳＤ注入により、はみ出した領域ＰＡに形成される不純物注入領域も、ソース／ドレイン領域１０と呼ぶこととする。
【００５６】
なお、注入窓ＩＷ３内に露出しマスクとした部分のゲート電極構造７及びサイドウォール絶縁膜９にも、ｎ型不純物が注入される。その後、レジストパターンＲＰ３を除去する。
【００５７】
図６Ｃ及び図６Ｐに示すように、主トランジスタ領域３において、サイドウォール絶縁膜９の外側のｐ型ウェルｐｗにｎ型不純物が注入されて、ソース／ドレイン領域１０が形成される。ｐ型ウェルｐｗより外側の素子分離絶縁膜２中にも、同時に、ｎ型不純物が注入されて、ｎ型不純物の注入された絶縁膜部分２ｎが形成される。
【００５８】
図６Ｂ及び図６Ｐに示すように、ＢＢ´断面では、サイドウォール絶縁膜９の外側の端が、素子分離絶縁膜２上に掛かっているので、ｎ型不純物は、サイドウォール絶縁膜９の外側の素子分離絶縁膜２上に注入されて、ｎ型不純物の注入された絶縁膜部分２ｎが形成される。
【００５９】
図７Ｐ、図７Ａ〜図７Ｃを参照する。コンタクト領域５ａを露出する注入窓ＩＷ４を持ち、トランジスタ領域５ｂを覆うレジストパターンＲＰ４を形成する。レジストパターンＲＰ４、ゲート電極構造７、及びサイドウォール絶縁膜９をマスクとして、例えば、Ｂを加速エネルギ２ｋｅＶ〜５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜１×１０１６ｃｍ−２で注入する。
【００６０】
図７Ａ及び図７Ｐに示すように、コンタクト領域５ａのｐ型ウェルｐｗにｐ＋型領域１１が形成される。ｐ型ウェルｐｗより外側の素子分離絶縁膜２中にも、ｐ型不純物が注入されて、ｐ型不純物の注入された絶縁膜部分２ｐが形成される。なお、注入窓ＩＷ４内に露出しマスクとした部分のゲート電極構造７及びサイドウォール絶縁膜９にも、ｐ型不純物が注入される。その後、レジストパターンＲＰ４を除去する。
【００６１】
なお、本実施例では、ｎ型ＭＯＳトランジスタのみ形成する例を示しているが、同一ウエハ上に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタを同時形成することもできる。このような場合は、ｐ型ＭＯＳトランジスタのソース／ドレイン領域を形成するｐ型不純物注入工程を流用して、ｐ＋型領域１１を形成することができる。
【００６２】
図８Ｐ、図８Ａ〜図８Ｃを参照する。ラピッドサーマルアニーリング（ＲＴＡ）により、例えば、１０００℃〜１１００℃で３秒以内の熱処理を行って、注入されたｎ型不純物及びｐ型不純物の活性化アニールを行なう。活性化アニールにより、注入された不純物が、例えば３０ｎｍ〜６０ｎｍ拡散する。
【００６３】
ソース／ドレイン領域１０に注入されたｎ型不純物と、ｐ＋型領域１１に注入されたｐ型不純物は拡散して、ソース／ドレイン領域１０とｐ＋型領域１１が、それぞれ、面内方向及び深さ方向に拡がる。ソース／ドレイン領域１０とｐ＋型領域１１の、拡散で拡がった部分を、それぞれ、拡散領域１０ｄ、拡散領域１１ｄと呼ぶこととする。
【００６４】
拡散領域１０ｄと拡散領域１１ｄは、それぞれ、サイドウォール絶縁膜９の下方に入り込み、拡散領域１０ｄと拡散領域１１ｄの縁の形状は、それぞれ、サイドウォール絶縁膜９の縁の形状に整合する。図８Ｐにおいて、サイドウォール絶縁膜９の下方に入り込んだ部分の拡散領域１０ｄ及び拡散領域１１ｄを、それぞれ、右上り、左上りのハッチングで示す。また、不純物の拡散の方向を矢印で示す。
【００６５】
図８Ｃ及び図８Ｐに示すように、主トランジスタ領域３では、サイドウォール絶縁膜９の側方外側に不純物が注入されてソース／ドレイン領域１０が形成されており、不純物が、横方向に拡散してサイドウォール絶縁膜９の下方に入り込む。
【００６６】
図８Ｂ及び図８Ｐに示すように、ＢＢ´断面を示した位置の付随トランジスタ領域４ｃでは、サイドウォール絶縁膜９の側方外側にはソース／ドレイン領域１０が形成されていない。従って、サイドウォール絶縁膜９の側方外側のソース／ドレイン領域１０からの不純物拡散は生じない。なお、素子分離絶縁膜部分２ｎに注入された不純物は、ほとんど拡散しない。
【００６７】
しかし、ＢＢ´断面を示した位置の少し主トランジスタ領域３側に、付随トランジスタ領域４ｃのはみ出した領域ＰＡが形成されており、はみ出した領域ＰＡにもＳＤ注入により不純物が注入されている。はみ出した領域ＰＡに注入された不純物が、付随トランジスタ領域４ｃの縁に沿って、紙面上方に拡散することにより、ＢＢ´断面を示した位置でも、拡散領域１０ｄを形成することができる。
【００６８】
図９Ｐ、図９Ａ〜図９Ｃを参照する。後のシリサイド層形成の前処理として、基板１の表面に形成された自然酸化シリコン膜を、例えば希フッ酸による薬液処理で除去する。この薬液処理に伴って、サイドウォール絶縁膜９が後退する。例えば、熱酸化膜６ｎｍ相当がエッチングされる条件を適用すると、不純物が高濃度に注入された低温形成サイドウォール絶縁膜９は、２５ｎｍ〜３０ｎｍ程度エッチングされる。
【００６９】
なお、サイドウォール絶縁膜９のエッチング量は、膜種、成膜温度、注入不純物量、不純物種により変化しうる。例えば、ｎ型ＭＯＳトランジスタ形成で注入されるＰが高濃度に注入された膜は、エッチングされやすくなり、一方、ｐ型ＭＯＳトランジスタ形成で注入されるＢが注入された膜は、エッチングされにくくなる場合もある。
【００７０】
例えば４００℃〜６００℃の低温で成膜されたサイドウォール絶縁膜は、例えば７００℃や８００℃の高温で成膜されたものに比べて、エッチングされやすい。成膜温度を７００℃等に上げれば、サイドウォール絶縁膜のエッチングを抑えることができるが、不純物を拡散させてしまうためにトランジスタの性能低下を招く。不純物注入から活性化アニールまでのプロセス温度は、低温に保たれることが好ましい。
【００７１】
図９Ｐ等において、後退前のサイドウォール絶縁膜９の形状を破線で示し、後退後のサイドウォール絶縁膜９の形状を実線で示す。図９Ｐに示すように、後退後のサイドウォール絶縁膜９の縁の形状は、後退前のサイドウォール絶縁膜９の縁の形状に整合する。
【００７２】
サイドウォール絶縁膜９の後退に伴い、後退前にサイドウォール絶縁膜９で覆われていた部分のコンタクト領域５ａ及びトランジスタ領域５ｂが露出する。自然酸化膜を除去する薬液処理は、サイドウォール絶縁膜９の後退幅が、特にトランジスタ領域５ｂにおける不純物の拡散幅より短い条件で行われる。つまり、特にトランジスタ領域５ｂにおいて、サイドウォール絶縁膜９の後退で露出した部分ＥＸを、ソース／ドレイン領域１０から不純物が拡散した拡散領域１０ｄ内に収める。
【００７３】
図９Ｂ及び図９Ｐに示すように、サイドウォール絶縁膜９の外側にはみ出した領域ＰＡは、サイドウォール絶縁膜９の後退により拡大し、サイドウォール絶縁膜９の後退後のＢＢ´断面は、はみ出した領域ＰＡの拡大部分を横切る。はみ出した領域ＰＡの拡大部分は、不純物の拡散領域１０ｄ内に収まる。
【００７４】
図１０Ｐ、図１０Ａ〜図１０Ｃを参照する。ゲート電極構造７及びサイドウォール絶縁膜９を覆って、基板１の全面上に、シリサイド層を形成するための金属膜を形成する。例えば、スパッタリングにより、コバルト膜１２を厚さ５ｎｍ程度堆積し、さらにコバルト膜１２上に窒化チタン膜１３を厚さ１５ｎｍ程度堆積する。
【００７５】
図１１Ｐ、図１１Ａ〜図１１Ｃを参照する。ＲＴＡにより、例えば、５５０℃、３０秒程度の熱処理を行うことで、シリサイド化を行う。次に、硫酸と過酸化水素水との混合薬液 （ＳＰＭ液）でのウェットエッチングにより、窒化チタン膜１３およびコバルト膜１２の未反応部分を除去し、半導体領域５に形成されたシリサイド層１４、及びゲート電極構造７に形成されたシリサイド層１４ｇを残す。未反応部分を除去後、ＲＴＡにより、窒素雰囲気中で７００℃、３０秒程度の追加熱処理を行い、シリサイド層１４及び１４ｇを低抵抗化する。
【００７６】
サイドウォール絶縁膜９の外側に露出した半導体領域５の全面上に、シリサイド層１４が形成される。サイドウォール絶縁膜９の近傍のシリサイド層１４は、トランジスタ領域５ｂでは拡散領域１０ｄ上に形成され、コンタクト領域５ａでは拡散領域１１ｄ上に形成される。なお、シリサイド層にコバルトシリサイドを用いる例を説明しているが、その他例えば、ニッケルシリサイド等を用いることもできる。
【００７７】
図１１Ｂ及び図１１Ｐに示すように、接続部分４ｂがはみ出した領域ＰＡに形成されるシリサイド層１４も、拡散領域１０ｄ上に形成することができる。
【００７８】
拡散領域１０ｄ及び拡散領域１１ｄは、シリサイド層１４よりも基板１の深い位置まで達している。従って、トランジスタ領域５ｂの全面について、特に、付随トランジスタ領域４ｃについて、シリサイド層１４がｐ型ウェルｐｗまで到達することに起因する接合リークが抑制される。
【００７９】
図１２Ｐ、図１２Ａ〜図１２Ｃを参照する。ゲート電極構造７及びサイドウォール絶縁膜９を覆って、基板１の全面上に、例えば、ＣＶＤで、窒化シリコンを厚さ５０ｎｍ〜１００ｎｍ堆積して、エッチングストッパ膜１５を形成する。エッチングストッパ膜１５上に、例えば、ＣＶＤで酸化シリコンを厚さ３００ｎｍ〜６００ｎｍ堆積して、層間絶縁膜１６を形成する。
【００８０】
層間絶縁膜１６の上面を化学機械研磨（ＣＭＰ）で平坦化した後、フォトリソグラフィ及びエッチングにより、コンタクトホール１７ｔ及び１７を形成する。コンタクトホール１７ｔは、主トランジスタ領域３上に配置され、コンタクトホール１７は、コンタクト領域５ａ上から境界部分７ａ上に延在して配置される。
【００８１】
その後、コンタクトホール１７ｔ及び１７内に、窒化チタン膜を介しタングステンにより、コンタクトプラグ１８ｔ及び１８を形成する。コンタクトプラグ１８ｔが、ＭＯＳトランジスタのソース／ドレイン領域１０に電気的に接続する。コンタクトプラグ１８が、ｐ型ウェルｐｗ及びゲート電極構造７に電気的に接続する。このようにして、実施例によるＤＴＭＯＳトランジスタが形成される。
【００８２】
以上説明したように、本実施例によれば、第２領域４の第１領域３への接続部分４ｂに、サイドウォール絶縁膜９の外側にはみ出した領域ＰＡが設けられる。境界部７ａより第１領域３側に配置される第２領域４（付随トランジスタ領域４ｃ）の幅を、第１領域３側ほど広く形成することにより、このような、はみ出した領域ＰＡを得ることができる。はみ出した領域ＰＡに、ＳＤ注入で不純物が注入され、はみ出した領域ＰＡに注入された不純物が、活性化アニールで拡散する。
【００８３】
これにより、付随トランジスタ領域４ｃにおいて、サイドウォール絶縁膜９の後退で露出した半導体領域ＥＸを、ＳＤ注入で注入された不純物の拡散領域１０ｄ内に収めることが容易になり、サイドウォール絶縁膜９の外側に形成されるシリサイド層１４に起因する接合リークを抑制することができる。
【００８４】
なお、ｎ型ＭＯＳトランジスタの形成を実施例として説明したが、説明中の導電型を反転させて、ｐ型ＭＯＳトランジスタを形成することもできる。
【００８５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８６】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板に、素子分離絶縁膜を形成し、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含む半導体領域を画定する工程と、
前記半導体領域に第１導電型不純物を注入して、ウェル領域を形成する工程と、
前記ウェル領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極を形成する工程と、
前記ゲート電極の側面に、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜を形成する工程と、
前記第１領域及び前記第２領域の前記他の一部に、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１導電型と反対の第２導電型の不純物を注入する工程と、
熱処理を行って、前記第２導電型の前記不純物を拡散させる工程と、
前記サイドウォール絶縁膜の一部を薬液により除去する工程と、
前記サイドウォール絶縁膜の一部を前記薬液により除去した後、前記第１領域及び前記第２領域の前記他の一部に、シリサイド層を形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記第２領域は、前記第１領域側ほど幅が広くなっている付記１に記載の半導体装置の製造方法。
（付記３）
前記サイドウォール絶縁膜の一部を薬液により除去する工程は、前記サイドウォール絶縁膜の除去により露出する前記第２領域の部分が、前記熱処理により前記不純物が拡散した領域内に収まるように、前記サイドウォール絶縁膜の一部を除去する付記１または２に記載の半導体装置の製造方法。
（付記４）
前記サイドウォール絶縁膜を形成する工程で形成された時点の前記サイドウォール絶縁膜の縁は、前記第２領域の縁と交差して、交差位置より前記第１領域側で、前記第２領域の他の一部が露出する付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記第２領域の前記他の一部に形成されるシリサイド層は、前記不純物の拡散領域よりも浅く形成される付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
さらに、
前記第３領域及び前記ゲート電極に電気的に接続する導電部材を形成する工程を有する付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記導電部材を形成する工程は、前記第１領域に電気的に接続する導電部材も形成する付記６に記載の半導体装置の製造方法。
（付記８）
前記シリサイド層を形成する工程は、前記第３領域にもシリサイド層を形成する付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
さらに、
前記サイドウォール絶縁膜を形成する工程の前に、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして注入される前記不純物よりも浅く、前記第１領域及び前記第２領域に、前記ゲート電極をマスクとして、前記第２導電型の不純物を注入する工程を有する付記１〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
前記第２部は、前記第１部が横断する前記第３領域の幅よりも狭く、前記第２領域及び前記第３領域の幅内に配置される付記１〜９のいずれか１つに記載の半導体装置の製造方法。
（付記１１）
前記ゲート電極は、前記第１部と前記第２部とがＴ字形状をなす付記１〜１０のいずれか１つに記載の半導体装置の製造方法。
（付記１２）
半導体基板中に素子分離絶縁膜により画定され、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含み、第１導電型不純物が注入された半導体領域と、
前記半導体領域上方に形成され、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極と、
前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
前記ゲート電極の側面に形成され、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜と、
前記第１領域及び前記第２領域のうち、前記サイドウォール絶縁膜の外側とともに前記サイドウォール絶縁膜の下方にも形成され、前記第１導電型と逆の第２導電型の不純物が添加された不純物領域と、
前記第１領域及び前記第２領域のうち、前記サイドウォール絶縁膜の外側に形成されたシリサイド層と、
前記第３領域及び前記ゲート電極に電気的に接続する導電部材と、
前記第１領域に電気的に接続する導電部材と
を有する半導体装置。
（付記１３）
前記第２領域は、前記第１領域側ほど幅が広くなっている付記１２に記載の半導体装置。
（付記１４）
前記サイドウォール絶縁膜の縁は、前記第２領域の縁と交差して、交差位置より前記第１領域側で、前記第２領域の前記他の一部が露出している付記１２または１３に記載の半導体装置。
（付記１５）
前記第２部は、前記第１部が横切る前記第３領域の幅よりも狭く、前記第２領域及び前記第３領域の幅内に配置される付記１２〜１４のいずれか１つに記載の半導体装置。
（付記１６）
前記ゲート電極は、前記第１部と前記第２部とがＴ字形状をなす付記１２〜１５のいずれか１つに記載の半導体装置。
【符号の説明】
【００８７】
１ 半導体基板
２ 素子分離絶縁膜
３ 第１領域（主トランジスタ領域）
４ 第２領域
４ａ 主部分
４ｂ 接続部分
４ｃ 付随トランジスタ領域
５ 半導体領域
５ａ コンタクト領域
５ｂ トランジスタ領域
６ ゲート絶縁膜
７ ゲート電極構造
７ａ 境界部分
７ｂ ゲート電極部分
８ エクステンション領域
９ サイドウォール絶縁膜
１０ ソース／ドレイン領域
１０ｄ 拡散領域
１１ ｐ＋型領域
１１ｄ 拡散領域
１２ コバルト膜
１３ 窒化チタン膜
１４、１４ｇ シリサイド層
１５ エッチングストッパ膜
１６ 層間絶縁膜
１７、１７ｔ コンタクトホール
１８、１８ｔ コンタクトプラグ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ゲート電極とボディ（ウェル）とが電気的に接続されたＭＯＳトランジスタであるdynamic threshold voltage ＭＯＳ（ＤＴＭＯＳ）トランジスタが開発されている。ＤＴＭＯＳトランジスタは、ウェルへの電圧印加で閾値電圧が下がることにより、低電圧でも高速動作させることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９９６３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、新規な構造を有するＤＴＭＯＳトランジスタ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、半導体基板に、素子分離絶縁膜を形成し、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含む半導体領域を画定する工程と、前記半導体領域に第１導電型不純物を注入して、ウェル領域を形成する工程と、前記ウェル領域上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極を形成する工程と、前記ゲート電極の側面に、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜を形成する工程と、前記第１領域及び前記第２領域の前記他の一部に、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１導電型と反対の第２導電型の不純物を注入する工程と、熱処理を行って、前記第２導電型の前記不純物を拡散させる工程と、前記サイドウォール絶縁膜の一部を薬液により除去する工程と、前記サイドウォール絶縁膜の一部を前記薬液により除去した後、前記第１領域及び前記第２領域の前記他の一部に、シリサイド層を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
サイドウォール絶縁膜外側に露出した第２領域の他の一部に注入された第２導電型不純物は、熱処理により拡散して、サイドウォール絶縁膜下方に入り込む。これにより、第２領域で、サイドウォール絶縁膜の除去に伴い露出した領域を、不純物拡散領域内に収めやすくなり、サイドウォール絶縁膜外側に形成されるシリサイド層に起因する接合リークを抑制しやすくなる。
【図面の簡単な説明】
【０００７】
【図１】図１Ｐ、図１Ａ〜図１Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図２】図２Ｐ、図２Ａ〜図２Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図３】図３Ｐ、図３Ａ〜図３Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図４】図４Ｐ、図４Ａ〜図４Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図５】図５Ｐ、図５Ａ〜図５Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図６】図６Ｐ、図６Ａ〜図６Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図７】図７Ｐ、図７Ａ〜図７Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図８】図８Ｐ、図８Ａ〜図８Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図９】図９Ｐ、図９Ａ〜図９Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図１０】図１０Ｐ、図１０Ａ〜図１０Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図１１】図１１Ｐ、図１１Ａ〜図１１Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図１２】図１２Ｐ、図１２Ａ〜図１２Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。
【図１３】図１３は、第１比較例のＤＴＭＯＳトランジスタの概略平面図である。
【図１４】図１４は、第２比較例のＤＴＭＯＳトランジスタの概略平面図である。
【図１５】図１５Ｐ、図１５Ａ１〜図１５Ａ４は、第２比較例のＤＴＭＯＳトランジスタの概略平面図及び概略断面図である。
【発明を実施するための形態】
【０００８】
本発明の実施例によるＤＴＭＯＳトランジスタについて説明する前に、まず、第１比較例及び第２比較例によるＤＴＭＯＳトランジスタについて説明する。
【０００９】
図１３は、第１比較例のＤＴＭＯＳトランジスタの概略平面図である。ｎ型ＭＯＳトランジスタを例として説明する。シリコン基板に素子分離絶縁膜１０２が形成され、素子分離絶縁膜１０２に囲まれて、矩形の半導体領域１０５が画定されている。半導体領域１０５の全体に亘り、ｐ型ウェルが形成されている。
【００１０】
半導体領域１０５上に、導電材料でゲート電極構造１０７が形成されている。ゲート電極構造１０７は、境界部分１０７ａとゲート電極部分１０７ｂを含み、境界部分１０７ａが横画に当たり、ゲート電極部分１０７ｂが縦画に当たるＴ字形状を形成する。境界部分１０７ａは、半導体領域１０５を横切って、境界部分１０７ａの一方側（紙面上側）に配置されるコンタクト領域１０５ａと、境界部分１０７ａの他方側（紙面下側）に配置されるトランジスタ領域１０５ｂとを画定する。
【００１１】
ゲート電極部分１０７ｂが、トランジスタ領域１０５ｂ上に延在し、ＭＯＳトランジスタのゲート電極を形成する。トランジスタ領域１０５ｂの、ゲート電極部分１０７ｂを挟んで両側に、ｎ型不純物が注入されて、ソース／ドレイン領域が形成されている。ソース／ドレイン領域に電気的に接続するコンタクトプラグ１１８ｔが形成されている。
【００１２】
コンタクト領域１０５ａには、ｐ型不純物が注入されている。ｎ型不純物の注入窓ＩＷｎとｐ型不純物の注入窓ＩＷｐを、破線で示す。ｎ型不純物の注入領域と、ｐ型不純物の注入領域の境界は、境界部分１０７ａの中心に画定されている。
【００１３】
コンタクト領域１０５ａ上に、ｐ型ウェルと電気的に接続するコンタクトプラグ１１８が形成されている。コンタクトプラグ１１８は、境界部分１０７ａの上方に延在し、コンタクトプラグ１１８を介してｐ型ウェルとゲート電極１０７の両方に電圧を印加することができる。このようにして、第１比較例のＤＴＭＯＳトランジスタが形成されている。
【００１４】
半導体領域１０５上に配置された境界部分１０７ａの、ｎ型不純物が注入された領域１０７Ｃ（右上りの斜線で示す）は、キャパシタ電極を形成し、トランジスタ領域１０５ｂに形成されたＭＯＳトランジスタについて寄生容量を生じる。寄生容量は、小さいことが好ましい。
【００１５】
図１４は、第２比較例のＤＴＭＯＳトランジスタの概略平面図である。第１比較例との違いについて説明する。第２比較例では、半導体領域２０５の形状が、第１比較例の半導体領域１０５の形状と異なる。
【００１６】
第２比較例の半導体領域２０５は、矩形状の第１領域２０３の幅方向中央部から、第２領域２０４が突き出した形状を有する。第１領域２０３に比べて、第２領域２０４の幅が狭い。第２領域２０４は、一定幅に形成されている。
【００１７】
ゲート電極構造２０７は、第１比較例と同様に、Ｔ字形状を有する。境界部分２０７ａが、第２領域２０４を長さ方向の途中で横切って、半導体領域２０５に、境界部分２０７ａの一方側（紙面上側）に配置されたコンタクト領域２０５ａと、境界部分２０７ａの他方側（紙面下側）に配置されたトランジスタ領域２０５ｂとを画定する。
【００１８】
第１領域２０３に、ソース／ドレイン領域に電気的に接続するコンタクトプラグ２１８ｔが形成されている。コンタクト領域２０５ａに、ｐ型ウェル及び境界部分２０７ａに電気的に接続するコンタクトプラグ２１８が形成されている。
【００１９】
第２比較例では、第１領域２０３よりも幅の狭い第２領域２０４が形成され、境界部分２０７ａが第２領域２０４上で半導体領域２０５を横切っている。これにより、半導体領域２０５上に配置された部分の境界部分２０７ａを短くできる。つまり、寄生容量を発生させるキャパシタ電極領域２０７Ｃを狭くすることができる。このようにして、寄生容量の低減が図られる。
【００２０】
次に、図１５Ｐ、図１５Ａ１〜図１５Ａ４を参照して、第２比較例のＤＴＭＯＳトランジスタに生じる課題について説明する。
【００２１】
図１５Ｐは、第２比較例のＤＴＭＯＳトランジスタの概略平面図である。図１５Ｐには、ゲート電極構造２０７の側面に形成されたサイドウォール絶縁膜２０９を、トランジスタ側について示す。サイドウォール絶縁膜２０９は、ソース／ドレイン領域形成のための不純物注入（ＳＤ注入）のマスクとして用いられる。図１５Ｐに破線で示す縁２０９ａは、ＳＤ注入時のサイドウォール絶縁膜２０９の縁を示す。
【００２２】
ＳＤ注入の後、ソース／ドレイン領域上等にシリサイド層が形成される。シリサイド層形成の前に、基板表面の自然酸化膜を除去する薬液処理が行われる。この薬液処理に伴って、サイドウォール絶縁膜２０９が後退する。図１５Ｐに実線で示す縁２０９ｂは、薬液処理による後退後のサイドウォール絶縁膜２０９の縁を示す。
【００２３】
図１５Ａ１〜図１５Ａ４は、図１５Ｐにおける第１領域２０３と境界部分２０７ａとの間で、第２領域２０４を横切るＡＡ´断面図であり、第２比較例のＤＴＭＯＳの製造工程を示す。
【００２４】
図１５Ａ１は、ＳＤ注入工程を示す。ＳＤ注入に先立って、ｐ型ウェルｐｗに、ゲート電極部分２０７ｂをマスクとしてｎ型不純物が注入され、エクステンション領域２０８が形成されている。
【００２５】
エクステンション領域２０８の形成後、ゲート電極部分２０７ｂの側面にサイドウォール絶縁膜２０９が形成される。ゲート電極部分２０７ｂは、第２領域２０４の幅内に収まる幅であるが、ＳＤ注入時のサイドウォール絶縁膜２０９は、全体の幅（ゲート電極部分２０７ｂを挟んで一方の縁２０９ａから他方の縁２０９ａまでの幅）が、第２領域２０４の幅よりも広い。つまり、サイドウォール絶縁膜２０９の縁２０９ａは、第２領域２０４の外側の素子分離絶縁膜２０２上に掛かっている。
【００２６】
第１領域２０３と境界部分２０７ａとの間で、ＳＤ注入工程で注入されるｎ型不純物は、半導体領域ではなく素子分離絶縁膜２０２に注入されて、不純物の注入された絶縁膜部分２０２ｎが形成される。
【００２７】
図１５Ａ２は、不純物の活性化アニール工程を示す。ＳＤ注入工程で絶縁膜部分２０２ｎに注入されたｎ型不純物は、活性化アニールでほとんど拡散しない。
【００２８】
図１５Ａ３は、自然酸化膜除去の薬液処理工程を示す。薬液処理工程に伴って、サイドウォール絶縁膜２０９が後退して、第２領域２０４に形成されたエクステンション領域２０８が露出する。
【００２９】
図１５Ａ４は、シリサイド形成工程を示す。露出した第２領域２０４に、エクステンション領域２０８に重なってシリサイド層２１４が形成されるとともに、ゲート電極部分２０７ｂの上面に、シリサイド層２１４ｇが形成される。
【００３０】
第２領域２０４に形成されたシリサイド層２１４は、エクステンション領域２０８よりも深く入り込む。これに起因して、ｐ型ウェルｐｗとシリサイド層２１４とが接触し、接合リークが増える。図１５Ｐに、第１領域２０３と境界部分２０７ａとの間で、エクステンション領域２０８よりも深く入り込んで形成されたシリサイド層２１４を、右上りのハッチングで示す。
【００３１】
なお、第１領域２０３では、ＳＤ注入により、サイドウォール絶縁膜２０９の外側のｐ型ウェルに不純物が注入されて、エクステンション領域２０８よりも高濃度で深いソース／ドレイン領域が形成される。さらに、ソース／ドレイン領域に注入された不純物は、活性化アニールにより拡散する。第１領域２０３には、ＳＤ注入による不純物が添加された領域よりも浅く、シリサイド層を形成することができる。これにより、第１領域２０３では、上述のような接合リークが抑制されている。
【００３２】
次に、本発明の実施例によるＤＴＭＯＳトランジスタについて説明する。図１Ｐ、図１Ａ、図１Ｂ、図１Ｃ〜図１２Ｐ、図１２Ａ、図１２Ｂ、図１２Ｃは、実施例のＤＴＭＯＳトランジスタの製造方法の主要工程を示す概略平面図及び概略断面図である。平面図に「Ｐ」を付し、平面図のＡＡ´断面、ＢＢ´断面、ＣＣ´断面に、それぞれ「Ａ」、「Ｂ」、「Ｃ」を付す。代表として１つ分のＤＴＭＯＳトランジスタを図示して説明を進めるが、同一ウエハ上に並んで、同様の構造の多数のＤＴＭＯＳトランジスタが同時形成される。ｎ型ＭＯＳトランジスタの形成を例として説明を続ける。
【００３３】
図１Ｐ、図１Ａ〜図１Ｃを参照する。半導体基板１、例えばｐ型シリコン基板に、例えばシャロートレンチアイソレーション（ＳＴＩ）により、素子分離絶縁膜２を形成し、素子分離絶縁膜２に囲まれた半導体領域５を画定する。例えば、ＳＴＩによる素子分離絶縁膜２の厚さは、３００ｎｍ〜４００ｎｍ程度である。
【００３４】
半導体領域５は、第１領域３と第２領域４とを含む。第１領域３は、例えば、幅ｗ３が３００ｎｍ〜５００ｎｍ程度の矩形状である。第２領域４は、第１領域３の幅方向中央部から突き出した形状で配置され、第１領域３より幅が狭い。
【００３５】
この実施例では、第２領域４を、主部分４ａと、主部分４ａを第１領域３に接続する接続部分４ｂとで形成している。主部分４ａを、第１領域３よりも幅の狭い矩形状とし、接続部分４ｂを、第１領域３に近づくにつれ幅が広くなる台形状としている。主部分４ａの幅ｗ４ａは、例えば１００ｎｍ〜１５０ｎｍ程度であり、接続部分４ｂの中央部の幅４ｗｂは、例えば２００ｎｍ〜２５０ｎｍ程度である。
【００３６】
図２Ｐ、図２Ａ〜図２Ｃを参照する。半導体領域５の全体を露出する注入窓ＩＷ１を持つレジストパターンＲＰ１を形成する。レジストパターンＲＰ１をマスクとして、例えば、Ｐを加速エネルギ３００ｋｅＶ〜４００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、素子分離絶縁膜２よりも深いｎ型ウェルｎｗを形成する。
【００３７】
そして、例えば、Ｂを加速エネルギ３０ｋｅＶ〜６０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、素子分離絶縁膜２よりも浅いｐ型ウェルｐｗを形成する。さらに、例えば、Ｂを加速エネルギ５ｋｅＶ〜２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、チャネル注入を行なう。その後、レジストパターンＲＰ１を除去する。
【００３８】
同一ウエハ上に形成された各半導体領域５のｐ型ウェルｐｗに、ｎ型のＤＴＭＯＳトランジスタが形成される。ＤＴＭＯＳトランジスタ同士は、ｎ型ウェルｎｗにより、相互に電気的に分離される。
【００３９】
図３Ｐ、図３Ａ〜図３Ｃを参照する。半導体領域５上に、例えば、熱酸化により厚さ１ｎｍ〜２ｎｍの酸化シリコン膜を成長させて、ゲート絶縁膜６を形成する。次に、基板１の全面上に、例えば、化学気相堆積（ＣＶＤ）でポリシリコン膜を厚さ７０ｎｍ〜１５０ｎｍ堆積する。
【００４０】
ポリシリコン膜上に、ゲート電極構造７の形状のレジストパターンを形成し、このレジストパターンをマスクとしポリシリコン膜をパターニングして、ゲート電極構造７を残す。このエッチングにより、ゲート電極構造７の外側のゲート絶縁膜６も除去される。その後、このレジストパターンを除去する。
【００４１】
ゲート電極構造７（ゲート電極７）は、境界部分７ａとゲート電極部分７ｂとを含む。境界部分７ａは、第２領域４の主部分４ａを幅方向に横切って、半導体領域５に、境界部分７ａの一方側（紙面上側）に配置されたコンタクト領域５ａと、境界部分７ａの他方側（紙面下側）に配置されたトランジスタ領域５ｂとを画定する。
【００４２】
トランジスタ領域５ｂに含まれる第２領域４の部分（境界領域７ａより第１領域３側の主部分４ａ及び接続部分４ｂ）を、付随トランジスタ領域４ｃと呼ぶこととする。トランジスタ領域５ｂは、第１領域３と付随トランジスタ領域４ｃとを含む。以下、付随トランジスタ領域４ｃに対して、第１領域３を、主トランジスタ領域３と呼ぶこともある。境界部分７ａは、（主部分４ａを横切る方向を長さ方向として）例えば、幅１００ｎｍ〜２００ｎｍである。
【００４３】
ゲート電極部分７ｂは、境界部分７ａの長さ方向中央部からトランジスタ領域５ｂ上に延在し、トランジスタ領域５ｂに形成されるＭＯＳトランジスタのゲート電極を形成する。なお、ゲート電極部分７ｂの延在方向との直交方向を、主トランジスタ領域３の幅方向としている。ゲート電極部分７ｂの幅（ゲート長）は、例えば５０ｎｍである。ゲート電極部分７ｂは、第２領域４の主部分４ａ及び接続部分４ｂの幅より狭く、付随トランジスタ領域４ｃの幅内に配置されている。境界部分７ａとゲート電極部分７ｂとが、Ｔ字形状のゲート電極構造７を形成する。
【００４４】
ＡＡ´断面は、コンタクト領域５ａを横切る断面であり、ＢＢ´断面は、接続部分４ｂで付随トランジスタ領域４ｃを横切る断面であり、ＣＣ´断面は、主トランジスタ領域３を横切る断面である。
【００４５】
本実施例のＤＴＭＯＳトランジスタにおいても、第２比較例と同様に、第１領域３よりも幅の狭い第２領域４上で、境界部分７ａが半導体領域５を横切っている。これにより、寄生容量の低減が図られている。
【００４６】
図４Ｐ、図４Ａ〜図４Ｃを参照する。半導体領域５のトランジスタ領域５ｂを露出する注入窓ＩＷ２を持ち、コンタクト領域５ａを覆うレジストパターンＲＰ２を形成する。注入窓ＩＷ２のコンタクト側の縁（そして、図６Ｐ等、図７Ｐ等を参照して後述するｎ型不純物注入の注入窓ＩＷ３とｐ型不純物注入の注入窓ＩＷ４との境界）は、境界部分７ａの幅内、例えば中心に配置される。
【００４７】
レジストパターンＲＰ２及びゲート電極構造７をマスクとして、例えば、Ｂを加速エネルギ５ｋｅＶ〜２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、または例えば、Ｉｎを加速エネルギ２０ｋｅＶ〜７０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２で注入して、ポケット注入を行なう。
【００４８】
そして、例えば、Ａｓを加速エネルギ１ｋｅＶ〜４ｋｅＶ、ドーズ量５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２で注入して、エクステンション領域８を形成する。その後、レジストパターンＲＰ２を除去する。
【００４９】
図５Ｐ、図５Ａ〜図５Ｃを参照する。ゲート電極構造７を覆って、基板１の全面上に、例えば、ＣＶＤ（成膜温度４００℃〜６００℃）で酸化シリコン膜を厚さ５０ｎｍ〜１００ｎｍ堆積する。この酸化シリコン膜を異方性ドライエッチングでエッチングして、ゲート電極構造７の側面上にサイドウォール絶縁膜９を残す。サイドウォール絶縁膜９の厚さは、例えば５０ｎｍ〜１００ｎｍである。なお、酸化シリコン膜の替わりに、例えば、ＣＶＤ（成膜温度４００℃〜６００℃）で形成した窒化シリコン膜を用いてサイドウォール絶縁膜９を形成することもできる。
【００５０】
図５Ｐに示すように、サイドウォール絶縁膜９の全体的な幅（ゲート電極構造７を挟んで一方の縁から他方の縁までの幅）は、境界部分７ａで広く、境界部分７ａとゲート電極部分７ｂとの接続部で狭くなり、ゲート電極部分７ｂが延在している部分で一定となる。ゲート電極部分７ｂの延在部分での、サイドウォール絶縁膜９の全体的な幅は、第２領域４の主部分４ａの幅よりも広い。
【００５１】
一方、付随トランジスタ領域４ｃは、接続部分４ｂで、主トランジスタ領域３側ほど幅が広がっている。付随トランジスタ領域４ｃの幅が広がることにより、サイドウォール絶縁膜９の縁と、付随トランジスタ領域４ｃの縁とが、交差する。交差位置ＩＳよりコンタクト側では、サイドウォール絶縁膜９の全体的な幅が、第２領域４の幅より広く、交差位置ＩＳよりトランジスタ側では、サイドウォール絶縁膜９の全体的な幅が、第２領域４の幅より狭くなる。これにより、第２領域４は、第１領域３との接続部分４ｂで、サイドウォール絶縁膜９の外側にはみ出した（露出した）領域ＰＡを持つ。
【００５２】
図５ＢのＢＢ´断面は、交差位置ＩＳより少しコンタクト側を横切っており、サイドウォール絶縁膜９の全体的な幅が、第２領域４の幅よりも広い部分を示す。ＢＢ´断面では、サイドウォール絶縁膜９の外側端部が、素子分離絶縁膜２上に掛かっている。
【００５３】
図６Ｐ、図６Ａ〜図６Ｃを参照する。トランジスタ領域５ｂを露出する注入窓ＩＷ３を持ち、コンタクト領域５ａを覆うレジストパターンＲＰ３を形成する。
【００５４】
レジストパターンＲＰ３、ゲート電極構造７、及びサイドウォール絶縁膜９をマスクとして、例えば、Ｐを加速エネルギ４ｋｅＶ〜１０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜１×１０１６ｃｍ−２で注入し、エクステンション領域８よりも高濃度で深いｎ＋型領域であるソース／ドレイン領域１０を形成する（ＳＤ注入）。
【００５５】
付随トランジスタ領域４ｃのはみ出した領域ＰＡにも、不純物が注入される。ＳＤ注入により、はみ出した領域ＰＡに形成される不純物注入領域も、ソース／ドレイン領域１０と呼ぶこととする。
【００５６】
なお、注入窓ＩＷ３内に露出しマスクとした部分のゲート電極構造７及びサイドウォール絶縁膜９にも、ｎ型不純物が注入される。その後、レジストパターンＲＰ３を除去する。
【００５７】
図６Ｃ及び図６Ｐに示すように、主トランジスタ領域３において、サイドウォール絶縁膜９の外側のｐ型ウェルｐｗにｎ型不純物が注入されて、ソース／ドレイン領域１０が形成される。ｐ型ウェルｐｗより外側の素子分離絶縁膜２中にも、同時に、ｎ型不純物が注入されて、ｎ型不純物の注入された絶縁膜部分２ｎが形成される。
【００５８】
図６Ｂ及び図６Ｐに示すように、ＢＢ´断面では、サイドウォール絶縁膜９の外側の端が、素子分離絶縁膜２上に掛かっているので、ｎ型不純物は、サイドウォール絶縁膜９の外側の素子分離絶縁膜２上に注入されて、ｎ型不純物の注入された絶縁膜部分２ｎが形成される。
【００５９】
図７Ｐ、図７Ａ〜図７Ｃを参照する。コンタクト領域５ａを露出する注入窓ＩＷ４を持ち、トランジスタ領域５ｂを覆うレジストパターンＲＰ４を形成する。レジストパターンＲＰ４、ゲート電極構造７、及びサイドウォール絶縁膜９をマスクとして、例えば、Ｂを加速エネルギ２ｋｅＶ〜５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜１×１０１６ｃｍ−２で注入する。
【００６０】
図７Ａ及び図７Ｐに示すように、コンタクト領域５ａのｐ型ウェルｐｗにｐ＋型領域１１が形成される。ｐ型ウェルｐｗより外側の素子分離絶縁膜２中にも、ｐ型不純物が注入されて、ｐ型不純物の注入された絶縁膜部分２ｐが形成される。なお、注入窓ＩＷ４内に露出しマスクとした部分のゲート電極構造７及びサイドウォール絶縁膜９にも、ｐ型不純物が注入される。その後、レジストパターンＲＰ４を除去する。
【００６１】
なお、本実施例では、ｎ型ＭＯＳトランジスタのみ形成する例を示しているが、同一ウエハ上に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタを同時形成することもできる。このような場合は、ｐ型ＭＯＳトランジスタのソース／ドレイン領域を形成するｐ型不純物注入工程を流用して、ｐ＋型領域１１を形成することができる。
【００６２】
図８Ｐ、図８Ａ〜図８Ｃを参照する。ラピッドサーマルアニーリング（ＲＴＡ）により、例えば、１０００℃〜１１００℃で３秒以内の熱処理を行って、注入されたｎ型不純物及びｐ型不純物の活性化アニールを行なう。活性化アニールにより、注入された不純物が、例えば３０ｎｍ〜６０ｎｍ拡散する。
【００６３】
ソース／ドレイン領域１０に注入されたｎ型不純物と、ｐ＋型領域１１に注入されたｐ型不純物は拡散して、ソース／ドレイン領域１０とｐ＋型領域１１が、それぞれ、面内方向及び深さ方向に拡がる。ソース／ドレイン領域１０とｐ＋型領域１１の、拡散で拡がった部分を、それぞれ、拡散領域１０ｄ、拡散領域１１ｄと呼ぶこととする。
【００６４】
拡散領域１０ｄと拡散領域１１ｄは、それぞれ、サイドウォール絶縁膜９の下方に入り込み、拡散領域１０ｄと拡散領域１１ｄの縁の形状は、それぞれ、サイドウォール絶縁膜９の縁の形状に整合する。図８Ｐにおいて、サイドウォール絶縁膜９の下方に入り込んだ部分の拡散領域１０ｄ及び拡散領域１１ｄを、それぞれ、右上り、左上りのハッチングで示す。また、不純物の拡散の方向を矢印で示す。
【００６５】
図８Ｃ及び図８Ｐに示すように、主トランジスタ領域３では、サイドウォール絶縁膜９の側方外側に不純物が注入されてソース／ドレイン領域１０が形成されており、不純物が、横方向に拡散してサイドウォール絶縁膜９の下方に入り込む。
【００６６】
図８Ｂ及び図８Ｐに示すように、ＢＢ´断面を示した位置の付随トランジスタ領域４ｃでは、サイドウォール絶縁膜９の側方外側にはソース／ドレイン領域１０が形成されていない。従って、サイドウォール絶縁膜９の側方外側のソース／ドレイン領域１０からの不純物拡散は生じない。なお、素子分離絶縁膜部分２ｎに注入された不純物は、ほとんど拡散しない。
【００６７】
しかし、ＢＢ´断面を示した位置の少し主トランジスタ領域３側に、付随トランジスタ領域４ｃのはみ出した領域ＰＡが形成されており、はみ出した領域ＰＡにもＳＤ注入により不純物が注入されている。はみ出した領域ＰＡに注入された不純物が、付随トランジスタ領域４ｃの縁に沿って、紙面上方に拡散することにより、ＢＢ´断面を示した位置でも、拡散領域１０ｄを形成することができる。
【００６８】
図９Ｐ、図９Ａ〜図９Ｃを参照する。後のシリサイド層形成の前処理として、基板１の表面に形成された自然酸化シリコン膜を、例えば希フッ酸による薬液処理で除去する。この薬液処理に伴って、サイドウォール絶縁膜９が後退する。例えば、熱酸化膜６ｎｍ相当がエッチングされる条件を適用すると、不純物が高濃度に注入された低温形成サイドウォール絶縁膜９は、２５ｎｍ〜３０ｎｍ程度エッチングされる。
【００６９】
なお、サイドウォール絶縁膜９のエッチング量は、膜種、成膜温度、注入不純物量、不純物種により変化しうる。例えば、ｎ型ＭＯＳトランジスタ形成で注入されるＰが高濃度に注入された膜は、エッチングされやすくなり、一方、ｐ型ＭＯＳトランジスタ形成で注入されるＢが注入された膜は、エッチングされにくくなる場合もある。
【００７０】
例えば４００℃〜６００℃の低温で成膜されたサイドウォール絶縁膜は、例えば７００℃や８００℃の高温で成膜されたものに比べて、エッチングされやすい。成膜温度を７００℃等に上げれば、サイドウォール絶縁膜のエッチングを抑えることができるが、不純物を拡散させてしまうためにトランジスタの性能低下を招く。不純物注入から活性化アニールまでのプロセス温度は、低温に保たれることが好ましい。
【００７１】
図９Ｐ等において、後退前のサイドウォール絶縁膜９の形状を破線で示し、後退後のサイドウォール絶縁膜９の形状を実線で示す。図９Ｐに示すように、後退後のサイドウォール絶縁膜９の縁の形状は、後退前のサイドウォール絶縁膜９の縁の形状に整合する。
【００７２】
サイドウォール絶縁膜９の後退に伴い、後退前にサイドウォール絶縁膜９で覆われていた部分のコンタクト領域５ａ及びトランジスタ領域５ｂが露出する。自然酸化膜を除去する薬液処理は、サイドウォール絶縁膜９の後退幅が、特にトランジスタ領域５ｂにおける不純物の拡散幅より短い条件で行われる。つまり、特にトランジスタ領域５ｂにおいて、サイドウォール絶縁膜９の後退で露出した部分ＥＸを、ソース／ドレイン領域１０から不純物が拡散した拡散領域１０ｄ内に収める。
【００７３】
図９Ｂ及び図９Ｐに示すように、サイドウォール絶縁膜９の外側にはみ出した領域ＰＡは、サイドウォール絶縁膜９の後退により拡大し、サイドウォール絶縁膜９の後退後のＢＢ´断面は、はみ出した領域ＰＡの拡大部分を横切る。はみ出した領域ＰＡの拡大部分は、不純物の拡散領域１０ｄ内に収まる。
【００７４】
図１０Ｐ、図１０Ａ〜図１０Ｃを参照する。ゲート電極構造７及びサイドウォール絶縁膜９を覆って、基板１の全面上に、シリサイド層を形成するための金属膜を形成する。例えば、スパッタリングにより、コバルト膜１２を厚さ５ｎｍ程度堆積し、さらにコバルト膜１２上に窒化チタン膜１３を厚さ１５ｎｍ程度堆積する。
【００７５】
図１１Ｐ、図１１Ａ〜図１１Ｃを参照する。ＲＴＡにより、例えば、５５０℃、３０秒程度の熱処理を行うことで、シリサイド化を行う。次に、硫酸と過酸化水素水との混合薬液 （ＳＰＭ液）でのウェットエッチングにより、窒化チタン膜１３およびコバルト膜１２の未反応部分を除去し、半導体領域５に形成されたシリサイド層１４、及びゲート電極構造７に形成されたシリサイド層１４ｇを残す。未反応部分を除去後、ＲＴＡにより、窒素雰囲気中で７００℃、３０秒程度の追加熱処理を行い、シリサイド層１４及び１４ｇを低抵抗化する。
【００７６】
サイドウォール絶縁膜９の外側に露出した半導体領域５の全面上に、シリサイド層１４が形成される。サイドウォール絶縁膜９の近傍のシリサイド層１４は、トランジスタ領域５ｂでは拡散領域１０ｄ上に形成され、コンタクト領域５ａでは拡散領域１１ｄ上に形成される。なお、シリサイド層にコバルトシリサイドを用いる例を説明しているが、その他例えば、ニッケルシリサイド等を用いることもできる。
【００７７】
図１１Ｂ及び図１１Ｐに示すように、接続部分４ｂがはみ出した領域ＰＡに形成されるシリサイド層１４も、拡散領域１０ｄ上に形成することができる。
【００７８】
拡散領域１０ｄ及び拡散領域１１ｄは、シリサイド層１４よりも基板１の深い位置まで達している。従って、トランジスタ領域５ｂの全面について、特に、付随トランジスタ領域４ｃについて、シリサイド層１４がｐ型ウェルｐｗまで到達することに起因する接合リークが抑制される。
【００７９】
図１２Ｐ、図１２Ａ〜図１２Ｃを参照する。ゲート電極構造７及びサイドウォール絶縁膜９を覆って、基板１の全面上に、例えば、ＣＶＤで、窒化シリコンを厚さ５０ｎｍ〜１００ｎｍ堆積して、エッチングストッパ膜１５を形成する。エッチングストッパ膜１５上に、例えば、ＣＶＤで酸化シリコンを厚さ３００ｎｍ〜６００ｎｍ堆積して、層間絶縁膜１６を形成する。
【００８０】
層間絶縁膜１６の上面を化学機械研磨（ＣＭＰ）で平坦化した後、フォトリソグラフィ及びエッチングにより、コンタクトホール１７ｔ及び１７を形成する。コンタクトホール１７ｔは、主トランジスタ領域３上に配置され、コンタクトホール１７は、コンタクト領域５ａ上から境界部分７ａ上に延在して配置される。
【００８１】
その後、コンタクトホール１７ｔ及び１７内に、窒化チタン膜を介しタングステンにより、コンタクトプラグ１８ｔ及び１８を形成する。コンタクトプラグ１８ｔが、ＭＯＳトランジスタのソース／ドレイン領域１０に電気的に接続する。コンタクトプラグ１８が、ｐ型ウェルｐｗ及びゲート電極構造７に電気的に接続する。このようにして、実施例によるＤＴＭＯＳトランジスタが形成される。
【００８２】
以上説明したように、本実施例によれば、第２領域４の第１領域３への接続部分４ｂに、サイドウォール絶縁膜９の外側にはみ出した領域ＰＡが設けられる。境界部７ａより第１領域３側に配置される第２領域４（付随トランジスタ領域４ｃ）の幅を、第１領域３側ほど広く形成することにより、このような、はみ出した領域ＰＡを得ることができる。はみ出した領域ＰＡに、ＳＤ注入で不純物が注入され、はみ出した領域ＰＡに注入された不純物が、活性化アニールで拡散する。
【００８３】
これにより、付随トランジスタ領域４ｃにおいて、サイドウォール絶縁膜９の後退で露出した半導体領域ＥＸを、ＳＤ注入で注入された不純物の拡散領域１０ｄ内に収めることが容易になり、サイドウォール絶縁膜９の外側に形成されるシリサイド層１４に起因する接合リークを抑制することができる。
【００８４】
なお、ｎ型ＭＯＳトランジスタの形成を実施例として説明したが、説明中の導電型を反転させて、ｐ型ＭＯＳトランジスタを形成することもできる。
【００８５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８６】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板に、素子分離絶縁膜を形成し、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含む半導体領域を画定する工程と、
前記半導体領域に第１導電型不純物を注入して、ウェル領域を形成する工程と、
前記ウェル領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極を形成する工程と、
前記ゲート電極の側面に、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜を形成する工程と、
前記第１領域及び前記第２領域の前記他の一部に、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１導電型と反対の第２導電型の不純物を注入する工程と、
熱処理を行って、前記第２導電型の前記不純物を拡散させる工程と、
前記サイドウォール絶縁膜の一部を薬液により除去する工程と、
前記サイドウォール絶縁膜の一部を前記薬液により除去した後、前記第１領域及び前記第２領域の前記他の一部に、シリサイド層を形成する工程と
を有する半導体装置の製造方法。
（付記２）
前記第２領域は、前記第１領域側ほど幅が広くなっている付記１に記載の半導体装置の製造方法。
（付記３）
前記サイドウォール絶縁膜の一部を薬液により除去する工程は、前記サイドウォール絶縁膜の除去により露出する前記第２領域の部分が、前記熱処理により前記不純物が拡散した領域内に収まるように、前記サイドウォール絶縁膜の一部を除去する付記１または２に記載の半導体装置の製造方法。
（付記４）
前記サイドウォール絶縁膜を形成する工程で形成された時点の前記サイドウォール絶縁膜の縁は、前記第２領域の縁と交差して、交差位置より前記第１領域側で、前記第２領域の他の一部が露出する付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記第２領域の前記他の一部に形成されるシリサイド層は、前記不純物の拡散領域よりも浅く形成される付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
さらに、
前記第３領域及び前記ゲート電極に電気的に接続する導電部材を形成する工程を有する付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記導電部材を形成する工程は、前記第１領域に電気的に接続する導電部材も形成する付記６に記載の半導体装置の製造方法。
（付記８）
前記シリサイド層を形成する工程は、前記第３領域にもシリサイド層を形成する付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
さらに、
前記サイドウォール絶縁膜を形成する工程の前に、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして注入される前記不純物よりも浅く、前記第１領域及び前記第２領域に、前記ゲート電極をマスクとして、前記第２導電型の不純物を注入する工程を有する付記１〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
前記第２部は、前記第１部が横断する前記第３領域の幅よりも狭く、前記第２領域及び前記第３領域の幅内に配置される付記１〜９のいずれか１つに記載の半導体装置の製造方法。
（付記１１）
前記ゲート電極は、前記第１部と前記第２部とがＴ字形状をなす付記１〜１０のいずれか１つに記載の半導体装置の製造方法。
（付記１２）
半導体基板中に素子分離絶縁膜により画定され、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含み、第１導電型不純物が注入された半導体領域と、
前記半導体領域上方に形成され、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極と、
前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
前記ゲート電極の側面に形成され、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜と、
前記第１領域及び前記第２領域のうち、前記サイドウォール絶縁膜の外側とともに前記サイドウォール絶縁膜の下方にも形成され、前記第１導電型と逆の第２導電型の不純物が添加された不純物領域と、
前記第１領域及び前記第２領域のうち、前記サイドウォール絶縁膜の外側に形成されたシリサイド層と、
前記第３領域及び前記ゲート電極に電気的に接続する導電部材と、
前記第１領域に電気的に接続する導電部材と
を有する半導体装置。
（付記１３）
前記第２領域は、前記第１領域側ほど幅が広くなっている付記１２に記載の半導体装置。
（付記１４）
前記サイドウォール絶縁膜の縁は、前記第２領域の縁と交差して、交差位置より前記第１領域側で、前記第２領域の前記他の一部が露出している付記１２または１３に記載の半導体装置。
（付記１５）
前記第２部は、前記第１部が横切る前記第３領域の幅よりも狭く、前記第２領域及び前記第３領域の幅内に配置される付記１２〜１４のいずれか１つに記載の半導体装置。
（付記１６）
前記ゲート電極は、前記第１部と前記第２部とがＴ字形状をなす付記１２〜１５のいずれか１つに記載の半導体装置。
【符号の説明】
【００８７】
１ 半導体基板
２ 素子分離絶縁膜
３ 第１領域（主トランジスタ領域）
４ 第２領域
４ａ 主部分
４ｂ 接続部分
４ｃ 付随トランジスタ領域
５ 半導体領域
５ａ コンタクト領域
５ｂ トランジスタ領域
６ ゲート絶縁膜
７ ゲート電極構造
７ａ 境界部分
７ｂ ゲート電極部分
８ エクステンション領域
９ サイドウォール絶縁膜
１０ ソース／ドレイン領域
１０ｄ 拡散領域
１１ ｐ＋型領域
１１ｄ 拡散領域
１２ コバルト膜
１３ 窒化チタン膜
１４、１４ｇ シリサイド層
１５ エッチングストッパ膜
１６ 層間絶縁膜
１７、１７ｔ コンタクトホール
１８、１８ｔ コンタクトプラグ
【特許請求の範囲】
【請求項１】
半導体基板に、素子分離絶縁膜を形成し、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含む半導体領域を画定する工程と、
前記半導体領域に第１導電型不純物を注入して、ウェル領域を形成する工程と、
前記ウェル領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極を形成する工程と、
前記ゲート電極の側面に、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜を形成する工程と、
前記第１領域及び前記第２領域の前記他の一部に、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１導電型と反対の第２導電型の不純物を注入する工程と、
熱処理を行って、前記第２導電型の前記不純物を拡散させる工程と、
前記サイドウォール絶縁膜の一部を薬液により除去する工程と、
前記サイドウォール絶縁膜の一部を前記薬液により除去した後、前記第１領域及び前記第２領域の前記他の一部に、シリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第２領域は、前記第１領域側ほど幅が広くなっている請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォール絶縁膜の一部を薬液により除去する工程は、前記サイドウォール絶縁膜の除去により露出する前記第２領域の部分が、前記熱処理により前記不純物が拡散した領域内に収まるように、前記サイドウォール絶縁膜の一部を除去する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２領域の前記他の一部に形成されるシリサイド層は、前記不純物の拡散領域よりも浅く形成される請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
さらに、
前記第３領域及び前記ゲート電極に電気的に接続する導電部材を形成する工程を有する請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記導電部材を形成する工程は、前記第１領域に電気的に接続する導電部材も形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板中に素子分離絶縁膜により画定され、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含み、第１導電型不純物が注入された半導体領域と、
前記半導体領域上方に形成され、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極と、
前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
前記ゲート電極の側面に形成され、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜と、
前記第１領域及び前記第２領域のうち、前記サイドウォール絶縁膜の外側とともに前記サイドウォール絶縁膜の下方にも形成され、前記第１導電型と逆の第２導電型の不純物が添加された不純物領域と、
前記第１領域及び前記第２領域のうち、前記サイドウォール絶縁膜の外側に形成されたシリサイド層と、
前記第３領域及び前記ゲート電極に電気的に接続する導電部材と、
前記第１領域に電気的に接続する導電部材と
を有する半導体装置。
【請求項８】
前記第２領域は、前記第１領域側ほど幅が広くなっている請求項７に記載の半導体装置。
【請求項９】
前記サイドウォール絶縁膜の縁は、前記第２領域の縁と交差して、交差位置より前記第１領域側で、前記第２領域の前記他の一部が露出している請求項７または８に記載の半導体装置。
【請求項１０】
前記第２部は、前記第１部が横切る前記第３領域の幅よりも狭く、前記第２領域及び前記第３領域の幅内に配置される請求項７〜９のいずれか１項に記載の半導体装置。
【請求項１】
半導体基板に、素子分離絶縁膜を形成し、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含む半導体領域を画定する工程と、
前記半導体領域に第１導電型不純物を注入して、ウェル領域を形成する工程と、
前記ウェル領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極を形成する工程と、
前記ゲート電極の側面に、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜を形成する工程と、
前記第１領域及び前記第２領域の前記他の一部に、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして、前記第１導電型と反対の第２導電型の不純物を注入する工程と、
熱処理を行って、前記第２導電型の前記不純物を拡散させる工程と、
前記サイドウォール絶縁膜の一部を薬液により除去する工程と、
前記サイドウォール絶縁膜の一部を前記薬液により除去した後、前記第１領域及び前記第２領域の前記他の一部に、シリサイド層を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第２領域は、前記第１領域側ほど幅が広くなっている請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォール絶縁膜の一部を薬液により除去する工程は、前記サイドウォール絶縁膜の除去により露出する前記第２領域の部分が、前記熱処理により前記不純物が拡散した領域内に収まるように、前記サイドウォール絶縁膜の一部を除去する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２領域の前記他の一部に形成されるシリサイド層は、前記不純物の拡散領域よりも浅く形成される請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
さらに、
前記第３領域及び前記ゲート電極に電気的に接続する導電部材を形成する工程を有する請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記導電部材を形成する工程は、前記第１領域に電気的に接続する導電部材も形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体基板中に素子分離絶縁膜により画定され、第１領域と、前記第１領域に接続され前記第１領域より幅が狭い第２領域と、前記第２領域に接続され前記第２領域より幅が狭い第３領域とを含み、第１導電型不純物が注入された半導体領域と、
前記半導体領域上方に形成され、前記第３領域を幅方向に横断する第１部と、前記第１部から前記第１領域上に延びた第２部とを含むゲート電極と、
前記半導体領域と前記ゲート電極との間に配置されたゲート絶縁膜と、
前記ゲート電極の側面に形成され、前記第２領域の一部を覆い、前記第２領域の他の一部を露出させるサイドウォール絶縁膜と、
前記第１領域及び前記第２領域のうち、前記サイドウォール絶縁膜の外側とともに前記サイドウォール絶縁膜の下方にも形成され、前記第１導電型と逆の第２導電型の不純物が添加された不純物領域と、
前記第１領域及び前記第２領域のうち、前記サイドウォール絶縁膜の外側に形成されたシリサイド層と、
前記第３領域及び前記ゲート電極に電気的に接続する導電部材と、
前記第１領域に電気的に接続する導電部材と
を有する半導体装置。
【請求項８】
前記第２領域は、前記第１領域側ほど幅が広くなっている請求項７に記載の半導体装置。
【請求項９】
前記サイドウォール絶縁膜の縁は、前記第２領域の縁と交差して、交差位置より前記第１領域側で、前記第２領域の前記他の一部が露出している請求項７または８に記載の半導体装置。
【請求項１０】
前記第２部は、前記第１部が横切る前記第３領域の幅よりも狭く、前記第２領域及び前記第３領域の幅内に配置される請求項７〜９のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１０９３８４（Ｐ２０１２−１０９３８４Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５６７６２（Ｐ２０１０−２５６７６２）
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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