半導体素子および半導体素子の製造方法
【課題】バッファ層を有する半導体素子において、チャネルの基準電位を固定する半導体素子及びその製造方法を提供する。
【解決手段】基板１０と、基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層２０と、バッファ層上に設けられた窒化物半導体のチャネル層３０と、バッファ層の側面に電気的に接続された側面電極６０と、チャネル層の上方に形成され、チャネル層と電気的に接続されたチャネル電極５２，５６とを備える半導体素子。
【解決手段】基板１０と、基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層２０と、バッファ層上に設けられた窒化物半導体のチャネル層３０と、バッファ層の側面に電気的に接続された側面電極６０と、チャネル層の上方に形成され、チャネル層と電気的に接続されたチャネル電極５２，５６とを備える半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子および半導体素子の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、ＡｌＧａＮとＧａＮの界面に形成される２次元電子ガスを利用した横型の電界効果トランジスタが記載されている。特許文献２には、チャネル層半導体の下方に副次的チャネル層半導体を設け、副次的チャネル層半導体内の副次的チャネル電子と電気的に導通する電極を設けたトランジスタが記載されている。
特許文献１ 国際公開第０３／０７１６０７号
特許文献２ 特開２０１０−４５３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
Ｓｉ基板上にＧａＮを用いた横型の電界効果トランジスタを形成するには、ＳｉとＧａＮとの格子不整合を緩和する目的で、Ｓｉ基板上に高抵抗のバッファ層を形成する。そして、当該バッファ層上にＧａＮ等を成長させてチャネル領域を形成する。このような電界効果トランジスタにおいては、基板およびチャネル領域間に高抵抗のバッファ層が存在するので、基板電位を制御してもチャネル領域の電位を固定できない。
【０００４】
また、チャネル層の下方に設けた副次的チャネル層の電位を制御することで主チャネル領域の電位を固定する場合には、当該電位を制御する電極を形成しなければならない。当該電極は、電位制御用の端子が接触できる程度の大きさを有さなければならず、素子面積が増大してしまう。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、基板と、基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層と、バッファ層上に設けられた窒化物半導体のチャネル層と、バッファ層の側面に電気的に接続された側面電極と、チャネル層の上方に形成され、チャネル層と電気的に接続されたチャネル電極とを備える半導体素子を提供する。
【０００６】
本発明の第２の態様においては、半導体素子を製造する製造方法であって、基板上に、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層を形成するバッファ形成段階と、バッファ層上に、窒化物半導体のチャネル層を形成するチャネル形成段階と、バッファ層の側面に電気的に接続された側面電極を形成し、チャネル層の上方に、チャネル層と電気的に接続されたチャネル電極を形成する電極形成段階とを備える製造方法を提供する。
【０００７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る、半導体素子の構成例を示す断面図である。
【図２】半導体素子の製造工程における各層の断面図を示す。
【図３】図２の後工程における各層の断面図を示す。
【図４】図３の後工程における各層の断面図を示す。
【図５】半導体素子の他の構成例を示す断面図である。
【図６】半導体素子の他の構成例を示す断面図である。
【図７】側面電極の他の構造例を示す。
【図８】側面電極の他の構造例を示す。
【図９】側面電極の他の構造例を示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１は、本発明の実施形態に係る、半導体素子１００の構成例を示す断面図である。本例において半導体素子１００は、横型の電界効果トランジスタである。半導体素子１００は、基板１０、バッファ層２０、チャネル層３０、キャリア供給層４０、絶縁膜５８、側面電極６０、チャネル電極５２、チャネル電極５６および制御電極５４を備える。
【００１１】
本例において基板１０は、Ｓｉ基板またはＳｉＣ基板等の導電性基板である。バッファ層２０は、基板１０上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を有する。当該積層体は、バンドギャップが比較的に小さい第１層と、バンドギャップが比較的に大きい第２層とが積層された構造を有する。本例において第１層はＧａＮ層であり、第２層はＡｌＮ層である。バッファ層２０は、当該積層体を積層方向に連続して複数有してもよい。なお、バッファ層２０の最上層および最下層は、例えばＡｌＮ層で形成される。
【００１２】
チャネル層３０は、バッファ層２０上に設けられる。また、チャネル層３０は、窒化物半導体で形成される。本例のチャネル層３０はＧａＮ層である。キャリア供給層４０は、チャネル層３０上に形成される。キャリア供給層４０は、チャネル層３０よりもバンドギャップが大きい窒化物半導体で形成される。本例のキャリア供給層４０はＡｌＧａＮ層である。チャネル層３０およびキャリア供給層４０のヘテロ接合により、当該接合の近傍領域におけるチャネル層３０には、２次元キャリアガス（本例では２次元電子ガス）によるチャネル３２が形成される。
【００１３】
絶縁膜５８は、キャリア供給層４０上に形成される。絶縁膜５８は例えばＳｉＯ２である。絶縁膜５８の一部はエッチングされ、キャリア供給層４０が絶縁膜５８から露出する。チャネル電極５２および５６は、チャネル層３０の上方に形成され、チャネル層３０と電気的に接続される。本例のチャネル電極５２および５６は、絶縁膜５８から露出したキャリア供給層４０上に形成される。チャネル電極５２および５６は、互いに離間して、且つ、チャネル層３０とオーミック接触する材料で形成される。本例のチャネル電極５２および５６は、ＴｉおよびＡｌが積層された電極である。チャネル電極５２は、電界効果トランジスタのソース電極として機能する。チャネル電極５６は、電界効果トランジスタのドレイン電極として機能する。
【００１４】
制御電極５４は、チャネル電極５２および５６の間において、絶縁膜５８から露出したキャリア供給層４０上に形成される。制御電極５４は、キャリア供給層４０とショットキー接触する材料で形成される。本例の制御電極５４は、Ｎｉ、ＡｕおよびＴｉが積層された電極である。制御電極５４は、電界効果トランジスタのゲート電極として機能する。
【００１５】
側面電極６０は、バッファ層２０の側面に電気的に接続される。バッファ層２０の側面とは、積層体の積層方向と略平行な面であり、積層体における第１層および第２層の接合部分が露出する面である。本例の側面電極６０は、バッファ層２０の表面から裏面にわたって形成される。つまり本例の側面電極６０は、基板１０の表面にオーミック接続され、且つ、バッファ層２０の側面にオーミック接続される。側面電極６０は、チャネル電極５２および５６と同一の材料で形成されてよい。なお、各層の表面は、基板１０と平行な面のうちの基板１０から遠い面を指す。また、基板の表面とは、バッファ層２０等が積層される面を指す。
【００１６】
側面電極６０は、バッファ層２０におけるヘテロ界面近傍に形成される２次元キャリアガスと電気的に接続される。これにより、バッファ層２０における２次元キャリアガスの電位を、基板１０の電位で制御することができる。このため、チャネル３２の基準電位を、基板１０の電位を用いて固定することができる。なお、側面電極６０は、チャネル層３０に形成されるチャネル３２には電気的に接続されない。本例において側面電極６０は、チャネル層３０に接触しない。
【００１７】
チャネル層３０およびバッファ層２０には、チャネル層３０の表面から基板１０の表面まで達するトレンチ（７０、７２）が形成される。本例においてトレンチ（７０、７２）は、更に絶縁膜５８およびキャリア供給層４０を貫通して形成される。側面電極６０は、当該トレンチ内において基板１０の表面と、バッファ層２０の側面とを電気的に接続する。本例の側面電極６０は、基板１０の表面からバッファ層２０の側面の上端まで、バッファ層２０の側面に沿って延伸している。
【００１８】
本例のトレンチは、表面側孔部７０および基板側孔部７２を有する。表面側孔部７０は、少なくともチャネル層３０の表面から、チャネル層３０のチャネル３２が形成される領域より深い位置まで形成される。本例の表面側孔部７０は、絶縁膜５８の表面から、バッファ層２０の表面まで形成される。つまり、表面側孔部７０の底面は、バッファ層２０の表面と略同一面に形成される。
【００１９】
基板側孔部７２は、表面側孔部７０の底面から基板１０の表面まで形成され、表面側孔部７０の底面よりも開口面積が小さい。側面電極６０は、基板側孔部７２に形成され、表面側孔部７０には形成されない。本例において側面電極６０は、基板側孔部７２の側面および底面に蒸着される。
【００２０】
なお、側面電極６０は、端子に接続しなくともよいので、チャネル電極５２等のパッド状の電極よりも小さい。このため、表面側孔部７０の開口面積は、各電極の表面積よりも小さくてよい。従って半導体素子１００によれば、小さい素子面積で、チャネル３２の基準電位が固定できる。なお、半導体素子１００は電界効果トランジスタに限定されない。半導体素子１００は、バッファ層の上方にチャネルを有する素子であればよい。
【００２１】
また、図１に示すトレンチ（７０、７２）は、絶縁膜５８等により囲まれて形成されているが、絶縁膜５８等に囲まれていなくともよい。つまり、図１においてトレンチ（７０、７２）よりも左側の絶縁膜５８から基板１０までの各層は無くともよい。また、側面電極６０は、トレンチ（７０、７２）内に表出するバッファ層２０の側面のうち、チャネル電極５２等が形成される側の側面に形成されていればよく、例えば図１においてトレンチ（７０、７２）内の左側の側面には側面電極６０が形成されなくともよい。また、半導体素子１００は、基板１０の裏面に、基板１０の電位を制御する基板電極を更に備える。
【００２２】
図２は、半導体素子１００の製造工程における各層の断面図を示す。当該工程では、図２に示すように、基板１０上に結晶をエピタキシャル成長させ、バッファ層２０（ＡｌＮ／ＧａＮ）、チャネル層３０（ＧａＮ）およびキャリア供給層４０（ＡｌＧａＮ）を形成する。これらの層は、例えばＴＭＧａ、ＴＭＡｌおよびＮＨ３を原料としたＭＯＣＶＤ法で形成する。次に、絶縁膜５８（ＳｉＯ２）を、キャリア供給層４０上に１μｍ程度成膜する。絶縁膜５８は、例えばＳｉＨ４およびＮ２Ｏを原料としたＰＣＶＤ法で形成する。
【００２３】
図３は、図２の後工程における各層の断面図を示す。当該工程では、図３に示すように、絶縁膜５８、キャリア供給層４０、チャネル層３０およびバッファ層２０をエッチングして、第１トレンチ７４を形成する。まずフォトリソグラフィー等によって絶縁膜５８を除去し、露出したキャリア供給層４０の表面に第１トレンチ７４を形成する。第１トレンチ７４は、少なくともチャネル層３０の表面から基板１０の表面まで達して形成される。本例の第１トレンチ７４は、絶縁膜５８の表面から基板１０の表面まで達して形成される。また、チャネル電極５２および５６が形成されるべき領域の絶縁膜５８を除去し、キャリア供給層４０の表面を露出させる。
【００２４】
絶縁膜５８は、例えば緩衝フッ酸等でエッチングする。また、キャリア供給層４０、チャネル層３０およびバッファ層２０は、例えば塩素系ガスを用いたドライエッチングによりエッチングする。次に、第１トレンチ７４の側面および底面に金属膜７６を形成するとともに、チャネル電極５２および５６を形成する。金属膜７６は、側面電極６０と同一の材料である。また、制御電極５４が形成されるべき領域の絶縁膜５８を除去し、当該領域に制御電極５４を形成する。これらの金属部分は、例えばスパッタ法で形成する。
【００２５】
図４は、図３の後工程における各層の断面図を示す。当該工程では、金属膜７６を形成した後に、第１トレンチ７４より断面積の大きい第２トレンチを、第１トレンチ７４を含む領域において、絶縁膜５８の表面から、チャネル層３０のチャネル３２が形成される領域より深い位置まで形成する。つまり、第２トレンチが形成されるべき領域の各層および金属膜７６をエッチングする。
【００２６】
なお第２トレンチは、図１に示した表面側孔部７０に対応する。本例の第２トレンチの底面は、バッファ層２０の表面と略同一面に形成される。これにより、側面電極６０が形成された基板側孔部７２と、側面電極６０が形成されない表面側孔部７０とを形成できる。なお、第２トレンチを形成した後、６００℃程度での熱処理を１０分程度行う。これにより、図１に示した半導体素子１００を製造することができる。
【００２７】
図５は、半導体素子１００の他の構成例を示す断面図である。本例の半導体素子１００は、図１に示した半導体素子１００に対して、制御電極５４の構造が異なる。他の構造は、図１に示した半導体素子１００と同一である。
【００２８】
本例の制御電極５４は、絶縁膜５８上に形成される。また、制御電極５４の少なくとも一部は、キャリア供給層４０に形成されたリセス部に設けられる。当該リセス部の深さは、キャリア供給層４０の厚みより大きい。当該リセス部は、チャネル３２を分断する深さまで形成されてよい。絶縁膜５８は、当該リセス部の内部にも形成される。
【００２９】
図６は、半導体素子１００の他の構成例を示す断面図である。本例の半導体素子１００は、図１または図５に示した半導体素子１００に対して、側面電極６０の延伸部６２および絶縁膜６４を更に備える。他の構造は、図１または図５に示した半導体素子１００と同一である。本例において、基板１０は半絶縁性基板であってよく、導電性基板であってもよい。
【００３０】
延伸部６２は、側面電極６０と同一の材料で形成され、バッファ層２０の側面と接して設けられた側面電極６０から、チャネル電極５２まで延伸している。当該チャネル電極５２は、電界効果トランジスタのソース電極として機能する。これにより、側面電極６０は、ソース電極として機能するチャネル電極５２と電気的に接続される。このような構成によっても、バッファ層２０における２次元キャリアガスの電位をソース電位に制御して、チャネル３２の基準電位を固定することができる。
【００３１】
なお、絶縁膜６４は、トレンチ内に表出するチャネル層３０およびキャリア供給層４０の側面を覆って設けられる。絶縁膜６４は、絶縁膜５８と同一の材料で形成される。これにより、延伸部６２がチャネル層３０におけるチャネル３２と電気的に接続されることを防ぐ。
【００３２】
本例の半導体素子１００を製造する場合、例えば基板１０上にバッファ層２０、チャネル層３０およびキャリア供給層４０を形成した後に、表面側孔部７０を形成する。表面側孔部７０を形成した後、絶縁膜（５８、６４）をキャリア供給層４０および表面側孔部７０に形成する。次に、表面側孔部７０の底面における絶縁膜６４の一部をエッチングする。露出した表面側孔部７０の底面に基板側孔部７２を形成する。基板側孔部７２は、バッファ層２０の少なくとも１つの２次元キャリアガスの領域にまで達して形成される。本例では、基板側孔部７２は、バッファ層２０の底面まで達して形成される。
【００３３】
次に、チャネル電極（５２、５６）および延伸部６２を形成すべき領域の絶縁膜５８を除去する。そして、基板側孔部７２に側面電極６０を形成するとともに、延伸部６２およびチャネル電極（５２、５６）を形成する。そして、制御電極５４を形成すべき領域の絶縁膜５８を除去して、制御電極５４を形成する。これにより半導体素子１００を製造することができる。
【００３４】
図７は、側面電極６０の他の構造例を示す。本例の表面側孔部７０の底面は、チャネル層３０の中間に形成される。ただし、表面側孔部７０の底面は、チャネル３２と導通しない程度に、チャネル３２から離れた位置に設けられる。基板側孔部７２は、表面側孔部７０の底面から基板１０の表面まで形成され、側面電極６０は、基板側孔部７２の内部に形成される。このような構成によっても、バッファ層２０における２次元キャリアガスの電位を基板電位とすることができ、チャネル３２の基準電位を固定することができる。
【００３５】
なお、側面電極６０、表面側孔部７０および基板側孔部７２以外の構造は、図１から図６に関連して説明したいずれかの半導体素子１００と同一である。ただし、図６に示す半導体素子１００の場合、図７に示した構成に加え、絶縁膜６４および延伸部６２が更に形成される。
【００３６】
図８は、側面電極６０の他の構造例を示す。本例の側面電極６０は、基板側孔部７２の側面および底面、ならびに、表面側孔部７０の底面に形成される。表面側孔部７０および基板側孔部７２の構造は、図１から図７に関連して説明したいずれかの表面側孔部７０および基板側孔部７２と同一である。ただし、表面側孔部７０の底面に形成される側面電極６０は、チャネル３２と導通しない程度に、チャネル３２から離れて形成される。
【００３７】
なお、側面電極６０、表面側孔部７０および基板側孔部７２以外の構造は、図１から図６に関連して説明したいずれかの半導体素子１００と同一である。ただし、図６に示す半導体素子１００の場合、図７に示した構成に加え、絶縁膜６４および延伸部６２が更に形成される。
【００３８】
本例の側面電極６０を形成する場合、表面側孔部７０を形成した後に、表面側孔部７０の底面に基板側孔部７２を形成する。そして、表面側孔部７０および基板側孔部７２の内部、ならびに、キャリア供給層４０の表面に絶縁膜５８を成膜する。フォトリソグラフィーにより側面電極６０およびチャネル電極（５２、５６）を形成する領域の絶縁膜５８を除去する。次に、側面電極６０およびチャネル電極（５２、５６）をスパッタおよびリフトオフ法により形成する。このような工程で、図８の側面電極６０を形成することができる。
【００３９】
図９は、側面電極６０の他の構成例を示す。側面電極６０以外の構造については、図６に示した半導体素子１００と同一である。本例の基板側孔部７２および側面電極６０は、バッファ層２０の表面からバッファ層２０の中間まで形成される。側面電極６０および基板側孔部７２は、少なくとも、バッファ層２０において最も表面側に形成される２次元キャリアガスの領域まで形成される。例えば、側面電極６０は、少なくとも、バッファ層２０に含まれるＡｌＮ／ＧａＮ接合のうち最も表面側の接合におけるＧａＮ層の側面まで形成される。このような構成によっても、バッファ層２０における最も表面側の２次元キャリアガスの電位を基板電位とすることができ、チャネル３２の基準電位を固定することができる。
【００４０】
なお、図１から図９に関連して説明した半導体素子１００は、同一の基板に複数個形成されてもよい。この場合、それぞれの半導体素子１００を分離する素子分離用の溝を、トレンチ（７０、７２）として用いてよい。それぞれの半導体素子１００を個別の素子にダイシングする場合、トレンチ（７０、７２）の位置でダイシングを行ってよい。また、トレンチは、開口面積の異なる表面側孔部７０および基板側孔部７２を有さなくともよい。例えばトレンチは、絶縁膜５８の表面から基板１０の表面まで、略垂直な側壁を有して形成されてよい。この場合においても、側面電極６０は、チャネル３２とは電気的に接続されないように形成される。
【００４１】
図１から図９に関連して説明した半導体素子１００は、側面電極６０が基板１０またはチャネル電極５２の少なくともいずれかに接続される。他の例においては、側面電極６０は、基板１０およびチャネル電極５２以外の外部電位に接続されてもよい。この場合、基板１０は、半絶縁性基板および導電性基板のいずれであってもよい。
【００４２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００４４】
１０・・・基板、２０・・・バッファ層、３０・・・チャネル層、３２・・・チャネル、４０・・・キャリア供給層、５２、５６・・・チャネル電極、５４・・・制御電極、５８、６４・・・絶縁膜、６０・・・側面電極、６２・・・延伸部、７０・・・表面側孔部、７２・・・基板側孔部、７４・・・第１トレンチ、７６・・・金属膜、１００・・・半導体素子
【技術分野】
【０００１】
本発明は、半導体素子および半導体素子の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、ＡｌＧａＮとＧａＮの界面に形成される２次元電子ガスを利用した横型の電界効果トランジスタが記載されている。特許文献２には、チャネル層半導体の下方に副次的チャネル層半導体を設け、副次的チャネル層半導体内の副次的チャネル電子と電気的に導通する電極を設けたトランジスタが記載されている。
特許文献１ 国際公開第０３／０７１６０７号
特許文献２ 特開２０１０−４５３０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
Ｓｉ基板上にＧａＮを用いた横型の電界効果トランジスタを形成するには、ＳｉとＧａＮとの格子不整合を緩和する目的で、Ｓｉ基板上に高抵抗のバッファ層を形成する。そして、当該バッファ層上にＧａＮ等を成長させてチャネル領域を形成する。このような電界効果トランジスタにおいては、基板およびチャネル領域間に高抵抗のバッファ層が存在するので、基板電位を制御してもチャネル領域の電位を固定できない。
【０００４】
また、チャネル層の下方に設けた副次的チャネル層の電位を制御することで主チャネル領域の電位を固定する場合には、当該電位を制御する電極を形成しなければならない。当該電極は、電位制御用の端子が接触できる程度の大きさを有さなければならず、素子面積が増大してしまう。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、基板と、基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層と、バッファ層上に設けられた窒化物半導体のチャネル層と、バッファ層の側面に電気的に接続された側面電極と、チャネル層の上方に形成され、チャネル層と電気的に接続されたチャネル電極とを備える半導体素子を提供する。
【０００６】
本発明の第２の態様においては、半導体素子を製造する製造方法であって、基板上に、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層を形成するバッファ形成段階と、バッファ層上に、窒化物半導体のチャネル層を形成するチャネル形成段階と、バッファ層の側面に電気的に接続された側面電極を形成し、チャネル層の上方に、チャネル層と電気的に接続されたチャネル電極を形成する電極形成段階とを備える製造方法を提供する。
【０００７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る、半導体素子の構成例を示す断面図である。
【図２】半導体素子の製造工程における各層の断面図を示す。
【図３】図２の後工程における各層の断面図を示す。
【図４】図３の後工程における各層の断面図を示す。
【図５】半導体素子の他の構成例を示す断面図である。
【図６】半導体素子の他の構成例を示す断面図である。
【図７】側面電極の他の構造例を示す。
【図８】側面電極の他の構造例を示す。
【図９】側面電極の他の構造例を示す。
【発明を実施するための形態】
【０００９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１０】
図１は、本発明の実施形態に係る、半導体素子１００の構成例を示す断面図である。本例において半導体素子１００は、横型の電界効果トランジスタである。半導体素子１００は、基板１０、バッファ層２０、チャネル層３０、キャリア供給層４０、絶縁膜５８、側面電極６０、チャネル電極５２、チャネル電極５６および制御電極５４を備える。
【００１１】
本例において基板１０は、Ｓｉ基板またはＳｉＣ基板等の導電性基板である。バッファ層２０は、基板１０上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を有する。当該積層体は、バンドギャップが比較的に小さい第１層と、バンドギャップが比較的に大きい第２層とが積層された構造を有する。本例において第１層はＧａＮ層であり、第２層はＡｌＮ層である。バッファ層２０は、当該積層体を積層方向に連続して複数有してもよい。なお、バッファ層２０の最上層および最下層は、例えばＡｌＮ層で形成される。
【００１２】
チャネル層３０は、バッファ層２０上に設けられる。また、チャネル層３０は、窒化物半導体で形成される。本例のチャネル層３０はＧａＮ層である。キャリア供給層４０は、チャネル層３０上に形成される。キャリア供給層４０は、チャネル層３０よりもバンドギャップが大きい窒化物半導体で形成される。本例のキャリア供給層４０はＡｌＧａＮ層である。チャネル層３０およびキャリア供給層４０のヘテロ接合により、当該接合の近傍領域におけるチャネル層３０には、２次元キャリアガス（本例では２次元電子ガス）によるチャネル３２が形成される。
【００１３】
絶縁膜５８は、キャリア供給層４０上に形成される。絶縁膜５８は例えばＳｉＯ２である。絶縁膜５８の一部はエッチングされ、キャリア供給層４０が絶縁膜５８から露出する。チャネル電極５２および５６は、チャネル層３０の上方に形成され、チャネル層３０と電気的に接続される。本例のチャネル電極５２および５６は、絶縁膜５８から露出したキャリア供給層４０上に形成される。チャネル電極５２および５６は、互いに離間して、且つ、チャネル層３０とオーミック接触する材料で形成される。本例のチャネル電極５２および５６は、ＴｉおよびＡｌが積層された電極である。チャネル電極５２は、電界効果トランジスタのソース電極として機能する。チャネル電極５６は、電界効果トランジスタのドレイン電極として機能する。
【００１４】
制御電極５４は、チャネル電極５２および５６の間において、絶縁膜５８から露出したキャリア供給層４０上に形成される。制御電極５４は、キャリア供給層４０とショットキー接触する材料で形成される。本例の制御電極５４は、Ｎｉ、ＡｕおよびＴｉが積層された電極である。制御電極５４は、電界効果トランジスタのゲート電極として機能する。
【００１５】
側面電極６０は、バッファ層２０の側面に電気的に接続される。バッファ層２０の側面とは、積層体の積層方向と略平行な面であり、積層体における第１層および第２層の接合部分が露出する面である。本例の側面電極６０は、バッファ層２０の表面から裏面にわたって形成される。つまり本例の側面電極６０は、基板１０の表面にオーミック接続され、且つ、バッファ層２０の側面にオーミック接続される。側面電極６０は、チャネル電極５２および５６と同一の材料で形成されてよい。なお、各層の表面は、基板１０と平行な面のうちの基板１０から遠い面を指す。また、基板の表面とは、バッファ層２０等が積層される面を指す。
【００１６】
側面電極６０は、バッファ層２０におけるヘテロ界面近傍に形成される２次元キャリアガスと電気的に接続される。これにより、バッファ層２０における２次元キャリアガスの電位を、基板１０の電位で制御することができる。このため、チャネル３２の基準電位を、基板１０の電位を用いて固定することができる。なお、側面電極６０は、チャネル層３０に形成されるチャネル３２には電気的に接続されない。本例において側面電極６０は、チャネル層３０に接触しない。
【００１７】
チャネル層３０およびバッファ層２０には、チャネル層３０の表面から基板１０の表面まで達するトレンチ（７０、７２）が形成される。本例においてトレンチ（７０、７２）は、更に絶縁膜５８およびキャリア供給層４０を貫通して形成される。側面電極６０は、当該トレンチ内において基板１０の表面と、バッファ層２０の側面とを電気的に接続する。本例の側面電極６０は、基板１０の表面からバッファ層２０の側面の上端まで、バッファ層２０の側面に沿って延伸している。
【００１８】
本例のトレンチは、表面側孔部７０および基板側孔部７２を有する。表面側孔部７０は、少なくともチャネル層３０の表面から、チャネル層３０のチャネル３２が形成される領域より深い位置まで形成される。本例の表面側孔部７０は、絶縁膜５８の表面から、バッファ層２０の表面まで形成される。つまり、表面側孔部７０の底面は、バッファ層２０の表面と略同一面に形成される。
【００１９】
基板側孔部７２は、表面側孔部７０の底面から基板１０の表面まで形成され、表面側孔部７０の底面よりも開口面積が小さい。側面電極６０は、基板側孔部７２に形成され、表面側孔部７０には形成されない。本例において側面電極６０は、基板側孔部７２の側面および底面に蒸着される。
【００２０】
なお、側面電極６０は、端子に接続しなくともよいので、チャネル電極５２等のパッド状の電極よりも小さい。このため、表面側孔部７０の開口面積は、各電極の表面積よりも小さくてよい。従って半導体素子１００によれば、小さい素子面積で、チャネル３２の基準電位が固定できる。なお、半導体素子１００は電界効果トランジスタに限定されない。半導体素子１００は、バッファ層の上方にチャネルを有する素子であればよい。
【００２１】
また、図１に示すトレンチ（７０、７２）は、絶縁膜５８等により囲まれて形成されているが、絶縁膜５８等に囲まれていなくともよい。つまり、図１においてトレンチ（７０、７２）よりも左側の絶縁膜５８から基板１０までの各層は無くともよい。また、側面電極６０は、トレンチ（７０、７２）内に表出するバッファ層２０の側面のうち、チャネル電極５２等が形成される側の側面に形成されていればよく、例えば図１においてトレンチ（７０、７２）内の左側の側面には側面電極６０が形成されなくともよい。また、半導体素子１００は、基板１０の裏面に、基板１０の電位を制御する基板電極を更に備える。
【００２２】
図２は、半導体素子１００の製造工程における各層の断面図を示す。当該工程では、図２に示すように、基板１０上に結晶をエピタキシャル成長させ、バッファ層２０（ＡｌＮ／ＧａＮ）、チャネル層３０（ＧａＮ）およびキャリア供給層４０（ＡｌＧａＮ）を形成する。これらの層は、例えばＴＭＧａ、ＴＭＡｌおよびＮＨ３を原料としたＭＯＣＶＤ法で形成する。次に、絶縁膜５８（ＳｉＯ２）を、キャリア供給層４０上に１μｍ程度成膜する。絶縁膜５８は、例えばＳｉＨ４およびＮ２Ｏを原料としたＰＣＶＤ法で形成する。
【００２３】
図３は、図２の後工程における各層の断面図を示す。当該工程では、図３に示すように、絶縁膜５８、キャリア供給層４０、チャネル層３０およびバッファ層２０をエッチングして、第１トレンチ７４を形成する。まずフォトリソグラフィー等によって絶縁膜５８を除去し、露出したキャリア供給層４０の表面に第１トレンチ７４を形成する。第１トレンチ７４は、少なくともチャネル層３０の表面から基板１０の表面まで達して形成される。本例の第１トレンチ７４は、絶縁膜５８の表面から基板１０の表面まで達して形成される。また、チャネル電極５２および５６が形成されるべき領域の絶縁膜５８を除去し、キャリア供給層４０の表面を露出させる。
【００２４】
絶縁膜５８は、例えば緩衝フッ酸等でエッチングする。また、キャリア供給層４０、チャネル層３０およびバッファ層２０は、例えば塩素系ガスを用いたドライエッチングによりエッチングする。次に、第１トレンチ７４の側面および底面に金属膜７６を形成するとともに、チャネル電極５２および５６を形成する。金属膜７６は、側面電極６０と同一の材料である。また、制御電極５４が形成されるべき領域の絶縁膜５８を除去し、当該領域に制御電極５４を形成する。これらの金属部分は、例えばスパッタ法で形成する。
【００２５】
図４は、図３の後工程における各層の断面図を示す。当該工程では、金属膜７６を形成した後に、第１トレンチ７４より断面積の大きい第２トレンチを、第１トレンチ７４を含む領域において、絶縁膜５８の表面から、チャネル層３０のチャネル３２が形成される領域より深い位置まで形成する。つまり、第２トレンチが形成されるべき領域の各層および金属膜７６をエッチングする。
【００２６】
なお第２トレンチは、図１に示した表面側孔部７０に対応する。本例の第２トレンチの底面は、バッファ層２０の表面と略同一面に形成される。これにより、側面電極６０が形成された基板側孔部７２と、側面電極６０が形成されない表面側孔部７０とを形成できる。なお、第２トレンチを形成した後、６００℃程度での熱処理を１０分程度行う。これにより、図１に示した半導体素子１００を製造することができる。
【００２７】
図５は、半導体素子１００の他の構成例を示す断面図である。本例の半導体素子１００は、図１に示した半導体素子１００に対して、制御電極５４の構造が異なる。他の構造は、図１に示した半導体素子１００と同一である。
【００２８】
本例の制御電極５４は、絶縁膜５８上に形成される。また、制御電極５４の少なくとも一部は、キャリア供給層４０に形成されたリセス部に設けられる。当該リセス部の深さは、キャリア供給層４０の厚みより大きい。当該リセス部は、チャネル３２を分断する深さまで形成されてよい。絶縁膜５８は、当該リセス部の内部にも形成される。
【００２９】
図６は、半導体素子１００の他の構成例を示す断面図である。本例の半導体素子１００は、図１または図５に示した半導体素子１００に対して、側面電極６０の延伸部６２および絶縁膜６４を更に備える。他の構造は、図１または図５に示した半導体素子１００と同一である。本例において、基板１０は半絶縁性基板であってよく、導電性基板であってもよい。
【００３０】
延伸部６２は、側面電極６０と同一の材料で形成され、バッファ層２０の側面と接して設けられた側面電極６０から、チャネル電極５２まで延伸している。当該チャネル電極５２は、電界効果トランジスタのソース電極として機能する。これにより、側面電極６０は、ソース電極として機能するチャネル電極５２と電気的に接続される。このような構成によっても、バッファ層２０における２次元キャリアガスの電位をソース電位に制御して、チャネル３２の基準電位を固定することができる。
【００３１】
なお、絶縁膜６４は、トレンチ内に表出するチャネル層３０およびキャリア供給層４０の側面を覆って設けられる。絶縁膜６４は、絶縁膜５８と同一の材料で形成される。これにより、延伸部６２がチャネル層３０におけるチャネル３２と電気的に接続されることを防ぐ。
【００３２】
本例の半導体素子１００を製造する場合、例えば基板１０上にバッファ層２０、チャネル層３０およびキャリア供給層４０を形成した後に、表面側孔部７０を形成する。表面側孔部７０を形成した後、絶縁膜（５８、６４）をキャリア供給層４０および表面側孔部７０に形成する。次に、表面側孔部７０の底面における絶縁膜６４の一部をエッチングする。露出した表面側孔部７０の底面に基板側孔部７２を形成する。基板側孔部７２は、バッファ層２０の少なくとも１つの２次元キャリアガスの領域にまで達して形成される。本例では、基板側孔部７２は、バッファ層２０の底面まで達して形成される。
【００３３】
次に、チャネル電極（５２、５６）および延伸部６２を形成すべき領域の絶縁膜５８を除去する。そして、基板側孔部７２に側面電極６０を形成するとともに、延伸部６２およびチャネル電極（５２、５６）を形成する。そして、制御電極５４を形成すべき領域の絶縁膜５８を除去して、制御電極５４を形成する。これにより半導体素子１００を製造することができる。
【００３４】
図７は、側面電極６０の他の構造例を示す。本例の表面側孔部７０の底面は、チャネル層３０の中間に形成される。ただし、表面側孔部７０の底面は、チャネル３２と導通しない程度に、チャネル３２から離れた位置に設けられる。基板側孔部７２は、表面側孔部７０の底面から基板１０の表面まで形成され、側面電極６０は、基板側孔部７２の内部に形成される。このような構成によっても、バッファ層２０における２次元キャリアガスの電位を基板電位とすることができ、チャネル３２の基準電位を固定することができる。
【００３５】
なお、側面電極６０、表面側孔部７０および基板側孔部７２以外の構造は、図１から図６に関連して説明したいずれかの半導体素子１００と同一である。ただし、図６に示す半導体素子１００の場合、図７に示した構成に加え、絶縁膜６４および延伸部６２が更に形成される。
【００３６】
図８は、側面電極６０の他の構造例を示す。本例の側面電極６０は、基板側孔部７２の側面および底面、ならびに、表面側孔部７０の底面に形成される。表面側孔部７０および基板側孔部７２の構造は、図１から図７に関連して説明したいずれかの表面側孔部７０および基板側孔部７２と同一である。ただし、表面側孔部７０の底面に形成される側面電極６０は、チャネル３２と導通しない程度に、チャネル３２から離れて形成される。
【００３７】
なお、側面電極６０、表面側孔部７０および基板側孔部７２以外の構造は、図１から図６に関連して説明したいずれかの半導体素子１００と同一である。ただし、図６に示す半導体素子１００の場合、図７に示した構成に加え、絶縁膜６４および延伸部６２が更に形成される。
【００３８】
本例の側面電極６０を形成する場合、表面側孔部７０を形成した後に、表面側孔部７０の底面に基板側孔部７２を形成する。そして、表面側孔部７０および基板側孔部７２の内部、ならびに、キャリア供給層４０の表面に絶縁膜５８を成膜する。フォトリソグラフィーにより側面電極６０およびチャネル電極（５２、５６）を形成する領域の絶縁膜５８を除去する。次に、側面電極６０およびチャネル電極（５２、５６）をスパッタおよびリフトオフ法により形成する。このような工程で、図８の側面電極６０を形成することができる。
【００３９】
図９は、側面電極６０の他の構成例を示す。側面電極６０以外の構造については、図６に示した半導体素子１００と同一である。本例の基板側孔部７２および側面電極６０は、バッファ層２０の表面からバッファ層２０の中間まで形成される。側面電極６０および基板側孔部７２は、少なくとも、バッファ層２０において最も表面側に形成される２次元キャリアガスの領域まで形成される。例えば、側面電極６０は、少なくとも、バッファ層２０に含まれるＡｌＮ／ＧａＮ接合のうち最も表面側の接合におけるＧａＮ層の側面まで形成される。このような構成によっても、バッファ層２０における最も表面側の２次元キャリアガスの電位を基板電位とすることができ、チャネル３２の基準電位を固定することができる。
【００４０】
なお、図１から図９に関連して説明した半導体素子１００は、同一の基板に複数個形成されてもよい。この場合、それぞれの半導体素子１００を分離する素子分離用の溝を、トレンチ（７０、７２）として用いてよい。それぞれの半導体素子１００を個別の素子にダイシングする場合、トレンチ（７０、７２）の位置でダイシングを行ってよい。また、トレンチは、開口面積の異なる表面側孔部７０および基板側孔部７２を有さなくともよい。例えばトレンチは、絶縁膜５８の表面から基板１０の表面まで、略垂直な側壁を有して形成されてよい。この場合においても、側面電極６０は、チャネル３２とは電気的に接続されないように形成される。
【００４１】
図１から図９に関連して説明した半導体素子１００は、側面電極６０が基板１０またはチャネル電極５２の少なくともいずれかに接続される。他の例においては、側面電極６０は、基板１０およびチャネル電極５２以外の外部電位に接続されてもよい。この場合、基板１０は、半絶縁性基板および導電性基板のいずれであってもよい。
【００４２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００４４】
１０・・・基板、２０・・・バッファ層、３０・・・チャネル層、３２・・・チャネル、４０・・・キャリア供給層、５２、５６・・・チャネル電極、５４・・・制御電極、５８、６４・・・絶縁膜、６０・・・側面電極、６２・・・延伸部、７０・・・表面側孔部、７２・・・基板側孔部、７４・・・第１トレンチ、７６・・・金属膜、１００・・・半導体素子
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層と、
前記バッファ層上に設けられた窒化物半導体のチャネル層と、
前記バッファ層の側面に電気的に接続された側面電極と、
前記チャネル層の上方に形成され、前記チャネル層と電気的に接続されたチャネル電極と
を備える半導体素子。
【請求項２】
前記側面電極は、前記チャネル層に形成されるチャネルには電気的に接続されない
請求項１に記載の半導体素子。
【請求項３】
前記基板は導電性基板であり、
前記側面電極は、前記基板と電気的に接続される
請求項２に記載の半導体素子。
【請求項４】
前記チャネル層および前記バッファ層には、前記チャネル層の表面から前記基板の表面まで達するトレンチが形成され、
前記側面電極は、前記トレンチ内において前記基板の表面と、前記バッファ層の側面とを電気的に接続する
請求項３に記載の半導体素子。
【請求項５】
前記側面電極は、前記基板の表面から、前記バッファ層の側面の上端まで延伸している
請求項４に記載の半導体素子。
【請求項６】
前記トレンチは、
前記チャネル層の表面から、前記チャネル層のチャネルが形成される領域より深い位置まで形成された表面側孔部と、
前記表面側孔部の底面から前記基板の表面まで形成され、前記表面側孔部の前記底面よりも開口面積の小さい基板側孔部と
を有し、
前記側面電極は、前記基板側孔部に形成され、前記表面側孔部に形成されない
請求項４または５に記載の半導体素子。
【請求項７】
前記表面側孔部の底面は、前記バッファ層の表面と略同一面に形成される
請求項６に記載の半導体素子。
【請求項８】
前記側面電極は、前記チャネル電極と電気的に接続される
請求項２に記載の半導体素子。
【請求項９】
前記チャネル層および前記バッファ層には、前記チャネル層の表面から前記バッファ層の少なくとも一部まで達するトレンチが形成され、
前記トレンチ内には、前記チャネル層の側面を覆う絶縁膜が形成され、
前記側面電極は、前記チャネル電極から、前記トレンチ内に表出する前記バッファ層の側面まで延伸している
請求項８に記載の半導体素子。
【請求項１０】
半導体素子を製造する製造方法であって、
基板上に、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層を形成するバッファ形成段階と、
前記バッファ層上に、窒化物半導体のチャネル層を形成するチャネル形成段階と、
前記バッファ層の側面に電気的に接続された側面電極を形成し、前記チャネル層の上方に、前記チャネル層と電気的に接続されたチャネル電極を形成する電極形成段階と
を備える製造方法。
【請求項１１】
前記側面電極は、前記チャネル層に形成されるチャネルには電気的に接続されない
請求項１０に記載の製造方法。
【請求項１２】
前記基板は導電性基板であり、
前記側面電極は、前記基板と電気的に接続される
請求項１１に記載の製造方法。
【請求項１３】
前記電極形成段階の前において、前記チャネル層および前記バッファ層に、前記チャネル層の表面から前記基板の表面まで達するトレンチを形成するトレンチ形成段階を更に備え、
前記電極形成段階において、前記側面電極を、前記トレンチ内において前記基板の表面と、前記バッファ層の側面とを電気的に接続するように形成する
請求項１２に記載の製造方法。
【請求項１４】
前記トレンチ形成段階は、前記チャネル層および前記バッファ層に、前記チャネル層の表面から前記基板の表面まで達する第１トレンチを形成する段階を有し、
前記電極形成段階は、前記第１トレンチの内部に金属膜を形成する段階を有し、
前記トレンチ形成段階は、前記金属膜を形成した後に、前記第１トレンチより断面積の大きい第２トレンチを、前記第１トレンチを含む領域において、前記チャネル層の表面から、前記チャネル層のチャネルが形成される領域より深い位置まで形成する段階を更に有する
請求項１３に記載の製造方法。
【請求項１５】
前記第２トレンチの底面は、前記バッファ層の表面と略同一面に形成される
請求項１４に記載の製造方法。
【請求項１６】
前記側面電極は、前記チャネル電極と電気的に接続される
請求項１１に記載の製造方法。
【請求項１７】
前記電極形成段階の前において、前記チャネル層および前記バッファ層に、前記チャネル層の表面から前記バッファ層の少なくとも一部まで達するトレンチを形成するトレンチ形成段階を更に備え、
前記電極形成段階において、前記トレンチ内に、前記チャネル層の側面を覆う絶縁膜を形成し、前記チャネル電極から、前記トレンチ内に表出する前記バッファ層の側面まで延伸する前記側面電極を形成する
請求項１６に記載の製造方法。
【請求項１８】
前記トレンチは、素子分離用の溝である請求項１３または１７に記載の製造方法。
【請求項１】
基板と、
前記基板上に設けられ、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層と、
前記バッファ層上に設けられた窒化物半導体のチャネル層と、
前記バッファ層の側面に電気的に接続された側面電極と、
前記チャネル層の上方に形成され、前記チャネル層と電気的に接続されたチャネル電極と
を備える半導体素子。
【請求項２】
前記側面電極は、前記チャネル層に形成されるチャネルには電気的に接続されない
請求項１に記載の半導体素子。
【請求項３】
前記基板は導電性基板であり、
前記側面電極は、前記基板と電気的に接続される
請求項２に記載の半導体素子。
【請求項４】
前記チャネル層および前記バッファ層には、前記チャネル層の表面から前記基板の表面まで達するトレンチが形成され、
前記側面電極は、前記トレンチ内において前記基板の表面と、前記バッファ層の側面とを電気的に接続する
請求項３に記載の半導体素子。
【請求項５】
前記側面電極は、前記基板の表面から、前記バッファ層の側面の上端まで延伸している
請求項４に記載の半導体素子。
【請求項６】
前記トレンチは、
前記チャネル層の表面から、前記チャネル層のチャネルが形成される領域より深い位置まで形成された表面側孔部と、
前記表面側孔部の底面から前記基板の表面まで形成され、前記表面側孔部の前記底面よりも開口面積の小さい基板側孔部と
を有し、
前記側面電極は、前記基板側孔部に形成され、前記表面側孔部に形成されない
請求項４または５に記載の半導体素子。
【請求項７】
前記表面側孔部の底面は、前記バッファ層の表面と略同一面に形成される
請求項６に記載の半導体素子。
【請求項８】
前記側面電極は、前記チャネル電極と電気的に接続される
請求項２に記載の半導体素子。
【請求項９】
前記チャネル層および前記バッファ層には、前記チャネル層の表面から前記バッファ層の少なくとも一部まで達するトレンチが形成され、
前記トレンチ内には、前記チャネル層の側面を覆う絶縁膜が形成され、
前記側面電極は、前記チャネル電極から、前記トレンチ内に表出する前記バッファ層の側面まで延伸している
請求項８に記載の半導体素子。
【請求項１０】
半導体素子を製造する製造方法であって、
基板上に、エネルギーギャップの異なる複数種類の窒化物半導体が積層された積層体を少なくとも１層有するバッファ層を形成するバッファ形成段階と、
前記バッファ層上に、窒化物半導体のチャネル層を形成するチャネル形成段階と、
前記バッファ層の側面に電気的に接続された側面電極を形成し、前記チャネル層の上方に、前記チャネル層と電気的に接続されたチャネル電極を形成する電極形成段階と
を備える製造方法。
【請求項１１】
前記側面電極は、前記チャネル層に形成されるチャネルには電気的に接続されない
請求項１０に記載の製造方法。
【請求項１２】
前記基板は導電性基板であり、
前記側面電極は、前記基板と電気的に接続される
請求項１１に記載の製造方法。
【請求項１３】
前記電極形成段階の前において、前記チャネル層および前記バッファ層に、前記チャネル層の表面から前記基板の表面まで達するトレンチを形成するトレンチ形成段階を更に備え、
前記電極形成段階において、前記側面電極を、前記トレンチ内において前記基板の表面と、前記バッファ層の側面とを電気的に接続するように形成する
請求項１２に記載の製造方法。
【請求項１４】
前記トレンチ形成段階は、前記チャネル層および前記バッファ層に、前記チャネル層の表面から前記基板の表面まで達する第１トレンチを形成する段階を有し、
前記電極形成段階は、前記第１トレンチの内部に金属膜を形成する段階を有し、
前記トレンチ形成段階は、前記金属膜を形成した後に、前記第１トレンチより断面積の大きい第２トレンチを、前記第１トレンチを含む領域において、前記チャネル層の表面から、前記チャネル層のチャネルが形成される領域より深い位置まで形成する段階を更に有する
請求項１３に記載の製造方法。
【請求項１５】
前記第２トレンチの底面は、前記バッファ層の表面と略同一面に形成される
請求項１４に記載の製造方法。
【請求項１６】
前記側面電極は、前記チャネル電極と電気的に接続される
請求項１１に記載の製造方法。
【請求項１７】
前記電極形成段階の前において、前記チャネル層および前記バッファ層に、前記チャネル層の表面から前記バッファ層の少なくとも一部まで達するトレンチを形成するトレンチ形成段階を更に備え、
前記電極形成段階において、前記トレンチ内に、前記チャネル層の側面を覆う絶縁膜を形成し、前記チャネル電極から、前記トレンチ内に表出する前記バッファ層の側面まで延伸する前記側面電極を形成する
請求項１６に記載の製造方法。
【請求項１８】
前記トレンチは、素子分離用の溝である請求項１３または１７に記載の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−４１９１４（Ｐ２０１３−４１９１４Ａ）
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願番号】特願２０１１−１７６７１６（Ｐ２０１１−１７６７１６）
【出願日】平成２３年８月１２日（２０１１．８．１２）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
【公開日】平成２５年２月２８日（２０１３．２．２８）
【国際特許分類】
【出願日】平成２３年８月１２日（２０１１．８．１２）
【出願人】（５１００３５８４２）次世代パワーデバイス技術研究組合 (46)
【Ｆターム（参考）】
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