半導体装置の製造方法
【課題】ソース／ドレイン領域と基板との間の容量の低下を防止でき、パンチスルー現象を低減することができる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に第１絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第３絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第３絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース／ドレイン領域を形成する工程と、を有することを特徴とする
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に第１絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第３絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第３絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース／ドレイン領域を形成する工程と、を有することを特徴とする
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上にＤＲＡＭ等の半導体デバイスを形成した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの高性能化に伴い、ＳＯＩ基板上にデバイスを形成した半導体装置の開発が行われている（特許文献１）。ＳＯＩ基板は、支持基板上に設けられた絶縁層と、この絶縁層上に設けられたシリコン等の半導体層（ＳＯＩ層）とを有しており、この半導体層にデバイスに使用されるトランジスタ等が形成される。
【０００３】
しかし、ＳＯＩ層に形成されたＭＯＳ型ＦＥＴ（ＳＯＩ−ＭＯＳＦＥＴ）では、半導体層の下に絶縁層があるために、衝突電離によって発生したキャリアのうち基板に流入すべき極性を持つもの（Ｎ型ランジスタでは正孔、Ｐ型トランジスタでは電子）は排除されない。そのため、ＳＯＩ層中の余剰なキャリア（Ｎ型トランジスタでは正孔、Ｐ型トランジスタでは電子）の濃度が高くなり、その結果、ＳＯＩ層の電位が変動し、異常動作（フローティングボディ効果）が生ずる。
【０００４】
このようなフローティングボディ効果を低減するために基板コンタクトを用いる、特許文献１に開示された半導体装置の製造方法について、図５〜図１６を用いて以下に説明する。
【０００５】
図５は、特許文献１に開示された半導体装置の製造方法の一工程を示す断面模式図である。
【０００６】
まず、シリコン基板１０１上に、第１酸化層１０２を形成する。次に、第１酸化層１０２を堆積した後、第１酸化層１０２の上に、窒化層１０３を堆積する。窒化層１０３の上に第２酸化層１０４を堆積する。窒化層１０３は、第２酸化層１０４のエッチング停止膜として機能する。
【０００７】
次に、第２酸化層１０４の上に、図示しないフォトレジストを堆積し、フォトリソグラフィを用いて、フォトレジストにホールを形成する。
次いで、図６に示すようにエッチングにより、第２酸化層１０４の、ホールの下に位置する部分に開口部１０５を形成する。
【０００８】
次に、図７に示すように、図６に示した中間構造の上にフォトレジスト１０６の層を堆積し、続いて、フォトリソグラフィによって、フォトレジスト１０６にホールを形成して、窒化層１０３の一部１０７を露出する。
【０００９】
図７に示した露出した窒化層の一部１０７をエッチングし、第１酸化層１０２の一部を露出する。次に、第１酸化層１０２の露出部分をエッチングして除去する。図８に示すように、Ｔ型溝部１０８および１０９を形成する。
【００１０】
次に、Ｔ型溝部１０８、１０９に、熱酸化で酸化膜を形成し、その酸化膜を除去した後、図９に示すように、シリコンエピタキシー膜１１０、１１１を成長させる。次いで、シリコンエピタキシー膜１１０、１１１を化学的機械研磨（ＣＭＰ）によって平坦化する。
【００１１】
図１０に示すように、シリコンエピタキシー膜１１０、１１１上に酸化膜１１２及び１１３を形成した後、シリコン基板１０１に対するイオン注入によってウェル１２０を形成する。
【００１２】
次に、公知の方法により、図１１に示すように、Ｔ型の構造の上にゲート電極１２１、１２２を形成する。
【００１３】
次に、図１２に示すように、イオン注入によって、ゲート電極１２１、１２２の下端周囲領域に低濃度にドープされたＬＤＤ領域１２３ａ、１２４ａを形成する。ＬＤＤ領域はトランジスタの短チャンネル効果を低減する。
【００１４】
次に、図１３に示すように、ゲート電極１２１、１２２の側部にスペーサー１２５を形成する。次いで、イオン注入によって、スペーサー１２５を側部に有するゲート電極１２１、１２２の下端周囲領域にソース／ドレイン領域１２３ｂ、１２４ｂを形成する。
【００１５】
次に、図１３に示すように、スペーサー１２５を備えたゲート電極１２１、１２２を含む中間構造上に酸化層１３０を堆積する。次いで、バックバイアスの印加によってＴ型構造の下端部に集まる過剰な正孔を除去するためのシリコン基板まで延びる基板コンタクトを形成するための、酸化膜１３０、酸化膜１０４、窒化膜１０３及び第１酸化膜１０２を貫くホール１３１をフォトリソグラフィによって形成する。
【００１６】
次に、図１４に示すように、シリコン基板１０１の、基板コンタクト用ホールが形成されている領域に、イオン注入によってコンタクトプラグ１３２を形成する。コンタクトプラグ１３２はＮ型ウェルの場合はＮ+ 不純物イオンを注入し、Ｐ型ウェルの場合はＰ+不純物イオンを注入する。ドレイン１２３ｂ又は１２４ｂにおいて衝突電離により生成した電子又は正孔はコンタクトプラグ１３２を介して抜け出ることができ、これによりフローティングボディ効果を抑制する。
【００１７】
次に、図１５に示すように、基板コンタクト用ホール１３１を導電性材料で充填して基板コンタクト１３４を形成する。
【００１８】
図１６は、図１５で示した従来の製造方法で製造した半導体装置のトランジスタ周辺部分の拡大図である。図１６では、ゲート電極１２１及びスペーサー１２５が第１酸化層１０２の開口に対して正しく配置している。ここで、ソース／ドレイン領域は、ゲート電極１２１及びスペーサー１２５に対してセルフアラインで形成される。図１６に示すように、ゲート電極１２１が第１酸化層１０２の開口１０２ａに対して正しく配置された場合は、ソース／ドレイン領域が第１酸化層１０２の開口１０２ａ内のＳｉエピタキシャル膜部分にまで延びることはない。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特表２００６−５２７９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、図１７に示すように、ゲート電極１２１及びスペーサー１２５が第１酸化層１０２の開口に対してずれて形成された場合（例えば、フォトリソグラフィの目ずれを起こした場合）、注入イオンが第１酸化層１０２の開口１０２ａ内のＳｉエピタキシャル膜部分、すなわち、シリコン基板１０１の上の絶縁膜（酸化膜）に覆われていないＳｉエピタキシャル膜部分にまで延びて形成される。図１７において、ずれをｄで示した。
この場合、ソース／ドレイン領域１２３ｂ、１２４ｂとシリコン基板１０１との間の容量が低下して、リーク電流が増大するという問題がある。
また、ソース／ドレイン領域の深さが符号１４０で示すように深くなってしまうため、ゲート電極から離れたチャネル領域の深部ではゲート電圧による制御が弱くなってドレイン電圧が優位になり、ゲート電圧で制御できない電流がドレイン領域からソース領域に流れるといういわゆるパンチスルー現象が起きやすくなるという問題がある。
さらにまた、上述の製造方法では、フォトリソグラフィとＣＭＰ工程を２回用いてＴ型の構造を形成してからソース／ドレイン領域を形成するため、製造コストが高くなるという問題がある。
【課題を解決するための手段】
【００２１】
本発明の半導体装置の製造方法は、半導体基板上に第１絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第３の絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第３の絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース／ドレイン領域を形成する工程と、を有することを特徴とする。
【発明の効果】
【００２２】
以上説明した本発明の半導体装置の製造方法によれば、ソース／ドレイン領域の底面を絶縁層が必ず覆うので、ソース／ドレイン領域と基板との間の容量が低下することが防止され、そのため、リーク電流が増大することが防止される。
【００２３】
以上説明した本発明の半導体装置の製造方法によれば、ソース／ドレイン領域を所定の深さで絶縁層が覆うので、ソース／ドレイン領域の深さが深くなることが防止され、そのため、パンチスルー現象を低減することができる。
【００２４】
以上説明した本発明の半導体装置の製造方法によれば、ＳＯＩの絶縁層と、ソース／ドレイン領域とがセルフアラインで形成されるので、安定にバックバイアスを制御できるＳＯＩ−ＭＯＳトランジスタを製造することができる。
【００２５】
以上説明した本発明の半導体装置の製造方法によれば、フォトリソグラフィについて１回用いるだけでソース／ドレイン領域を形成することができるので、製造コストを下げることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体装置の製造方法の一工程を示す断面模式図である。
【図２】本発明の半導体装置の製造方法の一工程を示す断面模式図である。
【図３】本発明の半導体装置の製造方法の一工程を示す断面模式図である。
【図４】本発明の半導体装置の製造方法の一工程を示す断面模式図である。
【図５】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図６】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図７】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図８】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図９】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１０】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１１】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１２】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１３】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１４】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１５】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１６】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１７】従来の半導体装置の製造方法において、不純物拡散領域がずれて形成された場合の断面模式図である。
【発明を実施するための形態】
【００２７】
以下に、本発明を適用した一実施形態である半導体装置の製造方法を図面を用いて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００２８】
（ゲート電極の形成工程）
本発明を適用した一実施形態である半導体装置の製造方法では、図１に示すように、まず、シリコン基板１上にゲート絶縁膜を介してゲート電極３を形成する。
以下にこの工程を詳細に説明する。
【００２９】
まず、シリコン基板１の上に、熱酸化により第１酸化膜（第１絶縁膜）２を堆積する。
【００３０】
次に、その第１酸化膜（第１絶縁膜）２の上に、ＣＶＤ法によりリン（Ｐ）やヒ素（Ａｓ）などのN型不純物がドープされたポリシリコン膜（ドープドポリシリコン膜）を堆積する。このポリシリコン膜３上にスパッタ法によりタングステン（Ｗ）（好ましくは、ＷＳｉ、ＷＮ及びＷをこの順で堆積した積層膜）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等の高融点金属膜を堆積してもよい。
【００３１】
次に、ポリシリコン膜の上に、図示しないシリコン窒化膜を堆積し、周知のフォトリソグラフィおよびドライエッチング技術を用いてそのシリコン窒化膜をパターニングする。次いで、パターニングしたシリコン窒化膜をマスクとしてドライエッチングを行い、ポリシリコン膜をエッチングする。
これにより、図１に示すように、ゲート電極３が、シリコン基板１上に第１の酸化層（ゲート絶縁膜）２を介して形成される。
【００３２】
次に、例えばＬＰ−ＣＶＤ法により、ゲート電極３の上面及び側面と露出しているシリコン基板１上とを覆うようにシリコン窒化膜を堆積した後、エッチバックにより、ゲート電極３の上面及び側面にのみシリコン窒化膜（第２絶縁膜）５を残存させる。
このエッチバックにより、シリコン基板１上の、ゲート電極３及びシリコン窒化膜（第２絶縁膜）５のない部分のシリコン酸化膜２も除去される。
【００３３】
（ＬＤＤ領域の形成工程）
次に、図１に示すようにＬＤＤ領域４ａを形成する。
以下にこの工程を詳細に説明する。
【００３４】
まず、ゲート電極３とこれを覆うシリコン窒化膜（第２絶縁膜）５とをマスクにして、例えば、５×１０１２〜１×１０１４ｃｍ−2程度のＮ型不純物であるリン（Ｐ）を１０〜４０ｋｅＶの注入エネルギーでイオン注入することにより、あるいは５×１０１２〜１×１０１４ｃｍ−2程度のヒ素（Ａｓ）を１０〜６０ｋｅｖの注入エネルギーでイオン注入し、次いで９５０℃で１０秒程度の熱処理を行う。
これにより、ゲート電極３の下端周囲領域に低濃度Ｎ型不純物拡散領域であるＬＤＤ(Lightly Doped Drain)領域４ａが形成される。このときの熱処理には、ＲＴＡ (Rapid Thermal Annealing)装置等によりランプ加熱等を行うことができる。
【００３５】
（溝部の形成工程）
次に、図２に示すように、溝部６を形成する。
ゲート電極３とこれを覆うシリコン窒化膜５とをマスクにして例えば、ＲＩＥ（反応性イオンエッチング）を用いて、シリコン基板１をエッチングして、溝部６を形成する。
【００３６】
（酸化膜の形成工程）
次に、図３に示すように、溝部６内に第２酸化膜７を形成する。
溝部６の底面上に例えば、高密度プラズマＣＶＤ法で、第２酸化膜（第３絶縁膜）７を形成する。この際、ゲート電極３を覆うシリコン窒化膜５上にも第２酸化膜（第３絶縁膜）７は堆積される。
このとき、高密度プラズマＣＶＤ法の条件を制御することにより、溝部６の底面上に、溝部６の側壁の上部６ａの露出を残す厚さで第２酸化膜（第３絶縁膜）７を形成する。
【００３７】
（エピタキシャル膜の形成工程）
次に、図４に示すように、第２酸化膜７の上にソース／ドレイン領域４ｂを形成する。
この工程ではまず、ウェットエッチングにより、溝部６の側壁の上部６ａに形成されている酸化膜を除去して、溝部６の側壁の上部６ａ（シリコン面）を露出させる。
次いで、選択的エピタキシャル成長法を用いて、露出されている溝部６の側壁の上部６ａを起点としてシリコン単結晶をエピタキシャル成長させて、第２酸化膜（第３絶縁膜）７上にシリコンエピタキシャル膜を形成する。
選択的エピタキシャル成長は例えば、原料ガスとするジクロロシラン（ＳｉＨ２Ｃｌ２）と塩化水素（ＨＣｌ）をほぼ同じ供給量に設定して温度７００〜９００℃の範囲で実施する。
【００３８】
（ソース／ドレイン領域の形成工程）
次に、熱酸化によりシリコンエピタキシャル層の表面に薄いシリコン酸化膜を形成した後、ゲート電極３とその上に堆積したシリコン窒化膜（第２絶縁膜）５及び第２酸化膜（第３絶縁膜）７とをマスクとして、上記の薄いシリコン酸化膜を介してシリコンエピタキシャル層中に、例えば、５×１０１３〜５×１０１５ｃｍ−2程度のヒ素（Ａｓ）を１０〜４０ｋｅＶの注入エネルギーでイオン注入した後、８００℃〜１０００℃で１分程度の熱処理を施すことにより、高濃度Ｎ型不純物拡散領域であるソース／ドレイン領域４ｂを形成する。
このようにして、ソース／ドレイン領域４ｂをＳＯＩの絶縁膜（第３絶縁膜）７とセルフアラインで形成することができるので、安定にバックバイアスを制御できるＳＯＩ−ＭＯＳトランジスタを製造することができる。
【００３９】
この後に例えば、図１３から図１５で示した工程を行うことにより、基板コンタクトを形成することができる。
【産業上の利用可能性】
【００４０】
本発明は、ソース／ドレイン領域と基板との間の容量の低下を防止することができ、パンチスルー現象を低減することができる半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００４１】
１ 半導体基板
２ 第１酸化膜（第１絶縁膜）
３ ポリシリコン膜（ゲート電極）
４ａ ＬＤＤ領域
４ｂ ソース／ドレイン領域
５ シリコン窒化膜（第２絶縁膜）
６ 溝部
７ 第２酸化膜（第３絶縁膜）
１０１ シリコン基板
１０２ 第１酸化層
１０３ 窒化層
１０４ 第２酸化層１０４
１０５ 開口部
１０６ フォトレジスト
１０７ 窒化層の一部
１０８、１０９ Ｔ型溝部
１１０、１１１ シリコンエピタキシー膜
１１２、１１３ 酸化膜（ゲート絶縁膜）
１２１ １２２ ゲート電極
１２３ａ、１２４ａ ＬＤＤ領域
１２３ｂ、１２４ｂ ソース／ドレイン領域
１３０ 酸化層
１３１ 基板コンタクト用ホール
１３４ 基板コンタクト（配線）
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上にＤＲＡＭ等の半導体デバイスを形成した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの高性能化に伴い、ＳＯＩ基板上にデバイスを形成した半導体装置の開発が行われている（特許文献１）。ＳＯＩ基板は、支持基板上に設けられた絶縁層と、この絶縁層上に設けられたシリコン等の半導体層（ＳＯＩ層）とを有しており、この半導体層にデバイスに使用されるトランジスタ等が形成される。
【０００３】
しかし、ＳＯＩ層に形成されたＭＯＳ型ＦＥＴ（ＳＯＩ−ＭＯＳＦＥＴ）では、半導体層の下に絶縁層があるために、衝突電離によって発生したキャリアのうち基板に流入すべき極性を持つもの（Ｎ型ランジスタでは正孔、Ｐ型トランジスタでは電子）は排除されない。そのため、ＳＯＩ層中の余剰なキャリア（Ｎ型トランジスタでは正孔、Ｐ型トランジスタでは電子）の濃度が高くなり、その結果、ＳＯＩ層の電位が変動し、異常動作（フローティングボディ効果）が生ずる。
【０００４】
このようなフローティングボディ効果を低減するために基板コンタクトを用いる、特許文献１に開示された半導体装置の製造方法について、図５〜図１６を用いて以下に説明する。
【０００５】
図５は、特許文献１に開示された半導体装置の製造方法の一工程を示す断面模式図である。
【０００６】
まず、シリコン基板１０１上に、第１酸化層１０２を形成する。次に、第１酸化層１０２を堆積した後、第１酸化層１０２の上に、窒化層１０３を堆積する。窒化層１０３の上に第２酸化層１０４を堆積する。窒化層１０３は、第２酸化層１０４のエッチング停止膜として機能する。
【０００７】
次に、第２酸化層１０４の上に、図示しないフォトレジストを堆積し、フォトリソグラフィを用いて、フォトレジストにホールを形成する。
次いで、図６に示すようにエッチングにより、第２酸化層１０４の、ホールの下に位置する部分に開口部１０５を形成する。
【０００８】
次に、図７に示すように、図６に示した中間構造の上にフォトレジスト１０６の層を堆積し、続いて、フォトリソグラフィによって、フォトレジスト１０６にホールを形成して、窒化層１０３の一部１０７を露出する。
【０００９】
図７に示した露出した窒化層の一部１０７をエッチングし、第１酸化層１０２の一部を露出する。次に、第１酸化層１０２の露出部分をエッチングして除去する。図８に示すように、Ｔ型溝部１０８および１０９を形成する。
【００１０】
次に、Ｔ型溝部１０８、１０９に、熱酸化で酸化膜を形成し、その酸化膜を除去した後、図９に示すように、シリコンエピタキシー膜１１０、１１１を成長させる。次いで、シリコンエピタキシー膜１１０、１１１を化学的機械研磨（ＣＭＰ）によって平坦化する。
【００１１】
図１０に示すように、シリコンエピタキシー膜１１０、１１１上に酸化膜１１２及び１１３を形成した後、シリコン基板１０１に対するイオン注入によってウェル１２０を形成する。
【００１２】
次に、公知の方法により、図１１に示すように、Ｔ型の構造の上にゲート電極１２１、１２２を形成する。
【００１３】
次に、図１２に示すように、イオン注入によって、ゲート電極１２１、１２２の下端周囲領域に低濃度にドープされたＬＤＤ領域１２３ａ、１２４ａを形成する。ＬＤＤ領域はトランジスタの短チャンネル効果を低減する。
【００１４】
次に、図１３に示すように、ゲート電極１２１、１２２の側部にスペーサー１２５を形成する。次いで、イオン注入によって、スペーサー１２５を側部に有するゲート電極１２１、１２２の下端周囲領域にソース／ドレイン領域１２３ｂ、１２４ｂを形成する。
【００１５】
次に、図１３に示すように、スペーサー１２５を備えたゲート電極１２１、１２２を含む中間構造上に酸化層１３０を堆積する。次いで、バックバイアスの印加によってＴ型構造の下端部に集まる過剰な正孔を除去するためのシリコン基板まで延びる基板コンタクトを形成するための、酸化膜１３０、酸化膜１０４、窒化膜１０３及び第１酸化膜１０２を貫くホール１３１をフォトリソグラフィによって形成する。
【００１６】
次に、図１４に示すように、シリコン基板１０１の、基板コンタクト用ホールが形成されている領域に、イオン注入によってコンタクトプラグ１３２を形成する。コンタクトプラグ１３２はＮ型ウェルの場合はＮ+ 不純物イオンを注入し、Ｐ型ウェルの場合はＰ+不純物イオンを注入する。ドレイン１２３ｂ又は１２４ｂにおいて衝突電離により生成した電子又は正孔はコンタクトプラグ１３２を介して抜け出ることができ、これによりフローティングボディ効果を抑制する。
【００１７】
次に、図１５に示すように、基板コンタクト用ホール１３１を導電性材料で充填して基板コンタクト１３４を形成する。
【００１８】
図１６は、図１５で示した従来の製造方法で製造した半導体装置のトランジスタ周辺部分の拡大図である。図１６では、ゲート電極１２１及びスペーサー１２５が第１酸化層１０２の開口に対して正しく配置している。ここで、ソース／ドレイン領域は、ゲート電極１２１及びスペーサー１２５に対してセルフアラインで形成される。図１６に示すように、ゲート電極１２１が第１酸化層１０２の開口１０２ａに対して正しく配置された場合は、ソース／ドレイン領域が第１酸化層１０２の開口１０２ａ内のＳｉエピタキシャル膜部分にまで延びることはない。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特表２００６−５２７９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、図１７に示すように、ゲート電極１２１及びスペーサー１２５が第１酸化層１０２の開口に対してずれて形成された場合（例えば、フォトリソグラフィの目ずれを起こした場合）、注入イオンが第１酸化層１０２の開口１０２ａ内のＳｉエピタキシャル膜部分、すなわち、シリコン基板１０１の上の絶縁膜（酸化膜）に覆われていないＳｉエピタキシャル膜部分にまで延びて形成される。図１７において、ずれをｄで示した。
この場合、ソース／ドレイン領域１２３ｂ、１２４ｂとシリコン基板１０１との間の容量が低下して、リーク電流が増大するという問題がある。
また、ソース／ドレイン領域の深さが符号１４０で示すように深くなってしまうため、ゲート電極から離れたチャネル領域の深部ではゲート電圧による制御が弱くなってドレイン電圧が優位になり、ゲート電圧で制御できない電流がドレイン領域からソース領域に流れるといういわゆるパンチスルー現象が起きやすくなるという問題がある。
さらにまた、上述の製造方法では、フォトリソグラフィとＣＭＰ工程を２回用いてＴ型の構造を形成してからソース／ドレイン領域を形成するため、製造コストが高くなるという問題がある。
【課題を解決するための手段】
【００２１】
本発明の半導体装置の製造方法は、半導体基板上に第１絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第３の絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第３の絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース／ドレイン領域を形成する工程と、を有することを特徴とする。
【発明の効果】
【００２２】
以上説明した本発明の半導体装置の製造方法によれば、ソース／ドレイン領域の底面を絶縁層が必ず覆うので、ソース／ドレイン領域と基板との間の容量が低下することが防止され、そのため、リーク電流が増大することが防止される。
【００２３】
以上説明した本発明の半導体装置の製造方法によれば、ソース／ドレイン領域を所定の深さで絶縁層が覆うので、ソース／ドレイン領域の深さが深くなることが防止され、そのため、パンチスルー現象を低減することができる。
【００２４】
以上説明した本発明の半導体装置の製造方法によれば、ＳＯＩの絶縁層と、ソース／ドレイン領域とがセルフアラインで形成されるので、安定にバックバイアスを制御できるＳＯＩ−ＭＯＳトランジスタを製造することができる。
【００２５】
以上説明した本発明の半導体装置の製造方法によれば、フォトリソグラフィについて１回用いるだけでソース／ドレイン領域を形成することができるので、製造コストを下げることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の半導体装置の製造方法の一工程を示す断面模式図である。
【図２】本発明の半導体装置の製造方法の一工程を示す断面模式図である。
【図３】本発明の半導体装置の製造方法の一工程を示す断面模式図である。
【図４】本発明の半導体装置の製造方法の一工程を示す断面模式図である。
【図５】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図６】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図７】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図８】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図９】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１０】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１１】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１２】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１３】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１４】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１５】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１６】従来の半導体装置の製造方法の一工程を示す断面模式図である。
【図１７】従来の半導体装置の製造方法において、不純物拡散領域がずれて形成された場合の断面模式図である。
【発明を実施するための形態】
【００２７】
以下に、本発明を適用した一実施形態である半導体装置の製造方法を図面を用いて説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００２８】
（ゲート電極の形成工程）
本発明を適用した一実施形態である半導体装置の製造方法では、図１に示すように、まず、シリコン基板１上にゲート絶縁膜を介してゲート電極３を形成する。
以下にこの工程を詳細に説明する。
【００２９】
まず、シリコン基板１の上に、熱酸化により第１酸化膜（第１絶縁膜）２を堆積する。
【００３０】
次に、その第１酸化膜（第１絶縁膜）２の上に、ＣＶＤ法によりリン（Ｐ）やヒ素（Ａｓ）などのN型不純物がドープされたポリシリコン膜（ドープドポリシリコン膜）を堆積する。このポリシリコン膜３上にスパッタ法によりタングステン（Ｗ）（好ましくは、ＷＳｉ、ＷＮ及びＷをこの順で堆積した積層膜）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等の高融点金属膜を堆積してもよい。
【００３１】
次に、ポリシリコン膜の上に、図示しないシリコン窒化膜を堆積し、周知のフォトリソグラフィおよびドライエッチング技術を用いてそのシリコン窒化膜をパターニングする。次いで、パターニングしたシリコン窒化膜をマスクとしてドライエッチングを行い、ポリシリコン膜をエッチングする。
これにより、図１に示すように、ゲート電極３が、シリコン基板１上に第１の酸化層（ゲート絶縁膜）２を介して形成される。
【００３２】
次に、例えばＬＰ−ＣＶＤ法により、ゲート電極３の上面及び側面と露出しているシリコン基板１上とを覆うようにシリコン窒化膜を堆積した後、エッチバックにより、ゲート電極３の上面及び側面にのみシリコン窒化膜（第２絶縁膜）５を残存させる。
このエッチバックにより、シリコン基板１上の、ゲート電極３及びシリコン窒化膜（第２絶縁膜）５のない部分のシリコン酸化膜２も除去される。
【００３３】
（ＬＤＤ領域の形成工程）
次に、図１に示すようにＬＤＤ領域４ａを形成する。
以下にこの工程を詳細に説明する。
【００３４】
まず、ゲート電極３とこれを覆うシリコン窒化膜（第２絶縁膜）５とをマスクにして、例えば、５×１０１２〜１×１０１４ｃｍ−2程度のＮ型不純物であるリン（Ｐ）を１０〜４０ｋｅＶの注入エネルギーでイオン注入することにより、あるいは５×１０１２〜１×１０１４ｃｍ−2程度のヒ素（Ａｓ）を１０〜６０ｋｅｖの注入エネルギーでイオン注入し、次いで９５０℃で１０秒程度の熱処理を行う。
これにより、ゲート電極３の下端周囲領域に低濃度Ｎ型不純物拡散領域であるＬＤＤ(Lightly Doped Drain)領域４ａが形成される。このときの熱処理には、ＲＴＡ (Rapid Thermal Annealing)装置等によりランプ加熱等を行うことができる。
【００３５】
（溝部の形成工程）
次に、図２に示すように、溝部６を形成する。
ゲート電極３とこれを覆うシリコン窒化膜５とをマスクにして例えば、ＲＩＥ（反応性イオンエッチング）を用いて、シリコン基板１をエッチングして、溝部６を形成する。
【００３６】
（酸化膜の形成工程）
次に、図３に示すように、溝部６内に第２酸化膜７を形成する。
溝部６の底面上に例えば、高密度プラズマＣＶＤ法で、第２酸化膜（第３絶縁膜）７を形成する。この際、ゲート電極３を覆うシリコン窒化膜５上にも第２酸化膜（第３絶縁膜）７は堆積される。
このとき、高密度プラズマＣＶＤ法の条件を制御することにより、溝部６の底面上に、溝部６の側壁の上部６ａの露出を残す厚さで第２酸化膜（第３絶縁膜）７を形成する。
【００３７】
（エピタキシャル膜の形成工程）
次に、図４に示すように、第２酸化膜７の上にソース／ドレイン領域４ｂを形成する。
この工程ではまず、ウェットエッチングにより、溝部６の側壁の上部６ａに形成されている酸化膜を除去して、溝部６の側壁の上部６ａ（シリコン面）を露出させる。
次いで、選択的エピタキシャル成長法を用いて、露出されている溝部６の側壁の上部６ａを起点としてシリコン単結晶をエピタキシャル成長させて、第２酸化膜（第３絶縁膜）７上にシリコンエピタキシャル膜を形成する。
選択的エピタキシャル成長は例えば、原料ガスとするジクロロシラン（ＳｉＨ２Ｃｌ２）と塩化水素（ＨＣｌ）をほぼ同じ供給量に設定して温度７００〜９００℃の範囲で実施する。
【００３８】
（ソース／ドレイン領域の形成工程）
次に、熱酸化によりシリコンエピタキシャル層の表面に薄いシリコン酸化膜を形成した後、ゲート電極３とその上に堆積したシリコン窒化膜（第２絶縁膜）５及び第２酸化膜（第３絶縁膜）７とをマスクとして、上記の薄いシリコン酸化膜を介してシリコンエピタキシャル層中に、例えば、５×１０１３〜５×１０１５ｃｍ−2程度のヒ素（Ａｓ）を１０〜４０ｋｅＶの注入エネルギーでイオン注入した後、８００℃〜１０００℃で１分程度の熱処理を施すことにより、高濃度Ｎ型不純物拡散領域であるソース／ドレイン領域４ｂを形成する。
このようにして、ソース／ドレイン領域４ｂをＳＯＩの絶縁膜（第３絶縁膜）７とセルフアラインで形成することができるので、安定にバックバイアスを制御できるＳＯＩ−ＭＯＳトランジスタを製造することができる。
【００３９】
この後に例えば、図１３から図１５で示した工程を行うことにより、基板コンタクトを形成することができる。
【産業上の利用可能性】
【００４０】
本発明は、ソース／ドレイン領域と基板との間の容量の低下を防止することができ、パンチスルー現象を低減することができる半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００４１】
１ 半導体基板
２ 第１酸化膜（第１絶縁膜）
３ ポリシリコン膜（ゲート電極）
４ａ ＬＤＤ領域
４ｂ ソース／ドレイン領域
５ シリコン窒化膜（第２絶縁膜）
６ 溝部
７ 第２酸化膜（第３絶縁膜）
１０１ シリコン基板
１０２ 第１酸化層
１０３ 窒化層
１０４ 第２酸化層１０４
１０５ 開口部
１０６ フォトレジスト
１０７ 窒化層の一部
１０８、１０９ Ｔ型溝部
１１０、１１１ シリコンエピタキシー膜
１１２、１１３ 酸化膜（ゲート絶縁膜）
１２１ １２２ ゲート電極
１２３ａ、１２４ａ ＬＤＤ領域
１２３ｂ、１２４ｂ ソース／ドレイン領域
１３０ 酸化層
１３１ 基板コンタクト用ホール
１３４ 基板コンタクト（配線）
【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の上面及び側面を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、
前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第３絶縁膜を形成する工程と、
前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第３絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、
前記エピタキシャル層に不純物を導入してソース／ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜を形成する工程と前記溝部を形成する工程の間に、前記第２絶縁膜をマスクとして前記不純物の濃度よりも低濃度の不純物を前記半導体基板に導入する段階を備えたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板がシリコンからなることを特徴とする請求項１又は２のいずれかに記載の半導体装置の製造方法。
【請求項１】
半導体基板上に第１絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の上面及び側面を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、
前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第３絶縁膜を形成する工程と、
前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第３絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、
前記エピタキシャル層に不純物を導入してソース／ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜を形成する工程と前記溝部を形成する工程の間に、前記第２絶縁膜をマスクとして前記不純物の濃度よりも低濃度の不純物を前記半導体基板に導入する段階を備えたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板がシリコンからなることを特徴とする請求項１又は２のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−１７１３９２（Ｐ２０１１−１７１３９２Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３１７５５（Ｐ２０１０−３１７５５）
【出願日】平成２２年２月１６日（２０１０．２．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月１６日（２０１０．２．１６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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