【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】広いレンジのゲート長には適用可能な、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および当該シミュレーション方法によって設計された集積回路を提供する。
【解決手段】ボディコンタクト１４２を有するＳＯＩ絶縁ゲート電界効果トランジスタ10のソース電流またはドレイン電流を、ゲート−ボディオーバラップ領域１６０の電流を余剰のゲート幅に流れる電流として考慮に入れて求める際に、余剰のゲート幅のゲート長依存性を考慮にいれてソース電流またはドレイン電流をシミュレーションする。 （もっと読む）

【課題】素子面積の増大を抑制しつつ、駆動電流の高いＯＮ／ＯＦＦ比と安定した特性を実現できる半導体装置及びその製造方法を提供する。
【解決手段】絶縁層と、絶縁層上に形成された半導体層と、半導体層に形成された部分空乏型のトランジスター１０とを備え、トランジスター１０は、半導体層上に絶縁膜を介して形成されたゲート電極１４と、ゲート電極１４両側下の半導体層に形成されたソース１５又はドレイン１６と、ボディーの下部に設けられた不純物層１７，１８とを有し、不純物層１７，１８は、ボディー領域の下部の両側端部に形成され、ソース１５、ドレイン１６とは接しない。 （もっと読む）

【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得る。
【解決手段】ソース領域１，ドレイン領域２及びゲート電極３で形成されるＭＯＳトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。 （もっと読む）

【課題】フィン型電界効果トランジスタはその動作原理から、低消費電力化を図るためには、動作時のバルク領域は完全空乏化される必要があった。結果として、プロセスばらつきがバルク領域のばらつきを生み、消費電力にばらつきを与えるという問題が生じていた。
【解決手段】本発明のフィン型電界効果トランジスタは、ゲート絶縁膜を介してチャネル領域に電界を印加するためのゲート電極を備えるフィン型電界効果トランジスタにおいて、バルク領域に所定の電位を印加するためのバルク電極を、ゲート電極と別に備えられている。このような構造にすることで、フィンの幅を空乏層程度に保つことを必要せず、基板電位を変化させることでデバイスの特性を変化させる、基板バイアス効果によって消費電力を削減することが可能となる。 （もっと読む）

【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】埋め込み絶縁層により活性層と支持基板とが電気的に絶縁された半導体基板において、支持基板の電位を活性層の表面から取り出すための基板コンタクトの低抵抗化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】活性層１６に素子領域４およびコンタクト領域５が形成された厚膜ＳＯＩ基板２において、ＣＭＯＳトランジスタ７のＢ／Ｌ層２９およびＬ／Ｉ層３７、ｎｐｎバイポーラトランジスタ８のコレクタ層４９と同一層に、ｎ型基板コンタクト１２の貫通コンタクト５８を取り囲むｎ型コンタクト埋め込み層５７を形成する。 （もっと読む）

【課題】電界効果型トランジスタのLSI製造後にしきい電圧の制御が可能で、かつ、回路面積を増大させず、かつ信頼性に優れるという特徴を有する技術を提供する。
【解決手段】シリコン半導体支持基板1の上面に設けられた積層膜（3nm以上4nm以下の第１のシリコン酸化膜2／0.3nm以上2nm以下のシリコン窒化膜3／5nm以上10nm以下の第２のシリコン酸化膜4／3nm以上20nm以下の膜厚）を有するSOI層5と、上記構造に所定の間隔を介して互いに対向して設けられたソース・ドレイン拡散層6と、当該ソース拡散層とドレイン拡散層の間の上記半導体基板の表面上に形成されたゲート絶縁膜7と、上記ゲート絶縁膜の上に形成されたゲート電極8を具備してなる電界効果型半導体装置において、シリコン支持基板1から電圧を印加することにより、直接トンネル効果によって電荷をシリコン窒化膜3に一定時間保持してしきい電圧を調整する。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＲＸスルートランジスタ群ＴＨ（ＲＸ）は、互いに直列に接続されたＭＩＳＦＥＴＱ１〜Ｑ５において、それぞれのＭＩＳＦＥＴのボディ領域と、隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域とを、それぞれ、ダイオード（整流素子）を介して接続する。そして、特に、ｎチャネル型ＭＩＳＦＥＴの場合、ＭＩＳＦＥＴのボディ領域から隣接するＭＩＳＦＥＴのソース領域あるいはドレイン領域へ向う向きが順方向となるようにダイオードを接続する。 （もっと読む）

【課題】負荷に供給する電流を精度よく出力する。
【解決手段】ゲート電極とドレイン電極が短絡されている第１トランジスタＴｒ１と、第１トランジスタＴｒ１のゲート電極に、ゲート電極が接続された第２トランジスタＴｒ２と、を備えるカレントミラー回路１０において、第１トランジスタＴｒ１と第２トランジスタＴｒ２は、絶縁膜１２を介してゲート電極１の上部に設けられてチャネル領域が形成される半導体膜２と、半導体膜２上のチャネル領域を覆う領域に設けられる保護膜３と、半導体膜２のチャネル領域を挟む一対の端部に離間して設けられるとともに保護膜３の一部に重なって設けられソース電極６及びドレイン電極７とをそれぞれ有するとともに、少なくとも第２トランジスタＴｒ２は、ソース電極６の保護膜３に対するチャネル長方向への重なり長がドレイン電極７の保護膜３に対する重なり長より長い構造を有する。 （もっと読む）

【課題】交流電圧で使用することができる半導体装置を提供する。
【解決手段】半導体基板１１に形成された第１トランジスタＴ₁と、半導体基板１１上にＢＯＸ層１２を介して形成された第２トランジスタＴ₂と、を備え、第１トランジスタＴ₁は、半導体基板１１の表面に形成された第１ボディ領域１１ｆと、この第１ボディ領域１１ｆを挟むように形成された第１ソース領域１１ｄ及び第１ドレイン領域１１ｅと、有し、第１ボディ領域１１ｆ上に第２トランジスタＴ₂の第２ドレイン領域１３ｃが配置され、第１ドレイン領域１１ｅ上に第２トランジスタＴ₂の第２ボディ領域１３ａが配置され、第１ドレイン領域１１ｅとＢＯＸ層１２における第２ボディ領域１３ａとの間に接続層１７が形成され、かつ第２ドレイン領域１３ｃが第１トランジスタＴ₁のゲート電極を兼ねた。 （もっと読む）

【課題】単結晶半導体層のテーパー形状を有する端部の特性を良好にすることを課題とする。
【解決手段】加速されたイオンを単結晶半導体基板に照射することによって、単結晶半導体基板中に脆化領域を形成し、単結晶半導体基板とベース基板とを、絶縁膜を介して貼り合わせ、脆化領域において単結晶半導体基板を分離して、ベース基板上に絶縁膜を介して第１の単結晶半導体層を形成し、第１の単結晶半導体層に対してドライエッチングを行って、端部の形状がテーパー形状である第２の単結晶半導体層を形成し、第２の単結晶半導体層の端部に対して、ベース基板側の電位を接地電位としたエッチングを行う。 （もっと読む）

【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。
【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第１ダイオードと、を具備し、第１ダイオードは、第１導電型の第１不純物領域と、第１不純物領域上に形成された第２導電型の第２不純物領域と、を含み、第１トランジスターのボディ領域は、第１ダイオードの第１不純物領域及び第２不純物領域に接続されている。 （もっと読む）

【課題】本実施形態は、ボディコンタクトの面積を相対的に縮小し信頼性を向上させた半導体装置を提供することを目的とする。
【解決手段】実施形態に係る半導体装置は、第１および第２のドレイン領域の間に設けられたソース領域を備える。第１のドレイン領域とソース領域との間には、第１のボディ領域が形成され、第２のドレイン領域とソース領域との間には、第２のボディ領域が形成されている。さらに、第１のボディ領域および第２のボディ領域の少なくとも一方に接続された複数のキャリアパス領域と、第１および第２のボディ領域から離間して設けられたコンタクト領域と、を備える。キャリアパス領域は、第１または第２のボディ領域とコンタクト領域との間を電気的に接続し、ソース領域は、第１および第２のボディ領域と、複数のキャリアパス領域と、コンタクト領域と、によって囲まれたことを特徴とする。 （もっと読む）

【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。
【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第２導電型のソース領域、第２導電型のドレイン領域、及び、第１導電型のボディ領域と、第２ゲート絶縁膜と、第２ゲート電極と、を含む第２トランジスターと、を具備し、第１トランジスターの第２導電型のボディ領域は、第２トランジスターの第２導電型のソース領域及び第２導電型のドレイン領域の内の一方に接続されている。 （もっと読む）

【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供
【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 （もっと読む）

【課題】 ソース領域側だけに不活性イオン注入領域が形成される非対称型ＳＯＩ電界効果トランジスタを容易に実現する半導体装置の製造方法を提供する。
【解決手段】 イオン注入前にトランジスタが形成される半導体層のゲート電極について対称構造をなす２つの電極のいずれか一方をソース又はドレインとして指定する電極指定データを予め保持する設計工程と、電極指定データに応じてソース領域側だけのイオン注入を可能にするためのイオン注入用マスクを製作するマスク製作工程と、対称をなす２つの電極を有する半導体層表面にフォトレジストを塗布しイオン注入用マスクを用いて露光してフォトレジストの少なくともソース領域に対応する部分を除去するレジスト形成工程と、レジスト形成工程の実行後、イオン注入用マスクに対応して残されたフォトレジストを有する半導体層表面からイオンを注入する工程と、を備える。 （もっと読む）

【課題】ソース／ドレイン領域と基板との間の容量の低下を防止でき、パンチスルー現象を低減することができる半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に第１絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面及び側面を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜をマスクとして前記半導体基板の表面に溝部を形成する工程と、前記溝部の底面上に、該溝部の側壁の上部の露出を残す厚さで第３絶縁膜を形成する工程と、前記露出された溝部の側壁の上部を起点としたエピタキシャル成長により、前記第３絶縁膜上に前記半導体のエピタキシャル層を形成する工程と、前記エピタキシャル層に不純物を導入してソース／ドレイン領域を形成する工程と、を有することを特徴とする （もっと読む）

【課題】ボディー抵抗の低減化を図った部分分離ボディー固定ＳＯＩ構造の半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳトランジスタのソース・ドレイン領域形成時において、Ｎ⁺ブロックレジスト５１におけるＮ⁺ブロック領域４１のゲート方向延長領域４１ａによって、ゲート方向延長領域４１ａ下のウェル領域１１には、Ｎ型の不純物が注入されることを回避する。ゲート電極９の長手方向延長線上においてＮ型の不純物が注入される恐れのあるウェル領域１１である高抵抗形成領域を、従来の高抵抗形成領域Ａ１より狭い高抵抗形成領域Ａ２とすることができる。 （もっと読む）