半導体装置、および半導体装置の製造方法
【課題】素子面積の増大を抑制しつつ、駆動電流の高いＯＮ／ＯＦＦ比と安定した特性を実現できる半導体装置及びその製造方法を提供する。
【解決手段】絶縁層と、絶縁層上に形成された半導体層と、半導体層に形成された部分空乏型のトランジスター１０とを備え、トランジスター１０は、半導体層上に絶縁膜を介して形成されたゲート電極１４と、ゲート電極１４両側下の半導体層に形成されたソース１５又はドレイン１６と、ボディーの下部に設けられた不純物層１７，１８とを有し、不純物層１７，１８は、ボディー領域の下部の両側端部に形成され、ソース１５、ドレイン１６とは接しない。
【解決手段】絶縁層と、絶縁層上に形成された半導体層と、半導体層に形成された部分空乏型のトランジスター１０とを備え、トランジスター１０は、半導体層上に絶縁膜を介して形成されたゲート電極１４と、ゲート電極１４両側下の半導体層に形成されたソース１５又はドレイン１６と、ボディーの下部に設けられた不純物層１７，１８とを有し、不純物層１７，１８は、ボディー領域の下部の両側端部に形成され、ソース１５、ドレイン１６とは接しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜上の半導体層に形成されたトランジスターを備える半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスを、絶縁膜上に形成した薄い半導体膜に形成する技術（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）は、次世代の低パワー半導体デバイスとして開発、実用化が進められている。ＳＯＩは駆動電流の急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、ウォッチや携帯機器などに用いられる集積回路への応用が進んでいる。現在、ＳＯＩ構造を有するＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、様々な半導体集積回路に用いられている。特に、従来からあるバルク構造のＭＩＳＦＥＴの製造方法と同様に容易に製造できる部分空乏型（ＰＤ：Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）のＳＯＩ構造からなるＭＩＳＦＥＴ（以下、ＰＤ−ＳＯＩ ＭＩＳＦＥＴと呼ぶ）は半導体製品に広く使用されている。ＰＤ−ＳＯＩ ＭＩＳＦＥＴの構造については、例えば特許文献１に開示されている。
【０００３】
図１４（ａ）及び（ｂ）は、従来から広く知られているＰＤ−ＳＯＩ ＭＩＳＦＥＴの代表的な構造である。図１４（ａ）及び（ｂ）に示すＰＤ−ＳＯＩ ＭＩＳＦＥＴでは、ゲート直下の半導体層の領域、即ちボディー領域と呼ばれる領域において、ＭＩＳＦＥＴの動作によって空乏層が絶縁層に達せずに、空乏化しきらない領域が残る、この空乏化しきらないボディー領域は素子分離層と絶縁層（ＢＯＸ層ともいう）とによって、他の領域から電気的に分離されており、その電位（以下、ボディー電位と呼ぶ）は浮遊し、不安定な状態である。このため図１４（ａ）及び（ｂ）に示す構造はボディー浮遊型と呼ばれ、浮遊したボディー電位によりデバイス特性は影響を受けて変動する。この現象は基板浮遊効果と呼ばれ、この現象によるデバイス特性の変動は、回路動作上、重大な問題につながる恐れがある。特にヒストリー効果と呼ばれる現象は重要であり、回路設計時に考慮が必要となる可能性がある。ここでヒストリー効果とは、前記基板浮遊効果の影響で、ゲート、ドレイン、ソースに印加されていた電圧条件などの履歴により、ボディー電位の変動、そしてボディー電位の変動によるドレイン電流の変動が生じ、デバイス特性が不安定となってしまう現象のことである。
【０００４】
ヒストリー効果は、例えば図１３に示すような既知のボディー電位固定方法により抑制することができる。図１３（ａ）及び（ｂ）は、従来例に係るＰＤ−ＳＯＩ ＭＩＳＦＥＴの構成例を示す断面図である。図１３（ａ）及び（ｂ）に示すように、このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０は、ＢＯＸ層９１上のＳＯＩ層９２の表面に形成されたゲート絶縁膜９３と、ゲート絶縁膜９３を介してＳＯＩ層９２上に絶縁膜９９を介して形成されたゲート電極９４と、ゲート電極９４の両側下のＳＯＩ層９２に形成されたＮ型のソース９５ａまたはドレイン９５ｂと、ゲート電極９４直下の領域のＳＯＩ層（即ちボディー領域）９２に接続するＰ型不純物層９６、とを有する。
【０００５】
このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０では、その動作時には図１３（ｂ）に示すように、空乏層９２ａがＢＯＸ層まで達せずに空乏化されない中性領域（ボディー領域）９２ｂが残る。また、コンタクト９７及びＰ型不純物層９６を介してボディー領域９２の電位（即ち、ボディー電位）が所望の電位（例えば、接地電位）に固定されるため、基板浮遊効果は抑えられ、ヒストリー効果が抑制される。このような構造は、ボディーコンタクト、又はボディータイと呼ばれており、例えば特許文献２に開示されている。なお、図１３（ａ）では、図面の複雑化を回避するために、図１３（ｂ）に示した層間絶縁膜９８を省略している。
また、ヒストリー効果を抑制するために、例えば特許文献３に開示されているように、ボディー領域とソース、ドレイン領域の間の不純物濃度を下げ、ボディーとソース及びドレインの間の寄生抵抗を上げることでボディー電位の変動を低減する方法がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１２８２５４号公報
【特許文献２】特開２００４−１１９８８４号公報
【特許文献３】特開２０１０−２３２２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、部分空乏型ＳＯＩ ＭＩＳＦＥＴ９０において、ボディータイなどの手法を用いてそのボディー電位を外部から固定した場合、デバイス特性は安定するが、その一方でボディー領域に大きな寄生容量が生じてしまう。従って前記ＭＩＳＦＥＴのＯＮ（オン）電流が低下してドレイン電流のＯＮ／ＯＦＦ（オフ）比が低下し、またサブスレッショルドスイング値（Ｓ値）が増加してしまうといった課題があった。つまり、部分空乏型ＭＩＳＦＥＴ９０の駆動電流が低下し、その電流駆動能力は従来のバルクシリコンによるＭＩＳＦＥＴと同程度となってしまうという課題があった。このため、図１３（ａ）及び（ｂ）に示した構造ではＳＯＩの長所を十分に活かすことができない可能性があった。
【０００８】
また、図１３（ａ）及び（ｂ）に示した構造では、ボディー電位を固定するためのコンタクト９７が必要であるため、例えば図１４（ａ）及び（ｂ）に示すボディー浮遊構造と比べて素子面積が大きくなり、集積度が低下してしまうという課題もあった。
【０００９】
また、特許文献３に示されているようにボディー電位の変動を低減させる方法もあるが、この場合でもボディー領域からソース及びドレイン領域への電荷の移動は無視できない程度に存在し、トランジスターの安定動作を実現するためには、ボディー電位の変動の低減が十分ではない可能性があった。つまり、さらに改善の余地があり、動作の安定性をさらに高めるためには、ボディー領域からソース及びドレイン領域への電荷の移動を無視できる程度に抑える必要があるという課題もあった。
【００１０】
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁膜上の半導体層に形成された部分空乏型のトランジスターにおいて、素子面積の増大を抑制しつつ、ドレイン電流の高いＯＮ／ＯＦＦ比と安定動作を実現できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【００１２】
［適用例１］本適用例に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、前記ゲート電極の直下前記半導体層の領域であるボディー領域の両側に位置する領域に設けられた第１導電型の第１不純物領域と、を有し、前記第１不純物領域は前記ボディー領域内に存在し、前記ソース、ドレイン領域とは接しない位置に配置されたことを特徴とする。
【００１３】
ここで「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「部分空乏型のトランジスター」とは、トランジスターの動作時にボディー領域が完全に空乏化するのではなく、部分的に空乏化する、つまり空乏層が絶縁層まで達せずに中性領域が残るトランジスターのことである。また、「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。なお、ゲート電極と半導体層との間にある絶縁層は、半導体層の熱酸化により形成される酸化膜であっても良いし、その他の絶縁膜（例えば、Ｈｉｇｈ−ｋ膜など）であっても良い。
【００１４】
本適用例に示す構成であれば、第１不純物層によりボディー領域とソース、又はドレイン領域との間にＰ−Ｎ−Ｐ（又はＮ−Ｐ−Ｎ）構造が形成されている。このため、Ｐ−Ｎ接合ダイオードの逆バイアス効果によって、トランジスターの動作時に、ボディー領域からソース又はドレインのへの電荷（即ち、ボディー領域がＰ型の場合はホールであり、Ｎ型の場合は電子）の流れを抑制することができ、ボディー電位を安定化すると同時にボディー電位に蓄積された電荷によるバイアス効果により高い駆動電流を得ることができる。これにより、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、ドレイン電流の高いＯＮ／ＯＦＦ比と安定動作を同時に実現する半導体装置を提供することができる。
【００１５】
［適用例２］上記適用例に係る半導体装置において、前記ソース又はドレインは、ＬＤＤ領域を有し、前記第１不純物領域は前記ＬＤＤ領域とは接しない位置に配置されたことを特徴としても良い。
【００１６】
ソース又はドレインは、ＬＤＤ領域を有するＬＤＤ構造となっている。ここで「ＬＤＤ構造」とは、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎのことであり、不純物が低濃度に導入された部分（即ち低濃度層）と、不純物が高濃度な部分（即ち、高濃度層）とから構成された構造のことである。このような構成であれば、例えば第１不純物層の形成に必要となるソース、ドレイン間の幅を広く確保できるため、第１不純物層の形成が容易となる。さらに、チャネル部に発生する寄生抵抗を低減することができる。従って、ＯＮ電流の増大という効果を得ることができる。
【００１７】
［適用例３］上記適用例に係る半導体装置において、前記ゲート電極の両側壁にサイドウォール構造を有することを特徴としても良い。
【００１８】
本適用例によれば、ＬＤＤ構造の形成が容易となり、また、第１不純物領域の形成に必要なソース、ドレイン間の幅を広く確保できる。したがって、本発明に係る半導体装置の製造を容易とすることができる。
【００１９】
［適用例４］本適用例に係る半導体装置の製造方法は、絶縁膜上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、前記半導体層上に絶縁膜を形成する工程と、前記半導体層上に前記絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極直下の前記半導体層の領域であるボディー領域の両側に位置し、ソース又はドレインに接しない領域に第１導電型の第１不純物領域を形成する工程と、前記ゲート電極の両側下の前記半導体層にソース又はドレインを形成する工程と、を含むことを特徴とする。
【００２０】
このような製造方法によれば、ヒストリー効果を低減した半導体装置を製造することができ、素子面積の増大を抑制しつつ、ドレイン電流の高いＯＮ／ＯＦＦ比と安定動作を同時に実現可能な半導体装置を提供することができる。
【００２１】
［適用例５］上記適用例に係る半導体装置の製造方法において、前記ソース又はドレイン領域にＬＤＤ構造を形成する工程をさらに有しても良い。
【００２２】
このような製造方法によれば、ソース又はドレインは、ＬＤＤ領域を有するＬＤＤ構造とすることができる。この構成であれば、例えば第１不純物層の形成に必要となるソース、ドレイン間の幅を広く確保できるため、第１不純物層の形成が容易となる。さらに、チャネル部に発生する寄生抵抗を低減することができる。従って、ＯＮ電流の増大という効果を得ることができる。
【００２３】
［適用例６］上記適用例に係る半導体装置の製造方法において、前記第１不純物層を形成する工程の前に前記ゲート電極をマスクにして前記半導体層に不純物を導入する工程と、前記ゲート電極の両側壁にサイドウォールを形成する工程と、をさらに含み、前記ソース又はドレインを形成する工程は、前記サイドウォールを形成した後で、前記ゲート電極及び前記サイドウォールをマスクにして前記半導体層に不純物を導入しても良い。
【００２４】
このような製造方法によれば、ＬＤＤ構造、及び第１不純物層は、ゲート電極をマスクにしてセルフアラインによって製造することができ、ＬＤＤ構造、及び第１不純物層形成の際の位置合わせ精度が向上し、製造が容易となる。また、サイドウォールをマスクにしてセルフアラインによりソース１５、ドレイン１６を形成することができ、さらに製造が容易となる。また、ゲート電極とソース１５、及びドレイン１６の間に第１不純物層を形成することができるため、第１不純物層の形成がさらに容易となるという効果もある。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係る半導体装置の構成例を示す図。
【図２】第１実施形態に係る半導体装置の製造方法を示す図。
【図３】第１実施形態に係る半導体装置の製造方法を示す図。
【図４】第１実施形態に係る半導体装置の製造方法を示す図。
【図５】第１実施形態に係る半導体装置の製造方法を示す図。
【図６】第１実施形態に係る半導体装置の製造方法を示す図。
【図７】第２実施形態に係る半導体装置の構成例を示す図。
【図８】第２実施形態に係る半導体装置の製造方法を示す図。
【図９】第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】第２実施形態に係る半導体装置の製造方法を示す図。
【図１２】第２実施形態に係る半導体装置の製造方法を示す図。
【図１３】従来例の半導体装置の構成を示す図。
【図１４】従来例の半導体装置の構成を示す図。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。また、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。なお、以下に示す図１（ａ）、図７（ａ）、図１３（ａ）そして図１４（ａ）では、図面の複雑化を回避するために層間絶縁膜５の記載を省略している。
【００２７】
（第１実施形態）
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と断面図である。図１（ａ）及び（ｂ）に示すように、この半導体装置は、例えば埋め込み酸化膜（ＢＯＸ層）とその上面の単結晶シリコン層（ＳＯＩ層）を有するシリコン基板、即ちＳＯＩ基板を用い、ＢＯＸ層１上に形成されたＳＯＩ層２と、このＳＯＩ層２を平面視で囲む素子分離層３と、ＳＯＩ層２に形成されたＮチャネル型のトランジスター１０と、このトランジスター１０を覆う層間絶縁膜５と、を含んで構成されている。ＢＯＸ層１は例えばシリコン酸化膜（ＳｉＯ2）であり、ＳＯＩ層２は例えば単結晶のシリコン層（Ｓｉ）である。
【００２８】
トランジスター１０は、例えば、絶縁膜１３を介してＳＯＩ層２上に形成されたゲート電極１４と、このゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５又はドレイン１６と、を有する。絶縁膜１３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ2若しくはＳｉＯＮ）、又はＨｉｇｈ−Ｋ膜である。また。ゲート電極１４は、例えばリン、ボロン等の不純物を含むポリシリコン、又は金属からなる。
【００２９】
このトランジスター１０は、部分空乏型のＭＩＳＦＥＴ（即ち、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）であり、その動作時（即ち、ゲート電極１４に閾値以上の電圧が印加されて、トランジスター１０がＯＮするとき）には、図１（ｂ）に示すように、ゲート電極１４直下の領域のＳＯＩ層（即ち、ボディー領域）２において、空乏層がＢＯＸ層１まで達せずに中性領域が残る。また、このボディー領域２は電位が固定されていない。つまり、ボディーフロート構造である。さらに、このトランジスター１０は、ボディー領域内の下部両側に設けられたＮ型の不純物層１７と、同じくＮ型の不純物層１８を有する。この不純物層１７，１８はボディー領域内に配され、不純物層１７はソース１５と接しておらず、不純物層１８はドレイン１６とは接していない。不純物層１７，１８は例えばボロン等のＰ型半導体イオンを注入したシリコン単結晶である。
【００３０】
以上に述べた第１実施形態に係る半導体装置によれば、以下の効果を得ることができる。
不純物層１７，１８によって、ボディー領域とソース、又はドレインとの間にはＰ−Ｎ−Ｐ構造が形成され、ボディー領域とソース、又はドレイン間の電荷（即ち、電子、又は正孔）の流れは抑制される。したがってボディー電位が安定するため、ヒストリー効果は抑制される。さらに、ボディー電位に電荷が蓄積され、ＰＤ−ＳＯＩトランジスターへのボディーバイアス効果によりドレイン電流の増加も得られる。これらの効果により、素子面積を増大することなく、ドレイン電流の高いＯＮ／ＯＦＦ比と安定した動作を同時に合わせ持つ半導体装置を提供することができる。
次に、この半導体装置の製造方法について説明する。
【００３１】
図２〜図６は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図と断面図である。図２（ａ）および（ｂ）では、まず、支持基板（図示せず）上にＢＯＸ層１が形成され、その上にＳＯＩ層２が形成されたＳＯＩ基板を用意する。ＳＯＩ層は例えば、単結晶シリコンなどから成る。このＳＯＩ基板は、例えばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｉｇｅｎ）貼り合わせ法により形成されたものである。次に、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって、ＳＯＩ層２を部分的に熱酸化して素子分離層３を形成する。素子分離層３により平面視で囲まれた領域が、素子領域となる。
【００３２】
次に、図３（ａ）および（ｂ）に示すように、ＳＯＩ層２に例えば、ボロン等のＰ型不純物をイオン注入する。これにより、ＳＯＩ層２の導電型をＰ型にする。次に、ＳＯＩ層２の深い部分２箇所に不純物層１７，１８を形成する。例えば、図４（ａ）および（ｂ）に示すように、ＳＯＩ層２の上方２箇所を開口し、それ以外の部分を覆うレジストパターンＲ１をＳＯＩ基板上に形成する。そして、このレジストパターンＲ１をマスクに、リン、ヒ素などのＮ型不純物イオンを注入する。この工程により形成された不純物層１７と不純物層１８の間が、ボディー領域となる。ここでは、Ｎ型不純物イオンのほぼ全てがボディー領域下部に到達し、その上部には留まらないように、その注入エネルギーを調整する。これにより、ボディー領域両脇の上部ではなく、下部にのみ不純物層１７を形成することができる。この後、レジストパターンＲ１を除去する。
【００３３】
次に、図５（ａ）および（ｂ）に示すようにＳＯＩ層２の表面を熱酸化して、絶縁膜１３を形成する。そして、絶縁膜１３上に、ゲート電極の材料となる膜（例えば、ポリシリコン膜、または金属膜）を形成し、この膜を、不純物層１７，１８の領域を含むようにパターニングしてゲート電極１４を形成する。次に、図６（ａ）および（ｂ）に示すように、ゲート電極１４をマスクにして、ＳＯＩ層２にリン又は砒素などのＮ型不純物イオンを注入し、ゲート電極１４の両側下のＳＯＩ層２にソース１５、又はドレイン１６を形成する。これにより、ソース１５又はドレイン１６の下部（即ち、深い部分）からボディー領域の端部までの間にＰ−Ｎ−Ｐ構造を形成できる。
【００３４】
次に、ＳＯＩ基板に熱処理を施して、ＳＯＩ層２に導入した、Ｐ型不純物、Ｎ型不純物をそれぞれ拡散させる。次に、ＳＯＩ基板上に層間絶縁膜（図示せず）を形成する。そして、ソース１５上とドレイン１６上、ゲート電極１４上とにそれぞれ開口部（図示せず）を形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んでコンタクト電極１９ａ，１９ｂ，１９ｃ（図１（ａ）参照）を形成する。最後に、例えばアルミニウム、銅などの導電体により構成された配線パターンを形成する。これにより、図１（ａ）及び（ｂ）に示したトランジスター１０が完成する。
【００３５】
このように、本発明の第１実施形態によれば、Ｐ型のボディー領域２とＮ型のソース１５、及びドレイン１６との間に不純物層１７，１８を形成している。この不純物層１７及び１８により、ソース１５の下部であってボディー領域２との間にＰ−Ｎ−Ｐ構造が存在しているので、トランジスター１０の動作時に、中性領域からソース１５、及びドレイン１６へのホールｈ＋の排出、及び注入を抑制することができ、ボディー電位を安定化することができる。これにより、トランジスター１０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００３６】
（第２実施形態）
図７（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図と断面図である。本実施形態に係る半導体装置について、これらの図を参照して説明する。なお、第１実施形態と同一の構成部位については、同一の番号を使用し、重複する説明は省略する。
【００３７】
図７（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上に形成されたＳＯＩ層２と、このＳＯＩ層２を平面視で囲む素子分離層３と、ＳＯＩ層２に形成されたＮチャネル型のトランジスター２０と、このトランジスター２０を覆う層間絶縁膜５と、を含んで構成されている。
【００３８】
これらの中で、トランジスター２０は、例えば絶縁膜１３と、ゲート電極１４と、Ｎ型のソース１５又はドレイン１６と、を有する。このトランジスター２０はＰＤ−ＳＯＩ ＭＩＳＦＥＴであり、そのボディー領域２は外部から電位が固定されていない、つまりボディーフロート構造である。
【００３９】
さらにこのトランジスター２０は、ゲート両脇下のＳＯＩ層上部にＬＤＤ構造を有する。このＬＤＤ領域（第２不純物層）は、例えばリン、砒素などを注入した単結晶シリコンである。またトランジスター２０は、ゲート電極の両側壁に、サイドウォール構造を有する。このサイドウォール３１の材質は、例えばシリコン酸化物などの絶縁物である。
このトランジスター２０は、ボディー領域の下部両側に設けられたＮ型の不純物層１７と、同じくＮ型の不純物層１８を有する。この不純物層１７，１８はボディー領域の両脇のボディー領域に接した部分に有り、不純物層１７はソース、と接しておらず、不純物層１８はドレインとは接していない。また、不純物層１７，１８はＬＤＤ領域も接していない。また、不純物層１７，１８は例えばリン、砒素等のN型半導体イオンを注入したシリコン単結晶である。この不純物層１７，１８によって、ボディー領域２の下部と、ソース１５及びドレイン１６の下部の間にはＰ−Ｎ−Ｐ構造が形成される。
【００４０】
以上に述べた第２実施形態に係る半導体装置によれば、以下の効果を得ることができる。
第１実施形態と同様、不純物層１７，１８によって、ボディー領域とソース、又はドレインとの間にはＰ−Ｎ−Ｐ構造が形成され、ボディー領域とソース、又はドレイン間の荷電粒子（即ち、電子、又は正孔）の流れは抑制される。また、ボディー領域に電位が蓄積されることによる、所謂ボディーバイアス効果によるドレイン電流の増加も期待できる。
また、ソース、ドレインがＬＤＤ構造であるため、前記不純物層１７，１８の形成に必要となるソース、ドレイン間の幅を広く確保できるため、不純物層１７，１８の形成が容易となる。さらに、チャネル部に発生する寄生抵抗を低減することができる。従って、ＯＮ電流の増大という効果を得ることができる。
次に、この半導体装置の製造方法について説明する。
【００４１】
図８〜図１２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図と平面図である。図８（ａ）及び（ｂ）において、ＳＯＩ層２にＰ型不純物を導入し、ＳＯＩ層２をＰ型にする工程までは、第１実施形態と同じである。この第２実施形態では、その後、ＳＯＩ層２の表面を熱酸化して、絶縁膜１３を形成する。そして、絶縁膜１３上に、ゲート電極の材料となる膜（例えば、ポリシリコン膜、または金属膜）を形成し、この膜をパターニングしてゲート電極１４を形成する。次に、ＳＯＩ層２の深い部分２箇所に不純物層１７，１８を形成する。例えば、図９（ａ）および（ｂ）に示すように、ＳＯＩ層２の上方であってゲート電極１４の領域を含む領域を開口し、それ以外の部分を覆うレジストパターンＲ２をＳＯＩ基板上に形成する。そして、このレジストパターンＲ２及びゲート電極１４をマスクに、リン、ヒ素などのＮ型不純物イオンを注入することにより、ボディー領域両脇下部にＮ型の第１不純物層１７，１８を形成する。ここでは、Ｎ型不純物イオンのほぼ全てがボディー領域下部に到達し、その上部には留まらないように、その注入エネルギーを調整する。これにより、ボディー領域両脇の上部ではなく、下部にのみ不純物層１７を形成することができる。この後、レジストパターンＲ２を除去する。
【００４２】
次に、図１０（ａ）及び（ｂ）に示すように、素子領域を含む領域を開口し、それ以外の部分を覆うレジストパターンＲ３をＳＯＩ基板上に形成する。このレジストパターンＲ３及びゲート電極１４をマスクにして、リン、ヒ素などのＮ型不純物イオンを注入する。これにより、素子領域のゲート電極１４の領域以外の浅い部分に、第２不純物層３２，３３を形成する。ここでは、Ｎ型不純物イオンは素子領域の浅い部分に留まり前記不純物層１７，１８の領域とは接しないように、注入エネルギーを調整する。この後、レジストパターンＲ３を除去する。
【００４３】
次に、例えばシリコン酸化膜などを気相成長法などにより基板上に堆積させ、基板全面をエッチングする。これにより、図１１（ａ）及び（ｂ）に示すようにゲート電極１４の両側壁にサイドウォール３１を形成する。サイドウォール３１を形成した後、図１２（ａ）及び（ｂ）に示すように素子領域を含む領域を開口し、それ以外の領域を覆うレジストパターンＲ４をＳＯＩ基板上に形成する。このレジストパターンＲ４及びゲート電極１４をマスクに、リン、ヒ素などのＮ型不純物イオンを注入し、ゲート電極１４及びサイドウォール３１の両側下のＳＯＩ層２にソース１５及びドレイン１６を形成する。この後、レジストパターンＲ４を除去する。これにより、ソース１５又はドレイン１６の下部（即ち、深い部分）からボディー領域の端部までの間にＰ−Ｎ−Ｐ構造を形成できる。
【００４４】
次に、ＳＯＩ基板に熱処理を施して、ＳＯＩ層２に導入した、Ｐ型不純物、Ｎ型不純物をそれぞれ拡散させる。次に、ＳＯＩ基板上に層間絶縁膜（図示せず）を形成する。そして、ソース１５上とドレイン１６上、ゲート電極１４上とにそれぞれ開口部（図示せず）を形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んでコンタクト電極１９ａ，１９ｂ，１９ｃ（図１（ａ）参照）を形成する。最後に、例えばアルミニウム、銅などの導電体により構成された配線パターンを層間絶縁膜及びコンタクト電極１９ａ，１９ｂ，１９ｃ上に形成する。これにより、図７（ａ）及び（ｂ）に示したトランジスター２０が完成する。
【００４５】
（その他の実施形態）
上記の第１〜第２実施形態では、ＢＯＸ層１が本発明の「絶縁層」に対応し、ＳＯＩ層２が本発明の「半導体層」に対応している。また、トランジスター１０が本発明の「部分空乏型のトランジスター」に対応している。さらに、不純物層１７，１８が本発明の「第１不純物層」に対応している。また、Ｎ型が本発明の「第１導電型」で、Ｐ型が本発明の「第２導電型」に対応している。
【００４６】
上記の第１〜第２実施形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であっても良い。
例えば、第１実施形態で説明したトランジスター１０は、Ｐチャネル型であっても良い。このような構成であれば、Ｐ型の不純物層１７により、ソース１５、及びドレイン１６の下部とボディー領域２の間にＮ−Ｐ−Ｎ構造が形成されて高抵抗化されているため、トランジスター１０の動作時に、中性領域から、ソース及びドレインへの電荷の排出、注入を抑制することができ、ボディー電位を安定化することができる。従って、トランジスター１０においてヒストリー効果を抑制することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【符号の説明】
【００４７】
１…ＢＯＸ層、２…ＳＯＩ層（ボディー領域）、３…素子分離層、５…層間絶縁膜、１０，２０…トランジスター（ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）、１３…絶縁膜、１４…ゲート電極、１５…ソース、１６…ドレイン、１７，１８…不純物層（第１不純物層）、１９ａ，１９ｂ，１９ｃ…コンタクト電極、３１…サイドウォール、３２，３３…第２不純物層。
【技術分野】
【０００１】
本発明は、絶縁膜上の半導体層に形成されたトランジスターを備える半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体デバイスを、絶縁膜上に形成した薄い半導体膜に形成する技術（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）は、次世代の低パワー半導体デバイスとして開発、実用化が進められている。ＳＯＩは駆動電流の急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、ウォッチや携帯機器などに用いられる集積回路への応用が進んでいる。現在、ＳＯＩ構造を有するＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、様々な半導体集積回路に用いられている。特に、従来からあるバルク構造のＭＩＳＦＥＴの製造方法と同様に容易に製造できる部分空乏型（ＰＤ：Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）のＳＯＩ構造からなるＭＩＳＦＥＴ（以下、ＰＤ−ＳＯＩ ＭＩＳＦＥＴと呼ぶ）は半導体製品に広く使用されている。ＰＤ−ＳＯＩ ＭＩＳＦＥＴの構造については、例えば特許文献１に開示されている。
【０００３】
図１４（ａ）及び（ｂ）は、従来から広く知られているＰＤ−ＳＯＩ ＭＩＳＦＥＴの代表的な構造である。図１４（ａ）及び（ｂ）に示すＰＤ−ＳＯＩ ＭＩＳＦＥＴでは、ゲート直下の半導体層の領域、即ちボディー領域と呼ばれる領域において、ＭＩＳＦＥＴの動作によって空乏層が絶縁層に達せずに、空乏化しきらない領域が残る、この空乏化しきらないボディー領域は素子分離層と絶縁層（ＢＯＸ層ともいう）とによって、他の領域から電気的に分離されており、その電位（以下、ボディー電位と呼ぶ）は浮遊し、不安定な状態である。このため図１４（ａ）及び（ｂ）に示す構造はボディー浮遊型と呼ばれ、浮遊したボディー電位によりデバイス特性は影響を受けて変動する。この現象は基板浮遊効果と呼ばれ、この現象によるデバイス特性の変動は、回路動作上、重大な問題につながる恐れがある。特にヒストリー効果と呼ばれる現象は重要であり、回路設計時に考慮が必要となる可能性がある。ここでヒストリー効果とは、前記基板浮遊効果の影響で、ゲート、ドレイン、ソースに印加されていた電圧条件などの履歴により、ボディー電位の変動、そしてボディー電位の変動によるドレイン電流の変動が生じ、デバイス特性が不安定となってしまう現象のことである。
【０００４】
ヒストリー効果は、例えば図１３に示すような既知のボディー電位固定方法により抑制することができる。図１３（ａ）及び（ｂ）は、従来例に係るＰＤ−ＳＯＩ ＭＩＳＦＥＴの構成例を示す断面図である。図１３（ａ）及び（ｂ）に示すように、このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０は、ＢＯＸ層９１上のＳＯＩ層９２の表面に形成されたゲート絶縁膜９３と、ゲート絶縁膜９３を介してＳＯＩ層９２上に絶縁膜９９を介して形成されたゲート電極９４と、ゲート電極９４の両側下のＳＯＩ層９２に形成されたＮ型のソース９５ａまたはドレイン９５ｂと、ゲート電極９４直下の領域のＳＯＩ層（即ちボディー領域）９２に接続するＰ型不純物層９６、とを有する。
【０００５】
このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０では、その動作時には図１３（ｂ）に示すように、空乏層９２ａがＢＯＸ層まで達せずに空乏化されない中性領域（ボディー領域）９２ｂが残る。また、コンタクト９７及びＰ型不純物層９６を介してボディー領域９２の電位（即ち、ボディー電位）が所望の電位（例えば、接地電位）に固定されるため、基板浮遊効果は抑えられ、ヒストリー効果が抑制される。このような構造は、ボディーコンタクト、又はボディータイと呼ばれており、例えば特許文献２に開示されている。なお、図１３（ａ）では、図面の複雑化を回避するために、図１３（ｂ）に示した層間絶縁膜９８を省略している。
また、ヒストリー効果を抑制するために、例えば特許文献３に開示されているように、ボディー領域とソース、ドレイン領域の間の不純物濃度を下げ、ボディーとソース及びドレインの間の寄生抵抗を上げることでボディー電位の変動を低減する方法がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１２８２５４号公報
【特許文献２】特開２００４−１１９８８４号公報
【特許文献３】特開２０１０−２３２２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、部分空乏型ＳＯＩ ＭＩＳＦＥＴ９０において、ボディータイなどの手法を用いてそのボディー電位を外部から固定した場合、デバイス特性は安定するが、その一方でボディー領域に大きな寄生容量が生じてしまう。従って前記ＭＩＳＦＥＴのＯＮ（オン）電流が低下してドレイン電流のＯＮ／ＯＦＦ（オフ）比が低下し、またサブスレッショルドスイング値（Ｓ値）が増加してしまうといった課題があった。つまり、部分空乏型ＭＩＳＦＥＴ９０の駆動電流が低下し、その電流駆動能力は従来のバルクシリコンによるＭＩＳＦＥＴと同程度となってしまうという課題があった。このため、図１３（ａ）及び（ｂ）に示した構造ではＳＯＩの長所を十分に活かすことができない可能性があった。
【０００８】
また、図１３（ａ）及び（ｂ）に示した構造では、ボディー電位を固定するためのコンタクト９７が必要であるため、例えば図１４（ａ）及び（ｂ）に示すボディー浮遊構造と比べて素子面積が大きくなり、集積度が低下してしまうという課題もあった。
【０００９】
また、特許文献３に示されているようにボディー電位の変動を低減させる方法もあるが、この場合でもボディー領域からソース及びドレイン領域への電荷の移動は無視できない程度に存在し、トランジスターの安定動作を実現するためには、ボディー電位の変動の低減が十分ではない可能性があった。つまり、さらに改善の余地があり、動作の安定性をさらに高めるためには、ボディー領域からソース及びドレイン領域への電荷の移動を無視できる程度に抑える必要があるという課題もあった。
【００１０】
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁膜上の半導体層に形成された部分空乏型のトランジスターにおいて、素子面積の増大を抑制しつつ、ドレイン電流の高いＯＮ／ＯＦＦ比と安定動作を実現できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【００１２】
［適用例１］本適用例に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、前記ゲート電極の直下前記半導体層の領域であるボディー領域の両側に位置する領域に設けられた第１導電型の第１不純物領域と、を有し、前記第１不純物領域は前記ボディー領域内に存在し、前記ソース、ドレイン領域とは接しない位置に配置されたことを特徴とする。
【００１３】
ここで「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「部分空乏型のトランジスター」とは、トランジスターの動作時にボディー領域が完全に空乏化するのではなく、部分的に空乏化する、つまり空乏層が絶縁層まで達せずに中性領域が残るトランジスターのことである。また、「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。なお、ゲート電極と半導体層との間にある絶縁層は、半導体層の熱酸化により形成される酸化膜であっても良いし、その他の絶縁膜（例えば、Ｈｉｇｈ−ｋ膜など）であっても良い。
【００１４】
本適用例に示す構成であれば、第１不純物層によりボディー領域とソース、又はドレイン領域との間にＰ−Ｎ−Ｐ（又はＮ−Ｐ−Ｎ）構造が形成されている。このため、Ｐ−Ｎ接合ダイオードの逆バイアス効果によって、トランジスターの動作時に、ボディー領域からソース又はドレインのへの電荷（即ち、ボディー領域がＰ型の場合はホールであり、Ｎ型の場合は電子）の流れを抑制することができ、ボディー電位を安定化すると同時にボディー電位に蓄積された電荷によるバイアス効果により高い駆動電流を得ることができる。これにより、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、ドレイン電流の高いＯＮ／ＯＦＦ比と安定動作を同時に実現する半導体装置を提供することができる。
【００１５】
［適用例２］上記適用例に係る半導体装置において、前記ソース又はドレインは、ＬＤＤ領域を有し、前記第１不純物領域は前記ＬＤＤ領域とは接しない位置に配置されたことを特徴としても良い。
【００１６】
ソース又はドレインは、ＬＤＤ領域を有するＬＤＤ構造となっている。ここで「ＬＤＤ構造」とは、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎのことであり、不純物が低濃度に導入された部分（即ち低濃度層）と、不純物が高濃度な部分（即ち、高濃度層）とから構成された構造のことである。このような構成であれば、例えば第１不純物層の形成に必要となるソース、ドレイン間の幅を広く確保できるため、第１不純物層の形成が容易となる。さらに、チャネル部に発生する寄生抵抗を低減することができる。従って、ＯＮ電流の増大という効果を得ることができる。
【００１７】
［適用例３］上記適用例に係る半導体装置において、前記ゲート電極の両側壁にサイドウォール構造を有することを特徴としても良い。
【００１８】
本適用例によれば、ＬＤＤ構造の形成が容易となり、また、第１不純物領域の形成に必要なソース、ドレイン間の幅を広く確保できる。したがって、本発明に係る半導体装置の製造を容易とすることができる。
【００１９】
［適用例４］本適用例に係る半導体装置の製造方法は、絶縁膜上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、前記半導体層上に絶縁膜を形成する工程と、前記半導体層上に前記絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極直下の前記半導体層の領域であるボディー領域の両側に位置し、ソース又はドレインに接しない領域に第１導電型の第１不純物領域を形成する工程と、前記ゲート電極の両側下の前記半導体層にソース又はドレインを形成する工程と、を含むことを特徴とする。
【００２０】
このような製造方法によれば、ヒストリー効果を低減した半導体装置を製造することができ、素子面積の増大を抑制しつつ、ドレイン電流の高いＯＮ／ＯＦＦ比と安定動作を同時に実現可能な半導体装置を提供することができる。
【００２１】
［適用例５］上記適用例に係る半導体装置の製造方法において、前記ソース又はドレイン領域にＬＤＤ構造を形成する工程をさらに有しても良い。
【００２２】
このような製造方法によれば、ソース又はドレインは、ＬＤＤ領域を有するＬＤＤ構造とすることができる。この構成であれば、例えば第１不純物層の形成に必要となるソース、ドレイン間の幅を広く確保できるため、第１不純物層の形成が容易となる。さらに、チャネル部に発生する寄生抵抗を低減することができる。従って、ＯＮ電流の増大という効果を得ることができる。
【００２３】
［適用例６］上記適用例に係る半導体装置の製造方法において、前記第１不純物層を形成する工程の前に前記ゲート電極をマスクにして前記半導体層に不純物を導入する工程と、前記ゲート電極の両側壁にサイドウォールを形成する工程と、をさらに含み、前記ソース又はドレインを形成する工程は、前記サイドウォールを形成した後で、前記ゲート電極及び前記サイドウォールをマスクにして前記半導体層に不純物を導入しても良い。
【００２４】
このような製造方法によれば、ＬＤＤ構造、及び第１不純物層は、ゲート電極をマスクにしてセルフアラインによって製造することができ、ＬＤＤ構造、及び第１不純物層形成の際の位置合わせ精度が向上し、製造が容易となる。また、サイドウォールをマスクにしてセルフアラインによりソース１５、ドレイン１６を形成することができ、さらに製造が容易となる。また、ゲート電極とソース１５、及びドレイン１６の間に第１不純物層を形成することができるため、第１不純物層の形成がさらに容易となるという効果もある。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係る半導体装置の構成例を示す図。
【図２】第１実施形態に係る半導体装置の製造方法を示す図。
【図３】第１実施形態に係る半導体装置の製造方法を示す図。
【図４】第１実施形態に係る半導体装置の製造方法を示す図。
【図５】第１実施形態に係る半導体装置の製造方法を示す図。
【図６】第１実施形態に係る半導体装置の製造方法を示す図。
【図７】第２実施形態に係る半導体装置の構成例を示す図。
【図８】第２実施形態に係る半導体装置の製造方法を示す図。
【図９】第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】第２実施形態に係る半導体装置の製造方法を示す図。
【図１２】第２実施形態に係る半導体装置の製造方法を示す図。
【図１３】従来例の半導体装置の構成を示す図。
【図１４】従来例の半導体装置の構成を示す図。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。また、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。なお、以下に示す図１（ａ）、図７（ａ）、図１３（ａ）そして図１４（ａ）では、図面の複雑化を回避するために層間絶縁膜５の記載を省略している。
【００２７】
（第１実施形態）
図１（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と断面図である。図１（ａ）及び（ｂ）に示すように、この半導体装置は、例えば埋め込み酸化膜（ＢＯＸ層）とその上面の単結晶シリコン層（ＳＯＩ層）を有するシリコン基板、即ちＳＯＩ基板を用い、ＢＯＸ層１上に形成されたＳＯＩ層２と、このＳＯＩ層２を平面視で囲む素子分離層３と、ＳＯＩ層２に形成されたＮチャネル型のトランジスター１０と、このトランジスター１０を覆う層間絶縁膜５と、を含んで構成されている。ＢＯＸ層１は例えばシリコン酸化膜（ＳｉＯ2）であり、ＳＯＩ層２は例えば単結晶のシリコン層（Ｓｉ）である。
【００２８】
トランジスター１０は、例えば、絶縁膜１３を介してＳＯＩ層２上に形成されたゲート電極１４と、このゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５又はドレイン１６と、を有する。絶縁膜１３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ2若しくはＳｉＯＮ）、又はＨｉｇｈ−Ｋ膜である。また。ゲート電極１４は、例えばリン、ボロン等の不純物を含むポリシリコン、又は金属からなる。
【００２９】
このトランジスター１０は、部分空乏型のＭＩＳＦＥＴ（即ち、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）であり、その動作時（即ち、ゲート電極１４に閾値以上の電圧が印加されて、トランジスター１０がＯＮするとき）には、図１（ｂ）に示すように、ゲート電極１４直下の領域のＳＯＩ層（即ち、ボディー領域）２において、空乏層がＢＯＸ層１まで達せずに中性領域が残る。また、このボディー領域２は電位が固定されていない。つまり、ボディーフロート構造である。さらに、このトランジスター１０は、ボディー領域内の下部両側に設けられたＮ型の不純物層１７と、同じくＮ型の不純物層１８を有する。この不純物層１７，１８はボディー領域内に配され、不純物層１７はソース１５と接しておらず、不純物層１８はドレイン１６とは接していない。不純物層１７，１８は例えばボロン等のＰ型半導体イオンを注入したシリコン単結晶である。
【００３０】
以上に述べた第１実施形態に係る半導体装置によれば、以下の効果を得ることができる。
不純物層１７，１８によって、ボディー領域とソース、又はドレインとの間にはＰ−Ｎ−Ｐ構造が形成され、ボディー領域とソース、又はドレイン間の電荷（即ち、電子、又は正孔）の流れは抑制される。したがってボディー電位が安定するため、ヒストリー効果は抑制される。さらに、ボディー電位に電荷が蓄積され、ＰＤ−ＳＯＩトランジスターへのボディーバイアス効果によりドレイン電流の増加も得られる。これらの効果により、素子面積を増大することなく、ドレイン電流の高いＯＮ／ＯＦＦ比と安定した動作を同時に合わせ持つ半導体装置を提供することができる。
次に、この半導体装置の製造方法について説明する。
【００３１】
図２〜図６は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図と断面図である。図２（ａ）および（ｂ）では、まず、支持基板（図示せず）上にＢＯＸ層１が形成され、その上にＳＯＩ層２が形成されたＳＯＩ基板を用意する。ＳＯＩ層は例えば、単結晶シリコンなどから成る。このＳＯＩ基板は、例えばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｉｇｅｎ）貼り合わせ法により形成されたものである。次に、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって、ＳＯＩ層２を部分的に熱酸化して素子分離層３を形成する。素子分離層３により平面視で囲まれた領域が、素子領域となる。
【００３２】
次に、図３（ａ）および（ｂ）に示すように、ＳＯＩ層２に例えば、ボロン等のＰ型不純物をイオン注入する。これにより、ＳＯＩ層２の導電型をＰ型にする。次に、ＳＯＩ層２の深い部分２箇所に不純物層１７，１８を形成する。例えば、図４（ａ）および（ｂ）に示すように、ＳＯＩ層２の上方２箇所を開口し、それ以外の部分を覆うレジストパターンＲ１をＳＯＩ基板上に形成する。そして、このレジストパターンＲ１をマスクに、リン、ヒ素などのＮ型不純物イオンを注入する。この工程により形成された不純物層１７と不純物層１８の間が、ボディー領域となる。ここでは、Ｎ型不純物イオンのほぼ全てがボディー領域下部に到達し、その上部には留まらないように、その注入エネルギーを調整する。これにより、ボディー領域両脇の上部ではなく、下部にのみ不純物層１７を形成することができる。この後、レジストパターンＲ１を除去する。
【００３３】
次に、図５（ａ）および（ｂ）に示すようにＳＯＩ層２の表面を熱酸化して、絶縁膜１３を形成する。そして、絶縁膜１３上に、ゲート電極の材料となる膜（例えば、ポリシリコン膜、または金属膜）を形成し、この膜を、不純物層１７，１８の領域を含むようにパターニングしてゲート電極１４を形成する。次に、図６（ａ）および（ｂ）に示すように、ゲート電極１４をマスクにして、ＳＯＩ層２にリン又は砒素などのＮ型不純物イオンを注入し、ゲート電極１４の両側下のＳＯＩ層２にソース１５、又はドレイン１６を形成する。これにより、ソース１５又はドレイン１６の下部（即ち、深い部分）からボディー領域の端部までの間にＰ−Ｎ−Ｐ構造を形成できる。
【００３４】
次に、ＳＯＩ基板に熱処理を施して、ＳＯＩ層２に導入した、Ｐ型不純物、Ｎ型不純物をそれぞれ拡散させる。次に、ＳＯＩ基板上に層間絶縁膜（図示せず）を形成する。そして、ソース１５上とドレイン１６上、ゲート電極１４上とにそれぞれ開口部（図示せず）を形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んでコンタクト電極１９ａ，１９ｂ，１９ｃ（図１（ａ）参照）を形成する。最後に、例えばアルミニウム、銅などの導電体により構成された配線パターンを形成する。これにより、図１（ａ）及び（ｂ）に示したトランジスター１０が完成する。
【００３５】
このように、本発明の第１実施形態によれば、Ｐ型のボディー領域２とＮ型のソース１５、及びドレイン１６との間に不純物層１７，１８を形成している。この不純物層１７及び１８により、ソース１５の下部であってボディー領域２との間にＰ−Ｎ−Ｐ構造が存在しているので、トランジスター１０の動作時に、中性領域からソース１５、及びドレイン１６へのホールｈ＋の排出、及び注入を抑制することができ、ボディー電位を安定化することができる。これにより、トランジスター１０において、ヒストリー効果を低減することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【００３６】
（第２実施形態）
図７（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図と断面図である。本実施形態に係る半導体装置について、これらの図を参照して説明する。なお、第１実施形態と同一の構成部位については、同一の番号を使用し、重複する説明は省略する。
【００３７】
図７（ａ）及び（ｂ）に示すように、この半導体装置は、ＢＯＸ層１上に形成されたＳＯＩ層２と、このＳＯＩ層２を平面視で囲む素子分離層３と、ＳＯＩ層２に形成されたＮチャネル型のトランジスター２０と、このトランジスター２０を覆う層間絶縁膜５と、を含んで構成されている。
【００３８】
これらの中で、トランジスター２０は、例えば絶縁膜１３と、ゲート電極１４と、Ｎ型のソース１５又はドレイン１６と、を有する。このトランジスター２０はＰＤ−ＳＯＩ ＭＩＳＦＥＴであり、そのボディー領域２は外部から電位が固定されていない、つまりボディーフロート構造である。
【００３９】
さらにこのトランジスター２０は、ゲート両脇下のＳＯＩ層上部にＬＤＤ構造を有する。このＬＤＤ領域（第２不純物層）は、例えばリン、砒素などを注入した単結晶シリコンである。またトランジスター２０は、ゲート電極の両側壁に、サイドウォール構造を有する。このサイドウォール３１の材質は、例えばシリコン酸化物などの絶縁物である。
このトランジスター２０は、ボディー領域の下部両側に設けられたＮ型の不純物層１７と、同じくＮ型の不純物層１８を有する。この不純物層１７，１８はボディー領域の両脇のボディー領域に接した部分に有り、不純物層１７はソース、と接しておらず、不純物層１８はドレインとは接していない。また、不純物層１７，１８はＬＤＤ領域も接していない。また、不純物層１７，１８は例えばリン、砒素等のN型半導体イオンを注入したシリコン単結晶である。この不純物層１７，１８によって、ボディー領域２の下部と、ソース１５及びドレイン１６の下部の間にはＰ−Ｎ−Ｐ構造が形成される。
【００４０】
以上に述べた第２実施形態に係る半導体装置によれば、以下の効果を得ることができる。
第１実施形態と同様、不純物層１７，１８によって、ボディー領域とソース、又はドレインとの間にはＰ−Ｎ−Ｐ構造が形成され、ボディー領域とソース、又はドレイン間の荷電粒子（即ち、電子、又は正孔）の流れは抑制される。また、ボディー領域に電位が蓄積されることによる、所謂ボディーバイアス効果によるドレイン電流の増加も期待できる。
また、ソース、ドレインがＬＤＤ構造であるため、前記不純物層１７，１８の形成に必要となるソース、ドレイン間の幅を広く確保できるため、不純物層１７，１８の形成が容易となる。さらに、チャネル部に発生する寄生抵抗を低減することができる。従って、ＯＮ電流の増大という効果を得ることができる。
次に、この半導体装置の製造方法について説明する。
【００４１】
図８〜図１２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図と平面図である。図８（ａ）及び（ｂ）において、ＳＯＩ層２にＰ型不純物を導入し、ＳＯＩ層２をＰ型にする工程までは、第１実施形態と同じである。この第２実施形態では、その後、ＳＯＩ層２の表面を熱酸化して、絶縁膜１３を形成する。そして、絶縁膜１３上に、ゲート電極の材料となる膜（例えば、ポリシリコン膜、または金属膜）を形成し、この膜をパターニングしてゲート電極１４を形成する。次に、ＳＯＩ層２の深い部分２箇所に不純物層１７，１８を形成する。例えば、図９（ａ）および（ｂ）に示すように、ＳＯＩ層２の上方であってゲート電極１４の領域を含む領域を開口し、それ以外の部分を覆うレジストパターンＲ２をＳＯＩ基板上に形成する。そして、このレジストパターンＲ２及びゲート電極１４をマスクに、リン、ヒ素などのＮ型不純物イオンを注入することにより、ボディー領域両脇下部にＮ型の第１不純物層１７，１８を形成する。ここでは、Ｎ型不純物イオンのほぼ全てがボディー領域下部に到達し、その上部には留まらないように、その注入エネルギーを調整する。これにより、ボディー領域両脇の上部ではなく、下部にのみ不純物層１７を形成することができる。この後、レジストパターンＲ２を除去する。
【００４２】
次に、図１０（ａ）及び（ｂ）に示すように、素子領域を含む領域を開口し、それ以外の部分を覆うレジストパターンＲ３をＳＯＩ基板上に形成する。このレジストパターンＲ３及びゲート電極１４をマスクにして、リン、ヒ素などのＮ型不純物イオンを注入する。これにより、素子領域のゲート電極１４の領域以外の浅い部分に、第２不純物層３２，３３を形成する。ここでは、Ｎ型不純物イオンは素子領域の浅い部分に留まり前記不純物層１７，１８の領域とは接しないように、注入エネルギーを調整する。この後、レジストパターンＲ３を除去する。
【００４３】
次に、例えばシリコン酸化膜などを気相成長法などにより基板上に堆積させ、基板全面をエッチングする。これにより、図１１（ａ）及び（ｂ）に示すようにゲート電極１４の両側壁にサイドウォール３１を形成する。サイドウォール３１を形成した後、図１２（ａ）及び（ｂ）に示すように素子領域を含む領域を開口し、それ以外の領域を覆うレジストパターンＲ４をＳＯＩ基板上に形成する。このレジストパターンＲ４及びゲート電極１４をマスクに、リン、ヒ素などのＮ型不純物イオンを注入し、ゲート電極１４及びサイドウォール３１の両側下のＳＯＩ層２にソース１５及びドレイン１６を形成する。この後、レジストパターンＲ４を除去する。これにより、ソース１５又はドレイン１６の下部（即ち、深い部分）からボディー領域の端部までの間にＰ−Ｎ−Ｐ構造を形成できる。
【００４４】
次に、ＳＯＩ基板に熱処理を施して、ＳＯＩ層２に導入した、Ｐ型不純物、Ｎ型不純物をそれぞれ拡散させる。次に、ＳＯＩ基板上に層間絶縁膜（図示せず）を形成する。そして、ソース１５上とドレイン１６上、ゲート電極１４上とにそれぞれ開口部（図示せず）を形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んでコンタクト電極１９ａ，１９ｂ，１９ｃ（図１（ａ）参照）を形成する。最後に、例えばアルミニウム、銅などの導電体により構成された配線パターンを層間絶縁膜及びコンタクト電極１９ａ，１９ｂ，１９ｃ上に形成する。これにより、図７（ａ）及び（ｂ）に示したトランジスター２０が完成する。
【００４５】
（その他の実施形態）
上記の第１〜第２実施形態では、ＢＯＸ層１が本発明の「絶縁層」に対応し、ＳＯＩ層２が本発明の「半導体層」に対応している。また、トランジスター１０が本発明の「部分空乏型のトランジスター」に対応している。さらに、不純物層１７，１８が本発明の「第１不純物層」に対応している。また、Ｎ型が本発明の「第１導電型」で、Ｐ型が本発明の「第２導電型」に対応している。
【００４６】
上記の第１〜第２実施形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であっても良い。
例えば、第１実施形態で説明したトランジスター１０は、Ｐチャネル型であっても良い。このような構成であれば、Ｐ型の不純物層１７により、ソース１５、及びドレイン１６の下部とボディー領域２の間にＮ−Ｐ−Ｎ構造が形成されて高抵抗化されているため、トランジスター１０の動作時に、中性領域から、ソース及びドレインへの電荷の排出、注入を抑制することができ、ボディー電位を安定化することができる。従って、トランジスター１０においてヒストリー効果を抑制することができ、素子面積の増大を抑制しつつ、高いＯＮ／ＯＦＦ比と安定動作を実現することができる。
【符号の説明】
【００４７】
１…ＢＯＸ層、２…ＳＯＩ層（ボディー領域）、３…素子分離層、５…層間絶縁膜、１０，２０…トランジスター（ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）、１３…絶縁膜、１４…ゲート電極、１５…ソース、１６…ドレイン、１７，１８…不純物層（第１不純物層）、１９ａ，１９ｂ，１９ｃ…コンタクト電極、３１…サイドウォール、３２，３３…第２不純物層。
【特許請求の範囲】
【請求項１】
絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、
前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、
前記ゲート電極の直下の前記半導体層の領域であるボディー領域の両側に位置する領域に設けられた第１導電型の第１不純物領域と、を有した半導体装置であって、
前記第１不純物領域は前記ボディー領域に接し、前記ソース、ドレイン領域とは接しない位置に配置されたことを特徴とする半導体装置。
【請求項２】
前記ソース又はドレインは、ＬＤＤ領域を有し、前記第１不純物領域は前記ＬＤＤ領域とは接しない位置に配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の両側壁にサイドウォール構造を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
絶縁膜上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、
前記半導体層上に絶縁膜を形成する工程と、
前記半導体層上に前記絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極直下の前記半導体層の領域であるボディー領域の両側に位置し、ソース又はドレインに接しない領域に第１導電型の第１不純物領域を形成する工程と、
前記ゲート電極の両側下の前記半導体層にソース又はドレインを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記ソース又はドレイン領域にＬＤＤ構造を形成する工程をさらに有することを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法であって、
前記第１不純物層を形成する工程の前に前記ゲート電極をマスクにして前記半導体層に不純物を導入する工程と、
前記ゲート電極の両側壁にサイドウォールを形成する工程と、をさらに含み、
前記ソース又はドレインを形成する工程は、前記ゲート電極及び前記サイドウォールをマスクにして前記半導体層に不純物を導入することを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項１】
絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型のトランジスターと、を備え、
前記トランジスターは、前記半導体層上に絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側下の前記半導体層に形成された第１導電型のソース又はドレインと、
前記ゲート電極の直下の前記半導体層の領域であるボディー領域の両側に位置する領域に設けられた第１導電型の第１不純物領域と、を有した半導体装置であって、
前記第１不純物領域は前記ボディー領域に接し、前記ソース、ドレイン領域とは接しない位置に配置されたことを特徴とする半導体装置。
【請求項２】
前記ソース又はドレインは、ＬＤＤ領域を有し、前記第１不純物領域は前記ＬＤＤ領域とは接しない位置に配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の両側壁にサイドウォール構造を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
絶縁膜上の半導体層に部分空乏型のトランジスターを有する半導体装置の製造方法であって、
前記半導体層上に絶縁膜を形成する工程と、
前記半導体層上に前記絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極直下の前記半導体層の領域であるボディー領域の両側に位置し、ソース又はドレインに接しない領域に第１導電型の第１不純物領域を形成する工程と、
前記ゲート電極の両側下の前記半導体層にソース又はドレインを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記ソース又はドレイン領域にＬＤＤ構造を形成する工程をさらに有することを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法であって、
前記第１不純物層を形成する工程の前に前記ゲート電極をマスクにして前記半導体層に不純物を導入する工程と、
前記ゲート電極の両側壁にサイドウォールを形成する工程と、をさらに含み、
前記ソース又はドレインを形成する工程は、前記ゲート電極及び前記サイドウォールをマスクにして前記半導体層に不純物を導入することを特徴とする、請求項４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−２２２１３６（Ｐ２０１２−２２２１３６Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８６０７１（Ｐ２０１１−８６０７１）
【出願日】平成２３年４月８日（２０１１．４．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月８日（２０１１．４．８）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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