半導体装置及びその製造方法
【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、ＳＯＩ（Silicon on Insulator）構造の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＳＯＩ構造のＭＯＳトランジスタは、シリコン基板上に埋め込み酸化膜を形成し、当該酸化膜の上に半導体層である薄膜シリコン層が形成されている。そして、薄膜シリコン層には、ソース領域、ボディ領域及びドレイン領域が形成され、さらに、ソース領域とドレイン領域との間のボディ領域上にゲート絶縁膜を介してゲート電極が形成され、トランジスタが構成されている。なお、ボディ領域をＰ型、ソース領域及びドレイン領域をＮ型とすることで、当該ＭＯＳトランジスタはＮチャネル型となる。
【０００３】
また、ＳＯＩ構造のＭＯＳトランジスタは、ソース領域及びドレイン領域の寄生容量を下げるために、埋め込み酸化膜とソース領域及びドレイン領域が接するように形成されている。さらに、ＭＯＳトランジスタの周囲は、薄膜シリコン層が除去され素子分離酸化膜で覆われている。以上のような、ＳＯＩ構造のＭＯＳトランジスタに関する発明として、以下の特許文献１及び特許文献２がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３３２５７９号公報
【特許文献２】特開２００３−１９７６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＳＯＩ構造におけるＭＯＳトランジスタでは、Ｐ型のボディ領域の側面がＮ型のソース領域及びドレイン領域に囲まれているため、この部分においてＰＮ接合が形成されることになる。また、ボディ領域の底面は、埋め込み酸化膜が設けられているので、ボディ領域の電位は浮遊状態となっていた。
【０００６】
そのため、従来のＳＯＩ構造におけるＭＯＳトランジスタでは、ボディ浮遊効果と呼ばれるドレイン電流のキンク現象、ソース−ドレイン耐圧の減少や回路動作時間の動作周波数依存性（ヒストリー効果）などの現象が生じ、動作上大きな問題があった。
【０００７】
そこで、本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る解決手段は、シリコン基板と、シリコン基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成された半導体層とを備えるＳＯＩ構造の半導体装置であって、半導体層は、第１導電型のボディ領域、第２導電型のソース領域及び第２導電型のドレイン領域を有し、ソース領域とドレイン領域との間のボディ領域上にゲート酸化膜を介してゲート電極が形成され、ソース領域は、第２導電型のエクステンション層と、エクステンション層と側面で接するシリサイド層を備え、シリサイド層とボディ領域との境界部分に生じる空乏層の領域に結晶欠陥領域が形成されている。
【発明の効果】
【０００９】
本発明に記載の半導体装置は、シリサイド層とボディ領域との境界部分に生じる空乏層の領域に結晶欠陥領域が形成されているので、逆方向のリーク電流が増加してボディ電位をソース電位に固定でき、ボディ浮遊効果を抑制することが可能となる効果がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の電位図である。
【図３】本発明の実施の形態１に係る半導体装置の断面図である。
【図４】本発明の実施の形態１に係る半導体装置の断面図である。
【図５】本発明の実施の形態１に係る半導体装置の断面図である。
【図６】本発明の実施の形態２に係る半導体装置の断面図である。
【図７】本発明の実施の形態３に係る半導体装置の断面図である。
【図８】本発明の実施の形態３に係る半導体装置の断面図である。
【図９】本発明の実施の形態４に係る半導体装置の断面図である。
【図１０】本発明の実施の形態５に係る半導体装置の断面図である。
【図１１】本発明の実施の形態５に係る半導体装置の断面図である。
【図１２】本発明の実施の形態５に係る半導体装置の断面図である。
【図１３】本発明の実施の形態６に係る半導体装置の断面図である。
【図１４】本発明の実施の形態６に係る半導体装置の断面図である。
【図１５】本発明の実施の形態６に係る半導体装置の断面図である。
【図１６】本発明の実施の形態７に係る半導体回路の平面図である。
【図１７】本発明の実施の形態７に係る半導体回路の平面図である。
【図１８】本発明の実施の形態８に係るソースタイ構造を用いたＭＯＳＦＥＴの平面図である。
【図１９】本発明の実施の形態８に係るソースタイ構造を用いたＭＯＳＦＥＴの断面図である。
【図２０】本発明の実施の形態８に係るソースタイ構造を用いたＭＯＳＦＥＴの断面図である。
【図２１】本発明の実施の形態９に係るＳＲＡＭの回路図である。
【図２２】本発明の実施の形態１０に係るＳＲＡＭの平面図である。
【図２３】本発明の実施の形態１０に係る部分トレンチ分離構造の平面図である。
【図２４】本発明の実施の形態１０に係る部分トレンチ分離構造の断面図である。
【発明を実施するための形態】
【００１１】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。図１に示す半導体装置では、ＳＯＩ構造を採用しており、シリコン基板１上に埋め込み酸化膜２が形成され、さらに埋め込み酸化膜２上に半導体層３が形成された構造である。この半導体層３には、Ｎチャネル型ＭＯＳトランジスタが形成されるため、Ｐ型のボディ領域４とＮ型のソース領域５及びドレイン領域６とが設けられている。
【００１２】
ソース領域５は、ボディ領域４と底面で接するＣｏシリサイド層５１と、Ｃｏシリサイド層５１の側面と接するＮ型のソースエクステンション層５２とで構成されている。また、ドレイン領域６は、埋め込み酸化膜２と接するＮ型のドレイン拡散層６１と、ドレイン拡散層６１の側面と接するＮ型のドレインエクステンション層６２と、Ｎ型のドレイン拡散層６１に埋め込まれるように形成されるＣｏシリサイド層６３とで構成されている。
【００１３】
また、ソース領域５とドレイン領域６との間のボディ領域４上には、ゲート酸化膜７を介してゲート電極を構成するゲートポリシリコン８が形成されている。ゲートポリシリコン８は、上面にＣｏシリサイド層９が形成され、側面に側壁酸化膜１０が形成されている。さらに、図１に示すＮチャネル型ＭＯＳトランジスタでは、素子分離酸化膜１１によって、他の素子から分離されている。
【００１４】
図１に示す半導体装置では、Ｃｏシリサイド層５１の底面がボディ領域４と接している。このＣｏシリサイド層５１とボディ領域４との接触は、ボディ領域４のＰ型不純物濃度が通常１０18個／ｃｍ3程度と薄いため、オーミック接触とはならずショットキー接合となる。しかし、Ｃｏシリサイド層５１とボディ領域４との界面でのラフネスが大きく、当該ショットキー接合におけるリーク電流は通常のＰＮ接合のリーク電流より大きくなる。また、Ｃｏシリサイド層５１とボディ領域４との接触している面積は比較的大きいので、Ｃｏシリサイド層５１とボディ領域４とは、電気的に導通状態となる。
【００１５】
さらに、Ｃｏシリサイド層５１とソースエクステンション層５２とは、オーミック接触しているため、ボディ領域４、Ｃｏシリサイド層５１及びソースエクステンション層５２は電気的に導通状態となる。従って、ボディ領域４の電位（ボディ電位）は、Ｃｏシリサイド層５１及びソースエクステンション層５２の抵抗を介してソース電位に固定されることになる。
【００１６】
図１に示すように、本実施の形態では、Ｃｏシリサイド層５１とボディ領域４との境界部分に生じる空乏層に、結晶欠陥領域１２がさらに形成されている。この結晶欠陥領域１２を、Ｃｏシリサイド層５１とボディ領域４との境界部分に生じる空乏層に設けることで、ショットキー接合の逆方向リーク電流を増加させることができる。ここで図２に、Ｃｏシリサイド層５１とボディ領域４との境界部分の電位図を示す。図２では、境界部分のボディ領域４側に空乏層が形成されており、この空乏層部分に結晶欠陥領域１２の結晶欠陥が存在する。価電子帯の正孔は、空乏層の結晶欠陥を介してＣｏシリサイド層５１に流れるので、ショットキー接合の逆方向リーク電流が増加することになる。
【００１７】
なお、図２に示すＥｖは価電子帯の上端の電位を表し、Ｅｃは伝導帯の下端の電位を表している。さらに、Ｅｆはボディ領域４のフェルミ準位を、ＥｆｍはＣｏシリサイド層５１フェルミ準位をそれぞれ表している。また、空乏層は、結晶欠陥を設けることで縮まり、数十ｎｍ以下になると考えられる。
【００１８】
このように、本実施の形態では、ボディ電位が、Ｃｏシリサイド層５１及びソースエクステンション層５２の抵抗を介してソース電位に固定される。さらに、結晶欠陥領域１２を設けることでボディ電位とソース電位との間の接触抵抗が低下し、ボディ電位のソース電位への時間的な追従性が向上する。
【００１９】
次に、本実施の形態に係る半導体装置の製造方法について説明する。ソース領域５にはソースエクステンション層５２のみが形成され、ドレイン領域６にはドレインエクステンション層６２のみが形成された半導体装置の断面図を図３に示す。以下に、図３に示す半導体装置が形成されるまでの工程の概略について説明する。まず、ＳＯＩ基板の半導体層３にトレンチを設け素子分離酸化膜１１が形成される。次に、熱酸化法によりゲート酸化膜７が形成され、当該ゲート酸化膜７上にゲートポリシリコン８を設けてゲート電極を形成する。そして、Ｎ型の不純物である砒素イオンを１０14個／ｃｍ2程度イオン注入法により半導体層３に注入して、ソースエクステンション層５２及びドレインエクステンション層６２を形成する。次に、シリコン酸化膜を半導体層３上に堆積し、当該シリコン酸化膜を異方性エッチングすることで側壁酸化膜１０を形成している。
【００２０】
図３に示す半導体装置を形成した後に、本実施の形態では結晶欠陥領域１２を形成する。図３に示す半導体装置において、破線で示す結晶欠陥形成領域１３にシリコンイオンを１０14個／ｃｍ2程度注入することで、当該領域の結晶性を破壊又は結晶欠陥を多数生じさせる。なお、注入されるイオンはシリコン以外でも良く、結晶性を破壊又は結晶欠陥を多数生じさせることで、バンド構造を変化させ、逆方向リーク電流を増加させるものであれば良い。例えば、ゲルマニウムや窒素、酸素、アルミ、鉄などが考えられる。
【００２１】
シリコンイオンの注入によって結晶欠陥が形成されるのは、図３に示すようにソース領域だけでなくドレイン領域にも形成される。しかし、図１に示すように、本実施の形態では、埋め込み酸化膜２まで達するドレイン拡散層６１が形成されることにより、ドレイン領域に形成された結晶欠陥は完全に覆われる。そのため、ドレイン領域に形成されるＰＮ接合には、逆方向リーク電流の増加は生じない。
【００２２】
また、図４に示す半導体装置のように、ドレイン領域にシリコンイオンが注入されないように、光リソグラフィ技術を用いてドレイン領域のみフォトレジスト１４を形成しても良い。つまり、シリコンイオンを注入する工程の前にフォトレジスト１４を形成する工程を追加することで、ソース領域のみに結晶欠陥領域１２を形成することができる。
【００２３】
具体的に、ドレイン拡散層６１を形成する製造方法について図５を用いて説明する。まず、光リソグラフィ技術を用いてフォトレジスト１５をソース領域上のみに形成する。図５では、ゲート電極の真ん中から左側のみにフォトレジスト１５が形成されている様子が示されている。そして、このフォトレジスト１５をマスクとして利用し、ドレイン領域のみに砒素イオンをイオン注入法で注入する。注入する砒素イオンは、１０15個／ｃｍ2程度である。注入後に、フォトレジスト１５を除去し、半導体装置を１０００℃程度で熱アニールすることにより、埋め込み酸化膜２まで達する深いドレイン拡散層６１が形成できる。
【００２４】
次に、半導体層３上にＣｏ膜を堆積させアニールすることで、ソース領域にＣｏシリサイド層５１及びドレイン領域にＣｏシリサイド層６３が形成される。ここで、Ｃｏシリサイド層５１は、ソースエクステンション層５２よりも深く形成し、且つＣｏシリサイド層５１とボディ領域４との境界が図３に示す結晶欠陥形成領域１３の位置になるようにする。これにより、Ｃｏシリサイド層５１がボディ領域４とＰＮ接合し、且つＣｏシリサイド層５１とボディ領域４との境界に生じる空乏層に結晶欠陥領域１２が形成されることになるので、ＰＮ接合の逆方向リーク電流が増加する。
【００２５】
以上のように、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１とボディ領域４との境界に生じる空乏層に結晶欠陥領域１２が形成されているので、本実施の形態に係る半導体装置では、ボディ電位をソース電位に固定することができ、ボディ浮遊効果を抑制することができる。さらに、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１とボディ領域４との間に流れる逆方向リーク電流が増加するため、ボディ電位のソース電位への追従性が良くなる。なお、本実施の形態では、Ｃｏシリサイド層９，５１，６３を形成しているが、本発明はこれに限られずＮｉシリサイド層など、Ｃｏ以外の材料でシリサイド化した層を用いても良い。
【００２６】
（実施の形態２）
ＳＯＩ構造の半導体装置において、ボディ浮遊効果を抑制するには、ホットキャリアの発生を低減することによっても可能である。このホットキャリアの発生を低減するためには、ゲート電極側のドレイン領域における電界を緩和すれば良い。つまり、ソース領域を寄生抵抗が少ないソース不純物構造にし、非対称なソース−ドレイン構造にすることで、ゲート電極側のドレイン領域における電界を緩和することが可能となる。本実施の形態に係る半導体装置では、上記の構造を採用している。
【００２７】
具体的に、本実施の形態に係る半導体装置について説明する。まず、本実施の形態に係る半導体装置の構造は、基本的に図１に示した構造と同じである。しかし、本実施の形態では、ソースエクステンション層５２の不純物濃度とドレインエクステンション層６２の不純物濃度が異なっている点が、実施の形態１と異なる。例えば、ソースエクステンション層５２の不純物濃度が、例えば１０21個／ｃｍ3程度であるのに対し、ドレインエクステンション層６２の不純物濃度は、例えば１０20個／ｃｍ3程度である。
【００２８】
次に、本実施の形態に係る半導体装置の製造方法について説明する。まず、ソースエクステンション層５２及びドレインエクステンション層６２は、Ｎ型の不純物である砒素イオンを半導体層３に注入することで同時に形成されるので、ソースエクステンション層５２の不純物濃度とドレインエクステンション層６２の不純物濃度とは同じになる。そのため、本実施の形態では、ソースエクステンション層５２とドレインエクステンション層６２とで不純物濃度を変えるために図６に示す工程を追加している。
【００２９】
図６に示す製造工程では、実施の形態１の図５に示した工程に続き、ドレインエクステンション層６２のみ実効不純物濃度を低下させるために、Ｐ型不純物（例えばボロンなど）を斜め方向から注入する工程を追加する。なお、ドレインエクステンション層６２に注入されるＰ型不純物は、例えば１０19個／ｃｍ3程度である。このように、図６に示す半導体装置では、ドレインエクステンション層６２にＰ型不純物を注入することで、ドレインエクステンション層６２のＮ型不純物（砒素）を補償して実効の不純物濃度を低下させ、ゲート電極側のドレイン領域端の電界を下げることができる。
【００３０】
以上のように、本実施の形態に係る半導体装置は、不純物濃度が非対称なソース−ドレイン構造とすることで、ホットキャリアによるボディ浮遊効果を抑制できると共に、ソース領域の寄生抵抗の低減によるトランジスタの駆動電流向上が可能となる。
【００３１】
なお、本実施の形態では、ドレインエクステンション層６２にＰ型の不純物を注入して不純物濃度が非対称なソース−ドレイン構造としているが、本発明はこれに限られず、ソースエクステンション層５２にＮ型の不純物を注入して不純物濃度が非対称なソース−ドレイン構造を形成しても良い。例えば、ソースエクステンション層５２及びドレインエクステンション層６２の不純物濃度を１０20個／ｃｍ3程度で形成しておき、後の工程でソースエクステンション層５２にのみ砒素イオンをイオン注入法で注入し、ソースエクステンション層５２の不純物濃度を１０21個／ｃｍ3程度にする。
【００３２】
（実施の形態３）
図７に、本実施の形態に係る半導体装置の断面図を示す。図７に示す半導体装置では、図１に示したソース領域５と構成が異なる。なお、図７のソース領域５以外は、図１に示した半導体装置と同じであるため、同一の構成部分については同一符号を付し詳細な説明は省略する。
【００３３】
図７に示すソース領域５は、ゲート酸化膜７の近傍に形成されたソースエクステンション層５２と、ソースエクステンション層５２の側面方向に形成されたＣｏシリサイド層５１と、Ｃｏシリサイド層５１の下層に形成されるＮ型のソース拡散層５３と、ソース拡散層５３の下層に形成されるＰ型拡散層５４とにより構成されている。そして、Ｐ型拡散層５４は、ソース拡散層５３とボディ領域４とが接する面積に比べ、広い面積でソース拡散層５３と接している。また、Ｐ型拡散層５４は、ボディ領域４に比べて不純物濃度が高い。
【００３４】
この場合に、Ｐ型拡散層５４とソース拡散層５３との間に流れるリーク電流は、ボディ領域４とソース拡散層５３との間に流れるリーク電流よりも増加するので、ボディ電位をソース電位に固定することができる。なお、リーク電流が増加する理由についてより詳しく説明すると、まず一般的にＰ型とＮ型との接合界面では接合拡散電位差による空乏層が広がる。しかし、Ｐ型拡散層５４とソース拡散層５３と接合界面のように、不純物濃度が高いと空乏層は広がらず、電界が急峻となる。よって、Ｐ型拡散層５４とソース拡散層５３と接合界面では、電界が急峻となり量子的にトンネル電流が流れ、電界誘起によるリーク電流が増加することになる。ここで、不純物濃度は濃いほどリーク電流が増加するが、少なくとも１０18個／ｃｍ3以上あれば良い。
【００３５】
次に、図７に示すＰ型拡散層５４の製造方法について説明する。図８に示す半導体装置では、上記実施の形態と同じ製造工程を利用して形成した半導体装置に、さらにソース拡散層５３及びドレイン拡散層６１を形成するために、光リソグラフィ技術を用いてフォトレジスト１６をドレイン領域６上のみに形成している。そして、Ｐ型拡散層５４を形成するために、フォトレジスト１６をマスクとして１０15個／ｃｍ2程度のボロンイオンを注入する。なお、ボロンイオンの飛程は、ソース領域５の埋め込み酸化膜２近傍とする。これにより、図７に示すＰ型拡散層５４を形成することができる。
【００３６】
以上のように、本実施の形態に係る半導体装置では、Ｐ型拡散層５４を備えることで、ボディ電位をソース電位に固定することができ、ボディ浮遊効果を抑制することができる。なお、本実施の形態に係る半導体装置に対して、実施の形態２で説明した非対称なソース−ドレイン構造を適用しても良い。また、本実施の形態では、Ｃｏシリサイド層９，５１，６３を形成しているが、本発明はこれに限られずＮｉシリサイド層など、Ｃｏ以外の材料でシリサイド化した層を用いても良い。
【００３７】
（実施の形態４）
図１に示した半導体装置において、ソースエクステンション層５２の底面は、Ｃｏシリサイド層５１とのみ接していた。そのため、ソースエクステンション層５２は、Ｃｏシリサイド層５１の側面部分としか接触しておらず、ソースエクステンション層５２とＣｏシリサイド層５１の接触抵抗は高くなる。従って、当該接触抵抗が、Ｃｏシリサイド層５１からソースエクステンション層５２を経由してゲート電極下のチャネル反転層まで流れる電流経路に対する寄生抵抗となり、トランジスタのオン電流を低下させる原因となる場合があった。
【００３８】
そこで、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１の底面が、ソースエクステンション層５２と接する領域と、ボディ領域４と接する領域とを混在して有することで、Ｃｏシリサイド層５１の底面部分にもソースエクステンション層５２と接する領域を設けて、Ｃｏシリサイド層５１とソースエクステンション層５２との接触抵抗を低減している。図９に、本実施の形態に係る半導体装置の断面図を示す。図９に示す半導体装置は、基本的に図１に示した半導体装置と同じであるが、Ｃｏシリサイド層５１の底面部分が異なっている。
【００３９】
つまり、図１に示した半導体装置では、Ｃｏシリサイド層５１の底面がボディ領域４のみと接合しているが、図９に示す半導体装置では、Ｃｏシリサイド層５１の底面が、ソースエクステンション層５２と接する領域とボディ領域４と接する領域とが混在している。具体的に、混在している状態を説明すると、まず、図９に示すようにＣｏシリサイド層５１の底面は、凹凸形状を有している。そのため、ソースエクステンション層５２の底面が当該凹凸形状の中間に位置すれば、Ｃｏシリサイド層５１の凸部がボディ領域４と接し、凹部がソースエクステンション層５２と接することになる。
【００４０】
ここで、膜厚２０ｎｍ〜６０ｎｍ程度のＣｏシリサイド層５１を形成した場合、底面に形成される凹凸形状の振幅は５ｎｍ〜１０ｎｍ程度となる。そのため、ソースエクステンション層５２の底面を、Ｃｏシリサイド層５１の凹凸形状の中間に位置するように、ソースエクステンション層５２の深さを設定することは製造技術上可能である。なお、ドレイン領域６に形成されるＣｏシリサイド層６３の底面も同様に凹凸形状を有するが、ソース領域５の場合と異なりドレイン拡散層６１が形成されるため、Ｃｏシリサイド層６３はドレイン拡散層６１のみと接触することになる。
【００４１】
以上のように、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１の底面が、ソースエクステンション層５２と接する領域と、ボディ領域４と接する領域とが混在するので、Ｃｏシリサイド層５１とソースエクステンション層５２との接触面積が増加し、トランジスタのオン電流に対する寄生抵抗を抑制できる。また、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１がボディ領域４とも接触しているので、ボディ電位をソース電位に固定でき、ボディ浮遊効果を抑制することができる。
【００４２】
なお、本実施の形態に係る半導体装置に対して、実施の形態２で説明した非対称なソース−ドレイン構造を適用しても良い。また、本実施の形態では、Ｃｏシリサイド層９，５１，６３を形成しているが、本発明はこれに限られずＮｉシリサイド層など、Ｃｏ以外の材料でシリサイド化した層を用いても良い。
【００４３】
（実施の形態５）
図１０に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態に係る半導体装置も、実施の形態４と同様、Ｃｏシリサイド層５１とソースエクステンション層５２との接触抵抗を抑制する構成である。具体的に、本実施の形態では、図１０に示すように、Ｃｏシリサイド層５１の全部又は大半部分が、半導体層３上に形成されている。このような構造にすることで、Ｃｏシリサイド層５１の底面の全面がソースエクステンション層５２と接することになり、図１に示したようなＣｏシリサイド層５１の側面でのみソースエクステンション層５２と接する場合に比べて接触面積が大きくなり接触抵抗を低減できる。
【００４４】
しかし、図１０に示す半導体装置では、Ｃｏシリサイド層５１がボディ領域４と直接接する構造でないため、ボディ電位をソース電位に固定するためにＣｏシリサイド層５１とボディ領域４とを繋ぐＰ型拡散層５５を設ける必要がある。
【００４５】
次に、本実施の形態に係る半導体装置の製造方法について以下に説明する。図示していないが、まず、ＳＯＩ基板の半導体層３にトレンチを設け素子分離酸化膜１１が形成される。次に、熱酸化法によりゲート酸化膜７が形成され、当該ゲート酸化膜７上にゲートポリシリコン８を設けてゲート電極を形成する。そして、Ｎ型の不純物である砒素イオンをイオン注入法により半導体層３に注入して、ソースエクステンション層５２及びドレインエクステンション層６２を形成する。次に、シリコン酸化膜を半導体層３上に堆積し、当該シリコン酸化膜を異方性エッチングすることで側壁酸化膜１０を形成している。
【００４６】
さらに、本実施の形態では、選択エピタキシャル成長技術を用いて、ソース領域５及びドレイン領域６の半導体層３上にシリコンの単結晶層を成長させエピタキシャル成長層１８を形成する。図１１に、エピタキシャル成長層１８が形成された半導体装置の断面図を示す。なお、選択エピタキシャル成長技術を用いた場合、酸化膜等の絶縁膜上にはシリコンの単結晶層は成長しないが、ゲートポリシリコン８上にはシリコンの単結晶層が成長する。そのため、選択エピタキシャル成長技術を用いる前に、ゲートポリシリコン８上にキャップ酸化膜１９を形成して、ゲートポリシリコン８上にシリコンの単結晶層を成長させないようにしている。
【００４７】
次に、光リソグラフィ技術等を用いて、ドレイン領域にのみＮ型の不純物をイオン注入法で注入し深いドレイン拡散層６１を形成する（図示せず）。そして、ソース領域の一部にＰ型の不純物をイオン注入法で注入しＰ型拡散層５５を形成する（図示せず）。さらに、ゲートポリシリコン８上のキャップ酸化膜１９を除去する。図１２に、キャップ酸化膜１９除去後の半導体装置の断面を示す。
【００４８】
次に、Ｃｏ膜をスパッタリング法により図１２に示す半導体装置上に堆積させ、アニール処理を行う。この処理により、エピタキシャル成長層１８がシリサイド化されＣｏシリサイド層５１，６３となり、ゲートポリシリコン８の一部がシリサイド化されＣｏシリサイド層９となる。なお、アニール処理の条件によっては、エピタキシャル成長層１８の一部がシリサイド化されずに残る場合や、ソースエクステンション層５２やドレインエクステンション層６２の一部までもシリサイド化されＣｏシリサイド層５１，６３となる場合がある。但し、シリコンが露出していない部分（例えば、素子分離酸化膜１１）はＣｏ膜と未反応であり、当該部分を除去することで図１０に示す半導体装置が形成される。
【００４９】
以上のように、本実施の形態に係る半導体装置は、Ｃｏシリサイド層５１の全部又は大半部分が半導体層３上に形成されているので、Ｃｏシリサイド層５１とソースエクステンション層５２との接触面積が増加し、トランジスタのオン電流に対する寄生抵抗を抑制できる。また、本実施の形態に係る半導体装置では、Ｐ型拡散層５５が設けられＣｏシリサイド層５１がボディ領域４と接触しているので、ボディ電位をソース電位に固定でき、ボディ浮遊効果を抑制することができる。ここで、本実施の形態に係るＣｏシリサイド層５１は、ソースエクステンション層５２上に選択エピタキシャル成長させたシリコンをシリサイド化して形成することで容易に製造することができる。
【００５０】
なお、本実施の形態に係る半導体装置に対して、実施の形態２で説明した非対称なソース−ドレイン構造を適用しても良い。また、本実施の形態では、Ｃｏシリサイド層９，５１，６３を形成しているが、本発明はこれに限られずＮｉシリサイド層など、Ｃｏ以外の材料でシリサイド化した層を用いても良い。さらに、本実施の形態では、エピタキシャル成長層１８の形成後にドレイン拡散層６１が形成されているが、エピタキシャル成長層１８の形成前にドレイン拡散層６１を形成しても良い。さらに、本実施の形態では、半導体層３上にエピタキシャル成長させてシリコン層を形成しているが、本発明はこれに限られず、他の方法で半導体層３上にシリコン層を形成しても良い。
【００５１】
（実施の形態６）
本実施の形態では、実施の形態５で示したようにＣｏシリサイド層５１とボディ領域４とを接続するＰ型拡散層５５のような拡散層を製造する方法について説明する。なお、以下の説明においては、図１３に示す一般的な半導体装置の構成を用いてＰ型拡散層５５の製造方法を説明する。図１３に示す半導体装置では、図１０に示した半導体装置と異なりＣｏシリサイド層５１が半導体層３内に形成されている。なお、図１３において、図１０と同一の構成部分については同一の符号を付し詳細な説明は省略する。
【００５２】
まず、図１３に示すＰ型拡散層５５以外の部分を、上記実施の形態で説明した製造方法で形成する。そして、図１４に示すように、半導体層３上に層間絶縁膜２０を形成する。その後、ソース領域５と層間絶縁膜２０上に形成される配線とを接続するプラグを設けるためのコンタクトホール２１を、光リソグラフィ技術を用いて、層間絶縁膜２０に形成する。次に、コンタクトホール２１を形成した層間絶縁膜２０をマスクに利用し、Ｐ型の不純物であるボロンを半導体層３に注入し、Ｐ型拡散層５５を形成する。つまり、本実施の形態では、Ｐ型拡散層５５を形成するためだけのマスクを設ける必要がなく、コンタクトホール２１を形成した層間絶縁膜２０をマスクとして利用するので工程数を低減することができる。
【００５３】
図１４に示すように、コンタクトホール２１を形成した層間絶縁膜２０をマスクとしてボロンイオンを注入するので、形成されるＰ型拡散層５５は、ほぼコンタクトホール２１の真下に形成されることになる。なお、Ｐ型の不純物であるボロンは、イオン注入法により半導体層３に注入され、注入するボロンイオンの不純物濃度は例えば１０14個／ｃｍ2程度である。
【００５４】
次に、導電材料（例えばタングステン）をスパッタ法等で、コンタクトホール２１に埋め込みプラグ２２を形成する。当該プラグ２２を形成後に、銅配線２３を層間絶縁膜２０上に形成する。これにより、ソース領域５は、プラグ２２を介して銅配線２３に電気的に接続される。図１５に、プラグ２２及び銅配線２３を形成した半導体装置の断面図を示す。
【００５５】
以上のように、本実施の形態に係る半導体装置の製造方法では、コンタクトホール２１を形成した層間絶縁膜２０を利用してＰ型拡散層５５を形成するので、工程数を低減でき製造コストを削減することができる。本実施の形態では、コンタクトホールをソース側にのみ設けたが、トレイン側に同時に形成しても良い。ドレイン側にホールを設けると、ドレイン側のホールにもボロンが注入されるが、ドレイン側にには、既に濃い砒素が注入されているのでＰ型に反転することはない。
【００５６】
さらに、実施の形態１乃至実施の形態６では、Ｎ型チャネルＭＯＳＦＥＴについて示したが、Ｐ型チャネルＭＯＳＦＥＴについても同様に適用できる。また、シリサイドとしてＣｏＳｉを用いたがＮｉＳｉやＴｉＳｉでも良い。
【００５７】
（実施の形態７）
上記実施の形態で示した半導体装置は、ボディ領域４をソース領域５に何らかの形で接続することにより、ボディ電位をソース電位に固定している。そのため、上記実施の形態で示した半導体装置の構造をとるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を、ソース側を常に固定して使用するインバータ回路部分などに適用することは可能であるが、ソース側とドレイン側が動作状況により反転するようなパストランジスタ回路部分などには適用できない。
【００５８】
そこで、本実施の形態においては、例えば図１６に示すようにインバータ論理回路３１及び入出力インターフェース回路３２の部分については、ソース側が常に固定して使用されるので、実施の形態１〜実施の形態６に記載したいずれか１つの半導体装置の構造をとり、パストランジスタ回路３３部分については、ソース側とドレイン側が動作状況により反転するので、通常の半導体装置の構造をとる。これにより、様々な構成の半導体回路に対しても、上記実施の形態に係る半導体装置の構造を適用することが可能となり、適切にボディ浮遊効果を抑制することができる。
【００５９】
また、図１７では、インバータ論理回路３１と入出力インターフェース回路３２とからなる半導体回路において、インバータ論理回路３１内の一部にパストランジスタ回路３３部分が形成されている。そのため、当該パストランジスタ回路３３部分には通常の半導体装置の構造を適用し、他の部分については上記実施の形態に記載した半導体装置の構造を適用する。
【００６０】
以上のように、本実施の形態では、様々な構成の半導体回路に対して、上記実施の形態に記載した半導体装置の構造を適用することが可能となり、当該部分についてはボディ浮遊効果を抑制することができる。
【００６１】
（実施の形態８）
上記実施の形態では、ボディ電位を固定することができる半導体装置の構造について説明した。本実施の形態では、従来、知られているソースタイ構造によるボディ電位を固定する構造と本発明の構造とを比較して説明する。
【００６２】
まず、ＳＯＩ構造のＭＯＳＦＥＴにおいて、従来のボディ電位を固定する方法としてソースタイ構造について説明する。図１８に、ソースタイ構造を用いたＭＯＳＦＥＴの平面図を示す。図１８に示すＭＯＳＦＥＴはＮ型であり、ゲート電極８１の両側にスペーサ部８２、さらにその両側にＮ型ソース部８３及びＮ型ドレイン部８４が設けられている。さらに、図１８に示すＭＯＳＦＥＴには、Ｎ型ソース部８３が形成される側に、Ｎ型ソース部８３と接するようにＰ型ソースタイ領域８５が設けられている。なお、図１８に示すＭＯＳＦＥＴの平面図では、Ｎ型ソース部８３やＮ型ドレイン部８４等の上に形成されるコバルトシリサイド層は除去した状態で図示している。
【００６３】
図１９に、図１８のＭＯＳＦＥＴをＡ−Ｂ面で切断した断面図を示す。図１９に示すＭＯＳＦＥＴは、Ｓｉ基板９１上に埋め込み酸化膜９２が形成され、さらにその上に設けられたＮ型ドレイン部８４、Ｐ型ソースタイ領域８５及びＰ型の薄膜Ｓｉ層からなるボディ部９３が設けられている。また、図１９に示すＭＯＳＦＥＴは、ボディ部９３上にはゲート絶縁膜９４を介してゲート電極８１が設けられ、当該ゲート電極８１の両側の側面に設けられたスペーサ部８２、Ｎ型ドレイン部８４の側面と接するＮ型エクステンション部９５が設けられている。さらに、図１９に示すＭＯＳＦＥＴには、Ｎ型ドレイン部８４、Ｐ型ソースタイ領域８５及びゲート電極８１の上にコバルトシリサイド層９６が設けられている。
【００６４】
図１９に示すＭＯＳＦＥＴでは、Ｐ型ソースタイ領域８５がボディ部９３と側面で接触するように、ソース領域の一部に設けられている。これにより、Ｐ型のボディ部９３とソースタイ領域８５とが同電位となる。図２０に、図１８のＭＯＳＦＥＴをＣ−Ｄ面で切断した断面図を示す。
【００６５】
図２０に示されているように、さらに、Ｎ型ソース部８３やＰ型ソースタイ領域８５の上には、抵抗を低減するために、通常コバルトシリサイド層９６が形成されている。そのため、ソース領域（Ｎ型ソース部８３とＰ型ソースタイ領域８５とが形成される領域）においては、Ｐ型ソースタイ領域８５とＮ型ソース部８３との上にまたがって形成されたコバルトシリサイド層９６により、Ｐ型ソースタイ領域８５とＮ型ソース部８３とが同電位となる。
【００６６】
従って、図１８乃至図２０に示すソースタイ構造のＭＯＳＦＥＴでは、ボディ電位とソース部電位とを同電位にすることが可能となる。
【００６７】
このソースタイ構造は、Ｐ型ソースタイ領域８５を除き、Ｎ型ソース部８３とＮ型ドレイン部８４とが同じ不純物拡散層の構成で良く、Ｎ型ソース部８３とＮ型ドレイン部８４とを同時に形成することが可能となる。そのため、上記の実施の形態で説明した半導体装置の構造とを比較すると、ソースタイ構造は、製造プロセスが簡略化できるメリットがある。
【００６８】
しかし、ソースタイ構造の場合、Ｐ型ソースタイ領域８５を図１８のように平面方向に設けるため、全てのソース領域をＮ型ソース部８３とした場合に比べて、ＦＥＴの駆動電流が流れるチャネル幅がＰ型ソースタイ領域８５の幅分だけ狭くなる。逆に、上記の実施の形態１〜５に示した半導体装置の構造では、Ｐ型ソースタイ領域８５を設ける必要がなくチャネル幅を狭くすることなく、ボディ電位を固定することができるメリットがある。
【００６９】
（実施の形態９）
本実施の形態では、実施の形態１〜６に示した半導体装置の構造をＳＲＡＭ（Static Random Access Memory）回路に適用する。
【００７０】
ＳＯＩ構造の半導体装置を用いたＳＲＡＭは、ボディ電位を固定せずに浮遊状態にしておくと、回路動作によるボディ電位の変化に応じて閾値Ｖｔｈが変動する。そのため、ＳＯＩ構造の半導体装置を用いたＳＲＡＭは、データ読み出し時や書き込み時にＳＲＡＭの動作が不安定になる問題があった。
【００７１】
そこで、本実施の形態に係るＳＲＡＭでは、実施の形態１〜６に示したボディ電位をソース電位に固定することができる半導体装置の構造を適用し、上記の課題を解決している。具体的に、実施の形態１〜６に示した半導体装置をどのように適用するかについて図２１を用いて説明する。図２１は、本実施の形態に係るＳＲＡＭにおける１つのメモリセルの回路図である。
【００７２】
図２１に示すＳＲＡＭのメモリセルは、ビット線と記憶ノード１の間に接続されたアクセストランジスタ１０１ａと、／ビット線と記憶ノード２の間に接続されたアクセストランジスタ１０１ｂと、電源と記憶ノード１の間に接続された負荷トランジスタ１０２ａと、電源と記憶ノード２の間に接続された負荷トランジスタ１０２ｂと、ＧＮＤと記憶ノード１の間に接続されたドライバトランジスタ１０３ａと、ＧＮＤと記憶ノード２の間に接続されたドライバトランジスタ１０３ｂとで構成されている。なお、アクセストランジスタ１０１ａ，１０１ｂのゲート電極にはワード線が接続されている。
【００７３】
本実施の形態に係るＳＲＡＭでは、図２１に示したトランジスタの内、負荷トランジスタ１０２ａ，１０２ｂとドライバトランジスタ１０３ａ，１０３ｂに実施の形態１〜６に示した半導体装置の構造を適用する。しかし、アクセストランジスタ１０１ａ，１０１ｂは、ソースとドレインが動作状態に応じて入れ替わるため、実施の形態１〜６に示した半導体装置の構造を適用することはできず、ボディ浮遊状態で用いる。つまり、本実施の形態に係るＳＲＡＭでは、動作状態においてソース側が決まっている負荷トランジスタ１０２ａ，１０２ｂとドライバトランジスタ１０３ａ，１０３ｂとに対して、実施の形態１〜６に示した半導体装置の構造を適用する。
【００７４】
従って、本実施の形態に係るＳＲＡＭは、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂに実施の形態１〜６で示した半導体装置の構造を適用し、パストランジスタであるアクセストランジスタ１０１ａ，１０１ｂには適用しないことで、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂのボディ電位が固定され、データ読み出し時や書き込み時にＳＲＡＭの動作が安定する効果がある。
【００７５】
（実施の形態１０）
実施の形態９では、ＳＲＡＭを構成する負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂにのみ実施の形態１〜６で示した半導体装置の構造を適用し、アクセストランジスタ１０１ａ，１０１ｂはボディ浮遊構造としていた。
【００７６】
しかし、アクセストランジスタ１０１ａ，１０１ｂのみがボディ浮遊構造であっても、閾値Ｖｔｈが回路動作に依存し変動するため、ＳＲＡＭの動作マージンを狭める問題が発生する。
【００７７】
従って、本実施の形態に係るＳＲＡＭでは、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂに実施の形態１〜６で示したボディ電位固定構造を適用し、且つアクセストランジスタ１０１ａ，１０１ｂに他のボディ電位固定構造を適用する。図２２に、本実施の形態に係るＳＲＡＭの平面図を示す。図２２に示すＳＲＡＭでは、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂに実施の形態１〜６で示した構造を、アクセストランジスタ１０１ａ，１０１ｂに部分トレンチ分離構造をそれぞれ用いて、ボディ電位を固定している。なお、図２２に示す部分トレンチ分離構造の場合、アクセストランジスタ１０１ａ，１０１ｂとボディ端子１０４とが同電位となる。また、図２２では、分離酸化膜が浅くなっている領域を示すために、破線で浅い分離の端を示している。
【００７８】
次に、アクセストランジスタ１０１ａ，１０１ｂに用いた部分トレンチ分離構造を説明する。図２３に具体的な部分トレンチ分離構造の平面図を示す。図２３には、アクセストランジスタ１０１ａ，１０１ｂを構成するゲート電極１１１とその両側にＮ型ソース領域１１２とＮ型ドレイン領域１１３とが図示されている。さらに、図２３には、分離酸化膜１１４によりアクセストランジスタ１０１ａ，１０１ｂから分離されているボディ端子１０４が図示されている。図２３では、部分トレンチ分離構造を採用しているため、破線で示した浅い分離の端より内側が、分離酸化膜１１４の浅い領域である。
【００７９】
図２４は、図２３のＥ−Ｆ面で切断した断面図である。図２４に示すように、本実施の形態に係るアクセストランジスタ１０１ａ，１０１ｂはＳＯＩ構造であるため、埋め込み酸化膜１１７上に形成されている。なお、埋め込み酸化膜１１７の下層は、Ｓｉ基板１１６である。また、図２４に示すアクセストランジスタ１０１ａ，１０１ｂでは、Ｐ型のボディ部１１８とボディ端子１０４とが分離酸化膜１１４で分離されている。但し、アクセストランジスタ１０１ａ，１０１ｂ及びボディ端子１０４は、浅い分離の端より内側の領域にあり、当該領域の分離酸化膜１１４は浅く、埋め込み酸化膜１１７まで形成されていないので、分離酸化膜１１４の下層でＰ型のボディ部１１８とボディ端子１０４とが電気的に繋がっている。なお、Ｐ型のボディ部１１８の上にはゲート絶縁膜１１９、さらにゲート絶縁膜１１９上にゲート電極１１１が形成されている。
【００８０】
従って、本実施の形態に係るアクセストランジスタ１０１ａ，１０１ｂは、図２３及び図２４に示す部分トレンチ分離構造を採用することでボディ電位を固定することができる。なお、ボディ端子１０４は、Ｐ型のボディ部１１８よりＰ型の不純物濃度が高い。これにより、本実施の形態に係るＳＲＡＭは、アクセストランジスタ１０１ａ，１０１ｂの閾値Ｖｔｈも回路動作による影響を受けずに安定化し、ＳＲＡＭのデータ読み出し時や書き込み時の動作マージンより確保することができる。
【００８１】
なお、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂについても部分トレンチ分離構造を採用してボディ電位を固定する方法も考えられる。しかし、部分トレンチ分離構造を用いる場合、部分トレンチ分離膜下の薄い半導体層を介してボディ電位を固定するため、図２４に示すようにボディ端子１０４とボディ部１１８との間に薄い半導体層の抵抗が存在することになる。そのため、部分トレンチ分離構造は、薄い半導体層の部分の距離が長い場合、当該部分の抵抗が大きくなりボディ電位の固定能力が低下する問題がある。
【００８２】
従って、本実施の形態に係るＳＲＡＭでは、部分トレンチ分離構造を採用するトランジスタはアクセストランジスタ１０１ａ，１０１ｂのみとし、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂについては、実施の形態１〜６に示した半導体装置の構造を用いることで、データ読み出し時や書き込み時にＳＲＡＭの動作がより安定させることができる。
【符号の説明】
【００８３】
１ シリコン基板、２ 埋め込み酸化膜、３ 半導体層、４ ボディ領域、５ ソース領域、６ ドレイン領域、７ ゲート酸化膜、８ ゲートポリシリコン、９，５１，６３ Ｃｏシリサイド層、１０ 側壁酸化膜、１１ 素子分離酸化膜、１２ 結晶欠陥領域、１３ 結晶欠陥形成領域、１５，１６ フォトレジスト、１８ エピタキシャル成長層、１９ キャップ酸化膜、２０ 層間絶縁膜、２１ コンタクトホール、２２ プラグ、２３ 銅配線、３１ インバータ論理回路、３２ 入出力インターフェース回路、３３ パストランジスタ回路、５２ ソースエクステンション層、５３ ソース拡散層、５４，５５ Ｐ型拡散層、６１ ドレイン拡散層、６２ ドレインエクステンション層、８１，１１１ ゲート電極、８２ スペーサ部、８３，１１２ Ｎ型ソース部、８４，１１３ Ｎ型ドレイン部、８５ Ｐ型ソースタイ領域、９１，１１６ Ｓｉ基板、９２，１１７ 埋め込み酸化膜、９３，１１８ ボディ部、９４ ゲート絶縁膜、９５ Ｎ型エクステンション部、９６ コバルトシリサイド層、１０１ アクセストランジスタ、１０２ 負荷トランジスタ、１０３ ドライバトランジスタ、１０４ ボディ端子、１１４ 分離酸化膜、１１９ ゲート絶縁膜。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、ＳＯＩ（Silicon on Insulator）構造の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＳＯＩ構造のＭＯＳトランジスタは、シリコン基板上に埋め込み酸化膜を形成し、当該酸化膜の上に半導体層である薄膜シリコン層が形成されている。そして、薄膜シリコン層には、ソース領域、ボディ領域及びドレイン領域が形成され、さらに、ソース領域とドレイン領域との間のボディ領域上にゲート絶縁膜を介してゲート電極が形成され、トランジスタが構成されている。なお、ボディ領域をＰ型、ソース領域及びドレイン領域をＮ型とすることで、当該ＭＯＳトランジスタはＮチャネル型となる。
【０００３】
また、ＳＯＩ構造のＭＯＳトランジスタは、ソース領域及びドレイン領域の寄生容量を下げるために、埋め込み酸化膜とソース領域及びドレイン領域が接するように形成されている。さらに、ＭＯＳトランジスタの周囲は、薄膜シリコン層が除去され素子分離酸化膜で覆われている。以上のような、ＳＯＩ構造のＭＯＳトランジスタに関する発明として、以下の特許文献１及び特許文献２がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３３２５７９号公報
【特許文献２】特開２００３−１９７６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＳＯＩ構造におけるＭＯＳトランジスタでは、Ｐ型のボディ領域の側面がＮ型のソース領域及びドレイン領域に囲まれているため、この部分においてＰＮ接合が形成されることになる。また、ボディ領域の底面は、埋め込み酸化膜が設けられているので、ボディ領域の電位は浮遊状態となっていた。
【０００６】
そのため、従来のＳＯＩ構造におけるＭＯＳトランジスタでは、ボディ浮遊効果と呼ばれるドレイン電流のキンク現象、ソース−ドレイン耐圧の減少や回路動作時間の動作周波数依存性（ヒストリー効果）などの現象が生じ、動作上大きな問題があった。
【０００７】
そこで、本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る解決手段は、シリコン基板と、シリコン基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成された半導体層とを備えるＳＯＩ構造の半導体装置であって、半導体層は、第１導電型のボディ領域、第２導電型のソース領域及び第２導電型のドレイン領域を有し、ソース領域とドレイン領域との間のボディ領域上にゲート酸化膜を介してゲート電極が形成され、ソース領域は、第２導電型のエクステンション層と、エクステンション層と側面で接するシリサイド層を備え、シリサイド層とボディ領域との境界部分に生じる空乏層の領域に結晶欠陥領域が形成されている。
【発明の効果】
【０００９】
本発明に記載の半導体装置は、シリサイド層とボディ領域との境界部分に生じる空乏層の領域に結晶欠陥領域が形成されているので、逆方向のリーク電流が増加してボディ電位をソース電位に固定でき、ボディ浮遊効果を抑制することが可能となる効果がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の電位図である。
【図３】本発明の実施の形態１に係る半導体装置の断面図である。
【図４】本発明の実施の形態１に係る半導体装置の断面図である。
【図５】本発明の実施の形態１に係る半導体装置の断面図である。
【図６】本発明の実施の形態２に係る半導体装置の断面図である。
【図７】本発明の実施の形態３に係る半導体装置の断面図である。
【図８】本発明の実施の形態３に係る半導体装置の断面図である。
【図９】本発明の実施の形態４に係る半導体装置の断面図である。
【図１０】本発明の実施の形態５に係る半導体装置の断面図である。
【図１１】本発明の実施の形態５に係る半導体装置の断面図である。
【図１２】本発明の実施の形態５に係る半導体装置の断面図である。
【図１３】本発明の実施の形態６に係る半導体装置の断面図である。
【図１４】本発明の実施の形態６に係る半導体装置の断面図である。
【図１５】本発明の実施の形態６に係る半導体装置の断面図である。
【図１６】本発明の実施の形態７に係る半導体回路の平面図である。
【図１７】本発明の実施の形態７に係る半導体回路の平面図である。
【図１８】本発明の実施の形態８に係るソースタイ構造を用いたＭＯＳＦＥＴの平面図である。
【図１９】本発明の実施の形態８に係るソースタイ構造を用いたＭＯＳＦＥＴの断面図である。
【図２０】本発明の実施の形態８に係るソースタイ構造を用いたＭＯＳＦＥＴの断面図である。
【図２１】本発明の実施の形態９に係るＳＲＡＭの回路図である。
【図２２】本発明の実施の形態１０に係るＳＲＡＭの平面図である。
【図２３】本発明の実施の形態１０に係る部分トレンチ分離構造の平面図である。
【図２４】本発明の実施の形態１０に係る部分トレンチ分離構造の断面図である。
【発明を実施するための形態】
【００１１】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。図１に示す半導体装置では、ＳＯＩ構造を採用しており、シリコン基板１上に埋め込み酸化膜２が形成され、さらに埋め込み酸化膜２上に半導体層３が形成された構造である。この半導体層３には、Ｎチャネル型ＭＯＳトランジスタが形成されるため、Ｐ型のボディ領域４とＮ型のソース領域５及びドレイン領域６とが設けられている。
【００１２】
ソース領域５は、ボディ領域４と底面で接するＣｏシリサイド層５１と、Ｃｏシリサイド層５１の側面と接するＮ型のソースエクステンション層５２とで構成されている。また、ドレイン領域６は、埋め込み酸化膜２と接するＮ型のドレイン拡散層６１と、ドレイン拡散層６１の側面と接するＮ型のドレインエクステンション層６２と、Ｎ型のドレイン拡散層６１に埋め込まれるように形成されるＣｏシリサイド層６３とで構成されている。
【００１３】
また、ソース領域５とドレイン領域６との間のボディ領域４上には、ゲート酸化膜７を介してゲート電極を構成するゲートポリシリコン８が形成されている。ゲートポリシリコン８は、上面にＣｏシリサイド層９が形成され、側面に側壁酸化膜１０が形成されている。さらに、図１に示すＮチャネル型ＭＯＳトランジスタでは、素子分離酸化膜１１によって、他の素子から分離されている。
【００１４】
図１に示す半導体装置では、Ｃｏシリサイド層５１の底面がボディ領域４と接している。このＣｏシリサイド層５１とボディ領域４との接触は、ボディ領域４のＰ型不純物濃度が通常１０18個／ｃｍ3程度と薄いため、オーミック接触とはならずショットキー接合となる。しかし、Ｃｏシリサイド層５１とボディ領域４との界面でのラフネスが大きく、当該ショットキー接合におけるリーク電流は通常のＰＮ接合のリーク電流より大きくなる。また、Ｃｏシリサイド層５１とボディ領域４との接触している面積は比較的大きいので、Ｃｏシリサイド層５１とボディ領域４とは、電気的に導通状態となる。
【００１５】
さらに、Ｃｏシリサイド層５１とソースエクステンション層５２とは、オーミック接触しているため、ボディ領域４、Ｃｏシリサイド層５１及びソースエクステンション層５２は電気的に導通状態となる。従って、ボディ領域４の電位（ボディ電位）は、Ｃｏシリサイド層５１及びソースエクステンション層５２の抵抗を介してソース電位に固定されることになる。
【００１６】
図１に示すように、本実施の形態では、Ｃｏシリサイド層５１とボディ領域４との境界部分に生じる空乏層に、結晶欠陥領域１２がさらに形成されている。この結晶欠陥領域１２を、Ｃｏシリサイド層５１とボディ領域４との境界部分に生じる空乏層に設けることで、ショットキー接合の逆方向リーク電流を増加させることができる。ここで図２に、Ｃｏシリサイド層５１とボディ領域４との境界部分の電位図を示す。図２では、境界部分のボディ領域４側に空乏層が形成されており、この空乏層部分に結晶欠陥領域１２の結晶欠陥が存在する。価電子帯の正孔は、空乏層の結晶欠陥を介してＣｏシリサイド層５１に流れるので、ショットキー接合の逆方向リーク電流が増加することになる。
【００１７】
なお、図２に示すＥｖは価電子帯の上端の電位を表し、Ｅｃは伝導帯の下端の電位を表している。さらに、Ｅｆはボディ領域４のフェルミ準位を、ＥｆｍはＣｏシリサイド層５１フェルミ準位をそれぞれ表している。また、空乏層は、結晶欠陥を設けることで縮まり、数十ｎｍ以下になると考えられる。
【００１８】
このように、本実施の形態では、ボディ電位が、Ｃｏシリサイド層５１及びソースエクステンション層５２の抵抗を介してソース電位に固定される。さらに、結晶欠陥領域１２を設けることでボディ電位とソース電位との間の接触抵抗が低下し、ボディ電位のソース電位への時間的な追従性が向上する。
【００１９】
次に、本実施の形態に係る半導体装置の製造方法について説明する。ソース領域５にはソースエクステンション層５２のみが形成され、ドレイン領域６にはドレインエクステンション層６２のみが形成された半導体装置の断面図を図３に示す。以下に、図３に示す半導体装置が形成されるまでの工程の概略について説明する。まず、ＳＯＩ基板の半導体層３にトレンチを設け素子分離酸化膜１１が形成される。次に、熱酸化法によりゲート酸化膜７が形成され、当該ゲート酸化膜７上にゲートポリシリコン８を設けてゲート電極を形成する。そして、Ｎ型の不純物である砒素イオンを１０14個／ｃｍ2程度イオン注入法により半導体層３に注入して、ソースエクステンション層５２及びドレインエクステンション層６２を形成する。次に、シリコン酸化膜を半導体層３上に堆積し、当該シリコン酸化膜を異方性エッチングすることで側壁酸化膜１０を形成している。
【００２０】
図３に示す半導体装置を形成した後に、本実施の形態では結晶欠陥領域１２を形成する。図３に示す半導体装置において、破線で示す結晶欠陥形成領域１３にシリコンイオンを１０14個／ｃｍ2程度注入することで、当該領域の結晶性を破壊又は結晶欠陥を多数生じさせる。なお、注入されるイオンはシリコン以外でも良く、結晶性を破壊又は結晶欠陥を多数生じさせることで、バンド構造を変化させ、逆方向リーク電流を増加させるものであれば良い。例えば、ゲルマニウムや窒素、酸素、アルミ、鉄などが考えられる。
【００２１】
シリコンイオンの注入によって結晶欠陥が形成されるのは、図３に示すようにソース領域だけでなくドレイン領域にも形成される。しかし、図１に示すように、本実施の形態では、埋め込み酸化膜２まで達するドレイン拡散層６１が形成されることにより、ドレイン領域に形成された結晶欠陥は完全に覆われる。そのため、ドレイン領域に形成されるＰＮ接合には、逆方向リーク電流の増加は生じない。
【００２２】
また、図４に示す半導体装置のように、ドレイン領域にシリコンイオンが注入されないように、光リソグラフィ技術を用いてドレイン領域のみフォトレジスト１４を形成しても良い。つまり、シリコンイオンを注入する工程の前にフォトレジスト１４を形成する工程を追加することで、ソース領域のみに結晶欠陥領域１２を形成することができる。
【００２３】
具体的に、ドレイン拡散層６１を形成する製造方法について図５を用いて説明する。まず、光リソグラフィ技術を用いてフォトレジスト１５をソース領域上のみに形成する。図５では、ゲート電極の真ん中から左側のみにフォトレジスト１５が形成されている様子が示されている。そして、このフォトレジスト１５をマスクとして利用し、ドレイン領域のみに砒素イオンをイオン注入法で注入する。注入する砒素イオンは、１０15個／ｃｍ2程度である。注入後に、フォトレジスト１５を除去し、半導体装置を１０００℃程度で熱アニールすることにより、埋め込み酸化膜２まで達する深いドレイン拡散層６１が形成できる。
【００２４】
次に、半導体層３上にＣｏ膜を堆積させアニールすることで、ソース領域にＣｏシリサイド層５１及びドレイン領域にＣｏシリサイド層６３が形成される。ここで、Ｃｏシリサイド層５１は、ソースエクステンション層５２よりも深く形成し、且つＣｏシリサイド層５１とボディ領域４との境界が図３に示す結晶欠陥形成領域１３の位置になるようにする。これにより、Ｃｏシリサイド層５１がボディ領域４とＰＮ接合し、且つＣｏシリサイド層５１とボディ領域４との境界に生じる空乏層に結晶欠陥領域１２が形成されることになるので、ＰＮ接合の逆方向リーク電流が増加する。
【００２５】
以上のように、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１とボディ領域４との境界に生じる空乏層に結晶欠陥領域１２が形成されているので、本実施の形態に係る半導体装置では、ボディ電位をソース電位に固定することができ、ボディ浮遊効果を抑制することができる。さらに、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１とボディ領域４との間に流れる逆方向リーク電流が増加するため、ボディ電位のソース電位への追従性が良くなる。なお、本実施の形態では、Ｃｏシリサイド層９，５１，６３を形成しているが、本発明はこれに限られずＮｉシリサイド層など、Ｃｏ以外の材料でシリサイド化した層を用いても良い。
【００２６】
（実施の形態２）
ＳＯＩ構造の半導体装置において、ボディ浮遊効果を抑制するには、ホットキャリアの発生を低減することによっても可能である。このホットキャリアの発生を低減するためには、ゲート電極側のドレイン領域における電界を緩和すれば良い。つまり、ソース領域を寄生抵抗が少ないソース不純物構造にし、非対称なソース−ドレイン構造にすることで、ゲート電極側のドレイン領域における電界を緩和することが可能となる。本実施の形態に係る半導体装置では、上記の構造を採用している。
【００２７】
具体的に、本実施の形態に係る半導体装置について説明する。まず、本実施の形態に係る半導体装置の構造は、基本的に図１に示した構造と同じである。しかし、本実施の形態では、ソースエクステンション層５２の不純物濃度とドレインエクステンション層６２の不純物濃度が異なっている点が、実施の形態１と異なる。例えば、ソースエクステンション層５２の不純物濃度が、例えば１０21個／ｃｍ3程度であるのに対し、ドレインエクステンション層６２の不純物濃度は、例えば１０20個／ｃｍ3程度である。
【００２８】
次に、本実施の形態に係る半導体装置の製造方法について説明する。まず、ソースエクステンション層５２及びドレインエクステンション層６２は、Ｎ型の不純物である砒素イオンを半導体層３に注入することで同時に形成されるので、ソースエクステンション層５２の不純物濃度とドレインエクステンション層６２の不純物濃度とは同じになる。そのため、本実施の形態では、ソースエクステンション層５２とドレインエクステンション層６２とで不純物濃度を変えるために図６に示す工程を追加している。
【００２９】
図６に示す製造工程では、実施の形態１の図５に示した工程に続き、ドレインエクステンション層６２のみ実効不純物濃度を低下させるために、Ｐ型不純物（例えばボロンなど）を斜め方向から注入する工程を追加する。なお、ドレインエクステンション層６２に注入されるＰ型不純物は、例えば１０19個／ｃｍ3程度である。このように、図６に示す半導体装置では、ドレインエクステンション層６２にＰ型不純物を注入することで、ドレインエクステンション層６２のＮ型不純物（砒素）を補償して実効の不純物濃度を低下させ、ゲート電極側のドレイン領域端の電界を下げることができる。
【００３０】
以上のように、本実施の形態に係る半導体装置は、不純物濃度が非対称なソース−ドレイン構造とすることで、ホットキャリアによるボディ浮遊効果を抑制できると共に、ソース領域の寄生抵抗の低減によるトランジスタの駆動電流向上が可能となる。
【００３１】
なお、本実施の形態では、ドレインエクステンション層６２にＰ型の不純物を注入して不純物濃度が非対称なソース−ドレイン構造としているが、本発明はこれに限られず、ソースエクステンション層５２にＮ型の不純物を注入して不純物濃度が非対称なソース−ドレイン構造を形成しても良い。例えば、ソースエクステンション層５２及びドレインエクステンション層６２の不純物濃度を１０20個／ｃｍ3程度で形成しておき、後の工程でソースエクステンション層５２にのみ砒素イオンをイオン注入法で注入し、ソースエクステンション層５２の不純物濃度を１０21個／ｃｍ3程度にする。
【００３２】
（実施の形態３）
図７に、本実施の形態に係る半導体装置の断面図を示す。図７に示す半導体装置では、図１に示したソース領域５と構成が異なる。なお、図７のソース領域５以外は、図１に示した半導体装置と同じであるため、同一の構成部分については同一符号を付し詳細な説明は省略する。
【００３３】
図７に示すソース領域５は、ゲート酸化膜７の近傍に形成されたソースエクステンション層５２と、ソースエクステンション層５２の側面方向に形成されたＣｏシリサイド層５１と、Ｃｏシリサイド層５１の下層に形成されるＮ型のソース拡散層５３と、ソース拡散層５３の下層に形成されるＰ型拡散層５４とにより構成されている。そして、Ｐ型拡散層５４は、ソース拡散層５３とボディ領域４とが接する面積に比べ、広い面積でソース拡散層５３と接している。また、Ｐ型拡散層５４は、ボディ領域４に比べて不純物濃度が高い。
【００３４】
この場合に、Ｐ型拡散層５４とソース拡散層５３との間に流れるリーク電流は、ボディ領域４とソース拡散層５３との間に流れるリーク電流よりも増加するので、ボディ電位をソース電位に固定することができる。なお、リーク電流が増加する理由についてより詳しく説明すると、まず一般的にＰ型とＮ型との接合界面では接合拡散電位差による空乏層が広がる。しかし、Ｐ型拡散層５４とソース拡散層５３と接合界面のように、不純物濃度が高いと空乏層は広がらず、電界が急峻となる。よって、Ｐ型拡散層５４とソース拡散層５３と接合界面では、電界が急峻となり量子的にトンネル電流が流れ、電界誘起によるリーク電流が増加することになる。ここで、不純物濃度は濃いほどリーク電流が増加するが、少なくとも１０18個／ｃｍ3以上あれば良い。
【００３５】
次に、図７に示すＰ型拡散層５４の製造方法について説明する。図８に示す半導体装置では、上記実施の形態と同じ製造工程を利用して形成した半導体装置に、さらにソース拡散層５３及びドレイン拡散層６１を形成するために、光リソグラフィ技術を用いてフォトレジスト１６をドレイン領域６上のみに形成している。そして、Ｐ型拡散層５４を形成するために、フォトレジスト１６をマスクとして１０15個／ｃｍ2程度のボロンイオンを注入する。なお、ボロンイオンの飛程は、ソース領域５の埋め込み酸化膜２近傍とする。これにより、図７に示すＰ型拡散層５４を形成することができる。
【００３６】
以上のように、本実施の形態に係る半導体装置では、Ｐ型拡散層５４を備えることで、ボディ電位をソース電位に固定することができ、ボディ浮遊効果を抑制することができる。なお、本実施の形態に係る半導体装置に対して、実施の形態２で説明した非対称なソース−ドレイン構造を適用しても良い。また、本実施の形態では、Ｃｏシリサイド層９，５１，６３を形成しているが、本発明はこれに限られずＮｉシリサイド層など、Ｃｏ以外の材料でシリサイド化した層を用いても良い。
【００３７】
（実施の形態４）
図１に示した半導体装置において、ソースエクステンション層５２の底面は、Ｃｏシリサイド層５１とのみ接していた。そのため、ソースエクステンション層５２は、Ｃｏシリサイド層５１の側面部分としか接触しておらず、ソースエクステンション層５２とＣｏシリサイド層５１の接触抵抗は高くなる。従って、当該接触抵抗が、Ｃｏシリサイド層５１からソースエクステンション層５２を経由してゲート電極下のチャネル反転層まで流れる電流経路に対する寄生抵抗となり、トランジスタのオン電流を低下させる原因となる場合があった。
【００３８】
そこで、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１の底面が、ソースエクステンション層５２と接する領域と、ボディ領域４と接する領域とを混在して有することで、Ｃｏシリサイド層５１の底面部分にもソースエクステンション層５２と接する領域を設けて、Ｃｏシリサイド層５１とソースエクステンション層５２との接触抵抗を低減している。図９に、本実施の形態に係る半導体装置の断面図を示す。図９に示す半導体装置は、基本的に図１に示した半導体装置と同じであるが、Ｃｏシリサイド層５１の底面部分が異なっている。
【００３９】
つまり、図１に示した半導体装置では、Ｃｏシリサイド層５１の底面がボディ領域４のみと接合しているが、図９に示す半導体装置では、Ｃｏシリサイド層５１の底面が、ソースエクステンション層５２と接する領域とボディ領域４と接する領域とが混在している。具体的に、混在している状態を説明すると、まず、図９に示すようにＣｏシリサイド層５１の底面は、凹凸形状を有している。そのため、ソースエクステンション層５２の底面が当該凹凸形状の中間に位置すれば、Ｃｏシリサイド層５１の凸部がボディ領域４と接し、凹部がソースエクステンション層５２と接することになる。
【００４０】
ここで、膜厚２０ｎｍ〜６０ｎｍ程度のＣｏシリサイド層５１を形成した場合、底面に形成される凹凸形状の振幅は５ｎｍ〜１０ｎｍ程度となる。そのため、ソースエクステンション層５２の底面を、Ｃｏシリサイド層５１の凹凸形状の中間に位置するように、ソースエクステンション層５２の深さを設定することは製造技術上可能である。なお、ドレイン領域６に形成されるＣｏシリサイド層６３の底面も同様に凹凸形状を有するが、ソース領域５の場合と異なりドレイン拡散層６１が形成されるため、Ｃｏシリサイド層６３はドレイン拡散層６１のみと接触することになる。
【００４１】
以上のように、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１の底面が、ソースエクステンション層５２と接する領域と、ボディ領域４と接する領域とが混在するので、Ｃｏシリサイド層５１とソースエクステンション層５２との接触面積が増加し、トランジスタのオン電流に対する寄生抵抗を抑制できる。また、本実施の形態に係る半導体装置では、Ｃｏシリサイド層５１がボディ領域４とも接触しているので、ボディ電位をソース電位に固定でき、ボディ浮遊効果を抑制することができる。
【００４２】
なお、本実施の形態に係る半導体装置に対して、実施の形態２で説明した非対称なソース−ドレイン構造を適用しても良い。また、本実施の形態では、Ｃｏシリサイド層９，５１，６３を形成しているが、本発明はこれに限られずＮｉシリサイド層など、Ｃｏ以外の材料でシリサイド化した層を用いても良い。
【００４３】
（実施の形態５）
図１０に、本実施の形態に係る半導体装置の断面図を示す。本実施の形態に係る半導体装置も、実施の形態４と同様、Ｃｏシリサイド層５１とソースエクステンション層５２との接触抵抗を抑制する構成である。具体的に、本実施の形態では、図１０に示すように、Ｃｏシリサイド層５１の全部又は大半部分が、半導体層３上に形成されている。このような構造にすることで、Ｃｏシリサイド層５１の底面の全面がソースエクステンション層５２と接することになり、図１に示したようなＣｏシリサイド層５１の側面でのみソースエクステンション層５２と接する場合に比べて接触面積が大きくなり接触抵抗を低減できる。
【００４４】
しかし、図１０に示す半導体装置では、Ｃｏシリサイド層５１がボディ領域４と直接接する構造でないため、ボディ電位をソース電位に固定するためにＣｏシリサイド層５１とボディ領域４とを繋ぐＰ型拡散層５５を設ける必要がある。
【００４５】
次に、本実施の形態に係る半導体装置の製造方法について以下に説明する。図示していないが、まず、ＳＯＩ基板の半導体層３にトレンチを設け素子分離酸化膜１１が形成される。次に、熱酸化法によりゲート酸化膜７が形成され、当該ゲート酸化膜７上にゲートポリシリコン８を設けてゲート電極を形成する。そして、Ｎ型の不純物である砒素イオンをイオン注入法により半導体層３に注入して、ソースエクステンション層５２及びドレインエクステンション層６２を形成する。次に、シリコン酸化膜を半導体層３上に堆積し、当該シリコン酸化膜を異方性エッチングすることで側壁酸化膜１０を形成している。
【００４６】
さらに、本実施の形態では、選択エピタキシャル成長技術を用いて、ソース領域５及びドレイン領域６の半導体層３上にシリコンの単結晶層を成長させエピタキシャル成長層１８を形成する。図１１に、エピタキシャル成長層１８が形成された半導体装置の断面図を示す。なお、選択エピタキシャル成長技術を用いた場合、酸化膜等の絶縁膜上にはシリコンの単結晶層は成長しないが、ゲートポリシリコン８上にはシリコンの単結晶層が成長する。そのため、選択エピタキシャル成長技術を用いる前に、ゲートポリシリコン８上にキャップ酸化膜１９を形成して、ゲートポリシリコン８上にシリコンの単結晶層を成長させないようにしている。
【００４７】
次に、光リソグラフィ技術等を用いて、ドレイン領域にのみＮ型の不純物をイオン注入法で注入し深いドレイン拡散層６１を形成する（図示せず）。そして、ソース領域の一部にＰ型の不純物をイオン注入法で注入しＰ型拡散層５５を形成する（図示せず）。さらに、ゲートポリシリコン８上のキャップ酸化膜１９を除去する。図１２に、キャップ酸化膜１９除去後の半導体装置の断面を示す。
【００４８】
次に、Ｃｏ膜をスパッタリング法により図１２に示す半導体装置上に堆積させ、アニール処理を行う。この処理により、エピタキシャル成長層１８がシリサイド化されＣｏシリサイド層５１，６３となり、ゲートポリシリコン８の一部がシリサイド化されＣｏシリサイド層９となる。なお、アニール処理の条件によっては、エピタキシャル成長層１８の一部がシリサイド化されずに残る場合や、ソースエクステンション層５２やドレインエクステンション層６２の一部までもシリサイド化されＣｏシリサイド層５１，６３となる場合がある。但し、シリコンが露出していない部分（例えば、素子分離酸化膜１１）はＣｏ膜と未反応であり、当該部分を除去することで図１０に示す半導体装置が形成される。
【００４９】
以上のように、本実施の形態に係る半導体装置は、Ｃｏシリサイド層５１の全部又は大半部分が半導体層３上に形成されているので、Ｃｏシリサイド層５１とソースエクステンション層５２との接触面積が増加し、トランジスタのオン電流に対する寄生抵抗を抑制できる。また、本実施の形態に係る半導体装置では、Ｐ型拡散層５５が設けられＣｏシリサイド層５１がボディ領域４と接触しているので、ボディ電位をソース電位に固定でき、ボディ浮遊効果を抑制することができる。ここで、本実施の形態に係るＣｏシリサイド層５１は、ソースエクステンション層５２上に選択エピタキシャル成長させたシリコンをシリサイド化して形成することで容易に製造することができる。
【００５０】
なお、本実施の形態に係る半導体装置に対して、実施の形態２で説明した非対称なソース−ドレイン構造を適用しても良い。また、本実施の形態では、Ｃｏシリサイド層９，５１，６３を形成しているが、本発明はこれに限られずＮｉシリサイド層など、Ｃｏ以外の材料でシリサイド化した層を用いても良い。さらに、本実施の形態では、エピタキシャル成長層１８の形成後にドレイン拡散層６１が形成されているが、エピタキシャル成長層１８の形成前にドレイン拡散層６１を形成しても良い。さらに、本実施の形態では、半導体層３上にエピタキシャル成長させてシリコン層を形成しているが、本発明はこれに限られず、他の方法で半導体層３上にシリコン層を形成しても良い。
【００５１】
（実施の形態６）
本実施の形態では、実施の形態５で示したようにＣｏシリサイド層５１とボディ領域４とを接続するＰ型拡散層５５のような拡散層を製造する方法について説明する。なお、以下の説明においては、図１３に示す一般的な半導体装置の構成を用いてＰ型拡散層５５の製造方法を説明する。図１３に示す半導体装置では、図１０に示した半導体装置と異なりＣｏシリサイド層５１が半導体層３内に形成されている。なお、図１３において、図１０と同一の構成部分については同一の符号を付し詳細な説明は省略する。
【００５２】
まず、図１３に示すＰ型拡散層５５以外の部分を、上記実施の形態で説明した製造方法で形成する。そして、図１４に示すように、半導体層３上に層間絶縁膜２０を形成する。その後、ソース領域５と層間絶縁膜２０上に形成される配線とを接続するプラグを設けるためのコンタクトホール２１を、光リソグラフィ技術を用いて、層間絶縁膜２０に形成する。次に、コンタクトホール２１を形成した層間絶縁膜２０をマスクに利用し、Ｐ型の不純物であるボロンを半導体層３に注入し、Ｐ型拡散層５５を形成する。つまり、本実施の形態では、Ｐ型拡散層５５を形成するためだけのマスクを設ける必要がなく、コンタクトホール２１を形成した層間絶縁膜２０をマスクとして利用するので工程数を低減することができる。
【００５３】
図１４に示すように、コンタクトホール２１を形成した層間絶縁膜２０をマスクとしてボロンイオンを注入するので、形成されるＰ型拡散層５５は、ほぼコンタクトホール２１の真下に形成されることになる。なお、Ｐ型の不純物であるボロンは、イオン注入法により半導体層３に注入され、注入するボロンイオンの不純物濃度は例えば１０14個／ｃｍ2程度である。
【００５４】
次に、導電材料（例えばタングステン）をスパッタ法等で、コンタクトホール２１に埋め込みプラグ２２を形成する。当該プラグ２２を形成後に、銅配線２３を層間絶縁膜２０上に形成する。これにより、ソース領域５は、プラグ２２を介して銅配線２３に電気的に接続される。図１５に、プラグ２２及び銅配線２３を形成した半導体装置の断面図を示す。
【００５５】
以上のように、本実施の形態に係る半導体装置の製造方法では、コンタクトホール２１を形成した層間絶縁膜２０を利用してＰ型拡散層５５を形成するので、工程数を低減でき製造コストを削減することができる。本実施の形態では、コンタクトホールをソース側にのみ設けたが、トレイン側に同時に形成しても良い。ドレイン側にホールを設けると、ドレイン側のホールにもボロンが注入されるが、ドレイン側にには、既に濃い砒素が注入されているのでＰ型に反転することはない。
【００５６】
さらに、実施の形態１乃至実施の形態６では、Ｎ型チャネルＭＯＳＦＥＴについて示したが、Ｐ型チャネルＭＯＳＦＥＴについても同様に適用できる。また、シリサイドとしてＣｏＳｉを用いたがＮｉＳｉやＴｉＳｉでも良い。
【００５７】
（実施の形態７）
上記実施の形態で示した半導体装置は、ボディ領域４をソース領域５に何らかの形で接続することにより、ボディ電位をソース電位に固定している。そのため、上記実施の形態で示した半導体装置の構造をとるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を、ソース側を常に固定して使用するインバータ回路部分などに適用することは可能であるが、ソース側とドレイン側が動作状況により反転するようなパストランジスタ回路部分などには適用できない。
【００５８】
そこで、本実施の形態においては、例えば図１６に示すようにインバータ論理回路３１及び入出力インターフェース回路３２の部分については、ソース側が常に固定して使用されるので、実施の形態１〜実施の形態６に記載したいずれか１つの半導体装置の構造をとり、パストランジスタ回路３３部分については、ソース側とドレイン側が動作状況により反転するので、通常の半導体装置の構造をとる。これにより、様々な構成の半導体回路に対しても、上記実施の形態に係る半導体装置の構造を適用することが可能となり、適切にボディ浮遊効果を抑制することができる。
【００５９】
また、図１７では、インバータ論理回路３１と入出力インターフェース回路３２とからなる半導体回路において、インバータ論理回路３１内の一部にパストランジスタ回路３３部分が形成されている。そのため、当該パストランジスタ回路３３部分には通常の半導体装置の構造を適用し、他の部分については上記実施の形態に記載した半導体装置の構造を適用する。
【００６０】
以上のように、本実施の形態では、様々な構成の半導体回路に対して、上記実施の形態に記載した半導体装置の構造を適用することが可能となり、当該部分についてはボディ浮遊効果を抑制することができる。
【００６１】
（実施の形態８）
上記実施の形態では、ボディ電位を固定することができる半導体装置の構造について説明した。本実施の形態では、従来、知られているソースタイ構造によるボディ電位を固定する構造と本発明の構造とを比較して説明する。
【００６２】
まず、ＳＯＩ構造のＭＯＳＦＥＴにおいて、従来のボディ電位を固定する方法としてソースタイ構造について説明する。図１８に、ソースタイ構造を用いたＭＯＳＦＥＴの平面図を示す。図１８に示すＭＯＳＦＥＴはＮ型であり、ゲート電極８１の両側にスペーサ部８２、さらにその両側にＮ型ソース部８３及びＮ型ドレイン部８４が設けられている。さらに、図１８に示すＭＯＳＦＥＴには、Ｎ型ソース部８３が形成される側に、Ｎ型ソース部８３と接するようにＰ型ソースタイ領域８５が設けられている。なお、図１８に示すＭＯＳＦＥＴの平面図では、Ｎ型ソース部８３やＮ型ドレイン部８４等の上に形成されるコバルトシリサイド層は除去した状態で図示している。
【００６３】
図１９に、図１８のＭＯＳＦＥＴをＡ−Ｂ面で切断した断面図を示す。図１９に示すＭＯＳＦＥＴは、Ｓｉ基板９１上に埋め込み酸化膜９２が形成され、さらにその上に設けられたＮ型ドレイン部８４、Ｐ型ソースタイ領域８５及びＰ型の薄膜Ｓｉ層からなるボディ部９３が設けられている。また、図１９に示すＭＯＳＦＥＴは、ボディ部９３上にはゲート絶縁膜９４を介してゲート電極８１が設けられ、当該ゲート電極８１の両側の側面に設けられたスペーサ部８２、Ｎ型ドレイン部８４の側面と接するＮ型エクステンション部９５が設けられている。さらに、図１９に示すＭＯＳＦＥＴには、Ｎ型ドレイン部８４、Ｐ型ソースタイ領域８５及びゲート電極８１の上にコバルトシリサイド層９６が設けられている。
【００６４】
図１９に示すＭＯＳＦＥＴでは、Ｐ型ソースタイ領域８５がボディ部９３と側面で接触するように、ソース領域の一部に設けられている。これにより、Ｐ型のボディ部９３とソースタイ領域８５とが同電位となる。図２０に、図１８のＭＯＳＦＥＴをＣ−Ｄ面で切断した断面図を示す。
【００６５】
図２０に示されているように、さらに、Ｎ型ソース部８３やＰ型ソースタイ領域８５の上には、抵抗を低減するために、通常コバルトシリサイド層９６が形成されている。そのため、ソース領域（Ｎ型ソース部８３とＰ型ソースタイ領域８５とが形成される領域）においては、Ｐ型ソースタイ領域８５とＮ型ソース部８３との上にまたがって形成されたコバルトシリサイド層９６により、Ｐ型ソースタイ領域８５とＮ型ソース部８３とが同電位となる。
【００６６】
従って、図１８乃至図２０に示すソースタイ構造のＭＯＳＦＥＴでは、ボディ電位とソース部電位とを同電位にすることが可能となる。
【００６７】
このソースタイ構造は、Ｐ型ソースタイ領域８５を除き、Ｎ型ソース部８３とＮ型ドレイン部８４とが同じ不純物拡散層の構成で良く、Ｎ型ソース部８３とＮ型ドレイン部８４とを同時に形成することが可能となる。そのため、上記の実施の形態で説明した半導体装置の構造とを比較すると、ソースタイ構造は、製造プロセスが簡略化できるメリットがある。
【００６８】
しかし、ソースタイ構造の場合、Ｐ型ソースタイ領域８５を図１８のように平面方向に設けるため、全てのソース領域をＮ型ソース部８３とした場合に比べて、ＦＥＴの駆動電流が流れるチャネル幅がＰ型ソースタイ領域８５の幅分だけ狭くなる。逆に、上記の実施の形態１〜５に示した半導体装置の構造では、Ｐ型ソースタイ領域８５を設ける必要がなくチャネル幅を狭くすることなく、ボディ電位を固定することができるメリットがある。
【００６９】
（実施の形態９）
本実施の形態では、実施の形態１〜６に示した半導体装置の構造をＳＲＡＭ（Static Random Access Memory）回路に適用する。
【００７０】
ＳＯＩ構造の半導体装置を用いたＳＲＡＭは、ボディ電位を固定せずに浮遊状態にしておくと、回路動作によるボディ電位の変化に応じて閾値Ｖｔｈが変動する。そのため、ＳＯＩ構造の半導体装置を用いたＳＲＡＭは、データ読み出し時や書き込み時にＳＲＡＭの動作が不安定になる問題があった。
【００７１】
そこで、本実施の形態に係るＳＲＡＭでは、実施の形態１〜６に示したボディ電位をソース電位に固定することができる半導体装置の構造を適用し、上記の課題を解決している。具体的に、実施の形態１〜６に示した半導体装置をどのように適用するかについて図２１を用いて説明する。図２１は、本実施の形態に係るＳＲＡＭにおける１つのメモリセルの回路図である。
【００７２】
図２１に示すＳＲＡＭのメモリセルは、ビット線と記憶ノード１の間に接続されたアクセストランジスタ１０１ａと、／ビット線と記憶ノード２の間に接続されたアクセストランジスタ１０１ｂと、電源と記憶ノード１の間に接続された負荷トランジスタ１０２ａと、電源と記憶ノード２の間に接続された負荷トランジスタ１０２ｂと、ＧＮＤと記憶ノード１の間に接続されたドライバトランジスタ１０３ａと、ＧＮＤと記憶ノード２の間に接続されたドライバトランジスタ１０３ｂとで構成されている。なお、アクセストランジスタ１０１ａ，１０１ｂのゲート電極にはワード線が接続されている。
【００７３】
本実施の形態に係るＳＲＡＭでは、図２１に示したトランジスタの内、負荷トランジスタ１０２ａ，１０２ｂとドライバトランジスタ１０３ａ，１０３ｂに実施の形態１〜６に示した半導体装置の構造を適用する。しかし、アクセストランジスタ１０１ａ，１０１ｂは、ソースとドレインが動作状態に応じて入れ替わるため、実施の形態１〜６に示した半導体装置の構造を適用することはできず、ボディ浮遊状態で用いる。つまり、本実施の形態に係るＳＲＡＭでは、動作状態においてソース側が決まっている負荷トランジスタ１０２ａ，１０２ｂとドライバトランジスタ１０３ａ，１０３ｂとに対して、実施の形態１〜６に示した半導体装置の構造を適用する。
【００７４】
従って、本実施の形態に係るＳＲＡＭは、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂに実施の形態１〜６で示した半導体装置の構造を適用し、パストランジスタであるアクセストランジスタ１０１ａ，１０１ｂには適用しないことで、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂのボディ電位が固定され、データ読み出し時や書き込み時にＳＲＡＭの動作が安定する効果がある。
【００７５】
（実施の形態１０）
実施の形態９では、ＳＲＡＭを構成する負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂにのみ実施の形態１〜６で示した半導体装置の構造を適用し、アクセストランジスタ１０１ａ，１０１ｂはボディ浮遊構造としていた。
【００７６】
しかし、アクセストランジスタ１０１ａ，１０１ｂのみがボディ浮遊構造であっても、閾値Ｖｔｈが回路動作に依存し変動するため、ＳＲＡＭの動作マージンを狭める問題が発生する。
【００７７】
従って、本実施の形態に係るＳＲＡＭでは、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂに実施の形態１〜６で示したボディ電位固定構造を適用し、且つアクセストランジスタ１０１ａ，１０１ｂに他のボディ電位固定構造を適用する。図２２に、本実施の形態に係るＳＲＡＭの平面図を示す。図２２に示すＳＲＡＭでは、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂに実施の形態１〜６で示した構造を、アクセストランジスタ１０１ａ，１０１ｂに部分トレンチ分離構造をそれぞれ用いて、ボディ電位を固定している。なお、図２２に示す部分トレンチ分離構造の場合、アクセストランジスタ１０１ａ，１０１ｂとボディ端子１０４とが同電位となる。また、図２２では、分離酸化膜が浅くなっている領域を示すために、破線で浅い分離の端を示している。
【００７８】
次に、アクセストランジスタ１０１ａ，１０１ｂに用いた部分トレンチ分離構造を説明する。図２３に具体的な部分トレンチ分離構造の平面図を示す。図２３には、アクセストランジスタ１０１ａ，１０１ｂを構成するゲート電極１１１とその両側にＮ型ソース領域１１２とＮ型ドレイン領域１１３とが図示されている。さらに、図２３には、分離酸化膜１１４によりアクセストランジスタ１０１ａ，１０１ｂから分離されているボディ端子１０４が図示されている。図２３では、部分トレンチ分離構造を採用しているため、破線で示した浅い分離の端より内側が、分離酸化膜１１４の浅い領域である。
【００７９】
図２４は、図２３のＥ−Ｆ面で切断した断面図である。図２４に示すように、本実施の形態に係るアクセストランジスタ１０１ａ，１０１ｂはＳＯＩ構造であるため、埋め込み酸化膜１１７上に形成されている。なお、埋め込み酸化膜１１７の下層は、Ｓｉ基板１１６である。また、図２４に示すアクセストランジスタ１０１ａ，１０１ｂでは、Ｐ型のボディ部１１８とボディ端子１０４とが分離酸化膜１１４で分離されている。但し、アクセストランジスタ１０１ａ，１０１ｂ及びボディ端子１０４は、浅い分離の端より内側の領域にあり、当該領域の分離酸化膜１１４は浅く、埋め込み酸化膜１１７まで形成されていないので、分離酸化膜１１４の下層でＰ型のボディ部１１８とボディ端子１０４とが電気的に繋がっている。なお、Ｐ型のボディ部１１８の上にはゲート絶縁膜１１９、さらにゲート絶縁膜１１９上にゲート電極１１１が形成されている。
【００８０】
従って、本実施の形態に係るアクセストランジスタ１０１ａ，１０１ｂは、図２３及び図２４に示す部分トレンチ分離構造を採用することでボディ電位を固定することができる。なお、ボディ端子１０４は、Ｐ型のボディ部１１８よりＰ型の不純物濃度が高い。これにより、本実施の形態に係るＳＲＡＭは、アクセストランジスタ１０１ａ，１０１ｂの閾値Ｖｔｈも回路動作による影響を受けずに安定化し、ＳＲＡＭのデータ読み出し時や書き込み時の動作マージンより確保することができる。
【００８１】
なお、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂについても部分トレンチ分離構造を採用してボディ電位を固定する方法も考えられる。しかし、部分トレンチ分離構造を用いる場合、部分トレンチ分離膜下の薄い半導体層を介してボディ電位を固定するため、図２４に示すようにボディ端子１０４とボディ部１１８との間に薄い半導体層の抵抗が存在することになる。そのため、部分トレンチ分離構造は、薄い半導体層の部分の距離が長い場合、当該部分の抵抗が大きくなりボディ電位の固定能力が低下する問題がある。
【００８２】
従って、本実施の形態に係るＳＲＡＭでは、部分トレンチ分離構造を採用するトランジスタはアクセストランジスタ１０１ａ，１０１ｂのみとし、負荷トランジスタ１０２ａ，１０２ｂ及びドライバトランジスタ１０３ａ，１０３ｂについては、実施の形態１〜６に示した半導体装置の構造を用いることで、データ読み出し時や書き込み時にＳＲＡＭの動作がより安定させることができる。
【符号の説明】
【００８３】
１ シリコン基板、２ 埋め込み酸化膜、３ 半導体層、４ ボディ領域、５ ソース領域、６ ドレイン領域、７ ゲート酸化膜、８ ゲートポリシリコン、９，５１，６３ Ｃｏシリサイド層、１０ 側壁酸化膜、１１ 素子分離酸化膜、１２ 結晶欠陥領域、１３ 結晶欠陥形成領域、１５，１６ フォトレジスト、１８ エピタキシャル成長層、１９ キャップ酸化膜、２０ 層間絶縁膜、２１ コンタクトホール、２２ プラグ、２３ 銅配線、３１ インバータ論理回路、３２ 入出力インターフェース回路、３３ パストランジスタ回路、５２ ソースエクステンション層、５３ ソース拡散層、５４，５５ Ｐ型拡散層、６１ ドレイン拡散層、６２ ドレインエクステンション層、８１，１１１ ゲート電極、８２ スペーサ部、８３，１１２ Ｎ型ソース部、８４，１１３ Ｎ型ドレイン部、８５ Ｐ型ソースタイ領域、９１，１１６ Ｓｉ基板、９２，１１７ 埋め込み酸化膜、９３，１１８ ボディ部、９４ ゲート絶縁膜、９５ Ｎ型エクステンション部、９６ コバルトシリサイド層、１０１ アクセストランジスタ、１０２ 負荷トランジスタ、１０３ ドライバトランジスタ、１０４ ボディ端子、１１４ 分離酸化膜、１１９ ゲート絶縁膜。
【特許請求の範囲】
【請求項１】
シリコン基板と、前記シリコン基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とを備えるＳＯＩ構造の半導体装置であって、
前記半導体層は、第１導電型のボディ領域、第２導電型のソース領域及び第２導電型のドレイン領域を有し、前記ソース領域と前記ドレイン領域との間の前記ボディ領域上にゲート酸化膜を介してゲート電極が形成され、
前記ソース領域は、第２導電型のエクステンション層と、前記エクステンション層に接するように前記半導体層上に形成されるシリサイド層とを備え、前記シリサイド層が前記半導体層に形成された第１導電型の拡散層を介して前記ボディ領域に接続されていることを特徴とする半導体装置。
【請求項２】
シリコン基板と、前記シリコン基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とを備えるＳＯＩ構造の半導体装置であって、
前記半導体層は、第１導電型のボディ領域、第２導電型のソース領域及び第２導電型のドレイン領域を有し、前記ソース領域と前記ドレイン領域との間の前記ボディ領域上にゲート酸化膜を介してゲート電極が形成され、
前記ソース領域は、第２導電型のエクステンション層と、前記エクステンション層上に選択エピタキシャル成長させたシリコンをシリサイド化して形成したシリサイド層とを備え、前記シリサイド層が前記半導体層に形成された第１導電型の拡散層を介して前記ボディ領域に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記エクステンション層は、前記ドレイン領域に形成されるエクステンション層に比べて第２導電型の不純物の実効濃度が高いことを特徴とする半導体装置。
【請求項４】
請求項１又は請求項２に記載の半導体装置を製造する方法であって、
（ｃ）前記エクステンション層上に第２導電型のシリコンを選択エピタキシャル成長させる工程と、
（ｄ）前記（ｃ）工程で形成した前記シリコンをシリサイド化して前記シリサイド層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１】
シリコン基板と、前記シリコン基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とを備えるＳＯＩ構造の半導体装置であって、
前記半導体層は、第１導電型のボディ領域、第２導電型のソース領域及び第２導電型のドレイン領域を有し、前記ソース領域と前記ドレイン領域との間の前記ボディ領域上にゲート酸化膜を介してゲート電極が形成され、
前記ソース領域は、第２導電型のエクステンション層と、前記エクステンション層に接するように前記半導体層上に形成されるシリサイド層とを備え、前記シリサイド層が前記半導体層に形成された第１導電型の拡散層を介して前記ボディ領域に接続されていることを特徴とする半導体装置。
【請求項２】
シリコン基板と、前記シリコン基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とを備えるＳＯＩ構造の半導体装置であって、
前記半導体層は、第１導電型のボディ領域、第２導電型のソース領域及び第２導電型のドレイン領域を有し、前記ソース領域と前記ドレイン領域との間の前記ボディ領域上にゲート酸化膜を介してゲート電極が形成され、
前記ソース領域は、第２導電型のエクステンション層と、前記エクステンション層上に選択エピタキシャル成長させたシリコンをシリサイド化して形成したシリサイド層とを備え、前記シリサイド層が前記半導体層に形成された第１導電型の拡散層を介して前記ボディ領域に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記エクステンション層は、前記ドレイン領域に形成されるエクステンション層に比べて第２導電型の不純物の実効濃度が高いことを特徴とする半導体装置。
【請求項４】
請求項１又は請求項２に記載の半導体装置を製造する方法であって、
（ｃ）前記エクステンション層上に第２導電型のシリコンを選択エピタキシャル成長させる工程と、
（ｄ）前記（ｃ）工程で形成した前記シリコンをシリサイド化して前記シリサイド層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−１８２４７８（Ｐ２０１２−１８２４７８Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１２−１０５２９８（Ｐ２０１２−１０５２９８）
【出願日】平成２４年５月２日（２０１２．５．２）
【分割の表示】特願２００５−２６８２６３（Ｐ２００５−２６８２６３）の分割
【原出願日】平成１７年９月１５日（２００５．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２４年５月２日（２０１２．５．２）
【分割の表示】特願２００５−２６８２６３（Ｐ２００５−２６８２６３）の分割
【原出願日】平成１７年９月１５日（２００５．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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