【課題】トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、溝が形成された基板と、前記基板上の前記溝に隣接する位置にゲート絶縁膜を介して形成され、前記溝の反対側に位置する第１側面と、前記溝側に位置する第２側面とを有するゲート電極とを備える。さらに、前記装置は、前記ゲート電極の前記第１側面に形成された第１の側壁絶縁膜と、前記ゲート電極の前記第２側面と前記溝の側面に形成された第２の側壁絶縁膜とを備える。さらに、前記装置は、前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に形成された、第１導電型のソース領域と、前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に形成された、第２導電型のドレイン領域とを備える。 （もっと読む）

【課題】ショートチャネル特性などを向上する。
【解決手段】ｎ型ＦＥＴ１１１Ｎの半導体活性層１１１Ｃの上面に、バックゲート絶縁膜４０１を介してバックゲート電極１２１を金属材料で形成する。ここでは、バックゲート電極１２１，２２１について、半導体活性層１１１Ｃの上面においてゲート電極１１１Ｇおよび一対のソース・ドレイン領域１１１Ａ，１１１Ｂに対応する部分を被覆するように、バックゲート電極１２１を形成する。 （もっと読む）

【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】酸化物半導体を用いたパワー絶縁ゲート型電界効果トランジスタ（パワーＭＩＳＦＥＴ）を提供する。
【解決手段】半導体層１０３を挟んでゲート電極１０５とドレイン電極１０２を形成し、ゲート電極１０５の側面に半導体層１０９を形成し、ゲート電極１０５の頂上部と重なる部分で、半導体層１０９とソース電極１１２が接する構造を有する。このようなパワーＭＩＳＦＥＴのドレイン電極とソース電極の間に５００Ｖ以上の電源と負荷を直列に接続し、ゲート電極１０５に制御用の信号を入力して使用する。 （もっと読む）

【課題】酸化物半導体層を用いて作製された抵抗素子及び薄膜トランジスタを利用した論理回路、並びに該論理回路を利用した半導体装置を提供する。
【解決手段】抵抗素子３５４に適用される酸化物半導体層９０５上にシラン（ＳｉＨ_４）及びアンモニア（ＮＨ_３）などの水素化合物を含むガスを用いたプラズマＣＶＤ法によって形成された窒化シリコン層９１０が直接接するように設けられ、且つ薄膜トランジスタ３５５に適用される酸化物半導体層９０６には、バリア層として機能する酸化シリコン層９０９を介して、窒化シリコン層９１０が設けられる。そのため、酸化物半導体層９０５には、酸化物半導体層９０６よりも高濃度に水素が導入される。結果として、抵抗素子３５４に適用される酸化物半導体層９０５の抵抗値が、薄膜トランジスタ３５５に適用される酸化物半導体層９０６の抵抗値よりも低くなる。 （もっと読む）

【課題】優れた電気特性、大気安定性を有した薄膜トランジスタ及びそれを用いた電子デバイスをウェットプロセスにて作製するための、π電子共役系化合物前駆体、及びトランジスタ構造を提供する。
【解決手段】少なくとも下記一般式（Ｉ）で示される工程により得られる有機膜を用いたトップゲート型薄膜トランジスタ。




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【課題】包囲型ゲート電極及び空孔付きの歪みＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】
半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に選択的に一対の第１の半導体層６が設けられ、第１の半導体層６にそれぞれ１側面を接し、空孔５上に一対の第２の半導体層８が設けられ、第２の半導体層８間に２側面を接し、残りの周囲にゲート絶縁膜１４を介してゲート電極１５に包囲された、歪み構造の第３の半導体層７が設けられ、第１及び第２の半導体層（６、８）には概略ソースドレイン領域（１０、１１、１２、１３）が設けられ、第３の半導体層７には概略チャネル領域が設けられ、ソースドレイン領域（１０、１３）及び包囲型ゲート電極１５には配線体（１９、２０、２２、２３）が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法を提供する。
【解決手段】半導体基板１００と、半導体基板１００上に形成されたソース／ドレイン
領域１４２と、ソース／ドレイン領域１４２と電気的に連結され、２列及び少なくとも２
行で配列された複数個のワイヤチャンネル１１２ｅ、１１４ｅと、複数個のワイヤチャン
ネル１１２ｅ、１１４ｅをそれぞれ取り囲むゲート絶縁膜１４２ａと、それぞれの複数個
のワイヤチャンネル１１２ｅ、１１４ｅ及びゲート絶縁膜１４２ａを取り囲むゲート電極
と、を備える。 （もっと読む）

【課題】チャネル領域に歪みを加える領域内の格子位置に存在する炭素量を多くすることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板のうちゲート電極5両側にエクステンション領域7s、7d、ポケット領域8s、8dを形成し、ゲート電極５側面にサイドウォール9を形成し、半導体基板１のうちサイドウォール9、ゲート電極5から露出した領域をエッチングして凹部1s、1dを形成し、凹部1s、1d内に第３不純物を含む半導体層11s,11dを形成し、第１熱処理により第３不純物を活性化してゲート電極5の両側方にソース／ドレイン領域11s,11dを形成し、半導体層11s,11d内に炭素を有する第４不純物をイオン注入して半導体層11s,11dをアモルファス領域13s,13dとなし、第２熱処理によりアモルファス領域13s,13d内結晶の格子位置での炭素の結合性を高めてゲート電極5の両側方に歪発生領域14s,14dを形成する工程を有する。 （もっと読む）

【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】チャネル形成時のひずみ緩和の抑制を可能にすると共に、更にひずみを印加することを可能にする。
【解決手段】基板１と、基板上に形成されひずみを有する第１半導体層３と、第１半導体層３上に離間して設けられ、第１半導体層３と格子定数が異なる第２および第３半導体層８と、第２半導体層と第３半導体層８との間の第１半導体層３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極５と、を備え、第２半導体層および第３半導体層８直下の第１半導体層３の外表面領域をシリサイド３ａ、８ａとする。 （もっと読む）

【課題】包囲型ゲート電極付きの歪みＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】
半導体基板１上に第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に設けられた第１の半導体層５間に、第２の絶縁膜３が設けられていない部分上に設けられた第２の半導体層６が挟まれた構造からなる半導体層が島状に絶縁分離されて設けられ、第２の半導体層６の周囲にはゲート絶縁膜１２を介して包囲型ゲート電極１３が設けられ、第１の半導体層５には概略高濃度ソースドレイン領域（８、１１）及び低濃度ソースドレイン領域（９、１０）が設けられ、第２の半導体層６には概略チャネル領域が設けられ、高濃度のソースドレイン領域（８、１１）及び包囲型ゲート電極１３には配線体（１７、１８、２０、２１）が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】ＳｉＧｅ装置を取り囲んで、ＳｉＧｅのエピタキシャル成長時にマイクロローディング効果を軽減できるように特別に設計されたＳｉＧｅ埋め込みダミーパターンを備えた改良されたＳｉＧｅ装置を提供する。
【解決手段】マイクロローディング効果を軽減するためのダミーパターンを備えた半導体装置は、内部領域２００と外部領域４００の間に中間環状領域３００が設けられた半導体基板１と、基板上、内部領域２００に設けられたＳｉＧｅ装置１００と、基板上、中間環状領域３００に設けられた複数のダミーパターン２０とを含む。複数のダミーパターン２０のうち少なくとも１つがＳｉＧｅを含む。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】微細化しても高い性能を実現可能な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された第１のゲート側壁と、半導体基板上に形成され、ゲート電極との間に第１のゲート側壁を挟むソース・ドレイン半導体層と、を備える。さらに、ゲート電極の両側に、第１のゲート側壁上およびソース・ドレイン半導体層上に形成され、第１のゲート側壁との境界がゲート電極の側面で終端し、第１のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第２のゲート側壁、を備える。 （もっと読む）

【課題】ＳＯＩ構造の単結晶半導体層（ＳｉＧｅ層／歪みＳｉ層／ＳｉＧｅ層）上のＭＩＳＦＥＴの提供
【解決手段】半導体基板１に選択的に設けられた第１のトレンチの下部側面及び底面に絶縁膜３が設けられ、側面絶縁膜３間の底面絶縁膜３上に空孔４が設けられ、空孔４及び側面絶縁膜３上には単結晶半導体層が設けられ、半導体層は絶縁膜２が埋め込まれた第２のトレンチにより、島状に絶縁分離され、歪みＳｉ層６直上にはゲート酸化膜１１を介してゲート電極１２が設けられ、半導体層には、ゲート電極１２に自己整合してｎ型ソースドレイン領域（８、９）が、ゲート電極１２の側壁のサイドウォール１３に自己整合して、ｎ^＋型ソースドレイン領域（７、１０）がそれぞれ設けられ、ゲート電極１２（配線図示せず）及びｎ^＋型ソースドレイン領域にはバリアメタル１６を有する導電プラグ１７を介してバリアメタル１９を有する配線２０が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】印刷等の簡便なプロセスで成膜できる溶解性を有し、成膜後は簡単な処理により不溶化し、後工程でのダメージを軽減できると共に、不溶化処理後は良好な半導体特性を示すジチエノベンゾジチオフェン誘導体からなる有機半導体材料前駆体、該前駆体を含有するインク、該インクを用いて作製された絶縁部材、電荷輸送性部材、有機電子デバイスの提供。
【解決手段】下記一般式（Ｉ）で表されるジチエノベンゾジチオフェン誘導体からなることを特徴とする有機半導体材料前駆体。


〔上記式中、Ｘ及びＹは、外部刺激によりＸとＹが結合してＸ−Ｙとして一般式（Ｉ）の化合物から脱離する基を表し、Ｒ^１及びＲ^２はそれぞれ独立に、アルキル基、又はアリール基を表し、Ｒ^３〜Ｒ^１０はそれぞれ独立に、水素、アルキル基、アルコキシ基、アルキルチオ基、又はアリール基を表す。〕 （もっと読む）