パワー絶縁ゲート型電界効果トランジスタ
【課題】酸化物半導体を用いたパワー絶縁ゲート型電界効果トランジスタ（パワーＭＩＳＦＥＴ）を提供する。
【解決手段】半導体層１０３を挟んでゲート電極１０５とドレイン電極１０２を形成し、ゲート電極１０５の側面に半導体層１０９を形成し、ゲート電極１０５の頂上部と重なる部分で、半導体層１０９とソース電極１１２が接する構造を有する。このようなパワーＭＩＳＦＥＴのドレイン電極とソース電極の間に５００Ｖ以上の電源と負荷を直列に接続し、ゲート電極１０５に制御用の信号を入力して使用する。
【解決手段】半導体層１０３を挟んでゲート電極１０５とドレイン電極１０２を形成し、ゲート電極１０５の側面に半導体層１０９を形成し、ゲート電極１０５の頂上部と重なる部分で、半導体層１０９とソース電極１１２が接する構造を有する。このようなパワーＭＩＳＦＥＴのドレイン電極とソース電極の間に５００Ｖ以上の電源と負荷を直列に接続し、ゲート電極１０５に制御用の信号を入力して使用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いた電界効果トランジスタ（ＦＥＴ）、特に、パワー絶縁ゲート型電界効果トランジスタ（以後、パワーＭＩＳＦＥＴという）に関する。
【背景技術】
【０００２】
ＦＥＴとは、半導体にソース、ドレインという領域を設け、それぞれに電極（ソース電極、ドレイン電極）を接続し、絶縁膜あるいはショットキーバリヤを介してゲート電極より半導体に電圧をかけ、半導体の状態を制御することにより、ソース電極とドレイン電極間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲルマニウム等の１４族元素やガリウムヒ素、インジウムリン、窒化ガリウム、硫化亜鉛、カドミウムテルル等の化合物が挙げられる。
【０００３】
近年、酸化亜鉛やインジウムガリウム亜鉛系酸化物（Ｉｎ−Ｇａ−Ｚｎ系酸化物、ＩＧＺＯとも表記する）等の酸化物を半導体として用いたＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦＥＴでは、比較的大きな移動度が得られると共に、これらの材料は３電子ボルト以上の大きなバンドギャップを有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開２００５／０１９９８７９号公報
【特許文献２】米国特許公開２００７／０１９４３７９号公報
【特許文献３】米国特許公開２０１１／０１２７５２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、このような酸化物半導体を用いて、パワーＭＩＳＦＥＴを提供せんとするものである。珪素半導体を用いたパワーＭＩＳＦＥＴは既に実用化されている。しかしながら、耐圧１００Ｖであれば、オン抵抗は０．１Ω程度であるものの、１ｋＶ以上の耐圧が要求されるＭＩＳＦＥＴではオン抵抗は極めて高くなる。このような高耐圧用途には、絶縁ゲートバイポーラトランジスタが用いられているが、高周波特性の面で劣っている。
【０００６】
ここで、従来のパワーＭＩＳＦＥＴについて説明する。図２（Ａ）は従来の単結晶珪素を用いたパワーＭＩＳＦＥＴの原理を説明するものである。このパワーＭＩＳＦＥＴは、Ｐ型の単結晶珪素基板２０１上にＮ型の不純物を拡散して形成したソース２０２、ドレイン２０５を有し、それぞれにソース電極２０６、ドレイン電極２０７が設けられる。また、基板上にはゲート電極２０４と層間絶縁物２０８が設けられる。ソース２０２とドレイン２０５の間で、かつ、ゲート電極の下の部分はチャネル形成領域となる。
【０００７】
これらの構成要素は通常のＭＩＳＦＥＴと同じであるが、それらに加えて、このパワーＭＩＳＦＥＴでは、ドレイン２０５とチャネル形成領域の間にドリフト領域２０３が設けられている。この領域は、ＭＩＳＦＥＴがオフとなった際に、ＭＩＳＦＥＴのドレイン２０５とゲート電極２０４にかかる高電圧を吸収する目的で設けられる。
【０００８】
すなわち、高電圧が印加された際には、ドリフト領域は空乏化して、絶縁体となり、その領域に珪素の耐圧以下の電界がかかることで、ＭＩＳＦＥＴが破壊されることを防ぐ。珪素の絶縁破壊電界強度は０．３ＭＶ／ｃｍなので、３ｋＶの耐圧を保証するＭＩＳＦＥＴであれば、ドリフト領域の幅Ｘ１は１００μｍ必要である。
【０００９】
一方、ＭＩＳＦＥＴがオンとなった場合には、この領域は導電性を示す必要があるため、Ｎ型の導電性を示すことが要求されるが、ドナーの濃度が高すぎると、十分に空乏化できなくなる。ドナー濃度は４×１０１３ｃｍ−３が適正となる。
【００１０】
ところで、ドナー濃度が４×１０１３ｃｍ−３である単結晶珪素の抵抗率は１００Ωｃｍ以上となる。図２（Ａ）のように基板２０１の１つの面の浅い部分にドリフト領域２０３を形成すると、その抵抗が高くなるので、図２（Ｂ）のように、基板２１１のほとんどの部分をドリフト領域２１３として、電流の流れる断面積を大きくすることにより、その抵抗を下げることがおこなわれている。
【００１１】
一般に耐圧を１０倍とするには、ドリフト領域の厚さを１０倍にし、ドナー濃度を１／１００とすることが求められる。ドナー濃度が１／１００となるとドリフト領域の抵抗率は１００倍となる。そのため、オン抵抗は１０００倍となる。
【００１２】
耐圧３ｋＶを保証するには、ドリフト領域２１３の厚さＸ１は１００μｍあれば十分であるが、現実には、基板２１１の表面から厚さ１００μｍの部分のみをドーピングしてドリフト領域とすることは困難であるため、基板２１１の厚さのほとんど（数百μｍ）をドリフト領域２１３として使用する。ドリフト領域２１３は上述のように抵抗が高く、ドリフト領域２１３の抵抗は５Ωｃｍ２（電流の断面１ｃｍ２あたりの抵抗が５Ωという意味）以上となる。オン状態のＭＩＳＦＥＴの抵抗はほとんどがドリフト領域のものである。
【００１３】
しかも、このタイプのパワーＭＩＳＦＥＴは多くのドーピング工程が必要である。すなわち、極めて弱いＮ型単結晶珪素の基板２１１の裏面にＮ型不純物をドーピングして、ドレイン２１５を形成する。さらに、ゲート電極２１４を形成した後、表面より、Ｐ型不純物をドーピングしてＰ型領域２１９とＮ型不純物をドーピングしてソース２１２を、それぞれ形成する。ドリフト領域２１３は基板と同じ不純物濃度である。その後、ソース電極２１６、ドレイン電極２１７、層間絶縁物２１８が設けられる。
【００１４】
珪素の場合は１００μｍ以上のドリフト領域が必要であったが、バンドギャップが３電子ボルト以上の酸化物半導体においては絶縁破壊電界強度が３ＭＶ／ｃｍ以上であるため、ドリフト領域に相当する部分の幅は１０μｍでよい。一方、珪素半導体ではドリフト領域に微量のドナーを拡散させてオンの際の導電性を制御できるが、通常の酸化物半導体ではそのような技術は確立されていない。
【００１５】
特に、１０μｍ以上もの厚みを有する酸化物半導体にドナーを均質に分散させる技術は十分に研究されていない。加えて、珪素半導体のように均質なドナー濃度を有するウェハー状基板に酸化物半導体を加工する技術も知られていない。
【００１６】
酸化物半導体では水素がドナーとなることは知られている。また、酸素欠損がドナーの要因となることも知られている。しかしながら、本発明者の知見では、水素が酸化物半導体中に存在すると信頼性に大きな問題を生じる。一方、酸素欠損やその他のドナー不純物も含めて、その濃度を精密に制御できるような技術は未だ知られていない。
【００１７】
また、図２の例では、半導体基板中にＮ型領域とＰ型領域を形成することがおこなわれるが、一般に酸化物半導体では、Ｎ型領域のみ、あるいはＰ型領域のみは形成できても、双方を形成することは困難である。したがって、珪素半導体の技術をそのまま酸化物半導体に適用することは非常に難しいといわざるを得ない。
【００１８】
その点に関して、本発明者は酸化物半導体のＭＩＳＦＥＴの動作を究明した結果、以下に示す構造のＭＩＳＦＥＴで目的とする耐圧を得られること、およびオンの際に十分な電流が流れることを見出した。また、酸化物半導体はさまざまな基板上に形成できることから放熱性に優れたパワーＭＩＳＦＥＴを形成できることを見出した。
【００１９】
本発明の一態様は、バンドギャップが３電子ボルト以上である酸化物半導体の耐圧に着目し、これを用いることで、例えば、耐圧３ｋＶでもオン抵抗が５Ωｃｍ２未満、好ましくは１Ωｃｍ２以下という高効率のパワーＭＩＳＦＥＴを提供するものである。もちろん、これらの具体的な数値は本発明を限定するものではない。
【００２０】
また、本発明の一態様は、新規の半導体装置を提供することを課題とする。また、本発明の一態様は、半導体装置の新規な製造方法を提供することを課題とする。また、本発明の一態様は、半導体装置の新規な駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００２１】
本発明の態様の一は、第１の酸化物半導体層と、第１の酸化物半導体層との間に第１の絶縁層を挟んで形成された第１の電極と、第１の電極の側面との間に第２の絶縁層を挟んで形成され、第１の酸化物半導体層と接する第２の酸化物半導体層と、第２の酸化物半導体層に接して設けられた第２の電極と、第１の酸化物半導体層に接して設けられた第３の電極を有し、第１の絶縁層と第３の電極との距離が、第２の絶縁層と第３の絶縁層との間の距離より大きいパワーＭＩＳＦＥＴである。
【００２２】
本発明の態様の一は、空孔を有する平板状の第１の電極と、第１の電極の一面に対向して設けられた第１の酸化物半導体層と、第１の電極の空孔の側面に隣接して設けられ、第１の酸化物半導体層と第１の電極の空孔で接する第２の酸化物半導体層を有し、第１の電極と第１の酸化物半導体層との間、および第１の電極と第２の酸化物半導体層との間には絶縁層が設けられ、第１の酸化物半導体層は第２の酸化物半導体層より厚いパワーＭＩＳＦＥＴである。
【００２３】
本発明の態様の一は、平板状の第１の酸化物半導体層と、第１の酸化物半導体層の一面に絶縁して設けられた第１の電極と、第１の電極の側面を覆い、絶縁して設けられた膜状の第２の酸化物半導体層と、第２の酸化物半導体層に接して設けられた第２の電極と、第１の酸化物半導体層の他の面に接して設けられた第３の電極とを有し、第１の酸化物半導体層と第２の酸化物半導体層は接し、第１の酸化物半導体層は第２の酸化物半導体層より厚いパワーＭＩＳＦＥＴである。
【００２４】
上記において、第２の酸化物半導体層を覆って絶縁物が設けられ、絶縁物に形成された開口部を介して第２の酸化物半導体層と第２の電極が接する構成としてもよい。その際、開口部は第１の電極と重なるように設けられてもよい。
【００２５】
なお、上記において、第１の酸化物半導体層は絶縁体、Ｐ型単結晶珪素あるいはＮ型単結晶珪素、導電体のいずれかを基板として、その上に形成されてもよい。また、第１の電極乃至第３の電極は金属あるいは導電性酸化物、導電性窒化物よりなるものを用いてもよい。
【００２６】
このようなパワーＭＩＳＦＥＴの第２の電極と第３の電極の間に５００Ｖ以上の電源と負荷を直列に接続し、第１の電極に制御用の信号を入力して使用する。すなわち、第１の電極がゲート電極、第２の電極がソース電極、第３の電極がドレイン電極として機能する。
【００２７】
また、第１の酸化物半導体層中のドナーあるいはアクセプタに由来するキャリア濃度は１×１０１２ｃｍ−３以下、好ましくは１×１０１１ｃｍ−３以下としてもよい。本明細書ではキャリア濃度が１×１０１２ｃｍ−３以下の半導体をＩ型半導体ともいう。
【００２８】
なお、酸化物半導体は導体に接すると、後述のように、導体からキャリアが注入されたり、導体にキャリアが吸収されたりして、ドナーあるいはアクセプタに由来するキャリア濃度を知ることは困難である。
【００２９】
したがって、現実的にはＭＩＳＦＥＴ内の酸化物半導体層のドナーあるいはアクセプタに由来するキャリア濃度を知ることは困難である。その場合には、ＭＩＳＦＥＴに使用されている酸化物半導体層と同じ方法で作製された酸化物半導体層の、導体から１０μｍ以上、好ましくは１００μｍ以上離れた点で測定することで、１×１０１２ｃｍ−３以下であるか否かを知ることができる。
【００３０】
上記に関連して、酸化物半導体層は、酸素欠損濃度や水素濃度が小さい方が好ましい。酸素欠損や水素の混入はキャリアの源泉となるためである。また、水素を含有すると、ＭＩＳＦＥＴの動作を不安定にする。水素濃度は１×１０１８ｃｍ−３以下とすることが好ましい。
【００３１】
また、第２の電極（あるいは第３の電極）の仕事関数は、第２の酸化物半導体層（あるいは第１の酸化物半導体層）の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さいことが好ましい。あるいは、第２の電極（あるいは第３の電極）と第２の酸化物半導体層（あるいは第１の酸化物半導体層）の接合はオーミック接合であることが好ましい。また、第３の電極の仕事関数は第２の電極の仕事関数よりも大きいことが好ましい。
【００３２】
さらには、第１の電極の仕事関数が、第２の電極（あるいは第３の電極）の仕事関数より０．３電子ボルト以上大きいとよい。あるいは、第１の電極の仕事関数は、第１の酸化物半導体層（あるいは第２の酸化物半導体層）の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よりも大きいことが好ましい。
【００３３】
なお、例えば、半導体層に厚さが数ｎｍ以下の極めて薄い第１の導体層と、それに重なる、ある程度の厚みのある第２の導体層が積層している場合は、第１の導体層の仕事関数の影響がかなり低下する。それは、ゲート電極のように間に絶縁層を有する電極においても同様である。したがって、本発明を適用するに当たっては、界面から５ｎｍ離れた部分での各種材料の仕事関数が、本発明で好ましいとする条件を満たすように設計してもよい。
【発明の効果】
【００３４】
後述の説明から明らかなように、本発明の一態様のパワーＭＩＳＦＥＴは十分な耐圧と低いオン抵抗を有する。特に本発明のパワーＭＩＳＦＥＴは、公知の珪素半導体のパワーＭＩＳＦＥＴと異なり、ドーピングによりＮ型領域やＰ型領域を形成する必要がない。そのことにより製造工程を短縮することができる。
【００３５】
本発明の一態様は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度が、１ｃｍ２／Ｖｓ以上であるのに対し、他方の移動度が０．０１ｃｍ２／Ｖｓ以下であるとか、他方がキャリアとして存在しないとか、あるいは、一方の有効質量が他方の１００倍以上であるとか、という場合においても、本発明の一態様においては、十分に機能するパワーＭＩＳＦＥＴが得られる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一態様のパワーＭＩＳＦＥＴの例を示す図である。
【図２】従来のパワーＭＩＳＦＥＴの例を示す図である。
【図３】本発明の一態様のパワーＭＩＳＦＥＴの電極の形状の例を示す図である。
【図４】本発明の一態様のパワーＭＩＳＦＥＴの動作の例を示す図である。
【図５】本発明の一態様のパワーＭＩＳＦＥＴの作製工程の例を示す図である。
【図６】本発明の一態様のパワーＭＩＳＦＥＴの作製工程の例を示す図である。
【図７】本発明の一態様のパワーＭＩＳＦＥＴの作製工程の例を示す図である。
【発明を実施するための形態】
【００３７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することがある。
【００３８】
（実施の形態１）
図１（Ａ）にパワーＭＩＳＦＥＴの例を示す。このパワーＭＩＳＦＥＴは、基板１０１上に設けられた層状のドレイン電極１０２と、酸化物半導体よりなる厚さＸ１の平板状のＩ型の半導体層１０３と、高さＸ２、幅Ｘ３、テーパー角αのゲート電極１０５と、ゲート電極１０５を覆って形成された、酸化物半導体よりなる膜状のＩ型の半導体層１０９とを有する。
【００３９】
また、ゲート電極１０５と半導体層１０３の間、ゲート電極１０５と半導体層１０９の間には絶縁層１０４が設けられており、絶縁層１０４はゲート絶縁膜として機能する。さらに、半導体層１０９を覆って層間絶縁物１１１が設けられ、層間絶縁物１１１に設けられた開口部を介して、ソース電極１１２が半導体層１０９と接する。
【００４０】
図１（Ｂ）に、この半導体装置の回路を示す。ここで、半導体層１０３の厚さＸ１はこのパワーＭＩＳＦＥＴの耐圧を決定する上で重要な要素であり、例えば、半導体層１０３に用いる酸化物半導体を後述するＩｎ−Ｇａ−Ｚｎ系酸化物とし、耐圧を３ｋＶとするのであれば１０μｍとするとよい。
【００４１】
また、このＭＩＳＦＥＴでは半導体層１０９にチャネルが形成される。このＭＩＳＦＥＴのチャネル長は、主としてゲート電極１０５の上面および側面の長さで決定される。チャネル長が半導体層１０９の厚さに比べて十分に長くないと、短チャネル効果により、オフの際のリーク電流が十分に小さくならない。一方でチャネル長が長いと、オン電流が減少する。
【００４２】
一般に、ＰＮ接合を用いないＦＥＴでは、チャネル長に比較してチャネル部分の半導体層の厚さが大きくなると、オフの際のリーク電流が大きくなる。この効果は半導体層の厚さだけではなくゲート絶縁膜の実効的な厚さ（ゲート絶縁膜の物理的な厚さ×半導体層の比誘電率／ゲート絶縁膜の比誘電率）とも関連する。
【００４３】
チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和がチャネル長の１／２以上であるとしきい値が低下し、また、サブスレショールド特性も悪化する。すなわち、オフの際のソース電極とドレイン電極の間の電流が増加する。図１に示すＭＩＳＦＥＴがそのような状態にあると、オフの際に絶縁層１０４に高い電圧がかかって、パワーＭＩＳＦＥＴが破壊されてしまう。
【００４４】
詳細については省略するが、チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和は、チャネル長の１／３以下、好ましくは１／５以下とするとよい。このように半導体層１０９の厚さは半導体層１０３の厚さに比べると極めて小さく、通常は、半導体層１０３の厚さは半導体層１０９の厚さの１００倍以上となる。
【００４５】
また、テーパー角αが大きい（垂直に近くなる）とゲート電極１０５の側面に半導体層１０９を形成することが困難となるが、逆に、テーパー角αが小さい（水平に近くなる）とＭＩＳＦＥＴを形成するのに多くの面積が必要である。したがって、半導体層１０９の厚さおよびゲート電極１０５の厚さＸ２、テーパー角αには好ましい値がある。
【００４６】
一般に半導体層１０９とゲート電極１０５にかかる最大の電圧は、５０Ｖ未満であるので、それに耐えられる程度に設計するとよい。例えば、半導体層の厚さを５ｎｍ以上３０ｎｍ以下、ゲート電極１０５の高さＸ２を０．５μｍ以上１０μｍ以下、テーパー角αを３０°以上９０°以下とするとよい。特に、製造工程とＭＩＳＦＥＴの形成面積を考慮すると、テーパー角αを４０°以上７０°以下とするとよい。
【００４７】
例えば、ゲート電極１０５にかかる電圧が３０Ｖであるとすると、絶縁層１０４の厚さは、酸化珪素を用いた場合に１００ｎｍ以上が必要である。この際、半導体層１０９の厚さを３０ｎｍとすると、十分なオフ特性を得るには、チャネル長は２μｍ以上であることが好ましい。ゲート電極１０５の側面の長さを２μｍとするには、テーパー角αを６０°とすると、ゲート電極１０５の高さＸ２を約１．７３μｍとすればよい。
【００４８】
このような構造のパワーＭＩＳＦＥＴの動作について説明する。パワーＭＩＳＦＥＴは、図４（Ａ）に示すようにソース電極１１２は接地し、ドレイン電極１０２には負荷１１３と高電圧電源を直列に接続する。ドレイン電極１０２には正の電圧がかかるように接続する。また、ゲート電極１０５にはＭＩＳＦＥＴをオンオフさせるための信号が与えられる。なお、負荷は単なる抵抗に限られず、インダクター、トランス、トランジスタ（パワーＭＩＳＦＥＴを含む）等でもよい。
【００４９】
酸化物半導体、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、Ｐ型の導電性を示すものはほとんど報告されていない。そのため、珪素のＦＥＴのようなＰＮ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるように、Ｎ型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインを形成していた。
【００５０】
さらにドナーを減らして、それに由来するキャリア濃度を低減させたＩ型の酸化物半導体では、信頼性も高く、かつ、オンオフ比が大きく、また、サブスレショールド値が小さなＭＩＳＦＥＴが得られる（特許文献３参照）。そして、このようなドナー濃度の低い酸化物半導体を用いたＭＩＳＦＥＴの動作について以下のように考察される。
【００５１】
導体半導体接合によって、ソース、ドレインを形成したＭＩＳＦＥＴでは、用いる半導体のキャリア濃度が高いと、オフ状態でもソースとドレインの間に電流（オフ電流）が流れてしまう。そこで、半導体中のキャリア濃度を低減させて、Ｉ型とすることにより、オフ電流を低減できる。
【００５２】
一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力（あるいはフェルミ準位）の関係によって、オーミック接合になったり、ショットキーバリヤ接合になったりする。例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数３．９電子ボルトの導体を接触させ、理想的な（すなわち、接合界面での化学反応やキャリアのトラップのない状態）導体半導体接合を形成したとすると、導体から半導体の一定の幅を有する領域へ電子が流入する。
【００５３】
その場合、導体と半導体の接合界面に近いほど電子の濃度が高く、電子濃度は、大雑把な計算では、導体半導体接合界面から数ｎｍでは１×１０２０ｃｍ−３、数十ｎｍでは１×１０１８ｃｍ−３、数百ｎｍでは１×１０１６ｃｍ−３、数μｍでも１×１０１４ｃｍ−３である。すなわち、半導体自体がＩ型であっても、導体との接触によって、電子濃度の高い領域ができてしまう。このような電子の多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。
【００５４】
一方、例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数４．９電子ボルトの導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体のある幅の領域に存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し、例えば、もともとの半導体の電子濃度が１×１０１８ｃｍ−３であれば、数十ｎｍ程度である。
【００５５】
そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をショットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整流作用が観測される。
【００５６】
同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体との間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、その程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低くなれば、導体の影響は小さくなる。
【００５７】
ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるように導体材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるＭＩＳＦＥＴの特性が安定し、良品率が高くなる。
【００５８】
また、ゲート電極の材料としては、半導体の電子を排除する作用を有する材料が選択される。例えば、ニッケルや白金等である。あるいは、酸化モリブデン等の導電性酸化物でもよい。導電性酸化物のいくつかは仕事関数が５電子ボルト以上である。このような材料は導電性に劣ることがあるので、導電性のよい材料との積層によって使用するとよい。また、窒化インジウム、窒化亜鉛等の導電性窒化物もやはり仕事関数が５電子ボルト以上であるので好ましい。
【００５９】
上述のように、導体との接触によって電子が半導体層に侵入することが示されたが、例えば、図１（Ａ）のパワーＭＩＳＦＥＴのようにドリフト領域に相当する半導体層１０３の厚さＸ１が１０μｍであれば、ソース電極１１２とドレイン電極１０２に電位差が無い場合には、半導体層１０３の平均の電子濃度は２×１０１３ｃｍ−３程度と見積もられる。この値は図２（Ａ）に示す耐圧３ｋＶの従来のパワーＭＩＳＦＥＴのドリフト領域２０３あるいは図２（Ｂ）に示すドリフト領域２１３のドナー濃度と同じレベルである。
【００６０】
図４（Ｂ）にオフ状態のパワーＭＩＳＦＥＴの電子状態を模式的に示す。オフ状態の場合には、オーミック接触しているソース電極１１２からは半導体層１０９に電子が流入しようとするが、仕事関数の高いゲート電極１０５（０Ｖに保持されている）により押し込められる。図４（Ｂ）に示すようにソース電極１１２近傍にのみ電子濃度の高い領域１２１が形成されるが、それ以外の領域には拡散しない。このため、電子濃度の高い領域１２１以外の領域は極めて抵抗の高い状態となる。
【００６１】
ソース電極１１２から半導体層１０３へ電子が供給されないので、半導体層１０３は容易に空乏化し、ドレイン電極１０２とゲート電極１０５にかかる電圧はこの空乏化した半導体層１０３で吸収することとなる。半導体層１０３はその電圧に耐えられる厚さで設計されているので、ＭＩＳＦＥＴが破壊されることはない。空乏化した半導体層１０３は極めて高い抵抗を呈し、負荷１１３にはほとんど電流が流れない。
【００６２】
図４（Ｂ）では、ゲート電極１０５の電圧を０Ｖとしたが、よりオフ特性を高めるために適切な負の電位としてもよい。
【００６３】
図４（Ｃ）にはオン状態のパワーＭＩＳＦＥＴの電子状態を模式的に示す。ゲート電極１０５は正の電圧に保たれるので、その周囲の半導体層１０９および半導体層１０３には極めて電子濃度の高い領域１２２と比較的電子濃度の高い領域１２３が形成される。この結果、半導体層１０９にはチャネルが形成され、ソース電極１１２からの電子が半導体層１０３に到達することができる。
【００６４】
ここで、注目すべきは、半導体層１０３においても、極めて電子濃度の高い領域１２２と比較的電子濃度の高い領域１２３が形成されることである。これはゲート電極１０５が正の電圧に保持されていることによるものである。
【００６５】
半導体層１０３の平均の電子濃度は、ゲート電極１０５の電圧に依存するが、ゲート電極１０５の電圧が１０Ｖであれば２×１０１４ｃｍ−３程度となる。上記のように、ゲート電極１０５の寄与を無視した状態で、ドレイン電極１０２の電圧が０Ｖであれば、半導体層１０３の平均の電子濃度は２×１０１３ｃｍ−３程度であるが、その場合と比較すると明らかに半導体層１０３の抵抗が低下する。
【００６６】
なお、同様な効果は図２（Ｂ）に示す従来のパワーＭＩＳＦＥＴでも起こるのであるが、この場合には、ドリフト領域２１３の厚さＸ１は１００μｍ以上が必要とされるので、ゲート電極２１４によって、ドリフト領域２１３に誘起される平均の電子濃度は最大でも２×１０１２ｃｍ−３程度であり、ドリフト領域２１３のドナーによる電子濃度（４×１０１３ｃｍ−３程度）よりもはるかに小さく、効果はほとんど観測されない。
【００６７】
なお、ドレイン電極１０２の材料として仕事関数のより低い材料を用いると、ドレイン電極１０２から半導体層１０３により多くの電子を供給できるため、半導体層１０３の抵抗を低減する上で好ましい。ドレイン電極１０２から半導体層１０３に供給される電子は、ドレイン電極１０２の電圧が数ボルトより高くなると、ドレイン電極１０２に吸収されるので、オフ状態において、半導体層１０３が空乏化する障害とはならない。
【００６８】
仕事関数の低い材料として、十分に電子濃度の高いＮ型の窒化ガリウムあるいはＮ型の酸化ガリウムを用いてもよい。これらは仕事関数が３．５電子ボルト程度であり、導電性を有する。また、これらを構成するガリウムは酸化物半導体でも使用されるものであり、特に半導体層１０３がガリウムを有する酸化物で作製される場合には、界面での不連続性を避けることができ、製品の歩留まりや特性のばらつきを抑制できる。
【００６９】
一方、ソース電極１１２に関しては、特にオフ状態において、その近傍の電子濃度が高いことは、耐圧を低下させる要因となる。したがって、ソース電極１１２の材料としては、ドレイン電極１０２の材料よりも仕事関数の大きなものを用いることが好ましい。
【００７０】
もし、ゲート電極１０５の仕事関数が十分に大きくない場合には、ソース電極１１２近傍の電子濃度の高い領域１２１がドレイン電極１０２側へ拡大し、多少なりとも電子がソース電極１１２からドレイン電極１０２に流れる。その場合には、絶縁層１０４に高電圧がかかって、素子が破壊されてしまうおそれがある。そのため、ゲート電極１０５の仕事関数の値は重要である。
【００７１】
なお、従来の珪素半導体を用いたパワーＭＩＳＦＥＴでは、ソース２０２（あるいはソース２１２）とチャネル形成領域との間の逆方向のＰＮ接合により同様な作用を得ている。酸化物半導体ではＰＮ接合を用いることができないので、ゲート電極１０５として仕事関数の大きな材料を用いるとよい。または、オフの状態では、ゲート電極１０５をソース電極１１２よりも１ボルト以上電位の低い状態とすることが好ましい。
【００７２】
以上の考察から明らかなように、図１（Ａ）に示すＭＩＳＦＥＴの耐圧は十分である。加えて、ドリフト領域に相当する部分の厚さが珪素半導体の場合の１／１０であることによりオン抵抗を低減できる。
【００７３】
図１（Ａ）のＭＩＳＦＥＴは、１つのゲート電極１０５が示されているが、半導体層１０３上に同様なゲート電極を複数形成するとよい。例えば、空孔が複数設けられた平板状の導電体をゲート電極１０５として用いてもよい。図３（Ａ）乃至図３（Ｃ）には、その例を示す。
【００７４】
図３（Ａ）は、平板状の導電体に正方形の空孔を設けたものをゲート電極１０５とするものである。このゲート電極は半導体層１０３上に形成され、その上には、半導体層１０９が空孔を埋めるように形成される。空孔では半導体層１０９と半導体層１０３が接するようにする。ゲート電極１０５と重なる位置にソース電極１１２が半導体層１０９と接する場所を設けるとよい。断面は図１（Ａ）に示すものと同様なものとなる。
【００７５】
試算では、図１（Ａ）のタイプのＭＩＳＦＥＴでゲート電極１０５の高さＸ２を１．７３μｍ、テーパー角αを６０°（つまりチャネル長２μｍ）、ゲート電極１０５に形成する空孔の底面の一辺の長さＸ４を２μｍ、空孔の間隔（つまりゲート電極１０５の幅Ｘ３）を２μｍとすると、１ｃｍ角に形成される空孔の数は６２５万である。
【００７６】
この空孔の外周がチャネル幅であるので、空孔１つあたりチャネル幅は８μｍであり、１ｃｍ角に形成されるパワーＭＩＳＦＥＴのチャネル幅はその６２５万倍の５０ｍとなる。チャネル長が２μｍ、チャネル幅が１μｍ、ゲート絶縁物が厚さ１００ｎｍの酸化珪素、半導体層の移動度が１０ｃｍ２／ＶｓであるＭＩＳＦＥＴのゲート電極の電圧を１０Ｖとしたときのオン抵抗は２ＭΩ以下であると計算される。上記の多数の空孔に形成されるＭＩＳＦＥＴはチャネル幅が５０ｍであるのでオン抵抗は４０ｍΩ以下となる。
【００７７】
なお、パワーＭＩＳＦＥＴにおいては、ドリフト領域に相当する半導体層１０３の抵抗を考慮しなければならない。オン状態での１ｃｍ角の半導体層１０３の抵抗は、半導体層１０３の移動度を１０ｃｍ２／Ｖｓとするとき、３Ω程度であり上記の抵抗に比較すると十分に大きく、パワーＭＩＳＦＥＴの抵抗のほとんどが、半導体層１０３によるものであることがわかる。もちろん、移動度が増加すると半導体層１０３の抵抗は低減できる。
【００７８】
ゲート電極１０５に設ける空孔の形状は、正方形に限られず、図３（Ｂ）に示すように円形であっても、図３（Ｃ）に示すように矩形であってもよい。その他の形状であってもよい。空孔の占める比率が小さくなると、ゲート電極１０５の抵抗は低下するが、ゲート電極１０５とドレイン電極１０２との間の容量（図１（Ｂ）においてＣ２で示される）が増加する。また、空孔の外周が大きいほどチャネル幅が増加するが、上記のように半導体層１０３の抵抗が支配的である場合には、チャネル幅を増大させることによるメリットは少ない。
【００７９】
なお、図１（Ｂ）に示されるように、このパワーＭＩＳＦＥＴでは、ソース電極１１２とゲート電極１０５の間に容量Ｃ１が生じる。容量Ｃ１が小さいほど、パワーＭＩＳＦＥＴはより高速で動作できる。容量Ｃ１は主として、ソース電極１１２が半導体層１０９と接する部分とゲート電極１０５との間で形成されるので、この部分の面積（あるいは、接触する部分の個数）を減らすと、容量Ｃ１を低減できる。
【００８０】
一方、ソース電極１１２が半導体層１０９と接する部分の面積を減らすと、この部分の接触抵抗が増大するので、ソース電極の直列抵抗が増大するという別の問題もあるので、ソース電極１１２が半導体層１０９と接する部分の面積や個数はこれらの要因を勘案して決定するとよい。
【００８１】
なお、基板１０１は絶縁体でも半導体でも導電体でもよいが、熱伝導率の高い材料であることが好ましい。また、基板１０１を導電体で構成する場合には、ドレイン電極１０２に相当する部材を基板１０１で代用することもできる。酸化物半導体の形成に要する温度は６００℃以下であるため、さまざまな材料を基板１０１として用いることができる。そのため、放熱性に優れたパワーＭＩＳＦＥＴを得ることができる。
【００８２】
パワーＭＩＳＦＥＴが過剰に発熱しないことは安定した特性を得るために必要なことである。一般にＭＩＳＦＥＴは高い温度で使用されるとオフ電流が増加する。パワーＭＩＳＦＥＴにおいては、オフ電流が増加すると、回路の破壊につながるため、過剰な発熱は極力避けるべきことである。
【００８３】
従来のパワーＭＩＳＦＥＴでは、基板に相当な厚みのシリコンを用いるため放熱は制約されており、上記のように熱伝導性のよい基板と適切な厚さの半導体層とを近接させることにより効率的に放熱を図ることは、従来のパワーＭＩＳＦＥＴでは技術的に困難であった。
【００８４】
例えば、基板１０１に熱伝導率の高い銅を用い、ドレイン電極を厚さ１００ｎｍ乃至１μｍの窒化チタンで構成してもよい。なお、放熱性を高める観点からは、ソース電極１１２に重ねて、熱伝導率の高い絶縁体あるいは導電体を用いてもよい。例えば、ソース電極１１２に重ねて、厚さ１μｍ乃至１０μｍの銅の層を形成してもよい。
【００８５】
なお、以上の考察では、半導体層１０３、半導体層１０９をＩ型の半導体であるとして、説明した。十分なオフ抵抗を得るため、パワーＭＩＳＦＥＴの半導体層１０９（特にチャネルが形成される部分）はＩ型であることが好ましいが、ドリフト領域に相当する半導体層１０９では、必ずしもＩ型である必要はなく、必要とされる耐圧に応じて決定されるキャリア濃度の上限以下のドナー（あるいはアクセプタ）に由来するキャリアを含んでいてもよい。また、このキャリアは意図せずしてして導入されたものであってもよい。
【００８６】
例えば、図１（Ａ）のパワーＭＩＳＦＥＴの耐圧を３ｋＶとするときには半導体層１０３の厚さを１０μｍとすることが求められるが、この厚さの半導体層１０３がオフ状態において空乏化するにはドナーに由来するキャリアの濃度は１×１０１５ｃｍ−３以下であるとよい。実施の形態２で説明するように、半導体層１０３と半導体層１０９は異なる工程で作製できるため、半導体層１０９をＩ型、半導体層１０３を弱いＮ型とすることも可能である。
【００８７】
なお、従来のパワーＭＩＳＦＥＴとは異なり、図１（Ａ）のパワーＭＩＳＦＥＴは、オン状態での導電をドナーに由来するキャリアでおこなう必要はないので、厳密な濃度制御は不要であり、半導体層１０３の内部でのドナー濃度の濃淡（ばらつき）があってもよい。
【００８８】
また、半導体層１０３と半導体層１０９は異なる工程で作製できるため、半導体層１０３と半導体層１０９とで、結晶性を異なるものとしてもよい。例えば、半導体層１０３を比較的結晶化度の高い状態のものを用い、半導体層１０９を比較的結晶化度の低い状態のものを用いることも可能である。
【００８９】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。さらに、十分な絶縁破壊電界強度を有することが好ましく、絶縁破壊電界強度が２．５ＭＶ／ｃｍ以上であることが求められる。そのために、バンドギャップが３電子ボルト以上であることが好ましい。
【００９０】
また、電子親和力が４電子ボルト以上５電子ボルト未満であることが好ましい。電子親和力が４電子ボルト未満であると、ドレイン電極１０２やソース電極１１２とのオーミック接合を形成するための材料が限定される。また、電子親和力が５電子ボルト以上であると、十分なオフ特性を得るためのゲート電極の材料が限定される。
【００９１】
また、パワーＭＩＳＦＥＴの電気特性のばらつきを減らすためのスタビライザーとして、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）のいずれか１つ以上を有することが好ましい。これらの材料を適宜配合することにより、バンドギャップを適切な値とできる。
【００９２】
また、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種もスタビライザーとして利用できる。
【００９３】
酸化物半導体として、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００９４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００９５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９６】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００９７】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。
【００９８】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２、を満たすことをいい、ｒは０．０５である。他の酸化物でも同様である。
【００９９】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１００】
（実施の形態２）
本実施の形態では、本発明の一態様のパワーＭＩＳＦＥＴの作製方法について図５（Ａ）乃至図５（Ｃ）、図６（Ａ）乃至図６（Ｃ）を用いて説明する。なお、本実施の形態は、酸化物半導体を用いたトランジスタの作製方法と共通する技術を用いるので、必要に応じて、特許文献１乃至特許文献３を参照すればよい。
【０１０１】
まず、図５（Ａ）に示すように、熱伝導性が高い基板３０１上に、第１の導電層３０２、第１の酸化物半導体層３０３、第１の絶縁層３０４、第２の導電層３０５を形成する。
【０１０２】
基板３０１の熱伝導率は２００Ｗ／ｍ／Ｋ以上であることが好ましく、金、銀、銅、アルミニウム等の金属材料が好ましい。特に、銅は約４００Ｗ／ｍ／Ｋと、珪素（約１７０Ｗ／ｍ／Ｋ）よりもはるかに熱伝導性がよい上、安価であるので、用いるのに適している。
【０１０３】
第１の導電層３０２は、ドレイン電極となるので、仕事関数の小さな材料が好ましく、例えば、マグネシウムを含有するアルミニウム、チタン、窒化チタン、Ｎ型の酸化ガリウム等を用いるとよい。また、その厚さは１００ｎｍ乃至１０μｍとすればよい。
【０１０４】
第２の導電層３０５は、ゲート電極となるので、仕事関数の大きな材料が好ましく、タングステン、パラジウム、オスミウムや白金等の金属、酸化モリブデン等の導電性酸化物、窒化インジウム、窒化亜鉛等の導電性窒化物を用いるとよい。また、その厚さは、作製されるパワーＭＩＳＦＥＴのチャネル長を決定する要素となる。詳細は実施の形態１を参照すればよい。
【０１０５】
第１の酸化物半導体層３０３は、実施の形態１で列挙した酸化物から選択した材料で形成するとよい。なお、実施の形態１で指摘したように、第１の酸化物半導体層３０３の厚さは作製するパワーＭＩＳＦＥＴの耐圧を決定する要素であるので、それに応じた厚さとする。
【０１０６】
第１の絶縁層３０４は、第１の酸化物半導体層３０３と第２の導電層３０５とを絶縁するために形成される。酸化珪素、窒化珪素、酸化アルミニウム等の各種絶縁材料を用いることができる。また、厚さは、第２の導電層３０５によって形成されるゲート電極に印加される電圧に耐えることが求められる。一般的には１０ｎｍ乃至１μｍとするとよいが、第１の絶縁層３０４が厚すぎると、実施の形態１で説明したように、ドリフト領域に相当する部分に誘起される電子の濃度が低下する。
【０１０７】
次に、図５（Ｂ）に示すように、第２の導電層３０５と第１の絶縁層３０４をエッチングして、第２の導電層３０５に空孔３０６ａ、空孔３０６ｂを形成する。この際、第１の酸化物半導体層３０３も一部、エッチングされることがある。エッチングの結果、ゲート電極３０５ａ、ゲート電極３０５ｂ、ゲート電極３０５ｃ、第１のゲート絶縁膜３０４ａ、第１のゲート絶縁膜３０４ｂ、第１のゲート絶縁膜３０４ｃが形成される。
【０１０８】
なお、ゲート電極３０５ａ、ゲート電極３０５ｂ、ゲート電極３０５ｃはこれらすべてが一体となっていてもよいし、このうちの２つが一体となっていてもよいし、全て独立していてもよい。同様に、第１のゲート絶縁膜３０４ａ、第１のゲート絶縁膜３０４ｂ、第１のゲート絶縁膜３０４ｃもこれらすべてが一体となっていてもよいし、このうちの２つが一体となっていてもよいし、全て独立していてもよい。
【０１０９】
次に図５（Ｃ）に示すように、第２の絶縁層３０７を形成する。第２の絶縁層３０７は、その後に形成される第２の酸化物半導体層３０９とゲート電極３０５ａ、ゲート電極３０５ｂ、ゲート電極３０５ｃとを絶縁するために形成される。酸化珪素、窒化珪素、酸化アルミニウム等の各種絶縁材料を用いることができる。
【０１１０】
また、第２の絶縁層３０７の厚さは、ゲート電極３０５ａ、ゲート電極３０５ｂ、ゲート電極３０５ｃに印加される電圧に耐えることが求められる。一般的には１０ｎｍ乃至１μｍとするとよいが、第２の絶縁層３０７が厚すぎると、形成されるパワーＭＩＳＦＥＴのオン抵抗が増加し、また、短チャネル効果のため、十分なオフ特性が得られなくなる。詳細は実施の形態１を参照すればよい。
【０１１１】
次に図６（Ａ）に示すように、第２の絶縁層３０７をエッチングし、第１の酸化物半導体層３０３に通じるコンタクトホール３０８ａ、コンタクトホール３０８ｂを形成する。この際、第１の酸化物半導体層３０３も一部、エッチングされることがある。エッチングの結果、第２のゲート絶縁膜３０７ａ、第２のゲート絶縁膜３０７ｂ、第２のゲート絶縁膜３０７ｃが形成される。
【０１１２】
さらに、図６（Ｂ）に示すように、第２の酸化物半導体層３０９、第３の絶縁層３１０、第４の絶縁層３１１を形成する。第２の酸化物半導体層３０９は、実施の形態１で列挙した酸化物から選択した材料で形成するとよい。なお、実施の形態１で指摘したように、第２の酸化物半導体層３０９の厚さは作製するパワーＭＩＳＦＥＴのオフ特性を決定する要素であるので、それに応じた厚さとする。
【０１１３】
また、第３の絶縁層３１０はエッチングストッパーとして機能するので、第４の絶縁層３１１をエッチングする条件では、第４の絶縁層３１１よりもエッチングレートが小さい（エッチングされにくい）ことが求められる。また、第３の絶縁層３１０をエッチングする条件では、第２の酸化物半導体層３０９のエッチングレートが、第３の絶縁層３１０のエッチングレートよりも小さいことが好ましい。
【０１１４】
第３の絶縁層３１０は、第２の絶縁層３０７に用いる材料を用いて形成できる。また、その厚さは第２の酸化物半導体層３０９の厚さの０．５倍乃至２倍とするとよい。第４の絶縁層３１１は、第３の絶縁層とは異なる無機絶縁性材料あるいは有機絶縁性材料を用いて形成するとよい。また、その表面は平坦であることが好ましい。第４の絶縁層３１１は層間絶縁層として機能し、厚いほど、実施の形態１で指摘した容量Ｃ１を小さくできる。
【０１１５】
次に図６（Ｃ）に示すように、第４の絶縁層３１１および第３の絶縁層３１０をエッチングし、第２の酸化物半導体層３０９に通じるコンタクトホールを形成する。コンタクトホールを形成する際に、第３の絶縁層３１０をエッチングストッパーとして使用すると、第２の酸化物半導体層を過剰にエッチングすることを防止できる。
【０１１６】
さらに、第３の導電層３１２を形成する。第３の導電層３１２は、形成されたコンタクトホールを介して、第２の酸化物半導体層３０９と接する。第３の導電層３１２は、ソース電極となるので、仕事関数の小さな材料が好ましく、例えば、マグネシウムを含有するアルミニウム、チタン、窒化チタン等を用いるとよい。また、その厚さは１００ｎｍ乃至１０μｍとすればよい。このようにして、パワーＭＩＳＦＥＴが作製される。
【０１１７】
（実施の形態３）
本実施の形態では、本発明の一態様のパワーＭＩＳＦＥＴの作製方法について図７（Ａ）乃至図７（Ｃ）を用いて説明する。なお、本実施の形態は、酸化物半導体を用いたトランジスタの作製方法と共通する技術を用いるので、必要に応じて、特許文献１乃至特許文献３を参照すればよい。また、実施の形態２を参照してもよい。
【０１１８】
＜図７（Ａ）＞
実施の形態２と同様に、熱伝導性が高い基板４０１上に、導電層４０２、第１の酸化物半導体層４０３、第１のゲート絶縁膜４０４ａ、第１のゲート絶縁膜４０４ｂ、第１のゲート絶縁膜４０４ｃ、ゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃ、絶縁層４０７を形成する。
【０１１９】
＜図７（Ｂ）＞
実施の形態２と同様に、絶縁層４０７をエッチングし、第１の酸化物半導体層４０３に通じるコンタクトホールを形成し、第２のゲート絶縁膜４０７ａ、第２のゲート絶縁膜４０７ｂ、第２のゲート絶縁膜４０７ｃを形成する。さらに、第２の酸化物半導体層４０９、絶縁層４１０を形成する。絶縁層４１０はエッチングストッパーとして機能するもので、ゲート絶縁膜として使用できるものを用いることが好ましい。
【０１２０】
次に、導電性材料で、絶縁層４１０上にバックゲート電極４１４ａ、バックゲート電極４１４ｂを形成する。図７（Ｂ）に示すように、バックゲート電極４１４ａ、バックゲート電極４１４ｂは、第２の酸化物半導体層４０９が第１の酸化物半導体層４０３と接する部分を覆うように形成する。
【０１２１】
バックゲート電極４１４ａ、バックゲート電極４１４ｂはゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃと同期して動作するようにするとよい。また、材料はゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃに用いるものと同様な材料を用いてもよいし、異なる物性の材料を用いてもよい。また、ゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃとは異なる材料で形成してもよい。
【０１２２】
＜図７（Ｃ）＞
絶縁層４１１を形成し、絶縁層４１１および絶縁層４１０をエッチングし、第２の酸化物半導体層４０９に通じるコンタクトホールを形成する。さらに、導電層４１２を形成する。導電層４１２は、形成されたコンタクトホールを介して、第２の酸化物半導体層４０９と接する。
【０１２３】
本実施の形態では、第２の酸化物半導体層４０９が第１の酸化物半導体層４０３と接する部分を覆うようにバックゲート電極４１４ａ、バックゲート電極４１４ｂを設けた。この部分は、ゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃから離れた部分であるので、ゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃだけではチャネルが十分に形成されず、抵抗が高まる。バックゲート電極４１４ａ、バックゲート電極４１４ｂをこのような位置に設けることにより、オンのときに十分なチャネルを形成でき、抵抗を低減できる。
【符号の説明】
【０１２４】
１０１ 基板
１０２ ドレイン電極
１０３ 半導体層
１０４ 絶縁層
１０５ ゲート電極
１０９ 半導体層
１１１ 層間絶縁物
１１２ ソース電極
１１３ 負荷
１２１ 電子濃度の高い領域
１２２ 極めて電子濃度の高い領域
１２３ 比較的電子濃度の高い領域
２０１ 基板
２０２ ソース
２０３ ドリフト領域
２０４ ゲート電極
２０５ ドレイン
２０６ ソース電極
２０７ ドレイン電極
２０８ 層間絶縁物
２１１ 基板
２１２ ソース
２１３ ドリフト領域
２１４ ゲート電極
２１５ ドレイン
２１６ ソース電極
２１７ ドレイン電極
２１８ 層間絶縁物
２１９ Ｐ型領域
３０１ 基板
３０２ 第１の導電層
３０３ 第１の酸化物半導体層
３０４ 第１の絶縁層
３０４ａ 第１のゲート絶縁膜
３０４ｂ 第１のゲート絶縁膜
３０４ｃ 第１のゲート絶縁膜
３０５ 第２の導電層
３０５ａ ゲート電極
３０５ｂ ゲート電極
３０５ｃ ゲート電極
３０６ａ 空孔
３０６ｂ 空孔
３０７ 第２の絶縁層
３０７ａ 第２のゲート絶縁膜
３０７ｂ 第２のゲート絶縁膜
３０７ｃ 第２のゲート絶縁膜
３０８ａ コンタクトホール
３０８ｂ コンタクトホール
３０９ 第２の酸化物半導体層
３１０ 第３の絶縁層
３１１ 第４の絶縁層
３１２ 第３の導電層
４０１ 基板
４０２ 導電層
４０３ 第１の酸化物半導体層
４０４ａ 第１のゲート絶縁膜
４０４ｂ 第１のゲート絶縁膜
４０４ｃ 第１のゲート絶縁膜
４０５ａ ゲート電極
４０５ｂ ゲート電極
４０５ｃ ゲート電極
４０７ 絶縁層
４０７ａ 第２のゲート絶縁膜
４０７ｂ 第２のゲート絶縁膜
４０７ｃ 第２のゲート絶縁膜
４０９ 第２の酸化物半導体層
４１０ 絶縁層
４１１ 絶縁層
４１２ 導電層
４１４ａ バックゲート電極
４１４ｂ バックゲート電極
【技術分野】
【０００１】
本発明は、半導体を用いた電界効果トランジスタ（ＦＥＴ）、特に、パワー絶縁ゲート型電界効果トランジスタ（以後、パワーＭＩＳＦＥＴという）に関する。
【背景技術】
【０００２】
ＦＥＴとは、半導体にソース、ドレインという領域を設け、それぞれに電極（ソース電極、ドレイン電極）を接続し、絶縁膜あるいはショットキーバリヤを介してゲート電極より半導体に電圧をかけ、半導体の状態を制御することにより、ソース電極とドレイン電極間に流れる電流を制御するものである。用いられる半導体としては、珪素やゲルマニウム等の１４族元素やガリウムヒ素、インジウムリン、窒化ガリウム、硫化亜鉛、カドミウムテルル等の化合物が挙げられる。
【０００３】
近年、酸化亜鉛やインジウムガリウム亜鉛系酸化物（Ｉｎ−Ｇａ−Ｚｎ系酸化物、ＩＧＺＯとも表記する）等の酸化物を半導体として用いたＦＥＴが報告された（特許文献１および特許文献２）。これらの酸化物半導体を用いたＦＥＴでは、比較的大きな移動度が得られると共に、これらの材料は３電子ボルト以上の大きなバンドギャップを有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開２００５／０１９９８７９号公報
【特許文献２】米国特許公開２００７／０１９４３７９号公報
【特許文献３】米国特許公開２０１１／０１２７５２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、このような酸化物半導体を用いて、パワーＭＩＳＦＥＴを提供せんとするものである。珪素半導体を用いたパワーＭＩＳＦＥＴは既に実用化されている。しかしながら、耐圧１００Ｖであれば、オン抵抗は０．１Ω程度であるものの、１ｋＶ以上の耐圧が要求されるＭＩＳＦＥＴではオン抵抗は極めて高くなる。このような高耐圧用途には、絶縁ゲートバイポーラトランジスタが用いられているが、高周波特性の面で劣っている。
【０００６】
ここで、従来のパワーＭＩＳＦＥＴについて説明する。図２（Ａ）は従来の単結晶珪素を用いたパワーＭＩＳＦＥＴの原理を説明するものである。このパワーＭＩＳＦＥＴは、Ｐ型の単結晶珪素基板２０１上にＮ型の不純物を拡散して形成したソース２０２、ドレイン２０５を有し、それぞれにソース電極２０６、ドレイン電極２０７が設けられる。また、基板上にはゲート電極２０４と層間絶縁物２０８が設けられる。ソース２０２とドレイン２０５の間で、かつ、ゲート電極の下の部分はチャネル形成領域となる。
【０００７】
これらの構成要素は通常のＭＩＳＦＥＴと同じであるが、それらに加えて、このパワーＭＩＳＦＥＴでは、ドレイン２０５とチャネル形成領域の間にドリフト領域２０３が設けられている。この領域は、ＭＩＳＦＥＴがオフとなった際に、ＭＩＳＦＥＴのドレイン２０５とゲート電極２０４にかかる高電圧を吸収する目的で設けられる。
【０００８】
すなわち、高電圧が印加された際には、ドリフト領域は空乏化して、絶縁体となり、その領域に珪素の耐圧以下の電界がかかることで、ＭＩＳＦＥＴが破壊されることを防ぐ。珪素の絶縁破壊電界強度は０．３ＭＶ／ｃｍなので、３ｋＶの耐圧を保証するＭＩＳＦＥＴであれば、ドリフト領域の幅Ｘ１は１００μｍ必要である。
【０００９】
一方、ＭＩＳＦＥＴがオンとなった場合には、この領域は導電性を示す必要があるため、Ｎ型の導電性を示すことが要求されるが、ドナーの濃度が高すぎると、十分に空乏化できなくなる。ドナー濃度は４×１０１３ｃｍ−３が適正となる。
【００１０】
ところで、ドナー濃度が４×１０１３ｃｍ−３である単結晶珪素の抵抗率は１００Ωｃｍ以上となる。図２（Ａ）のように基板２０１の１つの面の浅い部分にドリフト領域２０３を形成すると、その抵抗が高くなるので、図２（Ｂ）のように、基板２１１のほとんどの部分をドリフト領域２１３として、電流の流れる断面積を大きくすることにより、その抵抗を下げることがおこなわれている。
【００１１】
一般に耐圧を１０倍とするには、ドリフト領域の厚さを１０倍にし、ドナー濃度を１／１００とすることが求められる。ドナー濃度が１／１００となるとドリフト領域の抵抗率は１００倍となる。そのため、オン抵抗は１０００倍となる。
【００１２】
耐圧３ｋＶを保証するには、ドリフト領域２１３の厚さＸ１は１００μｍあれば十分であるが、現実には、基板２１１の表面から厚さ１００μｍの部分のみをドーピングしてドリフト領域とすることは困難であるため、基板２１１の厚さのほとんど（数百μｍ）をドリフト領域２１３として使用する。ドリフト領域２１３は上述のように抵抗が高く、ドリフト領域２１３の抵抗は５Ωｃｍ２（電流の断面１ｃｍ２あたりの抵抗が５Ωという意味）以上となる。オン状態のＭＩＳＦＥＴの抵抗はほとんどがドリフト領域のものである。
【００１３】
しかも、このタイプのパワーＭＩＳＦＥＴは多くのドーピング工程が必要である。すなわち、極めて弱いＮ型単結晶珪素の基板２１１の裏面にＮ型不純物をドーピングして、ドレイン２１５を形成する。さらに、ゲート電極２１４を形成した後、表面より、Ｐ型不純物をドーピングしてＰ型領域２１９とＮ型不純物をドーピングしてソース２１２を、それぞれ形成する。ドリフト領域２１３は基板と同じ不純物濃度である。その後、ソース電極２１６、ドレイン電極２１７、層間絶縁物２１８が設けられる。
【００１４】
珪素の場合は１００μｍ以上のドリフト領域が必要であったが、バンドギャップが３電子ボルト以上の酸化物半導体においては絶縁破壊電界強度が３ＭＶ／ｃｍ以上であるため、ドリフト領域に相当する部分の幅は１０μｍでよい。一方、珪素半導体ではドリフト領域に微量のドナーを拡散させてオンの際の導電性を制御できるが、通常の酸化物半導体ではそのような技術は確立されていない。
【００１５】
特に、１０μｍ以上もの厚みを有する酸化物半導体にドナーを均質に分散させる技術は十分に研究されていない。加えて、珪素半導体のように均質なドナー濃度を有するウェハー状基板に酸化物半導体を加工する技術も知られていない。
【００１６】
酸化物半導体では水素がドナーとなることは知られている。また、酸素欠損がドナーの要因となることも知られている。しかしながら、本発明者の知見では、水素が酸化物半導体中に存在すると信頼性に大きな問題を生じる。一方、酸素欠損やその他のドナー不純物も含めて、その濃度を精密に制御できるような技術は未だ知られていない。
【００１７】
また、図２の例では、半導体基板中にＮ型領域とＰ型領域を形成することがおこなわれるが、一般に酸化物半導体では、Ｎ型領域のみ、あるいはＰ型領域のみは形成できても、双方を形成することは困難である。したがって、珪素半導体の技術をそのまま酸化物半導体に適用することは非常に難しいといわざるを得ない。
【００１８】
その点に関して、本発明者は酸化物半導体のＭＩＳＦＥＴの動作を究明した結果、以下に示す構造のＭＩＳＦＥＴで目的とする耐圧を得られること、およびオンの際に十分な電流が流れることを見出した。また、酸化物半導体はさまざまな基板上に形成できることから放熱性に優れたパワーＭＩＳＦＥＴを形成できることを見出した。
【００１９】
本発明の一態様は、バンドギャップが３電子ボルト以上である酸化物半導体の耐圧に着目し、これを用いることで、例えば、耐圧３ｋＶでもオン抵抗が５Ωｃｍ２未満、好ましくは１Ωｃｍ２以下という高効率のパワーＭＩＳＦＥＴを提供するものである。もちろん、これらの具体的な数値は本発明を限定するものではない。
【００２０】
また、本発明の一態様は、新規の半導体装置を提供することを課題とする。また、本発明の一態様は、半導体装置の新規な製造方法を提供することを課題とする。また、本発明の一態様は、半導体装置の新規な駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００２１】
本発明の態様の一は、第１の酸化物半導体層と、第１の酸化物半導体層との間に第１の絶縁層を挟んで形成された第１の電極と、第１の電極の側面との間に第２の絶縁層を挟んで形成され、第１の酸化物半導体層と接する第２の酸化物半導体層と、第２の酸化物半導体層に接して設けられた第２の電極と、第１の酸化物半導体層に接して設けられた第３の電極を有し、第１の絶縁層と第３の電極との距離が、第２の絶縁層と第３の絶縁層との間の距離より大きいパワーＭＩＳＦＥＴである。
【００２２】
本発明の態様の一は、空孔を有する平板状の第１の電極と、第１の電極の一面に対向して設けられた第１の酸化物半導体層と、第１の電極の空孔の側面に隣接して設けられ、第１の酸化物半導体層と第１の電極の空孔で接する第２の酸化物半導体層を有し、第１の電極と第１の酸化物半導体層との間、および第１の電極と第２の酸化物半導体層との間には絶縁層が設けられ、第１の酸化物半導体層は第２の酸化物半導体層より厚いパワーＭＩＳＦＥＴである。
【００２３】
本発明の態様の一は、平板状の第１の酸化物半導体層と、第１の酸化物半導体層の一面に絶縁して設けられた第１の電極と、第１の電極の側面を覆い、絶縁して設けられた膜状の第２の酸化物半導体層と、第２の酸化物半導体層に接して設けられた第２の電極と、第１の酸化物半導体層の他の面に接して設けられた第３の電極とを有し、第１の酸化物半導体層と第２の酸化物半導体層は接し、第１の酸化物半導体層は第２の酸化物半導体層より厚いパワーＭＩＳＦＥＴである。
【００２４】
上記において、第２の酸化物半導体層を覆って絶縁物が設けられ、絶縁物に形成された開口部を介して第２の酸化物半導体層と第２の電極が接する構成としてもよい。その際、開口部は第１の電極と重なるように設けられてもよい。
【００２５】
なお、上記において、第１の酸化物半導体層は絶縁体、Ｐ型単結晶珪素あるいはＮ型単結晶珪素、導電体のいずれかを基板として、その上に形成されてもよい。また、第１の電極乃至第３の電極は金属あるいは導電性酸化物、導電性窒化物よりなるものを用いてもよい。
【００２６】
このようなパワーＭＩＳＦＥＴの第２の電極と第３の電極の間に５００Ｖ以上の電源と負荷を直列に接続し、第１の電極に制御用の信号を入力して使用する。すなわち、第１の電極がゲート電極、第２の電極がソース電極、第３の電極がドレイン電極として機能する。
【００２７】
また、第１の酸化物半導体層中のドナーあるいはアクセプタに由来するキャリア濃度は１×１０１２ｃｍ−３以下、好ましくは１×１０１１ｃｍ−３以下としてもよい。本明細書ではキャリア濃度が１×１０１２ｃｍ−３以下の半導体をＩ型半導体ともいう。
【００２８】
なお、酸化物半導体は導体に接すると、後述のように、導体からキャリアが注入されたり、導体にキャリアが吸収されたりして、ドナーあるいはアクセプタに由来するキャリア濃度を知ることは困難である。
【００２９】
したがって、現実的にはＭＩＳＦＥＴ内の酸化物半導体層のドナーあるいはアクセプタに由来するキャリア濃度を知ることは困難である。その場合には、ＭＩＳＦＥＴに使用されている酸化物半導体層と同じ方法で作製された酸化物半導体層の、導体から１０μｍ以上、好ましくは１００μｍ以上離れた点で測定することで、１×１０１２ｃｍ−３以下であるか否かを知ることができる。
【００３０】
上記に関連して、酸化物半導体層は、酸素欠損濃度や水素濃度が小さい方が好ましい。酸素欠損や水素の混入はキャリアの源泉となるためである。また、水素を含有すると、ＭＩＳＦＥＴの動作を不安定にする。水素濃度は１×１０１８ｃｍ−３以下とすることが好ましい。
【００３１】
また、第２の電極（あるいは第３の電極）の仕事関数は、第２の酸化物半導体層（あるいは第１の酸化物半導体層）の電子親和力と０．３電子ボルトの和（すなわち、電子親和力＋０．３電子ボルト）よりも小さいことが好ましい。あるいは、第２の電極（あるいは第３の電極）と第２の酸化物半導体層（あるいは第１の酸化物半導体層）の接合はオーミック接合であることが好ましい。また、第３の電極の仕事関数は第２の電極の仕事関数よりも大きいことが好ましい。
【００３２】
さらには、第１の電極の仕事関数が、第２の電極（あるいは第３の電極）の仕事関数より０．３電子ボルト以上大きいとよい。あるいは、第１の電極の仕事関数は、第１の酸化物半導体層（あるいは第２の酸化物半導体層）の電子親和力と０．６電子ボルトの和（すなわち、電子親和力＋０．６電子ボルト）よりも大きいことが好ましい。
【００３３】
なお、例えば、半導体層に厚さが数ｎｍ以下の極めて薄い第１の導体層と、それに重なる、ある程度の厚みのある第２の導体層が積層している場合は、第１の導体層の仕事関数の影響がかなり低下する。それは、ゲート電極のように間に絶縁層を有する電極においても同様である。したがって、本発明を適用するに当たっては、界面から５ｎｍ離れた部分での各種材料の仕事関数が、本発明で好ましいとする条件を満たすように設計してもよい。
【発明の効果】
【００３４】
後述の説明から明らかなように、本発明の一態様のパワーＭＩＳＦＥＴは十分な耐圧と低いオン抵抗を有する。特に本発明のパワーＭＩＳＦＥＴは、公知の珪素半導体のパワーＭＩＳＦＥＴと異なり、ドーピングによりＮ型領域やＰ型領域を形成する必要がない。そのことにより製造工程を短縮することができる。
【００３５】
本発明の一態様は、キャリアとして、実質的に、電子あるいはホールの一方しか用いられない半導体材料において効果が顕著である。すなわち、電子あるいはホールの一方の移動度が、１ｃｍ２／Ｖｓ以上であるのに対し、他方の移動度が０．０１ｃｍ２／Ｖｓ以下であるとか、他方がキャリアとして存在しないとか、あるいは、一方の有効質量が他方の１００倍以上であるとか、という場合においても、本発明の一態様においては、十分に機能するパワーＭＩＳＦＥＴが得られる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一態様のパワーＭＩＳＦＥＴの例を示す図である。
【図２】従来のパワーＭＩＳＦＥＴの例を示す図である。
【図３】本発明の一態様のパワーＭＩＳＦＥＴの電極の形状の例を示す図である。
【図４】本発明の一態様のパワーＭＩＳＦＥＴの動作の例を示す図である。
【図５】本発明の一態様のパワーＭＩＳＦＥＴの作製工程の例を示す図である。
【図６】本発明の一態様のパワーＭＩＳＦＥＴの作製工程の例を示す図である。
【図７】本発明の一態様のパワーＭＩＳＦＥＴの作製工程の例を示す図である。
【発明を実施するための形態】
【００３７】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略することがある。
【００３８】
（実施の形態１）
図１（Ａ）にパワーＭＩＳＦＥＴの例を示す。このパワーＭＩＳＦＥＴは、基板１０１上に設けられた層状のドレイン電極１０２と、酸化物半導体よりなる厚さＸ１の平板状のＩ型の半導体層１０３と、高さＸ２、幅Ｘ３、テーパー角αのゲート電極１０５と、ゲート電極１０５を覆って形成された、酸化物半導体よりなる膜状のＩ型の半導体層１０９とを有する。
【００３９】
また、ゲート電極１０５と半導体層１０３の間、ゲート電極１０５と半導体層１０９の間には絶縁層１０４が設けられており、絶縁層１０４はゲート絶縁膜として機能する。さらに、半導体層１０９を覆って層間絶縁物１１１が設けられ、層間絶縁物１１１に設けられた開口部を介して、ソース電極１１２が半導体層１０９と接する。
【００４０】
図１（Ｂ）に、この半導体装置の回路を示す。ここで、半導体層１０３の厚さＸ１はこのパワーＭＩＳＦＥＴの耐圧を決定する上で重要な要素であり、例えば、半導体層１０３に用いる酸化物半導体を後述するＩｎ−Ｇａ−Ｚｎ系酸化物とし、耐圧を３ｋＶとするのであれば１０μｍとするとよい。
【００４１】
また、このＭＩＳＦＥＴでは半導体層１０９にチャネルが形成される。このＭＩＳＦＥＴのチャネル長は、主としてゲート電極１０５の上面および側面の長さで決定される。チャネル長が半導体層１０９の厚さに比べて十分に長くないと、短チャネル効果により、オフの際のリーク電流が十分に小さくならない。一方でチャネル長が長いと、オン電流が減少する。
【００４２】
一般に、ＰＮ接合を用いないＦＥＴでは、チャネル長に比較してチャネル部分の半導体層の厚さが大きくなると、オフの際のリーク電流が大きくなる。この効果は半導体層の厚さだけではなくゲート絶縁膜の実効的な厚さ（ゲート絶縁膜の物理的な厚さ×半導体層の比誘電率／ゲート絶縁膜の比誘電率）とも関連する。
【００４３】
チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和がチャネル長の１／２以上であるとしきい値が低下し、また、サブスレショールド特性も悪化する。すなわち、オフの際のソース電極とドレイン電極の間の電流が増加する。図１に示すＭＩＳＦＥＴがそのような状態にあると、オフの際に絶縁層１０４に高い電圧がかかって、パワーＭＩＳＦＥＴが破壊されてしまう。
【００４４】
詳細については省略するが、チャネル部分の半導体層の厚さとゲート絶縁膜の実効的な厚さの和は、チャネル長の１／３以下、好ましくは１／５以下とするとよい。このように半導体層１０９の厚さは半導体層１０３の厚さに比べると極めて小さく、通常は、半導体層１０３の厚さは半導体層１０９の厚さの１００倍以上となる。
【００４５】
また、テーパー角αが大きい（垂直に近くなる）とゲート電極１０５の側面に半導体層１０９を形成することが困難となるが、逆に、テーパー角αが小さい（水平に近くなる）とＭＩＳＦＥＴを形成するのに多くの面積が必要である。したがって、半導体層１０９の厚さおよびゲート電極１０５の厚さＸ２、テーパー角αには好ましい値がある。
【００４６】
一般に半導体層１０９とゲート電極１０５にかかる最大の電圧は、５０Ｖ未満であるので、それに耐えられる程度に設計するとよい。例えば、半導体層の厚さを５ｎｍ以上３０ｎｍ以下、ゲート電極１０５の高さＸ２を０．５μｍ以上１０μｍ以下、テーパー角αを３０°以上９０°以下とするとよい。特に、製造工程とＭＩＳＦＥＴの形成面積を考慮すると、テーパー角αを４０°以上７０°以下とするとよい。
【００４７】
例えば、ゲート電極１０５にかかる電圧が３０Ｖであるとすると、絶縁層１０４の厚さは、酸化珪素を用いた場合に１００ｎｍ以上が必要である。この際、半導体層１０９の厚さを３０ｎｍとすると、十分なオフ特性を得るには、チャネル長は２μｍ以上であることが好ましい。ゲート電極１０５の側面の長さを２μｍとするには、テーパー角αを６０°とすると、ゲート電極１０５の高さＸ２を約１．７３μｍとすればよい。
【００４８】
このような構造のパワーＭＩＳＦＥＴの動作について説明する。パワーＭＩＳＦＥＴは、図４（Ａ）に示すようにソース電極１１２は接地し、ドレイン電極１０２には負荷１１３と高電圧電源を直列に接続する。ドレイン電極１０２には正の電圧がかかるように接続する。また、ゲート電極１０５にはＭＩＳＦＥＴをオンオフさせるための信号が与えられる。なお、負荷は単なる抵抗に限られず、インダクター、トランス、トランジスタ（パワーＭＩＳＦＥＴを含む）等でもよい。
【００４９】
酸化物半導体、特に亜鉛もしくはインジウムを有する酸化物半導体においては、これまで、Ｐ型の導電性を示すものはほとんど報告されていない。そのため、珪素のＦＥＴのようなＰＮ接合を用いたものは報告されておらず、特許文献１および特許文献２にあるように、Ｎ型の酸化物半導体に導体電極を接触させた導体半導体接合によって、ソース、ドレインを形成していた。
【００５０】
さらにドナーを減らして、それに由来するキャリア濃度を低減させたＩ型の酸化物半導体では、信頼性も高く、かつ、オンオフ比が大きく、また、サブスレショールド値が小さなＭＩＳＦＥＴが得られる（特許文献３参照）。そして、このようなドナー濃度の低い酸化物半導体を用いたＭＩＳＦＥＴの動作について以下のように考察される。
【００５１】
導体半導体接合によって、ソース、ドレインを形成したＭＩＳＦＥＴでは、用いる半導体のキャリア濃度が高いと、オフ状態でもソースとドレインの間に電流（オフ電流）が流れてしまう。そこで、半導体中のキャリア濃度を低減させて、Ｉ型とすることにより、オフ電流を低減できる。
【００５２】
一般に、導体半導体接合においては、導体の仕事関数と半導体の電子親和力（あるいはフェルミ準位）の関係によって、オーミック接合になったり、ショットキーバリヤ接合になったりする。例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数３．９電子ボルトの導体を接触させ、理想的な（すなわち、接合界面での化学反応やキャリアのトラップのない状態）導体半導体接合を形成したとすると、導体から半導体の一定の幅を有する領域へ電子が流入する。
【００５３】
その場合、導体と半導体の接合界面に近いほど電子の濃度が高く、電子濃度は、大雑把な計算では、導体半導体接合界面から数ｎｍでは１×１０２０ｃｍ−３、数十ｎｍでは１×１０１８ｃｍ−３、数百ｎｍでは１×１０１６ｃｍ−３、数μｍでも１×１０１４ｃｍ−３である。すなわち、半導体自体がＩ型であっても、導体との接触によって、電子濃度の高い領域ができてしまう。このような電子の多い領域が導体半導体接合界面近傍にできることにより、導体半導体接合はオーミック接合となる。
【００５４】
一方、例えば、電子親和力が４．３電子ボルトの半導体に、仕事関数４．９電子ボルトの導体を接触させ、理想的な導体半導体接合を形成したとすると、半導体のある幅の領域に存在する電子が導体へ移動する。電子がなくなった領域では、当然のことながら、電子の濃度は極めて低くなる。電子が移動する半導体の領域の幅は、半導体の電子濃度に依存し、例えば、もともとの半導体の電子濃度が１×１０１８ｃｍ−３であれば、数十ｎｍ程度である。
【００５５】
そして、この部分の電子濃度が著しく低くなるため、バンド図においては、導体と半導体との接合界面において、バリヤができる。このようなバリヤを有する導体半導体接合をショットキーバリヤ型接合という。電子は、半導体から導体へは流れやすいが、導体から半導体へは、バリヤがあるため流れにくい。したがって、ショットキーバリヤ型接合では整流作用が観測される。
【００５６】
同様のことは、導体が直接、半導体に接していなくても起こる。例えば、半導体と導体との間に絶縁膜が存在する場合にも半導体の電子濃度は導体の影響を受ける。もちろん、その程度は、絶縁膜の厚さや誘電率により影響される。絶縁膜が厚くなるか、誘電率が低くなれば、導体の影響は小さくなる。
【００５７】
ソース電極と半導体あるいはドレイン電極と半導体との接合は、電流が流れやすいことが好ましいので、オーミック接合となるように導体材料が選択される。例えば、チタンや窒化チタン等である。電極と半導体との接合がオーミック接合であると、得られるＭＩＳＦＥＴの特性が安定し、良品率が高くなる。
【００５８】
また、ゲート電極の材料としては、半導体の電子を排除する作用を有する材料が選択される。例えば、ニッケルや白金等である。あるいは、酸化モリブデン等の導電性酸化物でもよい。導電性酸化物のいくつかは仕事関数が５電子ボルト以上である。このような材料は導電性に劣ることがあるので、導電性のよい材料との積層によって使用するとよい。また、窒化インジウム、窒化亜鉛等の導電性窒化物もやはり仕事関数が５電子ボルト以上であるので好ましい。
【００５９】
上述のように、導体との接触によって電子が半導体層に侵入することが示されたが、例えば、図１（Ａ）のパワーＭＩＳＦＥＴのようにドリフト領域に相当する半導体層１０３の厚さＸ１が１０μｍであれば、ソース電極１１２とドレイン電極１０２に電位差が無い場合には、半導体層１０３の平均の電子濃度は２×１０１３ｃｍ−３程度と見積もられる。この値は図２（Ａ）に示す耐圧３ｋＶの従来のパワーＭＩＳＦＥＴのドリフト領域２０３あるいは図２（Ｂ）に示すドリフト領域２１３のドナー濃度と同じレベルである。
【００６０】
図４（Ｂ）にオフ状態のパワーＭＩＳＦＥＴの電子状態を模式的に示す。オフ状態の場合には、オーミック接触しているソース電極１１２からは半導体層１０９に電子が流入しようとするが、仕事関数の高いゲート電極１０５（０Ｖに保持されている）により押し込められる。図４（Ｂ）に示すようにソース電極１１２近傍にのみ電子濃度の高い領域１２１が形成されるが、それ以外の領域には拡散しない。このため、電子濃度の高い領域１２１以外の領域は極めて抵抗の高い状態となる。
【００６１】
ソース電極１１２から半導体層１０３へ電子が供給されないので、半導体層１０３は容易に空乏化し、ドレイン電極１０２とゲート電極１０５にかかる電圧はこの空乏化した半導体層１０３で吸収することとなる。半導体層１０３はその電圧に耐えられる厚さで設計されているので、ＭＩＳＦＥＴが破壊されることはない。空乏化した半導体層１０３は極めて高い抵抗を呈し、負荷１１３にはほとんど電流が流れない。
【００６２】
図４（Ｂ）では、ゲート電極１０５の電圧を０Ｖとしたが、よりオフ特性を高めるために適切な負の電位としてもよい。
【００６３】
図４（Ｃ）にはオン状態のパワーＭＩＳＦＥＴの電子状態を模式的に示す。ゲート電極１０５は正の電圧に保たれるので、その周囲の半導体層１０９および半導体層１０３には極めて電子濃度の高い領域１２２と比較的電子濃度の高い領域１２３が形成される。この結果、半導体層１０９にはチャネルが形成され、ソース電極１１２からの電子が半導体層１０３に到達することができる。
【００６４】
ここで、注目すべきは、半導体層１０３においても、極めて電子濃度の高い領域１２２と比較的電子濃度の高い領域１２３が形成されることである。これはゲート電極１０５が正の電圧に保持されていることによるものである。
【００６５】
半導体層１０３の平均の電子濃度は、ゲート電極１０５の電圧に依存するが、ゲート電極１０５の電圧が１０Ｖであれば２×１０１４ｃｍ−３程度となる。上記のように、ゲート電極１０５の寄与を無視した状態で、ドレイン電極１０２の電圧が０Ｖであれば、半導体層１０３の平均の電子濃度は２×１０１３ｃｍ−３程度であるが、その場合と比較すると明らかに半導体層１０３の抵抗が低下する。
【００６６】
なお、同様な効果は図２（Ｂ）に示す従来のパワーＭＩＳＦＥＴでも起こるのであるが、この場合には、ドリフト領域２１３の厚さＸ１は１００μｍ以上が必要とされるので、ゲート電極２１４によって、ドリフト領域２１３に誘起される平均の電子濃度は最大でも２×１０１２ｃｍ−３程度であり、ドリフト領域２１３のドナーによる電子濃度（４×１０１３ｃｍ−３程度）よりもはるかに小さく、効果はほとんど観測されない。
【００６７】
なお、ドレイン電極１０２の材料として仕事関数のより低い材料を用いると、ドレイン電極１０２から半導体層１０３により多くの電子を供給できるため、半導体層１０３の抵抗を低減する上で好ましい。ドレイン電極１０２から半導体層１０３に供給される電子は、ドレイン電極１０２の電圧が数ボルトより高くなると、ドレイン電極１０２に吸収されるので、オフ状態において、半導体層１０３が空乏化する障害とはならない。
【００６８】
仕事関数の低い材料として、十分に電子濃度の高いＮ型の窒化ガリウムあるいはＮ型の酸化ガリウムを用いてもよい。これらは仕事関数が３．５電子ボルト程度であり、導電性を有する。また、これらを構成するガリウムは酸化物半導体でも使用されるものであり、特に半導体層１０３がガリウムを有する酸化物で作製される場合には、界面での不連続性を避けることができ、製品の歩留まりや特性のばらつきを抑制できる。
【００６９】
一方、ソース電極１１２に関しては、特にオフ状態において、その近傍の電子濃度が高いことは、耐圧を低下させる要因となる。したがって、ソース電極１１２の材料としては、ドレイン電極１０２の材料よりも仕事関数の大きなものを用いることが好ましい。
【００７０】
もし、ゲート電極１０５の仕事関数が十分に大きくない場合には、ソース電極１１２近傍の電子濃度の高い領域１２１がドレイン電極１０２側へ拡大し、多少なりとも電子がソース電極１１２からドレイン電極１０２に流れる。その場合には、絶縁層１０４に高電圧がかかって、素子が破壊されてしまうおそれがある。そのため、ゲート電極１０５の仕事関数の値は重要である。
【００７１】
なお、従来の珪素半導体を用いたパワーＭＩＳＦＥＴでは、ソース２０２（あるいはソース２１２）とチャネル形成領域との間の逆方向のＰＮ接合により同様な作用を得ている。酸化物半導体ではＰＮ接合を用いることができないので、ゲート電極１０５として仕事関数の大きな材料を用いるとよい。または、オフの状態では、ゲート電極１０５をソース電極１１２よりも１ボルト以上電位の低い状態とすることが好ましい。
【００７２】
以上の考察から明らかなように、図１（Ａ）に示すＭＩＳＦＥＴの耐圧は十分である。加えて、ドリフト領域に相当する部分の厚さが珪素半導体の場合の１／１０であることによりオン抵抗を低減できる。
【００７３】
図１（Ａ）のＭＩＳＦＥＴは、１つのゲート電極１０５が示されているが、半導体層１０３上に同様なゲート電極を複数形成するとよい。例えば、空孔が複数設けられた平板状の導電体をゲート電極１０５として用いてもよい。図３（Ａ）乃至図３（Ｃ）には、その例を示す。
【００７４】
図３（Ａ）は、平板状の導電体に正方形の空孔を設けたものをゲート電極１０５とするものである。このゲート電極は半導体層１０３上に形成され、その上には、半導体層１０９が空孔を埋めるように形成される。空孔では半導体層１０９と半導体層１０３が接するようにする。ゲート電極１０５と重なる位置にソース電極１１２が半導体層１０９と接する場所を設けるとよい。断面は図１（Ａ）に示すものと同様なものとなる。
【００７５】
試算では、図１（Ａ）のタイプのＭＩＳＦＥＴでゲート電極１０５の高さＸ２を１．７３μｍ、テーパー角αを６０°（つまりチャネル長２μｍ）、ゲート電極１０５に形成する空孔の底面の一辺の長さＸ４を２μｍ、空孔の間隔（つまりゲート電極１０５の幅Ｘ３）を２μｍとすると、１ｃｍ角に形成される空孔の数は６２５万である。
【００７６】
この空孔の外周がチャネル幅であるので、空孔１つあたりチャネル幅は８μｍであり、１ｃｍ角に形成されるパワーＭＩＳＦＥＴのチャネル幅はその６２５万倍の５０ｍとなる。チャネル長が２μｍ、チャネル幅が１μｍ、ゲート絶縁物が厚さ１００ｎｍの酸化珪素、半導体層の移動度が１０ｃｍ２／ＶｓであるＭＩＳＦＥＴのゲート電極の電圧を１０Ｖとしたときのオン抵抗は２ＭΩ以下であると計算される。上記の多数の空孔に形成されるＭＩＳＦＥＴはチャネル幅が５０ｍであるのでオン抵抗は４０ｍΩ以下となる。
【００７７】
なお、パワーＭＩＳＦＥＴにおいては、ドリフト領域に相当する半導体層１０３の抵抗を考慮しなければならない。オン状態での１ｃｍ角の半導体層１０３の抵抗は、半導体層１０３の移動度を１０ｃｍ２／Ｖｓとするとき、３Ω程度であり上記の抵抗に比較すると十分に大きく、パワーＭＩＳＦＥＴの抵抗のほとんどが、半導体層１０３によるものであることがわかる。もちろん、移動度が増加すると半導体層１０３の抵抗は低減できる。
【００７８】
ゲート電極１０５に設ける空孔の形状は、正方形に限られず、図３（Ｂ）に示すように円形であっても、図３（Ｃ）に示すように矩形であってもよい。その他の形状であってもよい。空孔の占める比率が小さくなると、ゲート電極１０５の抵抗は低下するが、ゲート電極１０５とドレイン電極１０２との間の容量（図１（Ｂ）においてＣ２で示される）が増加する。また、空孔の外周が大きいほどチャネル幅が増加するが、上記のように半導体層１０３の抵抗が支配的である場合には、チャネル幅を増大させることによるメリットは少ない。
【００７９】
なお、図１（Ｂ）に示されるように、このパワーＭＩＳＦＥＴでは、ソース電極１１２とゲート電極１０５の間に容量Ｃ１が生じる。容量Ｃ１が小さいほど、パワーＭＩＳＦＥＴはより高速で動作できる。容量Ｃ１は主として、ソース電極１１２が半導体層１０９と接する部分とゲート電極１０５との間で形成されるので、この部分の面積（あるいは、接触する部分の個数）を減らすと、容量Ｃ１を低減できる。
【００８０】
一方、ソース電極１１２が半導体層１０９と接する部分の面積を減らすと、この部分の接触抵抗が増大するので、ソース電極の直列抵抗が増大するという別の問題もあるので、ソース電極１１２が半導体層１０９と接する部分の面積や個数はこれらの要因を勘案して決定するとよい。
【００８１】
なお、基板１０１は絶縁体でも半導体でも導電体でもよいが、熱伝導率の高い材料であることが好ましい。また、基板１０１を導電体で構成する場合には、ドレイン電極１０２に相当する部材を基板１０１で代用することもできる。酸化物半導体の形成に要する温度は６００℃以下であるため、さまざまな材料を基板１０１として用いることができる。そのため、放熱性に優れたパワーＭＩＳＦＥＴを得ることができる。
【００８２】
パワーＭＩＳＦＥＴが過剰に発熱しないことは安定した特性を得るために必要なことである。一般にＭＩＳＦＥＴは高い温度で使用されるとオフ電流が増加する。パワーＭＩＳＦＥＴにおいては、オフ電流が増加すると、回路の破壊につながるため、過剰な発熱は極力避けるべきことである。
【００８３】
従来のパワーＭＩＳＦＥＴでは、基板に相当な厚みのシリコンを用いるため放熱は制約されており、上記のように熱伝導性のよい基板と適切な厚さの半導体層とを近接させることにより効率的に放熱を図ることは、従来のパワーＭＩＳＦＥＴでは技術的に困難であった。
【００８４】
例えば、基板１０１に熱伝導率の高い銅を用い、ドレイン電極を厚さ１００ｎｍ乃至１μｍの窒化チタンで構成してもよい。なお、放熱性を高める観点からは、ソース電極１１２に重ねて、熱伝導率の高い絶縁体あるいは導電体を用いてもよい。例えば、ソース電極１１２に重ねて、厚さ１μｍ乃至１０μｍの銅の層を形成してもよい。
【００８５】
なお、以上の考察では、半導体層１０３、半導体層１０９をＩ型の半導体であるとして、説明した。十分なオフ抵抗を得るため、パワーＭＩＳＦＥＴの半導体層１０９（特にチャネルが形成される部分）はＩ型であることが好ましいが、ドリフト領域に相当する半導体層１０９では、必ずしもＩ型である必要はなく、必要とされる耐圧に応じて決定されるキャリア濃度の上限以下のドナー（あるいはアクセプタ）に由来するキャリアを含んでいてもよい。また、このキャリアは意図せずしてして導入されたものであってもよい。
【００８６】
例えば、図１（Ａ）のパワーＭＩＳＦＥＴの耐圧を３ｋＶとするときには半導体層１０３の厚さを１０μｍとすることが求められるが、この厚さの半導体層１０３がオフ状態において空乏化するにはドナーに由来するキャリアの濃度は１×１０１５ｃｍ−３以下であるとよい。実施の形態２で説明するように、半導体層１０３と半導体層１０９は異なる工程で作製できるため、半導体層１０９をＩ型、半導体層１０３を弱いＮ型とすることも可能である。
【００８７】
なお、従来のパワーＭＩＳＦＥＴとは異なり、図１（Ａ）のパワーＭＩＳＦＥＴは、オン状態での導電をドナーに由来するキャリアでおこなう必要はないので、厳密な濃度制御は不要であり、半導体層１０３の内部でのドナー濃度の濃淡（ばらつき）があってもよい。
【００８８】
また、半導体層１０３と半導体層１０９は異なる工程で作製できるため、半導体層１０３と半導体層１０９とで、結晶性を異なるものとしてもよい。例えば、半導体層１０３を比較的結晶化度の高い状態のものを用い、半導体層１０９を比較的結晶化度の低い状態のものを用いることも可能である。
【００８９】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。さらに、十分な絶縁破壊電界強度を有することが好ましく、絶縁破壊電界強度が２．５ＭＶ／ｃｍ以上であることが求められる。そのために、バンドギャップが３電子ボルト以上であることが好ましい。
【００９０】
また、電子親和力が４電子ボルト以上５電子ボルト未満であることが好ましい。電子親和力が４電子ボルト未満であると、ドレイン電極１０２やソース電極１１２とのオーミック接合を形成するための材料が限定される。また、電子親和力が５電子ボルト以上であると、十分なオフ特性を得るためのゲート電極の材料が限定される。
【００９１】
また、パワーＭＩＳＦＥＴの電気特性のばらつきを減らすためのスタビライザーとして、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）のいずれか１つ以上を有することが好ましい。これらの材料を適宜配合することにより、バンドギャップを適切な値とできる。
【００９２】
また、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種もスタビライザーとして利用できる。
【００９３】
酸化物半導体として、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００９４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００９５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９６】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００９７】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を下げることにより移動度を上げることができる。
【００９８】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２、を満たすことをいい、ｒは０．０５である。他の酸化物でも同様である。
【００９９】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１００】
（実施の形態２）
本実施の形態では、本発明の一態様のパワーＭＩＳＦＥＴの作製方法について図５（Ａ）乃至図５（Ｃ）、図６（Ａ）乃至図６（Ｃ）を用いて説明する。なお、本実施の形態は、酸化物半導体を用いたトランジスタの作製方法と共通する技術を用いるので、必要に応じて、特許文献１乃至特許文献３を参照すればよい。
【０１０１】
まず、図５（Ａ）に示すように、熱伝導性が高い基板３０１上に、第１の導電層３０２、第１の酸化物半導体層３０３、第１の絶縁層３０４、第２の導電層３０５を形成する。
【０１０２】
基板３０１の熱伝導率は２００Ｗ／ｍ／Ｋ以上であることが好ましく、金、銀、銅、アルミニウム等の金属材料が好ましい。特に、銅は約４００Ｗ／ｍ／Ｋと、珪素（約１７０Ｗ／ｍ／Ｋ）よりもはるかに熱伝導性がよい上、安価であるので、用いるのに適している。
【０１０３】
第１の導電層３０２は、ドレイン電極となるので、仕事関数の小さな材料が好ましく、例えば、マグネシウムを含有するアルミニウム、チタン、窒化チタン、Ｎ型の酸化ガリウム等を用いるとよい。また、その厚さは１００ｎｍ乃至１０μｍとすればよい。
【０１０４】
第２の導電層３０５は、ゲート電極となるので、仕事関数の大きな材料が好ましく、タングステン、パラジウム、オスミウムや白金等の金属、酸化モリブデン等の導電性酸化物、窒化インジウム、窒化亜鉛等の導電性窒化物を用いるとよい。また、その厚さは、作製されるパワーＭＩＳＦＥＴのチャネル長を決定する要素となる。詳細は実施の形態１を参照すればよい。
【０１０５】
第１の酸化物半導体層３０３は、実施の形態１で列挙した酸化物から選択した材料で形成するとよい。なお、実施の形態１で指摘したように、第１の酸化物半導体層３０３の厚さは作製するパワーＭＩＳＦＥＴの耐圧を決定する要素であるので、それに応じた厚さとする。
【０１０６】
第１の絶縁層３０４は、第１の酸化物半導体層３０３と第２の導電層３０５とを絶縁するために形成される。酸化珪素、窒化珪素、酸化アルミニウム等の各種絶縁材料を用いることができる。また、厚さは、第２の導電層３０５によって形成されるゲート電極に印加される電圧に耐えることが求められる。一般的には１０ｎｍ乃至１μｍとするとよいが、第１の絶縁層３０４が厚すぎると、実施の形態１で説明したように、ドリフト領域に相当する部分に誘起される電子の濃度が低下する。
【０１０７】
次に、図５（Ｂ）に示すように、第２の導電層３０５と第１の絶縁層３０４をエッチングして、第２の導電層３０５に空孔３０６ａ、空孔３０６ｂを形成する。この際、第１の酸化物半導体層３０３も一部、エッチングされることがある。エッチングの結果、ゲート電極３０５ａ、ゲート電極３０５ｂ、ゲート電極３０５ｃ、第１のゲート絶縁膜３０４ａ、第１のゲート絶縁膜３０４ｂ、第１のゲート絶縁膜３０４ｃが形成される。
【０１０８】
なお、ゲート電極３０５ａ、ゲート電極３０５ｂ、ゲート電極３０５ｃはこれらすべてが一体となっていてもよいし、このうちの２つが一体となっていてもよいし、全て独立していてもよい。同様に、第１のゲート絶縁膜３０４ａ、第１のゲート絶縁膜３０４ｂ、第１のゲート絶縁膜３０４ｃもこれらすべてが一体となっていてもよいし、このうちの２つが一体となっていてもよいし、全て独立していてもよい。
【０１０９】
次に図５（Ｃ）に示すように、第２の絶縁層３０７を形成する。第２の絶縁層３０７は、その後に形成される第２の酸化物半導体層３０９とゲート電極３０５ａ、ゲート電極３０５ｂ、ゲート電極３０５ｃとを絶縁するために形成される。酸化珪素、窒化珪素、酸化アルミニウム等の各種絶縁材料を用いることができる。
【０１１０】
また、第２の絶縁層３０７の厚さは、ゲート電極３０５ａ、ゲート電極３０５ｂ、ゲート電極３０５ｃに印加される電圧に耐えることが求められる。一般的には１０ｎｍ乃至１μｍとするとよいが、第２の絶縁層３０７が厚すぎると、形成されるパワーＭＩＳＦＥＴのオン抵抗が増加し、また、短チャネル効果のため、十分なオフ特性が得られなくなる。詳細は実施の形態１を参照すればよい。
【０１１１】
次に図６（Ａ）に示すように、第２の絶縁層３０７をエッチングし、第１の酸化物半導体層３０３に通じるコンタクトホール３０８ａ、コンタクトホール３０８ｂを形成する。この際、第１の酸化物半導体層３０３も一部、エッチングされることがある。エッチングの結果、第２のゲート絶縁膜３０７ａ、第２のゲート絶縁膜３０７ｂ、第２のゲート絶縁膜３０７ｃが形成される。
【０１１２】
さらに、図６（Ｂ）に示すように、第２の酸化物半導体層３０９、第３の絶縁層３１０、第４の絶縁層３１１を形成する。第２の酸化物半導体層３０９は、実施の形態１で列挙した酸化物から選択した材料で形成するとよい。なお、実施の形態１で指摘したように、第２の酸化物半導体層３０９の厚さは作製するパワーＭＩＳＦＥＴのオフ特性を決定する要素であるので、それに応じた厚さとする。
【０１１３】
また、第３の絶縁層３１０はエッチングストッパーとして機能するので、第４の絶縁層３１１をエッチングする条件では、第４の絶縁層３１１よりもエッチングレートが小さい（エッチングされにくい）ことが求められる。また、第３の絶縁層３１０をエッチングする条件では、第２の酸化物半導体層３０９のエッチングレートが、第３の絶縁層３１０のエッチングレートよりも小さいことが好ましい。
【０１１４】
第３の絶縁層３１０は、第２の絶縁層３０７に用いる材料を用いて形成できる。また、その厚さは第２の酸化物半導体層３０９の厚さの０．５倍乃至２倍とするとよい。第４の絶縁層３１１は、第３の絶縁層とは異なる無機絶縁性材料あるいは有機絶縁性材料を用いて形成するとよい。また、その表面は平坦であることが好ましい。第４の絶縁層３１１は層間絶縁層として機能し、厚いほど、実施の形態１で指摘した容量Ｃ１を小さくできる。
【０１１５】
次に図６（Ｃ）に示すように、第４の絶縁層３１１および第３の絶縁層３１０をエッチングし、第２の酸化物半導体層３０９に通じるコンタクトホールを形成する。コンタクトホールを形成する際に、第３の絶縁層３１０をエッチングストッパーとして使用すると、第２の酸化物半導体層を過剰にエッチングすることを防止できる。
【０１１６】
さらに、第３の導電層３１２を形成する。第３の導電層３１２は、形成されたコンタクトホールを介して、第２の酸化物半導体層３０９と接する。第３の導電層３１２は、ソース電極となるので、仕事関数の小さな材料が好ましく、例えば、マグネシウムを含有するアルミニウム、チタン、窒化チタン等を用いるとよい。また、その厚さは１００ｎｍ乃至１０μｍとすればよい。このようにして、パワーＭＩＳＦＥＴが作製される。
【０１１７】
（実施の形態３）
本実施の形態では、本発明の一態様のパワーＭＩＳＦＥＴの作製方法について図７（Ａ）乃至図７（Ｃ）を用いて説明する。なお、本実施の形態は、酸化物半導体を用いたトランジスタの作製方法と共通する技術を用いるので、必要に応じて、特許文献１乃至特許文献３を参照すればよい。また、実施の形態２を参照してもよい。
【０１１８】
＜図７（Ａ）＞
実施の形態２と同様に、熱伝導性が高い基板４０１上に、導電層４０２、第１の酸化物半導体層４０３、第１のゲート絶縁膜４０４ａ、第１のゲート絶縁膜４０４ｂ、第１のゲート絶縁膜４０４ｃ、ゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃ、絶縁層４０７を形成する。
【０１１９】
＜図７（Ｂ）＞
実施の形態２と同様に、絶縁層４０７をエッチングし、第１の酸化物半導体層４０３に通じるコンタクトホールを形成し、第２のゲート絶縁膜４０７ａ、第２のゲート絶縁膜４０７ｂ、第２のゲート絶縁膜４０７ｃを形成する。さらに、第２の酸化物半導体層４０９、絶縁層４１０を形成する。絶縁層４１０はエッチングストッパーとして機能するもので、ゲート絶縁膜として使用できるものを用いることが好ましい。
【０１２０】
次に、導電性材料で、絶縁層４１０上にバックゲート電極４１４ａ、バックゲート電極４１４ｂを形成する。図７（Ｂ）に示すように、バックゲート電極４１４ａ、バックゲート電極４１４ｂは、第２の酸化物半導体層４０９が第１の酸化物半導体層４０３と接する部分を覆うように形成する。
【０１２１】
バックゲート電極４１４ａ、バックゲート電極４１４ｂはゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃと同期して動作するようにするとよい。また、材料はゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃに用いるものと同様な材料を用いてもよいし、異なる物性の材料を用いてもよい。また、ゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃとは異なる材料で形成してもよい。
【０１２２】
＜図７（Ｃ）＞
絶縁層４１１を形成し、絶縁層４１１および絶縁層４１０をエッチングし、第２の酸化物半導体層４０９に通じるコンタクトホールを形成する。さらに、導電層４１２を形成する。導電層４１２は、形成されたコンタクトホールを介して、第２の酸化物半導体層４０９と接する。
【０１２３】
本実施の形態では、第２の酸化物半導体層４０９が第１の酸化物半導体層４０３と接する部分を覆うようにバックゲート電極４１４ａ、バックゲート電極４１４ｂを設けた。この部分は、ゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃから離れた部分であるので、ゲート電極４０５ａ、ゲート電極４０５ｂ、ゲート電極４０５ｃだけではチャネルが十分に形成されず、抵抗が高まる。バックゲート電極４１４ａ、バックゲート電極４１４ｂをこのような位置に設けることにより、オンのときに十分なチャネルを形成でき、抵抗を低減できる。
【符号の説明】
【０１２４】
１０１ 基板
１０２ ドレイン電極
１０３ 半導体層
１０４ 絶縁層
１０５ ゲート電極
１０９ 半導体層
１１１ 層間絶縁物
１１２ ソース電極
１１３ 負荷
１２１ 電子濃度の高い領域
１２２ 極めて電子濃度の高い領域
１２３ 比較的電子濃度の高い領域
２０１ 基板
２０２ ソース
２０３ ドリフト領域
２０４ ゲート電極
２０５ ドレイン
２０６ ソース電極
２０７ ドレイン電極
２０８ 層間絶縁物
２１１ 基板
２１２ ソース
２１３ ドリフト領域
２１４ ゲート電極
２１５ ドレイン
２１６ ソース電極
２１７ ドレイン電極
２１８ 層間絶縁物
２１９ Ｐ型領域
３０１ 基板
３０２ 第１の導電層
３０３ 第１の酸化物半導体層
３０４ 第１の絶縁層
３０４ａ 第１のゲート絶縁膜
３０４ｂ 第１のゲート絶縁膜
３０４ｃ 第１のゲート絶縁膜
３０５ 第２の導電層
３０５ａ ゲート電極
３０５ｂ ゲート電極
３０５ｃ ゲート電極
３０６ａ 空孔
３０６ｂ 空孔
３０７ 第２の絶縁層
３０７ａ 第２のゲート絶縁膜
３０７ｂ 第２のゲート絶縁膜
３０７ｃ 第２のゲート絶縁膜
３０８ａ コンタクトホール
３０８ｂ コンタクトホール
３０９ 第２の酸化物半導体層
３１０ 第３の絶縁層
３１１ 第４の絶縁層
３１２ 第３の導電層
４０１ 基板
４０２ 導電層
４０３ 第１の酸化物半導体層
４０４ａ 第１のゲート絶縁膜
４０４ｂ 第１のゲート絶縁膜
４０４ｃ 第１のゲート絶縁膜
４０５ａ ゲート電極
４０５ｂ ゲート電極
４０５ｃ ゲート電極
４０７ 絶縁層
４０７ａ 第２のゲート絶縁膜
４０７ｂ 第２のゲート絶縁膜
４０７ｃ 第２のゲート絶縁膜
４０９ 第２の酸化物半導体層
４１０ 絶縁層
４１１ 絶縁層
４１２ 導電層
４１４ａ バックゲート電極
４１４ｂ バックゲート電極
【特許請求の範囲】
【請求項１】
第１の酸化物半導体層と、前記第１の酸化物半導体層との間に第１の絶縁層を挟んで形成された第１の電極と、前記第１の電極の側面との間に第２の絶縁層を挟んで形成され、前記第１の酸化物半導体層と接する第２の酸化物半導体層と、前記第２の酸化物半導体層に接して設けられた第２の電極と、前記第１の酸化物半導体層に接して設けられた第３の電極を有し、前記第１の絶縁層と前記第３の電極との距離が、前記第２の絶縁層と前記第３の絶縁層との間の距離より大きいことを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
【請求項２】
空孔を有する平板状の第１の電極と、前記第１の電極の一面に対向して設けられた第１の酸化物半導体層と、前記第１の電極の空孔の側面に隣接して設けられ、前記第１の酸化物半導体層と前記第１の電極の空孔で接する第２の酸化物半導体層を有し、前記第１の電極と前記第１の酸化物半導体層との間、および前記第１の電極と前記第２の酸化物半導体層との間には絶縁層が設けられ、前記第１の酸化物半導体層は前記第２の酸化物半導体層より厚いことを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
【請求項３】
平板状の第１の酸化物半導体層と、前記第１の酸化物半導体層の一面に絶縁して設けられた第１の電極と、前記第１の電極の側面を覆い、絶縁して設けられた膜状の第２の酸化物半導体層と、前記第２の酸化物半導体層に接して設けられた第２の電極と、前記第１の酸化物半導体層の他の面に接して設けられた第３の電極とを有し、前記第１の酸化物半導体層と前記第２の酸化物半導体層は接し、前記第１の酸化物半導体層は前記第２の酸化物半導体層より厚いことを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
【請求項４】
前記第２の酸化物半導体層を覆って設けられた絶縁物と、前記絶縁物に形成された開口部を介して前記第２の酸化物半導体層と前記第２の電極が接する構成を有する請求項１乃至３のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項５】
前記開口部が前記第１の電極と重なることを特徴とする請求項４に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項６】
前記第１の酸化物半導体層は絶縁性基板、Ｐ型単結晶珪素基板あるいはＮ型単結晶珪素基板、導電性基板のいずれかに形成されていることを特徴とする請求項１乃至５のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項７】
前記第１の電極は金属あるいは導電性酸化物、導電性窒化物のいずれかよりなることを特徴とする請求項１乃至６のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項８】
前記第２の電極は金属あるいは導電性酸化物、導電性窒化物のいずれかよりなることを特徴とする請求項１乃至７のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項９】
前記第２の酸化物半導体層が前記第１の酸化物半導体層と接する部分に重なって設けられた電極を有することを特徴とする請求項１乃至８のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項１】
第１の酸化物半導体層と、前記第１の酸化物半導体層との間に第１の絶縁層を挟んで形成された第１の電極と、前記第１の電極の側面との間に第２の絶縁層を挟んで形成され、前記第１の酸化物半導体層と接する第２の酸化物半導体層と、前記第２の酸化物半導体層に接して設けられた第２の電極と、前記第１の酸化物半導体層に接して設けられた第３の電極を有し、前記第１の絶縁層と前記第３の電極との距離が、前記第２の絶縁層と前記第３の絶縁層との間の距離より大きいことを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
【請求項２】
空孔を有する平板状の第１の電極と、前記第１の電極の一面に対向して設けられた第１の酸化物半導体層と、前記第１の電極の空孔の側面に隣接して設けられ、前記第１の酸化物半導体層と前記第１の電極の空孔で接する第２の酸化物半導体層を有し、前記第１の電極と前記第１の酸化物半導体層との間、および前記第１の電極と前記第２の酸化物半導体層との間には絶縁層が設けられ、前記第１の酸化物半導体層は前記第２の酸化物半導体層より厚いことを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
【請求項３】
平板状の第１の酸化物半導体層と、前記第１の酸化物半導体層の一面に絶縁して設けられた第１の電極と、前記第１の電極の側面を覆い、絶縁して設けられた膜状の第２の酸化物半導体層と、前記第２の酸化物半導体層に接して設けられた第２の電極と、前記第１の酸化物半導体層の他の面に接して設けられた第３の電極とを有し、前記第１の酸化物半導体層と前記第２の酸化物半導体層は接し、前記第１の酸化物半導体層は前記第２の酸化物半導体層より厚いことを特徴とするパワー絶縁ゲート型電界効果トランジスタ。
【請求項４】
前記第２の酸化物半導体層を覆って設けられた絶縁物と、前記絶縁物に形成された開口部を介して前記第２の酸化物半導体層と前記第２の電極が接する構成を有する請求項１乃至３のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項５】
前記開口部が前記第１の電極と重なることを特徴とする請求項４に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項６】
前記第１の酸化物半導体層は絶縁性基板、Ｐ型単結晶珪素基板あるいはＮ型単結晶珪素基板、導電性基板のいずれかに形成されていることを特徴とする請求項１乃至５のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項７】
前記第１の電極は金属あるいは導電性酸化物、導電性窒化物のいずれかよりなることを特徴とする請求項１乃至６のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項８】
前記第２の電極は金属あるいは導電性酸化物、導電性窒化物のいずれかよりなることを特徴とする請求項１乃至７のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【請求項９】
前記第２の酸化物半導体層が前記第１の酸化物半導体層と接する部分に重なって設けられた電極を有することを特徴とする請求項１乃至８のいずれか一に記載のパワー絶縁ゲート型電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−６２４６１（Ｐ２０１３−６２４６１Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−２０１４４６（Ｐ２０１１−２０１４４６）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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