【課題】トレンチ分離構造の上面の周縁部にディボットが形成されても、このディボットに起因するゲート絶縁膜の破壊を防止することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、トレンチ分離構造２０Ｂと、トレンチ分離構造２０Ｂで区画される活性領域上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上面からトレンチ分離構造２０Ｂの上面まで延在するゲート電極層３１と、ゲート電極層３１の両側に形成された第１及び第２の不純物拡散領域１３Ｄ，１３Ｓとを備える。ゲート電極層３１は、ゲート絶縁膜３０と第１の不純物拡散領域１３Ｄとの間の領域に貫通孔３１ｈを有し、貫通孔３１ｈは、トレンチ分離構造２０Ｂの上面の周縁部の直上に形成されている。 （もっと読む）

【課題】酸化物半導体を用いたパワー絶縁ゲート型電界効果トランジスタ（パワーＭＩＳＦＥＴ）を提供する。
【解決手段】半導体層１０３を挟んでゲート電極１０５とドレイン電極１０２を形成し、ゲート電極１０５の側面に半導体層１０９を形成し、ゲート電極１０５の頂上部と重なる部分で、半導体層１０９とソース電極１１２が接する構造を有する。このようなパワーＭＩＳＦＥＴのドレイン電極とソース電極の間に５００Ｖ以上の電源と負荷を直列に接続し、ゲート電極１０５に制御用の信号を入力して使用する。 （もっと読む）

【課題】
形状に限定されることなく、柔軟性ないし可撓性を有し、任意の形状の各種装置を作成することが可能な素子を用いた集積装置を提供すること。
【解決手段】
回路素子が長手方向に連続的又は間欠的に形成されている素子、回路を形成する複数の領域を有する断面が長手方向に連続的又は間欠的に形成されている素子を複数複数束ね、撚り合せ、織り込み又は編み込み、接合し、組み合わせて成形加工し又は不織状に成形したことを特徴とする。 （もっと読む）

【課題】可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供する。
【解決手段】メモリ装置内のメモリ素子のセルトランジスタとして、リーク電流の極めて小さいトランジスタを用いる。さらにメモリセルの占有面積を縮小するために、ビット線とワード線とが交差する領域に、当該トランジスタのソース及びドレインが縦方向に積層されるように形成すればよい。さらにキャパシタは、当該トランジスタの上方に積層すればよい。 （もっと読む）

【課題】長期に亘って信頼性の高い横型ＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置１は、半導体基板１１上に形成された半導体層１３と、半導体層１３に溝状に形成され、その内壁が絶縁膜３１で被覆され、絶縁膜３１の内部にゲート電極３２が埋設されたトレンチ溝３０と、半導体層１３上に、トレンチ溝３０と少なくとも一部が対向配置する位置に形成されたゲート配線５１と、ゲート配線５１を挟むように半導体層１３上に形成されたソース電極５２、及びドレイン電極５３とを具備する。半導体層１３におけるオン動作時の電流経路は、ソース電極５２とドレイン電極５３の間の半導体層１３の表面領域を実質的に経由せず、上記トレンチ溝３０の側面近傍を経由する。 （もっと読む）

【課題】高度な集積化を実現した、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】チャネル形成領域を含む半導体層と、チャネル形成領域と電気的に接続するソース電極およびドレイン電極と、チャネル形成領域と重畳するゲート電極と、チャネル形成領域とゲート電極との間のゲート絶縁層と、を含み、ゲート絶縁層の側面の一部と、ソース電極またはドレイン電極の側面の一部と、は、平面方向から見て概略一致している半導体装置である。 （もっと読む）

【課題】特性が良好であって、かつ大電力用途向けの半導体装置を提供することを課題とする。
【解決手段】半導体装置、具体的には縦型トランジスタのゲート電極層の一部を、ソース電極層、ドレイン電極層およびチャネル領域となる半導体層の一部と重畳する構造にすることである。つまり、ソース電極層と、ソース電極層に接した酸化物半導体層と、酸化物半導体層に接したドレイン電極層と、一部がソース電極層、ドレイン電極層および酸化物半導体層と重畳したゲート電極層と、ゲート電極層の全ての面に接するゲート絶縁層と、を有する半導体装置を提供することである。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有するインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）

【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供する。
【解決手段】第１の島状半導体層１３７の周囲上に少なくとも一部に接して第１のゲート絶縁膜１８７が存在し、第１のゲート絶縁膜１８７に第１のゲート電極１７８の一面が接し、第１のゲート電極１７８の他面に第２のゲート絶縁膜１８７が接し、第２のゲート絶縁膜１８７に少なくとも第２の半導体層１４１が接して、第１の島状半導体層１３７の上部に配置された第１の第１導電型高濃度半導体層１６１と、第１の島状半導体層１３７の下部に配置された第２の第１導電型高濃度半導体層１６２と、第２の半導体層１４１の上部に配置された第１の第２導電型高濃度半導体層１５４と、第２の半導体層１４１の下部に配置された第２の第２導電型高濃度半導体層１５６と、を有するインバータを用いてＳＲＡＭを形成する。 （もっと読む）

【課題】ＥＳＤ保護素子が集積された回路全体の製造コストを低減する。
【解決手段】ＥＳＤ保護素子１００は、ｎチャネルＧＧＦＥＴ構造を有している。ＥＳＤ保護素子１００において、第１ｐ⁺低抵抗領域４１は、第１ｐウエル領域４の一部に、第１ｐ⁺⁺コンタクト領域５とその下の領域、ｎ⁺⁺ソース領域８とその下の領域、第１ＬＤＤ領域６とその下の領域、第１ゲート絶縁膜１２の下の領域、第２ＬＤＤ領域７とその下の領域、およびｎ⁺⁺ドレイン領域９の一部とその下の領域に設けられている。第１ｐ⁺低抵抗領域４１のｎ⁺⁺ドレイン領域９側の端部から、第１ゲート電極１３のｎ⁺⁺ドレイン領域９側の端部までの第１エクステンション距離（ＬＢＰ１）は、０〜０．３μｍの範囲内にある。ＥＳＤ保護素子１００の第１ｐ⁺低抵抗領域４１は、高耐圧デバイスの低抵抗領域と同時に形成される。 （もっと読む）

【課題】簡単なエッチングレートの管理により所望の形状のコンタクトホールを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板１０上にソース電極１１ｓ及びドレイン電極ｄを形成する工程と、ソース電極１１ｓとドレイン電極１１ｄとの間の領域を含む領域に半導体層１２を形成する工程と、半導体層１２上にゲート絶縁膜１３を形成する工程と、ゲート絶縁膜１３上にゲート電極１４を形成する工程と、ゲート電極１４をマスクとして用い、ゲート電極１４と重ならない領域のゲート絶縁膜１３及び半導体層１２をエッチングによって除去する工程と、基板１０上に感光性材料１５を形成する工程と、感光性材料１５をフォトリソグラフィ法によりパターニングしてドレイン電極１１ｄの表面の一部を露出させる孔１６を形成する工程と、孔１６及び感光性材料１５上に画素電極１８を形成する工程とを有する。 （もっと読む）

【課題】コスト低減の図れるスイッチング素子の基本構造であるＭＩＳ積層構造体およびそれらの作製方法を提供する。
【解決手段】支持基板上に、少なくとも半導体材料層〔S〕、絶縁材料層〔I〕、および導電性酸化物材料層〔M〕(照射するレーザ光を吸収し、薄膜の少なくとも一部がアモルファス相である導電性酸化物材料層)を順次成膜してMIS積層構成体を形成する成膜工程(a)と、集光した状態のレーザ光を前記導電性酸化物材料層側から照射して該導電性酸化物材料層の一部を熱変化させると共に、MIS積層構成体内部に伝播した熱により前記半導体材料層の一部を熱変化させる熱処理工程(b)と、前記MIS積層構成体の熱変化していない部分をエッチング処理で除去するエッチング処理工程(c)とによりＭＩＳ積層構造体を作製し、これに電極を設けてスイッチング素子とする。 （もっと読む）

【課題】チャネル上における高い容量、低下した供給電圧及び低下した浮遊容量を可能にする有機薄膜トランジスタを提案する。
【解決手段】本発明は、ドレイン（５４）を形成する導電要素と、前記ドレイン（５４）と離れて位置するソース（５６）を形成する導電要素と、前記ドレイン（５４）に面する表面と前記ソース（５６）に面する表面とを有するゲート（６２）を形成する導電要素と、前記ドレイン（５４）及び前記ソース（５６）と接触する半導体層（５８）と、第１に前記ゲート（６２）と前記ソース（５６）との間に、第２に前記ゲート（６２）と前記ドレイン（５４）との間に位置する誘電層（６０）であって、その厚さに依存して変化する誘電率を有する誘電層（６０）と、を備える有機トランジスタ（５０）に関連する。 （もっと読む）

【課題】ゲート長が膜厚で規定された縦型の半導体装置であって、良好な信頼性のゲート絶縁膜を備え、微細化が容易な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０の基板１１上の、チャネル領域３２に対応する領域を
除いた領域を種結晶領域として用い、チャネル領域３２を迂回する形で、
基板１１上に選択エピタキシャル成長又は固相エピタキシャル成長によってゲートとなる単結晶膜を結晶成長させる。この単結晶膜をＣＭＰで窒化膜１９の膜厚に規定し、この単結晶膜と絶縁膜からなる積層膜に、チャネルとなる任意の大きさの開口を形成する。この開口形成時にできた、単結晶膜の端面を酸化させることによりゲート酸化膜を形成する。 （もっと読む）

【課題】高いキャリア移動度と安定性を有し、容易なプロセスで作製可能な有機半導体材料及び有機デバイスを提供する。
【解決手段】下記一般式で表されるポルフィリン２量体を含む有機半導体材料、及び、ビシクロ構造を有する前駆体としてのポルフィリン２量体を溶媒に溶解した溶液を基板上に塗布し、加熱することにより、上記ポルフィリン２量体に変換する有機半導体材料の製造方法、並びに、半導体層と２以上の電極とを有する有機電子デバイスにおいて、該半導体層が上記有機半導体材料を含む有機電子デバイス。
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【課題】薄膜トランジスタ、その製造方法、並びに、それを含む有機電界発光表示装置を提供する。
【解決手段】基板と、前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディコンタクト領域を含む半導体層と、前記半導体層上に位置し、前記ボディコンタクト領域を露出させたゲート絶縁膜と、前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出された前記ボディコンタクト領域と接しているシリコン膜と、前記シリコン膜上に位置しているゲート電極と、前記ゲート電極上に位置している層間絶縁膜と、前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に接続されたソース／ドレイン電極とを含み、前記ボディコンタクト領域は前記半導体層のエッジ領域内に形成されたことを特徴とする薄膜トランジスタ、その製造方法、並びに、それを含む有機電界発光表示装置に関する。 （もっと読む）

【課題】樹脂層などのフレキシブルな層上に形成された場合であっても信頼性に優れる半導体装置の構成を提供する。
【解決手段】本発明に係る樹脂層（Ｓ）上に形成された半導体装置は、複数の下ゲート型薄膜トランジスタを含み、該半導体装置は該下ゲート型薄膜トランジスタを構成する半導体層（１７）と、第一の配線（ＧＬ１、ＧＬ２）と、第二の配線（ＳＬ）と、第一絶縁層（１５）と、ゲート絶縁膜（１９）とを少なくとも有し、該半導体層と該第一の配線と第二の配線の下部には該第一絶縁層と該ゲート絶縁膜が存在し、該半導体層と該第一の配線と第二の配線とが形成されていない箇所では、該第一絶縁層と該ゲート絶縁膜の一部が取り除かれている。該第一絶縁層と該ゲート絶縁膜の一部を取り除いたので、半導体装置に、機械的、または熱的な応力が加えられた場合であっても、当該応力が緩和され、第一絶縁層等におけるクラックの発生を低減できる。 （もっと読む）

【課題】薄膜トランジスタのオン電流及びオフ電流に係る問題点を解決する。また、高速動作が可能な薄膜トランジスタを提供する。
【解決手段】ゲート絶縁層を介してゲート電極と重畳するアクセプターとなる不純物元素を添加した半導体層と、アクセプターとなる不純物元素を添加した半導体層上に重ねて設けられたバッファ層と、バッファ層の上面と、バッファ層及びアクセプターとなる不純物元素を添加した半導体層の側面を被覆する非晶質半導体層と、一端部がバッファ層と重なり、非晶質半導体層上に設けられ、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素を添加した一対の不純物半導体層とを有し、バッファ層の膜厚が、非晶質半導体層の膜厚よりも厚い薄膜トランジスタである。 （もっと読む）

【課題】薄膜トランジスタのオン電流及びオフ電流に係る問題点を解決する。また、高速動作が可能な薄膜トランジスタを提供する。
【解決手段】ゲート絶縁層を介してゲート電極と重畳するドナーとなる不純物元素を添加した半導体層と、ドナーとなる不純物元素を添加した半導体層上に重ねて設けられたバッファ層と、バッファ層の上面と、バッファ層及びドナーとなる不純物元素を添加した半導体層の側面を被覆する非晶質半導体層と、一端部がバッファ層と重なり、非晶質半導体層上に設けられ、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素を添加した一対の不純物半導体層とを有し、バッファ層の膜厚が、非晶質半導体層の膜厚よりも厚い薄膜トランジスタである。 （もっと読む）

ナノチューブ電界効果トランジスタおよび製造方法を開示する。本方法は、開口部によって画定される導電層の領域と接触するようにするナノチューブの電気泳動堆積を含む。
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