半導体装置及びその製造方法
【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供する。
【解決手段】第１の島状半導体層１３７の周囲上に少なくとも一部に接して第１のゲート絶縁膜１８７が存在し、第１のゲート絶縁膜１８７に第１のゲート電極１７８の一面が接し、第１のゲート電極１７８の他面に第２のゲート絶縁膜１８７が接し、第２のゲート絶縁膜１８７に少なくとも第２の半導体層１４１が接して、第１の島状半導体層１３７の上部に配置された第１の第１導電型高濃度半導体層１６１と、第１の島状半導体層１３７の下部に配置された第２の第１導電型高濃度半導体層１６２と、第２の半導体層１４１の上部に配置された第１の第２導電型高濃度半導体層１５４と、第２の半導体層１４１の下部に配置された第２の第２導電型高濃度半導体層１５６と、を有するインバータを用いてＳＲＡＭを形成する。
【解決手段】第１の島状半導体層１３７の周囲上に少なくとも一部に接して第１のゲート絶縁膜１８７が存在し、第１のゲート絶縁膜１８７に第１のゲート電極１７８の一面が接し、第１のゲート電極１７８の他面に第２のゲート絶縁膜１８７が接し、第２のゲート絶縁膜１８７に少なくとも第２の半導体層１４１が接して、第１の島状半導体層１３７の上部に配置された第１の第１導電型高濃度半導体層１６１と、第１の島状半導体層１３７の下部に配置された第２の第１導電型高濃度半導体層１６２と、第２の半導体層１４１の上部に配置された第１の第２導電型高濃度半導体層１５４と、第２の半導体層１４１の下部に配置された第２の第２導電型高濃度半導体層１５６と、を有するインバータを用いてＳＲＡＭを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）。
【０００３】
インバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍とする必要がある。そのため、従来のＳＧＴを用いたＣＭＯＳインバータ回路では、２個のｐＭＯＳ ＳＧＴと、１個のｎＭＯＳ ＳＧＴで構成されている。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路は、計３個の島状半導体で構成されている。
【０００４】
インバータ二つと選択トランジスタ二つでＳＲＡＭが構成される。従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いて構成すると、４個のｐＭＯＳ ＳＧＴと、４個のｎＭＯＳ ＳＧＴで構成される。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いたＳＲＡＭは、計８個の島状半導体で構成される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、“Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ”、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１態様では、第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜に第１のゲート電極の一面が接し、該第１のゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲上に少なくとも一部に接して第３のゲート絶縁膜が存在し、第３のゲート絶縁膜に第２のゲート電極の一面が接し、該第２のゲート電極の他面に第４のゲート絶縁膜が接し、第４のゲート絶縁膜に少なくとも第４の半導体層が接して、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲上に少なくとも一部に接して第５のゲート絶縁膜が存在し、第５のゲート絶縁膜に第３のゲート電極の一部が接し、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲上に少なくとも一部に接して第６のゲート絶縁膜が存在し、第６のゲート絶縁膜に第４のゲート電極の一部が接し、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置である。
【０００８】
また、本発明の好ましい態様では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置である。
【０００９】
また、本発明の好ましい態様では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、第２の第１導電型高濃度半導体層と第２の第２導電型高濃度半導体層と第８の第２導電型高濃度半導体層との下部に配置された第５の第１導電型高濃度半導体層と、第４の第１導電型高濃度半導体層と第４の第２導電型高濃度半導体層と第６の第２導電型高濃度半導体層との下部に配置された第６の第１導電型高濃度半導体層と、第２の第２導電型高濃度半導体層と第５の第１導電型高濃度半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第８の第２導電型高濃度半導体層と第５の第１導電型高濃度半導体層とに形成された第２の半導体と金属の化合物層と、第４の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層の側壁の一部に形成された第３の半導体と金属の化合物層と、第６の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層とに形成された第４の半導体と金属の化合物層と、第１の第１導電型高濃度半導体層に形成された第５の半導体と金属の化合物層と、第１の第２導電型高濃度半導体層に形成された第６の半導体と金属の化合物層と、第３の第１導電型高濃度半導体層に形成された第７の半導体と金属の化合物層と、第３の第２導電型高濃度半導体層に形成された第８の半導体と金属の化合物層と、第５の第２導電型高濃度半導体層に形成された第９の半導体と金属の化合物層と、第７の第２導電型高濃度半導体層に形成された第１０の半導体と金属の化合物層と、第１のゲート電極と第４の半導体と金属の化合物層を接続する第１のコンタクトと、第２のゲート電極と第２の半導体と金属の化合物層を接続する第２のコンタクトと、を有することを特徴とする半導体装置である。
【００１０】
また、本発明の好ましい態様では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５のｎ＋型半導体層と、第５の島状半導体層の下部に配置された第６のｎ＋型半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７のｎ＋型半導体層と、第６の島状半導体層の下部に配置された第８のｎ＋型半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置である。
【００１１】
また、本発明の好ましい態様では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５のｎ＋型半導体層と、第５の島状半導体層の下部に配置された第６のｎ＋型半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７のｎ＋型半導体層と、第６の島状半導体層の下部に配置された第８のｎ＋型半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、第２のｐ＋型半導体層と第２のｎ＋型半導体層と第８のｎ＋型半導体層との下部に配置された第５のｐ＋型半導体層と、第４のｐ＋型半導体層と第４のｎ＋型半導体層と第６のｎ＋型半導体層との下部に配置された第６のｐ＋型半導体層と、第２のｎ＋型半導体層と第５のｐ＋型半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第８のｎ＋型半導体層と第５のｐ＋型半導体層とに形成された第２の半導体と金属の化合物層と、第４のｎ＋型半導体層と第６のｐ＋型半導体層の側壁の一部に形成された第３の半導体と金属の化合物層と、第６のｎ＋型半導体層と第６のｐ＋型半導体層とに形成された第４の半導体と金属の化合物層と、第１のｐ＋型半導体層に形成された第５の半導体と金属の化合物層と、第１のｎ＋型半導体層に形成された第６の半導体と金属の化合物層と、第３のｐ＋型半導体層に形成された第７の半導体と金属の化合物層と、第３のｎ＋型半導体層に形成された第８の半導体と金属の化合物層と、第５のｎ＋型半導体層に形成された第９の半導体と金属の化合物層と、第７のｎ＋型半導体層に形成された第１０の半導体と金属の化合物層と、第１のゲート電極と第４の半導体と金属の化合物層を接続する第１のコンタクトと、第２のゲート電極と第２の半導体と金属の化合物層を接続する第２のコンタクトと、を有することを特徴とする半導体装置である。
【００１２】
また、本発明の好ましい態様では、第２の半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ１とし、第１の島状半導体層の外周長をＷｐ１としたとき、Ｗｐ１≒２Ｗｎ１であることを特徴とする前記記載の半導体装置である。
【００１３】
また、本発明の好ましい態様では、第４の半導体層の第４のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ２とし、第３の島状半導体層の外周長をＷｐ２としたとき、Ｗｐ２≒２Ｗｎ２であることを特徴とする前記記載の半導体装置である。
【００１４】
また、本発明の好ましい態様では、第２の半導体層のチャネル長をＬｎ１とし、第１の島状半導体層のチャネル長をＬｐ１としたとき、Ｌｎ１≒Ｌｐ１であることを特徴とする前記記載の半導体装置である。
【００１５】
また、本発明の好ましい態様では、第４の半導体層のチャネル長をＬｎ２とし、第３の島状半導体層のチャネル長をＬｐ２としたとき、Ｌｎ２≒Ｌｐ２であることを特徴とする前記記載の半導体装置である。
【００１６】
また、本発明の好ましい態様では、第１のゲート絶縁膜は、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート絶縁膜は、ゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第１のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、第３のゲート絶縁膜は、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第４のゲート絶縁膜は、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
【００１７】
また、本発明の好ましい態様では、半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
【００１８】
また、本発明の好ましい態様では、第１の島状半導体層は第１の島状シリコン層であり、第３の島状半導体層は第３の島状シリコン層であり、第５の島状半導体層は第５の島状シリコン層であり、第６の島状半導体層は第６の島状シリコン層であり、第２の半導体層は第２のシリコン層であり、第４の半導体層は第４のシリコン層であり、ｎ＋型半導体層は、ｎ＋型シリコン層であり、ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とする前記記載の半導体装置である。
【００１９】
また、本発明の好ましい態様では、第１の島状シリコン層は第１のｎ型もしくはノンドープの島状シリコン層であり、第３の島状シリコン層は第３のｎ型もしくはノンドープの島状シリコン層であり、第５の島状シリコン層は第５のｐ型もしくはノンドープの島状シリコン層であり、第６の島状シリコン層は第６のｐ型もしくはノンドープの島状シリコン層であり、第２のシリコン層は第２のｐ型もしくはノンドープのシリコン層であり、第４のシリコン層は第４のｐ型もしくはノンドープのシリコン層であることを特徴とする前記記載の半導体装置である。
【発明の効果】
【００２０】
本発明では、第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜に第１のゲート電極の一面が接し、該第１のゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲上に少なくとも一部に接して第３のゲート絶縁膜が存在し、第３のゲート絶縁膜に第２のゲート電極の一面が接し、該第２のゲート電極の他面に第４のゲート絶縁膜が接し、第４のゲート絶縁膜に少なくとも第４の半導体層が接して、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲上に少なくとも一部に接して第５のゲート絶縁膜が存在し、第５のゲート絶縁膜に第３のゲート電極の一部が接し、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲上に少なくとも一部に接して第６のゲート絶縁膜が存在し、第６のゲート絶縁膜に第４のゲート電極の一部が接し、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２１】
また、本発明では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２２】
また、本発明では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、第２の第１導電型高濃度半導体層と第２の第２導電型高濃度半導体層と第８の第２導電型高濃度半導体層との下部に配置された第５の第１導電型高濃度半導体層と、第４の第１導電型高濃度半導体層と第４の第２導電型高濃度半導体層と第６の第２導電型高濃度半導体層との下部に配置された第６の第１導電型高濃度半導体層と、第２の第２導電型高濃度半導体層と第５の第１導電型高濃度半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第８の第２導電型高濃度半導体層と第５の第１導電型高濃度半導体層とに形成された第２の半導体と金属の化合物層と、第４の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層の側壁の一部に形成された第３の半導体と金属の化合物層と、第６の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層とに形成された第４の半導体と金属の化合物層と、第１の第１導電型高濃度半導体層に形成された第５の半導体と金属の化合物層と、第１の第２導電型高濃度半導体層に形成された第６の半導体と金属の化合物層と、第３の第１導電型高濃度半導体層に形成された第７の半導体と金属の化合物層と、第３の第２導電型高濃度半導体層に形成された第８の半導体と金属の化合物層と、第５の第２導電型高濃度半導体層に形成された第９の半導体と金属の化合物層と、第７の第２導電型高濃度半導体層に形成された第１０の半導体と金属の化合物層と、第１のゲート電極と第４の半導体と金属の化合物層を接続する第１のコンタクトと、第２のゲート電極と第２の半導体と金属の化合物層を接続する第２のコンタクトと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２３】
また、本発明では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５のｎ＋型半導体層と、第５の島状半導体層の下部に配置された第６のｎ＋型半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７のｎ＋型半導体層と、第６の島状半導体層の下部に配置された第８のｎ＋型半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２４】
また、本発明では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５のｎ＋型半導体層と、第５の島状半導体層の下部に配置された第６のｎ＋型半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７のｎ＋型半導体層と、第６の島状半導体層の下部に配置された第８のｎ＋型半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、第２のｐ＋型半導体層と第２のｎ＋型半導体層と第８のｎ＋型半導体層との下部に配置された第５のｐ＋型半導体層と、第４のｐ＋型半導体層と第４のｎ＋型半導体層と第６のｎ＋型半導体層との下部に配置された第６のｐ＋型半導体層と、第２のｎ＋型半導体層と第５のｐ＋型半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第８のｎ＋型半導体層と第５のｐ＋型半導体層とに形成された第２の半導体と金属の化合物層と、第４のｎ＋型半導体層と第６のｐ＋型半導体層の側壁の一部に形成された第３の半導体と金属の化合物層と、第６のｎ＋型半導体層と第６のｐ＋型半導体層とに形成された第４の半導体と金属の化合物層と、第１のｐ＋型半導体層に形成された第５の半導体と金属の化合物層と、第１のｎ＋型半導体層に形成された第６の半導体と金属の化合物層と、第３のｐ＋型半導体層に形成された第７の半導体と金属の化合物層と、第３のｎ＋型半導体層に形成された第８の半導体と金属の化合物層と、第５のｎ＋型半導体層に形成された第９の半導体と金属の化合物層と、第７のｎ＋型半導体層に形成された第１０の半導体と金属の化合物層と、第１のゲート電極と第４の半導体と金属の化合物層を接続する第１のコンタクトと、第２のゲート電極と第２の半導体と金属の化合物層を接続する第２のコンタクトと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２５】
また、本発明では、第２の半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ１とし、第１の島状半導体層の外周長をＷｐ１としたとき、Ｗｐ１≒２Ｗｎ１であることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２６】
また、本発明では、第４の半導体層の第４のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ２とし、第３の島状半導体層の外周長をＷｐ２としたとき、Ｗｐ２≒２Ｗｎ２であることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２７】
また、本発明では、第２の半導体層のチャネル長をＬｎ１とし、第１の島状半導体層のチャネル長をＬｐ１としたとき、Ｌｎ１≒Ｌｐ１であることを特徴とする前記記載の半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２８】
また、本発明では、第４の半導体層のチャネル長をＬｎ２とし、第３の島状半導体層のチャネル長をＬｐ２としたとき、Ｌｎ２≒Ｌｐ２であることを特徴とする前記記載の半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２９】
また、本発明では、第１のゲート絶縁膜は、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート絶縁膜は、ゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第１のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、第３のゲート絶縁膜は、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第４のゲート絶縁膜は、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタともにエンハンスメント型とすることができる。
【００３０】
また、本発明の好ましい態様では、半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
【図面の簡単な説明】
【００３１】
【図１】（ａ）はこの発明に係る半導体装置の平面図、（ｂ）はこの発明に係る半導体装置のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置のＹ−Ｙ’断面図である。
【図２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６６】この発明に係る半導体装置を３行３列に配置した図である。
【図６７】この発明に係る半導体装置を３行３列に配置した装置のインバータ出力端子層の図である。
【図６８】この発明に係る半導体装置を３行３列に配置した装置のトランジスタ層の図である。
【図６９】この発明に係る半導体装置を３行３列に配置した装置のコンタクト層、第１メタル層の図である。
【図７０】この発明に係る半導体装置を３行３列に配置した装置の第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層の図である。
【図７１】この発明に係る半導体装置を３行３列に配置した装置の第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層の図である。
【図７２】この発明に係る半導体装置を３行３列に配置した装置の第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層の図である。
【発明を実施するための形態】
【００３２】
この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。
【００３３】
この実施例では、第１の島状シリコン層１３７の周囲を取り囲む第１のゲート絶縁膜１８７と、第１のゲート絶縁膜１８７の周囲を取り囲む第１のゲート電極１７８と、第１のゲート電極１７８の周囲の一部を取り囲む第２のゲート絶縁膜１８７と、第２のゲート絶縁膜の周囲の一部に接する第２のシリコン層１４１と、第１の島状シリコン層１３７の上部に配置された第１のｐ＋型シリコン層１６１と、第１の島状シリコン層１３７の下部に配置された第２のｐ＋型シリコン層１６２と、第２のシリコン層１４１の上部に配置された第１のｎ＋型シリコン層１５４と、第２のシリコン層１４１の下部に配置された第２のｎ＋型シリコン層１５６と、を有する一行一列目に配置される第１のインバータ２３７と、第３の島状シリコン層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極１８１と、第２のゲート電極１８１の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４のシリコン層と、第３の島状シリコン層の上部に配置された第３のｐ＋型シリコン層と、第３の島状シリコン層の下部に配置された第４のｐ＋型シリコン層と、第４のシリコン層の上部に配置された第３のｎ＋型シリコン層と、第４のシリコン層の下部に配置された第４のｎ＋型シリコン層と、を有する二行二列目に配置される第２のインバータ２４０と、第５の島状シリコン層１３８の周囲を取り囲む第５のゲート絶縁膜１８８と、第５のゲート絶縁膜１８８の周囲を取り囲む第３のゲート電極１７９と、第５の島状シリコン層１３８の上部に配置された第５のｎ＋型シリコン層１５５と、第５の島状シリコン層１３８の下部に配置された第６のｎ＋型シリコン層１５７と、を有する一行二列目に配置される第１の選択トランジスタ２３９と、第６の島状シリコン層１３９の周囲を取り囲む第６のゲート絶縁膜１８９と、第６のゲート絶縁膜１８９の周囲を取り囲む第４のゲート電極１８０と、第６の島状シリコン層１３９の上部に配置された第７のｎ＋型シリコン層１５８と、第６の島状シリコン層１３９の下部に配置された第８のｎ＋型シリコン層１５６と、を有する二行一列目に配置される第２の選択トランジスタ２４２と、第２のｐ＋型シリコン層１６２と第２のｎ＋型シリコン層１５６と第８のｎ＋型シリコン層１５６との下部に配置された第５のｐ＋型シリコン層１４３と、第４のｐ＋型シリコン層と第４のｎ＋型シリコン層と第６のｎ＋型シリコン層１５７との下部に配置された第６のｐ＋型シリコン層１４４と、第２のｎ＋型シリコン層１５６と第５のｐ＋型シリコン層１４３の側壁の一部に形成された第１のシリコンと金属の化合物層２０４と、第８のｎ＋型シリコン層１５６と第５のｐ＋型シリコン層１４３とに形成された第２のシリコンと金属の化合物層２０１と、第４のｎ＋型シリコン層と第６のｐ＋型シリコン層１４４の側壁の一部に形成された第３のシリコンと金属の化合物層２０５と、第６のｎ＋型シリコン層１５７と第６のｐ＋型シリコン層１４４とに形成された第４のシリコンと金属の化合物層１９８と、第１のｐ＋型シリコン層１６１に形成された第５のシリコンと金属の化合物層１９７と、第１のｎ＋型シリコン層１５４に形成された第６のシリコンと金属の化合物層１９６と、第３のｐ＋型シリコン層に形成された第７のシリコンと金属の化合物層と、第３のｎ＋型シリコン層に形成された第８のシリコンと金属の化合物層と、第５のｎ＋型シリコン層１５５に形成された第９のシリコンと金属の化合物層１９９と、第７のｎ＋型シリコン層１５８に形成された第１０のシリコンと金属の化合物層２００と、第１のゲート電極１７８と第４のシリコンと金属の化合物層１９８を接続する第１のコンタクト２０９と、第２のゲート電極１８１と第２のシリコンと金属の化合物層２０１を接続する第２のコンタクト２１０と、を有することを特徴とする半導体装置である。
【００３４】
第５のシリコンと金属の化合物層１９７上には、コンタクト２２１が形成される。第６のシリコンと金属の化合物層１９６上には、コンタクト２２０が形成される。第７のシリコンと金属の化合物層上には、コンタクト２２６が形成される。第８のシリコンと金属の化合物層上には、コンタクト２２７が形成される。第９のシリコンと金属の化合物層１９９上には、コンタクト２２２が形成される。第１０のシリコンと金属の化合物層２００上には、コンタクト２２５が形成される。第３のゲート電極１７９上には、コンタクト２２３が形成される。第４のゲート電極１８０上には、コンタクト２２４が形成される。
【００３５】
コンタクト２２０上には、第１メタル２２８が形成される。コンタクト２２１上には、第１メタル２２９が形成される。コンタクト２２２上には、第１メタル２３０が形成される。コンタクト２２３上には、第１メタル２３１が形成される。コンタクト２２４上には、第１メタル２３２が形成される。コンタクト２２５上には、第１メタル２３３が形成される。コンタクト２２６上には、第１メタル２３４が形成される。コンタクト２２７上には、第１メタル２３５が形成される。以上により、ＳＲＡＭメモリセルが形成される。
【００３６】
第２のシリコン層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ１とし、第１の島状シリコン層の外周長をＷｐ１としたとき、Ｗｐ１≒２Ｗｎ１とすることにより、ｐＭＯＳトランジスタのゲート幅をｎＭＯＳトランジスタのゲート幅の二倍とすることができる。また、このとき、第２のシリコン層のチャネル長をＬｎ１とし、第１の島状シリコン層のチャネル長をＬｐ１としたとき、Ｌｎ１≒Ｌｐ１であることが好ましい。
【００３７】
第４のシリコン層の第４のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ２とし、第３の島状シリコン層の外周長をＷｐ２としたとき、Ｗｐ２≒２Ｗｎ２とすることにより、ｐＭＯＳトランジスタのゲート幅をｎＭＯＳトランジスタのゲート幅の二倍とすることができる。また、このとき、第４のシリコン層のチャネル長をＬｎ２とし、第３の島状シリコン層のチャネル長をＬｐ２としたとき、Ｌｎ２≒Ｌｐ２であることが好ましい。
【００３８】
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図６５を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図６５は、この発明に係る半導体装置の製造例を示している。
（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。
【００３９】
図２を参照して、酸化膜１０１上に形成されたｐ型もしくはノンドープのシリコン層１０３に、ボロンを注入し、ｐ＋型シリコン層１０２を形成する。
【００４０】
図３を参照して、ｎ型のシリコン層を形成するためのレジスト１０４を形成する。ノンドープを用いる場合、この工程は不要である。
【００４１】
図４を参照して、リンを注入し、ｎ型もしくはノンドープのシリコン層１０５、１０６を形成する。ノンドープを用いる場合、この工程は不要である。
【００４２】
図５を参照して、レジスト１０４を剥離し、熱処理を行う。ノンドープを用いる場合、この工程は不要である。
【００４３】
図６を参照して、酸化膜１０７を堆積し、窒化膜１０８を堆積する。
【００４４】
図７を参照して、島状シリコン層形成のためのレジスト１０９、１１０、１１１、１１２を形成する。
【００４５】
図８を参照して、窒化膜１０８、酸化膜１０７をエッチングし、窒化膜１１３、１１４、１１５、１１６、酸化膜１１７、１１８、１１９を形成する。
【００４６】
図９を参照して、レジスト１０９、１１０、１１１、１１２を剥離する。
【００４７】
図１０を参照して、酸化膜１２１を堆積する。
【００４８】
図１１を参照して、酸化膜１２１をエッチングし、酸化膜サイドウォール１２２、１２３、１２４、１２５を形成する。
【００４９】
図１２を参照して、窒化膜１２６を堆積する。
【００５０】
図１３を参照して、窒化膜１２６をエッチングし、窒化膜サイドウォール１２７、１２８、１２９、１３０を形成する。
【００５１】
図１４を参照して、レジスト１３１、１３２、１３３、１３４を形成する。
【００５２】
図１５を参照して、窒化膜サイドウォール１２７、１２８、１２９、１３０をエッチングし、第２のシリコン層を形成するための窒化膜ハードマスク１２７、１３０を形成する。
【００５３】
図１６を参照して、酸化膜サイドウォール１２２、１２３、１２４、１２５をエッチングする。
【００５４】
図１７を参照して、レジスト１３１、１３２、１３３、１３４を剥離する。
【００５５】
図１８を参照して、拡散層配線のためのレジスト１３５、１３６を形成する。
【００５６】
図１９を参照して、シリコンをエッチングし、拡散層配線部を形成する。
【００５７】
図２０を参照して、レジスト１３５、１３６を剥離する。
【００５８】
図２１を参照して、酸化膜サイドウォール１２２、１２３、１２４、１２５をエッチングする。
【００５９】
図２２を参照して、シリコンをエッチングし、第１の島状シリコン層１３７、第５の島状シリコン層１３８、第６の島状シリコン層１３９、第３の島状シリコン層１４０、第２のシリコン層１４１、第４のシリコン層１４２、ｐ＋型シリコン層１４３、１４４を形成する。
【００６０】
図２３を参照して、窒化膜１１３、１１４、１１５、１１６、酸化膜１１７、１１８、１１９を剥離する。
【００６１】
図２４を参照して、窒化膜１４５を堆積する。
【００６２】
図２５を参照して、窒化膜をエッチングし、後のイオン注入時にチャネルを保護するための窒化膜サイドウォール１４６、１４７、１４８、１４９、１５０、１５１を形成する。
【００６３】
図２６を参照して、ｎ＋型シリコン層形成のためのレジスト１５２、１５３を形成する。
【００６４】
図２７を参照して、砒素を注入し、第１のｎ＋型シリコン層１５４と、第２のｎ＋型シリコン層１５６と、第３のｎ＋型シリコン層１５９と、第４のｎ＋型シリコン層１５７と、第５のｎ＋型シリコン層１５５と、第６のｎ＋型シリコン層１５７と、第７のｎ＋型シリコン層１５８と、第８のｎ＋型シリコン層１５６と、を形成する。
【００６５】
図２８を参照して、レジスト１５２、１５３を剥離する。
【００６６】
図２９を参照して、ｐ＋型シリコン層形成のためのレジスト１６０を形成する。
【００６７】
図３０を参照して、ボロンを注入し、第１のｐ＋型シリコン層１６１と、第２のｐ＋型シリコン層１６２と、第３のｐ＋型シリコン層１６３と、第４のｐ＋型シリコン層１６４と、を形成する。
【００６８】
図３１を参照して、レジスト１５２、１５３を剥離し、熱処理を行う。
【００６９】
図３２を参照して、酸化膜１６５を堆積し、平坦化し、エッチバックを行い、第１のｎ＋型シリコン層１５４と、第３のｎ＋型シリコン層１５９と、第５のｎ＋型シリコン層１５５と、第７のｎ＋型シリコン層１５８と、第８のｎ＋型シリコン層１５６と、第１のｐ＋型シリコン層１６１と、第３のｐ＋型シリコン層１６３と、を露出する。
【００７０】
図３３を参照して、ゲート部を形成するためのレジスト１６６を形成する。
【００７１】
図３４を参照して、ゲート部の酸化膜をエッチングする。
【００７２】
図３５を参照して、レジスト１５２、１５３を剥離する。
【００７３】
図３６を参照して、窒化膜１４８、１４９、１５０、１５１をエッチングする。
【００７４】
図３７を参照して、ｈｉｇｈ−Ｋ膜１６７を堆積し、ＴｉＮといった金属１６８を堆積する。
【００７５】
図３８を参照して、窒化膜１６９を堆積する。
【００７６】
図３９を参照して、ゲートパットのためのレジスト１７０、１７１、１７２、１７３を形成する。
【００７７】
図４０を参照して、窒化膜１６９をエッチングし、窒化膜ハードマスク１７４、１７５、１７６、１７７を形成する。
【００７８】
図４１を参照して、レジスト１７０、１７１、１７２、１７３を剥離する。
【００７９】
図４２を参照して、金属１６８をエッチングし、ゲート電極１７８、１７９、１８０、１８１を形成する。
【００８０】
図４３を参照して、窒化膜１８２を堆積する。
【００８１】
図４４を参照して、窒化膜１８２をエッチングし、窒化膜サイドウォール１８３、１８４、１８５、１８６を形成する。
【００８２】
図４５を参照して、ｈｉｇｈ−Ｋ膜をエッチングし、ｈｉｇｈ−Ｋ膜１８７、１８８、１８９、１９０を形成する。
【００８３】
図４６を参照して、酸化膜をエッチングするためのレジスト１９１、１９２、１９３、１９４を形成する。
【００８４】
図４７を参照して、酸化膜１６５をドライエッチングする。
【００８５】
図４８を参照して、レジスト１９１、１９２、１９３、１９４を剥離する。
【００８６】
図４９を参照して、酸化膜１６５をウエットエッチングする。
【００８７】
図５０を参照して、窒化膜１９５を堆積する。
【００８８】
図５１を参照して、窒化膜１９５をエッチングし、窒化膜サイドウォール１９５を形成する。
【００８９】
図５２を参照して、酸化膜１６５をドライエッチングする。
【００９０】
図５３を参照して、酸化膜１６５をウエットエッチングし、窒化膜１４６、１４７を露出する。
【００９１】
図５４を参照して、窒化膜１９５をエッチングし、窒化膜１４６、１４７の一部をエッチングし、ｎ＋型シリコン層１５６及びｐ＋型シリコン層１４３の側壁の一部、ｎ＋シリコン層１５７及びｐ＋型シリコン層１４４の側壁の一部を露出する。
【００９２】
図５５を参照して、ニッケルやコバルトといった金属を堆積し、熱処理を行い、未反応の金属膜を除去することにより、第２のｎ＋型シリコン層１５６と第５のｐ＋型シリコン層１４３の側壁の一部に形成された第１のシリコンと金属の化合物層２０４と、第８のｎ＋型シリコン層１５６と第５のｐ＋型シリコン層１４３とに形成された第２のシリコンと金属の化合物層２０１と、第４のｎ＋型シリコン層と第６のｐ＋型シリコン層１４４の側壁の一部に形成された第３のシリコンと金属の化合物層２０５と、第６のｎ＋型シリコン層１５７と第６のｐ＋型シリコン層１４４とに形成された第４のシリコンと金属の化合物層１９８と、第１のｐ＋型シリコン層１６１に形成された第５のシリコンと金属の化合物層１９７と、第１のｎ＋型シリコン層１５４に形成された第６のシリコンと金属の化合物層１９６と、第３のｐ＋型シリコン層１６３に形成された第７のシリコンと金属の化合物層２０２と、第３のｎ＋型シリコン層１５９に形成された第８のシリコンと金属の化合物層２０３と、第５のｎ＋型シリコン層１５５に形成された第９のシリコンと金属の化合物層１９９と、第７のｎ＋型シリコン層１５８に形成された第１０のシリコンと金属の化合物層２００と、が形成される。
【００９３】
図５６を参照して、酸化膜といった層間膜２０６を形成する。
【００９４】
図５７を参照して、ゲート電極１７８と、第４のシリコンと金属の化合物層１９８と接するようにコンタクト孔２０７を形成し、ゲート電極１８１と、第２のシリコンと金属の化合物層２０１と接するようにコンタクト孔２０８を形成する。
【００９５】
図５８を参照して、タングステンといった金属を堆積し、コンタクト２０９、２１０を形成する。
【００９６】
図５９を参照して、層間膜２１１を堆積する。
【００９７】
図６０を参照して、ゲート電極１７９上にコンタクト孔２１２を形成し、ゲート電極１８０上にコンタクト孔２１３を形成する。
【００９８】
図６１を参照して、第６のシリコンと金属の化合物層１９６上にコンタクト孔２１４を形成し、第８のシリコンと金属の化合物層２０３上にコンタクト孔２１５を形成する。
【００９９】
図６２を参照して、第５のシリコンと金属の化合物層１９７、第９のシリコンと金属の化合物層１９９、第１０のシリコンと金属の化合物層２００、第７のシリコンと金属の化合物層２０２上にそれぞれ、コンタクト孔２１６、２１７、２１８、２１９を形成する。
【０１００】
図６３を参照して、タングステンといった金属を堆積し、コンタクト２２０、２２１、２２２、２２３、２２４、２２５、２２６、２２７を形成する。
【０１０１】
図６４を参照して、コンタクト上に、第１メタル２２８、２２９、２３０、２３１、２３２、２３３、２３４、２３５を形成する。
【０１０２】
図６５を参照して、層間膜２３６を形成する。以上により、ＳＲＡＭメモリセルが形成される。
【０１０３】
以下に、この発明に係る半導体装置を３行３列に配置したものの一例を図６６〜図７２を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図６６はこの発明に係る半導体装置を３行３列に配置したものを示している。図６７はインバータ出力端子層を示している。図６８はトランジスタ層を示している。図６９はコンタクト層、第１メタル層を示している。図７０は第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層を示している。図７１は第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層を示している。図７２は第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層を示している。
【０１０４】
１行１列目にはインバータ３１９が配置される。１行２列目には選択トランジスタ３３７が配置される。２行１列目には選択トランジスタ３４０が配置される。２行２列目にはインバータ３２２が配置される。インバータ３１９と選択トランジスタ３４０は出力端子３０１で接続される。インバータ３２２と選択トランジスタ３３７は出力端子３０２で接続される。インバータ３１９の入力端子３５５は、コンタクト３７４を介して出力端子３０２と接続される。インバータ３２２の入力端子３５８は、コンタクト３７３を介して出力端子３０１と接続される。
【０１０５】
１行４列目にはインバータ３２０が配置される。１行３列目には選択トランジスタ３３８が配置される。２行４列目には選択トランジスタ３４１が配置される。２行３列目にはインバータ３２３が配置される。インバータ３２３と選択トランジスタ３３８は出力端子３０３で接続される。インバータ３２０と選択トランジスタ３４１は出力端子３０４で接続される。インバータ３２３の入力端子３５９は、コンタクト３７６を介して出力端子３０４と接続される。インバータ３２０の入力端子３５６は、コンタクト３７５を介して出力端子３０３と接続される。
【０１０６】
１行５列目にはインバータ３２１が配置される。１行６列目には選択トランジスタ３３９が配置される。２行５列目には選択トランジスタ３４２が配置される。２行６列目にはインバータ３２４が配置される。インバータ３２１と選択トランジスタ３４２は出力端子３０５で接続される。インバータ３２４と選択トランジスタ３３９は出力端子３０６で接続される。インバータ３２１の入力端子３５７は、コンタクト３７８を介して出力端子３０６と接続される。インバータ３２４の入力端子３６０は、コンタクト３７７を介して出力端子３０５と接続される。
【０１０７】
選択トランジスタ３４０はゲート電極３９３を有する。選択トランジスタ３３７と選択トランジスタ３３８はゲート電極３９１を有する。選択トランジスタ３４１と選択トランジスタ３４２はゲート電極３９４を有する。選択トランジスタ３３９はゲート電極３９２を有する。
【０１０８】
３行２列目にはインバータ３２５が配置される。３行１列目には選択トランジスタ３４３が配置される。４行２列目には選択トランジスタ３４６が配置される。４行１列目にはインバータ３２８が配置される。インバータ３２８と選択トランジスタ３４３は出力端子３０７で接続される。インバータ３２５と選択トランジスタ３４６は出力端子３０８で接続される。インバータ３２８の入力端子３６４は、コンタクト３８０を介して出力端子３０８と接続される。インバータ３２５の入力端子３６１は、コンタクト３７９を介して出力端子３０７と接続される。
【０１０９】
３行３列目にはインバータ３２６が配置される。３行４列目には選択トランジスタ３４４が配置される。４行３列目には選択トランジスタ３４７が配置される。４行４列目にはインバータ３２９が配置される。インバータ３２６と選択トランジスタ３４７は出力端子３０９で接続される。インバータ３２９と選択トランジスタ３４４は出力端子３１０で接続される。インバータ３２６の入力端子３６２は、コンタクト３８２を介して出力端子３１０と接続される。インバータ３２９の入力端子３６５は、コンタクト３８１を介して出力端子３０９と接続される。
【０１１０】
３行６列目にはインバータ３２７が配置される。３行５列目には選択トランジスタ３４５が配置される。４行６列目には選択トランジスタ３４８が配置される。４行５列目にはインバータ３３０が配置される。インバータ３３０と選択トランジスタ３４５は出力端子３１１で接続される。インバータ３２７と選択トランジスタ３４８は出力端子３１２で接続される。インバータ３３０の入力端子３６６は、コンタクト３８４を介して出力端子３１２と接続される。インバータ３２７の入力端子３６３は、コンタクト３８３を介して出力端子３１１と接続される。
【０１１１】
選択トランジスタ３４３はゲート電極３９５を有する。選択トランジスタ３４６と選択トランジスタ３４７はゲート電極３９７を有する。選択トランジスタ３４４と選択トランジスタ３４５はゲート電極３９６を有する。選択トランジスタ３４８はゲート電極３９８を有する。
【０１１２】
５行１列目にはインバータ３３１が配置される。５行２列目には選択トランジスタ３４９が配置される。６行１列目には選択トランジスタ３５２が配置される。６行２列目にはインバータ３３４が配置される。インバータ３３１と選択トランジスタ３５２は出力端子３１３で接続される。インバータ３３４と選択トランジスタ３４９は出力端子３１４で接続される。インバータ３３１の入力端子３６７は、コンタクト３８６を介して出力端子３１４と接続される。インバータ３３４の入力端子３７０は、コンタクト３８５を介して出力端子３１３と接続される。
【０１１３】
５行４列目にはインバータ３３２が配置される。５行３列目には選択トランジスタ３５０が配置される。６行４列目には選択トランジスタ３５３が配置される。６行３列目にはインバータ３３５が配置される。インバータ３３５と選択トランジスタ３５０は出力端子３１５で接続される。インバータ３３２と選択トランジスタ３５３は出力端子３１６で接続される。インバータ３３５の入力端子３７１は、コンタクト３８８を介して出力端子３１６と接続される。インバータ３３２の入力端子３６８は、コンタクト３８７を介して出力端子３１５と接続される。
【０１１４】
５行５列目にはインバータ３３３が配置される。５行６列目には選択トランジスタ３５１が配置される。６行５列目には選択トランジスタ３５４が配置される。６行６列目にはインバータ３３６が配置される。インバータ３３３と選択トランジスタ３５４は出力端子３１７で接続される。インバータ３３６と選択トランジスタ３５１は出力端子３１８で接続される。インバータ３３３の入力端子３６９は、コンタクト３９０を介して出力端子３１８と接続される。インバータ３３６の入力端子３７２は、コンタクト３８９を介して出力端子３１７と接続される。
【０１１５】
選択トランジスタ３５２はゲート電極４０１を有する。選択トランジスタ３４９と選択トランジスタ３５０はゲート電極３９９を有する。選択トランジスタ３５３と選択トランジスタ３５４はゲート電極４０２を有する。選択トランジスタ３５１はゲート電極４００を有する。
【０１１６】
インバータ３１９のｎＭＯＳトランジスタ上にコンタクト４０３が配置され、インバータ３１９のｐＭＯＳトランジスタ上にコンタクト４０４が配置され、選択トランジスタ３４０上にコンタクト４１２が配置され、インバータ３２２のｎＭＯＳトランジスタ上にコンタクト４１４が配置され、インバータ３２２のｐＭＯＳトランジスタ上にコンタクト４１３が配置され、選択トランジスタ３３７上にコンタクト４０５が配置され、インバータ３２３のｎＭＯＳトランジスタ上にコンタクト４１４が配置され、インバータ３２３のｐＭＯＳトランジスタ上にコンタクト４１５が配置され、選択トランジスタ３３８上にコンタクト４０７が配置され、インバータ３２０のｎＭＯＳトランジスタ上にコンタクト４０９が配置され、インバータ３２０のｐＭＯＳトランジスタ上にコンタクト４０８が配置され、選択トランジスタ３４１上にコンタクト４１６が配置され、インバータ３２１のｎＭＯＳトランジスタ上にコンタクト４０９が配置され、インバータ３２１のｐＭＯＳトランジスタ上にコンタクト４１０が配置され、選択トランジスタ３４２上にコンタクト４１８が配置され、インバータ３２４のｎＭＯＳトランジスタ上にコンタクト４２０が配置され、インバータ３２４のｐＭＯＳトランジスタ上にコンタクト４１９が配置され、選択トランジスタ３３９上にコンタクト４１１が配置され、ゲート電極３９１上にコンタクト４０６が配置され、ゲート電極３９４上にコンタクト４１７が配置され、インバータ３２８のｎＭＯＳトランジスタ上にコンタクト４３０が配置され、インバータ３２８のｐＭＯＳトランジスタ上にコンタクト４３１が配置され、選択トランジスタ３４３上にコンタクト４２１が配置され、インバータ３２５のｎＭＯＳトランジスタ上にコンタクト４２３が配置され、インバータ３２５のｐＭＯＳトランジスタ上にコンタクト４２２が配置され、選択トランジスタ３４６上にコンタクト４３２が配置され、インバータ３２６のｎＭＯＳトランジスタ上にコンタクト４２３が配置され、インバータ３２６のｐＭＯＳトランジスタ上にコンタクト４２４が配置され、選択トランジスタ３４７上にコンタクト４３４が配置され、インバータ３２９のｎＭＯＳトランジスタ上にコンタクト４３６が配置され、インバータ３２９のｐＭＯＳトランジスタ上にコンタクト４３５が配置され、選択トランジスタ３４４上にコンタクト４２５が配置され、インバータ３３０のｎＭＯＳトランジスタ上にコンタクト４３６が配置され、インバータ３３０のｐＭＯＳトランジスタ上にコンタクト４３７が配置され、選択トランジスタ３４５上にコンタクト４２７が配置され、インバータ３２７のｎＭＯＳトランジスタ上にコンタクト４２９が配置され、インバータ３２７のｐＭＯＳトランジスタ上にコンタクト４２８が配置され、選択トランジスタ３４８上にコンタクト４３８が配置され、ゲート電極３９７上にコンタクト４３３が配置され、ゲート電極３９６上にコンタクト４２６が配置され、インバータ３３１のｎＭＯＳトランジスタ上にコンタクト４３９が配置され、インバータ３３１のｐＭＯＳトランジスタ上にコンタクト４４０が配置され、選択トランジスタ３５２上にコンタクト４４８が配置され、インバータ３３４のｎＭＯＳトランジスタ上にコンタクト４５０が配置され、インバータ３３４のｐＭＯＳトランジスタ上にコンタクト４４９が配置され、選択トランジスタ３４９上にコンタクト４４１が配置され、インバータ３３５のｎＭＯＳトランジスタ上にコンタクト４５０が配置され、インバータ３３５のｐＭＯＳトランジスタ上にコンタクト４５１が配置され、選択トランジスタ３５０上にコンタクト４４３が配置され、インバータ３３２のｎＭＯＳトランジスタ上にコンタクト４４５が配置され、インバータ３３２のｐＭＯＳトランジスタ上にコンタクト４４４が配置され、選択トランジスタ３５３上にコンタクト４５２が配置され、インバータ３３３のｎＭＯＳトランジスタ上にコンタクト４４５が配置され、インバータ３３３のｐＭＯＳトランジスタ上にコンタクト４４６が配置され、選択トランジスタ３５４上にコンタクト４５４が配置され、インバータ３３６のｎＭＯＳトランジスタ上にコンタクト４５６が配置され、インバータ３３６のｐＭＯＳトランジスタ上にコンタクト４５５が配置され、選択トランジスタ３５１上にコンタクト４４７が配置され、ゲート電極３９９上にコンタクト４４２が配置され、ゲート電極４０２上にコンタクト４５３が配置される。
【０１１７】
コンタクト４０３に第１メタル４５７が接続され、コンタクト４０４に第１メタル４５８が接続され、コンタクト４０５に第１メタル４５９が接続され、コンタクト４０６に第１メタル４６０が接続され、コンタクト４０７に第１メタル４６１が接続され、コンタクト４０８に第１メタル４６２が接続され、コンタクト４０９に第１メタル４６３が接続され、コンタクト４１０に第１メタル４６４が接続され、コンタクト４１１に第１メタル４６５が接続され、コンタクト４１２、４２１に第１メタル４６６が接続され、コンタクト４１３、４２２に第１メタル４６７が接続され、コンタクト４１４、４２３に第１メタル４６８が接続され、コンタクト４１５、４２４に第１メタル４６９が接続され、コンタクト４１６、４２５に第１メタル４７０が接続され、コンタクト４１７に第１メタル４７１が接続され、コンタクト４２６に第１メタル４７２が接続され、コンタクト４１８、４２７に第１メタル４７３が接続され、コンタクト４１９、４２８に第１メタル４７４が接続され、コンタクト４２０、４２９に第１メタル４７５が接続され、コンタクト４３０、４３９に第１メタル４７６が接続され、コンタクト４３１、４４０に第１メタル４７７が接続され、コンタクト４３２、４４１に第１メタル４７８が接続され、コンタクト４３３に第１メタル４７９が接続され、コンタクト４４２に第１メタル４８０が接続され、コンタクト４３４、４４３に第１メタル４８１が接続され、コンタクト４３５、４４４に第１メタル４８２が接続され、コンタクト４３６、４４５に第１メタル４８３が接続され、コンタクト４３７、４４６に第１メタル４８４が接続され、コンタクト４３８、４４７に第１メタル４８５が接続され、コンタクト４４８に第１メタル４８６が接続され、コンタクト４４９に第１メタル４８７が接続され、コンタクト４５０に第１メタル４８８が接続され、コンタクト４５１に第１メタル４８９が接続され、コンタクト４５２に第１メタル４９０が接続され、コンタクト４５３に第１メタル４９１が接続され、コンタクト４５４に第１メタル４９２が接続され、コンタクト４５５に第１メタル４９３が接続され、コンタクト４５６に第１メタル４９４が接続される。
【０１１８】
第１メタル４６０上に第１ビア４９５が配置され、第１メタル４７１上に第１ビア４９６が配置され、第１メタル４６６上に第１ビア４９７が配置され、第１メタル４６７上に第１ビア４９８が配置され、第１メタル４６８上に第１ビア４９９が配置され、第１メタル４６９上に第１ビア５００が配置され、第１メタル４７０上に第１ビア５０１が配置され、第１メタル４７３上に第１ビア５０２が配置され、第１メタル４７４上に第１ビア５０３が配置され、第１メタル４７９上に第１ビア５０５が配置され、第１メタル４７２上に第１ビア５０４が配置され、第１メタル４７７上に第１ビア５０６が配置され、第１メタル４７８上に第１ビア５０７が配置され、第１メタル４８１上に第１ビア５０８が配置され、第１メタル４８２上に第１ビア５０９が配置され、第１メタル４８３上に第１ビア５１０が配置され、第１メタル４８４上に第１ビア５１１が配置され、第１メタル４８５上に第１ビア５１２が配置され、第１メタル４８０上に第１ビア５１３が配置され、第１メタル４９１上に第１ビア５１４が配置され、第１ビア４９５、４９６に第２メタル５１５が接続され、第１ビア４９７に第２メタル５１６が接続され、第１ビア４９８に第２メタル５１７が接続され、第１ビア４９９に第２メタル５１８が接続され、第１ビア５００に第２メタル５１９が接続され、第１ビア５０１に第２メタル５２０が接続され、第１ビア５０２に第２メタル５２１が接続され、第１ビア５０３に第２メタル５２２が接続され、第１ビア５０５、５０４に第２メタル５２３が接続され、第１ビア５０６に第２メタル５２４が接続され、第１ビア５０７に第２メタル５２５が接続され、第１ビア５０８に第２メタル５２６が接続され、第１ビア５０９に第２メタル５２７が接続され、第１ビア５１０に第２メタル５２８が接続され、第１ビア５１１に第２メタル５２９が接続され、第１ビア５１２に第２メタル５３０が接続され、第１ビア５１３、５１４に第２メタル５３１が接続される。
【０１１９】
第２メタル５１６上に第２ビア５３２が配置され、第２メタル５１７上に第２ビア５３３が配置され、第２メタル５１８上に第２ビア５３４が配置され、第２メタル５１９上に第２ビア５３５が配置され、第２メタル５２０上に第２ビア５３６が配置され、第２メタル５２１上に第２ビア５３７が配置され、第２メタル５２２上に第２ビア５３８が配置され、第２メタル５２４上に第２ビア５３９が配置され、第２メタル５２５上に第２ビア５４０が配置され、第２メタル５２６上に第２ビア５４１が配置され、第２メタル５２７上に第２ビア５４２が配置され、第２メタル５２８上に第２ビア５４３が配置され、第２メタル５２９上に第２ビア５４４が配置され、第２メタル５３０上に第２ビア５４５が配置され、第２ビア５３４に第３メタル５４６が接続され、第２ビア５３２に第３メタル５４９が接続され、第２ビア５３６に第３メタル５５０が接続され、第２ビア５３７に第３メタル５５１が接続され、第２ビア５３３、５３５、５３８、５３９、５４２、５４４に第３メタル５４７が接続され、第２ビア５４０に第３メタル５５２が接続され、第２ビア５４１に第３メタル５５３が接続され、第２ビア５４５に第３メタル５５４が接続され、第２ビア５４３に第３メタル５４８が接続される。
【０１２０】
第３メタル５４９上に第３ビア５６１が配置され、第３メタル５５０上に第３ビア５６４が配置され、第３メタル５５１上に第３ビア５６５が配置され、第３メタル５５２上に第３ビア５６２が配置され、第３メタル５５３上に第３ビア５６３が配置され、第３メタル５５４上に第３ビア５６６が配置され、第３ビア５６１に第４メタル５５５が接続され、第３ビア５６２に第４メタル５５６が接続され、第３ビア５６３に第４メタル５５７が接続され、第３ビア５６４に第４メタル５５８が接続され、第３ビア５６５に第４メタル５５９が接続され、第３ビア５６６に第４メタル５６０が接続される。
【符号の説明】
【０１２１】
１０１．酸化膜
１０２．ｐ＋型シリコン層
１０３．ｐ型もしくはノンドープのシリコン層
１０４．レジスト
１０５．ｎ型もしくはノンドープのシリコン層
１０６．ｎ型もしくはノンドープのシリコン層
１０７．酸化膜
１０８．窒化膜
１０９〜１１２．レジスト
１１３〜１１６．窒化膜
１１７〜１１９．酸化膜
１２１．酸化膜
１２２〜１２５．酸化膜サイドウォール
１２６．窒化膜
１２７．窒化膜サイドウォール、窒化膜ハードマスク
１２８〜１２９．窒化膜サイドウォール
１３０．窒化膜サイドウォール、窒化膜ハードマスク
１３１〜１３６．レジスト
１３７．第１の島状シリコン層
１３８．第５の島状シリコン層
１３９．第６の島状シリコン層
１４０．第３の島状シリコン層
１４１．第２のシリコン層
１４２．第４のシリコン層
１４３〜１４４．ｐ＋型シリコン層
１４５．窒化膜
１４６〜１５１．窒化膜サイドウォール
１５２〜１５３．レジスト
１５４〜１５９．ｎ＋型シリコン層
１６０．レジスト
１６１〜１６４．ｐ＋型シリコン層
１６５．酸化膜
１６６．レジスト
１６７．ｈｉｇｈ−Ｋ膜
１６８．金属
１６９．窒化膜
１７０〜１７３．レジスト
１７４〜１７７．窒化膜ハードマスク
１７８〜１８１．ゲート電極
１８２．窒化膜
１８３〜１８６．窒化膜サイドウォール
１８７〜１９０．ゲート絶縁膜、ｈｉｇｈ−Ｋ膜
１９１〜１９４．レジスト
１９５．窒化膜、窒化膜サイドウォール
１９６〜２０５．シリコンと金属の化合物層
２０６．層間膜
２０７〜２０８．コンタクト孔
２０９〜２１０．コンタクト
２１１．層間膜
２１２〜２１９．コンタクト孔
２２０〜２２７．コンタクト
２２８〜２３５．第１メタル
２３６．層間膜
２３７．第１のインバータ
２３９．第１の選択トランジスタ
２４０．第２のインバータ
２４２．第２の選択トランジスタ
３０１〜３１８．出力端子
３１９〜３３６．インバータ
３３７〜３５４．選択トランジスタ
３５５〜３７２．入力端子
３７３〜３９０．コンタクト
３９１〜４０２．ゲート電極
４０３〜４５６．コンタクト
４５７〜４９４．第１メタル
４９５〜５１４．第１ビア
５１５〜５３１．第２メタル
５３２〜５４５．第２ビア
５４６〜５５４．第３メタル
５５５〜５６０．第４メタル
５６１〜５６６．第３ビア
【技術分野】
【０００１】
この発明は半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）。
【０００３】
インバータは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタで構成される。ホールの移動度は電子の移動度の半分であるので、インバータ回路において、ｐＭＯＳトランジスタのゲート幅は、ｎＭＯＳトランジスタのゲート幅の二倍とする必要がある。そのため、従来のＳＧＴを用いたＣＭＯＳインバータ回路では、２個のｐＭＯＳ ＳＧＴと、１個のｎＭＯＳ ＳＧＴで構成されている。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路は、計３個の島状半導体で構成されている。
【０００４】
インバータ二つと選択トランジスタ二つでＳＲＡＭが構成される。従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いて構成すると、４個のｐＭＯＳ ＳＧＴと、４個のｎＭＯＳ ＳＧＴで構成される。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いたＳＲＡＭは、計８個の島状半導体で構成される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、“Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ”、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１態様では、第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜に第１のゲート電極の一面が接し、該第１のゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲上に少なくとも一部に接して第３のゲート絶縁膜が存在し、第３のゲート絶縁膜に第２のゲート電極の一面が接し、該第２のゲート電極の他面に第４のゲート絶縁膜が接し、第４のゲート絶縁膜に少なくとも第４の半導体層が接して、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲上に少なくとも一部に接して第５のゲート絶縁膜が存在し、第５のゲート絶縁膜に第３のゲート電極の一部が接し、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲上に少なくとも一部に接して第６のゲート絶縁膜が存在し、第６のゲート絶縁膜に第４のゲート電極の一部が接し、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置である。
【０００８】
また、本発明の好ましい態様では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置である。
【０００９】
また、本発明の好ましい態様では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、第２の第１導電型高濃度半導体層と第２の第２導電型高濃度半導体層と第８の第２導電型高濃度半導体層との下部に配置された第５の第１導電型高濃度半導体層と、第４の第１導電型高濃度半導体層と第４の第２導電型高濃度半導体層と第６の第２導電型高濃度半導体層との下部に配置された第６の第１導電型高濃度半導体層と、第２の第２導電型高濃度半導体層と第５の第１導電型高濃度半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第８の第２導電型高濃度半導体層と第５の第１導電型高濃度半導体層とに形成された第２の半導体と金属の化合物層と、第４の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層の側壁の一部に形成された第３の半導体と金属の化合物層と、第６の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層とに形成された第４の半導体と金属の化合物層と、第１の第１導電型高濃度半導体層に形成された第５の半導体と金属の化合物層と、第１の第２導電型高濃度半導体層に形成された第６の半導体と金属の化合物層と、第３の第１導電型高濃度半導体層に形成された第７の半導体と金属の化合物層と、第３の第２導電型高濃度半導体層に形成された第８の半導体と金属の化合物層と、第５の第２導電型高濃度半導体層に形成された第９の半導体と金属の化合物層と、第７の第２導電型高濃度半導体層に形成された第１０の半導体と金属の化合物層と、第１のゲート電極と第４の半導体と金属の化合物層を接続する第１のコンタクトと、第２のゲート電極と第２の半導体と金属の化合物層を接続する第２のコンタクトと、を有することを特徴とする半導体装置である。
【００１０】
また、本発明の好ましい態様では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５のｎ＋型半導体層と、第５の島状半導体層の下部に配置された第６のｎ＋型半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７のｎ＋型半導体層と、第６の島状半導体層の下部に配置された第８のｎ＋型半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置である。
【００１１】
また、本発明の好ましい態様では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５のｎ＋型半導体層と、第５の島状半導体層の下部に配置された第６のｎ＋型半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７のｎ＋型半導体層と、第６の島状半導体層の下部に配置された第８のｎ＋型半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、第２のｐ＋型半導体層と第２のｎ＋型半導体層と第８のｎ＋型半導体層との下部に配置された第５のｐ＋型半導体層と、第４のｐ＋型半導体層と第４のｎ＋型半導体層と第６のｎ＋型半導体層との下部に配置された第６のｐ＋型半導体層と、第２のｎ＋型半導体層と第５のｐ＋型半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第８のｎ＋型半導体層と第５のｐ＋型半導体層とに形成された第２の半導体と金属の化合物層と、第４のｎ＋型半導体層と第６のｐ＋型半導体層の側壁の一部に形成された第３の半導体と金属の化合物層と、第６のｎ＋型半導体層と第６のｐ＋型半導体層とに形成された第４の半導体と金属の化合物層と、第１のｐ＋型半導体層に形成された第５の半導体と金属の化合物層と、第１のｎ＋型半導体層に形成された第６の半導体と金属の化合物層と、第３のｐ＋型半導体層に形成された第７の半導体と金属の化合物層と、第３のｎ＋型半導体層に形成された第８の半導体と金属の化合物層と、第５のｎ＋型半導体層に形成された第９の半導体と金属の化合物層と、第７のｎ＋型半導体層に形成された第１０の半導体と金属の化合物層と、第１のゲート電極と第４の半導体と金属の化合物層を接続する第１のコンタクトと、第２のゲート電極と第２の半導体と金属の化合物層を接続する第２のコンタクトと、を有することを特徴とする半導体装置である。
【００１２】
また、本発明の好ましい態様では、第２の半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ１とし、第１の島状半導体層の外周長をＷｐ１としたとき、Ｗｐ１≒２Ｗｎ１であることを特徴とする前記記載の半導体装置である。
【００１３】
また、本発明の好ましい態様では、第４の半導体層の第４のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ２とし、第３の島状半導体層の外周長をＷｐ２としたとき、Ｗｐ２≒２Ｗｎ２であることを特徴とする前記記載の半導体装置である。
【００１４】
また、本発明の好ましい態様では、第２の半導体層のチャネル長をＬｎ１とし、第１の島状半導体層のチャネル長をＬｐ１としたとき、Ｌｎ１≒Ｌｐ１であることを特徴とする前記記載の半導体装置である。
【００１５】
また、本発明の好ましい態様では、第４の半導体層のチャネル長をＬｎ２とし、第３の島状半導体層のチャネル長をＬｐ２としたとき、Ｌｎ２≒Ｌｐ２であることを特徴とする前記記載の半導体装置である。
【００１６】
また、本発明の好ましい態様では、第１のゲート絶縁膜は、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート絶縁膜は、ゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第１のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、第３のゲート絶縁膜は、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第４のゲート絶縁膜は、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置である。
【００１７】
また、本発明の好ましい態様では、半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
【００１８】
また、本発明の好ましい態様では、第１の島状半導体層は第１の島状シリコン層であり、第３の島状半導体層は第３の島状シリコン層であり、第５の島状半導体層は第５の島状シリコン層であり、第６の島状半導体層は第６の島状シリコン層であり、第２の半導体層は第２のシリコン層であり、第４の半導体層は第４のシリコン層であり、ｎ＋型半導体層は、ｎ＋型シリコン層であり、ｐ＋型半導体層は、ｐ＋型シリコン層であることを特徴とする前記記載の半導体装置である。
【００１９】
また、本発明の好ましい態様では、第１の島状シリコン層は第１のｎ型もしくはノンドープの島状シリコン層であり、第３の島状シリコン層は第３のｎ型もしくはノンドープの島状シリコン層であり、第５の島状シリコン層は第５のｐ型もしくはノンドープの島状シリコン層であり、第６の島状シリコン層は第６のｐ型もしくはノンドープの島状シリコン層であり、第２のシリコン層は第２のｐ型もしくはノンドープのシリコン層であり、第４のシリコン層は第４のｐ型もしくはノンドープのシリコン層であることを特徴とする前記記載の半導体装置である。
【発明の効果】
【００２０】
本発明では、第１の島状半導体層の周囲上に少なくとも一部に接して第１のゲート絶縁膜が存在し、第１のゲート絶縁膜に第１のゲート電極の一面が接し、該第１のゲート電極の他面に第２のゲート絶縁膜が接し、第２のゲート絶縁膜に少なくとも第２の半導体層が接して、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲上に少なくとも一部に接して第３のゲート絶縁膜が存在し、第３のゲート絶縁膜に第２のゲート電極の一面が接し、該第２のゲート電極の他面に第４のゲート絶縁膜が接し、第４のゲート絶縁膜に少なくとも第４の半導体層が接して、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲上に少なくとも一部に接して第５のゲート絶縁膜が存在し、第５のゲート絶縁膜に第３のゲート電極の一部が接し、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲上に少なくとも一部に接して第６のゲート絶縁膜が存在し、第６のゲート絶縁膜に第４のゲート電極の一部が接し、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２１】
また、本発明では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２２】
また、本発明では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第２の半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３の第１導電型高濃度半導体層と、第３の島状半導体層の下部に配置された第４の第１導電型高濃度半導体層と、第４の半導体層の上部に配置された第３の第２導電型高濃度半導体層と、第４の半導体層の下部に配置された第４の第２導電型高濃度半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５の第２導電型高濃度半導体層と、第５の島状半導体層の下部に配置された第６の第２導電型高濃度半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７の第２導電型高濃度半導体層と、第６の島状半導体層の下部に配置された第８の第２導電型高濃度半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、第２の第１導電型高濃度半導体層と第２の第２導電型高濃度半導体層と第８の第２導電型高濃度半導体層との下部に配置された第５の第１導電型高濃度半導体層と、第４の第１導電型高濃度半導体層と第４の第２導電型高濃度半導体層と第６の第２導電型高濃度半導体層との下部に配置された第６の第１導電型高濃度半導体層と、第２の第２導電型高濃度半導体層と第５の第１導電型高濃度半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第８の第２導電型高濃度半導体層と第５の第１導電型高濃度半導体層とに形成された第２の半導体と金属の化合物層と、第４の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層の側壁の一部に形成された第３の半導体と金属の化合物層と、第６の第２導電型高濃度半導体層と第６の第１導電型高濃度半導体層とに形成された第４の半導体と金属の化合物層と、第１の第１導電型高濃度半導体層に形成された第５の半導体と金属の化合物層と、第１の第２導電型高濃度半導体層に形成された第６の半導体と金属の化合物層と、第３の第１導電型高濃度半導体層に形成された第７の半導体と金属の化合物層と、第３の第２導電型高濃度半導体層に形成された第８の半導体と金属の化合物層と、第５の第２導電型高濃度半導体層に形成された第９の半導体と金属の化合物層と、第７の第２導電型高濃度半導体層に形成された第１０の半導体と金属の化合物層と、第１のゲート電極と第４の半導体と金属の化合物層を接続する第１のコンタクトと、第２のゲート電極と第２の半導体と金属の化合物層を接続する第２のコンタクトと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２３】
また、本発明では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５のｎ＋型半導体層と、第５の島状半導体層の下部に配置された第６のｎ＋型半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７のｎ＋型半導体層と、第６の島状半導体層の下部に配置された第８のｎ＋型半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２４】
また、本発明では、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、を有する一行一列目に配置される第１のインバータと、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、を有する二行二列目に配置される第２のインバータと、第５の島状半導体層の周囲を取り囲む第５のゲート絶縁膜と、第５のゲート絶縁膜の周囲を取り囲む第３のゲート電極と、第５の島状半導体層の上部に配置された第５のｎ＋型半導体層と、第５の島状半導体層の下部に配置された第６のｎ＋型半導体層と、を有する一行二列目に配置される第１の選択トランジスタと、第６の島状半導体層の周囲を取り囲む第６のゲート絶縁膜と、第６のゲート絶縁膜の周囲を取り囲む第４のゲート電極と、第６の島状半導体層の上部に配置された第７のｎ＋型半導体層と、第６の島状半導体層の下部に配置された第８のｎ＋型半導体層と、を有する二行一列目に配置される第２の選択トランジスタと、第２のｐ＋型半導体層と第２のｎ＋型半導体層と第８のｎ＋型半導体層との下部に配置された第５のｐ＋型半導体層と、第４のｐ＋型半導体層と第４のｎ＋型半導体層と第６のｎ＋型半導体層との下部に配置された第６のｐ＋型半導体層と、第２のｎ＋型半導体層と第５のｐ＋型半導体層の側壁の一部に形成された第１の半導体と金属の化合物層と、第８のｎ＋型半導体層と第５のｐ＋型半導体層とに形成された第２の半導体と金属の化合物層と、第４のｎ＋型半導体層と第６のｐ＋型半導体層の側壁の一部に形成された第３の半導体と金属の化合物層と、第６のｎ＋型半導体層と第６のｐ＋型半導体層とに形成された第４の半導体と金属の化合物層と、第１のｐ＋型半導体層に形成された第５の半導体と金属の化合物層と、第１のｎ＋型半導体層に形成された第６の半導体と金属の化合物層と、第３のｐ＋型半導体層に形成された第７の半導体と金属の化合物層と、第３のｎ＋型半導体層に形成された第８の半導体と金属の化合物層と、第５のｎ＋型半導体層に形成された第９の半導体と金属の化合物層と、第７のｎ＋型半導体層に形成された第１０の半導体と金属の化合物層と、第１のゲート電極と第４の半導体と金属の化合物層を接続する第１のコンタクトと、第２のゲート電極と第２の半導体と金属の化合物層を接続する第２のコンタクトと、を有することを特徴とする半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２５】
また、本発明では、第２の半導体層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ１とし、第１の島状半導体層の外周長をＷｐ１としたとき、Ｗｐ１≒２Ｗｎ１であることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２６】
また、本発明では、第４の半導体層の第４のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ２とし、第３の島状半導体層の外周長をＷｐ２としたとき、Ｗｐ２≒２Ｗｎ２であることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタのゲート幅がｎＭＯＳトランジスタのゲート幅の二倍である、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２７】
また、本発明では、第２の半導体層のチャネル長をＬｎ１とし、第１の島状半導体層のチャネル長をＬｐ１としたとき、Ｌｎ１≒Ｌｐ１であることを特徴とする前記記載の半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２８】
また、本発明では、第４の半導体層のチャネル長をＬｎ２とし、第３の島状半導体層のチャネル長をＬｐ２としたとき、Ｌｎ２≒Ｌｐ２であることを特徴とする前記記載の半導体装置により、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することができる。
【００２９】
また、本発明では、第１のゲート絶縁膜は、第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１の島状半導体層の上部に配置された第１のｐ＋型半導体層と、第１の島状半導体層の下部に配置された第２のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート絶縁膜は、ゲート電極と、第１のゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第２の半導体層の上部に配置された第１のｎ＋型半導体層と、第２の半導体層の下部に配置された第２のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第１のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であり、第３のゲート絶縁膜は、第３の島状半導体層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極と、第３の島状半導体層の上部に配置された第３のｐ＋型半導体層と、第３の島状半導体層の下部に配置された第４のｐ＋型半導体層と、で構成されるｐＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第４のゲート絶縁膜は、第２のゲート電極の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４の半導体層と、第４の半導体層の上部に配置された第３のｎ＋型半導体層と、第４の半導体層の下部に配置された第４のｎ＋型半導体層と、で構成されるｎＭＯＳトランジスタをエンハンスメント型とする絶縁膜であり、第２のゲート電極は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタをエンハンスメント型とする材料で形成されたゲート電極であることを特徴とする前記記載の半導体装置により、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタともにエンハンスメント型とすることができる。
【００３０】
また、本発明の好ましい態様では、半導体と金属の化合物層は、シリコンと金属の化合物層である前記記載の半導体装置である。
【図面の簡単な説明】
【００３１】
【図１】（ａ）はこの発明に係る半導体装置の平面図、（ｂ）はこの発明に係る半導体装置のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置のＹ−Ｙ’断面図である。
【図２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図１９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図２９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図３９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図４９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５６】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５７】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５８】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図５９】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６０】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６１】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６２】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６３】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６４】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６５】（ａ）はこの発明に係る半導体装置の製造例を示す平面図、（ｂ）はこの発明に係る半導体装置の製造例を示すＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造例を示すＹ−Ｙ’断面図である。
【図６６】この発明に係る半導体装置を３行３列に配置した図である。
【図６７】この発明に係る半導体装置を３行３列に配置した装置のインバータ出力端子層の図である。
【図６８】この発明に係る半導体装置を３行３列に配置した装置のトランジスタ層の図である。
【図６９】この発明に係る半導体装置を３行３列に配置した装置のコンタクト層、第１メタル層の図である。
【図７０】この発明に係る半導体装置を３行３列に配置した装置の第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層の図である。
【図７１】この発明に係る半導体装置を３行３列に配置した装置の第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層の図である。
【図７２】この発明に係る半導体装置を３行３列に配置した装置の第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層の図である。
【発明を実施するための形態】
【００３２】
この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。
【００３３】
この実施例では、第１の島状シリコン層１３７の周囲を取り囲む第１のゲート絶縁膜１８７と、第１のゲート絶縁膜１８７の周囲を取り囲む第１のゲート電極１７８と、第１のゲート電極１７８の周囲の一部を取り囲む第２のゲート絶縁膜１８７と、第２のゲート絶縁膜の周囲の一部に接する第２のシリコン層１４１と、第１の島状シリコン層１３７の上部に配置された第１のｐ＋型シリコン層１６１と、第１の島状シリコン層１３７の下部に配置された第２のｐ＋型シリコン層１６２と、第２のシリコン層１４１の上部に配置された第１のｎ＋型シリコン層１５４と、第２のシリコン層１４１の下部に配置された第２のｎ＋型シリコン層１５６と、を有する一行一列目に配置される第１のインバータ２３７と、第３の島状シリコン層の周囲を取り囲む第３のゲート絶縁膜と、第３のゲート絶縁膜の周囲を取り囲む第２のゲート電極１８１と、第２のゲート電極１８１の周囲の一部を取り囲む第４のゲート絶縁膜と、第４のゲート絶縁膜の周囲の一部に接する第４のシリコン層と、第３の島状シリコン層の上部に配置された第３のｐ＋型シリコン層と、第３の島状シリコン層の下部に配置された第４のｐ＋型シリコン層と、第４のシリコン層の上部に配置された第３のｎ＋型シリコン層と、第４のシリコン層の下部に配置された第４のｎ＋型シリコン層と、を有する二行二列目に配置される第２のインバータ２４０と、第５の島状シリコン層１３８の周囲を取り囲む第５のゲート絶縁膜１８８と、第５のゲート絶縁膜１８８の周囲を取り囲む第３のゲート電極１７９と、第５の島状シリコン層１３８の上部に配置された第５のｎ＋型シリコン層１５５と、第５の島状シリコン層１３８の下部に配置された第６のｎ＋型シリコン層１５７と、を有する一行二列目に配置される第１の選択トランジスタ２３９と、第６の島状シリコン層１３９の周囲を取り囲む第６のゲート絶縁膜１８９と、第６のゲート絶縁膜１８９の周囲を取り囲む第４のゲート電極１８０と、第６の島状シリコン層１３９の上部に配置された第７のｎ＋型シリコン層１５８と、第６の島状シリコン層１３９の下部に配置された第８のｎ＋型シリコン層１５６と、を有する二行一列目に配置される第２の選択トランジスタ２４２と、第２のｐ＋型シリコン層１６２と第２のｎ＋型シリコン層１５６と第８のｎ＋型シリコン層１５６との下部に配置された第５のｐ＋型シリコン層１４３と、第４のｐ＋型シリコン層と第４のｎ＋型シリコン層と第６のｎ＋型シリコン層１５７との下部に配置された第６のｐ＋型シリコン層１４４と、第２のｎ＋型シリコン層１５６と第５のｐ＋型シリコン層１４３の側壁の一部に形成された第１のシリコンと金属の化合物層２０４と、第８のｎ＋型シリコン層１５６と第５のｐ＋型シリコン層１４３とに形成された第２のシリコンと金属の化合物層２０１と、第４のｎ＋型シリコン層と第６のｐ＋型シリコン層１４４の側壁の一部に形成された第３のシリコンと金属の化合物層２０５と、第６のｎ＋型シリコン層１５７と第６のｐ＋型シリコン層１４４とに形成された第４のシリコンと金属の化合物層１９８と、第１のｐ＋型シリコン層１６１に形成された第５のシリコンと金属の化合物層１９７と、第１のｎ＋型シリコン層１５４に形成された第６のシリコンと金属の化合物層１９６と、第３のｐ＋型シリコン層に形成された第７のシリコンと金属の化合物層と、第３のｎ＋型シリコン層に形成された第８のシリコンと金属の化合物層と、第５のｎ＋型シリコン層１５５に形成された第９のシリコンと金属の化合物層１９９と、第７のｎ＋型シリコン層１５８に形成された第１０のシリコンと金属の化合物層２００と、第１のゲート電極１７８と第４のシリコンと金属の化合物層１９８を接続する第１のコンタクト２０９と、第２のゲート電極１８１と第２のシリコンと金属の化合物層２０１を接続する第２のコンタクト２１０と、を有することを特徴とする半導体装置である。
【００３４】
第５のシリコンと金属の化合物層１９７上には、コンタクト２２１が形成される。第６のシリコンと金属の化合物層１９６上には、コンタクト２２０が形成される。第７のシリコンと金属の化合物層上には、コンタクト２２６が形成される。第８のシリコンと金属の化合物層上には、コンタクト２２７が形成される。第９のシリコンと金属の化合物層１９９上には、コンタクト２２２が形成される。第１０のシリコンと金属の化合物層２００上には、コンタクト２２５が形成される。第３のゲート電極１７９上には、コンタクト２２３が形成される。第４のゲート電極１８０上には、コンタクト２２４が形成される。
【００３５】
コンタクト２２０上には、第１メタル２２８が形成される。コンタクト２２１上には、第１メタル２２９が形成される。コンタクト２２２上には、第１メタル２３０が形成される。コンタクト２２３上には、第１メタル２３１が形成される。コンタクト２２４上には、第１メタル２３２が形成される。コンタクト２２５上には、第１メタル２３３が形成される。コンタクト２２６上には、第１メタル２３４が形成される。コンタクト２２７上には、第１メタル２３５が形成される。以上により、ＳＲＡＭメモリセルが形成される。
【００３６】
第２のシリコン層の第２のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ１とし、第１の島状シリコン層の外周長をＷｐ１としたとき、Ｗｐ１≒２Ｗｎ１とすることにより、ｐＭＯＳトランジスタのゲート幅をｎＭＯＳトランジスタのゲート幅の二倍とすることができる。また、このとき、第２のシリコン層のチャネル長をＬｎ１とし、第１の島状シリコン層のチャネル長をＬｐ１としたとき、Ｌｎ１≒Ｌｐ１であることが好ましい。
【００３７】
第４のシリコン層の第４のゲート絶縁膜の周囲の一部に接する弧の長さをＷｎ２とし、第３の島状シリコン層の外周長をＷｐ２としたとき、Ｗｐ２≒２Ｗｎ２とすることにより、ｐＭＯＳトランジスタのゲート幅をｎＭＯＳトランジスタのゲート幅の二倍とすることができる。また、このとき、第４のシリコン層のチャネル長をＬｎ２とし、第３の島状シリコン層のチャネル長をＬｐ２としたとき、Ｌｎ２≒Ｌｐ２であることが好ましい。
【００３８】
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図６５を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図６５は、この発明に係る半導体装置の製造例を示している。
（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。
【００３９】
図２を参照して、酸化膜１０１上に形成されたｐ型もしくはノンドープのシリコン層１０３に、ボロンを注入し、ｐ＋型シリコン層１０２を形成する。
【００４０】
図３を参照して、ｎ型のシリコン層を形成するためのレジスト１０４を形成する。ノンドープを用いる場合、この工程は不要である。
【００４１】
図４を参照して、リンを注入し、ｎ型もしくはノンドープのシリコン層１０５、１０６を形成する。ノンドープを用いる場合、この工程は不要である。
【００４２】
図５を参照して、レジスト１０４を剥離し、熱処理を行う。ノンドープを用いる場合、この工程は不要である。
【００４３】
図６を参照して、酸化膜１０７を堆積し、窒化膜１０８を堆積する。
【００４４】
図７を参照して、島状シリコン層形成のためのレジスト１０９、１１０、１１１、１１２を形成する。
【００４５】
図８を参照して、窒化膜１０８、酸化膜１０７をエッチングし、窒化膜１１３、１１４、１１５、１１６、酸化膜１１７、１１８、１１９を形成する。
【００４６】
図９を参照して、レジスト１０９、１１０、１１１、１１２を剥離する。
【００４７】
図１０を参照して、酸化膜１２１を堆積する。
【００４８】
図１１を参照して、酸化膜１２１をエッチングし、酸化膜サイドウォール１２２、１２３、１２４、１２５を形成する。
【００４９】
図１２を参照して、窒化膜１２６を堆積する。
【００５０】
図１３を参照して、窒化膜１２６をエッチングし、窒化膜サイドウォール１２７、１２８、１２９、１３０を形成する。
【００５１】
図１４を参照して、レジスト１３１、１３２、１３３、１３４を形成する。
【００５２】
図１５を参照して、窒化膜サイドウォール１２７、１２８、１２９、１３０をエッチングし、第２のシリコン層を形成するための窒化膜ハードマスク１２７、１３０を形成する。
【００５３】
図１６を参照して、酸化膜サイドウォール１２２、１２３、１２４、１２５をエッチングする。
【００５４】
図１７を参照して、レジスト１３１、１３２、１３３、１３４を剥離する。
【００５５】
図１８を参照して、拡散層配線のためのレジスト１３５、１３６を形成する。
【００５６】
図１９を参照して、シリコンをエッチングし、拡散層配線部を形成する。
【００５７】
図２０を参照して、レジスト１３５、１３６を剥離する。
【００５８】
図２１を参照して、酸化膜サイドウォール１２２、１２３、１２４、１２５をエッチングする。
【００５９】
図２２を参照して、シリコンをエッチングし、第１の島状シリコン層１３７、第５の島状シリコン層１３８、第６の島状シリコン層１３９、第３の島状シリコン層１４０、第２のシリコン層１４１、第４のシリコン層１４２、ｐ＋型シリコン層１４３、１４４を形成する。
【００６０】
図２３を参照して、窒化膜１１３、１１４、１１５、１１６、酸化膜１１７、１１８、１１９を剥離する。
【００６１】
図２４を参照して、窒化膜１４５を堆積する。
【００６２】
図２５を参照して、窒化膜をエッチングし、後のイオン注入時にチャネルを保護するための窒化膜サイドウォール１４６、１４７、１４８、１４９、１５０、１５１を形成する。
【００６３】
図２６を参照して、ｎ＋型シリコン層形成のためのレジスト１５２、１５３を形成する。
【００６４】
図２７を参照して、砒素を注入し、第１のｎ＋型シリコン層１５４と、第２のｎ＋型シリコン層１５６と、第３のｎ＋型シリコン層１５９と、第４のｎ＋型シリコン層１５７と、第５のｎ＋型シリコン層１５５と、第６のｎ＋型シリコン層１５７と、第７のｎ＋型シリコン層１５８と、第８のｎ＋型シリコン層１５６と、を形成する。
【００６５】
図２８を参照して、レジスト１５２、１５３を剥離する。
【００６６】
図２９を参照して、ｐ＋型シリコン層形成のためのレジスト１６０を形成する。
【００６７】
図３０を参照して、ボロンを注入し、第１のｐ＋型シリコン層１６１と、第２のｐ＋型シリコン層１６２と、第３のｐ＋型シリコン層１６３と、第４のｐ＋型シリコン層１６４と、を形成する。
【００６８】
図３１を参照して、レジスト１５２、１５３を剥離し、熱処理を行う。
【００６９】
図３２を参照して、酸化膜１６５を堆積し、平坦化し、エッチバックを行い、第１のｎ＋型シリコン層１５４と、第３のｎ＋型シリコン層１５９と、第５のｎ＋型シリコン層１５５と、第７のｎ＋型シリコン層１５８と、第８のｎ＋型シリコン層１５６と、第１のｐ＋型シリコン層１６１と、第３のｐ＋型シリコン層１６３と、を露出する。
【００７０】
図３３を参照して、ゲート部を形成するためのレジスト１６６を形成する。
【００７１】
図３４を参照して、ゲート部の酸化膜をエッチングする。
【００７２】
図３５を参照して、レジスト１５２、１５３を剥離する。
【００７３】
図３６を参照して、窒化膜１４８、１４９、１５０、１５１をエッチングする。
【００７４】
図３７を参照して、ｈｉｇｈ−Ｋ膜１６７を堆積し、ＴｉＮといった金属１６８を堆積する。
【００７５】
図３８を参照して、窒化膜１６９を堆積する。
【００７６】
図３９を参照して、ゲートパットのためのレジスト１７０、１７１、１７２、１７３を形成する。
【００７７】
図４０を参照して、窒化膜１６９をエッチングし、窒化膜ハードマスク１７４、１７５、１７６、１７７を形成する。
【００７８】
図４１を参照して、レジスト１７０、１７１、１７２、１７３を剥離する。
【００７９】
図４２を参照して、金属１６８をエッチングし、ゲート電極１７８、１７９、１８０、１８１を形成する。
【００８０】
図４３を参照して、窒化膜１８２を堆積する。
【００８１】
図４４を参照して、窒化膜１８２をエッチングし、窒化膜サイドウォール１８３、１８４、１８５、１８６を形成する。
【００８２】
図４５を参照して、ｈｉｇｈ−Ｋ膜をエッチングし、ｈｉｇｈ−Ｋ膜１８７、１８８、１８９、１９０を形成する。
【００８３】
図４６を参照して、酸化膜をエッチングするためのレジスト１９１、１９２、１９３、１９４を形成する。
【００８４】
図４７を参照して、酸化膜１６５をドライエッチングする。
【００８５】
図４８を参照して、レジスト１９１、１９２、１９３、１９４を剥離する。
【００８６】
図４９を参照して、酸化膜１６５をウエットエッチングする。
【００８７】
図５０を参照して、窒化膜１９５を堆積する。
【００８８】
図５１を参照して、窒化膜１９５をエッチングし、窒化膜サイドウォール１９５を形成する。
【００８９】
図５２を参照して、酸化膜１６５をドライエッチングする。
【００９０】
図５３を参照して、酸化膜１６５をウエットエッチングし、窒化膜１４６、１４７を露出する。
【００９１】
図５４を参照して、窒化膜１９５をエッチングし、窒化膜１４６、１４７の一部をエッチングし、ｎ＋型シリコン層１５６及びｐ＋型シリコン層１４３の側壁の一部、ｎ＋シリコン層１５７及びｐ＋型シリコン層１４４の側壁の一部を露出する。
【００９２】
図５５を参照して、ニッケルやコバルトといった金属を堆積し、熱処理を行い、未反応の金属膜を除去することにより、第２のｎ＋型シリコン層１５６と第５のｐ＋型シリコン層１４３の側壁の一部に形成された第１のシリコンと金属の化合物層２０４と、第８のｎ＋型シリコン層１５６と第５のｐ＋型シリコン層１４３とに形成された第２のシリコンと金属の化合物層２０１と、第４のｎ＋型シリコン層と第６のｐ＋型シリコン層１４４の側壁の一部に形成された第３のシリコンと金属の化合物層２０５と、第６のｎ＋型シリコン層１５７と第６のｐ＋型シリコン層１４４とに形成された第４のシリコンと金属の化合物層１９８と、第１のｐ＋型シリコン層１６１に形成された第５のシリコンと金属の化合物層１９７と、第１のｎ＋型シリコン層１５４に形成された第６のシリコンと金属の化合物層１９６と、第３のｐ＋型シリコン層１６３に形成された第７のシリコンと金属の化合物層２０２と、第３のｎ＋型シリコン層１５９に形成された第８のシリコンと金属の化合物層２０３と、第５のｎ＋型シリコン層１５５に形成された第９のシリコンと金属の化合物層１９９と、第７のｎ＋型シリコン層１５８に形成された第１０のシリコンと金属の化合物層２００と、が形成される。
【００９３】
図５６を参照して、酸化膜といった層間膜２０６を形成する。
【００９４】
図５７を参照して、ゲート電極１７８と、第４のシリコンと金属の化合物層１９８と接するようにコンタクト孔２０７を形成し、ゲート電極１８１と、第２のシリコンと金属の化合物層２０１と接するようにコンタクト孔２０８を形成する。
【００９５】
図５８を参照して、タングステンといった金属を堆積し、コンタクト２０９、２１０を形成する。
【００９６】
図５９を参照して、層間膜２１１を堆積する。
【００９７】
図６０を参照して、ゲート電極１７９上にコンタクト孔２１２を形成し、ゲート電極１８０上にコンタクト孔２１３を形成する。
【００９８】
図６１を参照して、第６のシリコンと金属の化合物層１９６上にコンタクト孔２１４を形成し、第８のシリコンと金属の化合物層２０３上にコンタクト孔２１５を形成する。
【００９９】
図６２を参照して、第５のシリコンと金属の化合物層１９７、第９のシリコンと金属の化合物層１９９、第１０のシリコンと金属の化合物層２００、第７のシリコンと金属の化合物層２０２上にそれぞれ、コンタクト孔２１６、２１７、２１８、２１９を形成する。
【０１００】
図６３を参照して、タングステンといった金属を堆積し、コンタクト２２０、２２１、２２２、２２３、２２４、２２５、２２６、２２７を形成する。
【０１０１】
図６４を参照して、コンタクト上に、第１メタル２２８、２２９、２３０、２３１、２３２、２３３、２３４、２３５を形成する。
【０１０２】
図６５を参照して、層間膜２３６を形成する。以上により、ＳＲＡＭメモリセルが形成される。
【０１０３】
以下に、この発明に係る半導体装置を３行３列に配置したものの一例を図６６〜図７２を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図６６はこの発明に係る半導体装置を３行３列に配置したものを示している。図６７はインバータ出力端子層を示している。図６８はトランジスタ層を示している。図６９はコンタクト層、第１メタル層を示している。図７０は第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層を示している。図７１は第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層を示している。図７２は第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層を示している。
【０１０４】
１行１列目にはインバータ３１９が配置される。１行２列目には選択トランジスタ３３７が配置される。２行１列目には選択トランジスタ３４０が配置される。２行２列目にはインバータ３２２が配置される。インバータ３１９と選択トランジスタ３４０は出力端子３０１で接続される。インバータ３２２と選択トランジスタ３３７は出力端子３０２で接続される。インバータ３１９の入力端子３５５は、コンタクト３７４を介して出力端子３０２と接続される。インバータ３２２の入力端子３５８は、コンタクト３７３を介して出力端子３０１と接続される。
【０１０５】
１行４列目にはインバータ３２０が配置される。１行３列目には選択トランジスタ３３８が配置される。２行４列目には選択トランジスタ３４１が配置される。２行３列目にはインバータ３２３が配置される。インバータ３２３と選択トランジスタ３３８は出力端子３０３で接続される。インバータ３２０と選択トランジスタ３４１は出力端子３０４で接続される。インバータ３２３の入力端子３５９は、コンタクト３７６を介して出力端子３０４と接続される。インバータ３２０の入力端子３５６は、コンタクト３７５を介して出力端子３０３と接続される。
【０１０６】
１行５列目にはインバータ３２１が配置される。１行６列目には選択トランジスタ３３９が配置される。２行５列目には選択トランジスタ３４２が配置される。２行６列目にはインバータ３２４が配置される。インバータ３２１と選択トランジスタ３４２は出力端子３０５で接続される。インバータ３２４と選択トランジスタ３３９は出力端子３０６で接続される。インバータ３２１の入力端子３５７は、コンタクト３７８を介して出力端子３０６と接続される。インバータ３２４の入力端子３６０は、コンタクト３７７を介して出力端子３０５と接続される。
【０１０７】
選択トランジスタ３４０はゲート電極３９３を有する。選択トランジスタ３３７と選択トランジスタ３３８はゲート電極３９１を有する。選択トランジスタ３４１と選択トランジスタ３４２はゲート電極３９４を有する。選択トランジスタ３３９はゲート電極３９２を有する。
【０１０８】
３行２列目にはインバータ３２５が配置される。３行１列目には選択トランジスタ３４３が配置される。４行２列目には選択トランジスタ３４６が配置される。４行１列目にはインバータ３２８が配置される。インバータ３２８と選択トランジスタ３４３は出力端子３０７で接続される。インバータ３２５と選択トランジスタ３４６は出力端子３０８で接続される。インバータ３２８の入力端子３６４は、コンタクト３８０を介して出力端子３０８と接続される。インバータ３２５の入力端子３６１は、コンタクト３７９を介して出力端子３０７と接続される。
【０１０９】
３行３列目にはインバータ３２６が配置される。３行４列目には選択トランジスタ３４４が配置される。４行３列目には選択トランジスタ３４７が配置される。４行４列目にはインバータ３２９が配置される。インバータ３２６と選択トランジスタ３４７は出力端子３０９で接続される。インバータ３２９と選択トランジスタ３４４は出力端子３１０で接続される。インバータ３２６の入力端子３６２は、コンタクト３８２を介して出力端子３１０と接続される。インバータ３２９の入力端子３６５は、コンタクト３８１を介して出力端子３０９と接続される。
【０１１０】
３行６列目にはインバータ３２７が配置される。３行５列目には選択トランジスタ３４５が配置される。４行６列目には選択トランジスタ３４８が配置される。４行５列目にはインバータ３３０が配置される。インバータ３３０と選択トランジスタ３４５は出力端子３１１で接続される。インバータ３２７と選択トランジスタ３４８は出力端子３１２で接続される。インバータ３３０の入力端子３６６は、コンタクト３８４を介して出力端子３１２と接続される。インバータ３２７の入力端子３６３は、コンタクト３８３を介して出力端子３１１と接続される。
【０１１１】
選択トランジスタ３４３はゲート電極３９５を有する。選択トランジスタ３４６と選択トランジスタ３４７はゲート電極３９７を有する。選択トランジスタ３４４と選択トランジスタ３４５はゲート電極３９６を有する。選択トランジスタ３４８はゲート電極３９８を有する。
【０１１２】
５行１列目にはインバータ３３１が配置される。５行２列目には選択トランジスタ３４９が配置される。６行１列目には選択トランジスタ３５２が配置される。６行２列目にはインバータ３３４が配置される。インバータ３３１と選択トランジスタ３５２は出力端子３１３で接続される。インバータ３３４と選択トランジスタ３４９は出力端子３１４で接続される。インバータ３３１の入力端子３６７は、コンタクト３８６を介して出力端子３１４と接続される。インバータ３３４の入力端子３７０は、コンタクト３８５を介して出力端子３１３と接続される。
【０１１３】
５行４列目にはインバータ３３２が配置される。５行３列目には選択トランジスタ３５０が配置される。６行４列目には選択トランジスタ３５３が配置される。６行３列目にはインバータ３３５が配置される。インバータ３３５と選択トランジスタ３５０は出力端子３１５で接続される。インバータ３３２と選択トランジスタ３５３は出力端子３１６で接続される。インバータ３３５の入力端子３７１は、コンタクト３８８を介して出力端子３１６と接続される。インバータ３３２の入力端子３６８は、コンタクト３８７を介して出力端子３１５と接続される。
【０１１４】
５行５列目にはインバータ３３３が配置される。５行６列目には選択トランジスタ３５１が配置される。６行５列目には選択トランジスタ３５４が配置される。６行６列目にはインバータ３３６が配置される。インバータ３３３と選択トランジスタ３５４は出力端子３１７で接続される。インバータ３３６と選択トランジスタ３５１は出力端子３１８で接続される。インバータ３３３の入力端子３６９は、コンタクト３９０を介して出力端子３１８と接続される。インバータ３３６の入力端子３７２は、コンタクト３８９を介して出力端子３１７と接続される。
【０１１５】
選択トランジスタ３５２はゲート電極４０１を有する。選択トランジスタ３４９と選択トランジスタ３５０はゲート電極３９９を有する。選択トランジスタ３５３と選択トランジスタ３５４はゲート電極４０２を有する。選択トランジスタ３５１はゲート電極４００を有する。
【０１１６】
インバータ３１９のｎＭＯＳトランジスタ上にコンタクト４０３が配置され、インバータ３１９のｐＭＯＳトランジスタ上にコンタクト４０４が配置され、選択トランジスタ３４０上にコンタクト４１２が配置され、インバータ３２２のｎＭＯＳトランジスタ上にコンタクト４１４が配置され、インバータ３２２のｐＭＯＳトランジスタ上にコンタクト４１３が配置され、選択トランジスタ３３７上にコンタクト４０５が配置され、インバータ３２３のｎＭＯＳトランジスタ上にコンタクト４１４が配置され、インバータ３２３のｐＭＯＳトランジスタ上にコンタクト４１５が配置され、選択トランジスタ３３８上にコンタクト４０７が配置され、インバータ３２０のｎＭＯＳトランジスタ上にコンタクト４０９が配置され、インバータ３２０のｐＭＯＳトランジスタ上にコンタクト４０８が配置され、選択トランジスタ３４１上にコンタクト４１６が配置され、インバータ３２１のｎＭＯＳトランジスタ上にコンタクト４０９が配置され、インバータ３２１のｐＭＯＳトランジスタ上にコンタクト４１０が配置され、選択トランジスタ３４２上にコンタクト４１８が配置され、インバータ３２４のｎＭＯＳトランジスタ上にコンタクト４２０が配置され、インバータ３２４のｐＭＯＳトランジスタ上にコンタクト４１９が配置され、選択トランジスタ３３９上にコンタクト４１１が配置され、ゲート電極３９１上にコンタクト４０６が配置され、ゲート電極３９４上にコンタクト４１７が配置され、インバータ３２８のｎＭＯＳトランジスタ上にコンタクト４３０が配置され、インバータ３２８のｐＭＯＳトランジスタ上にコンタクト４３１が配置され、選択トランジスタ３４３上にコンタクト４２１が配置され、インバータ３２５のｎＭＯＳトランジスタ上にコンタクト４２３が配置され、インバータ３２５のｐＭＯＳトランジスタ上にコンタクト４２２が配置され、選択トランジスタ３４６上にコンタクト４３２が配置され、インバータ３２６のｎＭＯＳトランジスタ上にコンタクト４２３が配置され、インバータ３２６のｐＭＯＳトランジスタ上にコンタクト４２４が配置され、選択トランジスタ３４７上にコンタクト４３４が配置され、インバータ３２９のｎＭＯＳトランジスタ上にコンタクト４３６が配置され、インバータ３２９のｐＭＯＳトランジスタ上にコンタクト４３５が配置され、選択トランジスタ３４４上にコンタクト４２５が配置され、インバータ３３０のｎＭＯＳトランジスタ上にコンタクト４３６が配置され、インバータ３３０のｐＭＯＳトランジスタ上にコンタクト４３７が配置され、選択トランジスタ３４５上にコンタクト４２７が配置され、インバータ３２７のｎＭＯＳトランジスタ上にコンタクト４２９が配置され、インバータ３２７のｐＭＯＳトランジスタ上にコンタクト４２８が配置され、選択トランジスタ３４８上にコンタクト４３８が配置され、ゲート電極３９７上にコンタクト４３３が配置され、ゲート電極３９６上にコンタクト４２６が配置され、インバータ３３１のｎＭＯＳトランジスタ上にコンタクト４３９が配置され、インバータ３３１のｐＭＯＳトランジスタ上にコンタクト４４０が配置され、選択トランジスタ３５２上にコンタクト４４８が配置され、インバータ３３４のｎＭＯＳトランジスタ上にコンタクト４５０が配置され、インバータ３３４のｐＭＯＳトランジスタ上にコンタクト４４９が配置され、選択トランジスタ３４９上にコンタクト４４１が配置され、インバータ３３５のｎＭＯＳトランジスタ上にコンタクト４５０が配置され、インバータ３３５のｐＭＯＳトランジスタ上にコンタクト４５１が配置され、選択トランジスタ３５０上にコンタクト４４３が配置され、インバータ３３２のｎＭＯＳトランジスタ上にコンタクト４４５が配置され、インバータ３３２のｐＭＯＳトランジスタ上にコンタクト４４４が配置され、選択トランジスタ３５３上にコンタクト４５２が配置され、インバータ３３３のｎＭＯＳトランジスタ上にコンタクト４４５が配置され、インバータ３３３のｐＭＯＳトランジスタ上にコンタクト４４６が配置され、選択トランジスタ３５４上にコンタクト４５４が配置され、インバータ３３６のｎＭＯＳトランジスタ上にコンタクト４５６が配置され、インバータ３３６のｐＭＯＳトランジスタ上にコンタクト４５５が配置され、選択トランジスタ３５１上にコンタクト４４７が配置され、ゲート電極３９９上にコンタクト４４２が配置され、ゲート電極４０２上にコンタクト４５３が配置される。
【０１１７】
コンタクト４０３に第１メタル４５７が接続され、コンタクト４０４に第１メタル４５８が接続され、コンタクト４０５に第１メタル４５９が接続され、コンタクト４０６に第１メタル４６０が接続され、コンタクト４０７に第１メタル４６１が接続され、コンタクト４０８に第１メタル４６２が接続され、コンタクト４０９に第１メタル４６３が接続され、コンタクト４１０に第１メタル４６４が接続され、コンタクト４１１に第１メタル４６５が接続され、コンタクト４１２、４２１に第１メタル４６６が接続され、コンタクト４１３、４２２に第１メタル４６７が接続され、コンタクト４１４、４２３に第１メタル４６８が接続され、コンタクト４１５、４２４に第１メタル４６９が接続され、コンタクト４１６、４２５に第１メタル４７０が接続され、コンタクト４１７に第１メタル４７１が接続され、コンタクト４２６に第１メタル４７２が接続され、コンタクト４１８、４２７に第１メタル４７３が接続され、コンタクト４１９、４２８に第１メタル４７４が接続され、コンタクト４２０、４２９に第１メタル４７５が接続され、コンタクト４３０、４３９に第１メタル４７６が接続され、コンタクト４３１、４４０に第１メタル４７７が接続され、コンタクト４３２、４４１に第１メタル４７８が接続され、コンタクト４３３に第１メタル４７９が接続され、コンタクト４４２に第１メタル４８０が接続され、コンタクト４３４、４４３に第１メタル４８１が接続され、コンタクト４３５、４４４に第１メタル４８２が接続され、コンタクト４３６、４４５に第１メタル４８３が接続され、コンタクト４３７、４４６に第１メタル４８４が接続され、コンタクト４３８、４４７に第１メタル４８５が接続され、コンタクト４４８に第１メタル４８６が接続され、コンタクト４４９に第１メタル４８７が接続され、コンタクト４５０に第１メタル４８８が接続され、コンタクト４５１に第１メタル４８９が接続され、コンタクト４５２に第１メタル４９０が接続され、コンタクト４５３に第１メタル４９１が接続され、コンタクト４５４に第１メタル４９２が接続され、コンタクト４５５に第１メタル４９３が接続され、コンタクト４５６に第１メタル４９４が接続される。
【０１１８】
第１メタル４６０上に第１ビア４９５が配置され、第１メタル４７１上に第１ビア４９６が配置され、第１メタル４６６上に第１ビア４９７が配置され、第１メタル４６７上に第１ビア４９８が配置され、第１メタル４６８上に第１ビア４９９が配置され、第１メタル４６９上に第１ビア５００が配置され、第１メタル４７０上に第１ビア５０１が配置され、第１メタル４７３上に第１ビア５０２が配置され、第１メタル４７４上に第１ビア５０３が配置され、第１メタル４７９上に第１ビア５０５が配置され、第１メタル４７２上に第１ビア５０４が配置され、第１メタル４７７上に第１ビア５０６が配置され、第１メタル４７８上に第１ビア５０７が配置され、第１メタル４８１上に第１ビア５０８が配置され、第１メタル４８２上に第１ビア５０９が配置され、第１メタル４８３上に第１ビア５１０が配置され、第１メタル４８４上に第１ビア５１１が配置され、第１メタル４８５上に第１ビア５１２が配置され、第１メタル４８０上に第１ビア５１３が配置され、第１メタル４９１上に第１ビア５１４が配置され、第１ビア４９５、４９６に第２メタル５１５が接続され、第１ビア４９７に第２メタル５１６が接続され、第１ビア４９８に第２メタル５１７が接続され、第１ビア４９９に第２メタル５１８が接続され、第１ビア５００に第２メタル５１９が接続され、第１ビア５０１に第２メタル５２０が接続され、第１ビア５０２に第２メタル５２１が接続され、第１ビア５０３に第２メタル５２２が接続され、第１ビア５０５、５０４に第２メタル５２３が接続され、第１ビア５０６に第２メタル５２４が接続され、第１ビア５０７に第２メタル５２５が接続され、第１ビア５０８に第２メタル５２６が接続され、第１ビア５０９に第２メタル５２７が接続され、第１ビア５１０に第２メタル５２８が接続され、第１ビア５１１に第２メタル５２９が接続され、第１ビア５１２に第２メタル５３０が接続され、第１ビア５１３、５１４に第２メタル５３１が接続される。
【０１１９】
第２メタル５１６上に第２ビア５３２が配置され、第２メタル５１７上に第２ビア５３３が配置され、第２メタル５１８上に第２ビア５３４が配置され、第２メタル５１９上に第２ビア５３５が配置され、第２メタル５２０上に第２ビア５３６が配置され、第２メタル５２１上に第２ビア５３７が配置され、第２メタル５２２上に第２ビア５３８が配置され、第２メタル５２４上に第２ビア５３９が配置され、第２メタル５２５上に第２ビア５４０が配置され、第２メタル５２６上に第２ビア５４１が配置され、第２メタル５２７上に第２ビア５４２が配置され、第２メタル５２８上に第２ビア５４３が配置され、第２メタル５２９上に第２ビア５４４が配置され、第２メタル５３０上に第２ビア５４５が配置され、第２ビア５３４に第３メタル５４６が接続され、第２ビア５３２に第３メタル５４９が接続され、第２ビア５３６に第３メタル５５０が接続され、第２ビア５３７に第３メタル５５１が接続され、第２ビア５３３、５３５、５３８、５３９、５４２、５４４に第３メタル５４７が接続され、第２ビア５４０に第３メタル５５２が接続され、第２ビア５４１に第３メタル５５３が接続され、第２ビア５４５に第３メタル５５４が接続され、第２ビア５４３に第３メタル５４８が接続される。
【０１２０】
第３メタル５４９上に第３ビア５６１が配置され、第３メタル５５０上に第３ビア５６４が配置され、第３メタル５５１上に第３ビア５６５が配置され、第３メタル５５２上に第３ビア５６２が配置され、第３メタル５５３上に第３ビア５６３が配置され、第３メタル５５４上に第３ビア５６６が配置され、第３ビア５６１に第４メタル５５５が接続され、第３ビア５６２に第４メタル５５６が接続され、第３ビア５６３に第４メタル５５７が接続され、第３ビア５６４に第４メタル５５８が接続され、第３ビア５６５に第４メタル５５９が接続され、第３ビア５６６に第４メタル５６０が接続される。
【符号の説明】
【０１２１】
１０１．酸化膜
１０２．ｐ＋型シリコン層
１０３．ｐ型もしくはノンドープのシリコン層
１０４．レジスト
１０５．ｎ型もしくはノンドープのシリコン層
１０６．ｎ型もしくはノンドープのシリコン層
１０７．酸化膜
１０８．窒化膜
１０９〜１１２．レジスト
１１３〜１１６．窒化膜
１１７〜１１９．酸化膜
１２１．酸化膜
１２２〜１２５．酸化膜サイドウォール
１２６．窒化膜
１２７．窒化膜サイドウォール、窒化膜ハードマスク
１２８〜１２９．窒化膜サイドウォール
１３０．窒化膜サイドウォール、窒化膜ハードマスク
１３１〜１３６．レジスト
１３７．第１の島状シリコン層
１３８．第５の島状シリコン層
１３９．第６の島状シリコン層
１４０．第３の島状シリコン層
１４１．第２のシリコン層
１４２．第４のシリコン層
１４３〜１４４．ｐ＋型シリコン層
１４５．窒化膜
１４６〜１５１．窒化膜サイドウォール
１５２〜１５３．レジスト
１５４〜１５９．ｎ＋型シリコン層
１６０．レジスト
１６１〜１６４．ｐ＋型シリコン層
１６５．酸化膜
１６６．レジスト
１６７．ｈｉｇｈ−Ｋ膜
１６８．金属
１６９．窒化膜
１７０〜１７３．レジスト
１７４〜１７７．窒化膜ハードマスク
１７８〜１８１．ゲート電極
１８２．窒化膜
１８３〜１８６．窒化膜サイドウォール
１８７〜１９０．ゲート絶縁膜、ｈｉｇｈ−Ｋ膜
１９１〜１９４．レジスト
１９５．窒化膜、窒化膜サイドウォール
１９６〜２０５．シリコンと金属の化合物層
２０６．層間膜
２０７〜２０８．コンタクト孔
２０９〜２１０．コンタクト
２１１．層間膜
２１２〜２１９．コンタクト孔
２２０〜２２７．コンタクト
２２８〜２３５．第１メタル
２３６．層間膜
２３７．第１のインバータ
２３９．第１の選択トランジスタ
２４０．第２のインバータ
２４２．第２の選択トランジスタ
３０１〜３１８．出力端子
３１９〜３３６．インバータ
３３７〜３５４．選択トランジスタ
３５５〜３７２．入力端子
３７３〜３９０．コンタクト
３９１〜４０２．ゲート電極
４０３〜４５６．コンタクト
４５７〜４９４．第１メタル
４９５〜５１４．第１ビア
５１５〜５３１．第２メタル
５３２〜５４５．第２ビア
５４６〜５５４．第３メタル
５５５〜５６０．第４メタル
５６１〜５６６．第３ビア
【特許請求の範囲】
【請求項１】
第１の島状半導体の周囲上に少なくとも一部に接した第１のゲート絶縁膜と、
第１のゲート絶縁膜に少なくとも第１のゲート電極の第１面が接し、
第１のゲート電極の第２面に第２のゲート絶縁膜の第１面が接し、
第２のゲート絶縁膜の第２面に第１の弧状半導体が接し、
第１の島状半導体の上部に配置された第１の第１導電型高濃度半導体と、
第１の島状半導体の下部に配置された第２の第１導電型高濃度半導体と、
第１の弧状半導体の上部に配置された第１の第２導電型高濃度半導体と、
第１の弧状半導体の下部に配置された第２の第２導電型高濃度半導体と、
を有する一行一列目に配置される第１のインバータと、
第２の島状半導体の周囲上に少なくとも一部に接した第３のゲート絶縁膜と、
第３のゲート絶縁膜に少なくとも第２のゲート電極の第１面が接し、
第２のゲート電極の第２面に第４のゲート絶縁膜の第１面が接し、
第４のゲート絶縁膜の第２面に第２の弧状半導体が接し、
第２の島状半導体の上部に配置された第３の第１導電型高濃度半導体と、
第２の島状半導体の下部に配置された第４の第１導電型高濃度半導体と、
第２の弧状半導体の上部に配置された第３の第２導電型高濃度半導体と、
第２の弧状半導体の下部に配置された第４の第２導電型高濃度半導体と、
を有する二行二列目に配置される第２のインバータと、
第３の島状半導体の周囲上に少なくとも一部に接した第５のゲート絶縁膜と、
第５のゲート絶縁膜に一部が接した第３のゲート電極と、
第３の島状半導体の上部に配置された第５の第２導電型高濃度半導体と、
第３の島状半導体の下部に配置された第６の第２導電型高濃度半導体と、
を有する一行二列目に配置される第１の選択トランジスタと、
第４の島状半導体の周囲上に少なくとも一部に接した第６のゲート絶縁膜と、
第６のゲート絶縁膜に一部が接した第４のゲート電極と、
第４の島状半導体の上部に配置された第７の第２導電型高濃度半導体と、
第４の島状半導体の下部に配置された第８の第２導電型高濃度半導体と、
を有する二行一列目に配置される第２の選択トランジスタと、
を有し、
第１の弧状半導体の弦の長さは、第１の弧状半導体の弦の長さ方向と同一方向の第１のゲート電極の長さよりも同じか短いことを特徴とし、
第２の弧状半導体の弦の長さは、第２の弧状半導体の弦の長さ方向と同一方向の第２のゲート電極の長さよりも同じか短いことを特徴としたＳＲＡＭメモリセルを、２行２列以上配置したＳＲＡＭメモリセルアレイ。
【請求項２】
少なくとも行方向に１個のメモリセルと隣接する他のメモリセルは、お互いに境界線に対して、線対称に配置されることを特徴とする請求項１に記載のＳＲＡＭメモリセルアレイ。
【請求項３】
少なくとも列方向に１個のメモリセルと隣接する他のメモリセルは、お互いに境界線に対して、線対称に配置されることを特徴とする請求項１に記載のＳＲＡＭメモリセルアレイ。
【請求項４】
行方向に１個のメモリセルと隣接する他のメモリセルは、お互いに境界線に対して、線対称に配置され、
列方向に１個のメモリセルと隣接する他のメモリセルは、お互いに境界線に対して、線対称に配置されることを特徴とする請求項１に記載のＳＲＡＭメモリセルアレイ。
【請求項５】
第１の弧状半導体と第１の島状半導体とで形成されるインバータのゲート電極と、第３の島状半導体で形成される選択トランジスタの下部の高濃度半導体とを接続するコンタクトを有し、そのコンタクトの上端は、第１メタルの下端より低いことを特徴とする請求項１に記載のＳＲＡＭメモリセルアレイ。
【請求項６】
酸化膜を堆積し窒化膜を堆積し、島状シリコン形成のためのレジストを形成し、窒化膜酸化膜をエッチングし、島状シリコン形成のためのハードマスクを形成し、島状シリコン形成のためのレジストを剥離し、酸化膜を堆積し、酸化膜をエッチングし、島状シリコン形成のためのハードマスクの側壁に、酸化膜サイドウォールを形成し、窒化膜を堆積し窒化膜をエッチングし窒化膜サイドウォールを形成し、弧状シリコンを形成のためのレジストを形成し、窒化膜サイドウォールをエッチングし、弧状シリコンを形成するための窒化膜ハードマスクを形成する工程を含む請求項１に記載のＳＲＡＭメモリセルアレイの製造方法。
【請求項１】
第１の島状半導体の周囲上に少なくとも一部に接した第１のゲート絶縁膜と、
第１のゲート絶縁膜に少なくとも第１のゲート電極の第１面が接し、
第１のゲート電極の第２面に第２のゲート絶縁膜の第１面が接し、
第２のゲート絶縁膜の第２面に第１の弧状半導体が接し、
第１の島状半導体の上部に配置された第１の第１導電型高濃度半導体と、
第１の島状半導体の下部に配置された第２の第１導電型高濃度半導体と、
第１の弧状半導体の上部に配置された第１の第２導電型高濃度半導体と、
第１の弧状半導体の下部に配置された第２の第２導電型高濃度半導体と、
を有する一行一列目に配置される第１のインバータと、
第２の島状半導体の周囲上に少なくとも一部に接した第３のゲート絶縁膜と、
第３のゲート絶縁膜に少なくとも第２のゲート電極の第１面が接し、
第２のゲート電極の第２面に第４のゲート絶縁膜の第１面が接し、
第４のゲート絶縁膜の第２面に第２の弧状半導体が接し、
第２の島状半導体の上部に配置された第３の第１導電型高濃度半導体と、
第２の島状半導体の下部に配置された第４の第１導電型高濃度半導体と、
第２の弧状半導体の上部に配置された第３の第２導電型高濃度半導体と、
第２の弧状半導体の下部に配置された第４の第２導電型高濃度半導体と、
を有する二行二列目に配置される第２のインバータと、
第３の島状半導体の周囲上に少なくとも一部に接した第５のゲート絶縁膜と、
第５のゲート絶縁膜に一部が接した第３のゲート電極と、
第３の島状半導体の上部に配置された第５の第２導電型高濃度半導体と、
第３の島状半導体の下部に配置された第６の第２導電型高濃度半導体と、
を有する一行二列目に配置される第１の選択トランジスタと、
第４の島状半導体の周囲上に少なくとも一部に接した第６のゲート絶縁膜と、
第６のゲート絶縁膜に一部が接した第４のゲート電極と、
第４の島状半導体の上部に配置された第７の第２導電型高濃度半導体と、
第４の島状半導体の下部に配置された第８の第２導電型高濃度半導体と、
を有する二行一列目に配置される第２の選択トランジスタと、
を有し、
第１の弧状半導体の弦の長さは、第１の弧状半導体の弦の長さ方向と同一方向の第１のゲート電極の長さよりも同じか短いことを特徴とし、
第２の弧状半導体の弦の長さは、第２の弧状半導体の弦の長さ方向と同一方向の第２のゲート電極の長さよりも同じか短いことを特徴としたＳＲＡＭメモリセルを、２行２列以上配置したＳＲＡＭメモリセルアレイ。
【請求項２】
少なくとも行方向に１個のメモリセルと隣接する他のメモリセルは、お互いに境界線に対して、線対称に配置されることを特徴とする請求項１に記載のＳＲＡＭメモリセルアレイ。
【請求項３】
少なくとも列方向に１個のメモリセルと隣接する他のメモリセルは、お互いに境界線に対して、線対称に配置されることを特徴とする請求項１に記載のＳＲＡＭメモリセルアレイ。
【請求項４】
行方向に１個のメモリセルと隣接する他のメモリセルは、お互いに境界線に対して、線対称に配置され、
列方向に１個のメモリセルと隣接する他のメモリセルは、お互いに境界線に対して、線対称に配置されることを特徴とする請求項１に記載のＳＲＡＭメモリセルアレイ。
【請求項５】
第１の弧状半導体と第１の島状半導体とで形成されるインバータのゲート電極と、第３の島状半導体で形成される選択トランジスタの下部の高濃度半導体とを接続するコンタクトを有し、そのコンタクトの上端は、第１メタルの下端より低いことを特徴とする請求項１に記載のＳＲＡＭメモリセルアレイ。
【請求項６】
酸化膜を堆積し窒化膜を堆積し、島状シリコン形成のためのレジストを形成し、窒化膜酸化膜をエッチングし、島状シリコン形成のためのハードマスクを形成し、島状シリコン形成のためのレジストを剥離し、酸化膜を堆積し、酸化膜をエッチングし、島状シリコン形成のためのハードマスクの側壁に、酸化膜サイドウォールを形成し、窒化膜を堆積し窒化膜をエッチングし窒化膜サイドウォールを形成し、弧状シリコンを形成のためのレジストを形成し、窒化膜サイドウォールをエッチングし、弧状シリコンを形成するための窒化膜ハードマスクを形成する工程を含む請求項１に記載のＳＲＡＭメモリセルアレイの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【公開番号】特開２０１０−２８３３５１（Ｐ２０１０−２８３３５１Ａ）
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願番号】特願２０１０−１２８８５５（Ｐ２０１０−１２８８５５）
【出願日】平成２２年６月４日（２０１０．６．４）
【分割の表示】特願２００９−１３５７５４（Ｐ２００９−１３５７５４）の分割
【原出願日】平成２１年６月５日（２００９．６．５）
【出願人】（５０６２４０５８４）日本ユニサンティスエレクトロニクス株式会社 (30)
【Ｆターム（参考）】
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願日】平成２２年６月４日（２０１０．６．４）
【分割の表示】特願２００９−１３５７５４（Ｐ２００９−１３５７５４）の分割
【原出願日】平成２１年６月５日（２００９．６．５）
【出願人】（５０６２４０５８４）日本ユニサンティスエレクトロニクス株式会社 (30)
【Ｆターム（参考）】
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