メモリ装置、及びメモリ装置の作製方法
【課題】可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供する。
【解決手段】メモリ装置内のメモリ素子のセルトランジスタとして、リーク電流の極めて小さいトランジスタを用いる。さらにメモリセルの占有面積を縮小するために、ビット線とワード線とが交差する領域に、当該トランジスタのソース及びドレインが縦方向に積層されるように形成すればよい。さらにキャパシタは、当該トランジスタの上方に積層すればよい。
【解決手段】メモリ装置内のメモリ素子のセルトランジスタとして、リーク電流の極めて小さいトランジスタを用いる。さらにメモリセルの占有面積を縮小するために、ビット線とワード線とが交差する領域に、当該トランジスタのソース及びドレインが縦方向に積層されるように形成すればよい。さらにキャパシタは、当該トランジスタの上方に積層すればよい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体特性を利用したメモリ装置とその作製方法に関する。
【背景技術】
【０００２】
１つのキャパシタと１つのトランジスタ（セルトランジスタともいう）から構成される、ＤＲＡＭ（Ｄｉｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、代表的なメモリ装置として広く用いられる。
【０００３】
従来、ＤＲＡＭはプレーナ型トランジスタを用いて形成されてきたが、回路の微細化に伴い、短チャネル効果によるリーク電流を防止するためにゲートを立体的に配置するＲＣＡＴ（Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）を用いる方法が採用されている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｋｉｍ，”Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ” ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ３３３−３３６， ２００５
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来のＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み込みの度に、再度書き込み動作を行う必要がある。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でもキャパシタの電荷が流出、またはキャパシタへ電荷が流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であるといった問題があった。
【０００６】
一方でメモリ装置の高集積化に伴い、メモリ素子の占有面積の縮小が求められている。しかし、上述のプレーナ型トランジスタ及びその変形であるＲＣＡＴでは、回路の配線幅を小さくする以外には、これ以上の集積化は困難であり、このような従来の技術を用いた場合のメモリ素子の面積は８Ｆ２以上（Ｆは最小加工寸法）、又は６Ｆ２以上である。したがってより小さい面積、例えば４Ｆ２を実現する技術が求められている。
【０００７】
本発明は、このような技術的背景のもとでなされたものである。したがって本発明の一態様は、可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、メモリ装置内のメモリ素子のセルトランジスタとして、リーク電流の極めて小さいトランジスタを用いることに着眼した。さらにメモリセルの占有面積を縮小するために、ビット線とワード線とが交差する領域に、当該トランジスタのソース及びドレインが縦方向に積層されるように形成すればよい。さらにキャパシタは、当該トランジスタの上方に積層すればよい。
【０００９】
すなわち、本発明の一態様は、基板上にセルトランジスタと、キャパシタとが積層されたメモリ装置であって、セルトランジスタは、ビット線上に半導体層と、半導体層の側面と接するゲート絶縁層と、を有し、半導体層の側面の少なくとも一部は、ゲート絶縁層を介してワード線に覆われている。また、キャパシタは、半導体層の上面に接する容量電極と、容量電極上に絶縁層と、絶縁層上に容量配線と、を有する。さらにセルトランジスタの半導体層は、シリコンよりもバンドギャップの広い半導体材料で構成されている。
【００１０】
このように、セルトランジスタはビット線とワード線とが交差する領域に形成され、さらにキャパシタが当該セルトランジスタと重畳するように形成されているため、基板面積に対するメモリ素子の占有面積を極めて低減することができる。さらにセルトランジスタのチャネルが形成される半導体層に、シリコンよりもバンドギャップの広い材料からなる半導体を適用することにより、セルトランジスタのオフ電流が低減され、データの保持期間を極めて長くすることができる。
【００１１】
また、本発明の他の一態様は、上記メモリ装置における半導体層が、バンドギャップが２．５電子ボルト以上４電子ボルト以下の材料から構成される。
【００１２】
また、本発明の他の一態様は、上記メモリ装置における半導体層が、酸化物半導体から構成される。
【００１３】
特に、セルトランジスタのチャネルが形成される半導体層に、上記のようなバンドギャップの値を有する半導体を適用することにより、セルトランジスタのオフ電流を極めて低い値とすることが可能となる。
【００１４】
また、本発明の他の一態様は、上記ビット線の下に、上記セルトランジスタを駆動する駆動回路を有することを特徴とする、メモリ装置である。
【００１５】
このように、ビット線の下に駆動回路を設けることにより、メモリ素子の占有面積を削減することができる。駆動回路は、好ましくは単結晶半導体を用いて形成するとよい。
【００１６】
また、本発明の一態様のメモリ装置の作製方法は、絶縁表面上にビット線を形成する工程と、ビット線上に、シリコンよりもバンドギャップの広い半導体材料からなる半導体層を形成する工程と、ビット線及び半導体層を覆うゲート絶縁層を形成する工程と、ゲート絶縁層を介して半導体層の側面の少なくとも一部を覆うワード線を形成する工程と、半導体層の上面を露出させるようにゲート絶縁層の一部を除去する工程と、半導体層の上面に接する容量電極を形成する工程と、容量電極上に、絶縁層と容量配線とを積層して形成する工程と、を有する。
【００１７】
上記のような作製方法によれば、占有面積が極めて小さく、且つデータの保持期間の極めて長いメモリ素子を作製することができる。
【００１８】
なお、本明細書等において、ビット線とはセンスアンプ等に接続した配線、あるいは、センスアンプ等により電位が増幅される配線という意味に解釈してもよい。また、ワード線とはセルトランジスタのゲートに接続する配線という意味に解釈してもよい。
【発明の効果】
【００１９】
本発明によれば、可能な限り占有面積が削減され、データ保持期間の極めて長い半導体メモリ装置を提供できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様の、メモリ装置を説明する図。
【図２】本発明の一態様の、メモリ装置の作製方法を説明する図。
【図３】本発明の一態様の、メモリ装置の作製方法を説明する図。
【図４】本発明の一態様の、メモリ装置を説明する図。
【図５】本発明の一態様の、メモリ装置を説明する図。
【図６】本発明の一態様の、メモリ装置を説明する図。
【図７】酸化物半導体の一例。
【図８】酸化物半導体の一例。
【図９】酸化物半導体の一例。
【図１０】ゲート電圧と電界効果移動度の関係。
【図１１】ゲート電圧とドレイン電流の関係。
【図１２】ゲート電圧とドレイン電流の関係。
【図１３】ゲート電圧とドレイン電流の関係。
【図１４】トランジスタの特性。
【図１５】トランジスタの特性。
【図１６】トランジスタの特性。
【図１７】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００２１】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２２】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２３】
また、本明細書においては、セルトランジスタのソースとはビット線側の電極あるいは領域を指し、セルトランジスタのドレインとはキャパシタ側の電極あるいは領域を指すものとする。
【００２４】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体メモリ装置の構成例について、図１及び図６を用いて説明する。
【００２５】
図１（Ａ）は、メモリ装置１００の上面概略図であり、図１（Ｂ）は、図１（Ａ）中の切断線Ａ−Ａ’に沿った断面概略図である。なお、明瞭化のため、図１（Ａ）には容量線１１９は明示していない。
【００２６】
メモリ装置１００は、並行する複数のビット線１０３と、ビット線１０３と直交する複数のワード線１０５と、を有し、ビット線１０３とワード線１０５の重なる領域に、セルトランジスタ１５０及びキャパシタ１６０が積層して形成されている。
【００２７】
セルトランジスタ１５０は、基板１０１の表面を覆う下地絶縁層１１３上に形成される。セルトランジスタ１５０は、ビット線１０３上に半導体層１０９と容量電極１０７が積層されている。また半導体層１０９の側面は、ゲート絶縁層１１１を介してワード線１０５に覆われている。したがって、セルトランジスタ１５０は、半導体層１０９の側面を覆うワード線１０５がゲートとして機能し、その底面に接するビット線１０３がソース、また上面に接する容量電極１０７がドレインとして機能する、縦型のトランジスタである。
【００２８】
図６には、図１（Ａ）中のビット線１０３に沿った切断線Ｂ−Ｂ’に沿った断面概略図を示している。図６に示すように、ワード線１０５は、ゲート絶縁層１１１を介して半導体層１０９の側面を覆うように断線することなく形成されているため、一つのワード線１０５に接続され、一列に配置される複数のセルトランジスタ１５０のそれぞれに同じ電位を与えることが出来る。また、隣接するワード線１０５間は絶縁層により絶縁されている。
【００２９】
キャパシタ１６０は、セルトランジスタ１５０の上方に積層して形成され、容量電極１０７と、容量線１１９と、これらに挟持された絶縁層１１７から構成される。
【００３０】
データを書込む際には、セルトランジスタ１５０をオン状態とし、ビット線１０３と容量線１１９との電位差に応じた電流が半導体層１０９に形成されたチャネルを介して容量電極１０７に流れることにより、キャパシタ１６０に電荷が保持される。その後セルトランジスタ１５０をオフ状態とすることにより、書込まれたデータを保持することができる。
【００３１】
また、データを読み出す際は、セルトランジスタ１５０をオン状態とすることにより、キャパシタ１６０に保持された電荷に応じた電流が半導体層１０９に形成されたチャネルを介してビット線１０３に流れる。したがってこの際のビット線１０３の電位の変化を、当該ビット線１０３に接続されたセンスアンプなどの読み出し回路で検知することにより、読み出しを行うことができる。
【００３２】
ここで、セルトランジスタ１５０、及びキャパシタ１６０のワード線１０５方向の幅は、ビット線１０３の幅と概略一致させることができる。さらにこれらのビット線１０３方向の幅は、ワード線１０５の幅と概略一致させることができる。したがって、セルトランジスタ１５０及びキャパシタ１６０の基板１０１表面における占有面積は、極めて小さいものとすることが可能となる。
【００３３】
また、セルトランジスタ１５０のチャネル長は、半導体層１０９の厚さを変えることにより制御することができる。したがって、微細化に伴いビット線１０３やワード線１０５などの線幅が極めて小さくなった場合でも、任意のチャネル長とすることができるため、短チャネル効果を抑制することができる。
【００３４】
セルトランジスタ１５０のチャネル長は、ゲート絶縁層１１１の厚さにもよるが、例えば半導体層１０９の対角の長さまたは直径に対して１０倍以上、好ましくは２０倍以上とすると、短チャネル効果を抑制できるため好ましい。
【００３５】
また、図１及び図６において、半導体層１０９を角柱形状として明示したが、円柱形状としてもよい。例えば半導体層１０９が角柱形状であれば、その側面近傍に形成されるチャネルの実効的な幅を大きくとれるため、セルトランジスタ１５０のオン電流を高くすることができる。また、円柱形状とするとその側面に突出した部分がなく、その側面にゲート電界が均一に印加されるため、信頼性の高いセルトランジスタ１５０とすることができる。例えばさらにオン電流を高くしたい場合には、半導体層１０９の底面の形状を例えば星型多角形のように、少なくともひとつの内角が１８０°を超える多角形（凹多角形）としてもよい。
【００３６】
また、図１及び図６において、ワード線１０５はゲート絶縁層１１１を介して半導体層１０９の側面を覆う構成としたが、少なくとも半導体層１０９の側面の一部を覆って形成されていればよい。例えば半導体層１０９のワード線１０５に沿った片側の側面にのみ、ワード線１０５を設ける構成とすれば、ビット線１０３方向の集積度を高くすることができる。一方で図１及び図６のように半導体層１０９の側面を覆う構成とすれば、セルトランジスタ１５０の実効的なチャネル幅を大きくとれるためオン電流を高くすることが出来る。
【００３７】
ここで、セルトランジスタ１５０にはオフ電流が極めて小さいトランジスタを用いることによって、キャパシタ１６０に長期間に渡って保持することが可能となる。したがってメモリ装置１００において、定期的なデータの再書込み動作（以下、リフレッシュ動作とも呼ぶ。）が不要、若しくはリフレッシュ動作を行う頻度を極めて低くすることが可能となり、実質的に不揮発性のメモリ装置１００として機能させることが可能となる。
【００３８】
オフ電流が極めて小さいトランジスタとしては、チャネルが形成される半導体層にシリコンよりも広いバンドギャップを有する半導体を適用したトランジスタが挙げられる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。
【００３９】
具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１電子ボルト）では不十分で、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。
【００４０】
例えば、セルトランジスタ１５０として、チャネルが形成される半導体層１０９に酸化物半導体を適用したトランジスタを用いることができる。
【００４１】
また、セルトランジスタ１５０はオフ電流が極めて小さいトランジスタであるため、電荷を保持するキャパシタ１６０のサイズを縮小することができる。また、キャパシタ１６０のサイズの縮小に伴い、書込み、読み出しに要する時間を短縮でき、高速動作が可能なメモリ装置１００とすることができる。
【００４２】
以上のように本実施の形態で例示したメモリ装置１００は、基板１０１の表面に対して極めて占有面積が小さいセルトランジスタ１５０及びキャパシタ１６０からなるメモリ素子を有するメモリ装置である。また、当該セルトランジスタ１５０をオフ電流の極めて小さいトランジスタとすることにより、データ保持期間の極めて長いメモリ装置１００とすることが可能となる。
【００４３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００４４】
（実施の形態２）
本実施の形態では、実施の形態１で例示したメモリ装置１００の作製方法について、図２及び図３を用いて説明する。
【００４５】
なお、本実施の形態では、一部を除いて、概略を示すにとどめる。詳細は、公知の半導体集積回路作製技術を参照すればよい。
【００４６】
まず、基板１０１上に下地絶縁層１１３を形成する。
【００４７】
基板１０１として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１０１には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【００４８】
下地絶縁層１１３は、基板１０１からの不純物の拡散を抑制する機能を有する。例えば酸化物絶縁膜、窒化物絶縁膜などを、ＣＶＤ法やスパッタリング法などの各種成膜方法で形成すればよい。また基板１０１に半導体基板を用いる場合には、その表面を熱酸化して形成してもよい。また、下地絶縁層１１３は必要なければ形成しなくても良い。
【００４９】
続いて、下地絶縁層１１３上にビット線１０３を形成する。ビット線１０３はスパッタリング法やＣＶＤ法などの成膜方法により導電膜を形成した後、公知のフォトリソグラフィ法を用いて加工することにより形成される。
【００５０】
導電膜に用いられる材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン等から選ばれた元素、又は上述した元素を成分とする合金、又は上述した元素を組み合わせた合金などが挙げられる。また、当該導電膜は単層でも２層以上の積層としてもよい。特に、アルミニウムや銅などの金属膜の下側、又は上側、若しくはその両方にクロム、タンタル、チタン、モリブデン、タングステン等の高融点金属膜を積層してもよい。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【００５１】
その後、下地絶縁層１１３及びビット線１０３を覆うように、半導体膜１２９を形成する。ここで半導体膜１２９のビット線１０３上の厚さは、後の平坦化工程で膜厚が減少してしまうことを考慮して、あらかじめセルトランジスタのチャネル長よりも厚くなるように形成することが好ましい。本実施の形態では、半導体膜１２９として酸化物半導体膜をスパッタリング法により形成する。具体的には、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体ターゲットを用いてスパッタリング法により形成する。
【００５２】
なお、酸化物半導体膜として用いることのできる材料は上記に限定されない。酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【００５３】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
【００５４】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【００５５】
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
【００５６】
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
【００５７】
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【００５８】
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【００５９】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
【００６０】
また、上記金属酸化物にＳｉＯ２を含ませた酸化物半導体で酸化物半導体膜を形成することもできる。
【００６１】
また、酸化物半導体膜を、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される酸化物半導体で形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【００６２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【００６３】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
【００６４】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００６５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００６６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６７】
酸化物半導体は単結晶でも、非単結晶でもよい。
【００６８】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【００６９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００７０】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７１】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式（１）にて定義される。
【００７２】
【数１】
【００７３】
なお、数式（１）において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００７４】
ここで、酸化物半導体膜にはアルカリ金属、水素原子、水素分子、水、水酸基、又は水素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えばスパッタリングターゲットや成膜に用いるガスに上記不純物が混入しないようにする。また、成膜の際、成膜装置内を十分排気し、成膜時に基板を加熱しながら成膜することにより、成膜された酸化物半導体膜に含まれる不純物濃度を低減することができる。また、酸化物半導体膜を成膜後に、加熱処理をして酸化物半導体膜中の水分、又は水素を脱離しても良い。当該加熱処理は、酸化物半導体膜の成膜後であれば、どの時点で行っても良い。
【００７５】
次に、半導体膜１２９上に絶縁膜１４３を形成する。絶縁膜１４３は後に半導体膜１２９をエッチングして半導体層１０９とする際のハードマスクとして用いる膜であるため、半導体膜１２９とエッチングの選択比が大きい材料を用い、また当該エッチングに耐えうる厚さに形成する。
【００７６】
その後、絶縁膜１４３上に接し、後の半導体層１０９となる領域と重なるように、レジスト１４１を形成する。この時点での断面概略図が図２（Ａ）に相当する。
【００７７】
続いて、レジスト１４１に覆われていない領域の絶縁膜１４３をエッチングしてハードマスク１４５を形成する。ハードマスク１４５を形成後、レジスト１４１を除去してもよい。その後、ハードマスク１４５に覆われていない領域の半導体膜１２９に対し、異方性のエッチングを行うことにより、半導体層１０９を得る。ここでエッチングの際に、ハードマスク１４５、ビット線１０３及び下地絶縁層１１３がほとんどエッチングされない条件を選択する。
【００７８】
なお、半導体膜１２９のエッチングの際、ハードマスク１４５がエッチングされないような条件で異方性エッチングを行い、形成後の半導体層１０９の形状が、概略柱状（円柱状、多角柱状を含む。）になるように形成することが好ましい。ここで例えば半導体層１０９の形状が錐状であった場合、形成されるセルトランジスタ１５０の実効的なチャネル幅がドレイン（容量電極）に近づくほど小さくなってしまうためオン電流が低下してしまう。
【００７９】
ここでハードマスク１４５の形成後にレジスト１４１を除去していない場合は、半導体層１０９の形成後にレジスト１４１を除去する。
【００８０】
続いて、下地絶縁層１１３、ビット線１０３、半導体層１０９及びハードマスク１４５の露出している部分を覆う絶縁膜１４７を形成する。絶縁膜１４７の一部は後のゲート絶縁層１１１となるため、半導体層１０９の側壁に接する部分は均一な膜厚になるように成膜する。絶縁膜１４７は、ＣＶＤ法、スパッタリング法などの成膜方法によって形成することができる。なお、ここで絶縁膜１４７の膜中及び半導体層１０９との界面には水、水素、水素化合物などの水素原子を含む不純物が十分低減されていることが好ましい。
【００８１】
絶縁膜１４７としては、例えば酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。
【００８２】
この段階における断面概略図が図２（Ｂ）に相当する。
【００８３】
次に、ワード線１０５を形成する。まず、半導体層１０９が形成されていない領域を埋めるように厚い導電膜を成膜する。当該導電膜はスパッタリング法やＣＶＤ法などの成膜方法により成膜できる。導電膜に用いる材料としては、ビット線１０３を構成する導電膜と同様の材料を用いることができる。その後、当該導電膜の表面を平坦化する。ここで、平坦化工程は、絶縁膜１４７、又はハードマスク１４５が露出した時点で停止する。
【００８４】
続いて公知のフォトリソグラフィ法を用いて導電膜を選択的にエッチングすることにより、ビット線１０３と直交するワード線１０５のパターンを形成する。
【００８５】
その後、ワード線１０５のパターン間（図示しない）を埋めるように厚い絶縁膜を形成した後、当該絶縁膜の表面を平坦化する。当該平坦化工程は、半導体層１０９が露出した時点で停止する。したがって、半導体層１０９の上部に形成された絶縁膜１４７の一部、及びハードマスク１４５は当該平坦化工程により除去される。
【００８６】
以上の工程により、ワード線１０５、及びゲート絶縁層１１１が形成される。この段階における断面概略図が図２（Ｃ）に相当する。
【００８７】
続いて、ワード線１０５の表面及びゲート絶縁層１１１の上部表面を覆う絶縁層１１５を形成する。絶縁層１１５はＣＶＤ法やスパッタリング法などの成膜方法により絶縁膜を成膜した後に半導体層１０９が露出するように選択的にエッチングして形成する。
【００８８】
その後、半導体層１０９の上表面に接する容量電極１０７を形成する。容量電極１０７は、絶縁層１１５及び半導体層１０９を覆う導電膜をＣＶＤ法やスパッタリング法などの成膜方法により成膜した後、選択的にエッチングすることにより形成できる。この段階における断面概略図が、図３（Ａ）に相当する。容量電極１０７を構成する導電膜に用いる材料としては、ビット線１０３を構成する導電膜と同様の材料を用いることができる。
【００８９】
続いて、絶縁層１１７及び容量線１１９を形成して、半導体層１０９上にキャパシタ１６０を形成する（図３（Ｂ）参照）。
【００９０】
まず、絶縁層１１７をＣＶＤ法などの成膜方法により形成し、これと接する容量線１１９を形成する。ここで容量線１１９を構成する導電膜に用いる材料としては、ビット線１０３を構成する導電膜と同様の材料を用いることができる。ここで、絶縁層１１７の膜厚が薄いほど、また絶縁層１１７に用いる材料の誘電率が高いほど、キャパシタ１６０の容量を大きくできる。しかし本実施の形態で作製するセルトランジスタ１５０はオフ電流が極めて小さいため、キャパシタ１６０をその容量が比較的小さくなるように形成してもよい。
【００９１】
キャパシタ１６０の容量は、セルトランジスタ１５０のオフ電流が低いほど、言い換えるとセルトランジスタの１５０のオフ抵抗が高いほど小さくすることができる。例えば通常のシリコンを用いたＤＲＡＭよりもオフ抵抗が１００倍高ければ、キャパシタ１６０の容量を１００分の１としても同じリフレッシュ頻度で動作させることが可能である。一方、従来のＤＲＡＭと同じキャパシタ容量であれば、リフレッシュ頻度を１００分の１まで低減できるため、デバイスとしての消費電力を極めて低減することができる。
【００９２】
セルトランジスタ１５０のオフ抵抗は、チャネルが形成される半導体層１０９における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００９３】
一方、例えばバンドギャップが３．２電子ボルトの半導体の場合では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。
【００９４】
このようなバンドギャップの広い半導体が適用されたセルトランジスタ１５０は、極めて低いオフ電流とすることができるため、キャパシタ１６０に保持される電荷は、極めて長い期間保持させることが可能となる。したがって、キャパシタ１６０を小さくできると共に、リフレッシュ動作を無くす、若しくはその頻度を極めて低くすることができる。
【００９５】
以上の工程により、基板表面に対する占有面積が極めて低減された複数のメモリ素子を有するメモリ装置１００を形成することができる。またこのような工程を経て作製されたメモリ装置１００は、データ保持期間を極めて長くすることが可能であるため、データのリフレッシュ動作が不要、若しくはその頻度の極めて低いメモリ装置１００とすることができる。
【００９６】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００９７】
（実施の形態３）
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている酸化物半導体であるＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）について説明する。
【００９８】
ＣＡＡＣ−ＯＳは新規な酸化物半導体である。
【００９９】
ＣＡＡＣ−ＯＳは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有する。
【０１００】
そして、ＣＡＡＣ−ＯＳは、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列している。
【０１０１】
さらに、ＣＡＡＣ−ＯＳは、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転している）。
【０１０２】
ＣＡＡＣ−ＯＳとは、広義には、非単結晶である。
【０１０３】
そして、ＣＡＡＣ−ＯＳは、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有する。
【０１０４】
さらに、ＣＡＡＣ−ＯＳは、ｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物である。
【０１０５】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。
【０１０６】
また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１０７】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。
【０１０８】
また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。
【０１０９】
若しくは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１１０】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１１１】
例えば、膜状に形成されたＣＡＡＣ−ＯＳを、膜表面または基板面に垂直な方向から電子顕微鏡で観察すると三角形または六角形の原子配列が認められる。
【０１１２】
さらに、電子顕微鏡で膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる。
【０１１３】
図７乃至図９を用いて、ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について説明する。
【０１１４】
なお、図７乃至図９において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【０１１５】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
【０１１６】
図７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０１１７】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０１１８】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０１１９】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０１２０】
図７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０１２１】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０１２２】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０１２３】
図７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０１２４】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
【０１２５】
図７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０１２６】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０１２７】
構造Ｄの小グループは電荷が＋１となる。
【０１２８】
図７（Ｅ）に、２個のＺｎを含む構造Ｅを示す。
【０１２９】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０１３０】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１３１】
ここで、これらの小グループ同士が結合する規則について説明する。
【０１３２】
図７（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。
【０１３３】
図７（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。
【０１３４】
図７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。
【０１３５】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０１３６】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０１３７】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０１３８】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１３９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０１４０】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１４１】
図８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
【０１４２】
図８（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０１４３】
なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１４４】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
【０１４５】
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０１４６】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０１４７】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１４８】
中グループＡは、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成し、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０１４９】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０１５０】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０１５１】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０１５２】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０１５３】
この中グループが複数結合して大グループを構成する。
【０１５４】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０１５５】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。
【０１５６】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０１５７】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０１５８】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１５９】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０１６０】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１６１】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０１６２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０１６３】
例えば、図９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０１６４】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０１６５】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０１６６】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０１６７】
この中グループが複数結合して大グループを構成する。
【０１６８】
図９（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０１６９】
なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１７０】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０１７１】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１７２】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１７３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１７４】
（実施の形態４）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０１７５】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１７６】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、数式（２）で表される。
【０１７７】
【数２】
【０１７８】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０１７９】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、数式（３）で表される。
【０１８０】
【数３】
【０１８１】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０１８２】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０１８３】
線形領域におけるドレイン電流Ｉｄは、数式（４）で表される。
【０１８４】
【数４】
【０１８５】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０１８６】
また、Ｖｄはドレイン電圧である。
【０１８７】
数式（４）の両辺をＶｇで割り、更に両辺の対数を取ると、数式（５）で表される。
【０１８８】
【数５】
【０１８９】
数式（５）の右辺はＶｇの関数である。
【０１９０】
上の式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから平均欠陥密度Ｎが求められる。
【０１９１】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、平均欠陥密度を評価できる。
【０１９２】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは平均欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１９３】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０１９４】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０１９５】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１９６】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、数式（６）で表される。
【０１９７】
【数６】
【０１９８】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０１９９】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と数式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２００】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μの計算結果Ｅを図１０に示す。
【０２０１】
なお、計算にはシノプシス社製のデバイスシミュレーションソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２０２】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０２０３】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２０４】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０２０５】
また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２０６】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０２０７】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２０８】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０２０９】
なお、計算に用いたトランジスタは酸化物半導体膜に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０２１０】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０２１１】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０２１２】
また、ゲート電極の側壁にサイドウォールを有する。
【０２１３】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０２１４】
計算にはシノプシス社製のデバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２１５】
図１１は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０２１６】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２１７】
図１１（Ａ）はゲート絶縁層の厚さを１５ｎｍとして計算したものである。
【０２１８】
図１１（Ｂ）はゲート絶縁層の厚さを１０ｎｍとして計算したものである。
【０２１９】
図１１（Ｃ）はゲート絶縁層の厚さを５ｎｍとして計算したものである。
【０２２０】
ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０２２１】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２２２】
図１２は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０２２３】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２２４】
図１２（Ａ）はゲート絶縁層の厚さを１５ｎｍとして計算したものである。
【０２２５】
図１２（Ｂ）はゲート絶縁層の厚さを１０ｎｍとして計算したものである。
【０２２６】
図１２（Ｃ）はゲート絶縁層の厚さを５ｎｍとして計算したものである。
【０２２７】
図１３は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０２２８】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２２９】
図１３（Ａ）はゲート絶縁層の厚さを１５ｎｍとして計算したものである。
【０２３０】
図１３（Ｂ）はゲート絶縁層の厚さを１０ｎｍとして計算したものである。
【０２３１】
図１３（Ｃ）はゲート絶縁層の厚さを５ｎｍとして計算したものである。
【０２３２】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２３３】
なお、移動度μのピークは、図１１では８０ｃｍ２／Ｖｓ程度であるが、図１２では６０ｃｍ２／Ｖｓ程度、図１３では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０２３４】
また、オフ電流も同様な傾向がある。
【０２３５】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０２３６】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２３７】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２３８】
（実施の形態５）
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２３９】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０２４０】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２４１】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０２４２】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０２４３】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０２４４】
以下Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０２４５】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体膜を成膜した。
【０２４６】
次に、酸化物半導体膜を島状になるようにエッチング加工した。
【０２４７】
そして、酸化物半導体膜上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０２４８】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
【０２４９】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０２５０】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０２５１】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０２５２】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０２５３】
（サンプルＡ）
サンプルＡは酸化物半導体膜の成膜中に基板に意図的な加熱を施さなかった。
【０２５４】
また、サンプルＡは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に加熱処理を施さなかった。
【０２５５】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体膜の成膜を行った。
【０２５６】
また、サンプルＢは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に加熱処理を施さなかった。
【０２５７】
基板を加熱した状態で成膜を行った理由は、酸化物半導体膜中でドナーとなる水素を追い出すためである。
【０２５８】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体膜の成膜を行った。
【０２５９】
さらに、サンプルＣは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０２６０】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体膜中でドナーとなる水素を追い出すためである。
【０２６１】
ここで、酸化物半導体膜中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体膜中でキャリアとなる酸素欠損も生じてしまう。
【０２６２】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０２６３】
（サンプルＡ〜Ｃのトランジスタの特性）
図１４（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０２６４】
図１４（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０２６５】
図１４（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０２６６】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０２６７】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０２６８】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０２６９】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体膜の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０２７０】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０２７１】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０２７２】
また、図１４（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０２７３】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０２７４】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０２７５】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０２７６】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０２７７】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）に対してゲートＢＴストレス試験を行った。
【０２７８】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２７９】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０２８０】
次に、ゲート絶縁層に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０２８１】
次に、Ｖｇｓを０Ｖとした。
【０２８２】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２８３】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０２８４】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２８５】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０２８６】
次に、ゲート絶縁層に印加されるＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０２８７】
次に、Ｖｇｓを０Ｖとした。
【０２８８】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２８９】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０２９０】
図１５（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図１５（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０２９１】
図１６（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図１６（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０２９２】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図１５（Ａ）及び図１６（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０２９３】
特に、図１５（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０２９４】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０２９５】
図１７はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０２９６】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２９７】
なお、図１７ではチャネル幅１μｍの場合における電流量を図示している。
【０２９８】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０２９９】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０３００】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０３０１】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【０３０２】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３０３】
（実施の形態６）
本実施の形態では、半導体回路が形成された基板上にメモリ素子が積層されたメモリ装置の例について図４及び図５を用いて説明する。
【０３０４】
図４はメモリ装置２００の断面概略図である。メモリ装置２００は、センスアンプや、デコーダ等の、メモリ素子を駆動するための回路（駆動回路２０３）が、単結晶半導体基板２０１表面に公知の半導体集積回路技術を用いて形成されている。その上にセルトランジスタ層２０５が設けられ、さらにその上にキャパシタ層２０７が形成されている。
【０３０５】
図４に示されるセルトランジスタ、及びキャパシタは、実施の形態２を参照して作製できる。
【０３０６】
セルトランジスタのビット線は、コンタクトプラグを介してその下層に設けられた駆動回路２０３と電気的に接続される。したがって、駆動回路２０３から出力された電位信号は、共通するビット線を介して各セルトランジスタに入力される。
【０３０７】
またここでは図示しないが、セルトランジスタ層２０５のワード線はそれぞれ同様にコンタクトプラグ等を介して駆動回路２０３に電気的に接続されている。したがって、駆動回路２０３から出力される電位に応じて、セルトランジスタのオン、オフを制御することができる。
【０３０８】
このような構成とすることにより、メモリ装置２００は、駆動回路２０３によってその上方に設けられるセルトランジスタを制御することにより、書込み、読み出し動作を行うことができる。
【０３０９】
以上のように、単結晶半導体基板２０１上に、集積化されたセルトランジスタ層２０５及びキャパシタ層２０７を積層することにより、基板表面に対する占有面積が縮小され、より集積化されたメモリ装置２００とすることができる。
【０３１０】
ここで、セルトランジスタ層２０５及びキャパシタ層２０７上に形成された絶縁層を介して、さらに上方にセルトランジスタ層及びキャパシタ層を積層することもできる。
【０３１１】
セルトランジスタ層を積層した構成の一例として、図５にメモリ装置２２０の断面概略図を示す。
【０３１２】
メモリ装置２２０は、単結晶半導体基板２０１表面に形成された駆動回路２０３上に、セルトランジスタ層２０５ａ、キャパシタ層２０７ａ、セルトランジスタ層２０５ｂ、及びキャパシタ層２０７ｂが順に積層されている。
【０３１３】
図５には、基板側から２層目となるセルトランジスタ層２０５ｂのビット線と、駆動回路２０３とがコンタクトプラグを介して電気的に接続される領域を含む断面概略図を示している。
【０３１４】
また、キャパシタ層２０７ａとセルトランジスタ層２０５ｂとの間には絶縁層が設けられている。当該絶縁層は、キャパシタ層の容量配線とビット線やワード線との間に形成される寄生容量を緩和するため、膜厚を十分厚くするか、低誘電率の絶縁材料を用いて形成してもよい。
【０３１５】
なお、本実施の形態では、セルトランジスタ及びキャパシタからなるメモリ素子を２層積層する構成を例示したが、これに限られず３層以上の積層とすることができる。また、ここでは１層目のセルトランジスタの直上に２層目のセルトランジスタを設ける構成としているが、２層目のセルトランジスタを基板表面と平行な向きにずらして形成してもよい。
【０３１６】
以上のように、絶縁層を介して多層構造としたメモリ装置２２０は、メモリセルの基板表面に対する占有面積がより縮小され、高集積化されたメモリ装置２２０とすることができる。
【０３１７】
本実施の形態は、本明細書等で例示する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３１８】
１００ メモリ装置
１０１ 基板
１０３ ビット線
１０５ ワード線
１０７ 容量電極
１０９ 半導体層
１１１ ゲート絶縁層
１１３ 下地絶縁層
１１５ 絶縁層
１１７ 絶縁層
１１９ 容量線
１２９ 半導体膜
１４１ レジスト
１４３ 絶縁膜
１４５ ハードマスク
１４７ 絶縁膜
１５０ セルトランジスタ
１６０ キャパシタ
２００ メモリ装置
２０１ 単結晶半導体基板
２０３ 駆動回路
２０５ セルトランジスタ層
２０５ａ セルトランジスタ層
２０５ｂ セルトランジスタ層
２０７ キャパシタ層
２０７ａ キャパシタ層
２０７ｂ キャパシタ層
２２０ メモリ装置
【技術分野】
【０００１】
本発明は、半導体特性を利用したメモリ装置とその作製方法に関する。
【背景技術】
【０００２】
１つのキャパシタと１つのトランジスタ（セルトランジスタともいう）から構成される、ＤＲＡＭ（Ｄｉｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、代表的なメモリ装置として広く用いられる。
【０００３】
従来、ＤＲＡＭはプレーナ型トランジスタを用いて形成されてきたが、回路の微細化に伴い、短チャネル効果によるリーク電流を防止するためにゲートを立体的に配置するＲＣＡＴ（Ｒｅｃｅｓｓｅｄ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ）を用いる方法が採用されている（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｋｉｍ，”Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ” ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ３３３−３３６， ２００５
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来のＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み込みの度に、再度書き込み動作を行う必要がある。また、記憶素子を構成するトランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でもキャパシタの電荷が流出、またはキャパシタへ電荷が流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であるといった問題があった。
【０００６】
一方でメモリ装置の高集積化に伴い、メモリ素子の占有面積の縮小が求められている。しかし、上述のプレーナ型トランジスタ及びその変形であるＲＣＡＴでは、回路の配線幅を小さくする以外には、これ以上の集積化は困難であり、このような従来の技術を用いた場合のメモリ素子の面積は８Ｆ２以上（Ｆは最小加工寸法）、又は６Ｆ２以上である。したがってより小さい面積、例えば４Ｆ２を実現する技術が求められている。
【０００７】
本発明は、このような技術的背景のもとでなされたものである。したがって本発明の一態様は、可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、メモリ装置内のメモリ素子のセルトランジスタとして、リーク電流の極めて小さいトランジスタを用いることに着眼した。さらにメモリセルの占有面積を縮小するために、ビット線とワード線とが交差する領域に、当該トランジスタのソース及びドレインが縦方向に積層されるように形成すればよい。さらにキャパシタは、当該トランジスタの上方に積層すればよい。
【０００９】
すなわち、本発明の一態様は、基板上にセルトランジスタと、キャパシタとが積層されたメモリ装置であって、セルトランジスタは、ビット線上に半導体層と、半導体層の側面と接するゲート絶縁層と、を有し、半導体層の側面の少なくとも一部は、ゲート絶縁層を介してワード線に覆われている。また、キャパシタは、半導体層の上面に接する容量電極と、容量電極上に絶縁層と、絶縁層上に容量配線と、を有する。さらにセルトランジスタの半導体層は、シリコンよりもバンドギャップの広い半導体材料で構成されている。
【００１０】
このように、セルトランジスタはビット線とワード線とが交差する領域に形成され、さらにキャパシタが当該セルトランジスタと重畳するように形成されているため、基板面積に対するメモリ素子の占有面積を極めて低減することができる。さらにセルトランジスタのチャネルが形成される半導体層に、シリコンよりもバンドギャップの広い材料からなる半導体を適用することにより、セルトランジスタのオフ電流が低減され、データの保持期間を極めて長くすることができる。
【００１１】
また、本発明の他の一態様は、上記メモリ装置における半導体層が、バンドギャップが２．５電子ボルト以上４電子ボルト以下の材料から構成される。
【００１２】
また、本発明の他の一態様は、上記メモリ装置における半導体層が、酸化物半導体から構成される。
【００１３】
特に、セルトランジスタのチャネルが形成される半導体層に、上記のようなバンドギャップの値を有する半導体を適用することにより、セルトランジスタのオフ電流を極めて低い値とすることが可能となる。
【００１４】
また、本発明の他の一態様は、上記ビット線の下に、上記セルトランジスタを駆動する駆動回路を有することを特徴とする、メモリ装置である。
【００１５】
このように、ビット線の下に駆動回路を設けることにより、メモリ素子の占有面積を削減することができる。駆動回路は、好ましくは単結晶半導体を用いて形成するとよい。
【００１６】
また、本発明の一態様のメモリ装置の作製方法は、絶縁表面上にビット線を形成する工程と、ビット線上に、シリコンよりもバンドギャップの広い半導体材料からなる半導体層を形成する工程と、ビット線及び半導体層を覆うゲート絶縁層を形成する工程と、ゲート絶縁層を介して半導体層の側面の少なくとも一部を覆うワード線を形成する工程と、半導体層の上面を露出させるようにゲート絶縁層の一部を除去する工程と、半導体層の上面に接する容量電極を形成する工程と、容量電極上に、絶縁層と容量配線とを積層して形成する工程と、を有する。
【００１７】
上記のような作製方法によれば、占有面積が極めて小さく、且つデータの保持期間の極めて長いメモリ素子を作製することができる。
【００１８】
なお、本明細書等において、ビット線とはセンスアンプ等に接続した配線、あるいは、センスアンプ等により電位が増幅される配線という意味に解釈してもよい。また、ワード線とはセルトランジスタのゲートに接続する配線という意味に解釈してもよい。
【発明の効果】
【００１９】
本発明によれば、可能な限り占有面積が削減され、データ保持期間の極めて長い半導体メモリ装置を提供できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様の、メモリ装置を説明する図。
【図２】本発明の一態様の、メモリ装置の作製方法を説明する図。
【図３】本発明の一態様の、メモリ装置の作製方法を説明する図。
【図４】本発明の一態様の、メモリ装置を説明する図。
【図５】本発明の一態様の、メモリ装置を説明する図。
【図６】本発明の一態様の、メモリ装置を説明する図。
【図７】酸化物半導体の一例。
【図８】酸化物半導体の一例。
【図９】酸化物半導体の一例。
【図１０】ゲート電圧と電界効果移動度の関係。
【図１１】ゲート電圧とドレイン電流の関係。
【図１２】ゲート電圧とドレイン電流の関係。
【図１３】ゲート電圧とドレイン電流の関係。
【図１４】トランジスタの特性。
【図１５】トランジスタの特性。
【図１６】トランジスタの特性。
【図１７】トランジスタのオフ電流の温度依存性。
【発明を実施するための形態】
【００２１】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２２】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２３】
また、本明細書においては、セルトランジスタのソースとはビット線側の電極あるいは領域を指し、セルトランジスタのドレインとはキャパシタ側の電極あるいは領域を指すものとする。
【００２４】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体メモリ装置の構成例について、図１及び図６を用いて説明する。
【００２５】
図１（Ａ）は、メモリ装置１００の上面概略図であり、図１（Ｂ）は、図１（Ａ）中の切断線Ａ−Ａ’に沿った断面概略図である。なお、明瞭化のため、図１（Ａ）には容量線１１９は明示していない。
【００２６】
メモリ装置１００は、並行する複数のビット線１０３と、ビット線１０３と直交する複数のワード線１０５と、を有し、ビット線１０３とワード線１０５の重なる領域に、セルトランジスタ１５０及びキャパシタ１６０が積層して形成されている。
【００２７】
セルトランジスタ１５０は、基板１０１の表面を覆う下地絶縁層１１３上に形成される。セルトランジスタ１５０は、ビット線１０３上に半導体層１０９と容量電極１０７が積層されている。また半導体層１０９の側面は、ゲート絶縁層１１１を介してワード線１０５に覆われている。したがって、セルトランジスタ１５０は、半導体層１０９の側面を覆うワード線１０５がゲートとして機能し、その底面に接するビット線１０３がソース、また上面に接する容量電極１０７がドレインとして機能する、縦型のトランジスタである。
【００２８】
図６には、図１（Ａ）中のビット線１０３に沿った切断線Ｂ−Ｂ’に沿った断面概略図を示している。図６に示すように、ワード線１０５は、ゲート絶縁層１１１を介して半導体層１０９の側面を覆うように断線することなく形成されているため、一つのワード線１０５に接続され、一列に配置される複数のセルトランジスタ１５０のそれぞれに同じ電位を与えることが出来る。また、隣接するワード線１０５間は絶縁層により絶縁されている。
【００２９】
キャパシタ１６０は、セルトランジスタ１５０の上方に積層して形成され、容量電極１０７と、容量線１１９と、これらに挟持された絶縁層１１７から構成される。
【００３０】
データを書込む際には、セルトランジスタ１５０をオン状態とし、ビット線１０３と容量線１１９との電位差に応じた電流が半導体層１０９に形成されたチャネルを介して容量電極１０７に流れることにより、キャパシタ１６０に電荷が保持される。その後セルトランジスタ１５０をオフ状態とすることにより、書込まれたデータを保持することができる。
【００３１】
また、データを読み出す際は、セルトランジスタ１５０をオン状態とすることにより、キャパシタ１６０に保持された電荷に応じた電流が半導体層１０９に形成されたチャネルを介してビット線１０３に流れる。したがってこの際のビット線１０３の電位の変化を、当該ビット線１０３に接続されたセンスアンプなどの読み出し回路で検知することにより、読み出しを行うことができる。
【００３２】
ここで、セルトランジスタ１５０、及びキャパシタ１６０のワード線１０５方向の幅は、ビット線１０３の幅と概略一致させることができる。さらにこれらのビット線１０３方向の幅は、ワード線１０５の幅と概略一致させることができる。したがって、セルトランジスタ１５０及びキャパシタ１６０の基板１０１表面における占有面積は、極めて小さいものとすることが可能となる。
【００３３】
また、セルトランジスタ１５０のチャネル長は、半導体層１０９の厚さを変えることにより制御することができる。したがって、微細化に伴いビット線１０３やワード線１０５などの線幅が極めて小さくなった場合でも、任意のチャネル長とすることができるため、短チャネル効果を抑制することができる。
【００３４】
セルトランジスタ１５０のチャネル長は、ゲート絶縁層１１１の厚さにもよるが、例えば半導体層１０９の対角の長さまたは直径に対して１０倍以上、好ましくは２０倍以上とすると、短チャネル効果を抑制できるため好ましい。
【００３５】
また、図１及び図６において、半導体層１０９を角柱形状として明示したが、円柱形状としてもよい。例えば半導体層１０９が角柱形状であれば、その側面近傍に形成されるチャネルの実効的な幅を大きくとれるため、セルトランジスタ１５０のオン電流を高くすることができる。また、円柱形状とするとその側面に突出した部分がなく、その側面にゲート電界が均一に印加されるため、信頼性の高いセルトランジスタ１５０とすることができる。例えばさらにオン電流を高くしたい場合には、半導体層１０９の底面の形状を例えば星型多角形のように、少なくともひとつの内角が１８０°を超える多角形（凹多角形）としてもよい。
【００３６】
また、図１及び図６において、ワード線１０５はゲート絶縁層１１１を介して半導体層１０９の側面を覆う構成としたが、少なくとも半導体層１０９の側面の一部を覆って形成されていればよい。例えば半導体層１０９のワード線１０５に沿った片側の側面にのみ、ワード線１０５を設ける構成とすれば、ビット線１０３方向の集積度を高くすることができる。一方で図１及び図６のように半導体層１０９の側面を覆う構成とすれば、セルトランジスタ１５０の実効的なチャネル幅を大きくとれるためオン電流を高くすることが出来る。
【００３７】
ここで、セルトランジスタ１５０にはオフ電流が極めて小さいトランジスタを用いることによって、キャパシタ１６０に長期間に渡って保持することが可能となる。したがってメモリ装置１００において、定期的なデータの再書込み動作（以下、リフレッシュ動作とも呼ぶ。）が不要、若しくはリフレッシュ動作を行う頻度を極めて低くすることが可能となり、実質的に不揮発性のメモリ装置１００として機能させることが可能となる。
【００３８】
オフ電流が極めて小さいトランジスタとしては、チャネルが形成される半導体層にシリコンよりも広いバンドギャップを有する半導体を適用したトランジスタが挙げられる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。
【００３９】
具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１電子ボルト）では不十分で、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用することが必要となる。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。
【００４０】
例えば、セルトランジスタ１５０として、チャネルが形成される半導体層１０９に酸化物半導体を適用したトランジスタを用いることができる。
【００４１】
また、セルトランジスタ１５０はオフ電流が極めて小さいトランジスタであるため、電荷を保持するキャパシタ１６０のサイズを縮小することができる。また、キャパシタ１６０のサイズの縮小に伴い、書込み、読み出しに要する時間を短縮でき、高速動作が可能なメモリ装置１００とすることができる。
【００４２】
以上のように本実施の形態で例示したメモリ装置１００は、基板１０１の表面に対して極めて占有面積が小さいセルトランジスタ１５０及びキャパシタ１６０からなるメモリ素子を有するメモリ装置である。また、当該セルトランジスタ１５０をオフ電流の極めて小さいトランジスタとすることにより、データ保持期間の極めて長いメモリ装置１００とすることが可能となる。
【００４３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００４４】
（実施の形態２）
本実施の形態では、実施の形態１で例示したメモリ装置１００の作製方法について、図２及び図３を用いて説明する。
【００４５】
なお、本実施の形態では、一部を除いて、概略を示すにとどめる。詳細は、公知の半導体集積回路作製技術を参照すればよい。
【００４６】
まず、基板１０１上に下地絶縁層１１３を形成する。
【００４７】
基板１０１として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１０１には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【００４８】
下地絶縁層１１３は、基板１０１からの不純物の拡散を抑制する機能を有する。例えば酸化物絶縁膜、窒化物絶縁膜などを、ＣＶＤ法やスパッタリング法などの各種成膜方法で形成すればよい。また基板１０１に半導体基板を用いる場合には、その表面を熱酸化して形成してもよい。また、下地絶縁層１１３は必要なければ形成しなくても良い。
【００４９】
続いて、下地絶縁層１１３上にビット線１０３を形成する。ビット線１０３はスパッタリング法やＣＶＤ法などの成膜方法により導電膜を形成した後、公知のフォトリソグラフィ法を用いて加工することにより形成される。
【００５０】
導電膜に用いられる材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン等から選ばれた元素、又は上述した元素を成分とする合金、又は上述した元素を組み合わせた合金などが挙げられる。また、当該導電膜は単層でも２層以上の積層としてもよい。特に、アルミニウムや銅などの金属膜の下側、又は上側、若しくはその両方にクロム、タンタル、チタン、モリブデン、タングステン等の高融点金属膜を積層してもよい。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【００５１】
その後、下地絶縁層１１３及びビット線１０３を覆うように、半導体膜１２９を形成する。ここで半導体膜１２９のビット線１０３上の厚さは、後の平坦化工程で膜厚が減少してしまうことを考慮して、あらかじめセルトランジスタのチャネル長よりも厚くなるように形成することが好ましい。本実施の形態では、半導体膜１２９として酸化物半導体膜をスパッタリング法により形成する。具体的には、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体ターゲットを用いてスパッタリング法により形成する。
【００５２】
なお、酸化物半導体膜として用いることのできる材料は上記に限定されない。酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【００５３】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
【００５４】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【００５５】
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
【００５６】
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
【００５７】
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【００５８】
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【００５９】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
【００６０】
また、上記金属酸化物にＳｉＯ２を含ませた酸化物半導体で酸化物半導体膜を形成することもできる。
【００６１】
また、酸化物半導体膜を、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される酸化物半導体で形成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【００６２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【００６３】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
【００６４】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００６５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００６６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００６７】
酸化物半導体は単結晶でも、非単結晶でもよい。
【００６８】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【００６９】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００７０】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００７１】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式（１）にて定義される。
【００７２】
【数１】
【００７３】
なお、数式（１）において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００７４】
ここで、酸化物半導体膜にはアルカリ金属、水素原子、水素分子、水、水酸基、又は水素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えばスパッタリングターゲットや成膜に用いるガスに上記不純物が混入しないようにする。また、成膜の際、成膜装置内を十分排気し、成膜時に基板を加熱しながら成膜することにより、成膜された酸化物半導体膜に含まれる不純物濃度を低減することができる。また、酸化物半導体膜を成膜後に、加熱処理をして酸化物半導体膜中の水分、又は水素を脱離しても良い。当該加熱処理は、酸化物半導体膜の成膜後であれば、どの時点で行っても良い。
【００７５】
次に、半導体膜１２９上に絶縁膜１４３を形成する。絶縁膜１４３は後に半導体膜１２９をエッチングして半導体層１０９とする際のハードマスクとして用いる膜であるため、半導体膜１２９とエッチングの選択比が大きい材料を用い、また当該エッチングに耐えうる厚さに形成する。
【００７６】
その後、絶縁膜１４３上に接し、後の半導体層１０９となる領域と重なるように、レジスト１４１を形成する。この時点での断面概略図が図２（Ａ）に相当する。
【００７７】
続いて、レジスト１４１に覆われていない領域の絶縁膜１４３をエッチングしてハードマスク１４５を形成する。ハードマスク１４５を形成後、レジスト１４１を除去してもよい。その後、ハードマスク１４５に覆われていない領域の半導体膜１２９に対し、異方性のエッチングを行うことにより、半導体層１０９を得る。ここでエッチングの際に、ハードマスク１４５、ビット線１０３及び下地絶縁層１１３がほとんどエッチングされない条件を選択する。
【００７８】
なお、半導体膜１２９のエッチングの際、ハードマスク１４５がエッチングされないような条件で異方性エッチングを行い、形成後の半導体層１０９の形状が、概略柱状（円柱状、多角柱状を含む。）になるように形成することが好ましい。ここで例えば半導体層１０９の形状が錐状であった場合、形成されるセルトランジスタ１５０の実効的なチャネル幅がドレイン（容量電極）に近づくほど小さくなってしまうためオン電流が低下してしまう。
【００７９】
ここでハードマスク１４５の形成後にレジスト１４１を除去していない場合は、半導体層１０９の形成後にレジスト１４１を除去する。
【００８０】
続いて、下地絶縁層１１３、ビット線１０３、半導体層１０９及びハードマスク１４５の露出している部分を覆う絶縁膜１４７を形成する。絶縁膜１４７の一部は後のゲート絶縁層１１１となるため、半導体層１０９の側壁に接する部分は均一な膜厚になるように成膜する。絶縁膜１４７は、ＣＶＤ法、スパッタリング法などの成膜方法によって形成することができる。なお、ここで絶縁膜１４７の膜中及び半導体層１０９との界面には水、水素、水素化合物などの水素原子を含む不純物が十分低減されていることが好ましい。
【００８１】
絶縁膜１４７としては、例えば酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。
【００８２】
この段階における断面概略図が図２（Ｂ）に相当する。
【００８３】
次に、ワード線１０５を形成する。まず、半導体層１０９が形成されていない領域を埋めるように厚い導電膜を成膜する。当該導電膜はスパッタリング法やＣＶＤ法などの成膜方法により成膜できる。導電膜に用いる材料としては、ビット線１０３を構成する導電膜と同様の材料を用いることができる。その後、当該導電膜の表面を平坦化する。ここで、平坦化工程は、絶縁膜１４７、又はハードマスク１４５が露出した時点で停止する。
【００８４】
続いて公知のフォトリソグラフィ法を用いて導電膜を選択的にエッチングすることにより、ビット線１０３と直交するワード線１０５のパターンを形成する。
【００８５】
その後、ワード線１０５のパターン間（図示しない）を埋めるように厚い絶縁膜を形成した後、当該絶縁膜の表面を平坦化する。当該平坦化工程は、半導体層１０９が露出した時点で停止する。したがって、半導体層１０９の上部に形成された絶縁膜１４７の一部、及びハードマスク１４５は当該平坦化工程により除去される。
【００８６】
以上の工程により、ワード線１０５、及びゲート絶縁層１１１が形成される。この段階における断面概略図が図２（Ｃ）に相当する。
【００８７】
続いて、ワード線１０５の表面及びゲート絶縁層１１１の上部表面を覆う絶縁層１１５を形成する。絶縁層１１５はＣＶＤ法やスパッタリング法などの成膜方法により絶縁膜を成膜した後に半導体層１０９が露出するように選択的にエッチングして形成する。
【００８８】
その後、半導体層１０９の上表面に接する容量電極１０７を形成する。容量電極１０７は、絶縁層１１５及び半導体層１０９を覆う導電膜をＣＶＤ法やスパッタリング法などの成膜方法により成膜した後、選択的にエッチングすることにより形成できる。この段階における断面概略図が、図３（Ａ）に相当する。容量電極１０７を構成する導電膜に用いる材料としては、ビット線１０３を構成する導電膜と同様の材料を用いることができる。
【００８９】
続いて、絶縁層１１７及び容量線１１９を形成して、半導体層１０９上にキャパシタ１６０を形成する（図３（Ｂ）参照）。
【００９０】
まず、絶縁層１１７をＣＶＤ法などの成膜方法により形成し、これと接する容量線１１９を形成する。ここで容量線１１９を構成する導電膜に用いる材料としては、ビット線１０３を構成する導電膜と同様の材料を用いることができる。ここで、絶縁層１１７の膜厚が薄いほど、また絶縁層１１７に用いる材料の誘電率が高いほど、キャパシタ１６０の容量を大きくできる。しかし本実施の形態で作製するセルトランジスタ１５０はオフ電流が極めて小さいため、キャパシタ１６０をその容量が比較的小さくなるように形成してもよい。
【００９１】
キャパシタ１６０の容量は、セルトランジスタ１５０のオフ電流が低いほど、言い換えるとセルトランジスタの１５０のオフ抵抗が高いほど小さくすることができる。例えば通常のシリコンを用いたＤＲＡＭよりもオフ抵抗が１００倍高ければ、キャパシタ１６０の容量を１００分の１としても同じリフレッシュ頻度で動作させることが可能である。一方、従来のＤＲＡＭと同じキャパシタ容量であれば、リフレッシュ頻度を１００分の１まで低減できるため、デバイスとしての消費電力を極めて低減することができる。
【００９２】
セルトランジスタ１５０のオフ抵抗は、チャネルが形成される半導体層１０９における熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトであるため、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００９３】
一方、例えばバンドギャップが３．２電子ボルトの半導体の場合では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。
【００９４】
このようなバンドギャップの広い半導体が適用されたセルトランジスタ１５０は、極めて低いオフ電流とすることができるため、キャパシタ１６０に保持される電荷は、極めて長い期間保持させることが可能となる。したがって、キャパシタ１６０を小さくできると共に、リフレッシュ動作を無くす、若しくはその頻度を極めて低くすることができる。
【００９５】
以上の工程により、基板表面に対する占有面積が極めて低減された複数のメモリ素子を有するメモリ装置１００を形成することができる。またこのような工程を経て作製されたメモリ装置１００は、データ保持期間を極めて長くすることが可能であるため、データのリフレッシュ動作が不要、若しくはその頻度の極めて低いメモリ装置１００とすることができる。
【００９６】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【００９７】
（実施の形態３）
結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている酸化物半導体であるＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）について説明する。
【００９８】
ＣＡＡＣ−ＯＳは新規な酸化物半導体である。
【００９９】
ＣＡＡＣ−ＯＳは、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有する。
【０１００】
そして、ＣＡＡＣ−ＯＳは、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列している。
【０１０１】
さらに、ＣＡＡＣ−ＯＳは、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転している）。
【０１０２】
ＣＡＡＣ−ＯＳとは、広義には、非単結晶である。
【０１０３】
そして、ＣＡＡＣ−ＯＳは、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有する。
【０１０４】
さらに、ＣＡＡＣ−ＯＳは、ｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物である。
【０１０５】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。
【０１０６】
また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１０７】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。
【０１０８】
また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。
【０１０９】
若しくは、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１１０】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１１１】
例えば、膜状に形成されたＣＡＡＣ−ＯＳを、膜表面または基板面に垂直な方向から電子顕微鏡で観察すると三角形または六角形の原子配列が認められる。
【０１１２】
さらに、電子顕微鏡で膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる。
【０１１３】
図７乃至図９を用いて、ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について説明する。
【０１１４】
なお、図７乃至図９において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【０１１５】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
【０１１６】
図７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
【０１１７】
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０１１８】
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
【０１１９】
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０１２０】
図７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造Ｂを示す。
【０１２１】
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
【０１２２】
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０１２３】
図７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
【０１２４】
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
【０１２５】
図７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
【０１２６】
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０１２７】
構造Ｄの小グループは電荷が＋１となる。
【０１２８】
図７（Ｅ）に、２個のＺｎを含む構造Ｅを示す。
【０１２９】
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０１３０】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１３１】
ここで、これらの小グループ同士が結合する規則について説明する。
【０１３２】
図７（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。
【０１３３】
図７（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。
【０１３４】
図７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。
【０１３５】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０１３６】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０１３７】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０１３８】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１３９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０１４０】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１４１】
図８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
【０１４２】
図８（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０１４３】
なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１４４】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
【０１４５】
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０１４６】
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０１４７】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１４８】
中グループＡは、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成し、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０１４９】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０１５０】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０１５１】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０１５２】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０１５３】
この中グループが複数結合して大グループを構成する。
【０１５４】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０１５５】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。
【０１５６】
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０１５７】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
【０１５８】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１５９】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０１６０】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１６１】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０１６２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０１６３】
例えば、図９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０１６４】
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０１６５】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０１６６】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０１６７】
この中グループが複数結合して大グループを構成する。
【０１６８】
図９（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０１６９】
なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１７０】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０１７１】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１７２】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１７３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１７４】
（実施の形態４）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０１７５】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１７６】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、数式（２）で表される。
【０１７７】
【数２】
【０１７８】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０１７９】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、数式（３）で表される。
【０１８０】
【数３】
【０１８１】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０１８２】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０１８３】
線形領域におけるドレイン電流Ｉｄは、数式（４）で表される。
【０１８４】
【数４】
【０１８５】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０１８６】
また、Ｖｄはドレイン電圧である。
【０１８７】
数式（４）の両辺をＶｇで割り、更に両辺の対数を取ると、数式（５）で表される。
【０１８８】
【数５】
【０１８９】
数式（５）の右辺はＶｇの関数である。
【０１９０】
上の式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから平均欠陥密度Ｎが求められる。
【０１９１】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、平均欠陥密度を評価できる。
【０１９２】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは平均欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１９３】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０１９４】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０１９５】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１９６】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、数式（６）で表される。
【０１９７】
【数６】
【０１９８】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０１９９】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と数式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２００】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μの計算結果Ｅを図１０に示す。
【０２０１】
なお、計算にはシノプシス社製のデバイスシミュレーションソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２０２】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０２０３】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２０４】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０２０５】
また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２０６】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０２０７】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
【０２０８】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０２０９】
なお、計算に用いたトランジスタは酸化物半導体膜に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０２１０】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０２１１】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０２１２】
また、ゲート電極の側壁にサイドウォールを有する。
【０２１３】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０２１４】
計算にはシノプシス社製のデバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２１５】
図１１は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０２１６】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２１７】
図１１（Ａ）はゲート絶縁層の厚さを１５ｎｍとして計算したものである。
【０２１８】
図１１（Ｂ）はゲート絶縁層の厚さを１０ｎｍとして計算したものである。
【０２１９】
図１１（Ｃ）はゲート絶縁層の厚さを５ｎｍとして計算したものである。
【０２２０】
ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０２２１】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０２２２】
図１２は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０２２３】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２２４】
図１２（Ａ）はゲート絶縁層の厚さを１５ｎｍとして計算したものである。
【０２２５】
図１２（Ｂ）はゲート絶縁層の厚さを１０ｎｍとして計算したものである。
【０２２６】
図１２（Ｃ）はゲート絶縁層の厚さを５ｎｍとして計算したものである。
【０２２７】
図１３は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０２２８】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２２９】
図１３（Ａ）はゲート絶縁層の厚さを１５ｎｍとして計算したものである。
【０２３０】
図１３（Ｂ）はゲート絶縁層の厚さを１０ｎｍとして計算したものである。
【０２３１】
図１３（Ｃ）はゲート絶縁層の厚さを５ｎｍとして計算したものである。
【０２３２】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２３３】
なお、移動度μのピークは、図１１では８０ｃｍ２／Ｖｓ程度であるが、図１２では６０ｃｍ２／Ｖｓ程度、図１３では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０２３４】
また、オフ電流も同様な傾向がある。
【０２３５】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０２３６】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２３７】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２３８】
（実施の形態５）
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２３９】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０２４０】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２４１】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０２４２】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０２４３】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０２４４】
以下Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０２４５】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体膜を成膜した。
【０２４６】
次に、酸化物半導体膜を島状になるようにエッチング加工した。
【０２４７】
そして、酸化物半導体膜上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０２４８】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
【０２４９】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０２５０】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０２５１】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０２５２】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０２５３】
（サンプルＡ）
サンプルＡは酸化物半導体膜の成膜中に基板に意図的な加熱を施さなかった。
【０２５４】
また、サンプルＡは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に加熱処理を施さなかった。
【０２５５】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体膜の成膜を行った。
【０２５６】
また、サンプルＢは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に加熱処理を施さなかった。
【０２５７】
基板を加熱した状態で成膜を行った理由は、酸化物半導体膜中でドナーとなる水素を追い出すためである。
【０２５８】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体膜の成膜を行った。
【０２５９】
さらに、サンプルＣは酸化物半導体膜の成膜後であって、酸化物半導体膜のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０２６０】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体膜中でドナーとなる水素を追い出すためである。
【０２６１】
ここで、酸化物半導体膜中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体膜中でキャリアとなる酸素欠損も生じてしまう。
【０２６２】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０２６３】
（サンプルＡ〜Ｃのトランジスタの特性）
図１４（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０２６４】
図１４（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０２６５】
図１４（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０２６６】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０２６７】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０２６８】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０２６９】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体膜の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０２７０】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０２７１】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０２７２】
また、図１４（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０２７３】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０２７４】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０２７５】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０２７６】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０２７７】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）に対してゲートＢＴストレス試験を行った。
【０２７８】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２７９】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０２８０】
次に、ゲート絶縁層に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０２８１】
次に、Ｖｇｓを０Ｖとした。
【０２８２】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２８３】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０２８４】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２８５】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０２８６】
次に、ゲート絶縁層に印加されるＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０２８７】
次に、Ｖｇｓを０Ｖとした。
【０２８８】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２８９】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０２９０】
図１５（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図１５（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０２９１】
図１６（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図１６（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０２９２】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図１５（Ａ）及び図１６（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０２９３】
特に、図１５（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０２９４】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０２９５】
図１７はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０２９６】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２９７】
なお、図１７ではチャネル幅１μｍの場合における電流量を図示している。
【０２９８】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０２９９】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０３００】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０３０１】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【０３０２】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３０３】
（実施の形態６）
本実施の形態では、半導体回路が形成された基板上にメモリ素子が積層されたメモリ装置の例について図４及び図５を用いて説明する。
【０３０４】
図４はメモリ装置２００の断面概略図である。メモリ装置２００は、センスアンプや、デコーダ等の、メモリ素子を駆動するための回路（駆動回路２０３）が、単結晶半導体基板２０１表面に公知の半導体集積回路技術を用いて形成されている。その上にセルトランジスタ層２０５が設けられ、さらにその上にキャパシタ層２０７が形成されている。
【０３０５】
図４に示されるセルトランジスタ、及びキャパシタは、実施の形態２を参照して作製できる。
【０３０６】
セルトランジスタのビット線は、コンタクトプラグを介してその下層に設けられた駆動回路２０３と電気的に接続される。したがって、駆動回路２０３から出力された電位信号は、共通するビット線を介して各セルトランジスタに入力される。
【０３０７】
またここでは図示しないが、セルトランジスタ層２０５のワード線はそれぞれ同様にコンタクトプラグ等を介して駆動回路２０３に電気的に接続されている。したがって、駆動回路２０３から出力される電位に応じて、セルトランジスタのオン、オフを制御することができる。
【０３０８】
このような構成とすることにより、メモリ装置２００は、駆動回路２０３によってその上方に設けられるセルトランジスタを制御することにより、書込み、読み出し動作を行うことができる。
【０３０９】
以上のように、単結晶半導体基板２０１上に、集積化されたセルトランジスタ層２０５及びキャパシタ層２０７を積層することにより、基板表面に対する占有面積が縮小され、より集積化されたメモリ装置２００とすることができる。
【０３１０】
ここで、セルトランジスタ層２０５及びキャパシタ層２０７上に形成された絶縁層を介して、さらに上方にセルトランジスタ層及びキャパシタ層を積層することもできる。
【０３１１】
セルトランジスタ層を積層した構成の一例として、図５にメモリ装置２２０の断面概略図を示す。
【０３１２】
メモリ装置２２０は、単結晶半導体基板２０１表面に形成された駆動回路２０３上に、セルトランジスタ層２０５ａ、キャパシタ層２０７ａ、セルトランジスタ層２０５ｂ、及びキャパシタ層２０７ｂが順に積層されている。
【０３１３】
図５には、基板側から２層目となるセルトランジスタ層２０５ｂのビット線と、駆動回路２０３とがコンタクトプラグを介して電気的に接続される領域を含む断面概略図を示している。
【０３１４】
また、キャパシタ層２０７ａとセルトランジスタ層２０５ｂとの間には絶縁層が設けられている。当該絶縁層は、キャパシタ層の容量配線とビット線やワード線との間に形成される寄生容量を緩和するため、膜厚を十分厚くするか、低誘電率の絶縁材料を用いて形成してもよい。
【０３１５】
なお、本実施の形態では、セルトランジスタ及びキャパシタからなるメモリ素子を２層積層する構成を例示したが、これに限られず３層以上の積層とすることができる。また、ここでは１層目のセルトランジスタの直上に２層目のセルトランジスタを設ける構成としているが、２層目のセルトランジスタを基板表面と平行な向きにずらして形成してもよい。
【０３１６】
以上のように、絶縁層を介して多層構造としたメモリ装置２２０は、メモリセルの基板表面に対する占有面積がより縮小され、高集積化されたメモリ装置２２０とすることができる。
【０３１７】
本実施の形態は、本明細書等で例示する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３１８】
１００ メモリ装置
１０１ 基板
１０３ ビット線
１０５ ワード線
１０７ 容量電極
１０９ 半導体層
１１１ ゲート絶縁層
１１３ 下地絶縁層
１１５ 絶縁層
１１７ 絶縁層
１１９ 容量線
１２９ 半導体膜
１４１ レジスト
１４３ 絶縁膜
１４５ ハードマスク
１４７ 絶縁膜
１５０ セルトランジスタ
１６０ キャパシタ
２００ メモリ装置
２０１ 単結晶半導体基板
２０３ 駆動回路
２０５ セルトランジスタ層
２０５ａ セルトランジスタ層
２０５ｂ セルトランジスタ層
２０７ キャパシタ層
２０７ａ キャパシタ層
２０７ｂ キャパシタ層
２２０ メモリ装置
【特許請求の範囲】
【請求項１】
セルトランジスタと、キャパシタとが積層されたメモリ装置であって、
前記セルトランジスタは、
ビット線上に半導体層と、
前記半導体層の側面と接するゲート絶縁層と、を有し、
前記半導体層の側面の少なくとも一部は、前記ゲート絶縁層を介してワード線に覆われ、
前記キャパシタは、
前記半導体層の上面に接する容量電極と、
前記容量電極上に絶縁層と、
前記絶縁層上に容量配線と、を有し、
前記半導体層は、シリコンよりもバンドギャップの広い半導体材料で構成されている、メモリ装置。
【請求項２】
前記半導体層は、バンドギャップが２．５電子ボルト以上４電子ボルト以下の材料から構成される、請求項１に記載のメモリ装置。
【請求項３】
前記半導体層は、酸化物半導体から構成される、請求項１又は請求項２に記載のメモリ装置。
【請求項４】
前記ビット線の下に、前記セルトランジスタを駆動する駆動回路を有することを特徴とする、請求項１乃至請求項３のいずれか一に記載のメモリ装置。
【請求項５】
絶縁表面上にビット線を形成する工程と、
前記ビット線上に、シリコンよりもバンドギャップの広い半導体材料からなる半導体層を形成する工程と、
前記ビット線及び前記半導体層を覆うゲート絶縁層を形成する工程と、
前記ゲート絶縁層を介して前記半導体層の側面の少なくとも一部を覆うワード線を形成する工程と、
前記半導体層の上面を露出させるように前記ゲート絶縁層の一部を除去する工程と、
前記半導体層の上面に接する容量電極を形成する工程と、
前記容量電極上に、絶縁層と容量配線とを積層して形成する工程と、を有する、メモリ装置の作製方法。
【請求項１】
セルトランジスタと、キャパシタとが積層されたメモリ装置であって、
前記セルトランジスタは、
ビット線上に半導体層と、
前記半導体層の側面と接するゲート絶縁層と、を有し、
前記半導体層の側面の少なくとも一部は、前記ゲート絶縁層を介してワード線に覆われ、
前記キャパシタは、
前記半導体層の上面に接する容量電極と、
前記容量電極上に絶縁層と、
前記絶縁層上に容量配線と、を有し、
前記半導体層は、シリコンよりもバンドギャップの広い半導体材料で構成されている、メモリ装置。
【請求項２】
前記半導体層は、バンドギャップが２．５電子ボルト以上４電子ボルト以下の材料から構成される、請求項１に記載のメモリ装置。
【請求項３】
前記半導体層は、酸化物半導体から構成される、請求項１又は請求項２に記載のメモリ装置。
【請求項４】
前記ビット線の下に、前記セルトランジスタを駆動する駆動回路を有することを特徴とする、請求項１乃至請求項３のいずれか一に記載のメモリ装置。
【請求項５】
絶縁表面上にビット線を形成する工程と、
前記ビット線上に、シリコンよりもバンドギャップの広い半導体材料からなる半導体層を形成する工程と、
前記ビット線及び前記半導体層を覆うゲート絶縁層を形成する工程と、
前記ゲート絶縁層を介して前記半導体層の側面の少なくとも一部を覆うワード線を形成する工程と、
前記半導体層の上面を露出させるように前記ゲート絶縁層の一部を除去する工程と、
前記半導体層の上面に接する容量電極を形成する工程と、
前記容量電極上に、絶縁層と容量配線とを積層して形成する工程と、を有する、メモリ装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図８】
【図９】
【公開番号】特開２０１２−２５６８４７（Ｐ２０１２−２５６８４７Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−４９０３０（Ｐ２０１２−４９０３０）
【出願日】平成２４年３月６日（２０１２．３．６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年３月６日（２０１２．３．６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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