半導体装置
【課題】長期に亘って信頼性の高い横型ＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置１は、半導体基板１１上に形成された半導体層１３と、半導体層１３に溝状に形成され、その内壁が絶縁膜３１で被覆され、絶縁膜３１の内部にゲート電極３２が埋設されたトレンチ溝３０と、半導体層１３上に、トレンチ溝３０と少なくとも一部が対向配置する位置に形成されたゲート配線５１と、ゲート配線５１を挟むように半導体層１３上に形成されたソース電極５２、及びドレイン電極５３とを具備する。半導体層１３におけるオン動作時の電流経路は、ソース電極５２とドレイン電極５３の間の半導体層１３の表面領域を実質的に経由せず、上記トレンチ溝３０の側面近傍を経由する。
【解決手段】本発明に係る半導体装置１は、半導体基板１１上に形成された半導体層１３と、半導体層１３に溝状に形成され、その内壁が絶縁膜３１で被覆され、絶縁膜３１の内部にゲート電極３２が埋設されたトレンチ溝３０と、半導体層１３上に、トレンチ溝３０と少なくとも一部が対向配置する位置に形成されたゲート配線５１と、ゲート配線５１を挟むように半導体層１３上に形成されたソース電極５２、及びドレイン電極５３とを具備する。半導体層１３におけるオン動作時の電流経路は、ソース電極５２とドレイン電極５３の間の半導体層１３の表面領域を実質的に経由せず、上記トレンチ溝３０の側面近傍を経由する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ＭＩＳＦＥＴ（Metal-Insurate-Semiconductor Field-Effect Transistor）構造を有する半導体装置に関する。
【背景技術】
【０００２】
電流経路が素子表面に対して水平方向に配置される横型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）は，電極を素子表面に配列できるので集積化に適している。また、Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入したＳＯＩ（silicon on insulator）基板は、通常のＳｉ基板に比して、トランジスタの寄生容量を減らせるので，動作速度向上と消費電力削減を実現することができる。このため、近年においては、ＳＯＩ基板を用いた横型ＭＯＳＦＥＴ１ｙを有する半導体装置について精力的な研究開発がなされ、実用化されている。
【０００３】
図１０に、特許文献１に開示されたＳＯＩ基板を用いた横型ＭＯＳＦＥＴの模式的断面図を示す。半導体装置１０１は、半導体基板１１１、埋め込み酸化膜層１１２、半導体層１１３を有するＳＯＩ基板１１０、トレンチ溝１３０等を具備する。埋め込み酸化膜層１１２は、半導体基板１１１上に形成され、半導体層１１３は、埋め込み酸化膜層１１２上に形成されている。
【０００４】
半導体層１１３は、第１導電型半導体領域であるＮ＋型半導体領域１２１、第１導電型ドレイン領域であるＮ型ドレイン領域１２２、第２導電型ベース領域であるＰ型ベース領域１２３、第１導電型ドリフト領域であるＮ−型ドリフト領域１２５、第２導電型コンタクト領域であるＰ＋型コンタクト領域１２６、第１導電型コンタクト領域であるＮ＋型コンタクト領域１２７等を備える。Ｎ＋型半導体領域１２１は、埋め込み酸化膜層１１２上に形成され、Ｎ−型ドリフト領域１２５は、Ｎ＋型半導体領域１２１上に形成される。Ｎ型ドレイン領域１２２とＰ型ベース領域１２３は、Ｎ−型ドリフト領域１２５の表層に形成されている。Ｐ＋型コンタクト領域１２６は、Ｐ型ベース領域１２３内の表層に形成されている。また、Ｎ＋型コンタクト領域１２７は、Ｎ型ドレイン領域１２２内の表層に形成されている。
【０００５】
トレンチ溝１３０は、Ｎ型ドレイン領域１２２から離間した位置にある半導体層１１３の表面から、埋め込み酸化膜層１１２に達するように形成されている。トレンチ溝１３０の側壁は、第１導電型ドリフト領域１２５とＰ型ベース領域１２３とＰ＋型コンタクト領域１２６と接するように形成されている。トレンチ溝１３０内には、ゲート絶縁膜としてのゲート酸化膜１３１と、ゲート酸化膜１３１を介して配置されたゲート電極１３２が形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３０３９６２号公報 第７図
【発明の概要】
【発明が解決しようとする課題】
【０００７】
横型のＭＯＳＦＥＴを有する半導体装置においては、従来から、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合において、オン抵抗特性の変動が生じやすいという問題があった。このため、長期的に信頼性を高める技術が切望されてきた。特に、トランジスタのオン動作時に、ドレインとソース間に高負荷電圧を印加した状態でゲートとソース間にパルス負荷電圧を印加してスイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合において、オン抵抗特性の変動を低減させる技術が強く求められていた。
【０００８】
なお、上記においては、横型ＭＯＳＦＥＴにおける課題について述べたが、横型ＭＩＳＦＥＴ全般において同様の課題がある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、横型のＭＩＳＦＥＴを備える半導体装置であって、前記ＭＩＳＦＥＴは、半導体基板上に形成された半導体層と、前記半導体層に溝状に形成され、その内壁が絶縁膜で被覆され、前記絶縁膜の内部にゲート電極が埋設されたトレンチ溝と、前記半導体層上に、前記トレンチ溝と少なくとも一部が対向配置する位置に形成されたゲート配線と、前記ゲート配線を挟むように前記半導体層上に形成されたソース電極、及びドレイン電極と、を具備する。前記半導体層におけるオン動作時の電流経路は、前記ソース電極と前記ドレイン電極の間の前記半導体層の表面領域を実質的に経由せず、上記トレンチ溝の側面近傍を経由するものである。
【００１０】
本発明に係る半導体装置によれば、オン動作時に、前記ソース電極と前記ドレイン電極の間の前記半導体層の表面領域において、ほとんど電流が流れず、前記トレンチ溝の側面近傍に電流が流れるように設計している。その結果、ホットキャリアの影響によるオン抵抗特性の変動を低減することが可能となる。その結果、長期に亘って信頼性が高い半導体装置を提供することができる。
【発明の効果】
【００１１】
本発明によれば、長期に亘って信頼性の高い横型ＭＩＳＦＥＴを有する半導体装置を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係る半導体装置の要部の模式的平面図。
【図２Ａ】図１のＩＩＡ−ＩＩＡ切断部断面図。
【図２Ｂ】図１のＩＩＢ−ＩＩＢ切断部断面図。
【図３】オン動作時の図１のＩＩＩ−ＩＩＩ切断線における電流経路の説明図。
【図４】第２実施形態に係る半導体装置の要部の模式的平面図。
【図５Ａ】図４のＶＡ−ＶＡ切断部断面図。
【図５Ｂ】図４のＶＢ−ＶＢ切断部断面図。
【図６】オン動作時の図４のＶＩ−ＶＩ切断線における電流経路の説明図。
【図７】第３実施形態に係る半導体装置の要部の模式的平面図。
【図８Ａ】図７のＶＩＩＩＡ−ＶＩＩＩＡ切断部断面図。
【図８Ｂ】図７のＶＩＩＩＢ−ＶＩＩＩＢ切断部断面図。
【図８Ｃ】図７のＶＩＩＩＣ−ＶＩＩＩＣ切断部断面図。
【図９】オン動作時の図７のＩＸ−ＩＸ切断線における電流経路の説明図。
【図１０】特許文献１に記載の半導体装置の要部の模式的断面図。
【図１１】第１比較例に係る半導体装置の要部の模式的断面図。
【図１２】第２比較例に係る半導体装置の要部の模式的平面図。
【図１３Ａ】図１２のＸＩＩＩＡ−ＸＩＩＩＡ切断部断面図。
【図１３Ｂ】図１２のＸＩＩＩＢ−ＸＩＩＩＢ切断部断面図。
【図１４】オン動作時の図１２のＸＩＩＩ−ＸＩＩＩ切断線における電流経路の説明図。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１４】
［第１実施形態］
図１に第１実施形態に係る半導体装置の要部の模式的平面図を、図２Ａに図１のＩＩＡ−ＩＩＡ切断部断面図を、図２Ｂに図１のＩＩＢ−ＩＩＢ切断部断面図を示す。また、図３に、オン動作時の図１のＩＩＩ−ＩＩＩ切断線における電流経路の説明図を示す。半導体装置１は、横型ＭＯＳＦＥＴ１ｙを有する。半導体装置１は、ＭＯＳＦＥＴ１ｙの他、例えば、素子分離膜を介してロジック部やバイポーラトランジスタ部等が形成されている。
【００１５】
半導体装置１は、半導体基板１１、埋め込み酸化膜層１２、半導体層１３を有するＳＯＩ基板１０を具備する。埋め込み酸化膜層１２は、支持基板として機能するＳｉからなる半導体基板１１上に形成され、半導体層１３は埋め込み酸化膜層１２上に形成されている。
【００１６】
半導体層１３は、図２Ａや図２Ｂに示すように、第１導電型活性領域であるＮ型活性領域２１、第１導電型ドレイン領域であるＮ＋型ドレイン領域２２、第２導電型ベース領域であるＰ型ベース領域２３、第１導電型ソース領域であるＮ＋型ソース領域２４、第１導電型ドリフト領域であるＮ−型ドリフト領域２５を備える。また、半導体層１３には、トレンチ溝３０が形成されている。半導体層１３は、シリコン層である。
【００１７】
Ｎ型活性領域２１は、例えば、０．５〜２．０μｍ、不純物濃度１．０×１０−１５〜１．０×１０−１７ｃｍ−３の範囲である。Ｎ＋型ドレイン領域２２は、例えば、不純物濃度が１．０×１０−１９ｃｍ−３であり、フォトリソグラフィー法等により埋め込み酸化膜層１２まで到達するように形成されている。また、Ｐ型ベース領域２３は、例えば、不純物濃度が５．０×１０−１８ｃｍ−３であり、Ｎ＋型ドレイン領域２２と離間した位置に形成されている。Ｐ型ベース層２３とＮ＋型ドレイン領域２２の間には、場所によって、トレンチ溝３０とＮ型活性領域２１、又はＮ型活性領域２１が形成されている。
【００１８】
Ｎ＋型ソース領域２４は、例えば、不純物濃度が５．０×１０−１９ｃｍ−３であり、Ｐ型ベース領域２３の表面に形成されている。Ｎ−型ドリフト領域２５は、Ｐ型ベース領域２３とＮ＋型ドレイン領域２２の間のＮ型活性領域２１上の表面層に、かつＰ型ベース領域２３よりも浅く形成されている。Ｎ−型ドリフト領域２５の不純物濃度は、Ｎ型活性領域２１よりも低濃度である。Ｎ−型ドリフト領域２５は、例えばＢ（ボロン）を用いたイオン注入により得ることができる。Ｎ−型ドリフト領域２５は、例えば、不純物濃度が５．０×１０−１８ｃｍ−３、深さは、０．２〜０．５μｍとする。
【００１９】
トレンチ溝３０は、半導体層１３の表面から、埋め込み酸化膜１２に達するように形成されている。トレンチ溝３０の側壁は、Ｎ型活性領域２１、Ｐ型ベース領域２３、Ｎ＋型ソース領域２４、及びＮ−型ドリフト領域２５に接する位置に形成されている。トレンチ溝３０内には、その側壁を被覆した絶縁膜３１内にゲート電極３２が埋設されている（図２Ｂ参照）。換言すると、ゲート電極３２は、絶縁膜３１を介して、Ｎ型活性領域２１、Ｐ型ベース領域２３、Ｎ＋型ソース領域２４、及びＮ−型ドリフト領域２５と対向するように配設されている。
【００２０】
半導体層１３上には、ゲート絶縁膜４１、層間絶縁膜４２、ゲート配線５１、ソース電極５２、ドレイン電極５３が形成されている。ゲート配線５１は、例えば、ポリシリコンにより、ソース電極５２、ドレイン電極５３は、アルミ等の金属により構成することができる。ゲート電極３２、ゲート配線５１、ソース電極５２、及びドレイン電極５３は、本発明の趣旨を逸脱しない範囲で、上述した材料に変えて他の導体を適宜用いることができる。
【００２１】
ゲート配線５１は、トレンチ溝３０の上部において、ゲート電極３２と接続するように形成されている。トレンチ溝３０のうちの一部の上には、図１に示すように、ゲート配線５１が形成されていない領域も存在する。ソース電極５２は、Ｐ型ベース領域２３とＮ＋型ソース領域２４上部に形成され、ドレイン電極５３は、Ｎ＋型ドレイン領域２２上部に形成されている。ソース電極５２とドレイン電極５３は、ゲート配線５１の幅方向（図１のＸ方向）の両端部に形成されている。ソース電極５２の一部は、層間絶縁膜４２上の端部まで延在されている。同様に、ドレイン電極５３の一部は、層間絶縁膜４２上の端部まで延在されている。
【００２２】
ゲート絶縁膜４１は、Ｎ＋型ソース領域２４上からＮ＋型ドレイン領域２２上に亘る領域に形成されている。ゲート配線５１は、Ｎ＋型ソース領域２４のドレイン側端部からＰ型ベース領域２３の途中に亘る幅を有し、図１のＹ軸方向に延在するように形成されている。換言すると、ゲート配線５１は、図２Ａ中のＺ軸方向においてゲート絶縁膜４１を介してＮ＋型ソース領域２４、Ｐ型ベース領域２３と対向配置されている。
【００２３】
上記構成によって、ゲート電極３２は、ゲート配線５１に接続され、ゲート配線５１は、Ｎ−型ドリフト領域２５とは対向配置しないように形成されている。第１実施形態に係るＭＯＳＦＥＴ１ｙは、上記のような構成となっている。
【００２４】
半導体装置１において、ソース電極５２、ドレイン電極５３間に電圧印加された状態で、ゲートとソース間にＭＯＳＦＥＴ１ｙの閾値電圧を越えるような電圧を印加すると、トレンチ溝３０の側面のＰ型ベース領域２３がＮ層反転する。そして、図３に示すように、Ｎ＋型ソース領域２４から、反転Ｎ層となったトレンチ溝３０の側面のＰ型ベース領域２３、Ｎ型活性領域２１、Ｎ＋型ドレイン領域２２を経由して電流が流れ、ドレイン電極５３とソース電極５２間に電流が流れる。
【００２５】
第１実施形態に係るＭＯＳＦＥＴ１ｙにおいては、上述したように、ゲート配線５１の下層にＮ−型ドリフト領域２５が配置されていない。また、Ｎ型活性領域２１の濃度よりも低濃度のＮ−型ドリフト領域２５を、Ｐ型ベース領域２３とＮ＋型ドレイン領域２２の間の表面層であって、Ｎ型活性領域２１上に形成し、かつ、その深さをＰ型ベース領域２３よりも浅く形成している。その結果、ＭＯＳＦＥＴ１ｙのオン動作時にゲート配線５１下のＰ型ベース領域２３表面領域においてチャネル層の形成を抑制することができる。換言すると、ＭＯＳＦＥＴのオン動作時にゲート配線５１下のＰ型ベース領域２３表面領域において電流がほとんど流れない状態とすることができる。このため、Ｐ型ベース領域２３における電流経路は、実質上、トレンチ溝３０の側面近傍に形成されるチャネル層領域のみとすることができる。
【００２６】
第１実施形態によれば、オン動作時のドレイン電極５３とソース電極５２の電流経路を上記のようにすることにより、ドレインとソース間に高負荷電圧を印加した状態でゲートとソース間にパルス負荷電圧を印加して、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合においても、オン抵抗特性の変動を低減させることができる。その結果、ドレインとソース間の高負荷電圧により加速されたキャリアの一部であるホットエレクトロンがゲートとソース間、及びゲートとドレイン間の電界によりゲート絶縁膜中にトラップされる量を大幅に減少させることができる。従って、第１実施形態に係る半導体装置によれば、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。
【００２７】
［第２実施形態］
次に、上記実施形態とは異なる構造のＭＯＳＦＥＴの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００２８】
図４に、第２実施形態に係る半導体装置の要部の模式的平面図を、図５Ａに、図４のＶＡ−ＶＡ切断部断面図を、図５Ｂに図４のＶＢ−ＶＢ切断部断面図を示す。また、図６に、オン動作時の図４のＶＩ−ＶＩ切断線における電流経路の説明図を示す。
【００２９】
第２実施形態に係る半導体装置２は、横型ＭＯＳＦＥＴ２ｙが形成されている。半導体装置２の基本的な構成は、下記の点を除き上記第１実施形態と同様である。すなわち、第２実施形態に係る半導体装置２は、Ｐ型ベース領域が埋め込み酸化膜層まで到達している点において、第１実施形態と相違する。第１実施形態に係るＰ型ベース領域２３は、図２Ａに示すように、Ｎ型活性領域２１を介して埋め込み酸化膜層１２と対向配置されていた。すなわち、第１実施形態に係るＰ型ベース領域２３は、埋め込み酸化膜層１２上に形成されたＮ型活性領域２１上に形成されていた。一方、第２実施形態に係るＰ型ベース領域２３ａは、埋め込み酸化膜層１２の直上に形成されている。Ｐ型ベース領域２３ａが埋め込み酸化膜層１２まで到達している分だけ、第２実施形態に係るＮ型活性領域２１ａの領域が縮小されている（図４、図５Ａ参照）。また、Ｐ型ベース層２３とＮ型活性層２１ａの接合面積が縮小されている。
【００３０】
第２実施形態によれば、オン動作時に、上記第１実施形態と同様の電流経路でドレイン電極５３とソース電極５２間に電流を流すことができる（図６参照）。その結果、ドレインとソース間に高負荷電圧を印加した状態で、ゲートとソース間にパルス負荷電圧を印加し、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合においても、オン抵抗特性の変動を低減させることができる。従って、第２実施形態に係る半導体装置によれば、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。これに加えて、第２実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置に比して、Ｐ型ベース層２３ａとＮ型活性層２１ａ間の接合面積を減らすことができるので、低容量特性を実現することができる。
【００３１】
［第３実施形態］
図７に、第３実施形態に係る半導体装置の要部の模式的平面図を、図８Ａに、図７のＶＩＩＩＡ−ＶＩＩＩＡ切断部断面図を、図８Ｂに図７のＶＩＩＩＢ−ＶＩＩＩＢ切断部断面図を、図８Ｃに図７のＶＩＩＩＣ−ＶＩＩＩＣ切断部断面図を示す。また、図９に、オン動作時の図７のＩＸ−ＩＸ切断線における電流経路の説明図を示す。
【００３２】
第３実施形態に係る半導体装置３は、横型ＭＯＳＦＥＴ３ｙを有する。半導体装置３の基本的な構成は、下記の点を除き上記第１実施形態と同様である。すなわち、第３実施形態に係る半導体装置３は、Ｐ型ベース領域とＮ＋型ソース領域が、埋め込み酸化膜層まで到達している点において、第１実施形態と相違する。第１実施形態に係るＰ型ベース領域２３は、図２Ａに示すように、Ｎ型活性領域２１を介して埋め込み酸化膜層１２と対向配置されていた。また、第１実施形態に係るＮ＋型ソース領域２４は、Ｐ型ベース領域２３の表層にのみ形成されていた。一方、第３実施形態に係るＮ＋ソース領域２４ｂの一部、及びＰ型ベース領域２３ｂは、埋め込み酸化膜層１２上に到達するように形成されている（図７、図８Ａ〜図８Ｃ参照）。より詳細には、Ｐベース層２３ｂ内に配設されたＮ＋型ソース領域２４ｂは、トレンチ溝３０に接する領域、及びその近傍が埋め込み酸化膜１２まで到達し、それ以外の領域はＰ型ベース領域上に形成されている。
【００３３】
第３実施形態によれば、オン動作時に、上記第３実施形態と同様の電流経路でドレイン電極５３とソース電極５２間に電流を流すことができる。その結果、ドレインとソース間に高負荷電圧を印加した状態で、ゲートとソース間にパルス負荷電圧を印加し、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行ってもオン抵抗特性の変動を低減させることができる。より詳細には、ドレインとソース間の高負荷電圧により加速されたキャリアの一部であるホットエレクトロンがゲートとソース間、及びゲートとドレイン間の電界によりゲート絶縁膜中にトラップされる量を大幅に減少させることができる。その結果、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。
【００３４】
これに加えて、第３実施形態に係る半導体装置によれば、第２実施形態に係る半導体装置に比して、Ｎ＋型ソース領域からＮ型活性層間の電流経路を短縮することができ、チャネル抵抗を低減することが可能となる。その結果、オン抵抗特性の低減をより効果的に図ることができる。
【００３５】
［第１比較例］
次に、本発明の効果を説明するために、比較例について説明する。図１１は、第１比較例に係る半導体装置の要部の模式的断面図を示す。半導体装置２０１は、ＭＯＳＦＥＴ２０１ｙを有する。
【００３６】
半導体装置２０１は、半導体基板２１１、埋め込み酸化膜層２１２、半導体層２１３を有するＳＯＩ基板２１０を具備する。埋め込み酸化膜層２１２は、支持基板として機能するＳｉからなる半導体基板２１１上に形成され、半導体層２１３は埋め込み酸化膜層２１２上に形成されている。
【００３７】
半導体層２１３は、図１１に示すように、第１導電型活性領域であるＮ型活性領域２２１、第１導電型ドレイン領域であるＮ＋型ドレイン領域２２２、第２導電型ベース領域であるＰ型ベース領域２２３、第１導電型ソース領域であるＮ＋型ソース領域２２４、第１導電型ドリフト領域であるＮ型ドリフト領域２２５を備える。半導体層２１３は、シリコン層である。
【００３８】
Ｎ−型活性領域２２１上に、Ｐ型ベース領域２２３とＮ型ドリフト領域２２５が形成されている。そして、Ｐ型ベース領域２２３上の表層部にＮ＋型ソース領域２２４が形成されている。また、Ｎ型ドリフト領域２２５の表層部にＮ＋型ドレイン領域２２２が形成されている。Ｎ＋型ソース領域２２４は、Ｐ型ベース領域２２３の表面に形成されている。Ｎ型ドリフト領域２２５は、Ｐ型ベース領域２２３と隣接して形成されている。半導体層２１３上には、ゲート絶縁膜２４１、層間絶縁膜２４２、ゲート配線２５１、ソース電極２５２、ドレイン電極２５３が形成されている。
【００３９】
ゲート配線２５１は、ゲート絶縁膜２４１を介してＮ＋型ソース領域２２４のドレイン側端部と、Ｐ型ベース領域２２３と、Ｎ型ドリフト領域２２５の一部と対向配置されている。ソース電極２５２は、Ｐ型ベース領域２２３とＮ＋型ソース領域２２４上部に形成されている。また、ソース電極２５２の一部は、層間絶縁膜２４２上の端部まで延在されている。ドレイン電極２５３は、Ｎ＋ドレイン領域２２２上に形成され、一部が層間絶縁膜２４２上の端部まで延在されている。ソース電極２５２とドレイン電極２５３は、ゲート配線２５１の幅方向の両端部に形成されている。ゲート絶縁膜２４１は、Ｎ＋型ソース領域２２４上の一部からＮ＋型ドレイン領域２２２の端部に亘る領域に形成されている。
【００４０】
半導体装置２０１において、ソース電極２５２、ドレイン電極２５３間に電圧印加された状態で、ゲートとソース間にＭＯＳＦＥＴ２０１ｙの閾値電圧を越えるような電圧を印加すると、ゲート電極２５１直下のＰ型ベース領域２２３の領域のチャネル領域がＮ層反転する。そして、ＭＯＳＦＥＴ２０１ｙがオン状態となり、ドレイン電極２５３とソース電極２５２間に、主にＮ＋型ソース領域２２４から、反転Ｎ層となったＰ型ベース領域２２３を通って、Ｎ型ドリフト領域２２５を経由し、Ｎ＋型ドレイン領域２２２に電流が流れる（図１１参照）。
【００４１】
第１比較例に係るＭＯＳＦＥＴ２０１ｙおいては、オン動作時の電流経路が主にゲート絶縁膜２４１下のシリコン表面層領域となる。このため、ゲート絶縁膜２４１近傍のＮ型ドリフト領域２２５の不純物濃度が低下した場合、オン抵抗特性の上昇を引き起こす。これは、ドレインとソース間の高負荷電圧により加速されたキャリアの一部であるホットエレクトロンがゲートとソース間、及びゲートとドレイン間の電界によりゲート絶縁膜中にトラップされ、ゲート絶縁膜近傍のＮ型シリコン層の不純物濃度が初期状態と比較して低下するためである。
【００４２】
第１比較例に係る半導体装置によれば、ドレインとソース間に高負荷電圧を印加した状態でゲートとソース間にパルス負荷電圧を印加して、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合において、上記第１実施形態に比してオン抵抗特性の変動が大きくなる。
【００４３】
［第２比較例］
図１２は、第２比較例に係る半導体装置の要部の模式的断面図を示す。図１３Ａに、図１２のＸＩＩＩＡ−ＸＩＩＩＡ切断部断面図を、図１３Ｂに図１２のＸＩＩＩＢ−ＸＩＩＩＢ切断部断面図を示す。また、図１４に、オン動作時の図１２のＸＩＩＩ−ＸＩＩＩ切断線に相当する位置おける電流経路の説明図を示す。半導体装置３０１は、ＭＯＳＦＥＴ３０１ｙを有する。
【００４４】
半導体装置３０１は、半導体基板３１１、埋め込み酸化膜層３１２、半導体層３１３を有するＳＯＩ基板３１０を具備する。埋め込み酸化膜層３１２は、支持基板として機能するＳｉからなる半導体基板３１１上に形成され、半導体層３１３は埋め込み酸化膜層３１２上に形成されている。
【００４５】
半導体層３１３は、図１３Ａ、図１３Ｂに示すように、第１導電型活性領域であるＮ型活性領域３２１、第１導電型ドレイン領域であるＮ＋型ドレイン領域３２２、第２導電型ベース領域であるＰ型ベース領域３２３、第１導電型ソース領域であるＮ＋型ソース領域３２４、第１導電型ドリフト領域であるＮ−型ドリフト領域３２５を備える。半導体層３１３は、シリコン層である。
【００４６】
Ｎ型活性領域３２１上に、Ｐ型ベース領域３２３とＮ−型ドリフト領域３２５が形成されている。そして、Ｐ型ベース領域３２３上の表層部にＮ＋型ソース領域３２４が形成されている。また、Ｎ＋型ドレイン領域３２２は、Ｐ型ベース領域３２３、Ｎ＋型ソース領域３２４と離間した位置に形成されている。Ｎ型ドリフト領域３２５は、Ｐ型ベース領域３２３と隣接して形成されている。
【００４７】
半導体層３１３上には、ゲート絶縁膜３４１、層間絶縁膜３４２、ゲート配線３５１、ソース電極３５２、ドレイン電極３５３が形成されている。ゲート配線３５１は、ゲート絶縁膜３４１を介してＮ＋型ソース領域３２４のドレイン側端部と、Ｐ型ベース領域３２３と、Ｎ型ドリフト領域３２５、トレンチ溝３３０の一部と対向配置されている。ソース電極３５２は、Ｐ型ベース領域３２３とＮ＋型ソース領域３２４上部に形成されている。また、ソース電極３５２の一部は、層間絶縁膜３４２上の端部まで延在されている。ドレイン電極３５３は、Ｎ＋型ドレイン領域３２２上に形成され、一部が層間絶縁膜３４２上の端部まで延在されている。ソース電極３５２とドレイン電極３５３は、ゲート配線３５１の幅方向（図１２中のＸ方向）の両端部に形成されている。ゲート絶縁膜３４１は、Ｎ＋型ソース領域３２４上の一部からＮ＋型ドレイン領域３２２の端部に亘る領域に形成されている。上記構成によって、ゲート電極３３２は、ゲート絶縁膜３４１を介してゲート配線３５１に接続される。
【００４８】
半導体装置３０１において、ソース電極３５２、ドレイン電極３５３間に電圧印加された状態で、ゲートとソース間にＭＯＳＦＥＴ３０１ｙの閾値電圧を越えるような電圧を印加すると、トレンチ溝３３０内のゲート電極３３２側面、及びゲート配線３５１直下のＰ型ベース領域３２３の領域のチャネル領域がＮ層反転する。そして、ＭＯＳＦＥＴ３０１ｙがオン状態となり、Ｎ＋型ソース領域３２４から、ゲート配線３５１下の反転Ｎ層、及びトレンチ溝３３０側面の反転Ｎ層を通ってＮ−型ドリフト領域３２５及びＮ型活性領域３２１を経由し、Ｎ＋型ドレイン領域３２２に電流が流れる（図１４参照）。第２比較例によれば、第１比較例と比較して単位面積当たりの電流経路を拡大することができる。そのため、単位面積当たりのオン抵抗を低減することができる。
【００４９】
しかしながら、ＭＯＳＦＥＴ３０１ｙのオン動作時の電流経路は、トレンチ側面全体に分散されるため、第１比較例に比してオン抵抗の上昇を低く抑えることができる一方で、Ｐ型ベース領域３２３とＮ＋型ドレイン領域３２２間のＮ−型ドリフト領域３２５（シリコン表面層領域）を電流経路として使用しているため、Ｐ型ベース領域３２３とＮ型ドレイン領域３２２間の距離によっては、Ｎ−型ドリフト領域３２５に流れる電流が支配的になり、オン抵抗特性が上昇してしまうという問題がある。
【００５０】
以上、本発明に係る第１実施形態〜第３実施形態と、比較例に係る第１比較例、第２比較例について説明した。本発明によれば、上述した通り、ゲート配線の幅を第２比較例に比して短縮させ、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。
【００５１】
なお、上記実施形態は一例であって、オン動作時の電流経路が、ソース電極とドレイン電極の間の半導体層の表面領域を実質的に経由せず、トレンチ溝の側面近傍を経由する半導体層であればよく、上記例に限定されない。
【００５２】
また、上記実施形態においては、第１導電型としてＮ型、第２導電型としてＰ型の例を説明したが、第１導電型としてＰ型、第２導電型としてＮ型にすることも可能である。また、半導体層としてシリコン層を適用する例を挙げたが、シリコンに限定されず他の半導体材料を適用することもできる。また、トレンチ溝が埋め込み酸化膜層１２まで到達している例を挙げたが、半導体層１３の途中の深さまで形成されているものでもよい。また、上記実施形態においては、埋め込み酸化膜層を形成する例を説明したが、目的、ニーズに応じて埋め込み酸化膜層を省略することも可能である。さらに、上記実施形態においては、第１導電型ドレイン層が、埋め込み酸化膜層まで到達している例を挙げたが、トレンチ溝と同等の深さか、若しくはトレンチ溝よりも半導体層内に深く形成されていてもよい。また、上記実施形態においては、トレンチ溝が３つある例を説明したが、説明の便宜上のものであって、トレンチ溝の個数は、１つ若しくは任意の個数とすることができる。また、トレンチ溝とゲート配線は、ソース領域側で実質的に一致し、ドレイン領域側ではトレンチ溝が突出している例を挙げたが、少なくともゲート配線は、前記トレンチ溝の少なくとも一部と対向配置されていればよく、本発明の趣旨を逸脱しない範囲で適宜設計することが可能である。好ましくは、上記実施形態のように、ソース電極側のトレンチ溝の端部が、ゲート配線の端部と略一致し、ドレイン電極側のゲート配線よりも突出している構造とすることが、オン抵抗の抑制の観点から好ましい。
【符号の説明】
【００５３】
１、２、３ 半導体装置
１０ ＳＯＩ基板
１１ 半導体基板
１２ 埋め込み酸化膜層
１３ 半導体層
２１ Ｎ型活性領域
２２ Ｎ＋型ドレイン領域
２３ Ｐ型活性領域
２４ Ｎ＋型ソース領域
２５ Ｎ−型ドリフト領域
３０ トレンチ溝
３１ 絶縁膜
３２ ゲート電極
５１ ゲート配線
４１ ゲート絶縁膜
４２ 層間絶縁膜
５１ ゲート配線
５２ ソース電極
５３ ドレイン電極
【技術分野】
【０００１】
本発明は、横型ＭＩＳＦＥＴ（Metal-Insurate-Semiconductor Field-Effect Transistor）構造を有する半導体装置に関する。
【背景技術】
【０００２】
電流経路が素子表面に対して水平方向に配置される横型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）は，電極を素子表面に配列できるので集積化に適している。また、Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入したＳＯＩ（silicon on insulator）基板は、通常のＳｉ基板に比して、トランジスタの寄生容量を減らせるので，動作速度向上と消費電力削減を実現することができる。このため、近年においては、ＳＯＩ基板を用いた横型ＭＯＳＦＥＴ１ｙを有する半導体装置について精力的な研究開発がなされ、実用化されている。
【０００３】
図１０に、特許文献１に開示されたＳＯＩ基板を用いた横型ＭＯＳＦＥＴの模式的断面図を示す。半導体装置１０１は、半導体基板１１１、埋め込み酸化膜層１１２、半導体層１１３を有するＳＯＩ基板１１０、トレンチ溝１３０等を具備する。埋め込み酸化膜層１１２は、半導体基板１１１上に形成され、半導体層１１３は、埋め込み酸化膜層１１２上に形成されている。
【０００４】
半導体層１１３は、第１導電型半導体領域であるＮ＋型半導体領域１２１、第１導電型ドレイン領域であるＮ型ドレイン領域１２２、第２導電型ベース領域であるＰ型ベース領域１２３、第１導電型ドリフト領域であるＮ−型ドリフト領域１２５、第２導電型コンタクト領域であるＰ＋型コンタクト領域１２６、第１導電型コンタクト領域であるＮ＋型コンタクト領域１２７等を備える。Ｎ＋型半導体領域１２１は、埋め込み酸化膜層１１２上に形成され、Ｎ−型ドリフト領域１２５は、Ｎ＋型半導体領域１２１上に形成される。Ｎ型ドレイン領域１２２とＰ型ベース領域１２３は、Ｎ−型ドリフト領域１２５の表層に形成されている。Ｐ＋型コンタクト領域１２６は、Ｐ型ベース領域１２３内の表層に形成されている。また、Ｎ＋型コンタクト領域１２７は、Ｎ型ドレイン領域１２２内の表層に形成されている。
【０００５】
トレンチ溝１３０は、Ｎ型ドレイン領域１２２から離間した位置にある半導体層１１３の表面から、埋め込み酸化膜層１１２に達するように形成されている。トレンチ溝１３０の側壁は、第１導電型ドリフト領域１２５とＰ型ベース領域１２３とＰ＋型コンタクト領域１２６と接するように形成されている。トレンチ溝１３０内には、ゲート絶縁膜としてのゲート酸化膜１３１と、ゲート酸化膜１３１を介して配置されたゲート電極１３２が形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３０３９６２号公報 第７図
【発明の概要】
【発明が解決しようとする課題】
【０００７】
横型のＭＯＳＦＥＴを有する半導体装置においては、従来から、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合において、オン抵抗特性の変動が生じやすいという問題があった。このため、長期的に信頼性を高める技術が切望されてきた。特に、トランジスタのオン動作時に、ドレインとソース間に高負荷電圧を印加した状態でゲートとソース間にパルス負荷電圧を印加してスイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合において、オン抵抗特性の変動を低減させる技術が強く求められていた。
【０００８】
なお、上記においては、横型ＭＯＳＦＥＴにおける課題について述べたが、横型ＭＩＳＦＥＴ全般において同様の課題がある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、横型のＭＩＳＦＥＴを備える半導体装置であって、前記ＭＩＳＦＥＴは、半導体基板上に形成された半導体層と、前記半導体層に溝状に形成され、その内壁が絶縁膜で被覆され、前記絶縁膜の内部にゲート電極が埋設されたトレンチ溝と、前記半導体層上に、前記トレンチ溝と少なくとも一部が対向配置する位置に形成されたゲート配線と、前記ゲート配線を挟むように前記半導体層上に形成されたソース電極、及びドレイン電極と、を具備する。前記半導体層におけるオン動作時の電流経路は、前記ソース電極と前記ドレイン電極の間の前記半導体層の表面領域を実質的に経由せず、上記トレンチ溝の側面近傍を経由するものである。
【００１０】
本発明に係る半導体装置によれば、オン動作時に、前記ソース電極と前記ドレイン電極の間の前記半導体層の表面領域において、ほとんど電流が流れず、前記トレンチ溝の側面近傍に電流が流れるように設計している。その結果、ホットキャリアの影響によるオン抵抗特性の変動を低減することが可能となる。その結果、長期に亘って信頼性が高い半導体装置を提供することができる。
【発明の効果】
【００１１】
本発明によれば、長期に亘って信頼性の高い横型ＭＩＳＦＥＴを有する半導体装置を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係る半導体装置の要部の模式的平面図。
【図２Ａ】図１のＩＩＡ−ＩＩＡ切断部断面図。
【図２Ｂ】図１のＩＩＢ−ＩＩＢ切断部断面図。
【図３】オン動作時の図１のＩＩＩ−ＩＩＩ切断線における電流経路の説明図。
【図４】第２実施形態に係る半導体装置の要部の模式的平面図。
【図５Ａ】図４のＶＡ−ＶＡ切断部断面図。
【図５Ｂ】図４のＶＢ−ＶＢ切断部断面図。
【図６】オン動作時の図４のＶＩ−ＶＩ切断線における電流経路の説明図。
【図７】第３実施形態に係る半導体装置の要部の模式的平面図。
【図８Ａ】図７のＶＩＩＩＡ−ＶＩＩＩＡ切断部断面図。
【図８Ｂ】図７のＶＩＩＩＢ−ＶＩＩＩＢ切断部断面図。
【図８Ｃ】図７のＶＩＩＩＣ−ＶＩＩＩＣ切断部断面図。
【図９】オン動作時の図７のＩＸ−ＩＸ切断線における電流経路の説明図。
【図１０】特許文献１に記載の半導体装置の要部の模式的断面図。
【図１１】第１比較例に係る半導体装置の要部の模式的断面図。
【図１２】第２比較例に係る半導体装置の要部の模式的平面図。
【図１３Ａ】図１２のＸＩＩＩＡ−ＸＩＩＩＡ切断部断面図。
【図１３Ｂ】図１２のＸＩＩＩＢ−ＸＩＩＩＢ切断部断面図。
【図１４】オン動作時の図１２のＸＩＩＩ−ＸＩＩＩ切断線における電流経路の説明図。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１４】
［第１実施形態］
図１に第１実施形態に係る半導体装置の要部の模式的平面図を、図２Ａに図１のＩＩＡ−ＩＩＡ切断部断面図を、図２Ｂに図１のＩＩＢ−ＩＩＢ切断部断面図を示す。また、図３に、オン動作時の図１のＩＩＩ−ＩＩＩ切断線における電流経路の説明図を示す。半導体装置１は、横型ＭＯＳＦＥＴ１ｙを有する。半導体装置１は、ＭＯＳＦＥＴ１ｙの他、例えば、素子分離膜を介してロジック部やバイポーラトランジスタ部等が形成されている。
【００１５】
半導体装置１は、半導体基板１１、埋め込み酸化膜層１２、半導体層１３を有するＳＯＩ基板１０を具備する。埋め込み酸化膜層１２は、支持基板として機能するＳｉからなる半導体基板１１上に形成され、半導体層１３は埋め込み酸化膜層１２上に形成されている。
【００１６】
半導体層１３は、図２Ａや図２Ｂに示すように、第１導電型活性領域であるＮ型活性領域２１、第１導電型ドレイン領域であるＮ＋型ドレイン領域２２、第２導電型ベース領域であるＰ型ベース領域２３、第１導電型ソース領域であるＮ＋型ソース領域２４、第１導電型ドリフト領域であるＮ−型ドリフト領域２５を備える。また、半導体層１３には、トレンチ溝３０が形成されている。半導体層１３は、シリコン層である。
【００１７】
Ｎ型活性領域２１は、例えば、０．５〜２．０μｍ、不純物濃度１．０×１０−１５〜１．０×１０−１７ｃｍ−３の範囲である。Ｎ＋型ドレイン領域２２は、例えば、不純物濃度が１．０×１０−１９ｃｍ−３であり、フォトリソグラフィー法等により埋め込み酸化膜層１２まで到達するように形成されている。また、Ｐ型ベース領域２３は、例えば、不純物濃度が５．０×１０−１８ｃｍ−３であり、Ｎ＋型ドレイン領域２２と離間した位置に形成されている。Ｐ型ベース層２３とＮ＋型ドレイン領域２２の間には、場所によって、トレンチ溝３０とＮ型活性領域２１、又はＮ型活性領域２１が形成されている。
【００１８】
Ｎ＋型ソース領域２４は、例えば、不純物濃度が５．０×１０−１９ｃｍ−３であり、Ｐ型ベース領域２３の表面に形成されている。Ｎ−型ドリフト領域２５は、Ｐ型ベース領域２３とＮ＋型ドレイン領域２２の間のＮ型活性領域２１上の表面層に、かつＰ型ベース領域２３よりも浅く形成されている。Ｎ−型ドリフト領域２５の不純物濃度は、Ｎ型活性領域２１よりも低濃度である。Ｎ−型ドリフト領域２５は、例えばＢ（ボロン）を用いたイオン注入により得ることができる。Ｎ−型ドリフト領域２５は、例えば、不純物濃度が５．０×１０−１８ｃｍ−３、深さは、０．２〜０．５μｍとする。
【００１９】
トレンチ溝３０は、半導体層１３の表面から、埋め込み酸化膜１２に達するように形成されている。トレンチ溝３０の側壁は、Ｎ型活性領域２１、Ｐ型ベース領域２３、Ｎ＋型ソース領域２４、及びＮ−型ドリフト領域２５に接する位置に形成されている。トレンチ溝３０内には、その側壁を被覆した絶縁膜３１内にゲート電極３２が埋設されている（図２Ｂ参照）。換言すると、ゲート電極３２は、絶縁膜３１を介して、Ｎ型活性領域２１、Ｐ型ベース領域２３、Ｎ＋型ソース領域２４、及びＮ−型ドリフト領域２５と対向するように配設されている。
【００２０】
半導体層１３上には、ゲート絶縁膜４１、層間絶縁膜４２、ゲート配線５１、ソース電極５２、ドレイン電極５３が形成されている。ゲート配線５１は、例えば、ポリシリコンにより、ソース電極５２、ドレイン電極５３は、アルミ等の金属により構成することができる。ゲート電極３２、ゲート配線５１、ソース電極５２、及びドレイン電極５３は、本発明の趣旨を逸脱しない範囲で、上述した材料に変えて他の導体を適宜用いることができる。
【００２１】
ゲート配線５１は、トレンチ溝３０の上部において、ゲート電極３２と接続するように形成されている。トレンチ溝３０のうちの一部の上には、図１に示すように、ゲート配線５１が形成されていない領域も存在する。ソース電極５２は、Ｐ型ベース領域２３とＮ＋型ソース領域２４上部に形成され、ドレイン電極５３は、Ｎ＋型ドレイン領域２２上部に形成されている。ソース電極５２とドレイン電極５３は、ゲート配線５１の幅方向（図１のＸ方向）の両端部に形成されている。ソース電極５２の一部は、層間絶縁膜４２上の端部まで延在されている。同様に、ドレイン電極５３の一部は、層間絶縁膜４２上の端部まで延在されている。
【００２２】
ゲート絶縁膜４１は、Ｎ＋型ソース領域２４上からＮ＋型ドレイン領域２２上に亘る領域に形成されている。ゲート配線５１は、Ｎ＋型ソース領域２４のドレイン側端部からＰ型ベース領域２３の途中に亘る幅を有し、図１のＹ軸方向に延在するように形成されている。換言すると、ゲート配線５１は、図２Ａ中のＺ軸方向においてゲート絶縁膜４１を介してＮ＋型ソース領域２４、Ｐ型ベース領域２３と対向配置されている。
【００２３】
上記構成によって、ゲート電極３２は、ゲート配線５１に接続され、ゲート配線５１は、Ｎ−型ドリフト領域２５とは対向配置しないように形成されている。第１実施形態に係るＭＯＳＦＥＴ１ｙは、上記のような構成となっている。
【００２４】
半導体装置１において、ソース電極５２、ドレイン電極５３間に電圧印加された状態で、ゲートとソース間にＭＯＳＦＥＴ１ｙの閾値電圧を越えるような電圧を印加すると、トレンチ溝３０の側面のＰ型ベース領域２３がＮ層反転する。そして、図３に示すように、Ｎ＋型ソース領域２４から、反転Ｎ層となったトレンチ溝３０の側面のＰ型ベース領域２３、Ｎ型活性領域２１、Ｎ＋型ドレイン領域２２を経由して電流が流れ、ドレイン電極５３とソース電極５２間に電流が流れる。
【００２５】
第１実施形態に係るＭＯＳＦＥＴ１ｙにおいては、上述したように、ゲート配線５１の下層にＮ−型ドリフト領域２５が配置されていない。また、Ｎ型活性領域２１の濃度よりも低濃度のＮ−型ドリフト領域２５を、Ｐ型ベース領域２３とＮ＋型ドレイン領域２２の間の表面層であって、Ｎ型活性領域２１上に形成し、かつ、その深さをＰ型ベース領域２３よりも浅く形成している。その結果、ＭＯＳＦＥＴ１ｙのオン動作時にゲート配線５１下のＰ型ベース領域２３表面領域においてチャネル層の形成を抑制することができる。換言すると、ＭＯＳＦＥＴのオン動作時にゲート配線５１下のＰ型ベース領域２３表面領域において電流がほとんど流れない状態とすることができる。このため、Ｐ型ベース領域２３における電流経路は、実質上、トレンチ溝３０の側面近傍に形成されるチャネル層領域のみとすることができる。
【００２６】
第１実施形態によれば、オン動作時のドレイン電極５３とソース電極５２の電流経路を上記のようにすることにより、ドレインとソース間に高負荷電圧を印加した状態でゲートとソース間にパルス負荷電圧を印加して、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合においても、オン抵抗特性の変動を低減させることができる。その結果、ドレインとソース間の高負荷電圧により加速されたキャリアの一部であるホットエレクトロンがゲートとソース間、及びゲートとドレイン間の電界によりゲート絶縁膜中にトラップされる量を大幅に減少させることができる。従って、第１実施形態に係る半導体装置によれば、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。
【００２７】
［第２実施形態］
次に、上記実施形態とは異なる構造のＭＯＳＦＥＴの一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００２８】
図４に、第２実施形態に係る半導体装置の要部の模式的平面図を、図５Ａに、図４のＶＡ−ＶＡ切断部断面図を、図５Ｂに図４のＶＢ−ＶＢ切断部断面図を示す。また、図６に、オン動作時の図４のＶＩ−ＶＩ切断線における電流経路の説明図を示す。
【００２９】
第２実施形態に係る半導体装置２は、横型ＭＯＳＦＥＴ２ｙが形成されている。半導体装置２の基本的な構成は、下記の点を除き上記第１実施形態と同様である。すなわち、第２実施形態に係る半導体装置２は、Ｐ型ベース領域が埋め込み酸化膜層まで到達している点において、第１実施形態と相違する。第１実施形態に係るＰ型ベース領域２３は、図２Ａに示すように、Ｎ型活性領域２１を介して埋め込み酸化膜層１２と対向配置されていた。すなわち、第１実施形態に係るＰ型ベース領域２３は、埋め込み酸化膜層１２上に形成されたＮ型活性領域２１上に形成されていた。一方、第２実施形態に係るＰ型ベース領域２３ａは、埋め込み酸化膜層１２の直上に形成されている。Ｐ型ベース領域２３ａが埋め込み酸化膜層１２まで到達している分だけ、第２実施形態に係るＮ型活性領域２１ａの領域が縮小されている（図４、図５Ａ参照）。また、Ｐ型ベース層２３とＮ型活性層２１ａの接合面積が縮小されている。
【００３０】
第２実施形態によれば、オン動作時に、上記第１実施形態と同様の電流経路でドレイン電極５３とソース電極５２間に電流を流すことができる（図６参照）。その結果、ドレインとソース間に高負荷電圧を印加した状態で、ゲートとソース間にパルス負荷電圧を印加し、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合においても、オン抵抗特性の変動を低減させることができる。従って、第２実施形態に係る半導体装置によれば、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。これに加えて、第２実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置に比して、Ｐ型ベース層２３ａとＮ型活性層２１ａ間の接合面積を減らすことができるので、低容量特性を実現することができる。
【００３１】
［第３実施形態］
図７に、第３実施形態に係る半導体装置の要部の模式的平面図を、図８Ａに、図７のＶＩＩＩＡ−ＶＩＩＩＡ切断部断面図を、図８Ｂに図７のＶＩＩＩＢ−ＶＩＩＩＢ切断部断面図を、図８Ｃに図７のＶＩＩＩＣ−ＶＩＩＩＣ切断部断面図を示す。また、図９に、オン動作時の図７のＩＸ−ＩＸ切断線における電流経路の説明図を示す。
【００３２】
第３実施形態に係る半導体装置３は、横型ＭＯＳＦＥＴ３ｙを有する。半導体装置３の基本的な構成は、下記の点を除き上記第１実施形態と同様である。すなわち、第３実施形態に係る半導体装置３は、Ｐ型ベース領域とＮ＋型ソース領域が、埋め込み酸化膜層まで到達している点において、第１実施形態と相違する。第１実施形態に係るＰ型ベース領域２３は、図２Ａに示すように、Ｎ型活性領域２１を介して埋め込み酸化膜層１２と対向配置されていた。また、第１実施形態に係るＮ＋型ソース領域２４は、Ｐ型ベース領域２３の表層にのみ形成されていた。一方、第３実施形態に係るＮ＋ソース領域２４ｂの一部、及びＰ型ベース領域２３ｂは、埋め込み酸化膜層１２上に到達するように形成されている（図７、図８Ａ〜図８Ｃ参照）。より詳細には、Ｐベース層２３ｂ内に配設されたＮ＋型ソース領域２４ｂは、トレンチ溝３０に接する領域、及びその近傍が埋め込み酸化膜１２まで到達し、それ以外の領域はＰ型ベース領域上に形成されている。
【００３３】
第３実施形態によれば、オン動作時に、上記第３実施形態と同様の電流経路でドレイン電極５３とソース電極５２間に電流を流すことができる。その結果、ドレインとソース間に高負荷電圧を印加した状態で、ゲートとソース間にパルス負荷電圧を印加し、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行ってもオン抵抗特性の変動を低減させることができる。より詳細には、ドレインとソース間の高負荷電圧により加速されたキャリアの一部であるホットエレクトロンがゲートとソース間、及びゲートとドレイン間の電界によりゲート絶縁膜中にトラップされる量を大幅に減少させることができる。その結果、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。
【００３４】
これに加えて、第３実施形態に係る半導体装置によれば、第２実施形態に係る半導体装置に比して、Ｎ＋型ソース領域からＮ型活性層間の電流経路を短縮することができ、チャネル抵抗を低減することが可能となる。その結果、オン抵抗特性の低減をより効果的に図ることができる。
【００３５】
［第１比較例］
次に、本発明の効果を説明するために、比較例について説明する。図１１は、第１比較例に係る半導体装置の要部の模式的断面図を示す。半導体装置２０１は、ＭＯＳＦＥＴ２０１ｙを有する。
【００３６】
半導体装置２０１は、半導体基板２１１、埋め込み酸化膜層２１２、半導体層２１３を有するＳＯＩ基板２１０を具備する。埋め込み酸化膜層２１２は、支持基板として機能するＳｉからなる半導体基板２１１上に形成され、半導体層２１３は埋め込み酸化膜層２１２上に形成されている。
【００３７】
半導体層２１３は、図１１に示すように、第１導電型活性領域であるＮ型活性領域２２１、第１導電型ドレイン領域であるＮ＋型ドレイン領域２２２、第２導電型ベース領域であるＰ型ベース領域２２３、第１導電型ソース領域であるＮ＋型ソース領域２２４、第１導電型ドリフト領域であるＮ型ドリフト領域２２５を備える。半導体層２１３は、シリコン層である。
【００３８】
Ｎ−型活性領域２２１上に、Ｐ型ベース領域２２３とＮ型ドリフト領域２２５が形成されている。そして、Ｐ型ベース領域２２３上の表層部にＮ＋型ソース領域２２４が形成されている。また、Ｎ型ドリフト領域２２５の表層部にＮ＋型ドレイン領域２２２が形成されている。Ｎ＋型ソース領域２２４は、Ｐ型ベース領域２２３の表面に形成されている。Ｎ型ドリフト領域２２５は、Ｐ型ベース領域２２３と隣接して形成されている。半導体層２１３上には、ゲート絶縁膜２４１、層間絶縁膜２４２、ゲート配線２５１、ソース電極２５２、ドレイン電極２５３が形成されている。
【００３９】
ゲート配線２５１は、ゲート絶縁膜２４１を介してＮ＋型ソース領域２２４のドレイン側端部と、Ｐ型ベース領域２２３と、Ｎ型ドリフト領域２２５の一部と対向配置されている。ソース電極２５２は、Ｐ型ベース領域２２３とＮ＋型ソース領域２２４上部に形成されている。また、ソース電極２５２の一部は、層間絶縁膜２４２上の端部まで延在されている。ドレイン電極２５３は、Ｎ＋ドレイン領域２２２上に形成され、一部が層間絶縁膜２４２上の端部まで延在されている。ソース電極２５２とドレイン電極２５３は、ゲート配線２５１の幅方向の両端部に形成されている。ゲート絶縁膜２４１は、Ｎ＋型ソース領域２２４上の一部からＮ＋型ドレイン領域２２２の端部に亘る領域に形成されている。
【００４０】
半導体装置２０１において、ソース電極２５２、ドレイン電極２５３間に電圧印加された状態で、ゲートとソース間にＭＯＳＦＥＴ２０１ｙの閾値電圧を越えるような電圧を印加すると、ゲート電極２５１直下のＰ型ベース領域２２３の領域のチャネル領域がＮ層反転する。そして、ＭＯＳＦＥＴ２０１ｙがオン状態となり、ドレイン電極２５３とソース電極２５２間に、主にＮ＋型ソース領域２２４から、反転Ｎ層となったＰ型ベース領域２２３を通って、Ｎ型ドリフト領域２２５を経由し、Ｎ＋型ドレイン領域２２２に電流が流れる（図１１参照）。
【００４１】
第１比較例に係るＭＯＳＦＥＴ２０１ｙおいては、オン動作時の電流経路が主にゲート絶縁膜２４１下のシリコン表面層領域となる。このため、ゲート絶縁膜２４１近傍のＮ型ドリフト領域２２５の不純物濃度が低下した場合、オン抵抗特性の上昇を引き起こす。これは、ドレインとソース間の高負荷電圧により加速されたキャリアの一部であるホットエレクトロンがゲートとソース間、及びゲートとドレイン間の電界によりゲート絶縁膜中にトラップされ、ゲート絶縁膜近傍のＮ型シリコン層の不純物濃度が初期状態と比較して低下するためである。
【００４２】
第１比較例に係る半導体装置によれば、ドレインとソース間に高負荷電圧を印加した状態でゲートとソース間にパルス負荷電圧を印加して、スイッチング動作であるＯＮ−ＯＦＦ動作を繰り返し行った場合において、上記第１実施形態に比してオン抵抗特性の変動が大きくなる。
【００４３】
［第２比較例］
図１２は、第２比較例に係る半導体装置の要部の模式的断面図を示す。図１３Ａに、図１２のＸＩＩＩＡ−ＸＩＩＩＡ切断部断面図を、図１３Ｂに図１２のＸＩＩＩＢ−ＸＩＩＩＢ切断部断面図を示す。また、図１４に、オン動作時の図１２のＸＩＩＩ−ＸＩＩＩ切断線に相当する位置おける電流経路の説明図を示す。半導体装置３０１は、ＭＯＳＦＥＴ３０１ｙを有する。
【００４４】
半導体装置３０１は、半導体基板３１１、埋め込み酸化膜層３１２、半導体層３１３を有するＳＯＩ基板３１０を具備する。埋め込み酸化膜層３１２は、支持基板として機能するＳｉからなる半導体基板３１１上に形成され、半導体層３１３は埋め込み酸化膜層３１２上に形成されている。
【００４５】
半導体層３１３は、図１３Ａ、図１３Ｂに示すように、第１導電型活性領域であるＮ型活性領域３２１、第１導電型ドレイン領域であるＮ＋型ドレイン領域３２２、第２導電型ベース領域であるＰ型ベース領域３２３、第１導電型ソース領域であるＮ＋型ソース領域３２４、第１導電型ドリフト領域であるＮ−型ドリフト領域３２５を備える。半導体層３１３は、シリコン層である。
【００４６】
Ｎ型活性領域３２１上に、Ｐ型ベース領域３２３とＮ−型ドリフト領域３２５が形成されている。そして、Ｐ型ベース領域３２３上の表層部にＮ＋型ソース領域３２４が形成されている。また、Ｎ＋型ドレイン領域３２２は、Ｐ型ベース領域３２３、Ｎ＋型ソース領域３２４と離間した位置に形成されている。Ｎ型ドリフト領域３２５は、Ｐ型ベース領域３２３と隣接して形成されている。
【００４７】
半導体層３１３上には、ゲート絶縁膜３４１、層間絶縁膜３４２、ゲート配線３５１、ソース電極３５２、ドレイン電極３５３が形成されている。ゲート配線３５１は、ゲート絶縁膜３４１を介してＮ＋型ソース領域３２４のドレイン側端部と、Ｐ型ベース領域３２３と、Ｎ型ドリフト領域３２５、トレンチ溝３３０の一部と対向配置されている。ソース電極３５２は、Ｐ型ベース領域３２３とＮ＋型ソース領域３２４上部に形成されている。また、ソース電極３５２の一部は、層間絶縁膜３４２上の端部まで延在されている。ドレイン電極３５３は、Ｎ＋型ドレイン領域３２２上に形成され、一部が層間絶縁膜３４２上の端部まで延在されている。ソース電極３５２とドレイン電極３５３は、ゲート配線３５１の幅方向（図１２中のＸ方向）の両端部に形成されている。ゲート絶縁膜３４１は、Ｎ＋型ソース領域３２４上の一部からＮ＋型ドレイン領域３２２の端部に亘る領域に形成されている。上記構成によって、ゲート電極３３２は、ゲート絶縁膜３４１を介してゲート配線３５１に接続される。
【００４８】
半導体装置３０１において、ソース電極３５２、ドレイン電極３５３間に電圧印加された状態で、ゲートとソース間にＭＯＳＦＥＴ３０１ｙの閾値電圧を越えるような電圧を印加すると、トレンチ溝３３０内のゲート電極３３２側面、及びゲート配線３５１直下のＰ型ベース領域３２３の領域のチャネル領域がＮ層反転する。そして、ＭＯＳＦＥＴ３０１ｙがオン状態となり、Ｎ＋型ソース領域３２４から、ゲート配線３５１下の反転Ｎ層、及びトレンチ溝３３０側面の反転Ｎ層を通ってＮ−型ドリフト領域３２５及びＮ型活性領域３２１を経由し、Ｎ＋型ドレイン領域３２２に電流が流れる（図１４参照）。第２比較例によれば、第１比較例と比較して単位面積当たりの電流経路を拡大することができる。そのため、単位面積当たりのオン抵抗を低減することができる。
【００４９】
しかしながら、ＭＯＳＦＥＴ３０１ｙのオン動作時の電流経路は、トレンチ側面全体に分散されるため、第１比較例に比してオン抵抗の上昇を低く抑えることができる一方で、Ｐ型ベース領域３２３とＮ＋型ドレイン領域３２２間のＮ−型ドリフト領域３２５（シリコン表面層領域）を電流経路として使用しているため、Ｐ型ベース領域３２３とＮ型ドレイン領域３２２間の距離によっては、Ｎ−型ドリフト領域３２５に流れる電流が支配的になり、オン抵抗特性が上昇してしまうという問題がある。
【００５０】
以上、本発明に係る第１実施形態〜第３実施形態と、比較例に係る第１比較例、第２比較例について説明した。本発明によれば、上述した通り、ゲート配線の幅を第２比較例に比して短縮させ、オン抵抗特性の変動を大幅に低減する事が可能となり、長期信頼性の高い半導体装置を提供することができる。
【００５１】
なお、上記実施形態は一例であって、オン動作時の電流経路が、ソース電極とドレイン電極の間の半導体層の表面領域を実質的に経由せず、トレンチ溝の側面近傍を経由する半導体層であればよく、上記例に限定されない。
【００５２】
また、上記実施形態においては、第１導電型としてＮ型、第２導電型としてＰ型の例を説明したが、第１導電型としてＰ型、第２導電型としてＮ型にすることも可能である。また、半導体層としてシリコン層を適用する例を挙げたが、シリコンに限定されず他の半導体材料を適用することもできる。また、トレンチ溝が埋め込み酸化膜層１２まで到達している例を挙げたが、半導体層１３の途中の深さまで形成されているものでもよい。また、上記実施形態においては、埋め込み酸化膜層を形成する例を説明したが、目的、ニーズに応じて埋め込み酸化膜層を省略することも可能である。さらに、上記実施形態においては、第１導電型ドレイン層が、埋め込み酸化膜層まで到達している例を挙げたが、トレンチ溝と同等の深さか、若しくはトレンチ溝よりも半導体層内に深く形成されていてもよい。また、上記実施形態においては、トレンチ溝が３つある例を説明したが、説明の便宜上のものであって、トレンチ溝の個数は、１つ若しくは任意の個数とすることができる。また、トレンチ溝とゲート配線は、ソース領域側で実質的に一致し、ドレイン領域側ではトレンチ溝が突出している例を挙げたが、少なくともゲート配線は、前記トレンチ溝の少なくとも一部と対向配置されていればよく、本発明の趣旨を逸脱しない範囲で適宜設計することが可能である。好ましくは、上記実施形態のように、ソース電極側のトレンチ溝の端部が、ゲート配線の端部と略一致し、ドレイン電極側のゲート配線よりも突出している構造とすることが、オン抵抗の抑制の観点から好ましい。
【符号の説明】
【００５３】
１、２、３ 半導体装置
１０ ＳＯＩ基板
１１ 半導体基板
１２ 埋め込み酸化膜層
１３ 半導体層
２１ Ｎ型活性領域
２２ Ｎ＋型ドレイン領域
２３ Ｐ型活性領域
２４ Ｎ＋型ソース領域
２５ Ｎ−型ドリフト領域
３０ トレンチ溝
３１ 絶縁膜
３２ ゲート電極
５１ ゲート配線
４１ ゲート絶縁膜
４２ 層間絶縁膜
５１ ゲート配線
５２ ソース電極
５３ ドレイン電極
【特許請求の範囲】
【請求項１】
横型のＭＩＳＦＥＴを備える半導体装置であって、
前記ＭＩＳＦＥＴは、
半導体基板上に形成された半導体層と、
前記半導体層に溝状に形成され、その内壁が絶縁膜で被覆され、前記絶縁膜の内部にゲート電極が埋設されたトレンチ溝と、
前記半導体層上に、前記トレンチ溝と少なくとも一部が対向配置する位置に形成されたゲート配線と、
前記ゲート配線を挟むように前記半導体層上に形成されたソース電極、及びドレイン電極と、を具備し、
前記半導体層におけるオン動作時の電流経路は、前記ソース電極と前記ドレイン電極の間の前記半導体層の表面領域を実質的に経由せず、上記トレンチ溝の側面近傍を経由する半導体装置。
【請求項２】
前記半導体層は、
前記ソース電極と接続され、前記ゲート配線と対向配置される位置まで延在された第１導電型ソース領域と、
前記ドレイン電極と接続され、前記トレンチ溝と同じ、若しくは前記トレンチ溝以上の深さを有する第１導電型ドレイン領域と、
前記第１導電型ソース領域を取り囲む第２導電型ベース領域と、
少なくとも前記第１導電型ドレイン領域と前記第２導電型ベース領域の間に形成された第１導電型活性領域と、
前記第１導電型ドレイン領域と前記第２導電型ベース領域の間の表層であって、かつ、前記第１導電型活性領域上に形成された第１導電型ドリフト領域とを具備し、
前記第１導電型ドリフト領域は、前記第１導電型活性領域よりも不純物が低濃度であり、
前記トレンチ溝の側壁は、前記第１導電型ソース領域、前記第２導電型ベース領域、及び前記第１導電型活性領域と当接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と前記半導体層間に、埋め込み酸化膜層が配設されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記トレンチ溝は、前記ソース電極側は、前記ゲート配線の端部と略一致しており、前記ドレイン電極側は、前記ゲート配線よりも突出していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記トレンチ溝の底面は、前記半導体層の底面と一致することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２導電型ベース領域は、前記半導体層の底面と一致することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１導電型ソース領域のうちの前記トレンチ溝の側壁と接する領域は、前記半導体層の底面と一致することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体層は、シリコン層であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１導電型がＮ型であり、前記第２導電型がＰ型であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１】
横型のＭＩＳＦＥＴを備える半導体装置であって、
前記ＭＩＳＦＥＴは、
半導体基板上に形成された半導体層と、
前記半導体層に溝状に形成され、その内壁が絶縁膜で被覆され、前記絶縁膜の内部にゲート電極が埋設されたトレンチ溝と、
前記半導体層上に、前記トレンチ溝と少なくとも一部が対向配置する位置に形成されたゲート配線と、
前記ゲート配線を挟むように前記半導体層上に形成されたソース電極、及びドレイン電極と、を具備し、
前記半導体層におけるオン動作時の電流経路は、前記ソース電極と前記ドレイン電極の間の前記半導体層の表面領域を実質的に経由せず、上記トレンチ溝の側面近傍を経由する半導体装置。
【請求項２】
前記半導体層は、
前記ソース電極と接続され、前記ゲート配線と対向配置される位置まで延在された第１導電型ソース領域と、
前記ドレイン電極と接続され、前記トレンチ溝と同じ、若しくは前記トレンチ溝以上の深さを有する第１導電型ドレイン領域と、
前記第１導電型ソース領域を取り囲む第２導電型ベース領域と、
少なくとも前記第１導電型ドレイン領域と前記第２導電型ベース領域の間に形成された第１導電型活性領域と、
前記第１導電型ドレイン領域と前記第２導電型ベース領域の間の表層であって、かつ、前記第１導電型活性領域上に形成された第１導電型ドリフト領域とを具備し、
前記第１導電型ドリフト領域は、前記第１導電型活性領域よりも不純物が低濃度であり、
前記トレンチ溝の側壁は、前記第１導電型ソース領域、前記第２導電型ベース領域、及び前記第１導電型活性領域と当接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板と前記半導体層間に、埋め込み酸化膜層が配設されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記トレンチ溝は、前記ソース電極側は、前記ゲート配線の端部と略一致しており、前記ドレイン電極側は、前記ゲート配線よりも突出していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記トレンチ溝の底面は、前記半導体層の底面と一致することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２導電型ベース領域は、前記半導体層の底面と一致することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１導電型ソース領域のうちの前記トレンチ溝の側壁と接する領域は、前記半導体層の底面と一致することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体層は、シリコン層であることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１導電型がＮ型であり、前記第２導電型がＰ型であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４】
【公開番号】特開２０１２−２０９４５９（Ｐ２０１２−２０９４５９Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７４７３２（Ｐ２０１１−７４７３２）
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月３０日（２０１１．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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