【課題】電界が局所的に集中することを抑制して、高耐圧化した半導体装置を提供する。
【解決手段】第１導電型の第１ドリフト領域１４０は、平面視でソース領域１１０から離間して設けられている。第１導電型の第２ドリフト領域１５０は、平面視で第１ドリフト領域１４０のうちソース領域１１０と反対側の領域に接している。第１導電型のドレイン領域１２０は、平面視で第１ドリフト領域１４０から離間しているとともに、平面視で第２ドリフト領域１５０のうち第１ドリフト領域１４０と反対側の領域に接している。チャネル領域１３０上には、ゲート絶縁層２００およびゲート電極４００が設けられている。第１フィールドプレート絶縁層３００は、半導体基板１００上に設けられ、少なくとも平面視で第１ドリフト領域１４０と第２ドリフト領域１５０の一部と重なるように設けられている。第１フィールドプレート電極４２０は、第１フィールドプレート絶縁層３００上に接している。 （もっと読む）

【課題】チップ面積を増大させずにスナップバック現象を抑制することのできる、ＩＧＢＴと他の半導体素子とが一体化して配置された半導体装置を提供する。
【解決手段】ＩＧＢＴとドリフト層を有する他の半導体素子とを備えた半導体装置であって、ＩＧＢＴのドリフト層と他の半導体素子のドリフト層とが互いに接しており、ＩＧＢＴのエミッタ層と他の半導体素子のドリフト電界を発生させる電圧が印加される一方の極性層とが互いに導電的に接続されており、ＩＧＢＴのコレクタ層と他の半導体素子の他方の極性層とが互いに導電的に接続されており、ＩＧＢＴのドリフト層の他の半導体素子のドリフト層との境界から離れた領域に絶縁層を介して対向する領域をドリフト方向に沿って延伸し、Ｎチャネル型ＩＧＢＴではコレクタ側からエミッタ側に向けて電流が流され、Ｐチャネル型ＩＧＢＴではエミッタ側からコレクタ側に向けて電流が流される配線部が設けられている。 （もっと読む）

【課題】トレンチ分離構造の上面の周縁部にディボットが形成されても、このディボットに起因するゲート絶縁膜の破壊を防止することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１は、トレンチ分離構造２０Ｂと、トレンチ分離構造２０Ｂで区画される活性領域上に形成されたゲート絶縁膜３０と、ゲート絶縁膜３０の上面からトレンチ分離構造２０Ｂの上面まで延在するゲート電極層３１と、ゲート電極層３１の両側に形成された第１及び第２の不純物拡散領域１３Ｄ，１３Ｓとを備える。ゲート電極層３１は、ゲート絶縁膜３０と第１の不純物拡散領域１３Ｄとの間の領域に貫通孔３１ｈを有し、貫通孔３１ｈは、トレンチ分離構造２０Ｂの上面の周縁部の直上に形成されている。 （もっと読む）

【課題】一定時間電力が供給されない状況でも記憶内容の保持が可能な半導体装置を提供すること。さらに、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させること。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料として、ワイドバンドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、トランジスタの下に設けた配線層と、酸化物半導体膜の高抵抗領域と、ソース電極とを用いて容量素子を形成することで、トランジスタと容量素子の占有面積の低減を図る。 （もっと読む）

【課題】１Ｔ−ＤＲＡＭにおいて、高いＧＩＤＬ電流は、主にＰＮ接合でのリーク電流によるものであり、データ保持時にリーク電流が発生する原因にもなり、ＤＲＡＭにおける電荷保持時間を低下させている。
【解決手段】ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる２つの部分に分けている。これら２つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、電界が低減されるためリーク電流が抑制される。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、ＧＩＤＬ電流を増大しつつ、ＰＮ接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。 （もっと読む）

【課題】ソース領域、ドレイン領域、ソース領域とソース−チャネル界面およびドレイン領域とドレイン−チャネル界面を形成するチャネル領域、を有するトンネル電界効果トランジスタを提供する。
【解決手段】ソース領域は、第１ソースサブ領域２０と、ソース−チャネル界面２０１に近接する第２ソースサブ領域２５とを含み、第１ソースサブ領域と第２ソースサブ領域との間の界面が規定される。第２ピーク濃度は、第１ソースサブ領域と第２ソースサブ領域との界面に近接する位置での第１ドーピングプロファイルの最大レベルより充分高い。チャネル領域２１及びドレイン領域２２がゲート電極２４によって覆われないように、ソース領域の一部を長手方向Ｌに覆うようにした電極２４と、ゲート電極とソース領域との間の長手方向Ｌに沿ったゲート誘電体２９と備える。 （もっと読む）

【課題】オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置を提供することである。
【解決手段】表面を有する絶縁膜ＩＩ４と、絶縁膜ＩＩ４の表面上に形成され、かつチャネル領域ＴＰ２と、チャネル領域ＴＰ２を挟む１対のソース／ドレイン領域ＴＰ１，ＴＰ４とを含む半導体層と、ソース領域ＴＰ１に電源を供給するための電源供給配線ＴＰ１とを備えている。上記絶縁膜ＩＩ４の表面には凹部ＴＲが形成されている。上記電源供給配線ＴＰ１は、半導体層と同一の層から形成された層を含み、かつ絶縁膜ＩＩ４の表面上に形成された第１の部分ＴＰ１Ａと、凹部内に形成された第２の部分ＴＰ１Ｂとを有している。上記第２の部分ＴＰ１Ｂの底面全体が絶縁体ＩＩ４で覆われている。 （もっと読む）

【課題】短チャネル効果を抑制しつつ微細化を達成した半導体装置およびその作製方法を提供することを目的の一とする。
【解決手段】絶縁層にトレンチを形成し、トレンチの上端コーナー部と接する酸化物半導体膜に不純物を添加し、ソース領域およびドレイン領域を形成する。上記構造にすることで微細化することが可能である。また、トレンチを有することで、ソース電極層とドレイン電極層との距離を狭くしても該トレンチの深さを適宜設定することで、短チャネル効果を抑制することができる。 （もっと読む）

【課題】薄い活性層を有する積層基板に形成される横型ＩＧＢＴの特性を改善する。
【解決手段】横型ＩＧＢＴ１は、ｐ型のコレクタ領域４６，４８とｐ型のコレクタウェル領域４４を備えている。コレクタウェル領域４４は、コレクタ領域４６，４８を取り囲んでコレクタ領域４６，４８に接している。コレクタウェル領域４４の不純物濃度は、コレクタ領域４６，４８の不純物濃度よりも薄い。 （もっと読む）

【課題】長期に亘って信頼性の高い横型ＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置１は、半導体基板１１上に形成された半導体層１３と、半導体層１３に溝状に形成され、その内壁が絶縁膜３１で被覆され、絶縁膜３１の内部にゲート電極３２が埋設されたトレンチ溝３０と、半導体層１３上に、トレンチ溝３０と少なくとも一部が対向配置する位置に形成されたゲート配線５１と、ゲート配線５１を挟むように半導体層１３上に形成されたソース電極５２、及びドレイン電極５３とを具備する。半導体層１３におけるオン動作時の電流経路は、ソース電極５２とドレイン電極５３の間の半導体層１３の表面領域を実質的に経由せず、上記トレンチ溝３０の側面近傍を経由する。 （もっと読む）

【課題】オフ電流が低減できる半導体装置及び半導体装置を提供する。
【解決手段】絶縁表面上に形成され、ソース領域、ドレイン領域、及びチャネル形成領域を含む単結晶半導体層と、単結晶半導体層を覆うゲート絶縁膜と、ゲート絶縁膜を介して、チャネル形成領域に重畳するゲート電極と、ソース領域に接続されるソース電極と、ドレイン領域に接続されるドレイン電極と、を有し、ソース領域及びドレイン領域のうち、少なくともドレイン領域は、チャネル形成領域に隣接する第１の不純物領域と、第１の不純物領域に隣接する第２の不純物領域と、を含み、第１の不純物領域の深さ方向の不純物濃度分布の極大は、第２の不純物領域の深さ方向の不純物濃度分布の極大よりも絶縁表面側にあり、ドレイン電極は、ドレイン領域に含まれる第２の不純物領域の一部と接続する半導体装置を提供する。 （もっと読む）

【課題】更なるスイッチング動作の高速化を図ることが可能な構造の横型ＩＧＢＴを提供する。
【解決手段】コレクタ電極１２がｐ⁺型領域４ａに対してオーミック接触させられ、かつ、ｐ型領域４ｂに対してショットキー接触させられるようにする。具体的には、コレクタ電極１２とｐ型領域４ｂとの接触部位が確実にショットキー接触となるように、ｐ型領域４ｂの表面上にバリア金属１２ａを配置する。これにより、コレクタ側からのホールの注入を抑制して低注入効率となるようにでき、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型ＩＧＢＴとすることができる。 （もっと読む）

【課題】高い耐圧性能と長期信頼性を両立可能な半導体装置を提供する。
【解決手段】半導体基板の一主表面上においてドリフト領域を挟むように第１電極部と第２電極部とが各々分離形成され、ドリフト領域上部には酸化膜層が形成され、ドリフト領域、第１電極部、第２電極部、および酸化膜層が層間絶縁膜層により覆われた横型半導体装置であって、第１導電型半導体と第２導電型半導体とを交互にドリフト領域におけるキャリアのドリフト方向へ直列接続して成る連続接合半導体層が酸化膜層と層間絶縁膜層との境界部に設けられ、連続接合半導体層の一方端部は、第２電極部と並列に電源電位線に接続されていることを特徴とする、横型半導体装置である。 （もっと読む）

【課題】接続配線に起因する耐圧低下を防止できる半導体装置の耐圧特性をさらに向上させることができる半導体装置の提供。
【解決手段】半導体層の第１素子領域に配置されており、第１主電極と第２主電極を有する第１種類の第１半導体素子と、半導体層の第２素子領域に配置されており、第３主電極と第４主電極を有する第２種類の第２半導体素子とを備え、第１素子領域と第２素子領域は、電流が流れる方向に対して直交する方向に隣接し、かつ、第１素子領域と第２素子領域を含む素子領域全体で一巡する形に形成され、半導体層を平面視したときに、第１素子領域の曲率は、第２素子領域の曲率よりも小さい。 （もっと読む）

【課題】集積回路のコア部のロジックトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は、世代が進むごとに動作電圧をスケーリングすることで微細化が可能である。しかし、高耐圧部のトランジスタ（ＭＯＳＦＥＴ、ＭＩＳＦＥＴ）は比較的高い電源電圧で動作するために縮小化が困難であり、同様に電源セル内の静電気放電（ＥＳＤ）保護回路は、静電気(外来サージ)から半導体集積回路内の素子を保護するために耐圧が高いことが必須であり、電荷を逃がすために大面積である必要がある。従って、集積回路の微細化のためには、微細化が可能なトランジスタ構造が必須である。
【解決手段】本願発明は、ソース側にのみハロー領域を有するソースドレイン非対称構造の一対のＭＩＳＦＥＴから構成されたＣＭＩＳインバータをＥＳＤ保護回路部に有する半導体集積回路装置である。 （もっと読む）

【課題】裏面に対する各種プロセスを必要としない簡素な構造の半導体装置を提供する。
【解決手段】活性層２に対して埋込絶縁膜４との境界部分にｎ⁺型埋込領域６が形成されているＳＯＩ基板５を用いて、素子領域８と配線引出部９との間にトレンチ分離部１１を配置し、トレンチ分離部１１をｎ^-型ドリフト層７と同じもしくはそれより深く、かつ、埋込絶縁膜４から離間するように形成する。このような構成とすれば、ＳＯＩ基板５に対して予め形成しておけるｎ⁺型埋込領域６を介して行うことができる。このため、高耐圧ＭＯＳＦＥＴ１の素子領域８と配線引出部９との電気的な接続を裏面電極などを備える必要がなく、裏面に対する各種プロセスを必要としない簡素な構造の半導体装置により、層間絶縁膜１８に大きな電位差が掛かることを抑制できる。また、電位分布が不均一になることを防止でき、高耐圧ＭＯＳＦＥＴ１の耐圧低下を抑制することも可能となる。 （もっと読む）

【課題】 ＬＤＭＯＳトランジスタにおいて、オン抵抗とのトレードオフ関係で最適化されたオフ耐圧を低下させることなく、チャネル長を短くすることによって飽和電流を増加させる。
【解決手段】 チャネルとなる低濃度ボディ領域１０と素子分離膜４の間かつゲート酸化膜８の直下に選択的に低濃度ボディ領域１０と逆の極性で濃度が高いショートチャネル領域１２を設け、ボディ領域１０のゲート酸化膜８直下部分のみを高濃度ソース領域７側に後退させた形状を実現する。 （もっと読む）

【課題】フィン型半導体領域を有する半導体装置において所望の特性が得られるようにする。
【解決手段】支持基板１１上に、上面及び側面を有する第１の半導体領域１３ａ〜１３ｄを形成する。第１の半導体領域１３ａ〜１３ｄに第１導電型の不純物をプラズマドーピング法によって注入し、それにより、第１の半導体領域１３ａ〜１３ｄの上部に第１の不純物領域１７ａを形成すると共に、第１の半導体領域１３ａ〜１３ｄの側部に第２の不純物領域１７ｂを形成する。このとき、注入ドーズ量が第１のドーズ量となる第１の条件でプラズマドーピング法を実施した後、注入ドーズ量が第１のドーズ量よりも小さい第２のドーズ量となる第２の条件でプラズマドーピング法を実施する。 （もっと読む）

【課題】所望の特性が得られるフィン型半導体領域を有する半導体装置を実現する。
【解決手段】上面及び側面を有する第１の半導体領域６１の上部に第１導電型の第１の不純物領域６１ａが形成されていると共に、第１の半導体領域６１の側部に第１導電型の第２の不純物領域６１ｂが形成されている。第１の半導体領域６１の所定の部分における少なくとも側面及び上部コーナーを覆うようにゲート絶縁膜６２が形成されている。ゲート絶縁膜６２の外側に位置する部分の第１の半導体領域６１における上部コーナーの曲率半径ｒ’は、ゲート絶縁膜６２の下側に位置する部分の第１の半導体領域６１における上部コーナーの曲率半径ｒよりも大きく且つ２ｒ以下である。 （もっと読む）

【課題】半導体膜の厚みを適当な範囲に制御することによって、大きいドレイン電流を有するとともに、所望の電気的特性を備える半導体装置の製造方法、を提供する。
【解決手段】半導体装置の製造方法は、５０ｎｍを超え１５０ｎｍ以下の厚みを有し、第１の層７ｍと第２の層７ｎとを有する半導体膜７を形成する工程を備える。半導体膜７を形成する工程時、第１の層７ｍに含まれる水素の割合は、第２の層７ｎに含まれる水素の割合よりも小さい。半導体装置の製造方法は、半導体膜７を熱処理することによって、半導体膜７に含まれる水素を低減する工程と、ゲート絶縁膜１７およびゲート電極２１を形成する工程と、半導体膜７にソース領域９およびドレイン領域１３を形成する工程と、半導体膜７を水素雰囲気中で熱処理することによって、半導体膜７に含まれる水素を０．５原子％以上１０原子％以下に設定する工程とを備える。 （もっと読む）