半導体装置
【課題】１Ｔ−ＤＲＡＭにおいて、高いＧＩＤＬ電流は、主にＰＮ接合でのリーク電流によるものであり、データ保持時にリーク電流が発生する原因にもなり、ＤＲＡＭにおける電荷保持時間を低下させている。
【解決手段】ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる２つの部分に分けている。これら２つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、電界が低減されるためリーク電流が抑制される。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、ＧＩＤＬ電流を増大しつつ、ＰＮ接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。
【解決手段】ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる２つの部分に分けている。これら２つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、電界が低減されるためリーク電流が抑制される。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、ＧＩＤＬ電流を増大しつつ、ＰＮ接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ダイナミックランダムアスセスメモリ構造を有する半導体装置に係る。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミックランダムアクセスメモリ）の一種として、１Ｔ−１Ｃ−ＤＲＡＭ（１ Ｔｒａｎｓｉｓｔｏｒ １ Ｃｏｎｄｅｎｓｅｒ ＤＲＡＭ：１トランジスタ１コンデンサＤＲＡＭ）や、１Ｔ−ＤＲＡＭ（１ Ｔｒａｎｓｉｓｔｏｒ ＤＲＡＭ：１トランジスタＤＲＡＭ）が知られている。
【０００３】
現在一般的な１Ｔ−１Ｃ−ＤＲＡＭでは、１ビットごとにトランジスタおよびコンデンサが１つずつ用いられる。しかし、このコンデンサの存在が、さらなる微細化を困難にしている。
【０００４】
そこで、コンデンサを必要とせず、１ビット毎にトランジスタを１つだけ用いる１Ｔ−ＤＲＡＭが注目されている。１Ｔ−ＤＲＡＭには、ＤＲＡＭ単体でも使用可能でありながら、論理回路とＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミックランダムアクセスメモリ）を同じプロセスで形成する混載ＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：システムオンチップ）としても使用可能であるという利点がある。
【０００５】
１Ｔ−ＤＲＡＭにおいて、ビット状態「１」を書き込む際に、ゲートをオフ状態にして、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ：ゲート誘起ドレインリーク）電流によって発生するホールをボディに蓄積させる技術が知られている。このことは、非特許文献１（Ｅｉｊｉ Ｙｏｓｈｉｄａ ｅｔ ａｌ．， “Ａ Ｄｅｓｉｇｎ ｏｆ ａ Ｃａｐａｃｉｔｏｒｌｅｓｓ １Ｔ−ＤＲＡＭ Ｃｅｌｌ Ｕｓｉｎｇ Ｇａｔｅ−ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ （ＧＩＤＬ） Ｃｕｒｒｅｎｔ ｆｏｒ Ｌｏｗ−ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ−ｓｐｅｅｄ Ｅｍｂｅｄｅｄ Ｍｅｍｏｒｙ，” ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ． ９１３−９１６， ２００３．）に開示されている。
【０００６】
上記に関連して、特許文献１（特開２００３−３１６９６号公報）には、半導体メモリ装置に係る記載が開示されている。この半導体メモリ装置は、以下のことを特徴とする。この半導体メモリ装置は、ゲートと、第１および第２のソース／ドレインと、フローティングのチャネルボディとを含む一つのトランジスタによりメモリセルが構成されている。ここで、第１および第２のソース／ドレインは、半導体素子形成領域に互いに離隔して形成されている。フローティングのチャネルボディは、第１の電位に設定された第１のデータ状態および第２の電位に設定された第２のデータ状態を記憶するものであり、第１ソース／ドレインと第２のソース／ドレインとに挟まれこれらと逆の導電型である。トランジスタの第１のデータ状態は、第２のソース／ドレインを基準電位とし、ゲートにチャネルをオンさせる極性の第１の制御電圧を印加し、第１のソース／ドレインに第１の制御電圧と同極性の第２の制御電圧を印加して、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入することにより書き込まれる。トランジスタの第２のデータ状態は、第１のソース／ドレインを基準電位とし、ゲートに第１の制御電圧を印加し、第２のソース／ドレインに第１の制御電圧と同極性の第３の制御電圧を印加して、チャネルボディの多数キャリアを第１のソース／ドレインに放出させることにより書き込まれる。
【０００７】
また、特許文献２（特開２００５−５１１８６号公報）には、半導体記憶装置に係る記載が開示されている。この半導体記憶装置は、以下のことを特徴とする。この半導体記憶装置は、絶縁膜と、第１導電型のシリコン層と、第２導電型のソース拡散層及びドレイン拡散層と、ゲート絶縁膜と、ゲート電極と、を有している。ここで、第１導電型のシリコン層は、絶縁膜上に形成されている。第２導電型のソース拡散層及びドレイン拡散層は、絶縁膜上に形成され、それらの間にシリコン層を挟んでいる。ゲート絶縁膜は、シリコン層上に形成されている。ゲート電極は、ゲート絶縁膜上に形成されている。ドレイン拡散層は、第１の不純物拡散層と、第２の不純物拡散層とを有する。ここで、第１の不純物拡散層とは、平面視でゲート電極と重なり合い、不純物濃度が１×１０１９ｃｍ−３以上である。第２の不純物拡散層は、第１の不純物拡散層の下に形成され、シリコン層に接し、その不純物濃度が第１の不純物拡散層のそれよりも低い。
【０００８】
また、特許文献３（特開２００９−５９８５９号公報）には、半導体記憶装置に係る記載が開示されている。この半導体記憶装置は、絶縁膜と、半導体層と、ソースと、ドレインと、フローティングボディと、ゲート絶縁膜と、ゲート電極と、ソース・ドレイン絶縁膜と、シリサイド層とを備えている。ここで、半導体層は、絶縁膜上に設けられている。ソースは、半導体層内に設けられている。ドレインは、半導体層内に設けられている。フローティングボディは、ソースとドレインとの間に設けられ、電気的に浮遊状態であり、データを格納するためにキャリアを蓄積あるいは放出する。ゲート絶縁膜は、フローティングボディ上に設けられている。ゲート電極は、ゲート絶縁膜上に設けられている。ソース・ドレイン絶縁膜は、ソースおよびドレイン上に設けられ、ゲート絶縁膜よりも薄い。シリサイド層は、ソース・ドレイン絶縁膜上に設けられている。
【０００９】
特許文献２による１Ｔ−ＤＲＡＭについて、より詳細に説明する。図１は、特許文献２による１Ｔ−ＤＲＡＭの構成を示す断面図である。まず、図１の１Ｔ−ＤＲＡＭの構成要素について説明する。図１の１Ｔ−ＤＲＡＭは、シリコン基板１と、埋込酸化膜２と、Ｐ型ボディ３と、ゲート電極４と、ゲート絶縁膜５と、側壁絶縁膜６と、ソース拡散層７と、ドレイン拡散層８とを具備している。ソース拡散層７は、低濃度不純物拡散層７ａと、第１の高濃度不純物拡散層７ｂと、第２の高濃度不純物拡散層７ｃとを具備している。ドレイン拡散層８は、低濃度不純物拡散層８ａと、第１の高濃度不純物拡散層８ｂと、第２の高濃度不純物拡散層８ｃとを具備している。
【００１０】
次に、図１の１Ｔ−ＤＲＡＭの構成要素の接続関係について説明する。シリコン基板１の上には、埋込酸化膜２が積層されている。埋込酸化膜２の上には、Ｐ型ボディ３と、ソース拡散層７と、ドレイン拡散層８との集合体が積層されている。Ｐ型ボディ３と、ソース拡散層７と、ドレイン拡散層８との集合体の上には、ゲート電極４と、ゲート絶縁膜５と、側壁絶縁膜６との集合体が積層されている。
【００１１】
Ｐ型ボディ３と、ソース拡散層７と、ドレイン拡散層８との位置関係について説明する。ドレイン拡散層８において、第１の高濃度不純物拡散層８ｂは、Ｐ型ボディ３の上方に、かつ、ゲート電極４にオーバーラップするように配置されている。第１の高濃度不純物拡散層８ｂの下方には、第２の高濃度不純物拡散層８ｃが、ゲート電極４からオフセットするように配置されている。第２の高濃度不純物拡散層８ｃと、Ｐ型ボディ３との間には、低濃度不純物拡散層８ａが配置されている。ソース拡散層７は、Ｐ型ボディ３を挟んで、ドレイン拡散層８と対称的な構造を有している。
【００１２】
Ｐ型ボディ３の上方には、ゲート絶縁膜５と、ゲート電極４とが、この順番に積層されている。ゲート絶縁膜５と、ゲート電極４との、水平方向の周囲には、側壁絶縁膜６が形成されている。ゲート電極４には、図示されないワード線が接続されている。ソース拡散層７における第１の高濃度不純物拡散層７ｂには、図示されないグラウンド線が接続されている。ドレイン拡散層８における第１の高濃度不純物拡散層８ｂには、図示されないビット線が接続されている。
【００１３】
このように、図１の１Ｔ−ＤＲＡＭは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ：絶縁体上シリコン）基板上に形成されたＭＯＳＦＥＴの構造を有している。
【００１４】
図１の１Ｔ−ＤＲＡＭの動作について説明する。ドレイン拡散層８における第１の高濃度不純物拡散層８ｂは、その不純物濃度が１０１９ｃｍ−３以上、より好ましくは１０２０ｃｍ−３以上であるものとされて、ＧＩＤＬ電流を高めるものとされる。その一方で、第１の高濃度不純物拡散層８ｂは、Ｐ型ボディ３と、低濃度不純物拡散層８ａとにおいてＰＮ接合が形成されているため、これらの界面における電界が緩和される。その結果、リーク電流が抑制されて、電荷の保持時間が向上するとされている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００３−３１６９６号公報
【特許文献２】特開２００５−５１１８６号公報
【特許文献３】特開２００９−５９８５９号公報
【非特許文献】
【００１６】
【非特許文献１】Ｅｉｊｉ Ｙｏｓｈｉｄａ ｅｔ ａｌ．， “Ａ Ｄｅｓｉｇｎ ｏｆ ａ Ｃａｐａｃｉｔｏｒｌｅｓｓ １Ｔ−ＤＲＡＭ Ｃｅｌｌ Ｕｓｉｎｇ Ｇａｔｅ−ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ （ＧＩＤＬ） Ｃｕｒｒｅｎｔ ｆｏｒ Ｌｏｗ−ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ−ｓｐｅｅｄ Ｅｍｂｅｄｅｄ Ｍｅｍｏｒｙ，” ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ． ９１３−９１６， ２００３．（富士通マイクロエレ）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
一般的に、ＤＲＡＭの動作速度を向上させるためには、そのリフレッシュ時間が長ければ長いほど良い。このことは、ＤＲＡＭにおける電荷保持時間が長いことに等しい。ここで、特許文献２に記載の１Ｔ−ＤＲＡＭでは、第１の高濃度不純物拡散層８ｂにおける不純物濃度が、比較的高い値である１０１９ｃｍ−３以上に設定されている。このため、ゲート絶縁膜５との界面における基板垂直方向のバンド間トンネル電流は小さくなっている。また、反対に、Ｐ型ボディ３との間におけるＰＮ接合でのバンド間トンネル電流またはトラップアシストトンネル電流が大きくなっている。つまり、高いＧＩＤＬ電流は、主にＰＮ接合でのリーク電流によるものであり、データ保持時にリーク電流が発生する原因にもなり、ＤＲＡＭにおける電荷保持時間を低下させている。
【課題を解決するための手段】
【００１８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明による半導体装置は、シリコン基板（１０１など）と、ＭＯＳＦＥＴとを具備している。ここで、ＭＯＳＦＥＴは、シリコン基板（１０１など）の上に形成されている。ＭＯＳＦＥＴは、ソースドレイン拡散層と、ゲート絶縁膜（１０５など）と、ゲート電極（１０４など）と、側壁絶縁膜（１０６など）とを具備している。ここで、ゲート絶縁膜（１０５など）は、ソースドレイン拡散層の上に積層されている。ゲート電極（１０４など）は、ゲート絶縁膜（１０５など）の上に積層されている。側壁絶縁膜（１０６など）は、ゲート絶縁膜（１０５など）およびゲート電極（１０４など）の周囲に形成されている。ソースドレイン拡散層は、ボディ部（１０３など）と、第１のドレイン拡散層（１０８ａなど）と、第２のドレイン拡散層（１０８ｃなど）と、第３のドレイン拡散層（１０８ｂなど）とを具備している。ここで、ボディ部（１０３など）は、ゲート絶縁膜（１０５など）の下方領域に形成されて、一方の極性の不純物がドープされているか、ドープされていないイントリンジックである。第１のドレイン拡散層（１０８ａなど）は、ボディ部（１０３など）に隣接し、かつ、ゲート絶縁膜（１０５など）にオーバーラップする領域に形成されて、他方の極性の不純物が第１の濃度でドープされている。第２のドレイン拡散層（１０８ｃなど）は、ゲート絶縁膜（１０５など）からオフセットされた領域に形成されて、他方の極性の不純物が第２の濃度でドープされている。第３のドレイン拡散層（１０８ｂなど）は、第１のドレイン拡散層および第２のドレイン拡散層に隣接し、かつ、ゲート絶縁膜（１０５など）にオーバーラップする領域に形成されて、他方の極性の不純物が第３の濃度でドープされている。第３の濃度は、ゲート絶縁膜（１０５など）においてトンネル効果が発生する範囲に含まれている。第１の濃度は、第３の濃度より低く、かつ、ゲート絶縁膜（１０５など）においてトンネル効果が第３の濃度の場合より少なく発生する範囲に含まれている。第２の濃度は、第１の濃度より高く、かつ、ゲート絶縁膜（１０５など）においてトンネル効果が抑圧される範囲に含まれている。
【発明の効果】
【００２０】
本発明の半導体装置では、ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる２つの部分に分けている。これら２つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、ゲート絶縁層との界面において比較的小さなトンネル効果が得られる。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、ＧＩＤＬ電流を増大しつつ、ＰＮ接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。
【図面の簡単な説明】
【００２１】
【図１】図１は、関連技術による半導体装置の構成を示す断面図である。
【図２】図２は、本発明の第１の実施形態による半導体装置の構成を示す断面図である。
【図３】図３は、本発明の第１の実施形態による半導体装置の、ドレイン拡散層における不純物濃度と、ドレイン拡散層およびゲート絶縁膜の接合部に発生するバンド間トンネル電流との関係を表すグラフである。
【図４Ａ】図４Ａは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、高濃度不純物拡散層における、バンド曲がり量と、トンネル長との関係を表すエネルギーバンド図である。
【図４Ｂ】図４Ｂは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、中濃度不純物拡散層における、バンド曲がり量と、トンネル長との関係を表すエネルギーバンド図である。
【図４Ｃ】図４Ｃは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、低濃度不純物拡散層における、バンド曲がり量と、トンネル長との関係を表すエネルギーバンド図である。
【図５】図５は、本発明の第２の実施形態による半導体装置の構成を示す断面図である。
【図６】図６は、本発明の第３の実施形態による半導体装置の構成を示す断面図である。
【図７Ａ】図７Ａは、本発明の第４の実施形態による半導体装置の構成を示す俯瞰図である。
【図７Ｂ】図７Ｂは、図７Ａの半導体装置の、切断線Ａ−Ａ’による断面図である。
【図７Ｃ】図７Ｃは、図７Ａの半導体装置の、切断線Ｂ−Ｂ’による断面図である。
【発明を実施するための形態】
【００２２】
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
【００２３】
（第１の実施形態）
図２は、本発明の第１の実施形態による半導体装置の構成を示す断面図である。図２の半導体装置の構成要素について説明する。図２の半導体装置は、大きく分けて、第１、第２および第３の層を有している。第１の層は、シリコン基板１０１と、埋込酸化膜１０２とを具備している。第２の層は、ボディ部としてのＰ型ボディ１０３と、ソース拡散層１０７と、ドレイン拡散層１０８とを具備している。第３の層は、ゲート電極１０４と、ゲート絶縁膜１０５と、側壁絶縁膜１０６とを具備している。ソース拡散層１０７は、低濃度不純物拡散層１０７ａと、高濃度不純物拡散層１０７ｂとを具備している。ドレイン拡散層１０８は、低濃度不純物拡散層１０８ａと、中濃度不純物拡散層１０８ｂと、高濃度不純物拡散層１０８ｃとを具備している。
【００２４】
図２の半導体装置の構成要素の位置関係および接続関係について説明する。第１、第２および第３の層は、下から上に向かってこの順番に積層されている。第１の層において、シリコン基板１０１と、埋込酸化膜１０２とは、下から上に向かってこの順番に積層されている。このとき、第１の層はＳＯＩ基板として機能する。以降、第１の層を基板層と呼ぶ。
【００２５】
第２の層において、高濃度不純物拡散層１０７ｂと、低濃度不純物拡散層１０７ａと、Ｐ型ボディ１０３と、低濃度不純物拡散層１０８ａと、中濃度不純物拡散層１０８ｂと、高濃度不純物拡散層１０８ｃとは、左から右に向かってこの順番に配置されている。以降、第２の層をソースドレイン拡散層と呼ぶ。
【００２６】
第３の層において、ゲート絶縁膜１０５と、ゲート電極１０４とは、下から上に向かってこの順番に積層されている。ゲート絶縁膜１０５およびゲート電極１０４の周囲には、側壁絶縁膜１０６が設けられている。以降、第３の層をゲート層と呼ぶ。
【００２７】
ドレイン拡散層１０８の、ゲート電極１０４に対する位置関係について説明する。ドレイン拡散層１０８のうち、低濃度不純物拡散層１０８ａは、ゲート電極１０４とオーバーラップしており、Ｐ型ボディ１０３と、中濃度不純物拡散層１０８ｂとの間に配置されている。ドレイン拡散層１０８のうち、高濃度不純物拡散層１０８ｃは、ゲート電極１０４からオフセットしている。ドレイン拡散層１０８のうち、中濃度不純物拡散層１０８ｂは、低濃度不純物拡散層１０８ａおよび高濃度不純物拡散層１０８ｃとの間に配置されていて、その一部分はゲート電極１０４とオーバーラップしており、残りの部分はゲート電極１０４からオフセットしている。言い換えれば、Ｐ型ボディ１０３と、低濃度不純物拡散層１０８ａと、中濃度不純物拡散層１０８ｂと、高濃度不純物拡散層１０８ｃとは、この順番に、図２における左から右に向かって配置されている。
【００２８】
ソース拡散層１０７の、ゲート電極１０４に対する位置関係について説明する。ソース拡散層１０７のうち、低濃度不純物拡散層１０７ａは、その一部がゲート電極１０４とオーバーラップしており、Ｐ型ボディ１０３と、高濃度不純物拡散層１０７ｂとの間に配置されている。ソース拡散層１０７のうち、高濃度不純物拡散層１０７ｂは、ゲート電極１０４からオフセットしている。言い換えれば、Ｐ型ボディ１０３と、低濃度不純物拡散層１０７ａと、高濃度不純物拡散層１０７ｂとは、この順番に、図２における右から左に向かって配置されている。
【００２９】
なお、ソース拡散層１０７は、図２の場合とは違って、例えば図２のドレイン拡散層１０８と対照的な構成を有していても構わない。すなわち、低濃度不純物拡散層１０７ａのうち、高濃度不純物拡散層１０７ｂ側の一部分は、ドレイン拡散層１０８ｂと同様の形状、位置関係および不純物濃度を有する、図示しない中濃度不純物拡散層と置き換えても構わない。この場合、ソース拡散層１０７をドレイン拡散層１０８と同時に製造出来るという利点がある。
【００３０】
図２の半導体装置の動作について説明する。まず、ドレイン拡散層１０８における低濃度不純物拡散層１０８ａ、中濃度不純物拡散層１０８ｂおよび高濃度不純物拡散層１０８ｃの、濃度の違いが持つ意味について説明する。
【００３１】
図３は、本発明の第１の実施形態による半導体装置の、ドレイン拡散層１０８における不純物濃度と、ドレイン拡散層１０８およびゲート絶縁膜１０５の接合部に発生するバンド間トンネル電流との関係を表すグラフである。図３のグラフにおいて、横軸はドレイン不純物濃度を表し、縦軸はバンド間トンネル電流を表す。図３の例では、ドレイン不純物濃度が１０１８ｃｍ−３〜１０１９ｃｍ−３の範囲に、バンド間トンネル電流が最高値となるピークがある。
【００３２】
ここで、ドレイン不純物濃度としての１０１８ｃｍ−３および１０１９ｃｍ−３を、低濃度、中濃度および高濃度を定義する閾値として用いて説明を続ける。すなわち、ドレイン拡散層１０８におけるドレイン不純物濃度が、低濃度不純物拡散層１０８ａでは１０１８ｃｍ−３未満であって、中濃度不純物拡散層１０８ｂでは１０１８ｃｍ−３以上１０１９ｃｍ−３未満であって、高濃度不純物拡散層１０８ｃでは１０１９ｃｍ−３以上であるものとする。ただし、これらの閾値はあくまでも一例に過ぎず、実際には半導体装置の構成や製造方法に係るあらゆるパラメータに左右されるものであって、本発明を限定しない。
【００３３】
図４Ａは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、高濃度不純物拡散層１０８ｃにおける、バンド曲がり量４０１ａと、トンネル長との関係を表すエネルギーバンド図である。図４Ａにおいて、横軸は、左から右に向けて、ゲート電極１０４と、ゲート絶縁膜１０５と、高濃度不純物拡散層１０８ｃとに渡る空間を示し、縦軸はエネルギー準位を示している。図４Ａの場合は、バンド曲がり量４０１ａがバンドギャップよりも小さい。このため、高濃度不純物拡散層１０８ｃにおいては、十分なトンネル長が得られず、バンド間トンネル電流の発生が抑制される。
【００３４】
図４Ｂは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、中濃度不純物拡散層１０８ｂにおける、バンド曲がり量４０１ｂと、トンネル長４０２ｂとの関係を表すエネルギーバンド図である。図４Ｂにおいて、横軸は、左から右に向けて、ゲート電極１０４と、ゲート絶縁膜１０５と、中濃度不純物拡散層１０８ｂとに渡る空間を示し、縦軸はエネルギー準位を示している。図４Ｂの場合は、バンド曲がり量４０１ｂがバンドギャップよりも大きいので、ゲート絶縁膜１０５の界面の価電子帯から奥の価電子帯への、電子によるトンネル効果が得られる。特に、図４Ｂの場合は、トンネル長４０２ｂが短いので、大きなトンネル電流が得られる。
【００３５】
図４Ｃは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、低濃度不純物拡散層１０８ａにおける、バンド曲がり量４０１ｃと、トンネル長との関係を表すエネルギーバンド図である。図４Ｃにおいて、横軸は、左から右に向けて、ゲート電極１０４と、ゲート絶縁膜１０５と、低濃度不純物拡散層１０８ａとに渡る空間を示し、縦軸はエネルギー準位を示している。図４Ｃの場合は、バンド曲がり量４０１ｃがバンドギャップよりも大きいものの、トンネル長４０２ｃが比較的長く、トンネル効果の発生確率が低いため、比較的小さなトンネル電流しか得られない。
【００３６】
その一方で、Ｐ型ボディ１０３と接する領域が、ソース拡散層１０７では低濃度不純物拡散層１０７ａであり、ドレイン拡散層１０８では低濃度不純物拡散層１０８ａであり、いずれの場合も電界が低減されている。したがって、本実施形態による半導体装置では、「０」状態をホールドする際のＰＮ接合リーク電流が抑制されて、その結果、保持時間の向上が得られる。
【００３７】
（第２の実施形態）
図５は、本発明の第２の実施形態による半導体装置の構成を示す断面図である。本実施形態による半導体装置は、本発明の第１の実施形態による半導体装置に、ソース拡散層１０７のバリエーションとして、以下の変更を加えたものに等しい。
【００３８】
すなわち、本発明の第１の実施形態によるソース拡散層１０７から低濃度不純物拡散層１０７ａを取り除き、残った高濃度不純物拡散層１０７ｂを本実施形態によるソース拡散層２０７とする。この変更に伴い、本実施形態によるＰ型ボディ２０３の体積は、本発明の第１の実施形態によるＰ型ボディ１０３の体積と、同じく低濃度不純物拡散層１０７ａの体積とを合わせたものとする。
【００３９】
本実施形態による半導体装置のその他の構成については、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【００４０】
本実施形態による半導体装置の動作について、本発明の第１の実施形態の場合と比較して説明する。
本発明の第１の実施形態では、上述したように、ソース拡散層１０７のうち、Ｐ型ボディ１０３に隣接した部分、すなわち低濃度不純物拡散層１０７ａにおける不純物濃度を低下させている。こうすることで、Ｎ型層の空乏層を延ばし、電界を低下させている。これに対して、本実施形態では、ソース拡散層２０７、すなわち高濃度不純物拡散層１０７ｂを、ボディから、オフセットさせている。ゲート電極により、Ｐ型ボディ２０３のゲート電極下の領域の電位が変調されるが、オフセット領域に空乏層が広がることで、電界を低下させることが出来る。したがって、本実施形態による半導体装置でも、本発明の第１の実施形態の場合と同様に、ＰＮ接合部におけるリーク電流を低減して、Ｐ型ボディが状態「０」を保持する時間の長さを向上できる。
【００４１】
本実施形態による半導体装置のその他の動作は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００４２】
（第３の実施形態）
図６は、本発明の第３の実施形態による半導体装置の構成を示す断面図である。本実施形態による半導体装置は、本発明の第２の実施形態による半導体装置に、ドレイン拡散層１０８のバリエーションとして、以下の変更を加えたものに等しい。
【００４３】
すなわち、本発明の第２の実施形態によるドレイン拡散層１０８のうち、中濃度不純物拡散層１０８ｂの、埋込酸化膜１０２に隣接した部分を取り除いたものを、本実施形態によるドレイン拡散層３０８における中濃度不純物拡散層３０８ｂとする。この変更に伴い、本実施形態によるドレイン拡散層３０８のうち、低濃度不純物拡散層３０８ａの体積は、本発明の第２の実施形態による低濃度不純物拡散層１０８ａの体積と、同じく中濃度不純物拡散層１０８ｂのうち取り除かれた部分の体積とを合わせたものとする。
【００４４】
本実施形態による半導体装置のその他の構成については、本発明の第２の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【００４５】
本実施形態による半導体装置の動作について、本発明の第２の実施形態の場合と比較して説明する。本発明の第２の実施形態では、ドレイン拡散層１０８における中濃度不純物拡散層１０８ｂが、ソースドレイン拡散層の上下方向の全体にかけて形成されている。これに対して、本実施形態では、ドレイン拡散層３０８における中濃度不純物拡散層３０８ｂが、ゲート電極１０４側に形成されている。本発明による半導体装置において、中濃度不純物拡散層１０８ｂ、３０８ｂは、ゲート絶縁膜１０５との界面付近でのバンド間トンネル電流を増大させる役割を演じている。したがって、本実施形態によるドレイン拡散層３０８における中濃度不純物拡散層３０８ｂは、少なくともゲート絶縁膜１０５付近の、バンドの曲がりが存在する領域にのみ形成されていれば、上記の役割を十分に演じることが可能である。
【００４６】
本実施形態による半導体装置のその他の動作は、本発明の第２の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００４７】
（第４の実施形態）
図７Ａは、本発明の第４の実施形態による半導体装置の構成を示す俯瞰図である。図７Ｂは、図７Ａの半導体装置の、切断線Ａ−Ａ’による断面図である。図７Ｃは、図７Ａの半導体装置の、切断線Ｂ−Ｂ’による断面図である。本実施形態による半導体装置は、本発明の第３の実施形態による半導体装置に、ドレイン拡散層３０８と、ゲート電極１０４と、ゲート絶縁膜１０５と、基板層とにおけるバリエーションとして、以下の変更を加えたものに等しい。
【００４８】
すなわち、まず、本発明の第３の実施形態によるゲート電極１０４と、ゲート絶縁膜１０５と、側壁絶縁膜１０６とについて、その形状をいわゆるフィン構造に変更したゲート電極４０４と、ゲート絶縁膜４０５と、側壁絶縁膜４０６とに置き換える。ここで、フィン構造とは、基板層と、ソースドレイン拡散層と、ゲート層とが積層された第１の方向に垂直な平面に形成されたフィン上面部分に、フィン側面部分と、フィン上部分およびフィン側面部分を接続する接続部分とが追加された構造である。フィン側面部分は、第１の方向と、ソース拡散層４０７、Ｐ型ボディ４０３およびドレイン拡散層４０８が並んで配置された第２の方向とを含む平面に平行に形成されている。フィン側面部分は、第１の方向において、基板層と隣接している。さらに、ゲート絶縁膜４０５のフィン側面部分は、第１の方向と、第２の方向との両方に直交する第３の方向において、Ｐ型ボディ４０３に隣接している。
【００４９】
次に、本発明の第３の実施形態によるドレイン拡散層３０８のうち、低濃度不純物拡散層３０８ａのうち、基板層に隣接する部分を省略した低濃度不純物拡散層４０８ｂに置き換える。言い換えれば、ドレイン拡散層４０８の低濃度不純物拡散層４０８ａは、Ｐ型ボディ４０３によって基板層から絶縁されている。なお、ドレイン拡散層の中濃度不純物拡散層３０８ｂは、本発明の第３の実施形態の場合と同様に、ドレイン拡散層４０８の低濃度不純物拡散層４０８ａによってＰ型ボディ４０３から絶縁されている。その結果、ドレイン拡散層４０８における低濃度不純物拡散層４０８ａと、中濃度不純物拡散層３０８ｂとは、第３の方向において、ゲート絶縁膜４０５のフィン側面部分の、接続部分に近い上部領域に隣接している。
【００５０】
さらに、本実施形態による半導体装置では、埋込酸化膜１０２は省略可能である。この場合、基板層はバルク基板として機能する。このとき、Ｐ型ボディ４０３は、その下面において、シリコン基板１０１に隣接するものとする。図７Ａ〜図７Ｃでは、基板層が、埋込酸化膜１０２が省略されてシリコン基板１０１だけが残っているバルク基板である場合を示している。ただし、本実施形態でも、本発明の第１〜第３の実施形態同様に、基板層が、シリコン基板１０１の上に埋込酸化膜１０２が積層されたＳＯＩ基板であっても構わない。
【００５１】
本実施形態による半導体装置の動作について説明する。ドレイン拡散層４０８の中濃度不純物拡散層４０８ｂは、ゲート電極４０４とオーバーラップしているので、バンド間トンネル電流が発生する。このバンド間トンネル電流の発生は、フィン上面部分と、フィン側面部分の上部とに限定される。ここで、ゲート電極４０４とオーバーラップする上記以外の領域は、ドレイン拡散層４０８の低濃度不純物拡散層４０８ａと、Ｐ型ボディ４０３だけである。したがって、本発明の第１〜第３の実施形態で説明したソース拡散層１０７、２０７と同様の理由により、ソース拡散層４０７として高濃度不純物拡散層４０７ｂを有する本実施形態による半導体装置でも、「０」状態をホールドする際に発生するリーク電流が抑制される。その結果、本実施形態でも保持時間の向上が得られる。また、図７Ｂの断面を有する平面型のＭＯＳＦＥＴでも、同様の効果が得られるのは明らかである。
【００５２】
以上に説明したように、本発明による半導体装置は、第１〜第４の実施形態のいずれにおいても、ＧＩＤＬ電流の増大と、リーク電流の抑制と、データ保持時間の増大とが同時に得られる。ここで、第１〜第４の実施形態における各種の構成は、技術的に矛盾の生じない範囲において、自由に組み合わせることが可能である。具体的には、第１および第２の実施形態で説明した３種類のソース拡散層と、第１〜第３の実施形態で説明した３種類のドレイン拡散層とは、全ての組み合わせが可能である。さらに、これらの組み合わせを、第４の実施形態で説明したフィン構造に組み合わせることも可能である。
【符号の説明】
【００５３】
１ シリコン基板
２ 埋込酸化膜
３ Ｐ型ボディ
４ ゲート電極
５ ゲート絶縁膜
６ 側壁絶縁膜
７ ソース拡散層
７ａ 低濃度不純物拡散層（ソース拡散層）
７ｂ （第１の）高濃度不純物拡散層（ソース拡散層）
７ｃ （第２の）高濃度不純物拡散層（ソース拡散層）
８ ドレイン拡散層
８ａ 低濃度不純物拡散層（ドレイン拡散層）
８ｂ （第１の）高濃度不純物拡散層（ドレイン拡散層）
８ｃ （第２の）高濃度不純物拡散層（ドレイン拡散層）
１０１ シリコン基板
１０２ 埋込酸化膜
１０３ Ｐ型ボディ
１０４ ゲート電極
１０５ ゲート絶縁膜
１０６ 側壁絶縁膜
１０７ ソース拡散層
１０７ａ 低濃度不純物拡散層（ソース拡散層）
１０７ｂ 高濃度不純物拡散層（ソース拡散層）
１０８ ドレイン拡散層
１０８ａ 低濃度不純物拡散層（ドレイン拡散層）
１０８ｂ 中濃度不純物拡散層（ドレイン拡散層）
１０８ｃ 高濃度不純物拡散層（ドレイン拡散層）
２０３ Ｐ型ボディ
２０７ ソース拡散層
３０８ ドレイン拡散層
３０８ａ 低濃度不純物拡散層（ドレイン拡散層）
３０８ｂ 中濃度不純物拡散層（ドレイン拡散層）
４０１ａ バンド曲がり量
４０１ｂ バンド曲がり量
４０１ｃ バンド曲がり量
４０２ｂ トンネル長
４０２ｃ トンネル長
４０３ Ｐ型ボディ
４０４ ゲート電極
４０５ ゲート絶縁膜
４０６ 側壁絶縁膜
４０７ ソース拡散層
４０７ｂ 高濃度不純物拡散層（ソース拡散層）
４０８ ドレイン拡散層
４０８ａ 低濃度不純物拡散層（ドレイン拡散層）
４０８ｃ 高濃度不純物拡散層（ドレイン拡散層）
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ダイナミックランダムアスセスメモリ構造を有する半導体装置に係る。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミックランダムアクセスメモリ）の一種として、１Ｔ−１Ｃ−ＤＲＡＭ（１ Ｔｒａｎｓｉｓｔｏｒ １ Ｃｏｎｄｅｎｓｅｒ ＤＲＡＭ：１トランジスタ１コンデンサＤＲＡＭ）や、１Ｔ−ＤＲＡＭ（１ Ｔｒａｎｓｉｓｔｏｒ ＤＲＡＭ：１トランジスタＤＲＡＭ）が知られている。
【０００３】
現在一般的な１Ｔ−１Ｃ−ＤＲＡＭでは、１ビットごとにトランジスタおよびコンデンサが１つずつ用いられる。しかし、このコンデンサの存在が、さらなる微細化を困難にしている。
【０００４】
そこで、コンデンサを必要とせず、１ビット毎にトランジスタを１つだけ用いる１Ｔ−ＤＲＡＭが注目されている。１Ｔ−ＤＲＡＭには、ＤＲＡＭ単体でも使用可能でありながら、論理回路とＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ダイナミックランダムアクセスメモリ）を同じプロセスで形成する混載ＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：システムオンチップ）としても使用可能であるという利点がある。
【０００５】
１Ｔ−ＤＲＡＭにおいて、ビット状態「１」を書き込む際に、ゲートをオフ状態にして、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ：ゲート誘起ドレインリーク）電流によって発生するホールをボディに蓄積させる技術が知られている。このことは、非特許文献１（Ｅｉｊｉ Ｙｏｓｈｉｄａ ｅｔ ａｌ．， “Ａ Ｄｅｓｉｇｎ ｏｆ ａ Ｃａｐａｃｉｔｏｒｌｅｓｓ １Ｔ−ＤＲＡＭ Ｃｅｌｌ Ｕｓｉｎｇ Ｇａｔｅ−ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ （ＧＩＤＬ） Ｃｕｒｒｅｎｔ ｆｏｒ Ｌｏｗ−ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ−ｓｐｅｅｄ Ｅｍｂｅｄｅｄ Ｍｅｍｏｒｙ，” ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ． ９１３−９１６， ２００３．）に開示されている。
【０００６】
上記に関連して、特許文献１（特開２００３−３１６９６号公報）には、半導体メモリ装置に係る記載が開示されている。この半導体メモリ装置は、以下のことを特徴とする。この半導体メモリ装置は、ゲートと、第１および第２のソース／ドレインと、フローティングのチャネルボディとを含む一つのトランジスタによりメモリセルが構成されている。ここで、第１および第２のソース／ドレインは、半導体素子形成領域に互いに離隔して形成されている。フローティングのチャネルボディは、第１の電位に設定された第１のデータ状態および第２の電位に設定された第２のデータ状態を記憶するものであり、第１ソース／ドレインと第２のソース／ドレインとに挟まれこれらと逆の導電型である。トランジスタの第１のデータ状態は、第２のソース／ドレインを基準電位とし、ゲートにチャネルをオンさせる極性の第１の制御電圧を印加し、第１のソース／ドレインに第１の制御電圧と同極性の第２の制御電圧を印加して、第１のソース／ドレイン接合近傍でインパクトイオン化を起こしてチャネルボディに多数キャリアを注入することにより書き込まれる。トランジスタの第２のデータ状態は、第１のソース／ドレインを基準電位とし、ゲートに第１の制御電圧を印加し、第２のソース／ドレインに第１の制御電圧と同極性の第３の制御電圧を印加して、チャネルボディの多数キャリアを第１のソース／ドレインに放出させることにより書き込まれる。
【０００７】
また、特許文献２（特開２００５−５１１８６号公報）には、半導体記憶装置に係る記載が開示されている。この半導体記憶装置は、以下のことを特徴とする。この半導体記憶装置は、絶縁膜と、第１導電型のシリコン層と、第２導電型のソース拡散層及びドレイン拡散層と、ゲート絶縁膜と、ゲート電極と、を有している。ここで、第１導電型のシリコン層は、絶縁膜上に形成されている。第２導電型のソース拡散層及びドレイン拡散層は、絶縁膜上に形成され、それらの間にシリコン層を挟んでいる。ゲート絶縁膜は、シリコン層上に形成されている。ゲート電極は、ゲート絶縁膜上に形成されている。ドレイン拡散層は、第１の不純物拡散層と、第２の不純物拡散層とを有する。ここで、第１の不純物拡散層とは、平面視でゲート電極と重なり合い、不純物濃度が１×１０１９ｃｍ−３以上である。第２の不純物拡散層は、第１の不純物拡散層の下に形成され、シリコン層に接し、その不純物濃度が第１の不純物拡散層のそれよりも低い。
【０００８】
また、特許文献３（特開２００９−５９８５９号公報）には、半導体記憶装置に係る記載が開示されている。この半導体記憶装置は、絶縁膜と、半導体層と、ソースと、ドレインと、フローティングボディと、ゲート絶縁膜と、ゲート電極と、ソース・ドレイン絶縁膜と、シリサイド層とを備えている。ここで、半導体層は、絶縁膜上に設けられている。ソースは、半導体層内に設けられている。ドレインは、半導体層内に設けられている。フローティングボディは、ソースとドレインとの間に設けられ、電気的に浮遊状態であり、データを格納するためにキャリアを蓄積あるいは放出する。ゲート絶縁膜は、フローティングボディ上に設けられている。ゲート電極は、ゲート絶縁膜上に設けられている。ソース・ドレイン絶縁膜は、ソースおよびドレイン上に設けられ、ゲート絶縁膜よりも薄い。シリサイド層は、ソース・ドレイン絶縁膜上に設けられている。
【０００９】
特許文献２による１Ｔ−ＤＲＡＭについて、より詳細に説明する。図１は、特許文献２による１Ｔ−ＤＲＡＭの構成を示す断面図である。まず、図１の１Ｔ−ＤＲＡＭの構成要素について説明する。図１の１Ｔ−ＤＲＡＭは、シリコン基板１と、埋込酸化膜２と、Ｐ型ボディ３と、ゲート電極４と、ゲート絶縁膜５と、側壁絶縁膜６と、ソース拡散層７と、ドレイン拡散層８とを具備している。ソース拡散層７は、低濃度不純物拡散層７ａと、第１の高濃度不純物拡散層７ｂと、第２の高濃度不純物拡散層７ｃとを具備している。ドレイン拡散層８は、低濃度不純物拡散層８ａと、第１の高濃度不純物拡散層８ｂと、第２の高濃度不純物拡散層８ｃとを具備している。
【００１０】
次に、図１の１Ｔ−ＤＲＡＭの構成要素の接続関係について説明する。シリコン基板１の上には、埋込酸化膜２が積層されている。埋込酸化膜２の上には、Ｐ型ボディ３と、ソース拡散層７と、ドレイン拡散層８との集合体が積層されている。Ｐ型ボディ３と、ソース拡散層７と、ドレイン拡散層８との集合体の上には、ゲート電極４と、ゲート絶縁膜５と、側壁絶縁膜６との集合体が積層されている。
【００１１】
Ｐ型ボディ３と、ソース拡散層７と、ドレイン拡散層８との位置関係について説明する。ドレイン拡散層８において、第１の高濃度不純物拡散層８ｂは、Ｐ型ボディ３の上方に、かつ、ゲート電極４にオーバーラップするように配置されている。第１の高濃度不純物拡散層８ｂの下方には、第２の高濃度不純物拡散層８ｃが、ゲート電極４からオフセットするように配置されている。第２の高濃度不純物拡散層８ｃと、Ｐ型ボディ３との間には、低濃度不純物拡散層８ａが配置されている。ソース拡散層７は、Ｐ型ボディ３を挟んで、ドレイン拡散層８と対称的な構造を有している。
【００１２】
Ｐ型ボディ３の上方には、ゲート絶縁膜５と、ゲート電極４とが、この順番に積層されている。ゲート絶縁膜５と、ゲート電極４との、水平方向の周囲には、側壁絶縁膜６が形成されている。ゲート電極４には、図示されないワード線が接続されている。ソース拡散層７における第１の高濃度不純物拡散層７ｂには、図示されないグラウンド線が接続されている。ドレイン拡散層８における第１の高濃度不純物拡散層８ｂには、図示されないビット線が接続されている。
【００１３】
このように、図１の１Ｔ−ＤＲＡＭは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ：絶縁体上シリコン）基板上に形成されたＭＯＳＦＥＴの構造を有している。
【００１４】
図１の１Ｔ−ＤＲＡＭの動作について説明する。ドレイン拡散層８における第１の高濃度不純物拡散層８ｂは、その不純物濃度が１０１９ｃｍ−３以上、より好ましくは１０２０ｃｍ−３以上であるものとされて、ＧＩＤＬ電流を高めるものとされる。その一方で、第１の高濃度不純物拡散層８ｂは、Ｐ型ボディ３と、低濃度不純物拡散層８ａとにおいてＰＮ接合が形成されているため、これらの界面における電界が緩和される。その結果、リーク電流が抑制されて、電荷の保持時間が向上するとされている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００３−３１６９６号公報
【特許文献２】特開２００５−５１１８６号公報
【特許文献３】特開２００９−５９８５９号公報
【非特許文献】
【００１６】
【非特許文献１】Ｅｉｊｉ Ｙｏｓｈｉｄａ ｅｔ ａｌ．， “Ａ Ｄｅｓｉｇｎ ｏｆ ａ Ｃａｐａｃｉｔｏｒｌｅｓｓ １Ｔ−ＤＲＡＭ Ｃｅｌｌ Ｕｓｉｎｇ Ｇａｔｅ−ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ （ＧＩＤＬ） Ｃｕｒｒｅｎｔ ｆｏｒ Ｌｏｗ−ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ−ｓｐｅｅｄ Ｅｍｂｅｄｅｄ Ｍｅｍｏｒｙ，” ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ． ９１３−９１６， ２００３．（富士通マイクロエレ）
【発明の概要】
【発明が解決しようとする課題】
【００１７】
一般的に、ＤＲＡＭの動作速度を向上させるためには、そのリフレッシュ時間が長ければ長いほど良い。このことは、ＤＲＡＭにおける電荷保持時間が長いことに等しい。ここで、特許文献２に記載の１Ｔ−ＤＲＡＭでは、第１の高濃度不純物拡散層８ｂにおける不純物濃度が、比較的高い値である１０１９ｃｍ−３以上に設定されている。このため、ゲート絶縁膜５との界面における基板垂直方向のバンド間トンネル電流は小さくなっている。また、反対に、Ｐ型ボディ３との間におけるＰＮ接合でのバンド間トンネル電流またはトラップアシストトンネル電流が大きくなっている。つまり、高いＧＩＤＬ電流は、主にＰＮ接合でのリーク電流によるものであり、データ保持時にリーク電流が発生する原因にもなり、ＤＲＡＭにおける電荷保持時間を低下させている。
【課題を解決するための手段】
【００１８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明による半導体装置は、シリコン基板（１０１など）と、ＭＯＳＦＥＴとを具備している。ここで、ＭＯＳＦＥＴは、シリコン基板（１０１など）の上に形成されている。ＭＯＳＦＥＴは、ソースドレイン拡散層と、ゲート絶縁膜（１０５など）と、ゲート電極（１０４など）と、側壁絶縁膜（１０６など）とを具備している。ここで、ゲート絶縁膜（１０５など）は、ソースドレイン拡散層の上に積層されている。ゲート電極（１０４など）は、ゲート絶縁膜（１０５など）の上に積層されている。側壁絶縁膜（１０６など）は、ゲート絶縁膜（１０５など）およびゲート電極（１０４など）の周囲に形成されている。ソースドレイン拡散層は、ボディ部（１０３など）と、第１のドレイン拡散層（１０８ａなど）と、第２のドレイン拡散層（１０８ｃなど）と、第３のドレイン拡散層（１０８ｂなど）とを具備している。ここで、ボディ部（１０３など）は、ゲート絶縁膜（１０５など）の下方領域に形成されて、一方の極性の不純物がドープされているか、ドープされていないイントリンジックである。第１のドレイン拡散層（１０８ａなど）は、ボディ部（１０３など）に隣接し、かつ、ゲート絶縁膜（１０５など）にオーバーラップする領域に形成されて、他方の極性の不純物が第１の濃度でドープされている。第２のドレイン拡散層（１０８ｃなど）は、ゲート絶縁膜（１０５など）からオフセットされた領域に形成されて、他方の極性の不純物が第２の濃度でドープされている。第３のドレイン拡散層（１０８ｂなど）は、第１のドレイン拡散層および第２のドレイン拡散層に隣接し、かつ、ゲート絶縁膜（１０５など）にオーバーラップする領域に形成されて、他方の極性の不純物が第３の濃度でドープされている。第３の濃度は、ゲート絶縁膜（１０５など）においてトンネル効果が発生する範囲に含まれている。第１の濃度は、第３の濃度より低く、かつ、ゲート絶縁膜（１０５など）においてトンネル効果が第３の濃度の場合より少なく発生する範囲に含まれている。第２の濃度は、第１の濃度より高く、かつ、ゲート絶縁膜（１０５など）においてトンネル効果が抑圧される範囲に含まれている。
【発明の効果】
【００２０】
本発明の半導体装置では、ドレイン拡散層のうちゲート電極とオーバーラップする部分を、不純物濃度の異なる２つの部分に分けている。これら２つの部分のうち、不純物濃度がより低い一方の部分では、ボディ部に隣接しており、ゲート絶縁層との界面において比較的小さなトンネル効果が得られる。また、不純物濃度がより高い他方の部分では、ボディ部から絶縁されており、ゲート絶縁層との界面において比較的大きなトンネル効果が得られる。その結果、ＧＩＤＬ電流を増大しつつ、ＰＮ接合によるリーク電流を抑制し、データ保持時間を増大させることが可能となっている。
【図面の簡単な説明】
【００２１】
【図１】図１は、関連技術による半導体装置の構成を示す断面図である。
【図２】図２は、本発明の第１の実施形態による半導体装置の構成を示す断面図である。
【図３】図３は、本発明の第１の実施形態による半導体装置の、ドレイン拡散層における不純物濃度と、ドレイン拡散層およびゲート絶縁膜の接合部に発生するバンド間トンネル電流との関係を表すグラフである。
【図４Ａ】図４Ａは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、高濃度不純物拡散層における、バンド曲がり量と、トンネル長との関係を表すエネルギーバンド図である。
【図４Ｂ】図４Ｂは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、中濃度不純物拡散層における、バンド曲がり量と、トンネル長との関係を表すエネルギーバンド図である。
【図４Ｃ】図４Ｃは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、低濃度不純物拡散層における、バンド曲がり量と、トンネル長との関係を表すエネルギーバンド図である。
【図５】図５は、本発明の第２の実施形態による半導体装置の構成を示す断面図である。
【図６】図６は、本発明の第３の実施形態による半導体装置の構成を示す断面図である。
【図７Ａ】図７Ａは、本発明の第４の実施形態による半導体装置の構成を示す俯瞰図である。
【図７Ｂ】図７Ｂは、図７Ａの半導体装置の、切断線Ａ−Ａ’による断面図である。
【図７Ｃ】図７Ｃは、図７Ａの半導体装置の、切断線Ｂ−Ｂ’による断面図である。
【発明を実施するための形態】
【００２２】
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
【００２３】
（第１の実施形態）
図２は、本発明の第１の実施形態による半導体装置の構成を示す断面図である。図２の半導体装置の構成要素について説明する。図２の半導体装置は、大きく分けて、第１、第２および第３の層を有している。第１の層は、シリコン基板１０１と、埋込酸化膜１０２とを具備している。第２の層は、ボディ部としてのＰ型ボディ１０３と、ソース拡散層１０７と、ドレイン拡散層１０８とを具備している。第３の層は、ゲート電極１０４と、ゲート絶縁膜１０５と、側壁絶縁膜１０６とを具備している。ソース拡散層１０７は、低濃度不純物拡散層１０７ａと、高濃度不純物拡散層１０７ｂとを具備している。ドレイン拡散層１０８は、低濃度不純物拡散層１０８ａと、中濃度不純物拡散層１０８ｂと、高濃度不純物拡散層１０８ｃとを具備している。
【００２４】
図２の半導体装置の構成要素の位置関係および接続関係について説明する。第１、第２および第３の層は、下から上に向かってこの順番に積層されている。第１の層において、シリコン基板１０１と、埋込酸化膜１０２とは、下から上に向かってこの順番に積層されている。このとき、第１の層はＳＯＩ基板として機能する。以降、第１の層を基板層と呼ぶ。
【００２５】
第２の層において、高濃度不純物拡散層１０７ｂと、低濃度不純物拡散層１０７ａと、Ｐ型ボディ１０３と、低濃度不純物拡散層１０８ａと、中濃度不純物拡散層１０８ｂと、高濃度不純物拡散層１０８ｃとは、左から右に向かってこの順番に配置されている。以降、第２の層をソースドレイン拡散層と呼ぶ。
【００２６】
第３の層において、ゲート絶縁膜１０５と、ゲート電極１０４とは、下から上に向かってこの順番に積層されている。ゲート絶縁膜１０５およびゲート電極１０４の周囲には、側壁絶縁膜１０６が設けられている。以降、第３の層をゲート層と呼ぶ。
【００２７】
ドレイン拡散層１０８の、ゲート電極１０４に対する位置関係について説明する。ドレイン拡散層１０８のうち、低濃度不純物拡散層１０８ａは、ゲート電極１０４とオーバーラップしており、Ｐ型ボディ１０３と、中濃度不純物拡散層１０８ｂとの間に配置されている。ドレイン拡散層１０８のうち、高濃度不純物拡散層１０８ｃは、ゲート電極１０４からオフセットしている。ドレイン拡散層１０８のうち、中濃度不純物拡散層１０８ｂは、低濃度不純物拡散層１０８ａおよび高濃度不純物拡散層１０８ｃとの間に配置されていて、その一部分はゲート電極１０４とオーバーラップしており、残りの部分はゲート電極１０４からオフセットしている。言い換えれば、Ｐ型ボディ１０３と、低濃度不純物拡散層１０８ａと、中濃度不純物拡散層１０８ｂと、高濃度不純物拡散層１０８ｃとは、この順番に、図２における左から右に向かって配置されている。
【００２８】
ソース拡散層１０７の、ゲート電極１０４に対する位置関係について説明する。ソース拡散層１０７のうち、低濃度不純物拡散層１０７ａは、その一部がゲート電極１０４とオーバーラップしており、Ｐ型ボディ１０３と、高濃度不純物拡散層１０７ｂとの間に配置されている。ソース拡散層１０７のうち、高濃度不純物拡散層１０７ｂは、ゲート電極１０４からオフセットしている。言い換えれば、Ｐ型ボディ１０３と、低濃度不純物拡散層１０７ａと、高濃度不純物拡散層１０７ｂとは、この順番に、図２における右から左に向かって配置されている。
【００２９】
なお、ソース拡散層１０７は、図２の場合とは違って、例えば図２のドレイン拡散層１０８と対照的な構成を有していても構わない。すなわち、低濃度不純物拡散層１０７ａのうち、高濃度不純物拡散層１０７ｂ側の一部分は、ドレイン拡散層１０８ｂと同様の形状、位置関係および不純物濃度を有する、図示しない中濃度不純物拡散層と置き換えても構わない。この場合、ソース拡散層１０７をドレイン拡散層１０８と同時に製造出来るという利点がある。
【００３０】
図２の半導体装置の動作について説明する。まず、ドレイン拡散層１０８における低濃度不純物拡散層１０８ａ、中濃度不純物拡散層１０８ｂおよび高濃度不純物拡散層１０８ｃの、濃度の違いが持つ意味について説明する。
【００３１】
図３は、本発明の第１の実施形態による半導体装置の、ドレイン拡散層１０８における不純物濃度と、ドレイン拡散層１０８およびゲート絶縁膜１０５の接合部に発生するバンド間トンネル電流との関係を表すグラフである。図３のグラフにおいて、横軸はドレイン不純物濃度を表し、縦軸はバンド間トンネル電流を表す。図３の例では、ドレイン不純物濃度が１０１８ｃｍ−３〜１０１９ｃｍ−３の範囲に、バンド間トンネル電流が最高値となるピークがある。
【００３２】
ここで、ドレイン不純物濃度としての１０１８ｃｍ−３および１０１９ｃｍ−３を、低濃度、中濃度および高濃度を定義する閾値として用いて説明を続ける。すなわち、ドレイン拡散層１０８におけるドレイン不純物濃度が、低濃度不純物拡散層１０８ａでは１０１８ｃｍ−３未満であって、中濃度不純物拡散層１０８ｂでは１０１８ｃｍ−３以上１０１９ｃｍ−３未満であって、高濃度不純物拡散層１０８ｃでは１０１９ｃｍ−３以上であるものとする。ただし、これらの閾値はあくまでも一例に過ぎず、実際には半導体装置の構成や製造方法に係るあらゆるパラメータに左右されるものであって、本発明を限定しない。
【００３３】
図４Ａは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、高濃度不純物拡散層１０８ｃにおける、バンド曲がり量４０１ａと、トンネル長との関係を表すエネルギーバンド図である。図４Ａにおいて、横軸は、左から右に向けて、ゲート電極１０４と、ゲート絶縁膜１０５と、高濃度不純物拡散層１０８ｃとに渡る空間を示し、縦軸はエネルギー準位を示している。図４Ａの場合は、バンド曲がり量４０１ａがバンドギャップよりも小さい。このため、高濃度不純物拡散層１０８ｃにおいては、十分なトンネル長が得られず、バンド間トンネル電流の発生が抑制される。
【００３４】
図４Ｂは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、中濃度不純物拡散層１０８ｂにおける、バンド曲がり量４０１ｂと、トンネル長４０２ｂとの関係を表すエネルギーバンド図である。図４Ｂにおいて、横軸は、左から右に向けて、ゲート電極１０４と、ゲート絶縁膜１０５と、中濃度不純物拡散層１０８ｂとに渡る空間を示し、縦軸はエネルギー準位を示している。図４Ｂの場合は、バンド曲がり量４０１ｂがバンドギャップよりも大きいので、ゲート絶縁膜１０５の界面の価電子帯から奥の価電子帯への、電子によるトンネル効果が得られる。特に、図４Ｂの場合は、トンネル長４０２ｂが短いので、大きなトンネル電流が得られる。
【００３５】
図４Ｃは、本発明の第１の実施形態による半導体装置において、ドレイン電圧に対してゲート電圧をマイナス方向に印加した際の、低濃度不純物拡散層１０８ａにおける、バンド曲がり量４０１ｃと、トンネル長との関係を表すエネルギーバンド図である。図４Ｃにおいて、横軸は、左から右に向けて、ゲート電極１０４と、ゲート絶縁膜１０５と、低濃度不純物拡散層１０８ａとに渡る空間を示し、縦軸はエネルギー準位を示している。図４Ｃの場合は、バンド曲がり量４０１ｃがバンドギャップよりも大きいものの、トンネル長４０２ｃが比較的長く、トンネル効果の発生確率が低いため、比較的小さなトンネル電流しか得られない。
【００３６】
その一方で、Ｐ型ボディ１０３と接する領域が、ソース拡散層１０７では低濃度不純物拡散層１０７ａであり、ドレイン拡散層１０８では低濃度不純物拡散層１０８ａであり、いずれの場合も電界が低減されている。したがって、本実施形態による半導体装置では、「０」状態をホールドする際のＰＮ接合リーク電流が抑制されて、その結果、保持時間の向上が得られる。
【００３７】
（第２の実施形態）
図５は、本発明の第２の実施形態による半導体装置の構成を示す断面図である。本実施形態による半導体装置は、本発明の第１の実施形態による半導体装置に、ソース拡散層１０７のバリエーションとして、以下の変更を加えたものに等しい。
【００３８】
すなわち、本発明の第１の実施形態によるソース拡散層１０７から低濃度不純物拡散層１０７ａを取り除き、残った高濃度不純物拡散層１０７ｂを本実施形態によるソース拡散層２０７とする。この変更に伴い、本実施形態によるＰ型ボディ２０３の体積は、本発明の第１の実施形態によるＰ型ボディ１０３の体積と、同じく低濃度不純物拡散層１０７ａの体積とを合わせたものとする。
【００３９】
本実施形態による半導体装置のその他の構成については、本発明の第１の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【００４０】
本実施形態による半導体装置の動作について、本発明の第１の実施形態の場合と比較して説明する。
本発明の第１の実施形態では、上述したように、ソース拡散層１０７のうち、Ｐ型ボディ１０３に隣接した部分、すなわち低濃度不純物拡散層１０７ａにおける不純物濃度を低下させている。こうすることで、Ｎ型層の空乏層を延ばし、電界を低下させている。これに対して、本実施形態では、ソース拡散層２０７、すなわち高濃度不純物拡散層１０７ｂを、ボディから、オフセットさせている。ゲート電極により、Ｐ型ボディ２０３のゲート電極下の領域の電位が変調されるが、オフセット領域に空乏層が広がることで、電界を低下させることが出来る。したがって、本実施形態による半導体装置でも、本発明の第１の実施形態の場合と同様に、ＰＮ接合部におけるリーク電流を低減して、Ｐ型ボディが状態「０」を保持する時間の長さを向上できる。
【００４１】
本実施形態による半導体装置のその他の動作は、本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００４２】
（第３の実施形態）
図６は、本発明の第３の実施形態による半導体装置の構成を示す断面図である。本実施形態による半導体装置は、本発明の第２の実施形態による半導体装置に、ドレイン拡散層１０８のバリエーションとして、以下の変更を加えたものに等しい。
【００４３】
すなわち、本発明の第２の実施形態によるドレイン拡散層１０８のうち、中濃度不純物拡散層１０８ｂの、埋込酸化膜１０２に隣接した部分を取り除いたものを、本実施形態によるドレイン拡散層３０８における中濃度不純物拡散層３０８ｂとする。この変更に伴い、本実施形態によるドレイン拡散層３０８のうち、低濃度不純物拡散層３０８ａの体積は、本発明の第２の実施形態による低濃度不純物拡散層１０８ａの体積と、同じく中濃度不純物拡散層１０８ｂのうち取り除かれた部分の体積とを合わせたものとする。
【００４４】
本実施形態による半導体装置のその他の構成については、本発明の第２の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。
【００４５】
本実施形態による半導体装置の動作について、本発明の第２の実施形態の場合と比較して説明する。本発明の第２の実施形態では、ドレイン拡散層１０８における中濃度不純物拡散層１０８ｂが、ソースドレイン拡散層の上下方向の全体にかけて形成されている。これに対して、本実施形態では、ドレイン拡散層３０８における中濃度不純物拡散層３０８ｂが、ゲート電極１０４側に形成されている。本発明による半導体装置において、中濃度不純物拡散層１０８ｂ、３０８ｂは、ゲート絶縁膜１０５との界面付近でのバンド間トンネル電流を増大させる役割を演じている。したがって、本実施形態によるドレイン拡散層３０８における中濃度不純物拡散層３０８ｂは、少なくともゲート絶縁膜１０５付近の、バンドの曲がりが存在する領域にのみ形成されていれば、上記の役割を十分に演じることが可能である。
【００４６】
本実施形態による半導体装置のその他の動作は、本発明の第２の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００４７】
（第４の実施形態）
図７Ａは、本発明の第４の実施形態による半導体装置の構成を示す俯瞰図である。図７Ｂは、図７Ａの半導体装置の、切断線Ａ−Ａ’による断面図である。図７Ｃは、図７Ａの半導体装置の、切断線Ｂ−Ｂ’による断面図である。本実施形態による半導体装置は、本発明の第３の実施形態による半導体装置に、ドレイン拡散層３０８と、ゲート電極１０４と、ゲート絶縁膜１０５と、基板層とにおけるバリエーションとして、以下の変更を加えたものに等しい。
【００４８】
すなわち、まず、本発明の第３の実施形態によるゲート電極１０４と、ゲート絶縁膜１０５と、側壁絶縁膜１０６とについて、その形状をいわゆるフィン構造に変更したゲート電極４０４と、ゲート絶縁膜４０５と、側壁絶縁膜４０６とに置き換える。ここで、フィン構造とは、基板層と、ソースドレイン拡散層と、ゲート層とが積層された第１の方向に垂直な平面に形成されたフィン上面部分に、フィン側面部分と、フィン上部分およびフィン側面部分を接続する接続部分とが追加された構造である。フィン側面部分は、第１の方向と、ソース拡散層４０７、Ｐ型ボディ４０３およびドレイン拡散層４０８が並んで配置された第２の方向とを含む平面に平行に形成されている。フィン側面部分は、第１の方向において、基板層と隣接している。さらに、ゲート絶縁膜４０５のフィン側面部分は、第１の方向と、第２の方向との両方に直交する第３の方向において、Ｐ型ボディ４０３に隣接している。
【００４９】
次に、本発明の第３の実施形態によるドレイン拡散層３０８のうち、低濃度不純物拡散層３０８ａのうち、基板層に隣接する部分を省略した低濃度不純物拡散層４０８ｂに置き換える。言い換えれば、ドレイン拡散層４０８の低濃度不純物拡散層４０８ａは、Ｐ型ボディ４０３によって基板層から絶縁されている。なお、ドレイン拡散層の中濃度不純物拡散層３０８ｂは、本発明の第３の実施形態の場合と同様に、ドレイン拡散層４０８の低濃度不純物拡散層４０８ａによってＰ型ボディ４０３から絶縁されている。その結果、ドレイン拡散層４０８における低濃度不純物拡散層４０８ａと、中濃度不純物拡散層３０８ｂとは、第３の方向において、ゲート絶縁膜４０５のフィン側面部分の、接続部分に近い上部領域に隣接している。
【００５０】
さらに、本実施形態による半導体装置では、埋込酸化膜１０２は省略可能である。この場合、基板層はバルク基板として機能する。このとき、Ｐ型ボディ４０３は、その下面において、シリコン基板１０１に隣接するものとする。図７Ａ〜図７Ｃでは、基板層が、埋込酸化膜１０２が省略されてシリコン基板１０１だけが残っているバルク基板である場合を示している。ただし、本実施形態でも、本発明の第１〜第３の実施形態同様に、基板層が、シリコン基板１０１の上に埋込酸化膜１０２が積層されたＳＯＩ基板であっても構わない。
【００５１】
本実施形態による半導体装置の動作について説明する。ドレイン拡散層４０８の中濃度不純物拡散層４０８ｂは、ゲート電極４０４とオーバーラップしているので、バンド間トンネル電流が発生する。このバンド間トンネル電流の発生は、フィン上面部分と、フィン側面部分の上部とに限定される。ここで、ゲート電極４０４とオーバーラップする上記以外の領域は、ドレイン拡散層４０８の低濃度不純物拡散層４０８ａと、Ｐ型ボディ４０３だけである。したがって、本発明の第１〜第３の実施形態で説明したソース拡散層１０７、２０７と同様の理由により、ソース拡散層４０７として高濃度不純物拡散層４０７ｂを有する本実施形態による半導体装置でも、「０」状態をホールドする際に発生するリーク電流が抑制される。その結果、本実施形態でも保持時間の向上が得られる。また、図７Ｂの断面を有する平面型のＭＯＳＦＥＴでも、同様の効果が得られるのは明らかである。
【００５２】
以上に説明したように、本発明による半導体装置は、第１〜第４の実施形態のいずれにおいても、ＧＩＤＬ電流の増大と、リーク電流の抑制と、データ保持時間の増大とが同時に得られる。ここで、第１〜第４の実施形態における各種の構成は、技術的に矛盾の生じない範囲において、自由に組み合わせることが可能である。具体的には、第１および第２の実施形態で説明した３種類のソース拡散層と、第１〜第３の実施形態で説明した３種類のドレイン拡散層とは、全ての組み合わせが可能である。さらに、これらの組み合わせを、第４の実施形態で説明したフィン構造に組み合わせることも可能である。
【符号の説明】
【００５３】
１ シリコン基板
２ 埋込酸化膜
３ Ｐ型ボディ
４ ゲート電極
５ ゲート絶縁膜
６ 側壁絶縁膜
７ ソース拡散層
７ａ 低濃度不純物拡散層（ソース拡散層）
７ｂ （第１の）高濃度不純物拡散層（ソース拡散層）
７ｃ （第２の）高濃度不純物拡散層（ソース拡散層）
８ ドレイン拡散層
８ａ 低濃度不純物拡散層（ドレイン拡散層）
８ｂ （第１の）高濃度不純物拡散層（ドレイン拡散層）
８ｃ （第２の）高濃度不純物拡散層（ドレイン拡散層）
１０１ シリコン基板
１０２ 埋込酸化膜
１０３ Ｐ型ボディ
１０４ ゲート電極
１０５ ゲート絶縁膜
１０６ 側壁絶縁膜
１０７ ソース拡散層
１０７ａ 低濃度不純物拡散層（ソース拡散層）
１０７ｂ 高濃度不純物拡散層（ソース拡散層）
１０８ ドレイン拡散層
１０８ａ 低濃度不純物拡散層（ドレイン拡散層）
１０８ｂ 中濃度不純物拡散層（ドレイン拡散層）
１０８ｃ 高濃度不純物拡散層（ドレイン拡散層）
２０３ Ｐ型ボディ
２０７ ソース拡散層
３０８ ドレイン拡散層
３０８ａ 低濃度不純物拡散層（ドレイン拡散層）
３０８ｂ 中濃度不純物拡散層（ドレイン拡散層）
４０１ａ バンド曲がり量
４０１ｂ バンド曲がり量
４０１ｃ バンド曲がり量
４０２ｂ トンネル長
４０２ｃ トンネル長
４０３ Ｐ型ボディ
４０４ ゲート電極
４０５ ゲート絶縁膜
４０６ 側壁絶縁膜
４０７ ソース拡散層
４０７ｂ 高濃度不純物拡散層（ソース拡散層）
４０８ ドレイン拡散層
４０８ａ 低濃度不純物拡散層（ドレイン拡散層）
４０８ｃ 高濃度不純物拡散層（ドレイン拡散層）
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の上に形成されたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化膜半導体電界効果トランジスタ）と
を具備し、
前記ＭＯＳＦＥＴは、
ソースドレイン拡散層と、
前記ソースドレイン拡散層の上に積層されたゲート絶縁膜と、
前記ゲート絶縁膜の上に積層されたゲート電極と
を具備し、
前記ソースドレイン拡散層は、
前記ゲート絶縁膜の下方領域に形成されたボディ部と、
前記ボディ部に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、一方の極性の不純物が第１の濃度でドープされた第１のドレイン拡散層と、
前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が第２の濃度でドープされた第２のドレイン拡散層と、
前記第１のドレイン拡散層および前記第２のドレイン拡散層に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、前記一方の極性の不純物が第３の濃度でドープされた第３のドレイン拡散層と
を具備し、
前記第３の濃度は、前記ゲート絶縁膜においてトンネル効果が発生する範囲に含まれており、
前記第１の濃度は、前記第３の濃度より低く、かつ、前記ゲート絶縁膜においてトンネル効果が前記第３の濃度の場合より少なく発生する範囲に含まれており、
前記第２の濃度は、前記第１の濃度より高く、かつ、前記ゲート絶縁膜においてトンネル効果が抑圧される範囲に含まれている
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記シリコン基板および前記ＭＯＳＦＥＴの間に積層された埋込酸化膜
をさらに具備し、
前記埋込酸化膜は、前記第１、前記第２および前記第３のドレイン拡散層にそれぞれ隣接している
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記シリコン基板および前記ＭＯＳＦＥＴの間に積層された埋込酸化膜
をさらに具備し、
前記埋込酸化膜は、前記第１および前記第２のドレイン拡散層にそれぞれ隣接しており、
前記第３のドレイン拡散層は、前記第１のドレイン拡散層によって前記埋込酸化膜から絶縁されている
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第３のドレイン拡散層は、前記第１のドレイン拡散層によって、前記ボディから絶縁されており、
前記第１のドレイン拡散層は、前記ボディによって、前記シリコン基板から絶縁されている
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ゲート絶縁膜は、
前記シリコン基板および前記ボディが積層されている第１の方向と、前記ボディおよび前記第２のドレイン拡散層が並ぶ第２の方向とに直交する第３の方向においても、前記ボディ、前記第１のドレイン拡散層および前記第３の拡散層に隣接するフィン形状
を有し、
前記ゲート電極は、
前記第３の方向においても前記ゲート絶縁膜に隣接するフィン形状
を有する
半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置において、
前記ソースドレイン拡散層は、
前記ボディ部に隣接し、かつ、前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が前記第２の濃度でドープされたソース拡散層
をさらに具備する
半導体装置。
【請求項７】
請求項１〜５のいずれかに記載の半導体装置において、
前記ソースドレイン拡散層は、
前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が前記第２の濃度でドープされた第１のソース拡散層と、
前記ボディ部および前記第１のソース拡散層に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、前記一方の極性の不純物が前記第１の濃度でドープされた第２のソース拡散層と
をさらに具備する
半導体装置。
【請求項８】
請求項１〜５のいずれかに記載の半導体装置において、
前記ソースドレイン拡散層は、
前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が前記第２の濃度でドープされた第１のソース拡散層と、
前記ボディ部に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域において、前記第１の濃度でドープされた第２のソース拡散層と、
前記第１のソース拡散層および前記第２のソース拡散層に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、前記一方の極性の不純物が前記第３の濃度でドープされた第３のソース拡散層と
をさらに具備する
半導体装置。
【請求項１】
シリコン基板と、
前記シリコン基板の上に形成されたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属酸化膜半導体電界効果トランジスタ）と
を具備し、
前記ＭＯＳＦＥＴは、
ソースドレイン拡散層と、
前記ソースドレイン拡散層の上に積層されたゲート絶縁膜と、
前記ゲート絶縁膜の上に積層されたゲート電極と
を具備し、
前記ソースドレイン拡散層は、
前記ゲート絶縁膜の下方領域に形成されたボディ部と、
前記ボディ部に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、一方の極性の不純物が第１の濃度でドープされた第１のドレイン拡散層と、
前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が第２の濃度でドープされた第２のドレイン拡散層と、
前記第１のドレイン拡散層および前記第２のドレイン拡散層に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、前記一方の極性の不純物が第３の濃度でドープされた第３のドレイン拡散層と
を具備し、
前記第３の濃度は、前記ゲート絶縁膜においてトンネル効果が発生する範囲に含まれており、
前記第１の濃度は、前記第３の濃度より低く、かつ、前記ゲート絶縁膜においてトンネル効果が前記第３の濃度の場合より少なく発生する範囲に含まれており、
前記第２の濃度は、前記第１の濃度より高く、かつ、前記ゲート絶縁膜においてトンネル効果が抑圧される範囲に含まれている
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記シリコン基板および前記ＭＯＳＦＥＴの間に積層された埋込酸化膜
をさらに具備し、
前記埋込酸化膜は、前記第１、前記第２および前記第３のドレイン拡散層にそれぞれ隣接している
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記シリコン基板および前記ＭＯＳＦＥＴの間に積層された埋込酸化膜
をさらに具備し、
前記埋込酸化膜は、前記第１および前記第２のドレイン拡散層にそれぞれ隣接しており、
前記第３のドレイン拡散層は、前記第１のドレイン拡散層によって前記埋込酸化膜から絶縁されている
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第３のドレイン拡散層は、前記第１のドレイン拡散層によって、前記ボディから絶縁されており、
前記第１のドレイン拡散層は、前記ボディによって、前記シリコン基板から絶縁されている
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ゲート絶縁膜は、
前記シリコン基板および前記ボディが積層されている第１の方向と、前記ボディおよび前記第２のドレイン拡散層が並ぶ第２の方向とに直交する第３の方向においても、前記ボディ、前記第１のドレイン拡散層および前記第３の拡散層に隣接するフィン形状
を有し、
前記ゲート電極は、
前記第３の方向においても前記ゲート絶縁膜に隣接するフィン形状
を有する
半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置において、
前記ソースドレイン拡散層は、
前記ボディ部に隣接し、かつ、前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が前記第２の濃度でドープされたソース拡散層
をさらに具備する
半導体装置。
【請求項７】
請求項１〜５のいずれかに記載の半導体装置において、
前記ソースドレイン拡散層は、
前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が前記第２の濃度でドープされた第１のソース拡散層と、
前記ボディ部および前記第１のソース拡散層に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、前記一方の極性の不純物が前記第１の濃度でドープされた第２のソース拡散層と
をさらに具備する
半導体装置。
【請求項８】
請求項１〜５のいずれかに記載の半導体装置において、
前記ソースドレイン拡散層は、
前記ゲート絶縁膜からオフセットされた領域に形成されて、前記一方の極性の不純物が前記第２の濃度でドープされた第１のソース拡散層と、
前記ボディ部に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域において、前記第１の濃度でドープされた第２のソース拡散層と、
前記第１のソース拡散層および前記第２のソース拡散層に隣接し、かつ、前記ゲート絶縁膜にオーバーラップする領域に形成されて、前記一方の極性の不純物が前記第３の濃度でドープされた第３のソース拡散層と
をさらに具備する
半導体装置。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【公開番号】特開２０１３−２６４７０（Ｐ２０１３−２６４７０Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６０２８５（Ｐ２０１１−１６０２８５）
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２１日（２０１１．７．２１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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