ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法
【課題】ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法を提供する。
【解決手段】半導体基板100と、半導体基板100上に形成されたソース/ドレイン
領域142と、ソース/ドレイン領域142と電気的に連結され、2列及び少なくとも2
行で配列された複数個のワイヤチャンネル112e、114eと、複数個のワイヤチャン
ネル112e、114eをそれぞれ取り囲むゲート絶縁膜142aと、それぞれの複数個
のワイヤチャンネル112e、114e及びゲート絶縁膜142aを取り囲むゲート電極
と、を備える。
【解決手段】半導体基板100と、半導体基板100上に形成されたソース/ドレイン
領域142と、ソース/ドレイン領域142と電気的に連結され、2列及び少なくとも2
行で配列された複数個のワイヤチャンネル112e、114eと、複数個のワイヤチャン
ネル112e、114eをそれぞれ取り囲むゲート絶縁膜142aと、それぞれの複数個
のワイヤチャンネル112e、114e及びゲート絶縁膜142aを取り囲むゲート電極
と、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電界効果トランジスタ(Field Effect Transistor:FET)及びその製造方法に係り、特に複数個のワイヤチャンネルを有したFET及びその製造方法に関する。
【背景技術】
【0002】
半導体素子の応用分野が拡張されるにつれて、高集積及び/または高速度の半導体素子の需要も増加している。半導体素子の集積度が増加するにつれて、デザインルールも小さくなる。デザインルールの減少により、FETのチャンネル長及び幅も同様に減少した。チャンネル幅の減少は、短チャンネル効果を惹起する。短チャンネル効果とは、ソース/ドレイン領域の電位がチャンネル領域に深刻な影響を与えることをいう。狭いチャンネルは、しきい電圧を増加させる。短チャンネル効果及び/または狭チャンネル効果の発生を防止するために、多様な形態のFETが提案された。
【0003】
最近、特にナノサイズ技術の領域で、トランジスタの駆動電流を増加させ、短チャンネル効果を減らそうとする努力が行われている。通常的に、このような結果を得るための努力として多様な方法が使われている。このような試みの例は、リセスされたチャンネル配列トランジスタ(Recessed Channel Array Transistor:RCAT)、ピン形態のFET(FinFET)及びゲート・オール・アラウンドトランジスタ(Gate−All−Around Transistor:GAAT)を備える。前記試みは、特許文献1に開示されている。
【0004】
このような従来の素子及びそれに対応する製造方法それぞれは、少なくとも一つ以上の問題点を有している。例えば、このような従来の素子は、速い動作を行う能力のみに制限される。さらに、このような従来の素子において、チャンネル層の数は、工程の限界、例えばドライエッチング間に得ることができるエッチング深さによって制限される。
【0005】
これにより、多重ワイヤチャンネルを利用して加えられた電流を増加できるFET、ワイヤチャンネルを調節することによって、短チャンネル効果を減らすことができるFET、及びFETのソース及びドレイン領域を分離してパンチスロー現象を防止できるFETが要求される。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許2004/0063286号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、関連分野の短所及び制限による一つまたはそれ以上の問題点を十分に克服する複数個のワイヤチャンネルを有したFET及びその製造方法を提供する。
【0008】
本発明の目的は、短チャンネル効果及び狭チャンネル効果の発生を防止できる複数個のワイヤチャンネルを有したFET及びその製造方法を提供するところにある。
【0009】
本発明の他の目的は、対応する半導体素子の動作速度を速める複数個のワイヤチャンネルを有したFET及びその製造方法を提供するところにある。
【0010】
本発明のさらに他の目的は、ゲート電極によりチャンネルの制御を容易にすることによって、ワイヤチャンネルの外部面上に形成された反転領域を最小化し、短チャンネル効果を減らすことができるゲート電極により完全に取り囲まれた複数個のワイヤチャンネルを有したFET及びその製造方法を提供するところにある。
【0011】
本発明のさらに他の目的は、チャンネルの幅を増加させて狭チャンネル効果を防止できる複数個のワイヤチャンネルを有したFET及びその製造方法を提供するところにある。
【課題を解決するための手段】
【0012】
前記の目的を達成するために、本発明は、半導体基板と、前記半導体基板上に形成されたソース及びドレイン領域と、前記ソース及びドレイン領域と電気的に連結され、単結晶で形成され、2列及び少なくとも1行で配列された複数個のワイヤチャンネルと、前記複数個のワイヤチャンネルのそれぞれを取り囲むゲート絶縁膜と、それぞれの前記複数個のワイヤチャンネル及び前記ゲート絶縁膜を取り囲むゲート電極と、を備えるFETにより提供される。
【0013】
前記FETにおいて、前記半導体基板は、単結晶Siまたはシリコン−オン−絶縁膜(SOI)である。前記ソース及びドレイン領域は、単結晶Si、ポリシリコン及び金属シリサイドからなるグループから選択された一つの物質から形成される。
【0014】
前記複数個のワイヤチャンネルのそれぞれは、実質的に正方形の断面形状を有し、前記複数個のワイヤチャンネルのそれぞれの厚さは、約30nmより小さい。選択的に、前記複数個のワイヤチャンネルのそれぞれは、実質的に円形の断面形状を有し、前記複数個のワイヤチャンネルのそれぞれは、約30nmより小径を有する。
【0015】
前記FETにおいて、前記ソース及びドレイン領域間の前記半導体基板の上部に、基底トランジスタの動作を防止するチャンネル形成防止層をさらに備える。前記チャンネル形成防止層は、絶縁物質または不純物を半導体基板にドーピングして形成できる。
【0016】
前記FETにおいて、前記ソース及びドレイン領域と前記ゲート電極との間に、前記ソース及びドレイン領域と前記ゲート電極との間の短絡を防止する短絡防止用の絶縁膜をさらに備える。前記短絡防止用の絶縁膜は、Si熱酸化膜またはシリコン酸化膜から形成される。
【0017】
前記ソース及びドレイン領域は、所定の距離ほど前記半導体基板から分離されうる。
【0018】
前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面と同じレベルをなす。選択的に、前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面より低い。
【0019】
前記ゲート絶縁膜は、Si熱酸化膜であり、約50〜100Åの厚さを有する。
【0020】
前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物がドーピングされたポリシリコンから形成された単一膜である。選択的に、前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物の少なくとも2層以上に形成された複合膜である。
【0021】
前記の目的を達成するために、本発明は、半導体基板上に順次に積層された犠牲層、及び単結晶Siから形成されたチャンネル層を備えるチャンネル形成予備層を形成する工程と、前記チャンネル形成予備層上にハードマスク層を形成する工程と、前記半導体基板の活性領域を定義するために、前記チャンネル形成予備層と前記ハードマスク層とをパターニングする工程と、前記チャンネル形成予備層の端部を露出させるように、前記ハードマスク層の幅を狭めるために前記ハードマスク層をパターニングする工程と、前記半導体基板上に、前記狭くなったハードマスク層及び前記チャンネル形成予備層を覆うための第1絶縁膜を形成した後、前記狭くなったハードマスク層が露出されるように前記第1絶縁膜を平坦化する工程と、前記チャンネル形成予備層の一部を露出させてダミーゲートパターンを形成するように、前記狭くなったハードマスク層の一部を除去するために、前記狭くなったハードマスク層の一部と前記第1絶縁膜とをパターニングする工程と、前記半導体基板を露出させるように、前記ダミーゲートパターンに隣接する前記チャンネル形成予備層の一部が露出されるように選択的にエッチングする工程と、前記チャンネル形成予備層に隣接するソース及びドレインパターンを形成するために、前記露出された半導体基板上にエピタキシャル層を選択的に成長させる工程と、前記ソース及びドレインパターンと前記ダミーゲートとを備える前記半導体基板上に第2絶縁膜を形成した後、前記ダミーゲートパターンが露出されるように前記第2絶縁膜を平坦化する工程と、前記チャンネル形成予備層の一部を露出させるように、前記残留されたハードマスク層を除去するために、前記残留されたハードマスク層を選択的にエッチングした後、前記半導体基板を露出させるように、前記チャンネル形成予備層の露出された一部をエッチングする工程と、前記半導体基板上に残留する前記チャンネル形成予備層の側壁が露出されるように、前記第1絶縁膜の上部と前記第2絶縁膜とを除去する工程と、前記チャンネル層から単結晶の複数個のワイヤチャンネルを形成するように、前記犠牲層を除去するために、前記チャンネル形成予備層を選択的にエッチングする工程と、前記複数個のワイヤチャンネルのそれぞれを取り囲むために、前記半導体基板上にゲート絶縁膜を形成する工程と、前記複数個のワイヤチャンネルのそれぞれを取り囲むゲートを形成するために、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むFETの製造方法により提供される。
【発明の効果】
【0022】
本発明によれば、FETのワイヤチャンネルは、完全空乏型であるだけでなく、同時に等方性チャンネル構造である。したがって、キャリアの直進性を向上させて、散乱現象を防止できる。
【0023】
さらに、本発明の実施形態によるFETは、高速動作が可能であり、多くの電流が流れる。また、ワイヤチャンネルの個数を増加させ、ソース/ドレイン領域のドーピングプロファイルを垂直方向に均一にする。結果的に、高速に動作しつつも信頼性の高いFETを製造できる。
【図面の簡単な説明】
【0024】
【図1A】本発明の多様な実施形態によるFETの活性パターンの斜視図である。
【図1B】本発明の多様な実施形態によるFETの活性パターンの斜視図である。
【図1C】本発明の多様な実施形態によるFETの活性パターンの斜視図である。
【図1D】本発明の一実施形態による垂直スキャン電子顕微鏡写真である。
【図2】図1AのA−A´線の断面図である。
【図3A】本発明の一実施形態によるFETに対する概略的な斜視図である。
【図3B】図3AのX−X´線の断面図である。
【図3C】図3AのY1−Y1´線の断面図である。
【図3D】図3AのY2−Y2´線の断面図である。
【図4A】本発明の他の実施形態によるFETに対する概略的な斜視図である。
【図4B】図4AのX−X´線の断面図である。
【図4C】図4AのY1−Y1´線の断面図である。
【図4D】図4AのY2−Y2´線の断面図である。
【図5A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図5B】図5AのX−X´線の断面図である。
【図5C】図5AのY1−Y1´線の断面図である。
【図6A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図6B】図6AのX−X´線の断面図である。
【図6C】図6AのY1−Y1´線の断面図である。
【図7A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図7B】図7AのX−X´線の断面図である。
【図7C】図7AのY1−Y1´線の断面図である。
【図8A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図8B】図8AのX−X´線の断面図である。
【図8C】図8AのY1−Y1´線の断面図である。
【図9A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図9B】図9AのX−X´線の断面図である。
【図9C】図9AのY1−Y1´線の断面図である。
【図10A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図10B】図10AのX−X´線の断面図である。
【図10C】図10AのY1−Y1´線の断面図である。
【図11A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図11B】図11AのX−X´線の断面図である。
【図11C】図11AのY1−Y1´線の断面図である。
【図12A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図12B】図12AのX−X´線の断面図である。
【図12C】図12AのY1−Y1´線の断面図である。
【図12D】図12AのY2−Y2´線の断面図である。
【図13A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図13B】図13AのX−X´線の断面図である。
【図13C】図13AのY1−Y1´線の断面図である。
【図13D】図13AのY2−Y2´線の断面図である。
【図14A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図14B】図14AのX−X´線の断面図である。
【図14C】図14AのY2−Y2´線の断面図である。
【図15A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図15B】図15AのX−X´線の断面図である。
【図15C】図15AのY2−Y2´線の断面図である。
【図16A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図16B】図16AのX−X´線の断面図である。
【図16C】図16AのY2−Y2´線の断面図である。
【図17A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図17B】図17AのX−X´線の断面図である。
【図17C】図17AのY1−Y1´線の断面図である。
【図17D】図17AのY2−Y2´線の断面図である。
【図18A】本発明の望ましい他の実施形態によるFETの製造方法を示す概略的な斜視図である。
【図18B】図18AのX−X´線の断面図である。
【図18C】図18AのY1−Y1´線の断面図である。
【図19A】本発明の望ましい他の実施形態によるFETの製造方法を示す概略的な斜視図である。
【図19B】図19AのX−X´線の断面図である。
【図19C】図19AのY1−Y1´線の断面図である。
【図20A】本発明の望ましい他の実施形態によるFETの製造方法を示す概略的な斜視図である。
【図20B】図20AのX−X´線の断面図である。
【図20C】図20AのY1−Y1´線の断面図である。
【図21A】本発明の望ましい他の実施形態によるFETの製造方法を示す概略的な斜視図である。
【図21B】図21AのX−X´線の断面図である。
【図21C】図21AのY1−Y1´線の断面図である。
【発明を実施するための形態】
【0025】
本発明は、発明の実施形態で見られる添付された図面を参照して、さらに完全に後述される。しかし、本発明は、他の形態で具体化され、ここに提示された実施形態に制限されずに解釈されうる。さらに、本発明の実施形態は、本発明の技術的思想が徹底かつ完全に開示可能に、また当業者に本発明の思想が十分に伝達可能にするために例示的に提供されるものである。図面において、層の厚さまたは領域のサイズ等は、明確性のために誇張されたものである。また、層が他の層または基板上にあると言及された場合に、それは、他の層または基板上に直接形成されうるか、またはそれら間に第3層が介在されることもある。層が他の層または基板の下部にあると言及された場合に、それは、他の層または基板の下部に直接形成されうるか、またはそれらの間に第3層が介在されることもある。層が二つの層間にあると言及された場合に、それは、二つの層間に直接形成されるか、またはそれらの間に第3層が介在されることもある。実施形態の全体にわたって、同じ参照符号は同じ構成要素を表す。
【0026】
FET
図1Aないし図1Cは、本発明の多様な実施形態によるFETの活性パターンを示す斜視図である。
【0027】
図1Aに示すように、FETの活性パターンは、ソース/ドレイン領域42を有した一対のソース/ドレインパターン40、複数個の上部ワイヤチャンネル12e及び下部ワイヤチャンネル14eを備える。下部及び上部ワイヤチャンネル12e、14eは、ソース/ドレイン領域42を電気的に連結する。図示していないが、活性パターンは、半導体基板上に形成されうる。ワイヤチャンネル12e、14eは、ソース/ドレインパターン40の底面、またはソース/ドレインパターン40の下部にある半導体基板(図3Aの100)の上部面と平行に配置されうる。
【0028】
ソース/ドレインパターン40は、それぞれ所定の厚さ、所定の幅及び所定の高さを有するように形成されうる。例えば、ソース/ドレインパターン40は、図示したように直六面体の形状である。それぞれのソース/ドレインパターン40は、図1Aないし図1Cの電気的な特性を考慮して適切なサイズ、例えばl1×l2×l3を設定でき、ソース/ドレインパターン40の厚さデザインルールを考慮して厚さl1を設定できる。それぞれのソース/ドレインパターン40の幅l2は、デザインルール、ワイヤチャンネル12e、14eのサイズ、ワイヤチャンネルの数及び隣接する列間の間隔などを考慮して適切に設定できる。それぞれのソース/ドレインの高さl3は、デザインルール、ワイヤチャンネル12e、14eのサイズ、ワイヤチャンネルの数及び隣接する行間の間隔などを考慮して適切に設定できる。
【0029】
ソース/ドレイン領域42は、ソース/ドレインパターン40に限定されている。ソース/ドレイン領域42は、図4Aに示すように、対応するソース/ドレインパターン40の全体領域を占めるか、または、例えば図1Aないし図1C、図3A、図3C及び図3Dに示すように、ソース/ドレインパターン40の全体領域の一部分である。これにより、図3A、図3C及び図3Dに示すように、ソース/ドレインパターン40内のソース/ドレイン領域42と半導体基板100との間には、ギャップがある。すなわち、ソース/ドレイン領域42の底面は、ソース/ドレインパターン40の底面と同一であるか、または高い。後者の場合、すなわち半導体基板から分離されたソース/ドレイン領域は、ソース/ドレインパターン40の下部に位置した半導体基板内にチャンネルが形成されることを防止できるので望ましい。さらに、前記配列は、半導体基板内に流れる漏れ電流を減少できる。
【0030】
ソース/ドレインパターン40は、単結晶Si、ポリシリコン、金属、金属シリサイドまたは他の適切な物質で形成できる。ソース/ドレインパターン40が単結晶Siまたはポリシリコンで形成される場合に、ソース/ドレイン領域42は、ソース/ドレイン領域42を定義する不純物イオンを注入して形成できる。ソース/ドレイン領域42が金属または金属シリサイドで形成される場合に、ソース/ドレインパターン40の全体領域がソース/ドレイン領域42となる。ソース/ドレイン領域42が不純物イオンを注入して形成する場合に、ソース/ドレイン領域42の底面は、ソース/ドレインパターン40の底面と同一であるか、または高く調節されうる。さらに、ソース/ドレイン領域42は、ワイヤチャンネル12e、14eの少なくとも2列に垂直方向に所定のドーピングプロファイルを有するように形成されうる。すなわち、ワイヤチャンネル12e、14eの列数が増加しても、均一なソース/ドレイン接合キャパシタンスを維持できる。
【0031】
図1Aは、単結晶シリコンで形成された所定の距離により互いに離隔されて、2列×2行に配列されたワイヤチャンネル12e、14eの例示的な配列を説明する。本発明で、ワイヤチャンネルは、少なくとも1列及び少なくとも2行に配列されうる。
【0032】
基本的に2行及び2列のワイヤチャンネルの例示的な配列が説明されるとしても、本発明は、前記配列に制限されない。例えば、ワイヤチャンネルの単一行は、図1Bに示すように形成され、ワイヤチャンネルの3行は、図1Cに示すように形成されうる。図1Bは、単結晶Siで形成された所定の距離により互いに離隔されて、1行×2列に配列されたワイヤチャンネル12eの例示的な配列を説明する。すなわち、図1Bは、単に一つの行に二つの下部ワイヤチャンネル12eが配列される。図1Cは、単結晶Siで形成された所定の距離により互いに離隔されて、3行×2列に配列されたワイヤチャンネル12e、14e、16eの例示的な配列を説明する。図1Cは、二つの下部ワイヤチャンネル12e、二つの中間ワイヤチャンネル14e及び二つの上部ワイヤチャンネル16eを備える。
【0033】
図1Dは、本発明の一実施形態によるFETの垂直スキャン電子顕微鏡写真である。図1Dに示すように、最上行の複数個のワイヤチャンネルのそれぞれは、第1サイズ、例えば直径、幅を有し、最下行の複数個のワイヤチャンネルのそれぞれは、第2サイズを有し、第1サイズと第2サイズは異なる。図1Cのように3行を含む実施形態において、中間行は、第1サイズと第2サイズとの中間である第3サイズを有する。すなわち、複数個のワイヤチャンネルのそれぞれは、最上行の複数個のワイヤチャンネルのサイズは最も小さくし、最下行の複数個のワイヤチャンネルのサイズは最も大きくするために、下部の複数個のワイヤチャンネルは、上部の複数個のワイヤチャンネルより大きい。
【0034】
前述したように、最下行のワイヤチャンネル12eの底面は、ソース/ドレインパターン40の底面と同一であるか、または高い。望ましくは、最下行のワイヤチャンネルの底面は、ソース/ドレインパターンの底面より高く、半導体基板と最下行のワイヤチャンネル12eとの間に間隔を形成する。最下行のワイヤチャンネルの底面がソース/ドレインパターンの底面と同一であれば、最下行のワイヤチャンネル12eは、半導体基板と接触して、ワイヤチャンネル12eを通じて半導体基板100内に漏れ電流が流れる。
【0035】
さらに、最上行のワイヤチャンネル、例えば図1Aの14eの上部面は、図1Cに示すように、ソース/ドレインパターン40の上部面と同一であるか、または図1A及び図1Bに示すように、ソース/ドレインパターン40の上部面に比べて低い。最上行内のワイヤチャンネルの上部面は、FETの信頼度を向上させるために、FETの製造工程の間に最上行内にワイヤチャンネル14eの損傷を防止するために、ソース/ドレインパターン40の上部面より低いことが望ましい。
【0036】
ワイヤチャンネル12e、14eの長さC1は、デザインルールなどを考慮して適当なサイズに設定される。ワイヤチャンネルの断面形状及び/またはサイズは、FETの電気的特性、特に電流特性を向上させるために適切に設定されうる。ワイヤチャンネル12e、14eの断面形状は、等方性チャンネルで形成可能な形状であることが望ましい。例えば、本発明の実施形態によるワイヤチャンネルは、実質的に正方形、長方形、楕円形または円形の断面を有する。さらに、各ワイヤチャンネルの断面サイズは、完全に空乏されたチャンネルを形成するために、約30nmより小さい。ここには、例示的なワイヤチャンネルの断面及びサイズを記述したが、本発明のワイヤチャンネルの断面形状及びサイズは、この例示的な形状及びサイズに制限されない。
【0037】
図2は、図1AのA−A´線のワイヤチャンネルの断面形状の多様な例を説明した図面である。図2に示すように、ワイヤチャンネル12e、14eは、実質的に円形、正方形、楕円形または長方形の断面を有する。ワイヤチャンネル12e、14eが実質的に円形の断面を有するとき、あらゆる方向から見られるワイヤチャンネル12e、14eの形状はほぼ同一である。すなわち、所定の電圧がゲート電極に加えられるとき、均一な電場がワイヤチャンネル12e、14e内に形成されうる。実質的に円形の断面を有したワイヤチャンネル12e、14eは、完全に等方性チャンネルとして作用して、実質的に長方形の断面を有したワイヤチャンネルより実質的に円形の断面を有したワイヤチャンネルがさらに多くの電流が流れる。
【0038】
ワイヤチャンネル12e、14eの断面は、所定の電圧がゲート電極に加えられるとき、全体のチャンネルを完全に空乏できるサイズを有することが望ましい。完全空乏型となるワイヤチャンネル12e、14eのサイズC1、C2、C3は、ゲート電圧の大きさ、ゲート絶縁膜の特性と厚さ、及びチャンネルのドーピングレベルによって異なる。例えば、平面トランジスタのように反転層の厚さが約10nm程度となる条件であれば、ワイヤチャンネル12e、14eのサイズC1、C2、C3は、約10ないし40nmが望ましく、30nmより小さい、例えば25nmであることがさらに望ましい。
【0039】
図3Aは、本発明の望ましい実施形態によるFETに対する概略的な斜視図である。図3B、図3C、図3Dは、図3AのX−X´、Y1−Y1´、Y2−Y2´線の概略的な断面図である。
【0040】
図3Aないし図3Dに示すように、FETは、半導体基板100、対応するソース/ドレイン領域142を備える一対のソース/ドレインパターン140、例示的な2列のワイヤチャンネル112e、114e、ゲート絶縁膜182a、及びゲート電極として使われる導電性パターン184を備える。活性パターンを構成する一対のソース/ドレインパターン142及び2列のワイヤチャンネル112e、114eは、前述した活性パターンで説明したものと同一であるので、ここでは詳細な説明は省略する。本発明の実施形態で、ワイヤチャンネル112e、114eの断面は、実質的に円形である。選択的に、ワイヤチャンネル112e、114eの断面は、実質的に楕円形であることがある。
【0041】
半導体基板100は、半導体物質、例えば単結晶Siで形成されうる。例えば、半導体基板100は、バルクSiであるか、またはSOIである。半導体基板100には、素子分離領域(図示せず)が形成されることもあるが、この際、活性パターンは、素子分離領域が形成されていない半導体基板100上に形成される。
【0042】
ソース/ドレインパターン140内に限定されるソース/ドレイン領域142及びワイヤチャンネル112e、114eは、半導体基板100内に限定されるものではなく、半導体基板100上に限定される。ソース/ドレインパターン140は、半導体基板100上に所定の間隔ほど離隔されている。ソース/ドレインパターン140間に置かれたワイヤチャンネル112e、114eは、ソース/ドレイン領域142を電気的に連結する。
【0043】
ゲート絶縁膜182aは、それぞれのワイヤチャンネル112e、114eの外周面上に形成されている。ゲート電極に使われる導電性パターン184は、ワイヤチャンネル112e、114eに垂直方向に延びて、隣接したセルのゲート電極用の導電性パターン184と共にゲートラインを形成して、ワードラインとして役割を行える。
【0044】
ゲート電極用の導電性パターン184は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属のような導電性物質の単一膜やそれらの複合膜で形成されうる。本発明の実施形態では、ゲート電極用の導電性パターン184は、ポリシリコン単一膜で形成した。
【0045】
本発明によるFETで、短絡防止用の絶縁膜182bをさらに提供できる。本発明の実施形態で、図3C及び図3Dに示すように、ゲート電極用の導電性パターン184とソース/ドレインパターン142との間には、導電性パターン184とソース/ドレインパターン140との接触を防止するための短絡防止用の絶縁膜182bをさらに形成できる。短絡防止用の絶縁膜182bは、絶縁物質の単一膜または複合膜で形成されうる。短絡防止用の絶縁膜182bとして使われる絶縁膜には、特別に制限されないが、製造工程の側面で、短絡防止用の絶縁膜182bは、ゲート絶縁膜182aを形成するための熱酸化工程で形成されたSi熱酸化膜で形成するか、またはゲート電極用の導電性パターン184を形成する工程の後続工程である層間絶縁膜を形成する工程で、シリコン酸化膜を蒸着して形成することが望ましい。
【0046】
図4Aは、本発明の望ましい他の実施形態によるFETに対する概略的な斜視図である。図4B、図4C、図4Dは、それぞれ図4AのX−X´、Y1−Y1´、Y2−Y2´線の断面図である。
【0047】
図4Aないし図4Dに示すように、半導体基板200aには、素子分離領域205が形成されている。素子分離領域205は、SiO2のような絶縁物質で形成される。素子分離領域205により取り囲まれている半導体基板200aは、いわゆる活性領域である。
【0048】
半導体基板200aの活性領域には、チャンネル形成防止層270が形成されている。チャンネル形成防止層270は、半導体基板200a内にFETチャンネルの形成を防止する。特に、チャンネル形成防止層270は、ソース/ドレインパターン240の間隔が狭い場合に、短チャンネル効果を誘発する基底トランジスタの動作を防止する。チャンネル形成防止層270は、上部にワイヤチャンネル212d、214dが位置する半導体基板200aの一つの領域に形成されうる。この際、チャンネル形成防止層270は、半導体基板200aの上面から所定の深さを有するように下向き拡張される。
【0049】
チャンネル形成防止層270は、絶縁物質で形成されるか、または望ましくは、キャリアの移動を防止可能に不純物イオンが高濃度でドーピングされた領域である。もし、p型半導体基板200aで、キャリアが電子である場合、チャンネル形成防止層270は、p+ドーピングされた半導体基板200aの一つの領域である。
【0050】
本発明の実施形態において、ソース/ドレイン領域242は、ソース/ドレインパターン240の全体を占める。ソース/ドレイン領域242がソース/ドレインパターン240の全体を占める場合にも、ソース/ドレインパターン240は、単結晶Si、ポリシリコン、金属または金属シリサイドなどの導電性物質で形成されうる。ソース/ドレイン領域242がソース/ドレインパターン240の全体を占めるときには、基底トランジスタが動作する可能性がある。
【0051】
本発明の実施形態によれば、ワイヤチャンネル212d、214dは、断面が実質的に正方形であるか、または長方形であるワイヤ形成であって、従来のような板形のチャンネルではない。本発明の実施形態において、ワイヤチャンネル212d、214dは、図4Bに示すように実質的に正方形の断面を有する。
【0052】
ワイヤチャンネル212d、214dは、断面のサイズが約10ないし30nmと小さいため、完全空乏型のチャンネルである。前述したように、ワイヤチャンネル212d、214dは、2行×2列に配列されている。さらに、上部ワイヤチャンネル214dの上部面は、ソース/ドレインパターン240の上部面よりレベルが低い。
【0053】
本発明の実施形態によれば、ゲート電極用の導電性パターン284は、ポリシリコン膜284a及び金属シリサイド膜284bの複合膜である。ポリシリコン膜284aは、ギャップフィル特性にすぐれ、金属シリサイド膜284bは、抵抗が小さいという長所がある。特に、ギャップフィル特性にすぐれれば、後述するFETの製造を容易にする。したがって、ゲート電極用の導電性パターン284をポリシリコン膜284aと金属シリサイド膜284bとの複合膜で形成すれば、製造しやすいだけでなく、FETの動作速度も速まる。
【0054】
前述したように、本発明の以前及び現在の実施形態によるそれぞれのFETは、図1Aの活性パターンを備えるにもかかわらず、ワイヤチャンネルは2行×2列に配列され、本発明は2行×2列に限定されない。特に、図1B及び図1Cに示す活性パターンも、以前または現在の本発明の実施形態によるFETに適用されうる。
【0055】
前述したように、本発明によるFETは、ソース/ドレイン領域間に互いに離隔されて配列されている複数個のワイヤチャンネルを備える。本発明の一実施形態によれば、ゲート電極がワイヤチャンネルの全外周面を取り囲んでいるGAA構造のFETだけでなく、ワイヤチャンネルの全体が反転される完全空乏型のチャンネルを備えたFETである。また、本発明の他の実施形態によれば、ワイヤチャンネルの断面が板形でない円形または正方形であって等方性チャンネルを備えたFETである。
【0056】
FETの製造方法
本発明の実施形態によるFETの製造方法ついて、図5Aないし図17Dを参照して説明する。特に、図5Aないし図17Dは、本発明の望ましい一実施形態によるFETの製造方法を示す図面であって、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17Aは、概略的な斜視図であり、図5B、図6B、図7B、図8B、図9B、図10B、図11B、図12B、図13B、図14B、図15B、図16B、図17Bは、それぞれ図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17AのX−X´線の断面図であり、図5C、図6C、図7C、図8C、図9C、図10C、図11C、図12C、図13C、図17Cは、それぞれ図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図17AのY1−Y1´線の断面図であり、図12D、図13D、図14C、図15C、図16C、図17Dは、それぞれ図12A、図13A、図14A、図15A、図16A、図17AのY2−Y2´線の断面図である。
【0057】
図5Aないし図5Cに示すように、半導体基板100上にチャンネル形成予備層110を形成する。半導体基板100は、バルクSi基板であるか、またはSOI基板である。半導体基板100は、素子分離領域(図示せず)を備える。素子分離領域は、通常の製造工程、例えばSTI(Shallow Trench Isolation)工程で形成できる。次いで、チャンネル形成予備層110を半導体基板100上に形成する。
【0058】
本発明の実施形態において、チャンネル形成予備層110は、例示的に2行×2列に配列されるように形成する。前記ワイヤチャンネルの配列を有するFETを形成するために、チャンネル形成予備層110は、第1犠牲層112、第2犠牲層113、第2チャンネル層114を半導体基板100上に順次に積層する。図18Aないし図21Cに関連して記載された他の実施形態において、チャンネル形成予備層110は、第3犠牲層(本実施形態では、図示せず)を第2チャンネル層114上に形成できる。図5Aないし図5Cに示すように、チャンネル形成予備層110の最上層がチャンネル層である場合、ワイヤチャンネルの最上面のレベルが、図1Cで説明されたソース/ドレインの上面のレベルと同じFETを製造できる。チャンネル形成予備層110の最上層が犠牲層である場合に、図1A及び図1Bに示すように、ワイヤチャンネルの上面のレベルがソース/ドレインパターンの上面のレベルより低いFETを製造できる。
【0059】
図1Bに示すように、ワイヤチャンネルが1行×2列に配列されているFETを製造するためには、チャンネル形成予備層110として単に第1犠牲層111及び第1チャンネル層112を備える。選択的に、第2犠牲層113を第1チャンネル層112上に追加して形成できる。図1Cに示すように、3行×2列に配列されたワイヤチャンネルのFETを形成するために、チャンネル形成予備層110は、第1犠牲層111、第1チャンネル層112、第2犠牲層113、第2チャンネル層114、第3犠牲層(図18Aの215)及び付加的な第3チャンネル層(図示せず)を備える。他の配列として、第4犠牲層(図示せず)をさらに第3チャンネル層上に形成できる。チャンネル形成予備層の配列を変化させることによって、色々な形態に配列されたワイヤチャンネルを本発明の範囲内に形成できる。
【0060】
第1及び第2犠牲層111、113、第1及び第2チャンネル層112、114は、それぞれの厚さを調節するためにエピタキシャル成長法で形成できる。必要な場合、水素アニーリングを利用して第1及び第2犠牲層111、113を平坦化できる。第1及び第2犠牲層111、113は、第1及び第2チャンネル層112、114に対してエッチング選択比を有する物質膜で形成することが望ましい。さらに、第1及び第2犠牲層111、113は、第1及び第2チャンネル層112、114と類似している格子定数を有することが望ましい。
【0061】
第1及び第2チャンネル層112、114は、エピタキシャルSi、例えば単結晶Siで形成されうる。第1及び第2チャンネル層112、114がエピタキシャルSiで形成される場合、第1及び第2犠牲層111、113は、エピタキシャルSiGeで形成できる。この際、第1及び第2犠牲層111、113、第1及び第2チャンネル層112、114は、インサイチュで連続的に形成することが望ましい。
【0062】
第1及び第2エピタキシャルSiGe層111、113は、分子線エピタキシ方法を利用して形成できる。第1及び第2エピタキシャルSiGe層を成長させるために、SiソースガスとしてSiH4、SiH2Cl2、SiCl4またはSi2H6ガスを使用し、GeソースガスとしてGeH4ガスを使用できる。第1及び第2エピタキシャルSiGe層は、約10ないし30%のGe濃度を有する。第1エピタキシャルSiGe層111は、最下のワイヤチャンネル(図3Aの112e)と半導体基板100との間の所望の間隔を考慮して所定の厚さに形成できる。第2エピタキシャルSiGe層113は、ワイヤチャンネル(図3Aの112e、114e)の所望の間隔を考慮して所定の厚さに形成できる。例えば、第1及び第2エピタキシャルSiGe層111、113は、それぞれ約10〜40nmの厚さを有する。第1及び第2エピタキシャルSiGe層111、113それぞれの厚さは、前記例示された厚さに限定されない。
【0063】
特に、第1及び第2エピタキシャルSiGe層は、約30nmより薄くエピタキシャルに成長させることができる。第1及び第2エピタキシャルSiGe層を、例えばSi0.8Ge0.2のような層でGeの濃度を減少させて30nmより厚く成長させることができるにもかかわらず、約50nm以上の厚さに形成されうるが、このような厚さは、選択的にエッチング選択比を有し難い。さらに、約30nmの臨界厚さより厚い層は、線欠陥を引き起こす。望ましく、約30nmより薄い厚さ、例えば約25nmの厚さに形成されたSi0.7Ge0.3の第1及び第2エピタキシャルSiGe層が使われうる。
【0064】
第1及び第2エピタキシャルSi層112、114は、分子線エピタキシ方法を利用して形成できる。第1及び第2エピタキシャルSi層を形成するために、SiソースガスとしてSiH4、SiH2Cl2、SiCl4またはSi2H6ガスを使用できる。第1及び第2エピタキシャルSi層112、114は、ワイヤチャンネルの断面のサイズを考慮して所定の厚さに形成できる。もし、ワイヤチャンネル(図3Aの112e、114e)の断面の目標高が約10〜30nmの範囲にあれば、第1及び第2エピタキシャルSi層112、114は、約15〜40nm、すなわち目標高より若干厚く形成できる。第1及び第2エピタキシャルSi層112、114が目標高より若干厚く形成される理由は、後述する。しかし、第1及び第2エピタキシャルSi層112、114のそれぞれの厚さは、前記例示された値に限定されない。
【0065】
次いで、チャンネル形成予備層110上にハードマスク層120を形成する。FETを製造する後続工程を考慮して、ハードマスク層120は、チャンネル層、例えばSi層と、犠牲層、例えばSiGe層とを形成する物質及び高いエッチング選択比を有した物質で形成される。これにより、ハードマスク層120は、SiNが使われる。ハードマスク層120は、約100nmまたはそれ以下の厚さに通常的な蒸着方法、例えば化学気相蒸着(Chemical Vapor Deposition:CVD)法、準常圧化学気相蒸着(Sub−Atmospheric CVD:SACVD)法、低圧化学気相蒸着(Low−Pressure CVD:LPCVD)法、プラズマ強化化学気相蒸着(Plasma Enhanced CVD:PECVD)法などの方法を使用して形成できる。
【0066】
ハードマスク層120を形成する前に、バッファ層(図示せず)、例えばSiO2のようなパッド酸化膜をチャンネル形成予備層110とハードマスク層120との間に位置するように、チャンネル形成予備層110上に形成できる。バッファ層は、ハードマスク層120からの応力を減少させる。
【0067】
図6Aないし図6Cに示すように、チャンネル形成予備層110及びハードマスク層120をパターニングして、チャンネル形成予備パターン110a及びマスクパターン120aを形成する。チャンネル形成予備パターン110aは、第1 SiGeパターン111a、第1 Siパターン112a、第2 SiGeパターン113a及び第2 Siパターン114aを備える。チャンネル形成予備パターン110aは、半導体基板100の活性領域に該当するサイズを有する。例えば、チャンネル形成予備パターン110aは、互いに隔離されているそれぞれのセルに該当するサイズを有する。ハードマスクパターン120aは、チャンネル形成予備パターン110aより小さい。特に、ハードマスクパターン120aは、少なくとも図6AのX−X´方向のチャンネル形成予備パターン110aより小さい所定の幅2d1を有する。ハードマスクパターン120aは、また図6Cに示すように、Y−Y´方向のチャンネル形成予備パターン110aより狭い減少した長さd2を有するが、必ずしも小さくする必要はない。X−X´方向への幅の差d1は、第1及び第2エピタキシャルSi層112、114の厚さと同一であるか、または類似していることが望ましいが、その理由は後述する。
【0068】
チャンネル形成予備パターン110a及びハードマスクパターン120aは、次のような方法で形成されうる。まず、通常のフォトリソグラフィ工程を利用してチャンネル形成予備パターン110aのサイズに合うように、チャンネル形成予備層110及びハードマスク層120をパターニングする。例えば、チャンネル形成予備層110をエッチングするときには、フォトレジストパターン(図示せず)またはパターニングされたマスク層120aをエッチングマスクとして使用できる。次いで、等方性エッチング工程を利用して、パターニングされたハードマスク層120を前記幅の差d1ほどさらにエッチングする。ハードマスク層120をSiNで形成する場合に、等方性エッチング工程は、リン酸(H3PO4)を含むエッチング液を使用して行える。等方性エッチング工程の結果、それぞれX−X´及びY−Y´方向でチャンネル形成予備パターン110aより2d1の狭幅を有したハードマスクパターン120aを形成する、
図7Aないし図7Cに示すように、第1絶縁層、例えば厚いモールディング絶縁層を半導体基板100、チャンネル形成予備パターン110a及びハードマスクパターン120a上に蒸着する。次いで、第1絶縁層をハードマスクパターン120aが露出されるまでに、例えば化学的機械的研磨(Chemical Mechanical Polishing:CMP)工程により平坦化する。結果的に、モールドパターン132は、半導体基板100上に形成されたチャンネル形成予備パターン110a及びハードマスクパターン120aを取り囲む。モールドパターン132は、ハードマスクパターン120a、第1及び第2 SiGeパターン111a、113a、第1及び第2 Siパターン112a、114aに対してエッチング選択比が大きい物質であることが望ましい。例えば、ハードマスクパターン120aをSiNで形成する場合に、モールドパターン132はSiO2で形成できる。この場合、モールドパターン132は、ドーピングされていないシリケートガラス(USG)膜、高密度のプラズマ(HDP)酸化膜、プラズマ強化テトラエチルオルソシリケート(PE−TEOS)膜、及びUSG膜、HDP酸化膜、PE−TEOS膜の組み合わせである。
【0069】
図8Aないし図8Cに示すように、モールドパターン132及びハードマスクパターン120aを同時にパターニングして、モールドパターンの一部132b及びマスクパターンの一部120bから構成されたダミーゲートパターン130bを形成する。モールドパターンの他の部分132aは、半導体基板100上に残る。パターニング工程中で、フォトレジストパターンをエッチングマスクとして使用できる。SiN膜及びSiO2膜に対して同一なエッチング率を見られるエッチングガスを使用して、モールドパターン132及びハードマスクパターン120aを同時にエッチングする。しかし、もし、図6Aないし図6Cの工程で、d2の代りにd3の幅を有したハードマスクパターン120aを形成するように、ハードマスク層120がパターニングされれば、図8Aないし図8Cのエッチング工程をそれ以上要求しない。
【0070】
モールドパターン132及びハードマスクパターン120aは、ダミーゲートパターン130bの両側にチャンネル形成予備パターン110aの上面が露出されるまでにエッチングされる。この際、もしバッファ層の一部分が存在すれば、バッファ層の一部分は、チャンネル形成予備パターン110aが露出されるまでに除去される。エッチングの結果により形成されたダミーゲートパターン130bは、X−X´方向に延びたライン形態のパターンである。ダミーゲートパターン130bは、デザインルール及びFETのチャンネル長などを考慮して所定の幅d3を適切に設定できる。
【0071】
図9Aないし図9Cに示すように、半導体基板100が露出されるまでに、ダミーゲートパターン130bにより露出されたチャンネル形成予備パターン110aを異方性ドライエッチングにより除去する。エッチング工程を行うために、ダミーゲートパターン130b及びモールドパターン132aをエッチングマスクとして使用可能に、エッチングガスを選択できる。例えば、SiGeに対するSiのエッチング選択比が1:1を表し、SiO2膜及びSiN膜に対して高いエッチング選択比を有したエッチングガスを使用できる。第1及び第2 Siパターン112a、114a、第1及び第2 SiGeパターン111a、113aは、インサイチュで連続的にエッチングすることが望ましい。エッチング工程の結果、ダミーゲートパターン130bの下部のチャンネル形成予備パターン110bは変化せず、チャンネル形成予備パターン110b及びモールドパターン132aにより定義された一対の第1開口部134が形成される。チャンネル形成予備パターン110の残留部分は、第1及び第2 SiGe層111b、113bの残留部分と第1及び第2 Si層112b、114bの残留部分とを備える。半導体基板100の上部面の一部は、第1開口部134により露出される。エッチング工程を通じて、存在するか、または以前に除去されないバッファ層の付加的な部分をさらに除去できる。
【0072】
図10Aないし図10Cに示すように、第1開口部134にソース/ドレインパターン140を形成する。ソース/ドレインパターン140は、後続工程である残留SiGeパターン(図12Aの111c、113c)の除去工程で使用するエッチング液に対してエッチング選択比が大きい物質を使用して形成する。例えば、ソース/ドレインパターン140は、単結晶Siやポリシリコンで形成できる。選択的に、SiGeに対するエッチング選択比が大きい金属または金属シリサイドのような物質で形成できる。
【0073】
ソース/ドレインパターン140は、Siエピタキシャル層で形成できる。この場合、一対の第1開口部134により露出された半導体基板100上のみにSiエピタキシャル層を選択的に形成するSEG(Selective Epitaxial Growth)法を使用して、単結晶Siで第1開口部134を埋め込む。選択的に、ソース/ドレインパターン140をポリシリコンや金属物質などで形成する場合には、通常的な蒸着工程を使用して第1開口部134を埋め込む。第1開口部134を充填するために、蒸着された単結晶Si層、蒸着されたポリシリコン層または他の類似している層が使われうる。図面では、ソース/ドレインパターン140の上部面が平坦に現れたにもかかわらず、ソース/ドレインパターン140の上部面は、実質的に平坦でない、例えば曲がるか、または波状を有することもある。次いで、蒸着された層は、残留するチャンネル形成予備パターン110bの上面レベルと同じ高さを有したソース/ドレインパターン140を形成するために、エッチバック工程や他の適当な方法でモールドパターン132aの上部面に対して平坦化する。
【0074】
選択的に蒸着された層を平坦化する工程で、場合によってモールドパターン132aの上部面から突出されたソース/ドレインパターン140の上部面を平坦化するためにアニーリングを行える。アニーリングは、H2雰囲気下で、約数分ないし10時間、約600℃ないし約900℃の温度で行え、望ましくは、約1時間、約800℃で行える。
【0075】
図11Aないし図11Cに示すように、第2絶縁層、例えばバッファとして使われた絶縁層をモールドパターン132a、ソース/ドレインパターン140及びダミーゲートパターン130b上に厚く蒸着する。次いで、第2絶縁層を、例えばCMPなどを利用してダミーゲートパターン130bが露出されるまでに平坦化する。結果的に、ダミーゲートパターン130bを取り囲むバッファ層パターン150が、モールドパターン132a及びソース/ドレインパターン140上に形成される。バッファ層パターン150は、モールドパターン132aと同じ物質で形成されることが望ましい。もし、ハードマスクパターン120aがSiNで形成されたとすれば、バッファ層パターン150はSiNで形成する。また、バッファ層パターン150は、ギャップフィル特性にすぐれたHDP酸化膜などで形成できる。
【0076】
図12Aないし図12Dに示すように、ダミーゲートパターン130b中からハードマスクパターン120bのみを除去する。ハードマスクパターン120がSiNで形成された場合に、リン酸を含むエッチング液によるリン酸ストリップ方式で残留するハードマスクパターン120bを除去できる。その結果、チャンネル形成予備パターン(図11B及び図11Cの110)の上面が露出され、ハードマストパターン120が占める空間には、ダミーゲートパターン130bのモールドパターン132b及びバッファ層パターン150から取り囲まれたグルーヴ161が形成される。
【0077】
次いで、グルーヴ161を通じて露出されたチャンネル形成予備パターン110bを異方性エッチングする。この際、ダミーゲートパターン130bのモールドパターン132b及びバッファ層パターン150をエッチングマスクとして使用可能に、エッチングガスを適切に選択できる。例えば、SiGeに対するSiのエッチング選択比が1:1を表し、SiO2膜に対して高いエッチング選択比を有したエッチングガスを使用できる。第1及び第2 Siパターン112a、114a、第1及び第2 SiGeパターン111a、113aは、インサイチュで連続的にエッチングすることが望ましい。結果的に、ダミーゲートパターン130bの下部のチャンネル形成予備パターン110bは変化せずに残留し、グルーヴ161が拡張された第2開口部162が、残留するチャンネル形成予備パターン110c及びソース/ドレインパターン140により限定された空間に形成される。残留するチャンネル形成予備パターン110cは、残留する第1及び第2 SiGe層111c、113c、残留する第1及び第2 Si層112c、114cを備える。半導体基板100の上部面は、第2開口部162を通じて露出される。
【0078】
図13Aないし図13Dに示すように、場合によってチャンネル形成防止層170を半導体基板100上に形成できる。チャンネル形成防止層170は、任意的な構成要素であるため、図13Aないし図13Dに説明される工程も任意的である。チャンネル形成防止層170は、グルーヴ161及び第2開口部162を通じて露出された半導体基板100にp+イオン注入により形成できる。ダミーゲートパターン130bのモールドパターン132b及びバッファ層パターン150をイオン注入マスクとして使用できる。
【0079】
動作中に、チャンネル形成防止層170は、基底トランジスタの動作を防止する。これにより、半導体基板100と同一な導電型のイオンを注入してチャンネル形成防止層170を形成することが望ましい。例えば、半導体基板100がp+導電型物質で形成されたとすれば、ボロン(B)とインジウム(In)のような3B族を半導体基板100の露出された部分にイオン注入できる。
【0080】
チャンネル形成防止層170は、グルーヴ161及び第2開口部162に露出された半導体基板100の領域だけでなく、残留するチャンネル形成予備パターン110cの下部の半導体基板100の領域にも形成することが望ましい。チャンネル形成予備パターン110cの下部にチャンネル形成防止層170を形成するために、図13Bのように、イオン注入工程時に所定の傾斜角を維持しつつイオンを注入できる。選択的に、後続の熱処理工程の温度を適切に制御して、イオン注入領域を側方向に所定の長さほど拡張させることができる。
【0081】
図14Aないし図14Cに示すように、バッファ層パターン150、すなわち第2絶縁膜、及びモールドパターン132a、132b、すなわち第1絶縁膜を選択的に除去する。エッチング工程で、Si及び/またはSiGeに対してエッチング選択比の大きいSiO2膜エッチングガスまたはエッチング液を使用できる。その結果、チャンネル形成予備パターン(図6Aの110a)が形成されていない半導体基板100の領域が露出される。
【0082】
次いで、チャンネル形成予備パターン110cの第1及び第2犠牲層パターン111c、113cを除去する。第1及び第2犠牲層パターン111c、113cを除去した後、チャンネル層パターン112c、114c間及びチャンネル層112cと半導体基板100との間には、ウィンドウ116が形成される。ウィンドウ116は、第2開口部162を露出させる。ウィンドウ116を形成した後、半導体基板100上には、一対のソース/ドレインパターン140、及びその間に互いに離隔されるように配列されている2行×2列のチャンネル層パターン112c、114cのみが残る。
【0083】
半導体基板100上のソース/ドレインパターン140間に残留するチャンネル層パターン112c、114cは、ワイヤ状である。特に、ウィンドウ116を形成した後、チャンネル層パターン112c、114cは、実質的に長方形の断面形状を有する。さらに、チャンネル層パターン112c、114cの断面の高さは、図5Aのチャンネル層112、114の厚さに対応する。断面の長さは、図6Aの幅d1に対応する。したがって、チャンネルに等方性電位が形成されるためには、図6Aの幅d1がチャンネル層パターン(図5Aの112、114)の厚さとほぼ同一であるか、または類似していることが望ましい。
【0084】
第1及び第2犠牲層パターン111c、113cの除去は、ウェットエッチングまたは化学的ドライエッチングで除去できる。この際、半導体基板100及び残留するチャンネル層パターン112c、114cに対する犠牲層パターン111c、113cのエッチング選択比が30以上となる条件でエッチングすることが望ましい。例えば、半導体基板100、チャンネル層パターン112c、114C及び犠牲層パターン111c、113cがそれぞれSi、エピタキシャルSi及びエピタキシャルSiGeで形成された場合に、過酸化水素(H2O2)、フッ化水素(HF)及び酢酸(CH3COOH)を含む混合液、水酸化アンモニウム(NH4OH)、H2O2及び脱イオン水(H2O)を含む混合液、または過酢酸を含むエッチング液などを使用できる。
【0085】
第1及び第2犠牲層パターン111c、113cは、化学的ドライエッチングを使用することよりウェットエッチングを使用することがより望ましい。さらに、分当り数百Åのエッチング率を有するウェットエッチング液を使用すれば、エッチング時間を非常に減らすことができる。分当り数百Åのエッチング率を有するエッチング液は、後述するように、NH4OH、H2O2、H2Oを含む混合液を使用することが望ましい。例えば、NH4OH、H2O2、H2Oの混合比率が1:5:1である標準洗浄液(SC−1)を使用するか、またはH2Oの比率を増加させて前記混合比率を1:5:20として使用することもできる。このような混合液は、40ないし75℃で加熱して使用する場合にSiGe層の除去効果にすぐれる。
【0086】
アンモニア、H2O2、H2Oの混合液による第1及び第2 SiGeパターン111c、113cのエッチング過程を見れば、第1工程は、H2O2による表面酸化膜の形成である。H2O2は、H2OとOとに分解されて強い酸化力を有するため、SiとGeとを急速に酸化させる。
【0087】
第2工程で、アンモニアは、H2O内でNH4+イオンとOH−イオンとに解離される。OH−イオンは、第1 SiGeパターン111c、113cのSi酸化物及びGe酸化物を第1及び第2 SiGeパターン111c、113cの表面から剥離させる。OH−イオンによるリフトオフに該当する第2工程である。
【0088】
第3工程では、剥離されたSi酸化物及びGe酸化物のSiGeパターン111c、113cへの再吸着を防止するために、それぞれの表面にOH−イオンが吸着されて静電気的な反発力を与える。これがOH−イオンによるターミネーションである。
【0089】
H2O2は、酸性溶液であるので、H2O2に対するアンモニアの混合比によってpHを変化させる。H2O2とアンモニアとの混合比率によって、すなわちpH変化によってSiとGeとのエッチング量が異なって表れるので、Siピッティングを防止しつつ適切なエッチング率を有する混合比率を使用する。70℃のような高温で使用する場合、NH3蒸気の蒸発速度が速まるので、アンモニアの追加供給が必要である。
【0090】
前述したエッチング工程の第1工程である酸化工程で、Geは、Siより速く酸化され、結局速くエッチングされる。しかし、GeとSiとが混合されているSiGe膜は、Geが速くエッチングされ、残っているSi−Ge膜は不安定な状態となる。これにより、Siがエッチング液により容易に攻撃される。したがって、SiGe犠牲層パターン111c、113cのエッチング率は、Si単一物質で構成されたチャンネル層パターン112c、114cのエッチング率に比べて高くなる。
【0091】
図15Aないし図15Cに示すように、上部にソース/ドレインパターン140及び複数のチャンネル層パターン112c、114cが形成された半導体基板100を1次アニーリングする。1次アニーリング工程は、チャンネル層パターン112d、114dの断面を実質的に円形にするためのものであって、任意的な工程である。さらに具体的に、前述したように、チャンネル層パターン112d、114d、すなわちワイヤチャンネルの断面が四角形である場合より円形またはこれに近い楕円形である場合に、チャンネルにさらに理想的な等方性電位が形成されうる。特に、四角形のワイヤチャンネルは、単一方向に電場を提供する一方、実質的に円形のワイヤチャンネルは、あらゆる方向に電場を形成する。したがって、1次アニーリング工程を行うことが望ましい。
【0092】
1次アニーリング工程は、ワイヤチャンネル112d、114dの断面が円形となる適切な温度で実施することが望ましい。例えば、H2雰囲気でアニーリングを実施する場合には、約600ないし1200℃の温度で、数分〜10時間行うことが望ましく、Ar雰囲気でアニーリングを実施する場合には、約900ないし1200℃の温度で、数分〜10時間行うことが望ましい。選択的に、前記アニーリングは、エネルギー密度によって数秒間レーザーアニーリングを行える。1次アニーリング工程により、ワイヤチャンネル112d、114dの断面のサイズが若干減少できる。しかし、その減少の幅は、ほぼ無視できる程度に非常に小さい。
【0093】
図16Aないし図16Cに示すように、1次アニーリング工程が完了した後の結果物上に2次アニーリング工程を行う。2次アニーリング工程は、ワイヤチャンネル112d、114dのそれぞれを取り囲むゲート絶縁膜182aを形成するために、前記結果物を酸素またはオゾン雰囲気で行う。酸素などの雰囲気でアニーリングすれば、表面に露出されたSiが消耗されつつ、その表面にSiO2膜182a、182b、182cが形成される。2次アニーリング工程の結果、ワイヤチャンネル112e、114eの直径が消耗されるSiの厚さほど小さくなる。したがって、図5Aの工程で蒸着するチャンネル層112、114の厚さと図6Aの工程で設定される幅の差d1とは、このように消耗されるSiの厚さを考慮することが望ましい。
【0094】
2次アニーリング工程の温度及びアニーリング時間は、形成しようとするゲート絶縁膜182aの厚さによって異なる。例えば、ゲート絶縁膜182aが約50ないし100Åの厚さとなるように、適切な時間及び温度で2次アニーリング工程を行える。前記2次アニーリング工程の結果、半導体基板100及びソース/ドレインパターン140aの表面にも、SiO2膜182b、182cがさらに形成されうる。SiO2膜182bは、短絡防止用の絶縁層を形成する。
【0095】
図17Aないし図17Dに示すように、ソース/ドレインパターン140a間にゲート電極用の導電体パターン184を形成する。ゲート電極用の導電体パターン184は、ポリシリコン膜の単一膜や、またはポリシリコン膜とそれより比抵抗の小さい導電性物質との複合膜で形成できる。さらに具体的に、少なくともワイヤチャンネル112e、114eが介在されているソース/ドレインパターン140a間の空間は、ポリシリコンを蒸着することが望ましい。なぜなら、ソース/ドレインパターン140aとその間に配列されているワイヤチャンネル112e、114eとの間の空間、すなわち第2開口部162及びウィンドウ116は、そのサイズが非常に小さいため、ギャップフィル特性にすぐれたポリシリコンを使用すれば、第2開口部162及びウィンドウ116をよく埋め込むことができるからである。
【0096】
図17Aに示すように、ゲート電極用の導電体パターン184は、X−X´方向に延びたライン形態に形成できる。そして、ゲート電極用の導電体パターン184とソース/ドレインパターン140aとの間には、短絡防止用の絶縁層182bがさらに介在されうる。短絡防止用の絶縁層182bは、FETのゲート電極とソース/ドレインとの短絡を防止する役割を行う。短絡防止用の絶縁層182bは、前述したゲート絶縁膜182aの形成工程で同時に形成されたSi熱酸化膜であるか、または後続工程である層間絶縁層の形成工程で蒸着されるSiO2膜(図示せず)である。
【0097】
選択的に、短絡防止用の絶縁層182bは、Si熱酸化膜と層間絶縁膜との複合膜であることがある。
【0098】
図示していないが、ソース/ドレインパターン140aにイオン注入工程を実施して、ソース/ドレイン領域(図3C及び図3Dの142)を限定する。例えば、ソース/ドレインパターン140aをSiエピタキシャル層に形成した場合には、イオン注入工程は必須的である。しかし、ソース/ドレインパターン140aを導電性物質で形成した場合には、別途にイオン注入工程を実施する必要がない。イオン注入工程の工程レシピーを適切に調節することによって、ソース/ドレイン領域142の低面のレベルを調節し、かつ/または垂直方向へのドーピングプロファイルを均一にする。このような観点で、前述したギャップは、半導体基板100とソース/ドレイン領域142との間に提供される。前記のイオン注入工程では、ゲート電極用の導電体パターン184をマスクとして使用できる。工程の結果、図17Aないし図17Dに示したFETが形成される。
【0099】
図18Aないし図21Cは、本発明の望ましい他の実施形態によるFETの製造方法を説明するための図面である。図18A、図19A、図20A、図21Aは、斜視図であり、図18B、図19B、図20B、図21Bは、各斜視図のX−X´線の断面図であり、図18C、図19C、図20C、図21Cは、各斜視図のY1−Y1´線の断面図である。
【0100】
本実施形態では、前述した実施形態による製造方法との差異点を中心に説明する。
【0101】
まず、図18Aないし図18Cに示すように、半導体基板200上にチャンネル形成予備層210及びハードマスク層220を順次に形成する。本発明の実施形態において、チャンネル形成予備層210は、半導体基板200上に積層された第1犠牲層211、第1チャンネル層212、第2犠牲層213、第2チャンネル層214及び第3犠牲層215を備える。本実施形態では、チャンネル形成予備層210が第1及び第2チャンネル層212、214を備えるので、2行のワイヤチャンネルを製造するためのことであるという点で第1実施形態と同一である。しかし、チャンネル形成予備層210が第3犠牲層215をさらに備えるので、最上行のワイヤチャンネルの上面レベルがソース/ドレインパターンの上面レベルより低い。
【0102】
図19Aないし図19Cに示すように、フォトリソグラフィ工程を利用してハードマスク層220、チャンネル形成予備層210及び半導体基板200を順次にパターニングすることにより、トレンチ形成ハードマスク220a、チャンネル形成予備パターン210a及び半導体基板200aを形成する。チャンネル形成予備パターン210aは、第1犠牲層パターン211a、第1チャンネル層パターン212a、第2犠牲層パターン213a、第2チャンネル層パターン214a及び第3犠牲層パターン215aを備える。このようなパターンは、さらにトレンチ202を形成する。
【0103】
前記パターニング工程は、次のような順序で進められる。まず、ハードマスク層220上にトレンチ202を限定するフォトレジストパターン(図示せず)を形成する。次いで、前記フォトレジストパターンをエッチングマスクとして使用してハードマスク層220をエッチングすることによって、トレンチ形成ハードマスク220aを形成する。次いで、フォトレジストパターンを除去する。トレンチ形成ハードマスク220aをエッチングマスクとして使用して、チャンネル形成予備層210及び半導体基板200を順次にエッチングする。その結果、チャンネル形成予備パターン210aとトレンチ202とを備えた半導体基板200aが形成される。
【0104】
図20Aないし図20Cに示すように、トレンチ形成ハードマスク220aをパターニングして、マスクパターン220bを形成する。前述したように、マスクパターン220bは、少なくともX−X´方向の両側にチャンネル形成予備パターン210aのエッジの上面を露出させるようにパターニングする。トレンチ形成ハードマスク220aのサイズ及び厚さは、前記等方性エッチング工程を行うことにより、所定のサイズほどリセスさせることができる。
【0105】
図21Aないし図21Cに示すように、図20Aないし図20Cの結果物の全面にHDP酸化膜のようなギャップフィル特性にすぐれた絶縁物質を埋め込んだ後、マスクパターン220bが露出されるまでに平坦化する。その結果、半導体基板200aには、トレンチ202を埋め込む素子分離膜205が形成され、素子分離膜205上には、チャンネル形成予備パターン210a及びマスクパターン220bを取り囲むモールドパターン232が形成される。
【0106】
以後には、前述した実施形態によるFETの製造方法とほぼ同一に進めて、図4Aないし図4Dに示すようなFETを製造できる。図4Aないし図4Dに示したワイヤチャンネル212d、214dの断面形状は四角形であるので、ワイヤチャンネル212d、214dの断面を円形にするための第1アニーリング工程は行う必要がない。
【0107】
本実施形態によれば、トレンチ形成ハードマスク220a及びチャンネル形成予備パターン210aは、同時に形成され、素子分離膜205及びモールドパターン232は、同時に形成されうる。したがって、本発明の実施形態によるFETの製造方法は、工程を単純化できるという長所がある。
【0108】
さらに、本実施形態によれば、残留するモールドパターン及びバッファパターンを除去する工程(前述した製造方法の図14Aないし図14Cに対応する工程)で、第3犠牲層パターン215aがその下部の第2チャンネル層パターン214aを保護するマスクの役割を行う。したがって、第2チャンネル層パターン214a、すなわちワイヤチャンネル(図4Aないし図4の214d)の上部行の損傷を防止できるので、信頼度の高いFETを製造できる。
【0109】
以上、本発明は、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者により多様な変形が可能である。
【産業上の利用可能性】
【0110】
本発明は、半導体メモリ素子の製造産業に利用され、特にDRAM及び不揮発性メモリ素子の製造産業に適用可能である。
【符号の説明】
【0111】
100 半導体基板、
112e,114e ワイヤチャンネル、
140 ソース/ドレインパターン。
【技術分野】
【0001】
本発明は、電界効果トランジスタ(Field Effect Transistor:FET)及びその製造方法に係り、特に複数個のワイヤチャンネルを有したFET及びその製造方法に関する。
【背景技術】
【0002】
半導体素子の応用分野が拡張されるにつれて、高集積及び/または高速度の半導体素子の需要も増加している。半導体素子の集積度が増加するにつれて、デザインルールも小さくなる。デザインルールの減少により、FETのチャンネル長及び幅も同様に減少した。チャンネル幅の減少は、短チャンネル効果を惹起する。短チャンネル効果とは、ソース/ドレイン領域の電位がチャンネル領域に深刻な影響を与えることをいう。狭いチャンネルは、しきい電圧を増加させる。短チャンネル効果及び/または狭チャンネル効果の発生を防止するために、多様な形態のFETが提案された。
【0003】
最近、特にナノサイズ技術の領域で、トランジスタの駆動電流を増加させ、短チャンネル効果を減らそうとする努力が行われている。通常的に、このような結果を得るための努力として多様な方法が使われている。このような試みの例は、リセスされたチャンネル配列トランジスタ(Recessed Channel Array Transistor:RCAT)、ピン形態のFET(FinFET)及びゲート・オール・アラウンドトランジスタ(Gate−All−Around Transistor:GAAT)を備える。前記試みは、特許文献1に開示されている。
【0004】
このような従来の素子及びそれに対応する製造方法それぞれは、少なくとも一つ以上の問題点を有している。例えば、このような従来の素子は、速い動作を行う能力のみに制限される。さらに、このような従来の素子において、チャンネル層の数は、工程の限界、例えばドライエッチング間に得ることができるエッチング深さによって制限される。
【0005】
これにより、多重ワイヤチャンネルを利用して加えられた電流を増加できるFET、ワイヤチャンネルを調節することによって、短チャンネル効果を減らすことができるFET、及びFETのソース及びドレイン領域を分離してパンチスロー現象を防止できるFETが要求される。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許2004/0063286号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明は、関連分野の短所及び制限による一つまたはそれ以上の問題点を十分に克服する複数個のワイヤチャンネルを有したFET及びその製造方法を提供する。
【0008】
本発明の目的は、短チャンネル効果及び狭チャンネル効果の発生を防止できる複数個のワイヤチャンネルを有したFET及びその製造方法を提供するところにある。
【0009】
本発明の他の目的は、対応する半導体素子の動作速度を速める複数個のワイヤチャンネルを有したFET及びその製造方法を提供するところにある。
【0010】
本発明のさらに他の目的は、ゲート電極によりチャンネルの制御を容易にすることによって、ワイヤチャンネルの外部面上に形成された反転領域を最小化し、短チャンネル効果を減らすことができるゲート電極により完全に取り囲まれた複数個のワイヤチャンネルを有したFET及びその製造方法を提供するところにある。
【0011】
本発明のさらに他の目的は、チャンネルの幅を増加させて狭チャンネル効果を防止できる複数個のワイヤチャンネルを有したFET及びその製造方法を提供するところにある。
【課題を解決するための手段】
【0012】
前記の目的を達成するために、本発明は、半導体基板と、前記半導体基板上に形成されたソース及びドレイン領域と、前記ソース及びドレイン領域と電気的に連結され、単結晶で形成され、2列及び少なくとも1行で配列された複数個のワイヤチャンネルと、前記複数個のワイヤチャンネルのそれぞれを取り囲むゲート絶縁膜と、それぞれの前記複数個のワイヤチャンネル及び前記ゲート絶縁膜を取り囲むゲート電極と、を備えるFETにより提供される。
【0013】
前記FETにおいて、前記半導体基板は、単結晶Siまたはシリコン−オン−絶縁膜(SOI)である。前記ソース及びドレイン領域は、単結晶Si、ポリシリコン及び金属シリサイドからなるグループから選択された一つの物質から形成される。
【0014】
前記複数個のワイヤチャンネルのそれぞれは、実質的に正方形の断面形状を有し、前記複数個のワイヤチャンネルのそれぞれの厚さは、約30nmより小さい。選択的に、前記複数個のワイヤチャンネルのそれぞれは、実質的に円形の断面形状を有し、前記複数個のワイヤチャンネルのそれぞれは、約30nmより小径を有する。
【0015】
前記FETにおいて、前記ソース及びドレイン領域間の前記半導体基板の上部に、基底トランジスタの動作を防止するチャンネル形成防止層をさらに備える。前記チャンネル形成防止層は、絶縁物質または不純物を半導体基板にドーピングして形成できる。
【0016】
前記FETにおいて、前記ソース及びドレイン領域と前記ゲート電極との間に、前記ソース及びドレイン領域と前記ゲート電極との間の短絡を防止する短絡防止用の絶縁膜をさらに備える。前記短絡防止用の絶縁膜は、Si熱酸化膜またはシリコン酸化膜から形成される。
【0017】
前記ソース及びドレイン領域は、所定の距離ほど前記半導体基板から分離されうる。
【0018】
前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面と同じレベルをなす。選択的に、前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面より低い。
【0019】
前記ゲート絶縁膜は、Si熱酸化膜であり、約50〜100Åの厚さを有する。
【0020】
前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物がドーピングされたポリシリコンから形成された単一膜である。選択的に、前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物の少なくとも2層以上に形成された複合膜である。
【0021】
前記の目的を達成するために、本発明は、半導体基板上に順次に積層された犠牲層、及び単結晶Siから形成されたチャンネル層を備えるチャンネル形成予備層を形成する工程と、前記チャンネル形成予備層上にハードマスク層を形成する工程と、前記半導体基板の活性領域を定義するために、前記チャンネル形成予備層と前記ハードマスク層とをパターニングする工程と、前記チャンネル形成予備層の端部を露出させるように、前記ハードマスク層の幅を狭めるために前記ハードマスク層をパターニングする工程と、前記半導体基板上に、前記狭くなったハードマスク層及び前記チャンネル形成予備層を覆うための第1絶縁膜を形成した後、前記狭くなったハードマスク層が露出されるように前記第1絶縁膜を平坦化する工程と、前記チャンネル形成予備層の一部を露出させてダミーゲートパターンを形成するように、前記狭くなったハードマスク層の一部を除去するために、前記狭くなったハードマスク層の一部と前記第1絶縁膜とをパターニングする工程と、前記半導体基板を露出させるように、前記ダミーゲートパターンに隣接する前記チャンネル形成予備層の一部が露出されるように選択的にエッチングする工程と、前記チャンネル形成予備層に隣接するソース及びドレインパターンを形成するために、前記露出された半導体基板上にエピタキシャル層を選択的に成長させる工程と、前記ソース及びドレインパターンと前記ダミーゲートとを備える前記半導体基板上に第2絶縁膜を形成した後、前記ダミーゲートパターンが露出されるように前記第2絶縁膜を平坦化する工程と、前記チャンネル形成予備層の一部を露出させるように、前記残留されたハードマスク層を除去するために、前記残留されたハードマスク層を選択的にエッチングした後、前記半導体基板を露出させるように、前記チャンネル形成予備層の露出された一部をエッチングする工程と、前記半導体基板上に残留する前記チャンネル形成予備層の側壁が露出されるように、前記第1絶縁膜の上部と前記第2絶縁膜とを除去する工程と、前記チャンネル層から単結晶の複数個のワイヤチャンネルを形成するように、前記犠牲層を除去するために、前記チャンネル形成予備層を選択的にエッチングする工程と、前記複数個のワイヤチャンネルのそれぞれを取り囲むために、前記半導体基板上にゲート絶縁膜を形成する工程と、前記複数個のワイヤチャンネルのそれぞれを取り囲むゲートを形成するために、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むFETの製造方法により提供される。
【発明の効果】
【0022】
本発明によれば、FETのワイヤチャンネルは、完全空乏型であるだけでなく、同時に等方性チャンネル構造である。したがって、キャリアの直進性を向上させて、散乱現象を防止できる。
【0023】
さらに、本発明の実施形態によるFETは、高速動作が可能であり、多くの電流が流れる。また、ワイヤチャンネルの個数を増加させ、ソース/ドレイン領域のドーピングプロファイルを垂直方向に均一にする。結果的に、高速に動作しつつも信頼性の高いFETを製造できる。
【図面の簡単な説明】
【0024】
【図1A】本発明の多様な実施形態によるFETの活性パターンの斜視図である。
【図1B】本発明の多様な実施形態によるFETの活性パターンの斜視図である。
【図1C】本発明の多様な実施形態によるFETの活性パターンの斜視図である。
【図1D】本発明の一実施形態による垂直スキャン電子顕微鏡写真である。
【図2】図1AのA−A´線の断面図である。
【図3A】本発明の一実施形態によるFETに対する概略的な斜視図である。
【図3B】図3AのX−X´線の断面図である。
【図3C】図3AのY1−Y1´線の断面図である。
【図3D】図3AのY2−Y2´線の断面図である。
【図4A】本発明の他の実施形態によるFETに対する概略的な斜視図である。
【図4B】図4AのX−X´線の断面図である。
【図4C】図4AのY1−Y1´線の断面図である。
【図4D】図4AのY2−Y2´線の断面図である。
【図5A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図5B】図5AのX−X´線の断面図である。
【図5C】図5AのY1−Y1´線の断面図である。
【図6A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図6B】図6AのX−X´線の断面図である。
【図6C】図6AのY1−Y1´線の断面図である。
【図7A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図7B】図7AのX−X´線の断面図である。
【図7C】図7AのY1−Y1´線の断面図である。
【図8A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図8B】図8AのX−X´線の断面図である。
【図8C】図8AのY1−Y1´線の断面図である。
【図9A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図9B】図9AのX−X´線の断面図である。
【図9C】図9AのY1−Y1´線の断面図である。
【図10A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図10B】図10AのX−X´線の断面図である。
【図10C】図10AのY1−Y1´線の断面図である。
【図11A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図11B】図11AのX−X´線の断面図である。
【図11C】図11AのY1−Y1´線の断面図である。
【図12A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図12B】図12AのX−X´線の断面図である。
【図12C】図12AのY1−Y1´線の断面図である。
【図12D】図12AのY2−Y2´線の断面図である。
【図13A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図13B】図13AのX−X´線の断面図である。
【図13C】図13AのY1−Y1´線の断面図である。
【図13D】図13AのY2−Y2´線の断面図である。
【図14A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図14B】図14AのX−X´線の断面図である。
【図14C】図14AのY2−Y2´線の断面図である。
【図15A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図15B】図15AのX−X´線の断面図である。
【図15C】図15AのY2−Y2´線の断面図である。
【図16A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図16B】図16AのX−X´線の断面図である。
【図16C】図16AのY2−Y2´線の断面図である。
【図17A】本発明の望ましい一実施形態によるFETの製造方法を示す概略的な斜視図である。
【図17B】図17AのX−X´線の断面図である。
【図17C】図17AのY1−Y1´線の断面図である。
【図17D】図17AのY2−Y2´線の断面図である。
【図18A】本発明の望ましい他の実施形態によるFETの製造方法を示す概略的な斜視図である。
【図18B】図18AのX−X´線の断面図である。
【図18C】図18AのY1−Y1´線の断面図である。
【図19A】本発明の望ましい他の実施形態によるFETの製造方法を示す概略的な斜視図である。
【図19B】図19AのX−X´線の断面図である。
【図19C】図19AのY1−Y1´線の断面図である。
【図20A】本発明の望ましい他の実施形態によるFETの製造方法を示す概略的な斜視図である。
【図20B】図20AのX−X´線の断面図である。
【図20C】図20AのY1−Y1´線の断面図である。
【図21A】本発明の望ましい他の実施形態によるFETの製造方法を示す概略的な斜視図である。
【図21B】図21AのX−X´線の断面図である。
【図21C】図21AのY1−Y1´線の断面図である。
【発明を実施するための形態】
【0025】
本発明は、発明の実施形態で見られる添付された図面を参照して、さらに完全に後述される。しかし、本発明は、他の形態で具体化され、ここに提示された実施形態に制限されずに解釈されうる。さらに、本発明の実施形態は、本発明の技術的思想が徹底かつ完全に開示可能に、また当業者に本発明の思想が十分に伝達可能にするために例示的に提供されるものである。図面において、層の厚さまたは領域のサイズ等は、明確性のために誇張されたものである。また、層が他の層または基板上にあると言及された場合に、それは、他の層または基板上に直接形成されうるか、またはそれら間に第3層が介在されることもある。層が他の層または基板の下部にあると言及された場合に、それは、他の層または基板の下部に直接形成されうるか、またはそれらの間に第3層が介在されることもある。層が二つの層間にあると言及された場合に、それは、二つの層間に直接形成されるか、またはそれらの間に第3層が介在されることもある。実施形態の全体にわたって、同じ参照符号は同じ構成要素を表す。
【0026】
FET
図1Aないし図1Cは、本発明の多様な実施形態によるFETの活性パターンを示す斜視図である。
【0027】
図1Aに示すように、FETの活性パターンは、ソース/ドレイン領域42を有した一対のソース/ドレインパターン40、複数個の上部ワイヤチャンネル12e及び下部ワイヤチャンネル14eを備える。下部及び上部ワイヤチャンネル12e、14eは、ソース/ドレイン領域42を電気的に連結する。図示していないが、活性パターンは、半導体基板上に形成されうる。ワイヤチャンネル12e、14eは、ソース/ドレインパターン40の底面、またはソース/ドレインパターン40の下部にある半導体基板(図3Aの100)の上部面と平行に配置されうる。
【0028】
ソース/ドレインパターン40は、それぞれ所定の厚さ、所定の幅及び所定の高さを有するように形成されうる。例えば、ソース/ドレインパターン40は、図示したように直六面体の形状である。それぞれのソース/ドレインパターン40は、図1Aないし図1Cの電気的な特性を考慮して適切なサイズ、例えばl1×l2×l3を設定でき、ソース/ドレインパターン40の厚さデザインルールを考慮して厚さl1を設定できる。それぞれのソース/ドレインパターン40の幅l2は、デザインルール、ワイヤチャンネル12e、14eのサイズ、ワイヤチャンネルの数及び隣接する列間の間隔などを考慮して適切に設定できる。それぞれのソース/ドレインの高さl3は、デザインルール、ワイヤチャンネル12e、14eのサイズ、ワイヤチャンネルの数及び隣接する行間の間隔などを考慮して適切に設定できる。
【0029】
ソース/ドレイン領域42は、ソース/ドレインパターン40に限定されている。ソース/ドレイン領域42は、図4Aに示すように、対応するソース/ドレインパターン40の全体領域を占めるか、または、例えば図1Aないし図1C、図3A、図3C及び図3Dに示すように、ソース/ドレインパターン40の全体領域の一部分である。これにより、図3A、図3C及び図3Dに示すように、ソース/ドレインパターン40内のソース/ドレイン領域42と半導体基板100との間には、ギャップがある。すなわち、ソース/ドレイン領域42の底面は、ソース/ドレインパターン40の底面と同一であるか、または高い。後者の場合、すなわち半導体基板から分離されたソース/ドレイン領域は、ソース/ドレインパターン40の下部に位置した半導体基板内にチャンネルが形成されることを防止できるので望ましい。さらに、前記配列は、半導体基板内に流れる漏れ電流を減少できる。
【0030】
ソース/ドレインパターン40は、単結晶Si、ポリシリコン、金属、金属シリサイドまたは他の適切な物質で形成できる。ソース/ドレインパターン40が単結晶Siまたはポリシリコンで形成される場合に、ソース/ドレイン領域42は、ソース/ドレイン領域42を定義する不純物イオンを注入して形成できる。ソース/ドレイン領域42が金属または金属シリサイドで形成される場合に、ソース/ドレインパターン40の全体領域がソース/ドレイン領域42となる。ソース/ドレイン領域42が不純物イオンを注入して形成する場合に、ソース/ドレイン領域42の底面は、ソース/ドレインパターン40の底面と同一であるか、または高く調節されうる。さらに、ソース/ドレイン領域42は、ワイヤチャンネル12e、14eの少なくとも2列に垂直方向に所定のドーピングプロファイルを有するように形成されうる。すなわち、ワイヤチャンネル12e、14eの列数が増加しても、均一なソース/ドレイン接合キャパシタンスを維持できる。
【0031】
図1Aは、単結晶シリコンで形成された所定の距離により互いに離隔されて、2列×2行に配列されたワイヤチャンネル12e、14eの例示的な配列を説明する。本発明で、ワイヤチャンネルは、少なくとも1列及び少なくとも2行に配列されうる。
【0032】
基本的に2行及び2列のワイヤチャンネルの例示的な配列が説明されるとしても、本発明は、前記配列に制限されない。例えば、ワイヤチャンネルの単一行は、図1Bに示すように形成され、ワイヤチャンネルの3行は、図1Cに示すように形成されうる。図1Bは、単結晶Siで形成された所定の距離により互いに離隔されて、1行×2列に配列されたワイヤチャンネル12eの例示的な配列を説明する。すなわち、図1Bは、単に一つの行に二つの下部ワイヤチャンネル12eが配列される。図1Cは、単結晶Siで形成された所定の距離により互いに離隔されて、3行×2列に配列されたワイヤチャンネル12e、14e、16eの例示的な配列を説明する。図1Cは、二つの下部ワイヤチャンネル12e、二つの中間ワイヤチャンネル14e及び二つの上部ワイヤチャンネル16eを備える。
【0033】
図1Dは、本発明の一実施形態によるFETの垂直スキャン電子顕微鏡写真である。図1Dに示すように、最上行の複数個のワイヤチャンネルのそれぞれは、第1サイズ、例えば直径、幅を有し、最下行の複数個のワイヤチャンネルのそれぞれは、第2サイズを有し、第1サイズと第2サイズは異なる。図1Cのように3行を含む実施形態において、中間行は、第1サイズと第2サイズとの中間である第3サイズを有する。すなわち、複数個のワイヤチャンネルのそれぞれは、最上行の複数個のワイヤチャンネルのサイズは最も小さくし、最下行の複数個のワイヤチャンネルのサイズは最も大きくするために、下部の複数個のワイヤチャンネルは、上部の複数個のワイヤチャンネルより大きい。
【0034】
前述したように、最下行のワイヤチャンネル12eの底面は、ソース/ドレインパターン40の底面と同一であるか、または高い。望ましくは、最下行のワイヤチャンネルの底面は、ソース/ドレインパターンの底面より高く、半導体基板と最下行のワイヤチャンネル12eとの間に間隔を形成する。最下行のワイヤチャンネルの底面がソース/ドレインパターンの底面と同一であれば、最下行のワイヤチャンネル12eは、半導体基板と接触して、ワイヤチャンネル12eを通じて半導体基板100内に漏れ電流が流れる。
【0035】
さらに、最上行のワイヤチャンネル、例えば図1Aの14eの上部面は、図1Cに示すように、ソース/ドレインパターン40の上部面と同一であるか、または図1A及び図1Bに示すように、ソース/ドレインパターン40の上部面に比べて低い。最上行内のワイヤチャンネルの上部面は、FETの信頼度を向上させるために、FETの製造工程の間に最上行内にワイヤチャンネル14eの損傷を防止するために、ソース/ドレインパターン40の上部面より低いことが望ましい。
【0036】
ワイヤチャンネル12e、14eの長さC1は、デザインルールなどを考慮して適当なサイズに設定される。ワイヤチャンネルの断面形状及び/またはサイズは、FETの電気的特性、特に電流特性を向上させるために適切に設定されうる。ワイヤチャンネル12e、14eの断面形状は、等方性チャンネルで形成可能な形状であることが望ましい。例えば、本発明の実施形態によるワイヤチャンネルは、実質的に正方形、長方形、楕円形または円形の断面を有する。さらに、各ワイヤチャンネルの断面サイズは、完全に空乏されたチャンネルを形成するために、約30nmより小さい。ここには、例示的なワイヤチャンネルの断面及びサイズを記述したが、本発明のワイヤチャンネルの断面形状及びサイズは、この例示的な形状及びサイズに制限されない。
【0037】
図2は、図1AのA−A´線のワイヤチャンネルの断面形状の多様な例を説明した図面である。図2に示すように、ワイヤチャンネル12e、14eは、実質的に円形、正方形、楕円形または長方形の断面を有する。ワイヤチャンネル12e、14eが実質的に円形の断面を有するとき、あらゆる方向から見られるワイヤチャンネル12e、14eの形状はほぼ同一である。すなわち、所定の電圧がゲート電極に加えられるとき、均一な電場がワイヤチャンネル12e、14e内に形成されうる。実質的に円形の断面を有したワイヤチャンネル12e、14eは、完全に等方性チャンネルとして作用して、実質的に長方形の断面を有したワイヤチャンネルより実質的に円形の断面を有したワイヤチャンネルがさらに多くの電流が流れる。
【0038】
ワイヤチャンネル12e、14eの断面は、所定の電圧がゲート電極に加えられるとき、全体のチャンネルを完全に空乏できるサイズを有することが望ましい。完全空乏型となるワイヤチャンネル12e、14eのサイズC1、C2、C3は、ゲート電圧の大きさ、ゲート絶縁膜の特性と厚さ、及びチャンネルのドーピングレベルによって異なる。例えば、平面トランジスタのように反転層の厚さが約10nm程度となる条件であれば、ワイヤチャンネル12e、14eのサイズC1、C2、C3は、約10ないし40nmが望ましく、30nmより小さい、例えば25nmであることがさらに望ましい。
【0039】
図3Aは、本発明の望ましい実施形態によるFETに対する概略的な斜視図である。図3B、図3C、図3Dは、図3AのX−X´、Y1−Y1´、Y2−Y2´線の概略的な断面図である。
【0040】
図3Aないし図3Dに示すように、FETは、半導体基板100、対応するソース/ドレイン領域142を備える一対のソース/ドレインパターン140、例示的な2列のワイヤチャンネル112e、114e、ゲート絶縁膜182a、及びゲート電極として使われる導電性パターン184を備える。活性パターンを構成する一対のソース/ドレインパターン142及び2列のワイヤチャンネル112e、114eは、前述した活性パターンで説明したものと同一であるので、ここでは詳細な説明は省略する。本発明の実施形態で、ワイヤチャンネル112e、114eの断面は、実質的に円形である。選択的に、ワイヤチャンネル112e、114eの断面は、実質的に楕円形であることがある。
【0041】
半導体基板100は、半導体物質、例えば単結晶Siで形成されうる。例えば、半導体基板100は、バルクSiであるか、またはSOIである。半導体基板100には、素子分離領域(図示せず)が形成されることもあるが、この際、活性パターンは、素子分離領域が形成されていない半導体基板100上に形成される。
【0042】
ソース/ドレインパターン140内に限定されるソース/ドレイン領域142及びワイヤチャンネル112e、114eは、半導体基板100内に限定されるものではなく、半導体基板100上に限定される。ソース/ドレインパターン140は、半導体基板100上に所定の間隔ほど離隔されている。ソース/ドレインパターン140間に置かれたワイヤチャンネル112e、114eは、ソース/ドレイン領域142を電気的に連結する。
【0043】
ゲート絶縁膜182aは、それぞれのワイヤチャンネル112e、114eの外周面上に形成されている。ゲート電極に使われる導電性パターン184は、ワイヤチャンネル112e、114eに垂直方向に延びて、隣接したセルのゲート電極用の導電性パターン184と共にゲートラインを形成して、ワードラインとして役割を行える。
【0044】
ゲート電極用の導電性パターン184は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属のような導電性物質の単一膜やそれらの複合膜で形成されうる。本発明の実施形態では、ゲート電極用の導電性パターン184は、ポリシリコン単一膜で形成した。
【0045】
本発明によるFETで、短絡防止用の絶縁膜182bをさらに提供できる。本発明の実施形態で、図3C及び図3Dに示すように、ゲート電極用の導電性パターン184とソース/ドレインパターン142との間には、導電性パターン184とソース/ドレインパターン140との接触を防止するための短絡防止用の絶縁膜182bをさらに形成できる。短絡防止用の絶縁膜182bは、絶縁物質の単一膜または複合膜で形成されうる。短絡防止用の絶縁膜182bとして使われる絶縁膜には、特別に制限されないが、製造工程の側面で、短絡防止用の絶縁膜182bは、ゲート絶縁膜182aを形成するための熱酸化工程で形成されたSi熱酸化膜で形成するか、またはゲート電極用の導電性パターン184を形成する工程の後続工程である層間絶縁膜を形成する工程で、シリコン酸化膜を蒸着して形成することが望ましい。
【0046】
図4Aは、本発明の望ましい他の実施形態によるFETに対する概略的な斜視図である。図4B、図4C、図4Dは、それぞれ図4AのX−X´、Y1−Y1´、Y2−Y2´線の断面図である。
【0047】
図4Aないし図4Dに示すように、半導体基板200aには、素子分離領域205が形成されている。素子分離領域205は、SiO2のような絶縁物質で形成される。素子分離領域205により取り囲まれている半導体基板200aは、いわゆる活性領域である。
【0048】
半導体基板200aの活性領域には、チャンネル形成防止層270が形成されている。チャンネル形成防止層270は、半導体基板200a内にFETチャンネルの形成を防止する。特に、チャンネル形成防止層270は、ソース/ドレインパターン240の間隔が狭い場合に、短チャンネル効果を誘発する基底トランジスタの動作を防止する。チャンネル形成防止層270は、上部にワイヤチャンネル212d、214dが位置する半導体基板200aの一つの領域に形成されうる。この際、チャンネル形成防止層270は、半導体基板200aの上面から所定の深さを有するように下向き拡張される。
【0049】
チャンネル形成防止層270は、絶縁物質で形成されるか、または望ましくは、キャリアの移動を防止可能に不純物イオンが高濃度でドーピングされた領域である。もし、p型半導体基板200aで、キャリアが電子である場合、チャンネル形成防止層270は、p+ドーピングされた半導体基板200aの一つの領域である。
【0050】
本発明の実施形態において、ソース/ドレイン領域242は、ソース/ドレインパターン240の全体を占める。ソース/ドレイン領域242がソース/ドレインパターン240の全体を占める場合にも、ソース/ドレインパターン240は、単結晶Si、ポリシリコン、金属または金属シリサイドなどの導電性物質で形成されうる。ソース/ドレイン領域242がソース/ドレインパターン240の全体を占めるときには、基底トランジスタが動作する可能性がある。
【0051】
本発明の実施形態によれば、ワイヤチャンネル212d、214dは、断面が実質的に正方形であるか、または長方形であるワイヤ形成であって、従来のような板形のチャンネルではない。本発明の実施形態において、ワイヤチャンネル212d、214dは、図4Bに示すように実質的に正方形の断面を有する。
【0052】
ワイヤチャンネル212d、214dは、断面のサイズが約10ないし30nmと小さいため、完全空乏型のチャンネルである。前述したように、ワイヤチャンネル212d、214dは、2行×2列に配列されている。さらに、上部ワイヤチャンネル214dの上部面は、ソース/ドレインパターン240の上部面よりレベルが低い。
【0053】
本発明の実施形態によれば、ゲート電極用の導電性パターン284は、ポリシリコン膜284a及び金属シリサイド膜284bの複合膜である。ポリシリコン膜284aは、ギャップフィル特性にすぐれ、金属シリサイド膜284bは、抵抗が小さいという長所がある。特に、ギャップフィル特性にすぐれれば、後述するFETの製造を容易にする。したがって、ゲート電極用の導電性パターン284をポリシリコン膜284aと金属シリサイド膜284bとの複合膜で形成すれば、製造しやすいだけでなく、FETの動作速度も速まる。
【0054】
前述したように、本発明の以前及び現在の実施形態によるそれぞれのFETは、図1Aの活性パターンを備えるにもかかわらず、ワイヤチャンネルは2行×2列に配列され、本発明は2行×2列に限定されない。特に、図1B及び図1Cに示す活性パターンも、以前または現在の本発明の実施形態によるFETに適用されうる。
【0055】
前述したように、本発明によるFETは、ソース/ドレイン領域間に互いに離隔されて配列されている複数個のワイヤチャンネルを備える。本発明の一実施形態によれば、ゲート電極がワイヤチャンネルの全外周面を取り囲んでいるGAA構造のFETだけでなく、ワイヤチャンネルの全体が反転される完全空乏型のチャンネルを備えたFETである。また、本発明の他の実施形態によれば、ワイヤチャンネルの断面が板形でない円形または正方形であって等方性チャンネルを備えたFETである。
【0056】
FETの製造方法
本発明の実施形態によるFETの製造方法ついて、図5Aないし図17Dを参照して説明する。特に、図5Aないし図17Dは、本発明の望ましい一実施形態によるFETの製造方法を示す図面であって、図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17Aは、概略的な斜視図であり、図5B、図6B、図7B、図8B、図9B、図10B、図11B、図12B、図13B、図14B、図15B、図16B、図17Bは、それぞれ図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図14A、図15A、図16A、図17AのX−X´線の断面図であり、図5C、図6C、図7C、図8C、図9C、図10C、図11C、図12C、図13C、図17Cは、それぞれ図5A、図6A、図7A、図8A、図9A、図10A、図11A、図12A、図13A、図17AのY1−Y1´線の断面図であり、図12D、図13D、図14C、図15C、図16C、図17Dは、それぞれ図12A、図13A、図14A、図15A、図16A、図17AのY2−Y2´線の断面図である。
【0057】
図5Aないし図5Cに示すように、半導体基板100上にチャンネル形成予備層110を形成する。半導体基板100は、バルクSi基板であるか、またはSOI基板である。半導体基板100は、素子分離領域(図示せず)を備える。素子分離領域は、通常の製造工程、例えばSTI(Shallow Trench Isolation)工程で形成できる。次いで、チャンネル形成予備層110を半導体基板100上に形成する。
【0058】
本発明の実施形態において、チャンネル形成予備層110は、例示的に2行×2列に配列されるように形成する。前記ワイヤチャンネルの配列を有するFETを形成するために、チャンネル形成予備層110は、第1犠牲層112、第2犠牲層113、第2チャンネル層114を半導体基板100上に順次に積層する。図18Aないし図21Cに関連して記載された他の実施形態において、チャンネル形成予備層110は、第3犠牲層(本実施形態では、図示せず)を第2チャンネル層114上に形成できる。図5Aないし図5Cに示すように、チャンネル形成予備層110の最上層がチャンネル層である場合、ワイヤチャンネルの最上面のレベルが、図1Cで説明されたソース/ドレインの上面のレベルと同じFETを製造できる。チャンネル形成予備層110の最上層が犠牲層である場合に、図1A及び図1Bに示すように、ワイヤチャンネルの上面のレベルがソース/ドレインパターンの上面のレベルより低いFETを製造できる。
【0059】
図1Bに示すように、ワイヤチャンネルが1行×2列に配列されているFETを製造するためには、チャンネル形成予備層110として単に第1犠牲層111及び第1チャンネル層112を備える。選択的に、第2犠牲層113を第1チャンネル層112上に追加して形成できる。図1Cに示すように、3行×2列に配列されたワイヤチャンネルのFETを形成するために、チャンネル形成予備層110は、第1犠牲層111、第1チャンネル層112、第2犠牲層113、第2チャンネル層114、第3犠牲層(図18Aの215)及び付加的な第3チャンネル層(図示せず)を備える。他の配列として、第4犠牲層(図示せず)をさらに第3チャンネル層上に形成できる。チャンネル形成予備層の配列を変化させることによって、色々な形態に配列されたワイヤチャンネルを本発明の範囲内に形成できる。
【0060】
第1及び第2犠牲層111、113、第1及び第2チャンネル層112、114は、それぞれの厚さを調節するためにエピタキシャル成長法で形成できる。必要な場合、水素アニーリングを利用して第1及び第2犠牲層111、113を平坦化できる。第1及び第2犠牲層111、113は、第1及び第2チャンネル層112、114に対してエッチング選択比を有する物質膜で形成することが望ましい。さらに、第1及び第2犠牲層111、113は、第1及び第2チャンネル層112、114と類似している格子定数を有することが望ましい。
【0061】
第1及び第2チャンネル層112、114は、エピタキシャルSi、例えば単結晶Siで形成されうる。第1及び第2チャンネル層112、114がエピタキシャルSiで形成される場合、第1及び第2犠牲層111、113は、エピタキシャルSiGeで形成できる。この際、第1及び第2犠牲層111、113、第1及び第2チャンネル層112、114は、インサイチュで連続的に形成することが望ましい。
【0062】
第1及び第2エピタキシャルSiGe層111、113は、分子線エピタキシ方法を利用して形成できる。第1及び第2エピタキシャルSiGe層を成長させるために、SiソースガスとしてSiH4、SiH2Cl2、SiCl4またはSi2H6ガスを使用し、GeソースガスとしてGeH4ガスを使用できる。第1及び第2エピタキシャルSiGe層は、約10ないし30%のGe濃度を有する。第1エピタキシャルSiGe層111は、最下のワイヤチャンネル(図3Aの112e)と半導体基板100との間の所望の間隔を考慮して所定の厚さに形成できる。第2エピタキシャルSiGe層113は、ワイヤチャンネル(図3Aの112e、114e)の所望の間隔を考慮して所定の厚さに形成できる。例えば、第1及び第2エピタキシャルSiGe層111、113は、それぞれ約10〜40nmの厚さを有する。第1及び第2エピタキシャルSiGe層111、113それぞれの厚さは、前記例示された厚さに限定されない。
【0063】
特に、第1及び第2エピタキシャルSiGe層は、約30nmより薄くエピタキシャルに成長させることができる。第1及び第2エピタキシャルSiGe層を、例えばSi0.8Ge0.2のような層でGeの濃度を減少させて30nmより厚く成長させることができるにもかかわらず、約50nm以上の厚さに形成されうるが、このような厚さは、選択的にエッチング選択比を有し難い。さらに、約30nmの臨界厚さより厚い層は、線欠陥を引き起こす。望ましく、約30nmより薄い厚さ、例えば約25nmの厚さに形成されたSi0.7Ge0.3の第1及び第2エピタキシャルSiGe層が使われうる。
【0064】
第1及び第2エピタキシャルSi層112、114は、分子線エピタキシ方法を利用して形成できる。第1及び第2エピタキシャルSi層を形成するために、SiソースガスとしてSiH4、SiH2Cl2、SiCl4またはSi2H6ガスを使用できる。第1及び第2エピタキシャルSi層112、114は、ワイヤチャンネルの断面のサイズを考慮して所定の厚さに形成できる。もし、ワイヤチャンネル(図3Aの112e、114e)の断面の目標高が約10〜30nmの範囲にあれば、第1及び第2エピタキシャルSi層112、114は、約15〜40nm、すなわち目標高より若干厚く形成できる。第1及び第2エピタキシャルSi層112、114が目標高より若干厚く形成される理由は、後述する。しかし、第1及び第2エピタキシャルSi層112、114のそれぞれの厚さは、前記例示された値に限定されない。
【0065】
次いで、チャンネル形成予備層110上にハードマスク層120を形成する。FETを製造する後続工程を考慮して、ハードマスク層120は、チャンネル層、例えばSi層と、犠牲層、例えばSiGe層とを形成する物質及び高いエッチング選択比を有した物質で形成される。これにより、ハードマスク層120は、SiNが使われる。ハードマスク層120は、約100nmまたはそれ以下の厚さに通常的な蒸着方法、例えば化学気相蒸着(Chemical Vapor Deposition:CVD)法、準常圧化学気相蒸着(Sub−Atmospheric CVD:SACVD)法、低圧化学気相蒸着(Low−Pressure CVD:LPCVD)法、プラズマ強化化学気相蒸着(Plasma Enhanced CVD:PECVD)法などの方法を使用して形成できる。
【0066】
ハードマスク層120を形成する前に、バッファ層(図示せず)、例えばSiO2のようなパッド酸化膜をチャンネル形成予備層110とハードマスク層120との間に位置するように、チャンネル形成予備層110上に形成できる。バッファ層は、ハードマスク層120からの応力を減少させる。
【0067】
図6Aないし図6Cに示すように、チャンネル形成予備層110及びハードマスク層120をパターニングして、チャンネル形成予備パターン110a及びマスクパターン120aを形成する。チャンネル形成予備パターン110aは、第1 SiGeパターン111a、第1 Siパターン112a、第2 SiGeパターン113a及び第2 Siパターン114aを備える。チャンネル形成予備パターン110aは、半導体基板100の活性領域に該当するサイズを有する。例えば、チャンネル形成予備パターン110aは、互いに隔離されているそれぞれのセルに該当するサイズを有する。ハードマスクパターン120aは、チャンネル形成予備パターン110aより小さい。特に、ハードマスクパターン120aは、少なくとも図6AのX−X´方向のチャンネル形成予備パターン110aより小さい所定の幅2d1を有する。ハードマスクパターン120aは、また図6Cに示すように、Y−Y´方向のチャンネル形成予備パターン110aより狭い減少した長さd2を有するが、必ずしも小さくする必要はない。X−X´方向への幅の差d1は、第1及び第2エピタキシャルSi層112、114の厚さと同一であるか、または類似していることが望ましいが、その理由は後述する。
【0068】
チャンネル形成予備パターン110a及びハードマスクパターン120aは、次のような方法で形成されうる。まず、通常のフォトリソグラフィ工程を利用してチャンネル形成予備パターン110aのサイズに合うように、チャンネル形成予備層110及びハードマスク層120をパターニングする。例えば、チャンネル形成予備層110をエッチングするときには、フォトレジストパターン(図示せず)またはパターニングされたマスク層120aをエッチングマスクとして使用できる。次いで、等方性エッチング工程を利用して、パターニングされたハードマスク層120を前記幅の差d1ほどさらにエッチングする。ハードマスク層120をSiNで形成する場合に、等方性エッチング工程は、リン酸(H3PO4)を含むエッチング液を使用して行える。等方性エッチング工程の結果、それぞれX−X´及びY−Y´方向でチャンネル形成予備パターン110aより2d1の狭幅を有したハードマスクパターン120aを形成する、
図7Aないし図7Cに示すように、第1絶縁層、例えば厚いモールディング絶縁層を半導体基板100、チャンネル形成予備パターン110a及びハードマスクパターン120a上に蒸着する。次いで、第1絶縁層をハードマスクパターン120aが露出されるまでに、例えば化学的機械的研磨(Chemical Mechanical Polishing:CMP)工程により平坦化する。結果的に、モールドパターン132は、半導体基板100上に形成されたチャンネル形成予備パターン110a及びハードマスクパターン120aを取り囲む。モールドパターン132は、ハードマスクパターン120a、第1及び第2 SiGeパターン111a、113a、第1及び第2 Siパターン112a、114aに対してエッチング選択比が大きい物質であることが望ましい。例えば、ハードマスクパターン120aをSiNで形成する場合に、モールドパターン132はSiO2で形成できる。この場合、モールドパターン132は、ドーピングされていないシリケートガラス(USG)膜、高密度のプラズマ(HDP)酸化膜、プラズマ強化テトラエチルオルソシリケート(PE−TEOS)膜、及びUSG膜、HDP酸化膜、PE−TEOS膜の組み合わせである。
【0069】
図8Aないし図8Cに示すように、モールドパターン132及びハードマスクパターン120aを同時にパターニングして、モールドパターンの一部132b及びマスクパターンの一部120bから構成されたダミーゲートパターン130bを形成する。モールドパターンの他の部分132aは、半導体基板100上に残る。パターニング工程中で、フォトレジストパターンをエッチングマスクとして使用できる。SiN膜及びSiO2膜に対して同一なエッチング率を見られるエッチングガスを使用して、モールドパターン132及びハードマスクパターン120aを同時にエッチングする。しかし、もし、図6Aないし図6Cの工程で、d2の代りにd3の幅を有したハードマスクパターン120aを形成するように、ハードマスク層120がパターニングされれば、図8Aないし図8Cのエッチング工程をそれ以上要求しない。
【0070】
モールドパターン132及びハードマスクパターン120aは、ダミーゲートパターン130bの両側にチャンネル形成予備パターン110aの上面が露出されるまでにエッチングされる。この際、もしバッファ層の一部分が存在すれば、バッファ層の一部分は、チャンネル形成予備パターン110aが露出されるまでに除去される。エッチングの結果により形成されたダミーゲートパターン130bは、X−X´方向に延びたライン形態のパターンである。ダミーゲートパターン130bは、デザインルール及びFETのチャンネル長などを考慮して所定の幅d3を適切に設定できる。
【0071】
図9Aないし図9Cに示すように、半導体基板100が露出されるまでに、ダミーゲートパターン130bにより露出されたチャンネル形成予備パターン110aを異方性ドライエッチングにより除去する。エッチング工程を行うために、ダミーゲートパターン130b及びモールドパターン132aをエッチングマスクとして使用可能に、エッチングガスを選択できる。例えば、SiGeに対するSiのエッチング選択比が1:1を表し、SiO2膜及びSiN膜に対して高いエッチング選択比を有したエッチングガスを使用できる。第1及び第2 Siパターン112a、114a、第1及び第2 SiGeパターン111a、113aは、インサイチュで連続的にエッチングすることが望ましい。エッチング工程の結果、ダミーゲートパターン130bの下部のチャンネル形成予備パターン110bは変化せず、チャンネル形成予備パターン110b及びモールドパターン132aにより定義された一対の第1開口部134が形成される。チャンネル形成予備パターン110の残留部分は、第1及び第2 SiGe層111b、113bの残留部分と第1及び第2 Si層112b、114bの残留部分とを備える。半導体基板100の上部面の一部は、第1開口部134により露出される。エッチング工程を通じて、存在するか、または以前に除去されないバッファ層の付加的な部分をさらに除去できる。
【0072】
図10Aないし図10Cに示すように、第1開口部134にソース/ドレインパターン140を形成する。ソース/ドレインパターン140は、後続工程である残留SiGeパターン(図12Aの111c、113c)の除去工程で使用するエッチング液に対してエッチング選択比が大きい物質を使用して形成する。例えば、ソース/ドレインパターン140は、単結晶Siやポリシリコンで形成できる。選択的に、SiGeに対するエッチング選択比が大きい金属または金属シリサイドのような物質で形成できる。
【0073】
ソース/ドレインパターン140は、Siエピタキシャル層で形成できる。この場合、一対の第1開口部134により露出された半導体基板100上のみにSiエピタキシャル層を選択的に形成するSEG(Selective Epitaxial Growth)法を使用して、単結晶Siで第1開口部134を埋め込む。選択的に、ソース/ドレインパターン140をポリシリコンや金属物質などで形成する場合には、通常的な蒸着工程を使用して第1開口部134を埋め込む。第1開口部134を充填するために、蒸着された単結晶Si層、蒸着されたポリシリコン層または他の類似している層が使われうる。図面では、ソース/ドレインパターン140の上部面が平坦に現れたにもかかわらず、ソース/ドレインパターン140の上部面は、実質的に平坦でない、例えば曲がるか、または波状を有することもある。次いで、蒸着された層は、残留するチャンネル形成予備パターン110bの上面レベルと同じ高さを有したソース/ドレインパターン140を形成するために、エッチバック工程や他の適当な方法でモールドパターン132aの上部面に対して平坦化する。
【0074】
選択的に蒸着された層を平坦化する工程で、場合によってモールドパターン132aの上部面から突出されたソース/ドレインパターン140の上部面を平坦化するためにアニーリングを行える。アニーリングは、H2雰囲気下で、約数分ないし10時間、約600℃ないし約900℃の温度で行え、望ましくは、約1時間、約800℃で行える。
【0075】
図11Aないし図11Cに示すように、第2絶縁層、例えばバッファとして使われた絶縁層をモールドパターン132a、ソース/ドレインパターン140及びダミーゲートパターン130b上に厚く蒸着する。次いで、第2絶縁層を、例えばCMPなどを利用してダミーゲートパターン130bが露出されるまでに平坦化する。結果的に、ダミーゲートパターン130bを取り囲むバッファ層パターン150が、モールドパターン132a及びソース/ドレインパターン140上に形成される。バッファ層パターン150は、モールドパターン132aと同じ物質で形成されることが望ましい。もし、ハードマスクパターン120aがSiNで形成されたとすれば、バッファ層パターン150はSiNで形成する。また、バッファ層パターン150は、ギャップフィル特性にすぐれたHDP酸化膜などで形成できる。
【0076】
図12Aないし図12Dに示すように、ダミーゲートパターン130b中からハードマスクパターン120bのみを除去する。ハードマスクパターン120がSiNで形成された場合に、リン酸を含むエッチング液によるリン酸ストリップ方式で残留するハードマスクパターン120bを除去できる。その結果、チャンネル形成予備パターン(図11B及び図11Cの110)の上面が露出され、ハードマストパターン120が占める空間には、ダミーゲートパターン130bのモールドパターン132b及びバッファ層パターン150から取り囲まれたグルーヴ161が形成される。
【0077】
次いで、グルーヴ161を通じて露出されたチャンネル形成予備パターン110bを異方性エッチングする。この際、ダミーゲートパターン130bのモールドパターン132b及びバッファ層パターン150をエッチングマスクとして使用可能に、エッチングガスを適切に選択できる。例えば、SiGeに対するSiのエッチング選択比が1:1を表し、SiO2膜に対して高いエッチング選択比を有したエッチングガスを使用できる。第1及び第2 Siパターン112a、114a、第1及び第2 SiGeパターン111a、113aは、インサイチュで連続的にエッチングすることが望ましい。結果的に、ダミーゲートパターン130bの下部のチャンネル形成予備パターン110bは変化せずに残留し、グルーヴ161が拡張された第2開口部162が、残留するチャンネル形成予備パターン110c及びソース/ドレインパターン140により限定された空間に形成される。残留するチャンネル形成予備パターン110cは、残留する第1及び第2 SiGe層111c、113c、残留する第1及び第2 Si層112c、114cを備える。半導体基板100の上部面は、第2開口部162を通じて露出される。
【0078】
図13Aないし図13Dに示すように、場合によってチャンネル形成防止層170を半導体基板100上に形成できる。チャンネル形成防止層170は、任意的な構成要素であるため、図13Aないし図13Dに説明される工程も任意的である。チャンネル形成防止層170は、グルーヴ161及び第2開口部162を通じて露出された半導体基板100にp+イオン注入により形成できる。ダミーゲートパターン130bのモールドパターン132b及びバッファ層パターン150をイオン注入マスクとして使用できる。
【0079】
動作中に、チャンネル形成防止層170は、基底トランジスタの動作を防止する。これにより、半導体基板100と同一な導電型のイオンを注入してチャンネル形成防止層170を形成することが望ましい。例えば、半導体基板100がp+導電型物質で形成されたとすれば、ボロン(B)とインジウム(In)のような3B族を半導体基板100の露出された部分にイオン注入できる。
【0080】
チャンネル形成防止層170は、グルーヴ161及び第2開口部162に露出された半導体基板100の領域だけでなく、残留するチャンネル形成予備パターン110cの下部の半導体基板100の領域にも形成することが望ましい。チャンネル形成予備パターン110cの下部にチャンネル形成防止層170を形成するために、図13Bのように、イオン注入工程時に所定の傾斜角を維持しつつイオンを注入できる。選択的に、後続の熱処理工程の温度を適切に制御して、イオン注入領域を側方向に所定の長さほど拡張させることができる。
【0081】
図14Aないし図14Cに示すように、バッファ層パターン150、すなわち第2絶縁膜、及びモールドパターン132a、132b、すなわち第1絶縁膜を選択的に除去する。エッチング工程で、Si及び/またはSiGeに対してエッチング選択比の大きいSiO2膜エッチングガスまたはエッチング液を使用できる。その結果、チャンネル形成予備パターン(図6Aの110a)が形成されていない半導体基板100の領域が露出される。
【0082】
次いで、チャンネル形成予備パターン110cの第1及び第2犠牲層パターン111c、113cを除去する。第1及び第2犠牲層パターン111c、113cを除去した後、チャンネル層パターン112c、114c間及びチャンネル層112cと半導体基板100との間には、ウィンドウ116が形成される。ウィンドウ116は、第2開口部162を露出させる。ウィンドウ116を形成した後、半導体基板100上には、一対のソース/ドレインパターン140、及びその間に互いに離隔されるように配列されている2行×2列のチャンネル層パターン112c、114cのみが残る。
【0083】
半導体基板100上のソース/ドレインパターン140間に残留するチャンネル層パターン112c、114cは、ワイヤ状である。特に、ウィンドウ116を形成した後、チャンネル層パターン112c、114cは、実質的に長方形の断面形状を有する。さらに、チャンネル層パターン112c、114cの断面の高さは、図5Aのチャンネル層112、114の厚さに対応する。断面の長さは、図6Aの幅d1に対応する。したがって、チャンネルに等方性電位が形成されるためには、図6Aの幅d1がチャンネル層パターン(図5Aの112、114)の厚さとほぼ同一であるか、または類似していることが望ましい。
【0084】
第1及び第2犠牲層パターン111c、113cの除去は、ウェットエッチングまたは化学的ドライエッチングで除去できる。この際、半導体基板100及び残留するチャンネル層パターン112c、114cに対する犠牲層パターン111c、113cのエッチング選択比が30以上となる条件でエッチングすることが望ましい。例えば、半導体基板100、チャンネル層パターン112c、114C及び犠牲層パターン111c、113cがそれぞれSi、エピタキシャルSi及びエピタキシャルSiGeで形成された場合に、過酸化水素(H2O2)、フッ化水素(HF)及び酢酸(CH3COOH)を含む混合液、水酸化アンモニウム(NH4OH)、H2O2及び脱イオン水(H2O)を含む混合液、または過酢酸を含むエッチング液などを使用できる。
【0085】
第1及び第2犠牲層パターン111c、113cは、化学的ドライエッチングを使用することよりウェットエッチングを使用することがより望ましい。さらに、分当り数百Åのエッチング率を有するウェットエッチング液を使用すれば、エッチング時間を非常に減らすことができる。分当り数百Åのエッチング率を有するエッチング液は、後述するように、NH4OH、H2O2、H2Oを含む混合液を使用することが望ましい。例えば、NH4OH、H2O2、H2Oの混合比率が1:5:1である標準洗浄液(SC−1)を使用するか、またはH2Oの比率を増加させて前記混合比率を1:5:20として使用することもできる。このような混合液は、40ないし75℃で加熱して使用する場合にSiGe層の除去効果にすぐれる。
【0086】
アンモニア、H2O2、H2Oの混合液による第1及び第2 SiGeパターン111c、113cのエッチング過程を見れば、第1工程は、H2O2による表面酸化膜の形成である。H2O2は、H2OとOとに分解されて強い酸化力を有するため、SiとGeとを急速に酸化させる。
【0087】
第2工程で、アンモニアは、H2O内でNH4+イオンとOH−イオンとに解離される。OH−イオンは、第1 SiGeパターン111c、113cのSi酸化物及びGe酸化物を第1及び第2 SiGeパターン111c、113cの表面から剥離させる。OH−イオンによるリフトオフに該当する第2工程である。
【0088】
第3工程では、剥離されたSi酸化物及びGe酸化物のSiGeパターン111c、113cへの再吸着を防止するために、それぞれの表面にOH−イオンが吸着されて静電気的な反発力を与える。これがOH−イオンによるターミネーションである。
【0089】
H2O2は、酸性溶液であるので、H2O2に対するアンモニアの混合比によってpHを変化させる。H2O2とアンモニアとの混合比率によって、すなわちpH変化によってSiとGeとのエッチング量が異なって表れるので、Siピッティングを防止しつつ適切なエッチング率を有する混合比率を使用する。70℃のような高温で使用する場合、NH3蒸気の蒸発速度が速まるので、アンモニアの追加供給が必要である。
【0090】
前述したエッチング工程の第1工程である酸化工程で、Geは、Siより速く酸化され、結局速くエッチングされる。しかし、GeとSiとが混合されているSiGe膜は、Geが速くエッチングされ、残っているSi−Ge膜は不安定な状態となる。これにより、Siがエッチング液により容易に攻撃される。したがって、SiGe犠牲層パターン111c、113cのエッチング率は、Si単一物質で構成されたチャンネル層パターン112c、114cのエッチング率に比べて高くなる。
【0091】
図15Aないし図15Cに示すように、上部にソース/ドレインパターン140及び複数のチャンネル層パターン112c、114cが形成された半導体基板100を1次アニーリングする。1次アニーリング工程は、チャンネル層パターン112d、114dの断面を実質的に円形にするためのものであって、任意的な工程である。さらに具体的に、前述したように、チャンネル層パターン112d、114d、すなわちワイヤチャンネルの断面が四角形である場合より円形またはこれに近い楕円形である場合に、チャンネルにさらに理想的な等方性電位が形成されうる。特に、四角形のワイヤチャンネルは、単一方向に電場を提供する一方、実質的に円形のワイヤチャンネルは、あらゆる方向に電場を形成する。したがって、1次アニーリング工程を行うことが望ましい。
【0092】
1次アニーリング工程は、ワイヤチャンネル112d、114dの断面が円形となる適切な温度で実施することが望ましい。例えば、H2雰囲気でアニーリングを実施する場合には、約600ないし1200℃の温度で、数分〜10時間行うことが望ましく、Ar雰囲気でアニーリングを実施する場合には、約900ないし1200℃の温度で、数分〜10時間行うことが望ましい。選択的に、前記アニーリングは、エネルギー密度によって数秒間レーザーアニーリングを行える。1次アニーリング工程により、ワイヤチャンネル112d、114dの断面のサイズが若干減少できる。しかし、その減少の幅は、ほぼ無視できる程度に非常に小さい。
【0093】
図16Aないし図16Cに示すように、1次アニーリング工程が完了した後の結果物上に2次アニーリング工程を行う。2次アニーリング工程は、ワイヤチャンネル112d、114dのそれぞれを取り囲むゲート絶縁膜182aを形成するために、前記結果物を酸素またはオゾン雰囲気で行う。酸素などの雰囲気でアニーリングすれば、表面に露出されたSiが消耗されつつ、その表面にSiO2膜182a、182b、182cが形成される。2次アニーリング工程の結果、ワイヤチャンネル112e、114eの直径が消耗されるSiの厚さほど小さくなる。したがって、図5Aの工程で蒸着するチャンネル層112、114の厚さと図6Aの工程で設定される幅の差d1とは、このように消耗されるSiの厚さを考慮することが望ましい。
【0094】
2次アニーリング工程の温度及びアニーリング時間は、形成しようとするゲート絶縁膜182aの厚さによって異なる。例えば、ゲート絶縁膜182aが約50ないし100Åの厚さとなるように、適切な時間及び温度で2次アニーリング工程を行える。前記2次アニーリング工程の結果、半導体基板100及びソース/ドレインパターン140aの表面にも、SiO2膜182b、182cがさらに形成されうる。SiO2膜182bは、短絡防止用の絶縁層を形成する。
【0095】
図17Aないし図17Dに示すように、ソース/ドレインパターン140a間にゲート電極用の導電体パターン184を形成する。ゲート電極用の導電体パターン184は、ポリシリコン膜の単一膜や、またはポリシリコン膜とそれより比抵抗の小さい導電性物質との複合膜で形成できる。さらに具体的に、少なくともワイヤチャンネル112e、114eが介在されているソース/ドレインパターン140a間の空間は、ポリシリコンを蒸着することが望ましい。なぜなら、ソース/ドレインパターン140aとその間に配列されているワイヤチャンネル112e、114eとの間の空間、すなわち第2開口部162及びウィンドウ116は、そのサイズが非常に小さいため、ギャップフィル特性にすぐれたポリシリコンを使用すれば、第2開口部162及びウィンドウ116をよく埋め込むことができるからである。
【0096】
図17Aに示すように、ゲート電極用の導電体パターン184は、X−X´方向に延びたライン形態に形成できる。そして、ゲート電極用の導電体パターン184とソース/ドレインパターン140aとの間には、短絡防止用の絶縁層182bがさらに介在されうる。短絡防止用の絶縁層182bは、FETのゲート電極とソース/ドレインとの短絡を防止する役割を行う。短絡防止用の絶縁層182bは、前述したゲート絶縁膜182aの形成工程で同時に形成されたSi熱酸化膜であるか、または後続工程である層間絶縁層の形成工程で蒸着されるSiO2膜(図示せず)である。
【0097】
選択的に、短絡防止用の絶縁層182bは、Si熱酸化膜と層間絶縁膜との複合膜であることがある。
【0098】
図示していないが、ソース/ドレインパターン140aにイオン注入工程を実施して、ソース/ドレイン領域(図3C及び図3Dの142)を限定する。例えば、ソース/ドレインパターン140aをSiエピタキシャル層に形成した場合には、イオン注入工程は必須的である。しかし、ソース/ドレインパターン140aを導電性物質で形成した場合には、別途にイオン注入工程を実施する必要がない。イオン注入工程の工程レシピーを適切に調節することによって、ソース/ドレイン領域142の低面のレベルを調節し、かつ/または垂直方向へのドーピングプロファイルを均一にする。このような観点で、前述したギャップは、半導体基板100とソース/ドレイン領域142との間に提供される。前記のイオン注入工程では、ゲート電極用の導電体パターン184をマスクとして使用できる。工程の結果、図17Aないし図17Dに示したFETが形成される。
【0099】
図18Aないし図21Cは、本発明の望ましい他の実施形態によるFETの製造方法を説明するための図面である。図18A、図19A、図20A、図21Aは、斜視図であり、図18B、図19B、図20B、図21Bは、各斜視図のX−X´線の断面図であり、図18C、図19C、図20C、図21Cは、各斜視図のY1−Y1´線の断面図である。
【0100】
本実施形態では、前述した実施形態による製造方法との差異点を中心に説明する。
【0101】
まず、図18Aないし図18Cに示すように、半導体基板200上にチャンネル形成予備層210及びハードマスク層220を順次に形成する。本発明の実施形態において、チャンネル形成予備層210は、半導体基板200上に積層された第1犠牲層211、第1チャンネル層212、第2犠牲層213、第2チャンネル層214及び第3犠牲層215を備える。本実施形態では、チャンネル形成予備層210が第1及び第2チャンネル層212、214を備えるので、2行のワイヤチャンネルを製造するためのことであるという点で第1実施形態と同一である。しかし、チャンネル形成予備層210が第3犠牲層215をさらに備えるので、最上行のワイヤチャンネルの上面レベルがソース/ドレインパターンの上面レベルより低い。
【0102】
図19Aないし図19Cに示すように、フォトリソグラフィ工程を利用してハードマスク層220、チャンネル形成予備層210及び半導体基板200を順次にパターニングすることにより、トレンチ形成ハードマスク220a、チャンネル形成予備パターン210a及び半導体基板200aを形成する。チャンネル形成予備パターン210aは、第1犠牲層パターン211a、第1チャンネル層パターン212a、第2犠牲層パターン213a、第2チャンネル層パターン214a及び第3犠牲層パターン215aを備える。このようなパターンは、さらにトレンチ202を形成する。
【0103】
前記パターニング工程は、次のような順序で進められる。まず、ハードマスク層220上にトレンチ202を限定するフォトレジストパターン(図示せず)を形成する。次いで、前記フォトレジストパターンをエッチングマスクとして使用してハードマスク層220をエッチングすることによって、トレンチ形成ハードマスク220aを形成する。次いで、フォトレジストパターンを除去する。トレンチ形成ハードマスク220aをエッチングマスクとして使用して、チャンネル形成予備層210及び半導体基板200を順次にエッチングする。その結果、チャンネル形成予備パターン210aとトレンチ202とを備えた半導体基板200aが形成される。
【0104】
図20Aないし図20Cに示すように、トレンチ形成ハードマスク220aをパターニングして、マスクパターン220bを形成する。前述したように、マスクパターン220bは、少なくともX−X´方向の両側にチャンネル形成予備パターン210aのエッジの上面を露出させるようにパターニングする。トレンチ形成ハードマスク220aのサイズ及び厚さは、前記等方性エッチング工程を行うことにより、所定のサイズほどリセスさせることができる。
【0105】
図21Aないし図21Cに示すように、図20Aないし図20Cの結果物の全面にHDP酸化膜のようなギャップフィル特性にすぐれた絶縁物質を埋め込んだ後、マスクパターン220bが露出されるまでに平坦化する。その結果、半導体基板200aには、トレンチ202を埋め込む素子分離膜205が形成され、素子分離膜205上には、チャンネル形成予備パターン210a及びマスクパターン220bを取り囲むモールドパターン232が形成される。
【0106】
以後には、前述した実施形態によるFETの製造方法とほぼ同一に進めて、図4Aないし図4Dに示すようなFETを製造できる。図4Aないし図4Dに示したワイヤチャンネル212d、214dの断面形状は四角形であるので、ワイヤチャンネル212d、214dの断面を円形にするための第1アニーリング工程は行う必要がない。
【0107】
本実施形態によれば、トレンチ形成ハードマスク220a及びチャンネル形成予備パターン210aは、同時に形成され、素子分離膜205及びモールドパターン232は、同時に形成されうる。したがって、本発明の実施形態によるFETの製造方法は、工程を単純化できるという長所がある。
【0108】
さらに、本実施形態によれば、残留するモールドパターン及びバッファパターンを除去する工程(前述した製造方法の図14Aないし図14Cに対応する工程)で、第3犠牲層パターン215aがその下部の第2チャンネル層パターン214aを保護するマスクの役割を行う。したがって、第2チャンネル層パターン214a、すなわちワイヤチャンネル(図4Aないし図4の214d)の上部行の損傷を防止できるので、信頼度の高いFETを製造できる。
【0109】
以上、本発明は、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想の範囲内で当業者により多様な変形が可能である。
【産業上の利用可能性】
【0110】
本発明は、半導体メモリ素子の製造産業に利用され、特にDRAM及び不揮発性メモリ素子の製造産業に適用可能である。
【符号の説明】
【0111】
100 半導体基板、
112e,114e ワイヤチャンネル、
140 ソース/ドレインパターン。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に形成されたソース及びドレイン領域と、
前記ソース及びドレイン領域と電気的に連結され、単結晶で形成され、2列及び少なくとも1行で配列された複数個のワイヤチャンネルと、
前記複数個のワイヤチャンネルのそれぞれを取り囲むゲート絶縁膜と、
それぞれの前記複数個のワイヤチャンネル及び前記ゲート絶縁膜を取り囲むゲート電極と、
を備えることを特徴とする電界効果トランジスタ。
【請求項2】
前記半導体基板は、単結晶シリコンまたはシリコン−オン−絶縁膜(SOI)であることを特徴とする請求項1に記載の電界効果トランジスタ。
【請求項3】
前記ソース及びドレイン領域は、単結晶シリコン、ポリシリコン及び金属シリサイドからなるグループから選択された一つの物質から形成されることを特徴とする請求項1または2に記載の電界効果トランジスタ。
【請求項4】
前記複数個のワイヤチャンネルのそれぞれは、実質的に正方形の断面形状を有することを特徴とする請求項1〜3のいずれか1項に記載の電界効果トランジスタ。
【請求項5】
前記複数個のワイヤチャンネルのそれぞれの厚さは、約30nmより薄いことを特徴とする請求項4に記載の電界効果トランジスタ。
【請求項6】
前記複数個のワイヤチャンネルのそれぞれは、実質的に円形の断面形状を有することを特徴とする請求項1〜3のいずれか1項に記載の電界効果トランジスタ。
【請求項7】
前記複数個のワイヤチャンネルのそれぞれは、約30nmより小径であることを特徴とする請求項6に記載の電界効果トランジスタ。
【請求項8】
前記ソース及びドレイン領域間の前記半導体基板の上部に、基底トランジスタの動作を防止するチャンネル形成防止層をさらに備えることを特徴とする請求項1〜7のいずれか1項に記載の電界効果トランジスタ。
【請求項9】
前記チャンネル形成防止層は、絶縁物質または不純物を半導体基板にドーピングして形成することを特徴とする請求項8に記載の電界効果トランジスタ。
【請求項10】
前記ソース及びドレイン領域と前記ゲート電極との間に、前記ソース及びドレイン領域と前記ゲート電極との間の短絡を防止する短絡防止用の絶縁膜をさらに備えることを特徴とする請求項1〜9のいずれか1項に記載の電界効果トランジスタ。
【請求項11】
前記短絡防止用の絶縁膜は、シリコン熱酸化膜またはシリコン酸化膜から形成されることを特徴とする請求項10に記載の電界効果トランジスタ。
【請求項12】
前記ソース及びドレイン領域は、所定の距離ほど前記半導体基板から分離されることを特徴とする請求項1〜11のいずれか1項に記載の電界効果トランジスタ。
【請求項13】
前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面と同じレベルをなすことを特徴とする請求項1〜12のいずれか1項に記載の電界効果トランジスタ。
【請求項14】
前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面より低いことを特徴とする請求項1〜12のいずれか1項に記載の電界効果トランジスタ。
【請求項15】
前記ゲート絶縁膜は、シリコン熱酸化膜であることを特徴とする請求項1〜14のいずれか1項に記載の電界効果トランジスタ。
【請求項16】
前記ゲート絶縁膜の厚さは、約50〜100Åであることを特徴とする請求項1〜15のいずれか1項に記載の電界効果トランジスタ。
【請求項17】
前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物がドーピングされたポリシリコンから形成された単一膜であることを特徴とする請求項1〜16のいずれか1項に記載の電界効果トランジスタ。
【請求項18】
前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物の少なくとも2層以上に形成された複合膜であることを特徴とする請求項1〜16のいずれか1項に記載の電界効果トランジスタ。
【請求項19】
半導体基板上に順次に積層された犠牲層、及び単結晶シリコンから形成されたチャンネル層を備えるチャンネル形成予備層を形成する工程と、
前記チャンネル形成予備層上にハードマスク層を形成する工程と、
前記半導体基板の活性領域を定義するために、前記チャンネル形成予備層と前記ハードマスク層とをパターニングする工程と、
前記チャンネル形成予備層の端部を露出させるように、前記ハードマスク層の幅を狭めるために前記ハードマスク層をパターニングする工程と、
前記半導体基板上に、前記狭くなったハードマスク層及び前記チャンネル形成予備層を覆うための第1絶縁膜を形成した後、前記狭くなったハードマスク層が露出されるように前記第1絶縁膜を平坦化する工程と、
前記チャンネル形成予備層の一部を露出させてダミーゲートパターンを形成するように、前記狭くなったハードマスク層の一部を除去するために、前記狭くなったハードマスク層の一部と前記第1絶縁膜とをパターニングする工程と、
前記半導体基板を露出させるように、前記ダミーゲートパターンに隣接する前記チャンネル形成予備層の一部が露出されるように選択的にエッチングする工程と、
前記チャンネル形成予備層に隣接するソース及びドレインパターンを形成するために、前記露出された半導体基板上にエピタキシャル層を選択的に成長させる工程と、
前記ソース及びドレインパターンと前記ダミーゲートとを備える前記半導体基板上に第2絶縁膜を形成した後、前記ダミーゲートパターンが露出されるように前記第2絶縁膜を平坦化する工程と、
前記チャンネル形成予備層の一部を露出させるように、前記残留されたハードマスク層を除去するために、前記残留されたハードマスク層を選択的にエッチングした後、前記半導体基板を露出させるように、前記チャンネル形成予備層の露出された一部をエッチングする工程と、
前記半導体基板上に残留する前記チャンネル形成予備層の側壁が露出されるように、前記第1絶縁膜の上部と前記第2絶縁膜とを除去する工程と、
前記チャンネル層から単結晶の複数個のワイヤチャンネルを形成するように、前記犠牲層を除去するために、前記チャンネル形成予備層を選択的にエッチングする工程と、
前記複数個のワイヤチャンネルのそれぞれを取り囲むために、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記複数個のワイヤチャンネルのそれぞれを取り囲むゲートを形成するために、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項1】
半導体基板と、
前記半導体基板上に形成されたソース及びドレイン領域と、
前記ソース及びドレイン領域と電気的に連結され、単結晶で形成され、2列及び少なくとも1行で配列された複数個のワイヤチャンネルと、
前記複数個のワイヤチャンネルのそれぞれを取り囲むゲート絶縁膜と、
それぞれの前記複数個のワイヤチャンネル及び前記ゲート絶縁膜を取り囲むゲート電極と、
を備えることを特徴とする電界効果トランジスタ。
【請求項2】
前記半導体基板は、単結晶シリコンまたはシリコン−オン−絶縁膜(SOI)であることを特徴とする請求項1に記載の電界効果トランジスタ。
【請求項3】
前記ソース及びドレイン領域は、単結晶シリコン、ポリシリコン及び金属シリサイドからなるグループから選択された一つの物質から形成されることを特徴とする請求項1または2に記載の電界効果トランジスタ。
【請求項4】
前記複数個のワイヤチャンネルのそれぞれは、実質的に正方形の断面形状を有することを特徴とする請求項1〜3のいずれか1項に記載の電界効果トランジスタ。
【請求項5】
前記複数個のワイヤチャンネルのそれぞれの厚さは、約30nmより薄いことを特徴とする請求項4に記載の電界効果トランジスタ。
【請求項6】
前記複数個のワイヤチャンネルのそれぞれは、実質的に円形の断面形状を有することを特徴とする請求項1〜3のいずれか1項に記載の電界効果トランジスタ。
【請求項7】
前記複数個のワイヤチャンネルのそれぞれは、約30nmより小径であることを特徴とする請求項6に記載の電界効果トランジスタ。
【請求項8】
前記ソース及びドレイン領域間の前記半導体基板の上部に、基底トランジスタの動作を防止するチャンネル形成防止層をさらに備えることを特徴とする請求項1〜7のいずれか1項に記載の電界効果トランジスタ。
【請求項9】
前記チャンネル形成防止層は、絶縁物質または不純物を半導体基板にドーピングして形成することを特徴とする請求項8に記載の電界効果トランジスタ。
【請求項10】
前記ソース及びドレイン領域と前記ゲート電極との間に、前記ソース及びドレイン領域と前記ゲート電極との間の短絡を防止する短絡防止用の絶縁膜をさらに備えることを特徴とする請求項1〜9のいずれか1項に記載の電界効果トランジスタ。
【請求項11】
前記短絡防止用の絶縁膜は、シリコン熱酸化膜またはシリコン酸化膜から形成されることを特徴とする請求項10に記載の電界効果トランジスタ。
【請求項12】
前記ソース及びドレイン領域は、所定の距離ほど前記半導体基板から分離されることを特徴とする請求項1〜11のいずれか1項に記載の電界効果トランジスタ。
【請求項13】
前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面と同じレベルをなすことを特徴とする請求項1〜12のいずれか1項に記載の電界効果トランジスタ。
【請求項14】
前記ワイヤチャンネルの最上行の上部面は、前記ソース及びドレイン領域の上部面より低いことを特徴とする請求項1〜12のいずれか1項に記載の電界効果トランジスタ。
【請求項15】
前記ゲート絶縁膜は、シリコン熱酸化膜であることを特徴とする請求項1〜14のいずれか1項に記載の電界効果トランジスタ。
【請求項16】
前記ゲート絶縁膜の厚さは、約50〜100Åであることを特徴とする請求項1〜15のいずれか1項に記載の電界効果トランジスタ。
【請求項17】
前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物がドーピングされたポリシリコンから形成された単一膜であることを特徴とする請求項1〜16のいずれか1項に記載の電界効果トランジスタ。
【請求項18】
前記ゲート電極は、不純物がドーピングされたポリシリコン、金属シリサイドまたは金属不純物の少なくとも2層以上に形成された複合膜であることを特徴とする請求項1〜16のいずれか1項に記載の電界効果トランジスタ。
【請求項19】
半導体基板上に順次に積層された犠牲層、及び単結晶シリコンから形成されたチャンネル層を備えるチャンネル形成予備層を形成する工程と、
前記チャンネル形成予備層上にハードマスク層を形成する工程と、
前記半導体基板の活性領域を定義するために、前記チャンネル形成予備層と前記ハードマスク層とをパターニングする工程と、
前記チャンネル形成予備層の端部を露出させるように、前記ハードマスク層の幅を狭めるために前記ハードマスク層をパターニングする工程と、
前記半導体基板上に、前記狭くなったハードマスク層及び前記チャンネル形成予備層を覆うための第1絶縁膜を形成した後、前記狭くなったハードマスク層が露出されるように前記第1絶縁膜を平坦化する工程と、
前記チャンネル形成予備層の一部を露出させてダミーゲートパターンを形成するように、前記狭くなったハードマスク層の一部を除去するために、前記狭くなったハードマスク層の一部と前記第1絶縁膜とをパターニングする工程と、
前記半導体基板を露出させるように、前記ダミーゲートパターンに隣接する前記チャンネル形成予備層の一部が露出されるように選択的にエッチングする工程と、
前記チャンネル形成予備層に隣接するソース及びドレインパターンを形成するために、前記露出された半導体基板上にエピタキシャル層を選択的に成長させる工程と、
前記ソース及びドレインパターンと前記ダミーゲートとを備える前記半導体基板上に第2絶縁膜を形成した後、前記ダミーゲートパターンが露出されるように前記第2絶縁膜を平坦化する工程と、
前記チャンネル形成予備層の一部を露出させるように、前記残留されたハードマスク層を除去するために、前記残留されたハードマスク層を選択的にエッチングした後、前記半導体基板を露出させるように、前記チャンネル形成予備層の露出された一部をエッチングする工程と、
前記半導体基板上に残留する前記チャンネル形成予備層の側壁が露出されるように、前記第1絶縁膜の上部と前記第2絶縁膜とを除去する工程と、
前記チャンネル層から単結晶の複数個のワイヤチャンネルを形成するように、前記犠牲層を除去するために、前記チャンネル形成予備層を選択的にエッチングする工程と、
前記複数個のワイヤチャンネルのそれぞれを取り囲むために、前記半導体基板上にゲート絶縁膜を形成する工程と、
前記複数個のワイヤチャンネルのそれぞれを取り囲むゲートを形成するために、前記ゲート絶縁膜上にゲート電極を形成する工程と、を含むことを特徴とする電界効果トランジスタの製造方法。
【図1A】
【図1B】
【図1C】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図12D】
【図13A】
【図13B】
【図13C】
【図13D】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図17A】
【図17B】
【図17C】
【図17D】
【図18A】
【図18B】
【図18C】
【図19A】
【図19B】
【図19C】
【図20A】
【図20B】
【図20C】
【図21A】
【図21B】
【図21C】
【図1D】
【図1B】
【図1C】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図12D】
【図13A】
【図13B】
【図13C】
【図13D】
【図14A】
【図14B】
【図14C】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図17A】
【図17B】
【図17C】
【図17D】
【図18A】
【図18B】
【図18C】
【図19A】
【図19B】
【図19C】
【図20A】
【図20B】
【図20C】
【図21A】
【図21B】
【図21C】
【図1D】
【公開番号】特開2012−212913(P2012−212913A)
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願番号】特願2012−139099(P2012−139099)
【出願日】平成24年6月20日(2012.6.20)
【分割の表示】特願2005−259238(P2005−259238)の分割
【原出願日】平成17年9月7日(2005.9.7)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願日】平成24年6月20日(2012.6.20)
【分割の表示】特願2005−259238(P2005−259238)の分割
【原出願日】平成17年9月7日(2005.9.7)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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