絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および集積回路
【課題】広いレンジのゲート長には適用可能な、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および当該シミュレーション方法によって設計された集積回路を提供する。
【解決手段】ボディコンタクト１４２を有するＳＯＩ絶縁ゲート電界効果トランジスタ10のソース電流またはドレイン電流を、ゲート−ボディオーバラップ領域１６０の電流を余剰のゲート幅に流れる電流として考慮に入れて求める際に、余剰のゲート幅のゲート長依存性を考慮にいれてソース電流またはドレイン電流をシミュレーションする。
【解決手段】ボディコンタクト１４２を有するＳＯＩ絶縁ゲート電界効果トランジスタ10のソース電流またはドレイン電流を、ゲート−ボディオーバラップ領域１６０の電流を余剰のゲート幅に流れる電流として考慮に入れて求める際に、余剰のゲート幅のゲート長依存性を考慮にいれてソース電流またはドレイン電流をシミュレーションする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および集積回路に関し、特に、ボディコンタクトを有するＳＯＩ(Silicon on Insulator) 絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のシミュレーション方法、シミュレーション装置および集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の設計において、実際に動作可能な回路を実現するためには、高精度な回路シミュレーション方法および回路シミュレーション装置が必須である。回路シミュレーション装置においては、半導体集積回路の構成要素の振る舞いは数式でモデル化されている。一般に、絶縁ゲート電界効果型トランジスタ（ＩＧＦＥＴ）のモデルとしては、ＣＭＣ(Compact Model Council)で推奨されているＢＳＩＭ３、ＢＳＩＭ４があり、特にＳＯＩのモデルではＢＳＩＭＳＯＩがある。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】BSIMSOIv4.4 MOSFET MODEL User‘s Manual
【非特許文献２】K. Terada and H. Muta, Jpn. J. Appl. Phys., vol. 18, pp. 953-959, 1979
【非特許文献３】BSIM3v3.3.0 MOSFET Model User’s Manual
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＯＩのＩＧＦＥＴでは、酸化膜等の絶縁層上に半導体層が形成され、この半導体層を素子分離用絶縁膜によって素子分離した領域にＩＧＦＥＴを形成している。この半導体層（ボディ）は絶縁膜に囲まれており、フローティングの状態にあるので、その電位（ボディ電位）が不安定になる現象（基板浮遊効果）が課題であり、これを抑制する手段としてボディコンタクトが採用される。そしてボディコンタクトを採用すると、ボディコンタクトとチャネル領域の間にもゲート電極が形成されるために、実効的なチャネル幅が変化し、ＩＶ特性に多大に影響することが非特許文献１（２０頁参照）で指摘され、モデル化されている。
【０００５】
しかしながら、非特許文献１に記載されたモデル式では、実効的なチャネル幅の変化の物理に基づく抽出方法が示されておらず、実効的なチャネル幅の変化を表すのに、単なるフィッティングパラメータ、すなわち固定値を使用している。しかしながら、チャネル幅の変化はゲート長に依存するので、広いレンジのゲート長には適用できないという問題点があった。
【０００６】
従って、本発明の主な目的は、広いレンジのゲート長には適用可能な、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および当該シミュレーション方法によって設計された集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、ボディコンタクトを有するＳＯＩ絶縁ゲート電界効果トランジスタのシミュレーション方法であって、前記トランジスタのソース電流またはドレイン電流を、ゲート−ボディオーバラップ領域の電流を余剰のゲート幅に流れる電流として考慮に入れて求める際に、前記余剰のゲート幅のゲート長依存性を考慮にいれることを特徴とするシミュレーション方法が提供される。
【０００８】
また、本発明によれば、上記シミュレーション方法に従ってＳＯＩ絶縁ゲート電界効果トランジスタのドレイン電流またはソース電流を計算する計算手段を備えた集積回路のシミュレーション装置が提供される。
【０００９】
また、本発明によれば、上記シミュレーション方法を用いて設計された少なくとも１つのＳＯＩ絶縁ゲート電界トランジスタを含む集積回路が提供される。
【発明の効果】
【００１０】
本発明によれば、広いレンジのゲート長には適用可能な、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および当該シミュレーション方法によって設計された集積回路が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の好ましい実施の形態でシミュレーション対象となる絶縁ゲート電界効果トランジスタを説明するための概略平面図である。
【図２】図２は、図１のＸＸ線概略縦断面図である。
【図３】図３は、図１のＹＹ線概略縦断面図である。
【図４】図４は、ドレイン電流のゲート幅依存性を示す図である。
【図５】図５は、半導体層１４０としてのＳｉ表面の電子電流密度のシミュレーション結果を示す図である。
【図６】図６は、ゲート−ボディオーバラップ領域１６０の余剰のゲート幅ΔＷｇのゲート長Ｌｇとゲート電圧との関係を示す図である。
【図７】図７は、第１の実施の形態のマクロモデルの回路図である。
【図８】図８は、図１に示す絶縁ゲート電界効果トランジスタにおける抵抗の分布図である。
【図９】図９は、図８に示す抵抗を用いた、絶縁ゲート電界効果トランジスタの抵抗の等価回路図である。
【図１０】図１０は、ドレイン電流Ｉｄｓのゲート幅Ｗｇ依存性を示す図である。
【図１１】図１１は、チャネル領域の電流について、チャネルシート抵抗の駆動電圧の逆数で割った値に対するプロット図である。
【図１２】図１２は、シミュレーション装置に第１の実施の形態のモデルを組み込んだＩｄ−Ｖｄ特性のシミュレーション結果および実測との比較を説明するための図である。
【図１３】図１３は、第２の実施の形態のモデルの回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
【００１３】
図１〜図３を参照すれば、本発明の好ましい実施の形態でシミュレーション対象となる絶縁ゲート電界効果トランジスタ１０では、酸化膜等の絶縁層１９０上に半導体層１４０が形成され、この半導体層１４０を素子分離用絶縁膜１５０によって素子分離した領域に絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０を形成されている。この半導体層（ボディ）１４０は絶縁膜１５０、１９０に囲まれており、フローティングの状態にあるので、その電位（ボディ電位）が不安定になる。そこで、これを抑制する手段としてボディコンタクト１４２が設けられている。
【００１４】
半導体層１４０は、例えば、ｐ型層である。半導体層１４０の表面には、ゲート絶縁膜１８０が形成されている。ゲート絶縁膜１８０上には、ゲート電極１１０が設けられている。ゲート電極１１０は、平面視でＨ型をしている。ゲート電極１１０は、Ｈ型の中央の「−」部分１１２が、本来の絶縁ゲート電界効果トランジスタのゲート電極として機能する。ゲート電極１１０のこの中央の「−」部分の両側の半導体層１４０に、ソース領域１２０とドレイン領域１３０とが設けられている。ソース領域１２０とドレイン領域１３０とは、例えば、ｎ＋型層である。ゲート電極１１０のＨ型の中央の「−」部分１１２のソース領域１２０、ドレイン領域１３０方向の長さがゲート長Ｌｇである。ゲート電極１１０は、Ｈ型の両側の「Ｉ」部分１１４を備えている。ゲート電極１１０のＨ型の中央の「−」部分１１２のＨ型の両側の「Ｉ」部分１１４間の長さがゲート幅Ｗｇである。ゲート電極１１０の、Ｈ型の両側の「Ｉ」部分１１４と半導体層１４０とのオーバラップ領域が、ゲート−ボディオーバラップ領域１６０となる。ゲート電極１１０の、Ｈ型の両側の「Ｉ」部分１１４の外側の半導体層１４０がボディコンタクト１４２であり、例えば、ｐ＋型層である。ゲート電極１１０のＨ型の中央の「−」部分１１２直下の半導体層１４０がチャネル領域１４４であり、ゲート電極１１０に所定の電圧を印加すると、表面に反転層が形成される。
【００１５】
なお、上記では、半導体層１４０は、例えば、ｐ型層であり、ソース領域１２０とドレイン領域１３０は、例えば、ｎ＋型層であり、ボディコンタクト１４２は、例えば、ｐ＋型層であるとしたが、ｐ型とｎ型を反転させて、半導体層１４０は、例えば、ｎ型層であり、ソース領域１２０とドレイン領域１３０は、例えば、ｐ＋型層であり、ボディコンタクト１４２は、例えば、ｎ＋型層である場合においても、以下に説明する本発明の好ましい実施の形態のシミュレーションの対象となる。
【００１６】
上記絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０のドレイン電流値Ｉｄｓを、ゲート電極１１０のＨ型の中央の「−」部分１１２のゲート幅Ｗｇをパラメータとしてモデル化する場合、ゲート幅Ｗｇに余剰のゲート幅ΔＷを加える必要がある。図４は、ドレイン電流（Ｉｄｓ）のゲート幅（Ｗｇ）依存性を示したものであり、縦軸はドレイン電流（Ｉｄｓ）をゲート幅（Ｗｇ）で規格化したものであり、横軸はゲート幅（Ｗｇ）である。なお、ゲート長（Ｌｇ）が０．７μｍの場合である。図４から、
Ｉｄｓ／Ｗｇ＝１×１０−４×（１＋０．７４／Ｗｇ）、
すなわち、
Ｉｄｓ＝１×１０−４×（Ｗｇ＋０．７４）
となり、ドレイン電流（Ｉｄｓ）は、ゲート幅（Ｗｇ）ではなく、（Ｗｇ＋０．７４）に比例しており、実際のゲート幅Ｗｇに余剰のゲート幅ΔＷ（この場合は、０．７４μｍ）を加える必要があることがわかる。
【００１７】
この実効的なゲート幅の変調は、ボディコンタクト１４２とチャンネル領域１４４との間に存在する、ゲート−ボディオーバラップ領域１６０に、余剰の電流が流れるためである。図５は半導体層１４０としてのＳｉ表面の電子電流密度のシミュレーション結果であり、ゲート−ボディオーバラップ領域１６０に電流経路が存在することを示している。なお、ゲート長（Ｌｇ）＝０．７μｍ、ゲート幅（Ｗｇ）＝２．５μｍ、ゲート電圧（Ｖｇ）＝ドレイン電圧（Ｖｄ）＝２．５Ｖにおけるシミュレーション結果である。
【００１８】
非特許文献１においては、ゲート−ボディオーバラップ領域１６０の電流が、余剰のゲート幅Pdbcp/Psbcpの電流として表現されている。
【００１９】
しかしながら、ゲート−ボディオーバラップ領域１６０の余剰のゲート幅ΔＷｇはゲート長Ｌｇおよびゲート電圧Ｖｇに依存して変化する（図６参照）。なお、図６のΔＷｇ−Ｌｇ特性は、下から（Ｖｇ−Ｖｔｈ）＝１Ｖ、１．５Ｖ、２Ｖ、２．５Ｖ、３Ｖの場合を示している。ここで、閾値電圧Ｖｔｈ＝０．８Ｖであり、ドレイン電圧Ｖｄ＝０．１Ｖである。
【００２０】
これに対して、上記非特許文献１に記載されたモデル式では、余剰のゲート幅Pdbcp/Psbcpは物理に基づく抽出方法が示されておらず、フィッティングパラメータである、すなわち固定値である。従って、そのままでは広いレンジのゲート長に適用できず、またゲート電圧依存性を表現できないという問題点がある。
【００２１】
適用する回路で最も重要なゲート電圧の値に対して個々のゲート長ごとにドレイン電流（Ｉｄｓ）のゲート幅（Ｗ）依存がフィットする余剰のゲート幅Pdbcp/Psbcpを求め、かつモデル式で計算したドレイン電流（Ｉｄｓ）がゲート長に対して不連続にならないように余剰のゲート幅Pdbcp/Psbcpの連続性に配慮して絶縁ゲートトランジスタのモデルをマクロ化する必要があった。そして、余剰のゲート幅Pdbcp/Psbcpの抽出に使用したゲート電圧から離れたゲート電圧のドレイン電流（Ｉｄｓ）の精度は劣化してしまうが、解決の方法がなかった。
【００２２】
（第１の実施の形態）
上述したように、余剰のゲート幅ΔＷｇはゲート長Ｌｇおよびゲート電圧Ｖｇに依存して変化する。本実施の形態では、余剰のゲート幅ΔＷｇをモデル化するにつき、余剰のゲート幅ΔＷｇのゲート長Ｌｇ依存およびゲート電圧Ｖｇ依存の両方を考慮に入れる。
【００２３】
図７は本実施の形態で提案するボディコンタクトを有するＳＯＩ ＩＧＦＥＴのマクロモデルの回路図である。ＩＧＦＥＴのドレイン端子、ゲート端子、ソース端子およびボディ端子はそれぞれ制御電圧源Ｅ１〜Ｅ４に接続されている。制御電圧源Ｅ１〜Ｅ４は、各外部端子Ｐ１〜Ｐ４の電圧を参照し、外部端子Ｐ１〜Ｐ４と同じ電圧を発生する。すなわち、ＩＧＦＥＴのドレイン端子に接続した制御電圧源Ｅ１は、外部端子Ｐ１のノードの電位と同じ値に設定される。外部端子Ｐ１〜Ｐ４は制御電流源Ｇ１〜Ｇ４にそれぞれ接続されている。ドレイン端子に接続した制御電圧源Ｅ１が参照する外部端子Ｐ１に接続する制御電流源Ｇ１は、制御電圧源Ｅ１を流れる電流を参照し、その電流の（１＋ΔＷ／Ｗ）倍となる電流を発生する。同様に、ソース端子に接続した制御電圧源Ｅ３が参照する外部端子Ｐ３に接続する制御電流源Ｇ３も、制御電圧源Ｅ３を流れる電流を参照し、その電流の（１＋ΔＷ／Ｗ）倍となる電流を発生する。一方、ゲート端子に接続した制御電圧源Ｅ２が参照する外部端子Ｐ２に接続する制御電流源Ｇ２は、制御電圧源Ｅ２を流れる電流を参照し、その電流と同じ電流を発生する。同様にボディ端子に接続した制御電圧源Ｅ４が参照する外部端子Ｐ４に接続する制御電流源Ｇ４も、制御電圧源Ｅ４を流れる電流を参照し、その電流と同じ電流を発生する。ここで、ＷはＩＧＦＥＴのゲート幅をあらわし、ΔＷは以下の式（１）で求められる、余剰のゲート幅である。
【数１】
【００２４】
ここで、ρｃｈ’（Ω・Ｖ）は駆動電圧（ゲート電圧Ｖｇ−閾値電圧Ｖｔｈ）の逆数で割った、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のシート抵抗、Ｒｈ’’（Ω／μｍ・Ｖ）は駆動電圧の逆数で割ったゲート−ボディオーバラップ領域１６０の単位ゲート幅あたりのシート抵抗、Ｌｇ（μｍ）はゲート長、ΔＬｃｈ（μｍ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のゲート−ソース・ドレインオーバラップ長、ΔＬｈ（μｍ）はゲート−ボディオーバラップ領域１６０のゲート−ソース・ドレインオーバラップ長、Ｒｓｄ’（Ω・μｍ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のソース・ドレイン抵抗、Ｒｈｓｄ（Ω）はゲート−ボディオーバラップ領域１６０のソース・ドレイン抵抗を表す。α（Ω）、β（Ω／μｍ）はフィッティングパラメータである。
【００２５】
式（１）の分子の（ρｃｈ’／（Ｖｇ−Ｖｔｈ）＋α）×（Ｌｇ−ΔＬｃｈ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の抵抗であり、Ｒｓｄ’は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のソース・ドレイン抵抗であるので、式（１）の分子は、Ｈ型ゲート電極１１０の中央の「−」部分１１２の全抵抗となる。また、式（１）の分母の（Ｒｈ’’／（Ｖｇ−Ｖｔｈ）＋β）×（Ｌｇ−ΔＬｈ）は、ゲート−ボディオーバラップ領域１６０の、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域に相当する部分の抵抗であり、Ｒｈｓｄはゲート−ボディオーバラップ領域１６０のソース・ドレイン抵抗であるので、式（１）の分母は、ゲート−ボディオーバラップ領域１６０の全抵抗となる。電流は、抵抗に反比例するため、ゲート−ボディオーバラップ領域１６０の余剰のゲート幅ΔＷは、式（１）のようになる。
【００２６】
図８は、図１に示す絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０における抵抗の分布図であり、図９は、これらの抵抗を用いた、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０におけるΔＷを求める概念を表す等価回路図である。本モデルでは、ＩＧＦＥＴのソース−ドレイン電流（Ｉｄｓ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流（Ｉｄｓ１）とゲート−ボディオーバラップ領域１６０の電流（Ｉｄｓ２）とに分離することが可能であり、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流（Ｉｄｓ１）とゲート−ボディオーバラップ領域１６０の電流（Ｉｄｓ２）がそれぞれ独自のチャネル抵抗とソース・ドレイン抵抗の直列抵抗を持つと定義する。すなわち、Ｈ型ゲート電極１１０の中央の「−」部分１１２は、チャネル抵抗Ｒｃｈとソース・ドレイン抵抗Ｒｓｄとの直列抵抗を持ち、ゲート−ボディオーバラップ領域１６０は、チャネル抵抗Ｒｈとソース・ドレイン抵抗Ｒｈｓｄとの直列抵抗を持っている。
【００２７】
式（１）は、この定義を表す図９の等価回路を、ΔＷについて整理したものである。従って、式（１）のモデルパラメータは次のように決定する。まず、ドレイン電流ＩｄｓをＨ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流とゲート−ボディオーバラップ領域１６０の電流との和で表す。Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流はゲート幅Ｗｇに比例するため、ドレイン電流Ｉｄｓのゲート幅Ｗｇ依存を１次式に最小２乗法で近似した際の切片、すなわち近似式でゲート幅Ｗｇ＝０となる値が、ゲート−ボディオーバラップ領域１６０の電流とみなせる。図１０は、ドレイン電流Ｉｄｓのゲート幅Ｗｇ依存性を示す図である。ゲート長Ｌｇに依らず線形で近似できる。ゲート幅Ｗｇ＝０μｍのドレイン電流Ｉｄｓの値が、ゲート−ボディオーバラップ領域１６０の余剰のゲート幅ΔＷを流れる電流値である。余剰のゲート幅ΔＷｇはゲート長Ｌｇに依存するので、この余剰のゲート幅ΔＷを流れる電流値は、ゲート長Ｌｇに依存する。
【００２８】
続いて、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流とゲート−ボディオーバラップ領域１６０の電流それぞれに、寺田方法等（非特許文献２参照）を適用し、各々のチャネルシート抵抗、ソース・ドレイン抵抗Ｒｓｄ’、Ｒｈｓｄ、ゲート−ソース・ドレインオーバラップ長ΔＬｃｈ、ΔＬｈを求める。なお、寺田法を用いた場合のパラメータの求め方については以下のとおりである。ゲート長の異なるトランジスタでＶｇを変えて、Ｌｇを横軸に抵抗（Ｒｔｏｔａｌ＝Ｖｄ／Ｉｄ）を縦軸にプロットする。それぞれのＶｇｓにおけるＲｔｏｔａｌ−Ｌｇプロットの直線近似を最小二乗法により行う。求めた近似直線の式の傾きを横軸に、縦軸（Ｒｔｏｔａｌ軸）の切片を縦軸にプロットしなおし、最小二乗法で直線近似をする。得られた近似直線の傾きがゲート−ソース・ドレインオーバラップ長となり、縦軸の切片がソース・ドレイン抵抗Ｒｓｄ‘、Ｒｈｓｄとなる。
【００２９】
続いて、各々のチャネルシート抵抗を駆動電圧の逆数で割った値ρｃｈ’、Ｒｈ’’をパラメータとして１／（Ｖｇ−Ｖｔｈ）に対する１次式に最小２乗法で近似し、１次係数をρｃｈ’ないしＲｈ’’、切片をフィッティングパラメータαないしβとする。図１１は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネルシート抵抗の駆動電圧の逆数で割った値に対するプロットであり、１／（Ｖｇ−Ｖｔｈ）に比例している。傾き１次係数をρch’、切片をフィッティングパラメータαとして求める。また、ゲート-ボディオーバラップ領域１６０についても同様の方法でＲｈ’’、βを求める。ドレイン電圧が十分大きければチャネルシート抵抗は１／（Ｖｇ−Ｖｔｈ）に比例すると近似できるためである。以上のようにして、式（１）のモデルパラメータを決定する。
【００３０】
再び、図７を参照すれば、外部端子Ｐ１〜Ｐ４を外部回路に接続すると、制御電圧源Ｅ１〜Ｅ４を介して、外部端子Ｐ１〜Ｐ４に印加された電圧が、ＩＧＦＥＴに印加される。このとき、制御電圧源Ｅ１〜Ｅ４は外部端子Ｐ１〜Ｐ４の電圧と同じ電圧を発生するため、ＩＧＦＥＴに直接、外部端子Ｐ１〜Ｐ４の電圧を印加したことと同等の効果が得られる。従って制御電圧源Ｅ１〜Ｅ４には、ＩＧＦＥＴに直接外部回路からの電位が印加された場合と同等の電流が流れる。制御電流源Ｇ１〜Ｇ４のうち、ゲートまたはボディに接続する制御電圧源を参照するＧ２ またはＧ４にはＩＧＦＥＴのゲートまたはボディに流れる電流と同等の電流が発生し、外部回路にはＧ２またはＧ４で発生した電流が流れるため、外部回路には、ＩＧＦＥＴに直接外部回路を接続した場合と同等の電流が流れる。ドレインまたはソースに接続する制御電圧源を参照するＧ１またはＧ３には、ＩＧＦＥＴのソースまたはドレインに流れる電流の（１＋ΔＷ／Ｗ）倍の電流が発生し、外部回路にはＧ１またはＧ３で発生した電流が流れるため、外部回路には、ＩＧＦＥＴに直接外部回路を接続した場合の（１＋ΔＷ／Ｗ）倍の電流が流れる。このΔＷは式（１）から求められる値である。
【００３１】
本実施の形態で提案の上記モデルを使用すると、ボディコンタクトを有するＳＯＩ ＩＧＦＥＴのドレイン電流Ｉｄｓの広いレンジでのゲート幅依存およびゲート長依存のシミュレーション精度が向上する。図１２では、シミュレーション装置に上記モデルを組み込んで、ドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性をシミュレーションした結果を実線で表し、上記モデルを組み込まないで、ドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性をシミュレーションした結果を破線で表し、正方形のシンボルは実測を表している。ゲート長Ｌｇ＝1．0μｍ、ゲート幅Ｗｇ＝２．５μｍの場合の相対誤差のＲＭＳ（Root Mean Square）は、上記モデルを適用しない際の２７％から上記モデルを適用した際の８．４％に向上した。
【００３２】
（第２の実施の形態）
第１の実施の形態では、制御電流源及び制御電圧源を用いたマクロモデルとして提案するモデルを回路シミュレーション装置に組み込んだが、第２の実施の形態では、より簡易に、実効ゲート幅ＷｅｆｆをＷｅｆｆ＋ΔＷに置き換えることで回路シミュレーション装置にモデルを組み込んでいる。そのために、第1の実施の形態とは異なり本実施の形態ではΔＷにゲート電圧依存を設けないモデルとする。この場合、ΔＷは、
【数２】
となる。ここで、ρｃｈ（Ω）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のチャネルのシート抵抗、Ｒｈ’（Ω/μm）はゲート−ボディオーバラップ領域１６０の単位ゲート幅あたりのシート抵抗、Ｌｇ（μm）はゲート長、ΔＬｃｈ（μｍ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のゲート−ソース・ドレインオーバラップ長、ΔＬｈ（μｍ）はゲート−ボディオーバラップ領域１６０のゲート-ソース・ドレインオーバラップ長、Ｒｓｄ’（Ω・μｍ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のソース・ドレイン抵抗、Ｒｈｓｄ（Ω）はゲート−ボディオーバラップ領域１６０のソース・ドレイン抵抗を表す。これらのモデルパラメータの決定方法は第１の実施の形態に沿うが、最後のチャネルシート抵抗を駆動電圧の逆数の１次式で表現する工程は省く。
【００３３】
第1の実施の形態では、余剰のゲート幅ΔＷｇをモデル化するにつき、余剰のゲート幅ΔＷｇのゲート長Ｌｇ依存およびゲート電圧Ｖｇ依存の両方を考慮に入れているので、制御電流源及び制御電圧源を用いたマクロモデルとして提案するモデルを回路シミュレーション装置に組み込んでいるが、本実施の形態では、余剰のゲート幅ΔＷｇをモデル化するにつき、余剰のゲート幅ΔＷｇのゲート長Ｌｇ依存のみを考慮し、余剰のゲート幅ΔＷｇのゲート電圧Ｖｇ依存は考慮に入れず、実効ゲート幅ＷｅｆｆをＷｅｆｆ＋ΔＷに置き換えるだけなので、図１３に示す通常の回路図となる。すなわちＩＧＦＥＴの各端子は外部端子に直接接続されている。外部端子Ｐ１〜Ｐ４を外部回路に接続すると、外部端子Ｐ１〜Ｐ４に印加された電圧がＩＧＦＥＴに直接印加される。非特許文献１（８頁）および非特許文献３（２−３１頁）によれば、ドレイン電流またはソースに流れる電流は実効ゲート幅Ｗｅｆｆに比例し、実効ゲート幅Ｗｅｆｆは、一般的なＦＥＴについて、
Ｗｅｆｆ＝Ｗ−２・ｄＷ （３）
で定められるが、本実施の形態では、これを（１＋ΔＷ／Ｗ）倍するため、最終的なＷｅｆｆは、
Ｗｅｆｆ ＝（Ｗ−２・ｄＷ）×（１＋ΔＷ／Ｗ） （４）
であり、式（４）に比例した値として得られる。外部回路には、式（４）に比例した電流が流れる。
【００３４】
本実施の形態では、マクロモデルを用いることなく、回路シミュレーションのパラメータの定義を修正するだけでモデルの組み込みが可能である。第１の実施の形態と比較して、ゲート電圧依存性が表現できないためパラメータ抽出に使用したゲート電圧から離れたゲート電圧のドレイン電流の精度は劣化してしまうが、シミュレータ内部の演算が容易になり、計算時間の短縮、シミュレーションエラーを起こしにくい効果が得られる。
【００３５】
本発明は、ボディコンタクトを有するＳＯＩ ＩＧＦＥＴを含む集積回路のシミュレーション装置であって、上記のいずれかのＩＧＦＥＴのモデル化方法の形態に従って、ゲート−ボディオーバラップ領域の電流を含むソース電流とドレイン電流がモデル化されたＩＧＦＥＴモデルを含むシミュレーション装置を含む。
【００３６】
また、本発明は、上記のいずれかのシミュレーション方法に従ってモデル化されたＳＯＩ絶縁ゲート電界効果トランジスタモデルのドレイン電流またはソース電流の計算手段を備えたシミュレーション装置を含む。
【００３７】
また、本発明は、ボディコンタクトを有するＳＯＩ ＩＧＦＥＴを含む集積回路であって、前記のいずれかのＩＧＦＥＴのモデル化方法の形態に従って、ゲート−ボディオーバラップ領域の電流を含むソース電流とドレイン電流がモデル化されたＩＧＦＥＴモデルを含むシミュレーション方法を用いて設計された集積回路を含む。
【００３８】
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【００３９】
１０ 絶縁ゲート電界効果トランジスタ
１１０ ゲート電極
１２０ ソース領域
１３０ ドレイン領域
１４０ 半導体層
１４２ ボディコンタクト
１４４ チャネル領域
１６０ ゲート−ボディオーバラップ領域
【技術分野】
【０００１】
本発明は、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および集積回路に関し、特に、ボディコンタクトを有するＳＯＩ(Silicon on Insulator) 絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のシミュレーション方法、シミュレーション装置および集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の設計において、実際に動作可能な回路を実現するためには、高精度な回路シミュレーション方法および回路シミュレーション装置が必須である。回路シミュレーション装置においては、半導体集積回路の構成要素の振る舞いは数式でモデル化されている。一般に、絶縁ゲート電界効果型トランジスタ（ＩＧＦＥＴ）のモデルとしては、ＣＭＣ(Compact Model Council)で推奨されているＢＳＩＭ３、ＢＳＩＭ４があり、特にＳＯＩのモデルではＢＳＩＭＳＯＩがある。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】BSIMSOIv4.4 MOSFET MODEL User‘s Manual
【非特許文献２】K. Terada and H. Muta, Jpn. J. Appl. Phys., vol. 18, pp. 953-959, 1979
【非特許文献３】BSIM3v3.3.0 MOSFET Model User’s Manual
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＯＩのＩＧＦＥＴでは、酸化膜等の絶縁層上に半導体層が形成され、この半導体層を素子分離用絶縁膜によって素子分離した領域にＩＧＦＥＴを形成している。この半導体層（ボディ）は絶縁膜に囲まれており、フローティングの状態にあるので、その電位（ボディ電位）が不安定になる現象（基板浮遊効果）が課題であり、これを抑制する手段としてボディコンタクトが採用される。そしてボディコンタクトを採用すると、ボディコンタクトとチャネル領域の間にもゲート電極が形成されるために、実効的なチャネル幅が変化し、ＩＶ特性に多大に影響することが非特許文献１（２０頁参照）で指摘され、モデル化されている。
【０００５】
しかしながら、非特許文献１に記載されたモデル式では、実効的なチャネル幅の変化の物理に基づく抽出方法が示されておらず、実効的なチャネル幅の変化を表すのに、単なるフィッティングパラメータ、すなわち固定値を使用している。しかしながら、チャネル幅の変化はゲート長に依存するので、広いレンジのゲート長には適用できないという問題点があった。
【０００６】
従って、本発明の主な目的は、広いレンジのゲート長には適用可能な、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および当該シミュレーション方法によって設計された集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、ボディコンタクトを有するＳＯＩ絶縁ゲート電界効果トランジスタのシミュレーション方法であって、前記トランジスタのソース電流またはドレイン電流を、ゲート−ボディオーバラップ領域の電流を余剰のゲート幅に流れる電流として考慮に入れて求める際に、前記余剰のゲート幅のゲート長依存性を考慮にいれることを特徴とするシミュレーション方法が提供される。
【０００８】
また、本発明によれば、上記シミュレーション方法に従ってＳＯＩ絶縁ゲート電界効果トランジスタのドレイン電流またはソース電流を計算する計算手段を備えた集積回路のシミュレーション装置が提供される。
【０００９】
また、本発明によれば、上記シミュレーション方法を用いて設計された少なくとも１つのＳＯＩ絶縁ゲート電界トランジスタを含む集積回路が提供される。
【発明の効果】
【００１０】
本発明によれば、広いレンジのゲート長には適用可能な、絶縁ゲート電界効果トランジスタのシミュレーション方法、シミュレーション装置および当該シミュレーション方法によって設計された集積回路が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の好ましい実施の形態でシミュレーション対象となる絶縁ゲート電界効果トランジスタを説明するための概略平面図である。
【図２】図２は、図１のＸＸ線概略縦断面図である。
【図３】図３は、図１のＹＹ線概略縦断面図である。
【図４】図４は、ドレイン電流のゲート幅依存性を示す図である。
【図５】図５は、半導体層１４０としてのＳｉ表面の電子電流密度のシミュレーション結果を示す図である。
【図６】図６は、ゲート−ボディオーバラップ領域１６０の余剰のゲート幅ΔＷｇのゲート長Ｌｇとゲート電圧との関係を示す図である。
【図７】図７は、第１の実施の形態のマクロモデルの回路図である。
【図８】図８は、図１に示す絶縁ゲート電界効果トランジスタにおける抵抗の分布図である。
【図９】図９は、図８に示す抵抗を用いた、絶縁ゲート電界効果トランジスタの抵抗の等価回路図である。
【図１０】図１０は、ドレイン電流Ｉｄｓのゲート幅Ｗｇ依存性を示す図である。
【図１１】図１１は、チャネル領域の電流について、チャネルシート抵抗の駆動電圧の逆数で割った値に対するプロット図である。
【図１２】図１２は、シミュレーション装置に第１の実施の形態のモデルを組み込んだＩｄ−Ｖｄ特性のシミュレーション結果および実測との比較を説明するための図である。
【図１３】図１３は、第２の実施の形態のモデルの回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
【００１３】
図１〜図３を参照すれば、本発明の好ましい実施の形態でシミュレーション対象となる絶縁ゲート電界効果トランジスタ１０では、酸化膜等の絶縁層１９０上に半導体層１４０が形成され、この半導体層１４０を素子分離用絶縁膜１５０によって素子分離した領域に絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０を形成されている。この半導体層（ボディ）１４０は絶縁膜１５０、１９０に囲まれており、フローティングの状態にあるので、その電位（ボディ電位）が不安定になる。そこで、これを抑制する手段としてボディコンタクト１４２が設けられている。
【００１４】
半導体層１４０は、例えば、ｐ型層である。半導体層１４０の表面には、ゲート絶縁膜１８０が形成されている。ゲート絶縁膜１８０上には、ゲート電極１１０が設けられている。ゲート電極１１０は、平面視でＨ型をしている。ゲート電極１１０は、Ｈ型の中央の「−」部分１１２が、本来の絶縁ゲート電界効果トランジスタのゲート電極として機能する。ゲート電極１１０のこの中央の「−」部分の両側の半導体層１４０に、ソース領域１２０とドレイン領域１３０とが設けられている。ソース領域１２０とドレイン領域１３０とは、例えば、ｎ＋型層である。ゲート電極１１０のＨ型の中央の「−」部分１１２のソース領域１２０、ドレイン領域１３０方向の長さがゲート長Ｌｇである。ゲート電極１１０は、Ｈ型の両側の「Ｉ」部分１１４を備えている。ゲート電極１１０のＨ型の中央の「−」部分１１２のＨ型の両側の「Ｉ」部分１１４間の長さがゲート幅Ｗｇである。ゲート電極１１０の、Ｈ型の両側の「Ｉ」部分１１４と半導体層１４０とのオーバラップ領域が、ゲート−ボディオーバラップ領域１６０となる。ゲート電極１１０の、Ｈ型の両側の「Ｉ」部分１１４の外側の半導体層１４０がボディコンタクト１４２であり、例えば、ｐ＋型層である。ゲート電極１１０のＨ型の中央の「−」部分１１２直下の半導体層１４０がチャネル領域１４４であり、ゲート電極１１０に所定の電圧を印加すると、表面に反転層が形成される。
【００１５】
なお、上記では、半導体層１４０は、例えば、ｐ型層であり、ソース領域１２０とドレイン領域１３０は、例えば、ｎ＋型層であり、ボディコンタクト１４２は、例えば、ｐ＋型層であるとしたが、ｐ型とｎ型を反転させて、半導体層１４０は、例えば、ｎ型層であり、ソース領域１２０とドレイン領域１３０は、例えば、ｐ＋型層であり、ボディコンタクト１４２は、例えば、ｎ＋型層である場合においても、以下に説明する本発明の好ましい実施の形態のシミュレーションの対象となる。
【００１６】
上記絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０のドレイン電流値Ｉｄｓを、ゲート電極１１０のＨ型の中央の「−」部分１１２のゲート幅Ｗｇをパラメータとしてモデル化する場合、ゲート幅Ｗｇに余剰のゲート幅ΔＷを加える必要がある。図４は、ドレイン電流（Ｉｄｓ）のゲート幅（Ｗｇ）依存性を示したものであり、縦軸はドレイン電流（Ｉｄｓ）をゲート幅（Ｗｇ）で規格化したものであり、横軸はゲート幅（Ｗｇ）である。なお、ゲート長（Ｌｇ）が０．７μｍの場合である。図４から、
Ｉｄｓ／Ｗｇ＝１×１０−４×（１＋０．７４／Ｗｇ）、
すなわち、
Ｉｄｓ＝１×１０−４×（Ｗｇ＋０．７４）
となり、ドレイン電流（Ｉｄｓ）は、ゲート幅（Ｗｇ）ではなく、（Ｗｇ＋０．７４）に比例しており、実際のゲート幅Ｗｇに余剰のゲート幅ΔＷ（この場合は、０．７４μｍ）を加える必要があることがわかる。
【００１７】
この実効的なゲート幅の変調は、ボディコンタクト１４２とチャンネル領域１４４との間に存在する、ゲート−ボディオーバラップ領域１６０に、余剰の電流が流れるためである。図５は半導体層１４０としてのＳｉ表面の電子電流密度のシミュレーション結果であり、ゲート−ボディオーバラップ領域１６０に電流経路が存在することを示している。なお、ゲート長（Ｌｇ）＝０．７μｍ、ゲート幅（Ｗｇ）＝２．５μｍ、ゲート電圧（Ｖｇ）＝ドレイン電圧（Ｖｄ）＝２．５Ｖにおけるシミュレーション結果である。
【００１８】
非特許文献１においては、ゲート−ボディオーバラップ領域１６０の電流が、余剰のゲート幅Pdbcp/Psbcpの電流として表現されている。
【００１９】
しかしながら、ゲート−ボディオーバラップ領域１６０の余剰のゲート幅ΔＷｇはゲート長Ｌｇおよびゲート電圧Ｖｇに依存して変化する（図６参照）。なお、図６のΔＷｇ−Ｌｇ特性は、下から（Ｖｇ−Ｖｔｈ）＝１Ｖ、１．５Ｖ、２Ｖ、２．５Ｖ、３Ｖの場合を示している。ここで、閾値電圧Ｖｔｈ＝０．８Ｖであり、ドレイン電圧Ｖｄ＝０．１Ｖである。
【００２０】
これに対して、上記非特許文献１に記載されたモデル式では、余剰のゲート幅Pdbcp/Psbcpは物理に基づく抽出方法が示されておらず、フィッティングパラメータである、すなわち固定値である。従って、そのままでは広いレンジのゲート長に適用できず、またゲート電圧依存性を表現できないという問題点がある。
【００２１】
適用する回路で最も重要なゲート電圧の値に対して個々のゲート長ごとにドレイン電流（Ｉｄｓ）のゲート幅（Ｗ）依存がフィットする余剰のゲート幅Pdbcp/Psbcpを求め、かつモデル式で計算したドレイン電流（Ｉｄｓ）がゲート長に対して不連続にならないように余剰のゲート幅Pdbcp/Psbcpの連続性に配慮して絶縁ゲートトランジスタのモデルをマクロ化する必要があった。そして、余剰のゲート幅Pdbcp/Psbcpの抽出に使用したゲート電圧から離れたゲート電圧のドレイン電流（Ｉｄｓ）の精度は劣化してしまうが、解決の方法がなかった。
【００２２】
（第１の実施の形態）
上述したように、余剰のゲート幅ΔＷｇはゲート長Ｌｇおよびゲート電圧Ｖｇに依存して変化する。本実施の形態では、余剰のゲート幅ΔＷｇをモデル化するにつき、余剰のゲート幅ΔＷｇのゲート長Ｌｇ依存およびゲート電圧Ｖｇ依存の両方を考慮に入れる。
【００２３】
図７は本実施の形態で提案するボディコンタクトを有するＳＯＩ ＩＧＦＥＴのマクロモデルの回路図である。ＩＧＦＥＴのドレイン端子、ゲート端子、ソース端子およびボディ端子はそれぞれ制御電圧源Ｅ１〜Ｅ４に接続されている。制御電圧源Ｅ１〜Ｅ４は、各外部端子Ｐ１〜Ｐ４の電圧を参照し、外部端子Ｐ１〜Ｐ４と同じ電圧を発生する。すなわち、ＩＧＦＥＴのドレイン端子に接続した制御電圧源Ｅ１は、外部端子Ｐ１のノードの電位と同じ値に設定される。外部端子Ｐ１〜Ｐ４は制御電流源Ｇ１〜Ｇ４にそれぞれ接続されている。ドレイン端子に接続した制御電圧源Ｅ１が参照する外部端子Ｐ１に接続する制御電流源Ｇ１は、制御電圧源Ｅ１を流れる電流を参照し、その電流の（１＋ΔＷ／Ｗ）倍となる電流を発生する。同様に、ソース端子に接続した制御電圧源Ｅ３が参照する外部端子Ｐ３に接続する制御電流源Ｇ３も、制御電圧源Ｅ３を流れる電流を参照し、その電流の（１＋ΔＷ／Ｗ）倍となる電流を発生する。一方、ゲート端子に接続した制御電圧源Ｅ２が参照する外部端子Ｐ２に接続する制御電流源Ｇ２は、制御電圧源Ｅ２を流れる電流を参照し、その電流と同じ電流を発生する。同様にボディ端子に接続した制御電圧源Ｅ４が参照する外部端子Ｐ４に接続する制御電流源Ｇ４も、制御電圧源Ｅ４を流れる電流を参照し、その電流と同じ電流を発生する。ここで、ＷはＩＧＦＥＴのゲート幅をあらわし、ΔＷは以下の式（１）で求められる、余剰のゲート幅である。
【数１】
【００２４】
ここで、ρｃｈ’（Ω・Ｖ）は駆動電圧（ゲート電圧Ｖｇ−閾値電圧Ｖｔｈ）の逆数で割った、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のシート抵抗、Ｒｈ’’（Ω／μｍ・Ｖ）は駆動電圧の逆数で割ったゲート−ボディオーバラップ領域１６０の単位ゲート幅あたりのシート抵抗、Ｌｇ（μｍ）はゲート長、ΔＬｃｈ（μｍ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のゲート−ソース・ドレインオーバラップ長、ΔＬｈ（μｍ）はゲート−ボディオーバラップ領域１６０のゲート−ソース・ドレインオーバラップ長、Ｒｓｄ’（Ω・μｍ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のソース・ドレイン抵抗、Ｒｈｓｄ（Ω）はゲート−ボディオーバラップ領域１６０のソース・ドレイン抵抗を表す。α（Ω）、β（Ω／μｍ）はフィッティングパラメータである。
【００２５】
式（１）の分子の（ρｃｈ’／（Ｖｇ−Ｖｔｈ）＋α）×（Ｌｇ−ΔＬｃｈ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の抵抗であり、Ｒｓｄ’は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のソース・ドレイン抵抗であるので、式（１）の分子は、Ｈ型ゲート電極１１０の中央の「−」部分１１２の全抵抗となる。また、式（１）の分母の（Ｒｈ’’／（Ｖｇ−Ｖｔｈ）＋β）×（Ｌｇ−ΔＬｈ）は、ゲート−ボディオーバラップ領域１６０の、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域に相当する部分の抵抗であり、Ｒｈｓｄはゲート−ボディオーバラップ領域１６０のソース・ドレイン抵抗であるので、式（１）の分母は、ゲート−ボディオーバラップ領域１６０の全抵抗となる。電流は、抵抗に反比例するため、ゲート−ボディオーバラップ領域１６０の余剰のゲート幅ΔＷは、式（１）のようになる。
【００２６】
図８は、図１に示す絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０における抵抗の分布図であり、図９は、これらの抵抗を用いた、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）１０におけるΔＷを求める概念を表す等価回路図である。本モデルでは、ＩＧＦＥＴのソース−ドレイン電流（Ｉｄｓ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流（Ｉｄｓ１）とゲート−ボディオーバラップ領域１６０の電流（Ｉｄｓ２）とに分離することが可能であり、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流（Ｉｄｓ１）とゲート−ボディオーバラップ領域１６０の電流（Ｉｄｓ２）がそれぞれ独自のチャネル抵抗とソース・ドレイン抵抗の直列抵抗を持つと定義する。すなわち、Ｈ型ゲート電極１１０の中央の「−」部分１１２は、チャネル抵抗Ｒｃｈとソース・ドレイン抵抗Ｒｓｄとの直列抵抗を持ち、ゲート−ボディオーバラップ領域１６０は、チャネル抵抗Ｒｈとソース・ドレイン抵抗Ｒｈｓｄとの直列抵抗を持っている。
【００２７】
式（１）は、この定義を表す図９の等価回路を、ΔＷについて整理したものである。従って、式（１）のモデルパラメータは次のように決定する。まず、ドレイン電流ＩｄｓをＨ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流とゲート−ボディオーバラップ領域１６０の電流との和で表す。Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流はゲート幅Ｗｇに比例するため、ドレイン電流Ｉｄｓのゲート幅Ｗｇ依存を１次式に最小２乗法で近似した際の切片、すなわち近似式でゲート幅Ｗｇ＝０となる値が、ゲート−ボディオーバラップ領域１６０の電流とみなせる。図１０は、ドレイン電流Ｉｄｓのゲート幅Ｗｇ依存性を示す図である。ゲート長Ｌｇに依らず線形で近似できる。ゲート幅Ｗｇ＝０μｍのドレイン電流Ｉｄｓの値が、ゲート−ボディオーバラップ領域１６０の余剰のゲート幅ΔＷを流れる電流値である。余剰のゲート幅ΔＷｇはゲート長Ｌｇに依存するので、この余剰のゲート幅ΔＷを流れる電流値は、ゲート長Ｌｇに依存する。
【００２８】
続いて、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域の電流とゲート−ボディオーバラップ領域１６０の電流それぞれに、寺田方法等（非特許文献２参照）を適用し、各々のチャネルシート抵抗、ソース・ドレイン抵抗Ｒｓｄ’、Ｒｈｓｄ、ゲート−ソース・ドレインオーバラップ長ΔＬｃｈ、ΔＬｈを求める。なお、寺田法を用いた場合のパラメータの求め方については以下のとおりである。ゲート長の異なるトランジスタでＶｇを変えて、Ｌｇを横軸に抵抗（Ｒｔｏｔａｌ＝Ｖｄ／Ｉｄ）を縦軸にプロットする。それぞれのＶｇｓにおけるＲｔｏｔａｌ−Ｌｇプロットの直線近似を最小二乗法により行う。求めた近似直線の式の傾きを横軸に、縦軸（Ｒｔｏｔａｌ軸）の切片を縦軸にプロットしなおし、最小二乗法で直線近似をする。得られた近似直線の傾きがゲート−ソース・ドレインオーバラップ長となり、縦軸の切片がソース・ドレイン抵抗Ｒｓｄ‘、Ｒｈｓｄとなる。
【００２９】
続いて、各々のチャネルシート抵抗を駆動電圧の逆数で割った値ρｃｈ’、Ｒｈ’’をパラメータとして１／（Ｖｇ−Ｖｔｈ）に対する１次式に最小２乗法で近似し、１次係数をρｃｈ’ないしＲｈ’’、切片をフィッティングパラメータαないしβとする。図１１は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネルシート抵抗の駆動電圧の逆数で割った値に対するプロットであり、１／（Ｖｇ−Ｖｔｈ）に比例している。傾き１次係数をρch’、切片をフィッティングパラメータαとして求める。また、ゲート-ボディオーバラップ領域１６０についても同様の方法でＲｈ’’、βを求める。ドレイン電圧が十分大きければチャネルシート抵抗は１／（Ｖｇ−Ｖｔｈ）に比例すると近似できるためである。以上のようにして、式（１）のモデルパラメータを決定する。
【００３０】
再び、図７を参照すれば、外部端子Ｐ１〜Ｐ４を外部回路に接続すると、制御電圧源Ｅ１〜Ｅ４を介して、外部端子Ｐ１〜Ｐ４に印加された電圧が、ＩＧＦＥＴに印加される。このとき、制御電圧源Ｅ１〜Ｅ４は外部端子Ｐ１〜Ｐ４の電圧と同じ電圧を発生するため、ＩＧＦＥＴに直接、外部端子Ｐ１〜Ｐ４の電圧を印加したことと同等の効果が得られる。従って制御電圧源Ｅ１〜Ｅ４には、ＩＧＦＥＴに直接外部回路からの電位が印加された場合と同等の電流が流れる。制御電流源Ｇ１〜Ｇ４のうち、ゲートまたはボディに接続する制御電圧源を参照するＧ２ またはＧ４にはＩＧＦＥＴのゲートまたはボディに流れる電流と同等の電流が発生し、外部回路にはＧ２またはＧ４で発生した電流が流れるため、外部回路には、ＩＧＦＥＴに直接外部回路を接続した場合と同等の電流が流れる。ドレインまたはソースに接続する制御電圧源を参照するＧ１またはＧ３には、ＩＧＦＥＴのソースまたはドレインに流れる電流の（１＋ΔＷ／Ｗ）倍の電流が発生し、外部回路にはＧ１またはＧ３で発生した電流が流れるため、外部回路には、ＩＧＦＥＴに直接外部回路を接続した場合の（１＋ΔＷ／Ｗ）倍の電流が流れる。このΔＷは式（１）から求められる値である。
【００３１】
本実施の形態で提案の上記モデルを使用すると、ボディコンタクトを有するＳＯＩ ＩＧＦＥＴのドレイン電流Ｉｄｓの広いレンジでのゲート幅依存およびゲート長依存のシミュレーション精度が向上する。図１２では、シミュレーション装置に上記モデルを組み込んで、ドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性をシミュレーションした結果を実線で表し、上記モデルを組み込まないで、ドレイン電流Ｉｄ−ドレイン電圧Ｖｄ特性をシミュレーションした結果を破線で表し、正方形のシンボルは実測を表している。ゲート長Ｌｇ＝1．0μｍ、ゲート幅Ｗｇ＝２．５μｍの場合の相対誤差のＲＭＳ（Root Mean Square）は、上記モデルを適用しない際の２７％から上記モデルを適用した際の８．４％に向上した。
【００３２】
（第２の実施の形態）
第１の実施の形態では、制御電流源及び制御電圧源を用いたマクロモデルとして提案するモデルを回路シミュレーション装置に組み込んだが、第２の実施の形態では、より簡易に、実効ゲート幅ＷｅｆｆをＷｅｆｆ＋ΔＷに置き換えることで回路シミュレーション装置にモデルを組み込んでいる。そのために、第1の実施の形態とは異なり本実施の形態ではΔＷにゲート電圧依存を設けないモデルとする。この場合、ΔＷは、
【数２】
となる。ここで、ρｃｈ（Ω）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のチャネルのシート抵抗、Ｒｈ’（Ω/μm）はゲート−ボディオーバラップ領域１６０の単位ゲート幅あたりのシート抵抗、Ｌｇ（μm）はゲート長、ΔＬｃｈ（μｍ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のゲート−ソース・ドレインオーバラップ長、ΔＬｈ（μｍ）はゲート−ボディオーバラップ領域１６０のゲート-ソース・ドレインオーバラップ長、Ｒｓｄ’（Ω・μｍ）は、Ｈ型ゲート電極１１０の中央の「−」部分１１２のチャネル領域のソース・ドレイン抵抗、Ｒｈｓｄ（Ω）はゲート−ボディオーバラップ領域１６０のソース・ドレイン抵抗を表す。これらのモデルパラメータの決定方法は第１の実施の形態に沿うが、最後のチャネルシート抵抗を駆動電圧の逆数の１次式で表現する工程は省く。
【００３３】
第1の実施の形態では、余剰のゲート幅ΔＷｇをモデル化するにつき、余剰のゲート幅ΔＷｇのゲート長Ｌｇ依存およびゲート電圧Ｖｇ依存の両方を考慮に入れているので、制御電流源及び制御電圧源を用いたマクロモデルとして提案するモデルを回路シミュレーション装置に組み込んでいるが、本実施の形態では、余剰のゲート幅ΔＷｇをモデル化するにつき、余剰のゲート幅ΔＷｇのゲート長Ｌｇ依存のみを考慮し、余剰のゲート幅ΔＷｇのゲート電圧Ｖｇ依存は考慮に入れず、実効ゲート幅ＷｅｆｆをＷｅｆｆ＋ΔＷに置き換えるだけなので、図１３に示す通常の回路図となる。すなわちＩＧＦＥＴの各端子は外部端子に直接接続されている。外部端子Ｐ１〜Ｐ４を外部回路に接続すると、外部端子Ｐ１〜Ｐ４に印加された電圧がＩＧＦＥＴに直接印加される。非特許文献１（８頁）および非特許文献３（２−３１頁）によれば、ドレイン電流またはソースに流れる電流は実効ゲート幅Ｗｅｆｆに比例し、実効ゲート幅Ｗｅｆｆは、一般的なＦＥＴについて、
Ｗｅｆｆ＝Ｗ−２・ｄＷ （３）
で定められるが、本実施の形態では、これを（１＋ΔＷ／Ｗ）倍するため、最終的なＷｅｆｆは、
Ｗｅｆｆ ＝（Ｗ−２・ｄＷ）×（１＋ΔＷ／Ｗ） （４）
であり、式（４）に比例した値として得られる。外部回路には、式（４）に比例した電流が流れる。
【００３４】
本実施の形態では、マクロモデルを用いることなく、回路シミュレーションのパラメータの定義を修正するだけでモデルの組み込みが可能である。第１の実施の形態と比較して、ゲート電圧依存性が表現できないためパラメータ抽出に使用したゲート電圧から離れたゲート電圧のドレイン電流の精度は劣化してしまうが、シミュレータ内部の演算が容易になり、計算時間の短縮、シミュレーションエラーを起こしにくい効果が得られる。
【００３５】
本発明は、ボディコンタクトを有するＳＯＩ ＩＧＦＥＴを含む集積回路のシミュレーション装置であって、上記のいずれかのＩＧＦＥＴのモデル化方法の形態に従って、ゲート−ボディオーバラップ領域の電流を含むソース電流とドレイン電流がモデル化されたＩＧＦＥＴモデルを含むシミュレーション装置を含む。
【００３６】
また、本発明は、上記のいずれかのシミュレーション方法に従ってモデル化されたＳＯＩ絶縁ゲート電界効果トランジスタモデルのドレイン電流またはソース電流の計算手段を備えたシミュレーション装置を含む。
【００３７】
また、本発明は、ボディコンタクトを有するＳＯＩ ＩＧＦＥＴを含む集積回路であって、前記のいずれかのＩＧＦＥＴのモデル化方法の形態に従って、ゲート−ボディオーバラップ領域の電流を含むソース電流とドレイン電流がモデル化されたＩＧＦＥＴモデルを含むシミュレーション方法を用いて設計された集積回路を含む。
【００３８】
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【００３９】
１０ 絶縁ゲート電界効果トランジスタ
１１０ ゲート電極
１２０ ソース領域
１３０ ドレイン領域
１４０ 半導体層
１４２ ボディコンタクト
１４４ チャネル領域
１６０ ゲート−ボディオーバラップ領域
【特許請求の範囲】
【請求項１】
ボディコンタクトを有するＳＯＩ絶縁ゲート電界効果トランジスタのシミュレーション方法であって、前記トランジスタのソース電流またはドレイン電流を、ゲート−ボディオーバラップ領域の電流を余剰のゲート幅に流れる電流として考慮に入れて求める際に、前記余剰のゲート幅のゲート長依存性を考慮にいれることを特徴とするシミュレーション方法。
【請求項２】
前記余剰のゲート幅のゲート電圧依存性をさらに考慮に入れることを特徴とする請求項１記載のシミュレーション方法。
【請求項３】
ソース電流またはドレイン電流が式（１）に比例する項を含んで定義される請求項２記載のシミュレーション方法。
【数１】
ここで、ρｃｈ’は駆動電圧（ゲート電圧Ｖｇ−閾値電圧Ｖｔｈ）の逆数で割ったチャネルのシート抵抗、Ｒｈ’’は駆動電圧の逆数で割ったゲート−ボディオーバラップ領域の単位ゲート幅あたりのシート抵抗、Ｌｇはゲート長、ΔＬｃｈはチャネル領域のゲート-ソース・ドレインオーバラップ長、ΔＬｈはゲート−ボディオーバラップ領域のゲート-ソース・ドレインオーバラップ長、Ｒｓｄ’はチャネル領域のソース・ドレイン抵抗、Ｒｈｓｄはゲート−ボディオーバラップ領域のソース・ドレイン抵抗を表し、α、βはフィッティングパラメータである。
【請求項４】
ドレイン電流のゲート幅依存を１次式に近似した際の切片をゲート−ボディオーバラップ領域の電流とする工程を含む請求項１または２記載のシミュレーション方法。
【請求項５】
ゲート−ボディオーバラップ領域の電流と前記電流を除いた電流それぞれからチャネルシート抵抗、ソース・ソース・ドレイン抵抗、ゲート−ソース・ドレインオーバラップ長を求める工程を含む請求項４記載のシミュレーション方法。
【請求項６】
各々のチャネルシート抵抗を駆動電圧の逆数で割った値をパラメータとして１次式で近似する工程を含む請求項５記載のシミュレーション方法。
【請求項７】
請求項４〜６のいずれか一項に記載の工程でパラメータを求める工程を含むことを特徴とする請求項３記載のシミュレーション方法。
【請求項８】
ソース電流またはドレイン電流が式(2)に比例する項を含んで定義される請求項１記載のシミュレーション方法。
【数２】
ここで、ρｃｈはチャネルのシート抵抗、Ｒｈ’はゲート−ボディオーバラップ領域の単位ゲート幅あたりのシート抵抗、Ｌｇはゲート長、ΔＬｃｈはチャネル領域のゲート−ソース・ドレインオーバラップ長、ΔＬｈはチャネル領域のゲート−ソース・ドレインオーバラップ長、Ｒｓｄ’はチャネル領域のソース・ドレイン抵抗、Ｒｈｓｄはゲート−ボディオーバラップ領域のソース・ドレイン抵抗を表す。
【請求項９】
請求項４〜６のいずれか一項に記載の工程でパラメータを求める工程を含むことを特徴とする請求項８記載のシミュレーション方法。
【請求項１０】
請求項１〜９のいずれかの一項に記載のシミュレーション方法に従ってＳＯＩ絶縁ゲート電界効果トランジスタのドレイン電流またはソース電流を計算する計算手段を備えた集積回路のシミュレーション装置。
【請求項１１】
請求項１〜９のいずれかの一項に記載のシミュレーション方法を用いて設計された少なくとも１つのＳＯＩ絶縁ゲート電界トランジスタを含む集積回路。
【請求項１】
ボディコンタクトを有するＳＯＩ絶縁ゲート電界効果トランジスタのシミュレーション方法であって、前記トランジスタのソース電流またはドレイン電流を、ゲート−ボディオーバラップ領域の電流を余剰のゲート幅に流れる電流として考慮に入れて求める際に、前記余剰のゲート幅のゲート長依存性を考慮にいれることを特徴とするシミュレーション方法。
【請求項２】
前記余剰のゲート幅のゲート電圧依存性をさらに考慮に入れることを特徴とする請求項１記載のシミュレーション方法。
【請求項３】
ソース電流またはドレイン電流が式（１）に比例する項を含んで定義される請求項２記載のシミュレーション方法。
【数１】
ここで、ρｃｈ’は駆動電圧（ゲート電圧Ｖｇ−閾値電圧Ｖｔｈ）の逆数で割ったチャネルのシート抵抗、Ｒｈ’’は駆動電圧の逆数で割ったゲート−ボディオーバラップ領域の単位ゲート幅あたりのシート抵抗、Ｌｇはゲート長、ΔＬｃｈはチャネル領域のゲート-ソース・ドレインオーバラップ長、ΔＬｈはゲート−ボディオーバラップ領域のゲート-ソース・ドレインオーバラップ長、Ｒｓｄ’はチャネル領域のソース・ドレイン抵抗、Ｒｈｓｄはゲート−ボディオーバラップ領域のソース・ドレイン抵抗を表し、α、βはフィッティングパラメータである。
【請求項４】
ドレイン電流のゲート幅依存を１次式に近似した際の切片をゲート−ボディオーバラップ領域の電流とする工程を含む請求項１または２記載のシミュレーション方法。
【請求項５】
ゲート−ボディオーバラップ領域の電流と前記電流を除いた電流それぞれからチャネルシート抵抗、ソース・ソース・ドレイン抵抗、ゲート−ソース・ドレインオーバラップ長を求める工程を含む請求項４記載のシミュレーション方法。
【請求項６】
各々のチャネルシート抵抗を駆動電圧の逆数で割った値をパラメータとして１次式で近似する工程を含む請求項５記載のシミュレーション方法。
【請求項７】
請求項４〜６のいずれか一項に記載の工程でパラメータを求める工程を含むことを特徴とする請求項３記載のシミュレーション方法。
【請求項８】
ソース電流またはドレイン電流が式(2)に比例する項を含んで定義される請求項１記載のシミュレーション方法。
【数２】
ここで、ρｃｈはチャネルのシート抵抗、Ｒｈ’はゲート−ボディオーバラップ領域の単位ゲート幅あたりのシート抵抗、Ｌｇはゲート長、ΔＬｃｈはチャネル領域のゲート−ソース・ドレインオーバラップ長、ΔＬｈはチャネル領域のゲート−ソース・ドレインオーバラップ長、Ｒｓｄ’はチャネル領域のソース・ドレイン抵抗、Ｒｈｓｄはゲート−ボディオーバラップ領域のソース・ドレイン抵抗を表す。
【請求項９】
請求項４〜６のいずれか一項に記載の工程でパラメータを求める工程を含むことを特徴とする請求項８記載のシミュレーション方法。
【請求項１０】
請求項１〜９のいずれかの一項に記載のシミュレーション方法に従ってＳＯＩ絶縁ゲート電界効果トランジスタのドレイン電流またはソース電流を計算する計算手段を備えた集積回路のシミュレーション装置。
【請求項１１】
請求項１〜９のいずれかの一項に記載のシミュレーション方法を用いて設計された少なくとも１つのＳＯＩ絶縁ゲート電界トランジスタを含む集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−４８７６（Ｐ２０１３−４８７６Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３６６７９（Ｐ２０１１−１３６６７９）
【出願日】平成２３年６月２０日（２０１１．６．２０）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月２０日（２０１１．６．２０）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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