【課題】ＶＩＡホールを高密度に形成したとしても半導体素子が割れやすくなるのを防止し、素子の形成歩留りを向上させることができる半導体装置を提供する。
【解決手段】半導体装置は、基板１１０と、基板の第１表面に配置され、それぞれ複数のフィンガーを有するゲート電極１２４、ソース電極１２０およびドレイン電極１２２と、ソース電極１２０の下部に配置されたＶＩＡホールＳＣと、基板の第１表面とは反対側の第２表面に配置され、ＶＩＡホールを介してソース電極に接続された接地電極とを備え、ＶＩＡホールＳＣは、基板１１０を形成する化合物半導体結晶のへき開方向とは異なる方向に沿って配置される。 （もっと読む）

【課題】比較的簡素な構成で電流コラプスの発生を抑制し、デバイス特性の劣化を抑えた信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを実現する。
【解決手段】ＳｉＣ基板１上に化合物半導体積層構造２を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、３層のキャップ層２ｅを用いることに加え、キャップ層２ｅのドレイン電極５の近傍（ゲート電極６とドレイン電極５との間で、ドレイン電極５の隣接箇所）に高濃度ｎ型部位２ｅＡを形成し、高濃度ｎ型部位２ｅＡでは、そのキャリア濃度が電子供給層２ｄのキャリア濃度よりも高く、そのエネルギー準位がフェルミエネルギーよりも低い。 （もっと読む）

【課題】櫛型形状のソース電極とドレイン電極が交差指状に配置された電極構造を有し、各櫛形電極の先端部での電界集中が緩和された窒化物半導体装置を提供する。
【解決手段】ゲート電極５と電気的に接続され、ゲート電極５とドレイン電極４間で絶縁膜７上に配置されたゲートフィールドプレート５０と、ソース電極３と電気的に接続され、絶縁膜８を介して窒化物半導体層と対向するようにゲートフィールドプレート５０とドレイン電極４間の上方に配置されたソースフィールドプレート３０とを備え、ゲート電極５とドレイン電極４間の距離、ゲートフィールドプレート５０のドレイン側端部とゲート電極５のドレイン側端部間の距離、及びソースフィールドプレート３０のドレイン側端部とゲートフィールドプレート５０のドレイン側端部間の距離の少なくともいずれかが、ソース電極３とドレイン電極４の、歯部分の直線領域よりも歯部分の先端領域において長い。 （もっと読む）

【課題】ゲート領域近傍のチャネル部分の抵抗を低減することにより、従来よりも特性オン抵抗が低い炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置は、基板１１と、基板１１上に設けられ、主表面１３Ａと、主表面１３Ａと交差する厚さ方向とを有する炭化珪素層４とを有している。炭化珪素層４は、チャネル層１３と、ソース領域１５と、ドレイン領域１７と、ソース領域１５とドレイン領域１７との間において、厚さ方向に沿って主表面１３Ａからチャネル層１３中に突き出るように延びるゲート領域１６とを含んでいる。ゲート領域１６の対向方向に沿った寸法は、主表面１３Ａから離れるにつれて小さくなっている。 （もっと読む）

【課題】低オン抵抗であって、かつ、ノーマリーオフの電界効果型トランジスタを提供する。
【解決手段】基板１０の上に形成された電子走行層１１と、電子走行層１１の上に、電子走行層１１よりもバンドギャップの広い半導体により形成された電子供給層１２と、電子供給層１２の上に、電子供給層よりもバンドギャップの狭い半導体により形成されたバリア形成層１３と、バリア形成層１３の上に、不純物のドープされた半導体により形成された上部チャネル層１４と、バリア形成層１３及び上部チャネル層１４を除去することにより形成されたバリア形成層１３及び上部チャネル層１４の側面と、側面に形成された絶縁膜２０と、絶縁膜２０を介し形成されたゲート電極２１と、上部チャネル層１４と接続されるソース電極２２と、電子供給層１２または電子走行層１１と接続されるドレイン電極２３と、を有する。 （もっと読む）

【課題】ソース電極とドレイン電極間の容量を低減し、スイッチングロスを減らすことができるスイッチング素子、及び該スイッチング素子を搭載した効率が向上した電源装置の提供。
【解決手段】Ｓｉ基板１と、該Ｓｉ基板１上に形成されたソース電極８及びドレイン電極９を有してなり、ソース電極８及びドレイン電極９の配置方向と直交する方向の層中であって、ソース電極８及びドレイン電極９のいずれか一方のみと接している領域に、ｐ型領域とｎ型領域が接している部分２４であるｐｎ接合を少なくとも１つ有するスイッチング素子である。 （もっと読む）

【課題】装置面積を増大させることなく、保護素子を有する半導体装置を提供する。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。 （もっと読む）

【課題】オン抵抗が低く、かつ、Ｖｔｈ（閾値電圧）が高い窒化物半導体装置の提供。
【解決手段】アクセプタになるアクセプタ元素を含み、窒化物半導体で形成されたバックバリア層１０６と、バックバリア層１０６上に窒化物半導体で形成されたチャネル層１０８と、チャネル層１０８の上方に、チャネル層よりバンドギャップが大きい窒化物半導体で形成された電子供給層１１２と、チャネル層１０８と電気的に接続された第１主電極１１６、１１８と、チャネル層１０８の上方に形成された制御電極１２０と、を備え、バックバリア層１０６は、制御電極１２０の下側の領域の少なくとも一部に、アクセプタの濃度がバックバリア層の他の一部の領域より高い高アクセプタ領域１２６を有する窒化物半導体装置１００。 （もっと読む）

【課題】動的な耐圧であるダイナミック耐圧の低下を抑制できるＧａＮ系のＨＦＥＴを提供する。
【解決手段】このＧａＮ系のＨＦＥＴでは、各ソース電極１２の長手方向の長さＬ２と各ドレイン電極１１の長手方向の長さＬ１とが同じ長さである。また、ソース電極１２の長手方向の端１２Ａ,１２Ｂの長手方向の位置は、ドレイン電極１１の長手方向の端１１Ａ,１１Ｂの長手方向の位置と一致している。ソース電極１２の長手方向の両端１２Ａ,１２Ｂがドレイン電極１１の長手方向の両端１１Ａ,１１Ｂよりも長手方向外方へ突出していない構成により、ソース電極１２の端１２Ａ,１２Ｂからドレイン電極１１の端１１Ａ,１１Ｂへ向かって電子流が集中することを回避できる。 （もっと読む）

【課題】高耐圧及び高電流の動作が可能な半導体素子及びその製造方法を提案する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０の方向に突出した多数のパターン化された突起６１を備え、内部に窒化物半導体層３０にオーミック接合されるオーミックパターン６５を含むソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に、且つ、パターン化された突起６１を含んでソース電極６０上の少なくとも一部に亘って形成された誘電層４０と、一部が、誘電層４０を間に置いてソース電極６０のパターン化された突起６１部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極７０と、を含んでなる。 （もっと読む）

【課題】 高周波特性を確保し、サイズを小型化し、かつ製造が容易な、正孔の蓄積を解消できる、耐圧性に優れた、半導体装置等を提供する。
【解決手段】 ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）であって、非導電性基板１上に位置する、チャネルとなる二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を形成する再成長層７（５，６）と、再成長層に接して位置する、ソース電極１１、ゲート電極１３およびドレイン電極１５を備え、ソース電極１１が、ゲート電極１３に比べて、非導電性基板１から遠い位置に位置することを特徴とする。 （もっと読む）

【課題】低オン抵抗、高耐圧及び高信頼性を達成する。
【解決手段】窒化物半導体装置１１０は、第１半導体層３、第２半導体層４、第１電極１０、第２電極７、第３電極８、第１絶縁膜６及び第２絶縁膜５を備える。第１半導体層３は、窒化物半導体を含む。第２半導体層４は、第１半導体層３上に設けられ、孔部４ａを有する。第２半導体層４は、第１半導体層３よりも広い禁制帯幅を有する窒化物半導体を含む。第１電極１０は、孔部４ａ内に設けられる。第１電極１０の一方側に第２電極７、他方側に第３電極８が設けられ、それぞれ第２半導体層４と電気的に接続される。第１絶縁膜６は、酸素を含有する膜であって、第１電極１０と孔部４ａの内壁とのあいだ、及び第１電極１０と第２電極７とのあいだに設けられ、第３電極８と離間して設けられる。第２絶縁膜５は、窒素を含有する膜であって、第１電極１０と第３電極８とのあいだで第２半導体層４に接して設けられる。 （もっと読む）

【課題】 縦型ＧａＮ系半導体装置において、ｐ型ＧａＮバリア層による耐圧性能の向上を得ながら、オン抵抗を低くできる半導体装置を提供する。
【解決手段】 開口部２８壁面に位置するチャネルを含む再成長層２７と、端面が被覆されるｐ型バリア層６と、ｐ型バリア層上に接するソース層７と、再成長層の上に位置するゲート電極Ｇと、開口部の周囲に位置するソース電極Ｓとを備え、ソース層が超格子構造で構成され、該超格子構造が、ｐ型バリア層よりも小さい格子定数を持つ第１の層（ａ層）と、該第１の層よりも格子定数が大きい第２の層（ｂ層）との積層体である、ことを特徴とする。 （もっと読む）

【課題】低いオン抵抗を得ながら、優れた耐圧性能を持つ、縦型の半導体装置およびその製造方法を提供する。
【解決手段】開口部２８はｎ⁻型ＧａＮドリフト層４にまで届いており、開口部の壁面を覆うように位置する再成長層２７と、ｐ型ＧａＮバリア層６と、ゲート電極Ｇと、ソース電極Ｓとを備え、チャネルが電子走行層２２内の電子供給層２６との界面に生じる二次元電子ガスにより形成され、ｐ型ＧａＮバリア層６がＧａＮ系積層体１５の表層をなし、かつソース電極Ｓが、再成長層２７およびｐ型ＧａＮバリア層６に接して位置することを特徴とする。 （もっと読む）

【課題】 ｐ型ＧａＮバリア層の電位を確実に固定することでピンチオフ特性、耐圧性能の向上を安定して得ることができる縦型の半導体装置を提供する。
【解決手段】 ＧａＮ系積層体１５に開口部２８が設けられており、開口部の壁面を覆うように位置するチャネルを含む再成長層２７と、ソース電極Ｓとオーミック接触するｎ^＋型ソース層８と、ｐ型ＧａＮバリア層６と、その間に位置するｐ^＋型ＧａＮ補助層７とを含み、ｐ型ＧａＮバリア６の電位をソース電位に固定するために、ｐ^＋型ＧａＮ補助層７が、ｎ^＋型ソース層８とトンネル接合を形成することを特徴とする。 （もっと読む）

【課題】電界効果トランジスタにおけるソースの高キャリア濃度化をプロセス面での負荷を抑えつつ実現する。
【解決手段】ゲート絶縁膜３０は、３−５族化合物半導体のチャネル層２０の第１面のゲート領域に形成される。ソースコンタクト層３４およびドレインコンタクト層３８は、チャネル層２０の第１面にゲート領域を挟むように位置するドレイン領域およびソース領域それぞれに形成される。裏面絶縁膜５０は、チャネル層２０の第１面と反対側の第２面側に形成される。ソース下面電極５２は、裏面絶縁膜５０のチャネル層２０と反対の面側に、ソースコンタクト層３４と対向する領域に形成される。 （もっと読む）

【課題】 従来のＪ−ＦＥＴでは、動作領域内のゲート領域（トップゲート領域）は、動作領域外周に設けられた深いゲート領域を介してのみ、半導体基板（バックゲート領域）と接続していた。このため動作領域の中央と外周ではゲート抵抗にばらつきが生じ、ゲート抵抗の増加によるノイズ電圧の増加や、不均一動作によるゲインの低下が問題であった。
【解決手段】 格子状のゲート領域（トップゲート領域）を有するＪ−ＦＥＴにおいて、行列状にソース領域と交互に配置されていたドレイン領域の一部を深いゲート領域に置き換え、動作領域内にも深いゲート領域を設ける。ドレイン領域を一部省くことで生じるドレイン電流の流れない無効領域をできる限り減らすため、ソース領域が配置されるセルについてドレイン電流が流れない方向のゲート領域を短くする。 （もっと読む）

【課題】 表面保護膜中へのホットキャリアの侵入に起因する半導体装置の出力低下を抑制すること。
【解決手段】 本半導体装置１００は、窒化ガリウム系半導体からなる電子走行層１２と、電子走行層１２上に設けられ、窒化ガリウム系半導体からなる電子供給層１６と、電子供給層１６上に設けられ、窒化ガリウムからなるキャップ層１８と、キャップ層１８上に設けられたゲート電極２４と、電子供給層１６上にゲート電極２４を挟んで設けられたソース電極２０及びドレイン電極２２と、キャップ層１８上に設けられた表面保護膜３０と、キャップ層１８と表面保護膜３０との間に介在し、少なくともゲート電極２４とドレイン電極２２との間の領域に設けられたＡｌ_ｘＧａ_１−ｘＮ（０．５≦ｘ≦１）からなるバリア層５０と、を備える。 （もっと読む）

【課題】耐圧が高いＨＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ−ＦＥＴ）を提供する。
【解決手段】ヘテロ接合１６ａに生じる２次元電子ガスをチャネルとするＨＦＥＴ１０であって、第１半導体領域１６と、第１半導体領域１６上で第１半導体領域１６とヘテロ接合している第２半導体領域１８と、第２半導体領域１８上に形成されたソース電極２０、ドレイン電極２２及びゲート電極２４と、第１半導体領域１６と接しており、ソース電極２０と導通しているｐ型の第３半導体領域１４を有している。ゲート電極２４とドレイン電極２２の間の第２半導体領域１８の上面のうちの、ゲート電極２４に隣接する範囲の上面は、第１表面準位密度を有する第１領域４０であり、第１領域４０に隣接する範囲の上面は、第１表面準位密度より低い第２表面準位密度を有する第２領域４２である。第３半導体領域１４は、第２領域４２の下側で第１半導体領域１６に接している。 （もっと読む）

【課題】ノーマリオフ特性を有する低オン抵抗で高耐圧の窒化物半導体素子を提供する。
【解決手段】基板上に設けられた第１導電型の窒化物半導体からなる第１半導体層５と、前記第１半導体層の上に設けられ、前記第１半導体層のシートキャリア濃度と同量のシートキャリア濃度を有する第２導電型の窒化物半導体からなる第２半導体層６と、を備える。前記第２半導体層の上には、前記第２半導体層よりも禁制帯幅が広い窒化物半導体からなる第３半導体層７が設けられる。前記第２半導体層に電気的に接続された第１主電極１０と、前記第１主電極と離間して設けられ、前記第２半導体層に電気的に接続された第２主電極２０と、をさらに備え、前記第１主電極と前記第２主電極との間において、前記第３半導体層および前記第２半導体層を貫通して前記第１半導体層に達する第１のトレンチの内部に絶縁膜３３を介して設けられた制御電極３０を備える。 （もっと読む）