接合型電界効果トランジスタ
【課題】 従来のＪ−ＦＥＴでは、動作領域内のゲート領域（トップゲート領域）は、動作領域外周に設けられた深いゲート領域を介してのみ、半導体基板（バックゲート領域）と接続していた。このため動作領域の中央と外周ではゲート抵抗にばらつきが生じ、ゲート抵抗の増加によるノイズ電圧の増加や、不均一動作によるゲインの低下が問題であった。
【解決手段】 格子状のゲート領域（トップゲート領域）を有するＪ−ＦＥＴにおいて、行列状にソース領域と交互に配置されていたドレイン領域の一部を深いゲート領域に置き換え、動作領域内にも深いゲート領域を設ける。ドレイン領域を一部省くことで生じるドレイン電流の流れない無効領域をできる限り減らすため、ソース領域が配置されるセルについてドレイン電流が流れない方向のゲート領域を短くする。
【解決手段】 格子状のゲート領域（トップゲート領域）を有するＪ−ＦＥＴにおいて、行列状にソース領域と交互に配置されていたドレイン領域の一部を深いゲート領域に置き換え、動作領域内にも深いゲート領域を設ける。ドレイン領域を一部省くことで生じるドレイン電流の流れない無効領域をできる限り減らすため、ソース領域が配置されるセルについてドレイン電流が流れない方向のゲート領域を短くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタに関し、特にノイズを抑制し、ゲインを向上させた接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
図６は、従来の接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）：以下Ｊ−ＦＥＴ）の一例を示す図である。
【０００３】
図６はＪ−ＦＥＴ２００の主要部を示す図であり、図６（Ａ）が平面図、図６（Ｂ）が図６（Ａ）のｃ−ｃ線断面図である。Ｊ−ＦＥＴ２００は、半導体チップを構成するｐ＋型半導体基板２２１上にｐ型半導体層２２２を積層し、その上にｎ型半導体層２２４を設ける。ｎ型半導体層２２４はｐ型半導体層２２２に達する深いｐ＋型不純物領域２２３によって、動作領域２５０して区画され、動作領域２５０のｎ型半導体層２２４は動作ドレイン電流が流れるチャネル領域として機能する。
【０００４】
動作領域２５０において、ゲート領域２２７は、格子状パターンに設けられる。そして、ゲート領域２２７で囲まれたｎ型半導体層２２４に、互いに離間した島状のソース領域２２５、ドレイン領域２２６を配置する。ソース領域２２５およびドレイン領域２２６は、行列状に交互に配置される。また、ｎ型半導体層２２４表面には、ソース電極２２９およびドレイン電極２３０をそれぞれゲート領域２２７に対して傾斜させて配置する。格子状のゲート領域２２７は、その周囲のｐ＋型不純物領域２２３と、ｐ型半導体層２２２、ｐ＋型半導体基板２２１を介して裏面のゲート電極２３１と接続する（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３２９２７号公報 （第１０頁 第６図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図６に示す従来構造において、格子状のゲート領域２２７は、その周囲に設けた深いｐ＋型不純物領域２２３を介して、バックゲート領域となるｐ型半導体層２２２、ｐ＋型半導体基板２２１と接続し、ゲート電位が印加される。したがって、ｐ＋型不純物領域２２３で区画された動作領域２５０では、ｐ＋型不純物領域２２３から遠い（動作領域２５０の中央付近の）ゲート領域２２７が、ｐ＋型不純物領域２２３に近い（動作領域２５０の外周付近の）ゲート領域２２７と比較して、ゲート抵抗が高くなってしまう。
【０００７】
そして、このようなゲート抵抗の増加は、ノイズ電圧の増加を招く問題があった。また、Ｊ−ＦＥＴの不均一動作によって順伝達アドミタンスｇｍの低減および電圧利得の低減を引き起こす問題もあった。
【課題を解決するための手段】
【０００８】
本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層上に設けた逆導電型半導体領域と、前記逆導電型半導体領域の表面を複数のセルに区画すると共に、前記逆導電型半導体領域の表面から前記一導電型半導体層には達しない、一導電型の第１ゲート領域と、前記第１ゲート領域に重複して、前記逆導電型半導体領域表面から前記一導電型半導体層にまで達する第２ゲート領域と、前記逆導電型半導体領域の周囲を囲んでこれを区画し、前記第１ゲート領域と連結し且つ前記第２ゲートとは離間して、前記一導電型半導体層にまで達する深さの第３ゲート領域と、を設けることにより解決するものである。
【発明の効果】
【０００９】
本発明によれば、以下の効果が得られる、
第１に、格子状のゲート領域（第１ゲート領域）と接続し、バックゲート領域を構成する逆導電型半導体層に到達する深いゲート領域（第２ゲート領域）を動作領域内に複数設けるので、動作領域の中央付近においても第１ゲート領域を直接的にバックゲート領域に接続できる。これにより、Ｊ−ＦＥＴ全体として、ゲート抵抗の低減によるノイズ電圧の低減が図れる。また、動作領域の外周付近と中央付近の第１ゲート領域においてゲート抵抗のばらつきを低減でき、不均一動作を抑制できるので、順伝達アドミタンスｇｍの低減および電圧利得の低減を回避できる。
【００１０】
第２ゲート領域は、従来、行列状に配置されていたソース領域とドレイン領域のうち、ドレイン領域の数を減じて設ける。つまり、第１ゲート領域で第１セル、第２セル、第３セルを区画し、それぞれに第２ゲート領域、ソース領域、ドレイン領域を設けて、第２セルが第１セルと隣り合い、且つ第３セルとも隣り合うように配置する。このため、第１セルと第２セルが隣り合って配置された領域では、第１セルと第２セルの間にドレイン電流が流れず、チャネル領域として機能しない領域（無効領域）が生じてしまう。
【００１１】
そこで、第２セルは平面視において、第１セルと隣り合う第１の辺が短く、第３セルと隣り合う第２の辺が長いパターンとする。これにより、無効領域の大幅な増加を抑制できる。
【００１２】
第２に、第２ゲート領域は、第１ゲート領域より不純物濃度が高いため、動作領域の中央付近のゲート抵抗の低減に寄与できる。
【００１３】
第３に、第２セルと第３セルの間で、ソース領域の一辺から第１ゲート領域までの距離を、ドレイン領域の一辺から当該第１ゲート領域までの距離より小さくすることにより、第２セルの面積を小さくし、第３セルの動作領域全体としての面積低減を抑えることができる。
【００１４】
Ｊ−ＦＥＴではゲート−ドレイン間に最も高い電圧が印加されるため、第１ゲート領域とドレイン領域間の距離を所望の耐圧を確保できる距離に維持すれば、第１ゲート領域とソース領域間の距離はそれより低減することができる。従って、従来、ドレイン領域側と同等であった、第１ゲート領域とソース領域間の距離を縮小することで、第２セルの面積を低減できる。そして第２セルの面積を低減した分を第３セルの配置領域として確保できるため、第２ゲート領域（第１セル）を配置することによる第３セルの動作領域全体としての大幅な面積低減を抑制できる。
【００１５】
第４に、動作領域上の電極構造を２層構造とし、１層目のドレイン電極（第１ドレイン電極）をドレイン領域上に島状に配置し、パッド電極となる２層目のドレイン電極（第２ドレイン電極）を第１ドレイン電極直上に平板状に配置することで、最短距離でドレイン領域にドレイン電圧を印加できる。これによりドレインの配線抵抗を低減できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態のＪ−ＦＥＴを示す平面図である。
【図２】本発明の実施形態のＪ−ＦＥＴを示す平面図である。
【図３】本発明の実施形態のＪ−ＦＥＴを示す断面図である。
【図４】本発明の実施形態のＪ−ＦＥＴを説明するための平面概要図である。
【図５】本発明の他の実施形態のＪ−ＦＥＴを示す平面図である。
【図６】従来技術を説明するための（Ａ）平面図、（Ｂ）断面図である。
【発明を実施するための形態】
【００１７】
以下に本発明の実施の形態について、ｎ型接合型電界効果トランジスタ（Ｊ−ＦＥＴ）を例に、図１から図５を参照して説明する。
【００１８】
図１は、第１の実施形態のＪ−ＦＥＴ１００を示す平面図である。図１（Ａ）がＪ−ＦＥＴ１００の主要部を示す平面図であり、図１（Ｂ）が図１（Ａ）の一部拡大図であり、いずれも表面の電極層を省略している。
【００１９】
本実施形態のＪ−ＦＥＴ１００は、ｐ型シリコン半導体基板と、ｐ型半導体層と、ｎ型半導体領域３と、第１ゲート領域４と、第２ゲート領域５と、第３ゲート領域６と、ソース領域７と、ドレイン領域８と、第１セル１１と、第２セル１２と、第３セル１３とを有する。
【００２０】
図１（Ａ）を参照して、ｐ型シリコン半導体基板（ここでは不図示）はその上に設けられたｐ型半導体層（不図示）とともに、Ｊ−ＦＥＴ１００のバックゲート領域となり、更にｐ型半導体層上にｎ型半導体領域３が設けられる。
【００２１】
ｎ型半導体領域３は、ｐ型半導体層上に形成されたｎ型エピタキシャル層、またはｐ型半導体層上に選択的にｎ型不純物を注入及び拡散したｎ型不純物拡散領域である。ｎ型半導体層３の表面にｐ＋型不純物領域である第１ゲート領域４と第２ゲート領域５が設けられる。第２ゲート領域５は第１ゲート領域４より不純物濃度が高い。
【００２２】
また、第１ゲート領域４間に露出したｎ型半導体層３の表面にそれぞれｎ＋型不純物領域であるソース領域７およびドレイン領域８が設けられる。第１ゲート領域４、第２ゲート領域５、ソース領域７およびドレイン領域８の外周を囲むようにｎ型半導体層３の周辺部に環状にｐ＋型不純物領域の第３ゲート領域６が設けられる。第２ゲート領域５と第３ゲート領域６は不純物濃度が同等である。
【００２３】
第１ゲート領域４は、第３ゲート領域６内のｎ型半導体領域３に格子状に配置される。第１ゲート領域４によって、ｎ型半導体領域３が第１セル１１、第２セル１２、第３セル１３として区画される。
【００２４】
このように、本実施形態の格子状の第１ゲート領域４とは、互いに平行に配置されたストライプ状のｐ＋型不純物領域が異なる方向（Ｘ方向とＹ方向）に延在し、互いに交差することで第１セル１１、第２セル１２、第３セル１３を区画するものである。ここでは、Ｘ方向に延在し互いに平行な複数の第１ゲート領域４と、Ｙ方向に延在し互いに平行な複数の第１ゲート領域４とが直交するように配置され、第１セル１１、第２セル１２および第３セル１３はそれぞれ、矩形のパターンで示されている。
【００２５】
第１セル１１では、内側の略中央付近に第１ゲート領域４と電気的に接続する島状の第２ゲート領域５が配置される。第１セル１１内側のｎ型半導体領域３表面には、第１ゲート領域４と連続し、これと同等の不純物濃度のｐ＋型不純物領域４ｃが設けられる。つまり、第１セル１１は、周囲の第１ゲート領域４が内側全面まで拡張された構成といえる。第２ゲート領域５は、ｐ＋型不純物領域４ｃと重畳し、これにより第１ゲート領域４と電気的に接続する。
【００２６】
第２セル１２では、内側に第１ゲート領域４と離間して島状にソース領域７が配置される。第２セル１２は第１の辺Ｅ１と第２の辺Ｅ２を有し、第２の辺Ｅ２は第１の辺Ｅ１より長さが長く、第２の辺Ｅ２は例えば、第１の辺Ｅ１の２倍の長さである。第２セル１２は、図１（Ａ）では長方形状である。そして第２セル１２は、第１の辺Ｅ１が第１セル１１と隣り合い、第２の辺Ｅ２が第３セル１３と隣り合うように配置される。
【００２７】
第３セル１３では、内側に第１ゲート領域４と離間して島状にドレイン領域８が配置される。第３セル１３は、対向する２辺がいずれも第２セル１２の第２の辺Ｅ２と同じ長さであり、図１（Ａ）では正方形状である。第１セル１１は、対向する２辺がいずれも第１の辺Ｅ１と同じ長さであり、図１（Ａ）では正方形状である。第１セル１１と第３セル１３はそれぞれ、行列状に配置される。また、第１セル１１の第２ゲート領域５と第３セル１３のドレイン領域８は、例えばいずれも正方形状であり、ソース領域７は第２セル１２と同様の長方形状である。
【００２８】
本実施形態では、第１セル１１、第２セル１２および第３セル１３と第１ゲート領域４が配置される領域を一括して、動作領域５０と称する。動作領域５０は、図１においては最外周の第３ゲート領域６から内側の全域とする。
【００２９】
図１（Ｂ）を参照して、隣り合う第２セル１２と第３セル１３において、ソース領域７の一辺（ここでは長辺ｅ２）から対向する第１ゲート領域４までの距離Ｌ１は、ドレイン領域８の一辺から対向する第１ゲート領域４までの距離Ｌ２より小さい。ソース領域７は長方形状であり、第１の辺Ｅ１側では、ソース領域７の短辺ｅ１と第１ゲート領域４が距離Ｌ３で離間される。本実施形態では一例として、距離Ｌ２は距離Ｌ３と同等である。
【００３０】
尚、ソース領域７は、四辺が短辺ｅ１の長さの正方形状でもよい。その場合、ソース領域７の短辺ｅ１から第１セル１１側の第１ゲート領域４までの距離は、図示の距離Ｌ３より大きくなるが、第３セル１３側ではソース領域７の長辺ｅ２から第１ゲート領域４までの距離Ｌ１が、ドレイン領域８から第１ゲート領域４までの距離Ｌ２より小さい点は同様である。
【００３１】
ドレイン領域８に正の電圧が印加されると、電子は動作領域５０のｎ型半導体領域３内をソース領域７からドレイン領域８に向かって流れる。つまり、本実施形態では第２セル１２と第３セル１３が並ぶ領域ではこの並びに沿ってｎ型半導体領域３にドレイン電流が流れる。一方、第１セル１１と第２セル１２が並ぶ領域ではこの並びに沿うｎ型半導体領域３にドレイン電流が流れない。つまり、本実施形態では第２セル１２と第３セル１３が隣り合って配置される部分の第１ゲート領域４下方のｎ型半導体領域３が、チャネル領域として機能する。
【００３２】
図２を参照して、Ｊ−ＦＥＴ１００の電極層について説明する。電極層は２層構造であり、図２（Ａ）は１層目の電極層を示す平面図であり、図２（Ｂ）は、２層目の電極層を示す平面図である。尚図２（Ｂ）においては、１層目の電極層を破線で示した。
【００３３】
ソース領域７およびドレイン領域８に接続する電極層は２層構造を有し、１層目の電極層は第１ソース電極２１および第１ドレイン電極２２を構成し、２層目の電極層は第２ソース電極３１および第２ドレイン電極３２を構成する。
【００３４】
図２（Ａ）を参照して、第１ソース電極２１は格子状に設けられ、動作領域５０のソース領域７とコンタクトする。すなわち、第１セル１１および第２セル１２の上を覆い、第３セル１３および、第３セル１３周囲の第１ゲート領域４が露出するパターンを有する。第１ソース電極２１は、第３ゲート領域６上も覆う。
【００３５】
第１ドレイン電極２２は、第３セル１３の直上にこれと同程度の面積および同様の形状で設けられ、ドレイン領域８とコンタクトする。第１ドレイン電極２２は島状で第１ソース電極２１と離間してこれらの間に配置される。
【００３６】
図２（Ｂ）を参照して、第２ソース電極３１は、配線部３１ｗとパッド部３１ｐを有する。配線部３１ｗは第１ソース電極２１の周辺部においてこれとコンタクトして、第１ソース電極２１の外側まで延在し、パッド部３１ｐに接続する。パッド部３１ｐは、チップを構成する半導体基板（ｐ＋型シリコン半導体基板１とｐ型半導体層２）上に設けられた絶縁膜の上に配置される。パッド部３１ｐには例えば金属細線などが熱圧着され、ソース電圧が印加される。
【００３７】
第２ドレイン電極３２は、全ての第１ドレイン電極２２上を覆ってこれとコンタクトし、例えば矩形又は円形の一つの平板状に設けられる。第２ドレイン電極３２には例えば金属細線などが熱圧着され、ドレイン電圧が印加される。
【００３８】
図３は、Ｊ−ＦＥＴ１００の断面構造を示す図であり、図３（Ａ）が図２（Ｂ）のａ−ａ線断面図であり、図３（Ｂ）が図２（Ｂ）のｂ−ｂ線断面図である。
【００３９】
Ｊ−ＦＥＴ１００のチップを構成する半導体基板はｐ＋型シリコン半導体基板１にｐ型半導体層２を積層してなり、バックゲート領域ＢＧを構成する。ｐ型半導体層２の表面にはｎ型半導体領域３が設けられる。
【００４０】
ｎ型半導体領域３は、半導体基板の外周にｐ型半導体層２まで達する深さに設けられたた第３ゲート領域６によって、一つの動作領域５０として区画され、その一部がチャネル領域９を構成する。
【００４１】
図３（Ａ）に示す断面において、ｎ型半導体領域３表面には、ソース領域７およびドレイン領域８が交互に配置され、これらの間に第１ゲート領域４が配置される。ソース領域７、ドレイン領域８および第１ゲート領域４は例えば同等の深さに設けられ、ここではいずれもｐ型半導体層２には達しない。第１ゲート領域４は最外周で第３ゲート領域３と一部重畳し、これと電気的に接続する。
【００４２】
この断面においてｎ型半導体領域３は、ソース領域７からドレイン領域８に向かう電流の経路となり、チャネル領域９として機能する。
【００４３】
ソース領域７とドレイン領域８はそれぞれ島状で等間隔で離間して配置されるが、第１ゲート領域４とドレイン領域８間の距離Ｌ２は、第１ゲート領域４とソース領域７間の距離Ｌ１より大きい。
【００４４】
Ｊ−ＦＥＴ１００の一般的な使用方法では、第１ゲート領域４とドレイン領域８間に、最も高い電圧が印加される。つまり、第１ゲート領域４からドレイン領域８方向に広がる空乏層幅は、第１ゲート領域４からソース領域７方向に広がる空乏層幅より広くなる。このため、第１ゲート領域４とドレイン領域８間の距離Ｌ２について所望の耐圧が確保できる値を維持すれば、第１ゲート領域４とソース領域７間の距離Ｌ１はそれより小さくできる。
【００４５】
ｎ型半導体領域３の表面は第１の絶縁膜（例えば酸化膜）４１で覆われ、第１の絶縁膜４１のソース領域７及びドレイン領域８のそれぞれの中央付近に相当する箇所にはコンタクトホールＣＨが設けられる。第１の絶縁膜４１上には１層目の電極層である第１ソース電極２１および第１ドレイン電極２２が設けられる。
【００４６】
第１ソース電極２１は全てのソース領域７上に連続して延在する。すなわち平面視において格子状に設けられ（図２（Ａ）参照）、コンタクトホールＣＨを介してソース領域７とコンタクトする。第１ドレイン電極２２は、それぞれのドレイン領域８と重畳するようにこれらの上に独立した島状に設けられ、コンタクトホールＣＨを介してドレイン領域８とコンタクトする。
【００４７】
第１ソース電極２１および第１ドレイン電極２２上を覆って、第２の絶縁膜（例えば酸化膜）４２が設けられ、第１ドレイン電極２２の中央付近に相当する箇所の第２の絶縁膜４２にスルーホールＴＨが設けられる。
【００４８】
全ての第１ドレイン電極２２を覆って１つの平板状の第２ドレイン電極３２が設けられ、スルーホールＴＨを介して第１ドレイン電極２２とコンタクトする。
【００４９】
第２ドレイン電極３２には例えば金属細線などが熱圧着され、ドレイン電圧が印加される。本実施形態ではドレイン領域８の直上に第１ドレイン電極２２および第２ドレイン電極３２が配置され、ドレイン電圧は最短距離でドレイン領域８に印加できるため、ドレインの配線抵抗の低減に寄与できる。
【００５０】
図３（Ｂ）を参照して、この断面において、ｎ型半導体領域３表面には、第１ゲート領域４、ｐ＋型不純物領域４ｃ、第２ゲート領域５およびソース領域７が設けられる。ｐ＋型不純物領域４ｃは、第１ゲート領域４と連続してこれと同等の深さに設けられる。島状の第２ゲート領域５は、それぞれ所定の間隔で離間してｐ型半導体層２に達する深さに設けられる。第１ゲート領域４はｐ＋型不純物領域４ｃを介して第２ゲート領域５と電気的に接続する。また、第１ゲート領域４は最外周で第３ゲート領域３と一部重畳し、これとも電気的に接続する。
【００５１】
図３（Ｂ）に示す断面においてはドレイン領域が配置されず、ｎ型半導体領域３は半導体基板の主面に水平な方向（図３（Ｂ）の左右方向）に電流が流れない。またこの断面に限らず、第１セル１１と第２セル１２が並ぶ領域では、ドレイン領域が配置されないため（図１参照）、第１セル１１と第２セル１２が並ぶ領域のｎ型半導体領域３はチャネル領域として機能しない。
【００５２】
第１の絶縁膜４１のソース領域７の中央付近に相当する箇所にはコンタクトホールＣＨが設けられる。第１の絶縁膜４１上には第１ソース電極２１が設けられる。第１ソース電極２１上を覆って第２の絶縁膜４２が設けられ、第２の絶縁膜４２上に第２ドレイン電極３２が配置される。第２の絶縁膜４２は、動作領域５０外にも延在し、第１ソース電極２１の周辺部に相当する領域に、スルーホールＴＨが設けられる。第２ソース電極３１の配線部３１ｗは第１ソース領域２１の周辺部に設けられ、スルーホールＴＨを介して第１ソース電極２１とコンタクトする。配線部３１ｗは第１ソース電極２１（動作領域５０）の外側まで延在し、第１の絶縁膜４１および第２の絶縁膜４２上に設けられたパッド部３１ｐと接続する（図２（Ａ）参照）。
【００５３】
ゲート電極２３は、ｐ＋型シリコン半導体基板１の裏面に設けられる。ゲート電極２３に印加されたゲート電圧は、ｐ＋型シリコン半導体基板１、ｐ型半導体層２、第３ゲート領域６および第２ゲート領域５を介して、第１ゲート領域４に印加される。
【００５４】
本実施形態では、動作領域５０内に、第１ゲート領域４と接続し、バックゲート領域ＢＧとなるｐ型半導体層２に達する第２ゲート領域５を複数設ける。動作領域５０内に抵抗の低い第２ゲート領域５を配置して第１ゲート領域４と接続することにより、動作領域５０の中央付近のゲート抵抗を低減することができる。
【００５５】
図４を参照して、本実施形態のパターンについて更に説明する。図４（Ａ）は、第２ゲート領域５を配置する場合の他のパターンを示す平面図であり、図４（Ｂ）は図１に示す本実施形態のパターンを示す平面図であり、いずれも主要部について概要で示す。
【００５６】
本実施形態では従来構造におけるドレイン領域１２６を一部減じて、その領域に第２ゲート領域５配置する。
【００５７】
具体的には、図４（Ａ）の如く、矩形の第１セル１１’（第２ゲート領域５’が配置されるセルＧ）および第３セル１３’（ドレイン領域８’が配置されるセルＤ）の、それぞれの４辺に沿って、第２セル１２’（ソース領域７’が配置されるセルＳ）を配置する。これにより、第１セル１１’と第２セル１２’が交互に配置され、且つ第２セル１２’と第３セル１３’が交互に配置される。
【００５８】
ここで、既述の如く、第１セル１１’と第２セル１２’が隣り合う破線の領域では、ドレイン電流が流れず、これらが並ぶ領域のｎ型半導体領域３は、チャネル領域として機能しない無効領域となる。無効領域は小さいほうが望ましいが、一方で、ドレイン電流が流れる第２セル１２’と第３セル１３’が隣り合う一点鎖線の領域は、可能な限り確保する必要がある。
【００５９】
そこで、第２セル１２’（第１セル１１’）の第１の辺Ｅ１’の長さを縮小し、図４（Ｂ）に示す本実施形態の構成とした。矩形の第１セル１１（セルＧ）および第３セル１３（セルＤ）の、それぞれの４辺に沿って第２セル１２（セルＳ）を配置する構成は図４（Ａ）と同様であるが、第２セル１２は第１セル１１と隣り合う第１の辺Ｅ１が短く、第３セル１３と隣り合う第２の辺Ｅ２が第１の辺Ｅ１より長いパターンとなる。これにより、動作領域５０内に第２ゲート領域５を複数配置する構成であっても、ドレイン電流が流れない無効領域を少なくすることができる。
【００６０】
図４（Ｂ）の如く第１の辺Ｅ１の長さを縮小することにより、第２ゲート領域５（第１セル１１）の面積も小さくなる。しかし、第２ゲート領域５からバックゲート領域に至る、半導体基板の主面に対して垂直方向（厚み方向）の抵抗は、従来構造においてゲート領域１２７を半導体基板の主面に水平方向に電流が流れるときの抵抗より小さくできる。
【００６１】
更に、ゲート−ソース間に印加される電圧は、ゲート−ドレイン間に印加される電圧より低いことから、隣り合う第２セル１２と第３セル１３において、第１ゲート領域４とソース領域７間の距離Ｌ１は、第１ゲート領域４とドレイン領域８間の距離Ｌ２より小さくできる。従って、第１ゲート領域４とソース領域７間の距離Ｌ１を可能な限り小さくして、第２セル１２の面積を小さくすることにより、第３セル１３を配置する領域を確保している。
【００６２】
第２ゲート領域５はドレイン領域８を減じて配置し、ソース領域７（第２セル１２）の数は減じないため、静電気放電（ＥＳＤ：Electrostatic Discharge）破壊対策に有利である。第２セル１２の面積が小さくても、分散して第３セル１３よりも多く配置することにより、静電破壊耐量の向上が期待できる。
【００６３】
尚、ドレイン領域８の面積は、ゲート−ドレイン間の耐圧を考慮して適宜選択される。
【００６４】
また、本実施形態ではソース領域７が長方形の場合を例に示したが、四辺が短辺ｅ１と同等の長さの正方形状であってもよい。
【００６５】
図５の平面図を参照して本発明の他の実施形態について説明する。図５は、電極層を省略したＪ−ＦＥＴ１００の動作領域５０を示す平面図である。
【００６６】
第１セル１１、第２セル１２、第３セル１３の形状はそれぞれ、例えば八角形状であってもよい。その場合格子状の第１ゲート領域４は、Ｘ方向とＹ方向の交差点が十字状ではなく、十字状に交差する場合より面積が大きい四角形状の節を有するが、本実施形態の格子状の第１ゲート電極４とは、異なる方向（Ｘ方向とＹ方向）に延在し、互いに交差することで第１セル１１、第２セル１２、第３セル１３を区画するパターンであればよい。
【００６７】
また、ソース領域７、ドレイン領域８および第２ゲート領域５も各セルに合わせた八角形状としてもよい。これ以外の構成は、図１と同様であるので、説明は省略する。
【００６８】
この場合であっても、ドレイン電流の流れない無効領域をできる限り減らすため、第２セル１２において第１セル１１と隣り合う第１の辺Ｅ１を、第３セル１３と隣り合う第２の辺Ｅ２より短くする。
【００６９】
以上、本実施形態では、Ｊ−ＦＥＴ１００の１つのチップにおいて、１つの動作領域５０を設ける場合を例に説明したが、ｎ型半導体領域３が、第３ゲート領域６によって複数個に分割され、動作領域５０が複数設けられるものであってもよい。
【００７０】
更に、導電型を逆にした、ｐ型Ｊ−ＦＥＴであっても同様に実施ができる。
【符号の説明】
【００７１】
１ ｐ＋シリコン半導体基板
２ ｐ型半導体層
３ ｎ型半導体領域
４ 第１ゲート領域
５ 第２ゲート領域
６ 第３ゲート領域
７ ソース領域
８ ドレイン領域
９ チャネル領域
１１ 第１セル
１２ 第２セル
１３ 第３セル
２１ 第１ソース電極
２２ 第１ドレイン電極
２３ ゲート電極
３１ 第２ソース電極
３２ 第２ドレイン電極
１００ Ｊ−ＦＥＴ
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタに関し、特にノイズを抑制し、ゲインを向上させた接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
図６は、従来の接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）：以下Ｊ−ＦＥＴ）の一例を示す図である。
【０００３】
図６はＪ−ＦＥＴ２００の主要部を示す図であり、図６（Ａ）が平面図、図６（Ｂ）が図６（Ａ）のｃ−ｃ線断面図である。Ｊ−ＦＥＴ２００は、半導体チップを構成するｐ＋型半導体基板２２１上にｐ型半導体層２２２を積層し、その上にｎ型半導体層２２４を設ける。ｎ型半導体層２２４はｐ型半導体層２２２に達する深いｐ＋型不純物領域２２３によって、動作領域２５０して区画され、動作領域２５０のｎ型半導体層２２４は動作ドレイン電流が流れるチャネル領域として機能する。
【０００４】
動作領域２５０において、ゲート領域２２７は、格子状パターンに設けられる。そして、ゲート領域２２７で囲まれたｎ型半導体層２２４に、互いに離間した島状のソース領域２２５、ドレイン領域２２６を配置する。ソース領域２２５およびドレイン領域２２６は、行列状に交互に配置される。また、ｎ型半導体層２２４表面には、ソース電極２２９およびドレイン電極２３０をそれぞれゲート領域２２７に対して傾斜させて配置する。格子状のゲート領域２２７は、その周囲のｐ＋型不純物領域２２３と、ｐ型半導体層２２２、ｐ＋型半導体基板２２１を介して裏面のゲート電極２３１と接続する（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−３２９２７号公報 （第１０頁 第６図）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図６に示す従来構造において、格子状のゲート領域２２７は、その周囲に設けた深いｐ＋型不純物領域２２３を介して、バックゲート領域となるｐ型半導体層２２２、ｐ＋型半導体基板２２１と接続し、ゲート電位が印加される。したがって、ｐ＋型不純物領域２２３で区画された動作領域２５０では、ｐ＋型不純物領域２２３から遠い（動作領域２５０の中央付近の）ゲート領域２２７が、ｐ＋型不純物領域２２３に近い（動作領域２５０の外周付近の）ゲート領域２２７と比較して、ゲート抵抗が高くなってしまう。
【０００７】
そして、このようなゲート抵抗の増加は、ノイズ電圧の増加を招く問題があった。また、Ｊ−ＦＥＴの不均一動作によって順伝達アドミタンスｇｍの低減および電圧利得の低減を引き起こす問題もあった。
【課題を解決するための手段】
【０００８】
本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層上に設けた逆導電型半導体領域と、前記逆導電型半導体領域の表面を複数のセルに区画すると共に、前記逆導電型半導体領域の表面から前記一導電型半導体層には達しない、一導電型の第１ゲート領域と、前記第１ゲート領域に重複して、前記逆導電型半導体領域表面から前記一導電型半導体層にまで達する第２ゲート領域と、前記逆導電型半導体領域の周囲を囲んでこれを区画し、前記第１ゲート領域と連結し且つ前記第２ゲートとは離間して、前記一導電型半導体層にまで達する深さの第３ゲート領域と、を設けることにより解決するものである。
【発明の効果】
【０００９】
本発明によれば、以下の効果が得られる、
第１に、格子状のゲート領域（第１ゲート領域）と接続し、バックゲート領域を構成する逆導電型半導体層に到達する深いゲート領域（第２ゲート領域）を動作領域内に複数設けるので、動作領域の中央付近においても第１ゲート領域を直接的にバックゲート領域に接続できる。これにより、Ｊ−ＦＥＴ全体として、ゲート抵抗の低減によるノイズ電圧の低減が図れる。また、動作領域の外周付近と中央付近の第１ゲート領域においてゲート抵抗のばらつきを低減でき、不均一動作を抑制できるので、順伝達アドミタンスｇｍの低減および電圧利得の低減を回避できる。
【００１０】
第２ゲート領域は、従来、行列状に配置されていたソース領域とドレイン領域のうち、ドレイン領域の数を減じて設ける。つまり、第１ゲート領域で第１セル、第２セル、第３セルを区画し、それぞれに第２ゲート領域、ソース領域、ドレイン領域を設けて、第２セルが第１セルと隣り合い、且つ第３セルとも隣り合うように配置する。このため、第１セルと第２セルが隣り合って配置された領域では、第１セルと第２セルの間にドレイン電流が流れず、チャネル領域として機能しない領域（無効領域）が生じてしまう。
【００１１】
そこで、第２セルは平面視において、第１セルと隣り合う第１の辺が短く、第３セルと隣り合う第２の辺が長いパターンとする。これにより、無効領域の大幅な増加を抑制できる。
【００１２】
第２に、第２ゲート領域は、第１ゲート領域より不純物濃度が高いため、動作領域の中央付近のゲート抵抗の低減に寄与できる。
【００１３】
第３に、第２セルと第３セルの間で、ソース領域の一辺から第１ゲート領域までの距離を、ドレイン領域の一辺から当該第１ゲート領域までの距離より小さくすることにより、第２セルの面積を小さくし、第３セルの動作領域全体としての面積低減を抑えることができる。
【００１４】
Ｊ−ＦＥＴではゲート−ドレイン間に最も高い電圧が印加されるため、第１ゲート領域とドレイン領域間の距離を所望の耐圧を確保できる距離に維持すれば、第１ゲート領域とソース領域間の距離はそれより低減することができる。従って、従来、ドレイン領域側と同等であった、第１ゲート領域とソース領域間の距離を縮小することで、第２セルの面積を低減できる。そして第２セルの面積を低減した分を第３セルの配置領域として確保できるため、第２ゲート領域（第１セル）を配置することによる第３セルの動作領域全体としての大幅な面積低減を抑制できる。
【００１５】
第４に、動作領域上の電極構造を２層構造とし、１層目のドレイン電極（第１ドレイン電極）をドレイン領域上に島状に配置し、パッド電極となる２層目のドレイン電極（第２ドレイン電極）を第１ドレイン電極直上に平板状に配置することで、最短距離でドレイン領域にドレイン電圧を印加できる。これによりドレインの配線抵抗を低減できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態のＪ−ＦＥＴを示す平面図である。
【図２】本発明の実施形態のＪ−ＦＥＴを示す平面図である。
【図３】本発明の実施形態のＪ−ＦＥＴを示す断面図である。
【図４】本発明の実施形態のＪ−ＦＥＴを説明するための平面概要図である。
【図５】本発明の他の実施形態のＪ−ＦＥＴを示す平面図である。
【図６】従来技術を説明するための（Ａ）平面図、（Ｂ）断面図である。
【発明を実施するための形態】
【００１７】
以下に本発明の実施の形態について、ｎ型接合型電界効果トランジスタ（Ｊ−ＦＥＴ）を例に、図１から図５を参照して説明する。
【００１８】
図１は、第１の実施形態のＪ−ＦＥＴ１００を示す平面図である。図１（Ａ）がＪ−ＦＥＴ１００の主要部を示す平面図であり、図１（Ｂ）が図１（Ａ）の一部拡大図であり、いずれも表面の電極層を省略している。
【００１９】
本実施形態のＪ−ＦＥＴ１００は、ｐ型シリコン半導体基板と、ｐ型半導体層と、ｎ型半導体領域３と、第１ゲート領域４と、第２ゲート領域５と、第３ゲート領域６と、ソース領域７と、ドレイン領域８と、第１セル１１と、第２セル１２と、第３セル１３とを有する。
【００２０】
図１（Ａ）を参照して、ｐ型シリコン半導体基板（ここでは不図示）はその上に設けられたｐ型半導体層（不図示）とともに、Ｊ−ＦＥＴ１００のバックゲート領域となり、更にｐ型半導体層上にｎ型半導体領域３が設けられる。
【００２１】
ｎ型半導体領域３は、ｐ型半導体層上に形成されたｎ型エピタキシャル層、またはｐ型半導体層上に選択的にｎ型不純物を注入及び拡散したｎ型不純物拡散領域である。ｎ型半導体層３の表面にｐ＋型不純物領域である第１ゲート領域４と第２ゲート領域５が設けられる。第２ゲート領域５は第１ゲート領域４より不純物濃度が高い。
【００２２】
また、第１ゲート領域４間に露出したｎ型半導体層３の表面にそれぞれｎ＋型不純物領域であるソース領域７およびドレイン領域８が設けられる。第１ゲート領域４、第２ゲート領域５、ソース領域７およびドレイン領域８の外周を囲むようにｎ型半導体層３の周辺部に環状にｐ＋型不純物領域の第３ゲート領域６が設けられる。第２ゲート領域５と第３ゲート領域６は不純物濃度が同等である。
【００２３】
第１ゲート領域４は、第３ゲート領域６内のｎ型半導体領域３に格子状に配置される。第１ゲート領域４によって、ｎ型半導体領域３が第１セル１１、第２セル１２、第３セル１３として区画される。
【００２４】
このように、本実施形態の格子状の第１ゲート領域４とは、互いに平行に配置されたストライプ状のｐ＋型不純物領域が異なる方向（Ｘ方向とＹ方向）に延在し、互いに交差することで第１セル１１、第２セル１２、第３セル１３を区画するものである。ここでは、Ｘ方向に延在し互いに平行な複数の第１ゲート領域４と、Ｙ方向に延在し互いに平行な複数の第１ゲート領域４とが直交するように配置され、第１セル１１、第２セル１２および第３セル１３はそれぞれ、矩形のパターンで示されている。
【００２５】
第１セル１１では、内側の略中央付近に第１ゲート領域４と電気的に接続する島状の第２ゲート領域５が配置される。第１セル１１内側のｎ型半導体領域３表面には、第１ゲート領域４と連続し、これと同等の不純物濃度のｐ＋型不純物領域４ｃが設けられる。つまり、第１セル１１は、周囲の第１ゲート領域４が内側全面まで拡張された構成といえる。第２ゲート領域５は、ｐ＋型不純物領域４ｃと重畳し、これにより第１ゲート領域４と電気的に接続する。
【００２６】
第２セル１２では、内側に第１ゲート領域４と離間して島状にソース領域７が配置される。第２セル１２は第１の辺Ｅ１と第２の辺Ｅ２を有し、第２の辺Ｅ２は第１の辺Ｅ１より長さが長く、第２の辺Ｅ２は例えば、第１の辺Ｅ１の２倍の長さである。第２セル１２は、図１（Ａ）では長方形状である。そして第２セル１２は、第１の辺Ｅ１が第１セル１１と隣り合い、第２の辺Ｅ２が第３セル１３と隣り合うように配置される。
【００２７】
第３セル１３では、内側に第１ゲート領域４と離間して島状にドレイン領域８が配置される。第３セル１３は、対向する２辺がいずれも第２セル１２の第２の辺Ｅ２と同じ長さであり、図１（Ａ）では正方形状である。第１セル１１は、対向する２辺がいずれも第１の辺Ｅ１と同じ長さであり、図１（Ａ）では正方形状である。第１セル１１と第３セル１３はそれぞれ、行列状に配置される。また、第１セル１１の第２ゲート領域５と第３セル１３のドレイン領域８は、例えばいずれも正方形状であり、ソース領域７は第２セル１２と同様の長方形状である。
【００２８】
本実施形態では、第１セル１１、第２セル１２および第３セル１３と第１ゲート領域４が配置される領域を一括して、動作領域５０と称する。動作領域５０は、図１においては最外周の第３ゲート領域６から内側の全域とする。
【００２９】
図１（Ｂ）を参照して、隣り合う第２セル１２と第３セル１３において、ソース領域７の一辺（ここでは長辺ｅ２）から対向する第１ゲート領域４までの距離Ｌ１は、ドレイン領域８の一辺から対向する第１ゲート領域４までの距離Ｌ２より小さい。ソース領域７は長方形状であり、第１の辺Ｅ１側では、ソース領域７の短辺ｅ１と第１ゲート領域４が距離Ｌ３で離間される。本実施形態では一例として、距離Ｌ２は距離Ｌ３と同等である。
【００３０】
尚、ソース領域７は、四辺が短辺ｅ１の長さの正方形状でもよい。その場合、ソース領域７の短辺ｅ１から第１セル１１側の第１ゲート領域４までの距離は、図示の距離Ｌ３より大きくなるが、第３セル１３側ではソース領域７の長辺ｅ２から第１ゲート領域４までの距離Ｌ１が、ドレイン領域８から第１ゲート領域４までの距離Ｌ２より小さい点は同様である。
【００３１】
ドレイン領域８に正の電圧が印加されると、電子は動作領域５０のｎ型半導体領域３内をソース領域７からドレイン領域８に向かって流れる。つまり、本実施形態では第２セル１２と第３セル１３が並ぶ領域ではこの並びに沿ってｎ型半導体領域３にドレイン電流が流れる。一方、第１セル１１と第２セル１２が並ぶ領域ではこの並びに沿うｎ型半導体領域３にドレイン電流が流れない。つまり、本実施形態では第２セル１２と第３セル１３が隣り合って配置される部分の第１ゲート領域４下方のｎ型半導体領域３が、チャネル領域として機能する。
【００３２】
図２を参照して、Ｊ−ＦＥＴ１００の電極層について説明する。電極層は２層構造であり、図２（Ａ）は１層目の電極層を示す平面図であり、図２（Ｂ）は、２層目の電極層を示す平面図である。尚図２（Ｂ）においては、１層目の電極層を破線で示した。
【００３３】
ソース領域７およびドレイン領域８に接続する電極層は２層構造を有し、１層目の電極層は第１ソース電極２１および第１ドレイン電極２２を構成し、２層目の電極層は第２ソース電極３１および第２ドレイン電極３２を構成する。
【００３４】
図２（Ａ）を参照して、第１ソース電極２１は格子状に設けられ、動作領域５０のソース領域７とコンタクトする。すなわち、第１セル１１および第２セル１２の上を覆い、第３セル１３および、第３セル１３周囲の第１ゲート領域４が露出するパターンを有する。第１ソース電極２１は、第３ゲート領域６上も覆う。
【００３５】
第１ドレイン電極２２は、第３セル１３の直上にこれと同程度の面積および同様の形状で設けられ、ドレイン領域８とコンタクトする。第１ドレイン電極２２は島状で第１ソース電極２１と離間してこれらの間に配置される。
【００３６】
図２（Ｂ）を参照して、第２ソース電極３１は、配線部３１ｗとパッド部３１ｐを有する。配線部３１ｗは第１ソース電極２１の周辺部においてこれとコンタクトして、第１ソース電極２１の外側まで延在し、パッド部３１ｐに接続する。パッド部３１ｐは、チップを構成する半導体基板（ｐ＋型シリコン半導体基板１とｐ型半導体層２）上に設けられた絶縁膜の上に配置される。パッド部３１ｐには例えば金属細線などが熱圧着され、ソース電圧が印加される。
【００３７】
第２ドレイン電極３２は、全ての第１ドレイン電極２２上を覆ってこれとコンタクトし、例えば矩形又は円形の一つの平板状に設けられる。第２ドレイン電極３２には例えば金属細線などが熱圧着され、ドレイン電圧が印加される。
【００３８】
図３は、Ｊ−ＦＥＴ１００の断面構造を示す図であり、図３（Ａ）が図２（Ｂ）のａ−ａ線断面図であり、図３（Ｂ）が図２（Ｂ）のｂ−ｂ線断面図である。
【００３９】
Ｊ−ＦＥＴ１００のチップを構成する半導体基板はｐ＋型シリコン半導体基板１にｐ型半導体層２を積層してなり、バックゲート領域ＢＧを構成する。ｐ型半導体層２の表面にはｎ型半導体領域３が設けられる。
【００４０】
ｎ型半導体領域３は、半導体基板の外周にｐ型半導体層２まで達する深さに設けられたた第３ゲート領域６によって、一つの動作領域５０として区画され、その一部がチャネル領域９を構成する。
【００４１】
図３（Ａ）に示す断面において、ｎ型半導体領域３表面には、ソース領域７およびドレイン領域８が交互に配置され、これらの間に第１ゲート領域４が配置される。ソース領域７、ドレイン領域８および第１ゲート領域４は例えば同等の深さに設けられ、ここではいずれもｐ型半導体層２には達しない。第１ゲート領域４は最外周で第３ゲート領域３と一部重畳し、これと電気的に接続する。
【００４２】
この断面においてｎ型半導体領域３は、ソース領域７からドレイン領域８に向かう電流の経路となり、チャネル領域９として機能する。
【００４３】
ソース領域７とドレイン領域８はそれぞれ島状で等間隔で離間して配置されるが、第１ゲート領域４とドレイン領域８間の距離Ｌ２は、第１ゲート領域４とソース領域７間の距離Ｌ１より大きい。
【００４４】
Ｊ−ＦＥＴ１００の一般的な使用方法では、第１ゲート領域４とドレイン領域８間に、最も高い電圧が印加される。つまり、第１ゲート領域４からドレイン領域８方向に広がる空乏層幅は、第１ゲート領域４からソース領域７方向に広がる空乏層幅より広くなる。このため、第１ゲート領域４とドレイン領域８間の距離Ｌ２について所望の耐圧が確保できる値を維持すれば、第１ゲート領域４とソース領域７間の距離Ｌ１はそれより小さくできる。
【００４５】
ｎ型半導体領域３の表面は第１の絶縁膜（例えば酸化膜）４１で覆われ、第１の絶縁膜４１のソース領域７及びドレイン領域８のそれぞれの中央付近に相当する箇所にはコンタクトホールＣＨが設けられる。第１の絶縁膜４１上には１層目の電極層である第１ソース電極２１および第１ドレイン電極２２が設けられる。
【００４６】
第１ソース電極２１は全てのソース領域７上に連続して延在する。すなわち平面視において格子状に設けられ（図２（Ａ）参照）、コンタクトホールＣＨを介してソース領域７とコンタクトする。第１ドレイン電極２２は、それぞれのドレイン領域８と重畳するようにこれらの上に独立した島状に設けられ、コンタクトホールＣＨを介してドレイン領域８とコンタクトする。
【００４７】
第１ソース電極２１および第１ドレイン電極２２上を覆って、第２の絶縁膜（例えば酸化膜）４２が設けられ、第１ドレイン電極２２の中央付近に相当する箇所の第２の絶縁膜４２にスルーホールＴＨが設けられる。
【００４８】
全ての第１ドレイン電極２２を覆って１つの平板状の第２ドレイン電極３２が設けられ、スルーホールＴＨを介して第１ドレイン電極２２とコンタクトする。
【００４９】
第２ドレイン電極３２には例えば金属細線などが熱圧着され、ドレイン電圧が印加される。本実施形態ではドレイン領域８の直上に第１ドレイン電極２２および第２ドレイン電極３２が配置され、ドレイン電圧は最短距離でドレイン領域８に印加できるため、ドレインの配線抵抗の低減に寄与できる。
【００５０】
図３（Ｂ）を参照して、この断面において、ｎ型半導体領域３表面には、第１ゲート領域４、ｐ＋型不純物領域４ｃ、第２ゲート領域５およびソース領域７が設けられる。ｐ＋型不純物領域４ｃは、第１ゲート領域４と連続してこれと同等の深さに設けられる。島状の第２ゲート領域５は、それぞれ所定の間隔で離間してｐ型半導体層２に達する深さに設けられる。第１ゲート領域４はｐ＋型不純物領域４ｃを介して第２ゲート領域５と電気的に接続する。また、第１ゲート領域４は最外周で第３ゲート領域３と一部重畳し、これとも電気的に接続する。
【００５１】
図３（Ｂ）に示す断面においてはドレイン領域が配置されず、ｎ型半導体領域３は半導体基板の主面に水平な方向（図３（Ｂ）の左右方向）に電流が流れない。またこの断面に限らず、第１セル１１と第２セル１２が並ぶ領域では、ドレイン領域が配置されないため（図１参照）、第１セル１１と第２セル１２が並ぶ領域のｎ型半導体領域３はチャネル領域として機能しない。
【００５２】
第１の絶縁膜４１のソース領域７の中央付近に相当する箇所にはコンタクトホールＣＨが設けられる。第１の絶縁膜４１上には第１ソース電極２１が設けられる。第１ソース電極２１上を覆って第２の絶縁膜４２が設けられ、第２の絶縁膜４２上に第２ドレイン電極３２が配置される。第２の絶縁膜４２は、動作領域５０外にも延在し、第１ソース電極２１の周辺部に相当する領域に、スルーホールＴＨが設けられる。第２ソース電極３１の配線部３１ｗは第１ソース領域２１の周辺部に設けられ、スルーホールＴＨを介して第１ソース電極２１とコンタクトする。配線部３１ｗは第１ソース電極２１（動作領域５０）の外側まで延在し、第１の絶縁膜４１および第２の絶縁膜４２上に設けられたパッド部３１ｐと接続する（図２（Ａ）参照）。
【００５３】
ゲート電極２３は、ｐ＋型シリコン半導体基板１の裏面に設けられる。ゲート電極２３に印加されたゲート電圧は、ｐ＋型シリコン半導体基板１、ｐ型半導体層２、第３ゲート領域６および第２ゲート領域５を介して、第１ゲート領域４に印加される。
【００５４】
本実施形態では、動作領域５０内に、第１ゲート領域４と接続し、バックゲート領域ＢＧとなるｐ型半導体層２に達する第２ゲート領域５を複数設ける。動作領域５０内に抵抗の低い第２ゲート領域５を配置して第１ゲート領域４と接続することにより、動作領域５０の中央付近のゲート抵抗を低減することができる。
【００５５】
図４を参照して、本実施形態のパターンについて更に説明する。図４（Ａ）は、第２ゲート領域５を配置する場合の他のパターンを示す平面図であり、図４（Ｂ）は図１に示す本実施形態のパターンを示す平面図であり、いずれも主要部について概要で示す。
【００５６】
本実施形態では従来構造におけるドレイン領域１２６を一部減じて、その領域に第２ゲート領域５配置する。
【００５７】
具体的には、図４（Ａ）の如く、矩形の第１セル１１’（第２ゲート領域５’が配置されるセルＧ）および第３セル１３’（ドレイン領域８’が配置されるセルＤ）の、それぞれの４辺に沿って、第２セル１２’（ソース領域７’が配置されるセルＳ）を配置する。これにより、第１セル１１’と第２セル１２’が交互に配置され、且つ第２セル１２’と第３セル１３’が交互に配置される。
【００５８】
ここで、既述の如く、第１セル１１’と第２セル１２’が隣り合う破線の領域では、ドレイン電流が流れず、これらが並ぶ領域のｎ型半導体領域３は、チャネル領域として機能しない無効領域となる。無効領域は小さいほうが望ましいが、一方で、ドレイン電流が流れる第２セル１２’と第３セル１３’が隣り合う一点鎖線の領域は、可能な限り確保する必要がある。
【００５９】
そこで、第２セル１２’（第１セル１１’）の第１の辺Ｅ１’の長さを縮小し、図４（Ｂ）に示す本実施形態の構成とした。矩形の第１セル１１（セルＧ）および第３セル１３（セルＤ）の、それぞれの４辺に沿って第２セル１２（セルＳ）を配置する構成は図４（Ａ）と同様であるが、第２セル１２は第１セル１１と隣り合う第１の辺Ｅ１が短く、第３セル１３と隣り合う第２の辺Ｅ２が第１の辺Ｅ１より長いパターンとなる。これにより、動作領域５０内に第２ゲート領域５を複数配置する構成であっても、ドレイン電流が流れない無効領域を少なくすることができる。
【００６０】
図４（Ｂ）の如く第１の辺Ｅ１の長さを縮小することにより、第２ゲート領域５（第１セル１１）の面積も小さくなる。しかし、第２ゲート領域５からバックゲート領域に至る、半導体基板の主面に対して垂直方向（厚み方向）の抵抗は、従来構造においてゲート領域１２７を半導体基板の主面に水平方向に電流が流れるときの抵抗より小さくできる。
【００６１】
更に、ゲート−ソース間に印加される電圧は、ゲート−ドレイン間に印加される電圧より低いことから、隣り合う第２セル１２と第３セル１３において、第１ゲート領域４とソース領域７間の距離Ｌ１は、第１ゲート領域４とドレイン領域８間の距離Ｌ２より小さくできる。従って、第１ゲート領域４とソース領域７間の距離Ｌ１を可能な限り小さくして、第２セル１２の面積を小さくすることにより、第３セル１３を配置する領域を確保している。
【００６２】
第２ゲート領域５はドレイン領域８を減じて配置し、ソース領域７（第２セル１２）の数は減じないため、静電気放電（ＥＳＤ：Electrostatic Discharge）破壊対策に有利である。第２セル１２の面積が小さくても、分散して第３セル１３よりも多く配置することにより、静電破壊耐量の向上が期待できる。
【００６３】
尚、ドレイン領域８の面積は、ゲート−ドレイン間の耐圧を考慮して適宜選択される。
【００６４】
また、本実施形態ではソース領域７が長方形の場合を例に示したが、四辺が短辺ｅ１と同等の長さの正方形状であってもよい。
【００６５】
図５の平面図を参照して本発明の他の実施形態について説明する。図５は、電極層を省略したＪ−ＦＥＴ１００の動作領域５０を示す平面図である。
【００６６】
第１セル１１、第２セル１２、第３セル１３の形状はそれぞれ、例えば八角形状であってもよい。その場合格子状の第１ゲート領域４は、Ｘ方向とＹ方向の交差点が十字状ではなく、十字状に交差する場合より面積が大きい四角形状の節を有するが、本実施形態の格子状の第１ゲート電極４とは、異なる方向（Ｘ方向とＹ方向）に延在し、互いに交差することで第１セル１１、第２セル１２、第３セル１３を区画するパターンであればよい。
【００６７】
また、ソース領域７、ドレイン領域８および第２ゲート領域５も各セルに合わせた八角形状としてもよい。これ以外の構成は、図１と同様であるので、説明は省略する。
【００６８】
この場合であっても、ドレイン電流の流れない無効領域をできる限り減らすため、第２セル１２において第１セル１１と隣り合う第１の辺Ｅ１を、第３セル１３と隣り合う第２の辺Ｅ２より短くする。
【００６９】
以上、本実施形態では、Ｊ−ＦＥＴ１００の１つのチップにおいて、１つの動作領域５０を設ける場合を例に説明したが、ｎ型半導体領域３が、第３ゲート領域６によって複数個に分割され、動作領域５０が複数設けられるものであってもよい。
【００７０】
更に、導電型を逆にした、ｐ型Ｊ−ＦＥＴであっても同様に実施ができる。
【符号の説明】
【００７１】
１ ｐ＋シリコン半導体基板
２ ｐ型半導体層
３ ｎ型半導体領域
４ 第１ゲート領域
５ 第２ゲート領域
６ 第３ゲート領域
７ ソース領域
８ ドレイン領域
９ チャネル領域
１１ 第１セル
１２ 第２セル
１３ 第３セル
２１ 第１ソース電極
２２ 第１ドレイン電極
２３ ゲート電極
３１ 第２ソース電極
３２ 第２ドレイン電極
１００ Ｊ−ＦＥＴ
【特許請求の範囲】
【請求項１】
一導電型半導体層と、
前記一導電型半導体層上に設けた逆導電型半導体領域と、
前記逆導電型半導体領域の表面を複数のセルに区画すると共に、前記逆導電型半導体領域の表面から前記一導電型半導体層には達しない、一導電型の第１ゲート領域と、
前記第１ゲート領域に重複して、前記逆導電型半導体領域表面から前記一導電型半導体層にまで達する第２ゲート領域と、
前記逆導電型半導体領域の周囲を囲んでこれを区画し、前記第１ゲート領域と連結し且つ前記第２ゲートとは離間して、前記一導電型半導体層にまで達する深さの第３ゲート領域と、を設けたことを特徴とする接合型電界効果トランジスタ。
【請求項２】
前記第１ゲート領域は、前記逆導電型半導体領域に格子状に設けられて第１セル、第２セルおよび第３セルを区画し、
前記第１セルは、内側に前記第２ゲート領域が配置され、
前記第２セルは、内側に島状の逆導電型のソース領域が配置され、
前記第３セルは、内側に島状の逆導電型のドレイン領域が配置され、
前記第２セルは第１の辺と該第１の辺より長い第２の辺を有し、前記第１の辺が前記第１セルと隣り合い、前記第２の辺が前記第３セルと隣り合うことを特徴とする請求項１に記載の接合型電界効果ランジスタ。
【請求項３】
前記第１セルおよび前記第３セルはそれぞれ行列状に配置されることを特徴とする請求項２に記載の接合型電界効果トランジスタ。
【請求項４】
前記第２ゲート領域は前記第１ゲート領域より不純物濃度が高いことを特徴とする請求項１から請求項３のいずれかに記載の接合型電界効果トランジスタ。
【請求項５】
前記第１セルは内側の全面に一導電型不純物領域が配置されることを特徴とする請求項２から請求項４のいずれかに記載の接合型電界効果トランジスタ。
【請求項６】
前記ソース領域の一辺から前記第３セル側で対向する前記第１ゲート領域までの距離は、前記ドレイン領域の一辺から該第１ゲート領域までの距離より小さいことを特徴とする請求項２から請求項５のいずれかに記載の接合型電界効果トランジスタ。
【請求項７】
前記ソース領域とコンタクトする格子状の第１ソース電極と、前記ドレイン領域とコンタクトする第１ドレイン電極とを有することを特徴とする請求項２から請求項６のいずれかに記載の接合型電界効果トランジスタ。
【請求項８】
前記第１ドレイン電極とコンタクトし、前記第１ドレイン電極上に設けられた平板状の第２ドレイン電極と、前記第１ソース電極とコンタクトし、該第１ソース電極の外側に設けられた第２ソース電極と、を具備することを特徴とする請求項７に記載の接合型電界効果トランジスタ。
【請求項１】
一導電型半導体層と、
前記一導電型半導体層上に設けた逆導電型半導体領域と、
前記逆導電型半導体領域の表面を複数のセルに区画すると共に、前記逆導電型半導体領域の表面から前記一導電型半導体層には達しない、一導電型の第１ゲート領域と、
前記第１ゲート領域に重複して、前記逆導電型半導体領域表面から前記一導電型半導体層にまで達する第２ゲート領域と、
前記逆導電型半導体領域の周囲を囲んでこれを区画し、前記第１ゲート領域と連結し且つ前記第２ゲートとは離間して、前記一導電型半導体層にまで達する深さの第３ゲート領域と、を設けたことを特徴とする接合型電界効果トランジスタ。
【請求項２】
前記第１ゲート領域は、前記逆導電型半導体領域に格子状に設けられて第１セル、第２セルおよび第３セルを区画し、
前記第１セルは、内側に前記第２ゲート領域が配置され、
前記第２セルは、内側に島状の逆導電型のソース領域が配置され、
前記第３セルは、内側に島状の逆導電型のドレイン領域が配置され、
前記第２セルは第１の辺と該第１の辺より長い第２の辺を有し、前記第１の辺が前記第１セルと隣り合い、前記第２の辺が前記第３セルと隣り合うことを特徴とする請求項１に記載の接合型電界効果ランジスタ。
【請求項３】
前記第１セルおよび前記第３セルはそれぞれ行列状に配置されることを特徴とする請求項２に記載の接合型電界効果トランジスタ。
【請求項４】
前記第２ゲート領域は前記第１ゲート領域より不純物濃度が高いことを特徴とする請求項１から請求項３のいずれかに記載の接合型電界効果トランジスタ。
【請求項５】
前記第１セルは内側の全面に一導電型不純物領域が配置されることを特徴とする請求項２から請求項４のいずれかに記載の接合型電界効果トランジスタ。
【請求項６】
前記ソース領域の一辺から前記第３セル側で対向する前記第１ゲート領域までの距離は、前記ドレイン領域の一辺から該第１ゲート領域までの距離より小さいことを特徴とする請求項２から請求項５のいずれかに記載の接合型電界効果トランジスタ。
【請求項７】
前記ソース領域とコンタクトする格子状の第１ソース電極と、前記ドレイン領域とコンタクトする第１ドレイン電極とを有することを特徴とする請求項２から請求項６のいずれかに記載の接合型電界効果トランジスタ。
【請求項８】
前記第１ドレイン電極とコンタクトし、前記第１ドレイン電極上に設けられた平板状の第２ドレイン電極と、前記第１ソース電極とコンタクトし、該第１ソース電極の外側に設けられた第２ソース電極と、を具備することを特徴とする請求項７に記載の接合型電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１９１２３（Ｐ２０１２−１９１２３Ａ）
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願番号】特願２０１０−１５６４６９（Ｐ２０１０−１５６４６９）
【出願日】平成２２年７月９日（２０１０．７．９）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２４年１月２６日（２０１２．１．２６）
【国際特許分類】
【出願日】平成２２年７月９日（２０１０．７．９）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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