【課題】低周波雑音が低減されるとともに、素子面積の小さい半導体装置及びその製造方法を製造コストを増大させずに提供する。
【解決手段】半導体装置は、第１導電型の下部ゲート領域４と、第２導電型のチャネル領域３と、第１導電型の上部ゲート領域２と、チャネル領域３の両側に位置する第２導電型のソース及びドレイン領域８と、上部ゲート領域２上に形成されたゲート電極６と、ゲート電極６の両側面上に形成されたサイドウォールスペーサ７とを有するＪＦＥＴ７０を備える。上部ゲート領域２とソース及びドレイン領域８とは、チャネル領域３のうちサイドウォールスペーサ７の下に位置する部分を挟んで互いに離間しており、ソース及びドレイン領域８は、ゲート長方向におけるゲート電極６の両側方であってサイドウォールスペーサ７の外側を含む領域に形成されている。 （もっと読む）

【課題】電子走行層にＦｅが入り込むことを抑制し、半導体層等にクラックの発生が抑制される電界効果型トランジスタを提供する。
【解決手段】基板１１の上に形成された半導体材料に高抵抗となる不純物元素がドープされた高抵抗層１４と、高抵抗層１４の上に形成された多層中間層１５と、多層中間層１５の上に半導体材料により形成された電子走行層１６と、電子走行層の上に半導体材料により形成された電子供給層１７と、を有し、多層中間層１５は、ＧａＮ層とＡｌＮ層とが交互に積層された多層膜により形成されていることを特徴とする半導体装置。 （もっと読む）

【課題】従来の電気化学素子とは逆極性でオンオフ動作を行うイオン移動型電気化学素子を提供する。この素子を従来型の電気化学素子とを組合せれば、低消費電力の相補型回路を構成できる。
【解決手段】イオン拡散材料として使用する酸化タンタルを挟んで一方にゲート電極を配置し、もう一方に絶縁物材料によって隔てられたソース電極とドレイン電極を配置する。このとき、ソース・ドレイン電極間の電気的接続を実現するゲート電圧（オン電圧）がオフ状態を実現するゲート電圧（オフ電圧）よりも低い電気化学素子が得られる。 （もっと読む）

【課題】高耐圧を確保でき、かつ大電流を流すことができるＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】Ｐ型拡散層１５に起因してＮ型拡散層１３に第１空乏層２３が形成される。ゲート電極１９にゲート電圧が印加されていない状態では、Ｐ型ポリシリコンからなるゲート電極１９及びＮ型拡散層１３の仕事関数差に起因してＮ型拡散層１３に第２空乏層２５が形成される。空乏層２３，２５によってソースコンタクト用拡散層９とドレインコンタクト用拡散層１１が電気的に遮断される。ゲート電極１９にゲート電圧が印加された状態では、第２空乏層２５が消滅又は縮小することによってソースコンタクト用拡散層９とドレインコンタクト用拡散層１１がＮ型拡散層１３を介して電気的に導通する。 （もっと読む）

【課題】チャネルとなるナノワイアの周囲をゲート電極が取り巻いて形成されているＦＥＴが、より容易に高い精度で製造できるようにする。
【解決手段】被覆ナノワイア１０３を配置した基板１２１のゲート電極形成領域の上に、被覆ナノワイア１０３に交差して下部ゲート電極１２２に重なる上部ゲート電極１２４を形成する。上部ゲート電極１２４の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、被覆ナノワイア１０３が下部ゲート電極１２２と交差して配置されている基板１２１の上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、電極材料を堆積する。この後、先に形成してあるレジストパターンを除去すれば、上部ゲート電極１２４が形成できる。 （もっと読む）

【課題】膜の形成によって生じる半導体基板の反りを緩和できる、半導体装置の製造方法を提供する。
【解決手段】ＳｉＣ半導体基板１０の主面上にイオン注入用マスク材１８を形成する。マスク材は半導体基板とは異なる熱膨張係数を有する。レジスト膜２０をマスクとしてドライエッチングにより複数の装置形成領域の間の領域上（ダイシングライン）１４に切欠き部１６ａを有するマスク用膜１６を形成する。イオン注入などの工程を経て半導体装置を形成後、ダイシングラインに沿って各装置形成領域に分離する。 （もっと読む）

【課題】DWB法における貼り合わせ時にIII-V族化合物半導体層が受けるダメージを小さくするとともに、受けたダメージの影響および界面準位の影響を低く抑え、高いキャリアの移動度を有するIII-V族MISFETを提供する。
【解決手段】ベース基板１０２と第１絶縁体層１０４と半導体層１０６とを有し、ベース基板１０２、第１絶縁体層１０４および半導体層１０６が、ベース基板１０２、第１絶縁体層１０４、半導体層１０６の順に位置し、第１絶縁体層１０４が、アモルファス状金属酸化物またはアモルファス状金属窒化物からなり、半導体層が、第１結晶層１０８および第２結晶層１１０を含み、第１結晶層１０８および第２結晶層１１０が、ベース基板１０２の側から、第１結晶層１０８、第２結晶層１１０の順に位置し、第１結晶層１０８の電子親和力Ｅ_ａ１が、第２結晶層１１０の電子親和力Ｅ_ａ２より大きい半導体基板を提供する。 （もっと読む）

【課題】低消費電力・低電圧動作で、高利得・低歪特性を有し、かつ低コスト化が実現可能な半導体装置とその製造方法を提供する。
【解決手段】本発明に係る半導体装置のｐチャネルＦＥＴ２は、ソース／ドレインを形成する高濃度ｐ型半導体層３３と、その直下層に配設された低濃度ｐ型半導体層３２と、高濃度ｐ型半導体層３３上に形成された第１電極層４１と、低濃度ｐ型半導体層３２の下方に形成され、ゲートとなる高濃度ｎ型半導体層２２と、その上に形成された第２電極層４２とを備える。ｎチャネルＦＥＴ３は、ソース／ドレインを形成する高濃度ｎ型半導体層２２と、ゲートを形成する高濃度ｐ型半導体層３３と、その下方に形成された低濃度ｎ型半導体層２１と、第１電極層４２と、第２電極層４２とを備える。 （もっと読む）

【課題】起動回路を構成するＪＦＥＴのピンチオフ維持のために生じる電力損失を低減できる起動回路、スイッチング電源用ＩＣ及びスイッチング電源装置を提供する。
【解決手段】起動電源（電源コンデンサ）と平滑コンデンサによる補助電源との間に接続され、起動電源による起動電流を平滑コンデンサに流すＭＯＳＦＥＴと、ドレイン端子がＭＯＳＦＥＴのドレイン端子に接続され、ソース端子が抵抗を介してＭＯＳＦＥＴのゲート端子に接続されたＪＦＥＴと、起動時にＪＦＥＴのピンチオフ電圧が第１基準電圧値となるように制御し、起動後にＪＦＥＴのピンチオフ電圧が第１基準電圧値未満の値である第２基準電圧値となるように制御するピンチオフ電圧制御部（可変電圧源）とを備える。 （もっと読む）

【課題】ｐ型III族窒化物半導体８をドライエッチングして形成した平坦表面に電極を形成してもオーミック接触させることができない。
【解決手段】ｐ型III族窒化物半導体８の電極形成範囲をドライエッチングして溝８ｄを形成し、その溝８ｄに金属２０を充填して電極を形成する。ｐ型III族窒化物半導体８のドライエッチング面は、エッチングによって生じた欠陥によってｎ型化しているために、平坦平面にドライエッチングしておいて電極を形成するとオーミック接触しない。溝８ｄを設けておくと、欠陥が少ない溝８ｄの側面においてｐ型III族窒化物半導体８と電極がオーミック接触し、半導体と電極の接触抵抗が低減する。 （もっと読む）

【課題】Ｊ−ＦＥＴのピンチオフ電圧のばらつき低減を図ること、及び低いピンチオフ電圧の実現を図ることが課題となる。
【解決手段】Ｐ型半導体基板５上にＮ型エピタキシャル層６を堆積する。前記Ｎ型エピタキシャル層６の表面にＮ＋型ソース層３を形成する。前記Ｎ型エピタキシャル層６の表面に前記Ｎ＋型ソース層３を取り囲んで１対のＰ＋型ゲート層２ａ、２ｂを形成する。前記Ｐ＋型ゲート層２ｂから離間した領域の前記Ｎ型エピタキシャル層６の表面にＮ＋型ドレイン層１を形成する。 （もっと読む）

【課題】最小ループと２セルループのオッドモード発振を共に抑制する高周波回路を提供する。
【解決手段】半導体基板上に並列に配列された複数のトランジスタと、第１の絶縁基板上に配置され、複数のトランジスタのゲート端子電極にそれぞれ接続された複数の入力整合回路と、第１の絶縁基板上に配置され、入力整合回路に隣接して配置された入力側第４発振抑制抵抗と、入力側第４発振抑制抵抗に直列接続された入力側第１キャパシタと、隣接する入力整合回路間を繋ぐ伝送線路上の点と入力側第１キャパシタ間に接続された入力側第１インダクタとを有する入力側発振抑制回路とを備え、入力側第１インダクタのインダクタンス値をＬ１、入力側第１キャパシタのキャパシタンス値をＣ１とすると、１／{２π（Ｌ１×Ｃ１）^1/2}で表される入力側第１インダクタと入力側第１キャパシタの共振周波数が、２セルループの発振周波数fosc2に等しい高周波回路。 （もっと読む）

【課題】Ｊ−ＦＥＴを増幅回路装置として採用する場合に、意図しない低周波信号の入力を防止し、規格値を超過するドレイン電流が発することを回避する。
【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量を付加し、当該容量とＪ−ＦＥＴのゲート−ソース間に接続される抵抗とによってハイパスフィルタ５を構成する。ハイパスフィルタ５の遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。ｎ型半導体基板上にバックゲート領域となるｐ型半導体層を設けてｐｎ接合を形成し、この接合容量をハイパスフィルタ５の容量とする。 （もっと読む）

【課題】意図しない低周波信号の入力を防止し規格値を超過するドレイン電流が発生することを回避できる増幅回路装置を提供する。
【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量４を付加し、当該容量４とＪ−ＦＥＴ１のゲート−ソース間に接続される抵抗２とによってハイパスフィルタを構成する。ハイパスフィルタの遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。チップを構成する基板の裏面に絶縁層を設けてこれを誘電体とし、導電部材と基板とで平行平板型の容量４を接続する。 （もっと読む）

【課題】意図しない低周波信号の入力を防止することにより、規格値を超過するドレイン電流を発生することを回避できる接合形電界効果トランジスタを用いた増幅回路装置を提供する。
【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量を付加し、当該容量とＪ−ＦＥＴ１のゲート−ソース間に接続される抵抗２とによってハイパスフィルタ５を構成する。ハイパスフィルタ５の遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。チップを構成する基板の裏面にイオン注入によりｎ型不純物層を設け、ｐ＋型半導体基板とｐｎ接合を形成して接合容量をハイパスフィルタ５の容量４とする。 （もっと読む）

【課題】 従来のＪ−ＦＥＴでは、動作領域内のゲート領域（トップゲート領域）は、動作領域外周に設けられた深いゲート領域を介してのみ、半導体基板（バックゲート領域）と接続していた。このため動作領域の中央と外周ではゲート抵抗にばらつきが生じ、ゲート抵抗の増加によるノイズ電圧の増加や、不均一動作によるゲインの低下が問題であった。
【解決手段】 格子状のゲート領域（トップゲート領域）を有するＪ−ＦＥＴにおいて、行列状にソース領域と交互に配置されていたドレイン領域の一部を深いゲート領域に置き換え、動作領域内にも深いゲート領域を設ける。ドレイン領域を一部省くことで生じるドレイン電流の流れない無効領域をできる限り減らすため、ソース領域が配置されるセルについてドレイン電流が流れない方向のゲート領域を短くする。 （もっと読む）

【課題】製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供する。
【解決手段】半導体装置としてのショットキーダイオード１０は、半導体からなる基板１１と、基板１１上に形成されたｎ型層１２とを備えている。ｎ型層１２は基板１１側の表面である第１の面１２Ａとは反対側の表面である第２の面１２Ｂから第１の面１２Ａに向けて延びるように形成された溝１３を有している。溝１３の底部である底壁１３Ａに接触する位置には絶縁体としての酸化物層１４が配置されており、かつ溝１３の側壁１３Ｂに接触するようにｎ型層１２とショットキー接触可能な金属膜１５が溝１３を埋めるように形成されている。さらに、ｎ型層１２の第２の面１２Ｂに接触するようにアノード電極１６が配置されている。 （もっと読む）

【課題】半絶縁性基板に形成されたゲートパッドにマイナスの電圧が印加され、半絶縁性基板の裏面に形成された裏面電極にプラスの電圧が印加されても、リーク電流を抑制できる半導体装置を提供する。
【解決手段】裏面電極１０が形成された半絶縁性基板１１の表面上に並列に形成された、複数のゲート電極１５がゲート電極接続部２１に接続されるとともに、このゲート電極接続部２１が複数に分割された半導体装置であって、ゲート電極接続部２１間の半絶縁性基板１１の表面に形成されたｎ型の抵抗層２２と、このｎ型の抵抗層２２の周囲を覆うように、ｐ型不純物層２３と、このｐ型不純物層２３の周囲を覆うように、所望の濃度で形成されたｎ型不純物層２４と、を具備し、ゲートパッド２９は、ゲート電極接続部２１と、このゲート電極接続部２１に隣接するｎ型の抵抗層２２上の引き出し電極２５とを接続するように形成される。 （もっと読む）

【課題】平坦面に対してデバイス形成できる絶縁分離構造を有し、かつ、高周波でのノイズ伝播や高温時でのリーク電流の発生を抑制できるＣＪＦＥＴを備えたＳｉＣ半導体装置を提供する。
【解決手段】絶縁分離層３にてｎ^-型ＳｉＣ層２やｐ^-型ＳｉＣ層４を絶縁分離する。これにより、平坦面に対してデバイス形成を行うことができる。このため、製造工程の簡略化を図ることが可能となる。また、ＰＮ分離ではなく、半絶縁性のイントリンシック層にて構成された絶縁分離層３によって絶縁分離構造を構成しているため、絶縁分離層３によって高周波ノイズを吸収することによる高周波でのノイズ伝播の抑制を行えると共に、高温時でのリーク電流の発生の抑制を行うことが可能となる。 （もっと読む）