半導体装置およびその製造方法
【課題】製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供する。
【解決手段】半導体装置としてのショットキーダイオード１０は、半導体からなる基板１１と、基板１１上に形成されたｎ型層１２とを備えている。ｎ型層１２は基板１１側の表面である第１の面１２Ａとは反対側の表面である第２の面１２Ｂから第１の面１２Ａに向けて延びるように形成された溝１３を有している。溝１３の底部である底壁１３Ａに接触する位置には絶縁体としての酸化物層１４が配置されており、かつ溝１３の側壁１３Ｂに接触するようにｎ型層１２とショットキー接触可能な金属膜１５が溝１３を埋めるように形成されている。さらに、ｎ型層１２の第２の面１２Ｂに接触するようにアノード電極１６が配置されている。
【解決手段】半導体装置としてのショットキーダイオード１０は、半導体からなる基板１１と、基板１１上に形成されたｎ型層１２とを備えている。ｎ型層１２は基板１１側の表面である第１の面１２Ａとは反対側の表面である第２の面１２Ｂから第１の面１２Ａに向けて延びるように形成された溝１３を有している。溝１３の底部である底壁１３Ａに接触する位置には絶縁体としての酸化物層１４が配置されており、かつ溝１３の側壁１３Ｂに接触するようにｎ型層１２とショットキー接触可能な金属膜１５が溝１３を埋めるように形成されている。さらに、ｎ型層１２の第２の面１２Ｂに接触するようにアノード電極１６が配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より特定的には、半導体からなる基板を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の自動車、家電製品等の性能向上にともない、これらに用いられるパワーエレクトロニクス分野の半導体装置に対しては、省電力化や冷却フィンなどの小型化による電源の小型化（動作時の発熱の抑制）などの観点から低損失化が求められている。一方、信頼性向上の観点から耐圧の向上も求められている。
【０００３】
一般に、ダイオード、トランジスタなどの半導体装置において、耐圧を担うドリフト層を構成する材料が同一であれば、所望の耐圧を確保するために必要なドリフト層の厚さおよびキャリア濃度が決定される。その結果、ドリフト層の抵抗も決定される。パワーエレクトロニクス分野の半導体装置においては、高い耐圧が要求されるため、半導体装置の損失に占めるドリフト層の抵抗の割合は大きい。したがって、ドリフト層の抵抗を下げることで、半導体装置の低損失化を図ることができる。ここで、ドリフト層の厚みを薄く、キャリア濃度を高くすることにより、ドリフト層の抵抗を下げることができるが、それに伴い耐圧は低下する。すなわち、ドリフト層の抵抗の低減と耐圧の向上とは相反する要求である。そのため、従来、高い耐圧を確保しながら低損失化を図ることは困難であった。
【０００４】
これに対し、ドリフト層において薄いｐ型層（導電型がｐ型の材料からなる層）と薄いｎ型層（導電型がｎ型の材料からなる層）とを交互に配置することにより、ｐｎ接合を形成した構造（スーパージャンクション構造；ＳＪ構造）が提案されている。これによれば、上述したｐｎ接合により形成される空乏層のはたらきによってＳＪ構造を有するドリフト層は高い耐圧を有する。一方、ＳＪ構造中のｎ型層が電流の流路となって低い抵抗を確保することができる。さらに、ドリフト層の抵抗はｐ型層およびｎ型層の数を増やすことで、一層低減することができる。その結果、高い耐圧を確保しながら低損失化を図ることができる（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｔａｔｓｕｈｉｋｏ ＦＵＪＩＨＩＲＡ、“Ｔｈｅｏｒｙ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ”、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、１９９７年、Ｖｏｌ.３６、ｐ６２５４−６２６２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のＳＪ構造を半導体装置、たとえばドリフト層の抵抗の低減に有利な酸化膜電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）である縦型ＭＯＳＦＥＴのドリフト層に適用する場合、基板を含む平面と交差する方向（縦方向）に伸びる薄いｐ型層およびｎ型層の繰り返し構造を形成する必要がある。一般に、ｐ型層やｎ型層は、イオン注入などの方法により不純物を導入した後、アニール処理により不純物を拡散することにより形成される。しかし、上述の薄いｐ型層およびｎ型層を形成するためには、不純物の横方向への拡散を抑制しつつ、縦方向に選択的に拡散させる必要があり、実際の製造は非常に困難である。また、複雑な製造工程を採用してＳＪ構造を含む縦型ＭＯＳＦＥＴを製造可能としても、製造コストが上昇するという問題を生じる。さらに、上述のようにドリフト層の抵抗を一層低減するためにはｐ型層およびｎ型層の数を増やす（集積度を上げる）必要がある。しかし、ＳＪ構造形成後の半導体装置の製造工程において行なわれるエピタキシャル成長、熱酸化などの工程において、ＳＪ構造内の不純物が拡散するため、集積度の上昇には限界がある。
【０００７】
そこで、本発明の目的は、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体装置は、半導体からなる基板と、基板上に形成されたｎ型層とを備えている。ｎ型層は基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて延びるように形成された溝を有している。溝の底部には絶縁体が配置されており、かつ溝の側壁に接触するように上記ｎ型層とショットキー接触可能な金属膜が形成されている。
【０００９】
本発明者は、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置について鋭意検討を行なった。その結果、従来のＳＪ構造におけるｐｎ接合に代えて、ショットキー障壁を利用した構造（Ｓｕｐｅｒ Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ構造；ＳＳＢ構造）をドリフト層に配置することにより、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供できることを見出した。具体的には、ドリフト層である基板上のｎ型層において、ｎ型層とショットキー接触可能な金属膜が側壁に形成された溝を設けた。その結果、本発明の半導体装置によれば、ｎ型層に電流の流れないオフ状態においては、上述したショットキー接触によりｎ型層における溝の側壁付近に形成される空乏層のはたらきによってＳＳＢ構造を有するドリフト層は高い耐圧を確保することができる。一方、ｎ型層に電流が流れるオン状態においては、ＳＳＢ構造中の電流の流路となるｎ型層の導電性不純物濃度を高くすることができるので、結果的に電流の流路の抵抗を低くすることができる。
【００１０】
さらに、溝の底部に絶縁体を配置することで、金属膜と基板に接触して配置される電極とが電気的に短絡状態となることを防止することができる。
【００１１】
さらに、前述のように、ＳＪ構造においてはｐｎ接合を形成する必要があるため、ｐｎ接合を形成する工程の後に熱酸化、エピタキシャル成長などの高温下で行なわれる工程が実施された場合、導入されている不純物がｐｎ接合面を越えて互いに拡散する。ＳＪ構造ではこの制約に起因して、ｐ型層とｎ型層との繰り返し構造の集積度を上げて、ドリフト層の抵抗を低下させることに対する限界が存在する。これに対し、本発明の半導体装置が備えるＳＳＢ構造によれば、ＳＪ構造におけるｐｎ接合に代えてショットキー接触を採用しているため、ショットキー接触を形成するための溝の集積度を上げることに対して上述のような拡散に起因した制約がない。その結果、上述の溝の集積度を上げることにより、ドリフト層の抵抗をさらに低下させることができる。
【００１２】
さらに、前述のように、ＳＪ構造においては、縦型ＭＯＳＦＥＴのドリフト層に適用する場合のように、基板を含む平面と交差する方向（縦方向）に伸びる薄いｐ型層およびｎ型層の繰り返し構造を形成する必要がある場合がある。しかし、一般的にｐ型層およびｎ型層の形成において採用される、イオン注入などの方法により不純物を導入した後アニール処理により不純物を拡散する方法では、不純物の横方向への拡散を抑制しつつ、縦方向に選択的に拡散させる必要があり、実際の製造は非常に困難である。また、複雑な製造工程を採用してＳＪ構造を含む縦型ＭＯＳＦＥＴを製造可能としても、製造コストが上昇するという問題を生じる。これに対し、本発明の半導体装置が備えるＳＳＢ構造によれば、ＳＪ構造におけるｐｎ接合に代えてショットキー接合を採用しており、ショットキー接触を形成するための溝は、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）などの一般的なエッチングで形成することが可能であり、かつ金属膜の形成にはＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ；電子ビーム蒸着法）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）などの一般的な方法を採用することができる。その結果、容易に、かつ製造コストを上昇させること無く、ＳＳＢ構造を有するドリフト層を備えた半導体装置を製造することができる。さらに、金属膜の材料により障壁高さを自由に設定できるため、半導体装置の構成の自由度が向上する。
【００１３】
以上のように、本発明の半導体装置によれば、高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供することができる。すなわち、一般的構造を有する半導体装置においてはドリフト層の材料を決定すると、それに伴い耐圧の向上とドリフト層の抵抗の低減とはある限界以上には同時に達成することができない（物理限界）。しかし、ＳＪ構造と同様に、ＳＳＢ構造をドリフト層に備えることで、物理限界を越えて耐圧を向上させつつドリフト層の抵抗を低減することができる。そして、ＳＳＢ構造はＳＪ構造以上に集積度を向上させることが可能であるため、ドリフト層の抵抗をＳＪ構造よりもさらに低下させることができる。さらに、ＳＳＢ構造はＳＪ構造に比べて製造が容易であるため、半導体装置の製造コストをＳＪ構造よりも低く抑えることができる。
【００１４】
ここで、ｎ型層とは、導電型がｎ型の材料からなる層をいう。また、金属膜には、溝の幅よりも厚みが薄く、溝の側壁に沿うように形成されたもののみならず、溝を充填するように形成されたものも含まれる。
【００１５】
また、ｎ型層とショットキー接触可能な金属は、ｎ型層における導電型がｎ型である不純物（ｎ型不純物）の濃度、必要な耐圧、ｎ型層の材料などに応じて適宜選択することができる。たとえば、ｎ型不純物の濃度を１×１０１６／ｃｍ３とする場合、ショットキー障壁は１．０６ｅＶ以上であることが好ましい。これにより、２５０℃、１２００Ｖにおける漏れ電流を１０００μＡ以下とすることができる。ここで、たとえば炭化珪素をｎ型層の材料に採用した場合、ｎ型層とショットキー接触可能な金属としてはコバルト（Ｃｏ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、テルル（Ｔｅ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などが挙げられる。
【００１６】
また、さらにドリフト層の抵抗を低減するために、たとえばｎ型不純物の濃度を１×１０１７／ｃｍ３とする場合、ショットキー障壁は１．１６ｅＶ以上であることが好ましい。これにより、２５０℃、１２００Ｖにおける漏れ電流を１００μＡ以下とすることができる。ここで、たとえば炭化珪素をｎ型層の材料に採用した場合、ｎ型層とショットキー接触可能な金属としてはニッケル（Ｎｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などが挙げられる。
【００１７】
また、さらにドリフト層の抵抗を低減するために、たとえばｎ型不純物の濃度を１×１０１８／ｃｍ３とする場合、ショットキー障壁は１．２７ｅＶ以上であることが好ましい。これにより、２５０℃、１２００Ｖにおける漏れ電流を１０μＡ以下とすることができる。ここで、たとえば炭化珪素をｎ型層の材料に採用した場合、ｎ型層とショットキー接触可能な金属としてはニッケル（Ｎｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、白金（Ｐｔ）などが挙げられる。
【００１８】
上記半導体装置において好ましくは、絶縁体と隣接する位置に形成されたｐ型領域をさらに備えている。前述のように、本発明の半導体装置においては、溝の底部に絶縁体を配置することで、金属膜と基板に接触して配置される電極とが電気的に短絡状態となることが防止されている。ここで、この絶縁体とｎ型層との境界付近においては電界が集中する。これに対して、この絶縁体に隣接する位置にｐ型領域をさらに備えることにより、電界の集中を緩和することができる。なお、ｐ型領域とは導電型がｐ型の材料からなる領域をいう。
【００１９】
上記半導体装置において好ましくは、ｎ型層において、導電型がｎ型の不純物の濃度は上記第１の面側から第２の面側に向けて徐々に高くなっている。
【００２０】
ドリフト層の抵抗を低減するためには、ｎ型層におけるｎ型不純物の濃度を高くすることが望ましい。しかし、単にｎ型不純物の濃度を高くすると、特に高温において、漏れ電流が増加する恐れがある。これに対し、漏れ電流に対する影響の大きい第１の面側においては漏れ電流の低減を重視してｎ型不純物の濃度を小さくしつつ、漏れ電流に対する影響の比較的小さい第２の面側に向けてドリフト層の抵抗の低減を重視してｎ型不純物の濃度が徐々に高くなるようにすることで、漏れ電流を抑制しつつドリフト層の抵抗を低減することができる。
【００２１】
なお、ｎ型不純物の濃度勾配はたとえば第１の面から第２の面に向けて直線的に増加していてもよいが、曲線状、階段状に増加していてもよく、少なくとも第１の面側から厚さ１μｍ、好ましくは２μｍ程度の領域が第２の面側から厚さ２μｍ程度の領域に比べて、ｎ型不純物の濃度が低くなっていればよい。
【００２２】
上記半導体装置において好ましくは、ｎ型層において、金属膜の基板側の端部と第１の面との間の領域には、導電型がｎ型の不純物について第２の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されている。
【００２３】
これにより、漏れ電流を抑制しつつドリフト層の抵抗を低減することができる。具体的には、漏れ電流に対する影響の大きい金属膜の基板側の端部と第１の面との間の領域に、ｎ型不純物の濃度が第２の面側の表面層での当該濃度よりも低い領域を形成することにより、漏れ電流の増加を抑制するとともに、漏れ電流に対する影響の比較的小さい他の領域におけるｎ型不純物の濃度を高くすることにより、低いドリフト層の抵抗を確保している。このｎ型不純物濃度の低い領域は、特に電界の集中の大きい絶縁体とｎ型層との境界付近に形成することが望ましい。なお、第２の面側の表面層とは、第２の面側の表面から厚さ２μｍの領域をいう。
【００２４】
上記半導体装置において好ましくは、基板およびｎ型層は、ワイドバンドギャップ半導体からなっている。ワイドバンドギャップ半導体は半導体装置に一般的に用いられている珪素（Ｓｉ）などの半導体に比べて破壊電界強度が高いため、ドリフト層であるｎ型層を薄くしても耐圧を確保しやすくなる。その結果、ドリフト層を薄くすることでドリフト層の抵抗を低減し、低損失な半導体装置を提供することができる。
【００２５】
ここで、ワイドバンドギャップ半導体とは、従来から半導体として使用されてきたＳｉよりもバンドギャップが大きい半導体材料をいい、たとえば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどが挙げられる。
【００２６】
本発明に従った半導体装置の製造方法は、半導体からなる基板を準備する工程と、基板上にｎ型層を形成するｎ型層形成工程と、ｎ型層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて延びる溝をエッチングにより形成する溝形成工程と、溝の底部に絶縁体を形成する工程と、絶縁体が形成された溝の側壁に接触するように、ｎ型層とショットキー接触可能な金属膜を形成する工程とを備えている。本発明の半導体装置の製造方法によれば、前述の優れた特性を有する本発明の半導体装置を容易に製造することができる。
【００２７】
上記半導体装置の製造方法において好ましくは、ｎ型層形成工程は、基板上に第１のｎ型層を形成する工程と、第１のｎ型層における基板側とは反対側の面上に開口パターンを有するマスク層を形成する工程と、マスク層をマスクとして用いて、第１のｎ型層に対してイオン注入を行なうことにより、第１のｎ型層にｐ型領域を形成する工程と、マスク層を除去する工程と、マスク層が除去された第１のｎ型層上に、第２のｎ型層を形成する工程とを含んでいる。さらに、溝形成工程において形成される溝は、第２のｎ型層を貫通してｐ型領域に至るように形成される。
【００２８】
これにより、絶縁体と隣接する位置に形成されたｐ型領域を備えることによって、絶縁体とｎ型層との境界付近における電界の集中を緩和可能な本発明の半導体装置を容易に製造することができる。
【００２９】
上記半導体装置の製造方法において好ましくは、ｎ型層形成工程において形成されるｎ型層における導電型がｎ型である不純物の濃度は、第１の面側から第２の面側に向けて徐々に高くなるようにｎ型層形成工程が実施される。
【００３０】
これにより、ｎ型層において、ｎ型不純物の濃度が第１の面側から第２の面側に向けて徐々に高くなっていることによって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。
【００３１】
なお、上記ｎ型層形成工程は、たとえばｎ型層形成工程を気相エピタキシャル成長により実施する場合、原料ガスに含まれるｎ型不純物の濃度を徐々に増加させながら行なうことにより、実施することができる。
【００３２】
上記半導体装置の製造方法において好ましくは、ｎ型層形成工程において形成されるｎ型層において、金属膜の基板側の端部と第１の面との間の領域には、導電型がｎ型の不純物について第２の面側の表面層における不純物濃度よりも相対的に低いｎ型不純物濃度を有する領域が形成されるようにｎ型層形成工程が実施される。
【００３３】
これにより、ｎ型層において、金属膜の基板側の端部と第１の面との間の領域に、第２の面側の表面層におけるｎ型不純物の濃度よりも相対的に低い不純物の濃度を有する領域が形成されていることによって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。
【００３４】
なお、上記ｎ型層形成工程は、たとえばｎ型層形成工程を気相エピタキシャル成長により実施する場合、金属膜の基板側の端部と第１の面との間の領域を形成する期間において、原料ガスに含まれるｎ型不純物の濃度を低くする期間を設けることにより、実施することができる。
【００３５】
上記半導体装置の製造方法において好ましくは、第１のｎ型層における導電型がｎ型である不純物の濃度が、第２のｎ型層における導電型がｎ型である不純物の濃度に比べて相対的に低くなるように、第１のｎ型層を形成する工程および第２のｎ型層を形成する工程が実施される。
【００３６】
より具体的には、第１のｎ型層を形成する工程および第２のｎ型層を形成する工程のそれぞれの工程においては一定の条件で第１のｎ型層および第２のｎ型層を形成しながら、第１のｎ型層を形成する際の条件は第２のｎ型層を形成する際の条件と比べてｎ型不純物が少なくなるような条件とすることができる。その結果、漏れ電流に対する影響の大きい第１の面側においては漏れ電流の低減を重視してｎ型不純物の濃度を小さくしつつ、漏れ電流に対する影響の比較的小さい第２の面側においてはドリフト層の抵抗の低減を重視してｎ型不純物の濃度が高くなるように第１のｎ型層および第２のｎ型層を形成できる。したがって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。
【００３７】
なお、上記第１のｎ型層を形成する工程および第２のｎ型層を形成する工程は、たとえばこれらの工程を気相エピタキシャル成長により実施する場合、第１のｎ型層を形成する工程における原料ガスに含まれるｎ型不純物の濃度を第２のｎ型層を形成する工程よりも低くすることにより、実施することができる。
【００３８】
上記半導体装置の製造方法において好ましくは、半導体からなる基板を準備する工程においてはワイドバンドギャップ半導体からなる基板が準備され、ｎ型層形成工程においてはワイドバンドギャップ半導体からなるｎ型層が形成される。
【００３９】
これにより、ワイドバンドギャップ半導体は半導体装置に一般的に用いられているＳｉなどの半導体に比べて破壊電界強度が高いため、ドリフト層であるｎ型層を薄くしても耐圧を確保しやすくなる。その結果、ｎ型層形成工程において形成されるドリフト層としてのｎ型層を薄くすることでドリフト層の抵抗を低減し、低損失な半導体装置を製造することができる。
【発明の効果】
【００４０】
以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置およびその半導体装置を容易に製造することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】実施の形態１の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。
【図２】ショットキーダイオードが配列されることにより形成される１チップのショットキーダイオード素子の構成を示す概略平面図である。
【図３】ショットキーダイオードが配列されることにより形成される１チップのショットキーダイオード素子の構成を示す概略平面図である。
【図４】実施の形態１のショットキーダイオード製造工程の概略を示す図である。
【図５】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図６】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図７】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図８】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図９】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１０】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１１】実施の形態２の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。
【図１２】実施の形態２のショットキーダイオード製造方法の概略を示す図である。
【図１３】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１４】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１５】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１６】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１７】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１８】実施の形態４の半導体装置としての酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の構成を示す概略断面図である。
【図１９】ＭＯＳＦＥＴが配列されることにより形成される１チップのＭＯＳＦＥＴ素子の構成を示す概略平面図である。
【図２０】実施の形態４のＭＯＳＦＥＴの製造工程の概略を示す図である。
【図２１】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２２】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２３】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２４】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２５】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２６】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２７】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２８】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２９】実施の形態４の半導体装置としてのＭＯＳＦＥＴにおける変形例の構成を示す概略断面図である。
【図３０】実施の形態５の半導体装置としての接合型電界効果トランジスタ（ＪＦＥＴ）の構成を示す概略断面図である。
【図３１】実施の形態５のＪＦＥＴの製造工程の概略を示す図である。
【図３２】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３３】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３４】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３５】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３６】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３７】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３８】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３９】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００４２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００４３】
（実施の形態１）
図１は本発明の一実施の形態である実施の形態１の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。また、図２および図３は、ショットキーダイオードが配列されることにより形成される１チップのショットキーダイオード素子の構成を示す概略平面図である。図１〜図３を参照して、本発明の実施の形態１の半導体装置であるショットキーダイオードの構成を説明する。
【００４４】
図１を参照して、本発明の実施の形態１の半導体装置であるショットキーダイオード１０は、ワイドバンドギャップ半導体からなる基板１１と、基板１１上に形成されたｎ型層１２とを備えている。ｎ型層１２は基板１１側の表面である第１の面１２Ａとは反対側の表面である第２の面１２Ｂから第１の面１２Ａに向けて延びるように形成された溝１３を有している。溝１３の内部において、溝１３の底部である底壁１３Ａに接触する位置には絶縁体としての酸化物層１４が配置されており、かつ溝１３の側壁１３Ｂに接触するようにｎ型層１２とショットキー接触可能な金属膜１５が溝１３を埋めるように形成されている。さらに、ｎ型層１２の第２の面１２Ｂの上にはアノード電極１６が配置されている。アノード電極１６の端面は溝１３の側壁１３Ｂの位置から所定の距離だけ離れた場所に位置する。異なる観点から言えば、アノード電極１６の幅は２つの隣接する溝１３の間の距離より小さい。そのため、アノード電極１６の端面に隣接する領域では、金属膜１５がｎ型層１２の上部表面である第２の面１２Ｂと接触している。なお、金属膜１５は、溝１３の内部からｎ型層１２の上部表面である第２の面１２Ｂおよびアノード電極１６上にまで延在するように形成されている。さらに、基板１１には基板１１に接触するように図示しないカソード電極が配置されている。
【００４５】
また、図１のショットキーダイオード１０は１チップのショットキーダイオード素子における繰り返し構造の１単位分であって、たとえば図２に示すようにショットキーダイオード素子１はショットキーダイオード１０のアノード電極１６がストライプ状に配列されたものであってもよいし、図３に示すように格子状に配列されたものであってもよい。アノード電極１６の平面形状はたとえば多角形形状とすることができる。
【００４６】
次に、実施の形態１におけるショットキーダイオード１０の動作について説明する。図１を参照して、逆電圧が印加されていく場合（ショットキーダイオードがいわゆるオフ状態となるとき）、すなわちアノード電極に負の電圧が印加されていく場合、溝１３の側壁からｎ型層１２に向けて空乏層が広がる。このため、ｎ型層１２に電流は流れず、耐圧が確保される。一方、順電圧が印加される場合（ショットキーダイオードがいわゆるオン状態となるとき）、すなわちアノード電極に正の電圧が印加される場合、ｎ型層１２には空乏層が広がらないので、ｎ型層１２を電流経路として電流が流れる。
【００４７】
なお、酸化物層１４は金属膜１５とカソード電極との電気的な短絡を防止する機能を有している。酸化物の絶縁破壊電圧は１０ＭＶ／ｃｍ程度であることを考慮すると、耐圧１ｋＶに対して酸化物層１４の厚さは１．０μｍ以上となり、さらに信頼性を考慮して１．５μｍ以上とすることが好ましい。
【００４８】
以上の構成を有することにより、ＳＳＢ構造を有する本実施の形態の半導体装置としてのショットキーダイオードによれば、高い耐圧を確保しながら、ｎ型層のｎ型不純物の濃度を上げ、かつ溝の集積度を上げることによりドリフト層の抵抗をさらに低下させて低損失化を図ることができる。
【００４９】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態１のショットキーダイオードの製造方法について図に基づいて説明する。図４は、実施の形態１のショットキーダイオード製造工程の概略を示す図である。また、図５〜図１０は実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。図４〜図１０を参照して、実施の形態１のショットキーダイオードの製造方法について説明する。
【００５０】
図４に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にｎ型層を形成するｎ型層形成工程が実施される。具体的には、図５に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板１１の上にｎ型層１２（たとえばｎ型不純物を含む炭化珪素層）が形成される。このｎ型層形成工程は、たとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。
【００５１】
次に、図４に示すように、ｎ型層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて延びる溝をエッチングにより形成する溝形成工程が実施される。溝形成工程はマスク層形成工程、マスクパターン形成工程、エッチング工程の順に実施される。具体的には、図５に示すようにｎ型層１２の基板１１側と反対側の面である第２の面１２Ｂ上にマスク層として、たとえば熱酸化膜１７Ａおよび酸化膜１８Ａが形成される工程がマスク層形成工程として実施される。このマスク層形成工程はたとえば第２の面１２Ｂ側を熱酸化することにより熱酸化膜１７Ａを形成し、さらにＣＶＤにより酸化膜１８Ａを形成することにより実施することができる。
【００５２】
さらに、図６に示すように、たとえば酸化膜１８Ａの上にフォトリソグラフィーにより所望の溝１３の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いてたとえばＲＩＥにより酸化膜１８Ａおよび熱酸化膜１７Ａの一部を除去することにより、マスクパターン形成工程が実施される。その後、レジスト膜を除去する工程が実施される。そして、上記工程により開口パターンが形成された熱酸化膜１７Ａおよび酸化膜１８Ａをマスクとして用いて、たとえばＲＩＥにより溝１３をｎ型層１２に形成することにより、エッチング工程が実施される。
【００５３】
次に、図４に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。具体的には、図７に示すように、溝１３の内周面をたとえば熱酸化により犠牲酸化する。そして、当該犠牲酸化により形成された酸化膜、熱酸化膜１７Ａおよび酸化膜１８Ａをエッチングにより除去する。その後、たとえば熱酸化により溝１３の内周面上からｎ型層１２の第２の面１２Ｂ上にまで延在する熱酸化膜１７Ｂを形成する。そして、熱酸化膜１７Ｂ上に、溝１３の内部を充填するとともにｎ型層１２の第２の面１２Ｂ上にまで延在する酸化膜１８ＢをＣＶＤにより形成する。このようにして、酸化物層形成工程が完了する。さらに、図８に示すように、たとえばＲＩＥにより熱酸化膜１７Ｂおよび酸化膜１８Ｂが減膜されて溝１３の底壁１３Ａ付近の熱酸化膜１７Ｂおよび酸化膜１８Ｂ以外の熱酸化膜１７Ｂおよび酸化膜１８Ｂが除去されることによりエッチング工程が完了する。この溝１３の底壁１３Ａ付近に残存した熱酸化膜１７Ｂおよび酸化膜１８Ｂが絶縁体としての酸化物層１４である。その後、熱酸化によりｎ型層１２の第２の面１２Ｂおよび溝１３の内周面においてｎ型層１２が露出した面に対して犠牲酸化が実施される。その後、犠牲酸化により形成された熱酸化膜がエッチングにより除去される。
【００５４】
次に、図４に示すようにアノード電極形成工程が実施される。具体的には、図９に示すように、たとえば溝１３の内部を充填するとともにｎ型層１２の第２の面１２Ｂ上に延在するようにレジスト膜が塗布される。そして、当該レジスト膜に対してフォトリソグラフィーにより、溝１３の幅よりやや広い幅のレジスト膜２１を残して、他の部分のレジスト膜は現像処理により除去される。このようにして、溝１３の内部を充填するとともにその一部がｎ型層１２の第２の面１２Ｂ上に延在するレジスト膜２１が形成される。そして、アノード電極１６を構成するタングステン（Ｗ）などの金属をｎ型層１２の第２の面１２Ｂおよび上記レジスト膜２１の上部表面を覆うように蒸着する。その後、レジスト膜２１を除去することにより、レジスト膜２１上に蒸着されていた上記金属をレジスト膜２１とともに除去する。この結果、ｎ型層１２の第２の面１２Ｂ上に位置する上記金属膜からなるアノード電極１６が形成されるとともに、上記アノード電極１６となる部分以外の上述の金属（溝１３上に位置していた金属）が除去される（リフトオフ）。また、アノード電極１６の溝１３側の端面の位置は、溝１３の側壁の位置から溝１３の外側に向けて離れた場所に配置されている。なお、アノード電極１６の上記端面の位置を、溝１３の側壁の位置と重なるように（溝１３の側壁とアノード電極１６の上記端面とが同一平面を構成するように）決定してもよい。
【００５５】
次に、図４に示すように、絶縁体としての酸化物層１４が形成された溝１３の側壁１３Ｂに接触するように、ｎ型層とショットキー接触可能な金属膜を形成する金属膜形成工程が実施される。金属膜形成工程はショットキー金属膜形成工程、ボンディング電極形成工程の順に実施される。具体的には、図１０に示すように、まずｎ型層１２とショットキー接触可能なＮｉなどの金属を溝１３底部に位置する酸化物層１４の上部表面から、溝１３の側壁１３Ｂ、ｎ型層１２の第２の面１２Ｂおよびアノード電極１６の上を覆うように蒸着することによりショットキー金属膜２２を形成するショットキー金属膜形成工程が実施される。ショットキー金属膜２２の厚みは、図１０から分かるように溝１３の幅より十分小さいので、ショットキー金属膜２２によっては溝１３の内部は充填されていない。その後、ショットキー金属膜２２上に、ボンディングが容易なアルミニウム（Ａｌ）などの金属を蒸着することにより、ボンディング電極２３を形成するボンディング電極形成工程が実施される。ボンディング電極２３は、図１０から分かるように溝１３の内部を充填するとともに、ｎ型層１２の第２の面１２Ｂ上に延在するように形成されている。このように形成されたボンディング電極２３およびショットキー金属膜２２により金属膜１５が構成される。このように、金属膜１５は、溝１３の側壁１３Ｂに接触する（ｎ型層１２とショットキー接触可能な金属である）ショットキー金属膜２２と１層または２層以上の他の金属膜（ボンディング電極２３）とからなる多層膜構造であってもよいが、ショットキー金属膜２２を構成する金属の種類によっては金属膜１５全体がショットキー金属膜２２のみにより構成されていてもよい。
【００５６】
以上の製造方法により、実施の形態１のショットキーダイオード１０を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態１のショットキーダイオード１０を容易に製造することができる。
【００５７】
なお、実施の形態１はたとえば以下の条件により実施することができる。図１を参照して、基板１１としては４Ｈ−ＳｉＣ（六方晶）を材料とし、（０００１）面が主面となるように使用することができる。このとき、基板１１はｎ型不純物として窒素を１×１０１９／ｃｍ３程度含むことにより、ｎ＋基板として使用することができる。また、基板１１の厚みは０．４ｍｍ程度とすることができる。また、ｎ型層１２の第１の面１２Ａから第２の面１２Ｂまでの距離は１０μｍ程度、溝１３が形成された部分のｎ型層１２の幅（溝１３の側壁１３Ｂから隣り合う溝１３の側壁１３Ｂまでの距離）は１．８μｍ程度、溝１３の幅（溝１３における両側壁１３Ｂ、１３Ｂの間の距離）は２μｍ程度とすることができる。さらに、酸化物層１４と基板１１との距離は１μｍ程度、酸化物層１４の厚みは１．０μｍ以上２．０μｍ以下程度とすることができる。
【００５８】
また、製造方法においては、図５を参照して、ｎ型層１２はたとえば原料ガスとしてシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）を使用したＳｉＣの気相ホモエピタキシャル成長により形成することができる。また、ｎ型層１２はｎ型不純物として窒素を１×１０１７／ｃｍ３程度含んでおり、厚みは１０μｍ程度とすることができる。さらに、熱酸化膜１７Ａは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜１８ＡはＣＶＤなどにより３μｍ程度の厚みになるように形成することができる。
【００５９】
また、図６を参照して、熱酸化膜１７Ａおよび酸化膜１８Ａの除去はたとえばテトラフルオロメタン（ＣＦ４）系ガスを使用したＲＩＥにより実施することができる。さらに、溝１３の形成は６フッ化硫黄（ＳＦ６）および酸素（Ｏ２）系のガスを使用したＲＩＥにより実施することができる。また、溝１３の深さは９μｍ程度とすることができる。
【００６０】
また、図７を参照して、熱酸化膜１７Ｂは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。さらに、酸化膜１８Ｂはテトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤなどにより１．５μｍ程度の厚みになるように形成することができる。
【００６１】
また、図８を参照して、熱酸化膜１７Ｂおよび酸化膜１８Ｂの減膜は、ＣＦ４系ガスを使用したＲＩＥにより溝１３の内部における熱酸化膜１７Ｂおよび酸化膜１８Ｂを８μｍ程度減膜することにより実施することができる。さらに、犠牲酸化による熱酸化膜は加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。
【００６２】
また、図９を参照して、アノード電極１６はタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）などの金属を０．１μｍ程度の厚さになるように蒸着することにより形成することができる。さらに、図１０を参照して、ショットキー金属膜２２は、Ｎｉ、Ｐｔなどの金属を０．２μｍ程度の厚さになるように蒸着することにより形成することができる。また、ボンディング電極２３はＡｌなどの金属を２μｍ以上５μｍ以下の厚さになるように蒸着することにより形成することができる。
【００６３】
（実施の形態２）
図１１は本発明の一実施の形態である実施の形態２の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。図１１を参照して、本発明の実施の形態２の半導体装置であるショットキーダイオードの構成を説明する。
【００６４】
図１１を参照して、実施の形態２におけるショットキーダイオード１０と、上述した図１のショットキーダイオード１０とは基本的に同様の構成を有している。しかし、実施の形態２のショットキーダイオード１０は絶縁体としての酸化物層１４と隣接する位置である溝１３の底壁１３Ａに接触する位置にｐ型領域１９をさらに備えている点で図１のショットキーダイオード１０とは異なっている。
【００６５】
なお、図１１のショットキーダイオード１０は実施の形態１における図１のショットキーダイオード１０と同様に、１チップのショットキーダイオード素子における繰り返し構造の１単位分である。そして、図２に示すようにたとえばショットキーダイオード素子１はショットキーダイオード１０のアノード電極１６がストライプ状に配列されたものであってもよいし、図３に示すように格子状に配列されたものであってもよい。アノード電極１６の平面形状はたとえば多角形形状とすることができる。また、ｐ型領域１９が配置される位置は溝１３の底壁１３Ａに接触する位置に限られず、たとえば酸化物層１４の底部および側部に隣接するように（つまり酸化物層１４の底壁および側壁に接触する、あるいは酸化物層１４の底壁および／または側壁と間隔を隔てて対向するように）配置されてもよい。また、ｐ型領域１９の幅は溝１３の幅と同じでもよいが、当該ｐ型領域１９の幅は溝１３の幅より広いことが好ましい。また、ｐ型領域１９は酸化物層１４と間隔を隔てて配置されていてもよい。
【００６６】
次に、実施の形態２におけるショットキーダイオード１０の動作について説明する。実施の形態２のショットキーダイオード１０は基本的には実施の形態１のショットキーダイオード１０と同様に動作する。しかし、以下の点において相違点を有している。すなわち、ショットキーダイオード１０においては、溝１３の底部に絶縁体としての酸化物層１４を配置することで、金属膜１５と基板に接触して配置される図示しないカソード電極とが電気的に短絡状態となることが防止されている。ここで、逆電圧が印加された場合、この酸化物層１４とｎ型層１２との境界付近である領域α付近においては電界が集中する。実施の形態２のショットキーダイオード１０においては、実施の形態１のショットキーダイオード１０とは異なり、この酸化物層１４に隣接する位置にｐ型領域１９をさらに備えることにより、上述した電界の集中を緩和することができる。その結果、実施の形態２のショットキーダイオード１０においては、耐圧に関する信頼性が一層向上している。
【００６７】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態２のショットキーダイオードの製造方法について図に基づいて説明する。図１２は、実施の形態２のショットキーダイオードの製造方法の概略を示す図である。また、図１３〜図１７は実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。図１２〜図１７を参照して、実施の形態２のショットキーダイオードの製造方法について説明する。
【００６８】
実施の形態２のショットキーダイオードの製造方法は、基本的には実施の形態１のショットキーダイオードの製造方法と同様である。しかし、実施の形態１におけるｎ型層形成工程において、実施の形態２では前述のｐ型領域を形成する必要がある点、および実施の形態１における溝形成工程において形成される溝は、前述のｐ型領域に至るように形成される点において実施の形態１とは異なっている。具体的には、図１２を参照して、基板準備工程の後から絶縁体形成工程の前までの工程において、実施の形態２の製造工程は実施の形態１とは異なっている。以下、主にこれらの工程について説明する。
【００６９】
図１２に示すように、実施の形態１と同様に基板準備工程が実施された後、基板上に第１のｎ型層を形成する第１のｎ型層形成工程が実施される。具体的には、図１３に示すように基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板１１の上に第１のｎ型層１２Ｅ（たとえばｎ型不純物を含む炭化珪素層）が形成される。この第１のｎ型層形成工程は、たとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。
【００７０】
次に、図１２に示すように、第１のｎ型層１２Ｅにｐ型領域を形成するｐ型領域形成工程が実施される。具体的には、図１４に示すように、たとえば第１のｎ型層１２Ｅの基板１１とは反対側の表面が熱酸化されることにより熱酸化膜１７Ａが形成され、さらにＣＶＤにより酸化膜１８Ａが形成される。そして、たとえば酸化膜１８Ａの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてＲＩＥにより酸化膜１８Ａおよび熱酸化膜１７Ａが部分的に除去されることにより、第１のｎ型層１２Ｅ上に熱酸化膜１７Ａおよび酸化膜１８Ａからなり、開口パターンを有するマスク層が形成される工程が実施される。このマスク層をマスクとして用いてイオン注入を行なうことにより、第１のｎ型層１２Ｅにｐ型領域１９が形成される工程が実施される。
【００７１】
次に、図１２に示すように、第１のｎ型層の上に第２のｎ型層を形成する第２のｎ型層形成工程が実施される。具体的には、図１５に示すように、マスクとして用いた熱酸化膜１７Ａおよび酸化膜１８Ａからなるマスク層を除去する工程が実施された上で、活性化アニールが実施される。さらに、第１のｎ型層１２Ｅは、たとえば熱酸化により犠牲酸化されて熱酸化膜１７Ｂが形成される。その後、図１６に示すように熱酸化膜１７Ｂがウエットエッチングなどの手法を用いて除去された上で、第１のｎ型層１２Ｅ上に第２のｎ型層１２Ｆ（たとえばｎ型不純物を含む炭化珪素層）を形成する工程が実施される。この第２のｎ型層を形成する工程は、第１のｎ型層形成工程と同様にたとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。このようにして形成された第２のｎ型層１２Ｆおよび第１のｎ型層１２Ｅにより、図１１のｎ型層１２が構成される。なお、第２のｎ型層１２Ｆは図１６に示したように１層であってもよいが、２層以上の多層膜としてもよい。
【００７２】
次に、図１２に示すように、第２のｎ型層を貫通してｐ型領域に至るように溝が形成される溝形成工程が実施される。溝形成工程はマスク層形成工程、マスクパターン形成工程、エッチング工程の順に実施される。具体的には、図１６に示すように第２のｎ型層１２Ｆの第２の面１２Ｂ上にマスク層として、たとえば熱酸化膜１７Ｃおよび酸化膜１８Ｂが形成される工程がマスク層形成工程として実施される。このマスク層形成工程はたとえば第２のｎ型層１２Ｆの第２の面１２Ｂを熱酸化することにより熱酸化膜１７Ｃを形成し、さらにＣＶＤにより酸化膜１８Ｂを形成することにより実施することができる。
【００７３】
さらに、図１７に示すように、たとえば酸化膜１８Ｂの上にフォトリソグラフィーにより所望の溝１３の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いてたとえばＲＩＥにより酸化膜１８Ｂおよび熱酸化膜１７Ｃを部分的に除去することにより、酸化膜１８Ｂおよび熱酸化膜１７Ｃにおいてレジスト膜に形成されていた開口に対応する開口パターンを形成する。その後、レジスト膜を除去する。このようにして、マスクパターン形成工程が実施される。そして、上記工程により開口パターンが形成された熱酸化膜１７Ｃおよび酸化膜１８Ｂをマスクとして用いて、たとえばＲＩＥにより第２のｎ型層１２Ｆを部分的に除去することにより、第２のｎ型層１２Ｆを貫通してｐ型領域に至る溝１３を形成する。このようにして、エッチング工程が実施される。
【００７４】
次に、図１２に示すように絶縁体形成工程、アノード電極形成工程および金属膜成形性工程が実施の形態１の場合と同様に、順次実施される。
【００７５】
以上の製造方法により、実施の形態２のショットキーダイオード１０を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態２のショットキーダイオード１０を容易に製造することができる。
【００７６】
なお、実施の形態２を実施するための条件は、基本的には実施の形態１の場合と同様の条件を採用することができるが、実施の形態２を実施するための特有の条件としてはたとえば以下の条件を採用することができる。
【００７７】
図１１を参照して、ｐ型領域１９の厚みは１μｍ程度とすることができる。また、製造方法においては、図１３を参照して、第１のｎ型層１２Ｅはたとえば原料ガスとしてシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）を使用したＳｉＣの気相ホモエピタキシャル成長により形成することができる。また、ｎ型不純物として窒素を１×１０１５／ｃｍ３程度含んでおり、厚みは２μｍ程度とすることができる。
【００７８】
また、図１４を参照して、熱酸化膜１７Ａは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜１８ＡはＣＶＤなどにより１μｍ程度の厚みになるように形成することができる。
【００７９】
また、図１５を参照して、活性化アニールはたとえば１７００℃程度の温度で２０分程度実施することができる。また、熱酸化膜１７Ｂは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。
【００８０】
また、図１６を参照して、第２のｎ型層１２Ｆはたとえば原料ガスとしてＳｉＨ４およびＣ３Ｈ８を使用したＳｉＣの気相ホモエピタキシャル成長により形成することができる。また、第２のｎ型層１２Ｆはｎ型不純物として窒素を１×１０１７／ｃｍ３程度含んでおり、厚みは９μｍ程度とすることができる。
【００８１】
また、図１７を参照して、熱酸化膜１７Ｃおよび酸化膜１８Ｂの除去はたとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。さらに、溝１３の形成はＳＦ６およびＯ２系のガスを使用したＲＩＥにより実施することができ、溝１３の深さは８μｍ程度とすることができる。
【００８２】
なお、上述の条件において第１のｎ型層１２Ｅはｎ型不純物として窒素を１×１０１５／ｃｍ３程度含んでいるのに対し、第２のｎ型層１２Ｆでは１×１０１７／ｃｍ３程度としている理由については後述する実施の形態３において説明する。
【００８３】
（実施の形態３）
次に、本発明の一実施の形態である実施の形態３の半導体装置であるショットキーダイオードの構成を説明する。実施の形態３におけるショットキーダイオードと、上述した実施の形態１および実施の形態２のショットキーダイオードとは基本的に同様の構成を有している。しかし、実施の形態３のショットキーダイオードはｎ型層において、第１の面側におけるｎ型不純物の濃度が相対的に低く、第２の面側におけるｎ型不純物の濃度が相対的に高くなっている点で、実施の形態１および実施の形態２のショットキーダイオードとは異なっている。具体的には、図１および図１１を参照して、実施の形態３のショットキーダイオードはｎ型層において、ｎ型不純物の濃度が第１の面１２Ａ側から第２の面１２Ｂ側に向けて徐々に高くなっている。
【００８４】
次に、図１および図１１を参照して、実施の形態３におけるショットキーダイオード１０の動作について説明する。実施の形態３のショットキーダイオード１０は基本的には実施の形態１および実施の形態２のショットキーダイオード１０と同様に動作する。しかし、以下の点において相違点を有している。すなわち、ショットキーダイオード１０のｎ型層１２において逆電圧が印加された場合に、漏れ電流に対する影響の大きい第１の面１２Ａ側においてはｎ型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい第２の面１２Ｂ側に向けてｎ型不純物の濃度が高くなっているため、順電圧が印加された場合の抵抗を低減することができる。
【００８５】
なお、ｎ型不純物の濃度勾配はたとえば第１の面から第２の面に向けて直線的に増加していてもよいが、曲線状、階段状に増加していても、同様の効果が得られる。
【００８６】
また、実施の形態３の変形例のショットキーダイオードでは、ｎ型層１２において、ｎ型不純物の濃度が徐々に変化するのではなく、金属膜１５の基板１１側の端部と第１の面１２Ａとの間の領域に、第２の面１２Ｂ側の表面層におけるｎ型不純物の濃度よりも相対的に低いｎ型不純物の濃度を有する領域が形成されている。
【００８７】
実施の形態３の変形例によれば、上述のｎ型不純物の濃度が徐々に変化する実施の形態３の場合と同様に、漏れ電流に対する影響の大きい金属膜１５の基板１１側の端部と第１の面１２Ａとの間の領域においてはｎ型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい他の部分においてはｎ型不純物の濃度が相対的に高くなっているため、順電圧が印加された場合の抵抗を低減することができる。
【００８８】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態３のショットキーダイオードの製造方法について説明する。
【００８９】
実施の形態３のショットキーダイオードの製造方法は、基本的には実施の形態１および実施の形態２のショットキーダイオードの製造方法と同様である。しかし、実施の形態１および実施の形態２におけるｎ型層を形成する工程において、実施の形態３ではｎ型層のｎ型不純物の濃度を変化させる必要がある点で実施の形態１および実施の形態２とは異なっている。具体的には、基本的な構造が図１に示したショットキーダイオードと同様である実施の形態３のショットキーダイオードの製造方法については、図４および図５を参照して、ｎ型不純物の濃度が第１の面１２Ａ側から第２の面１２Ｂ側に向けて徐々に高くなるようにｎ型層形成工程を実施することができる。より具体的には、たとえば、ｎ型層１２を気相エピタキシャル成長により形成する場合にｎ型不純物として添加される窒素の量を徐々に増加させ、ｎ型層１２におけるｎ型不純物濃度を第１の面１２Ａ側においては５×１０１６／ｃｍ３、第２の面１２Ｂ側においては５×１０１７／ｃｍ３となるように、ｎ型層形成工程を実施することができる。これにより、実施の形態３のショットキーダイオードを製造することができる。
【００９０】
また、図４および図５を参照して、ｎ型層形成工程おいて形成されるｎ型層１２において、金属膜１５の基板１１側の端部と第１の面１２Ａとの間の領域には、第２の面１２Ｂ側の表面層におけるｎ型不純物の濃度よりも相対的に低い不純物の濃度を有する領域が形成されるようにｎ型層形成工程を実施することができる。具体的には、たとえば、ｎ型層１２を気相エピタキシャル成長により形成する場合に、ｎ型不純物として添加される窒素の量を、金属膜１５の基板１１側の端部と第１の面１２Ａとの間の領域を成長させる過程の一部または全部においてｎ型層１２におけるｎ型不純物の濃度が１×１０１５／ｃｍ３、その他の成長過程においては１×１０１７／ｃｍ３となるように、ｎ型層形成工程を実施することができる。これにより、実施の形態３の変形例のショットキーダイオードを製造することができる。
【００９１】
また、基本的な構造が図１１に示したショットキーダイオードと同様である実施の形態３のショットキーダイオードの製造方法については、図１２〜図１６を参照して、第１のｎ型層形成工程においてはｎ型不純物の濃度が小さくなるように第１のｎ型層１２Ｅを形成し、第２のｎ型層形成工程においてはｎ型不純物の濃度が上記第１のｎ型層１２Ｅにおけるｎ型不純物の濃度より相対的に大きくなるように第２のｎ型層１２Ｆを形成してもよい。具体的には、実施の形態２において述べたように、気相エピタキシャル成長により第１のｎ型層１２Ｅおよび第２のｎ型層１２Ｆを形成する場合、第１のｎ型層１２Ｅにおけるｎ型不純物としての窒素の濃度は１×１０１５／ｃｍ３程度、第２のｎ型層１２Ｆでは１×１０１７／ｃｍ３程度となるように、ｎ型不純物として添加される窒素の量を変化させることができる。これにより、実施の形態３の変形例のショットキーダイオードを製造することができる。
【００９２】
（実施の形態４）
図１８は本発明の一実施の形態である実施の形態４の半導体装置である酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の構成を示す概略断面図である。また、図１９は、ＭＯＳＦＥＴが配列されることにより形成される１チップのＭＯＳＦＥＴ素子の構成を示す概略平面図である。図１８および図１９を参照して、本発明の実施の形態４の半導体装置であるＭＯＳＦＥＴの構成を説明する。
【００９３】
図１８を参照して、本発明の実施の形態４の半導体装置であるＭＯＳＦＥＴ３０は、ワイドバンドギャップ半導体からなる基板３１と、基板３１上に形成されたｎ型層３２とを備えている。ｎ型層３２は基板３１側の表面である第１の面３２Ａとは反対側の表面である第２の面３２Ｂから第１の面３２Ａに向けて延びるように形成された溝３３を有している。溝３３の内部において、溝３３の底部である底壁３３Ａに接触する位置には絶縁体としての酸化物層３４が配置されている。さらに、ｎ型層３２の第２の面３２Ｂ付近の溝３３の側壁３３Ｂに面する位置には、高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むｐ型領域３６が形成されている。また、第２の面３２Ｂ付近におけるｐ型領域３６に隣接するとともに、ｐ型領域３６から見て溝３３が位置する側と反対側には、高濃度のｎ型不純物を含むｎ型領域３７が形成されている。さらに、ｐ型領域３６およびｎ型領域３７の底部に接するとともに、溝３３から離れる方向においてｎ型領域３７よりも溝３３から離れた領域にまで延在するように（つまりｎ型領域３７およびｐ型領域３６を取り囲むように）、低濃度のｐ型不純物を含むｐ型ウェル３５が形成されている。ｐ型ウェル３５において、ｎ型領域３７より溝３３から離れた位置に存在する部分の上部表面は、ｎ型層３２の第２の面３２Ｂと同一平面上に位置する。つまり、溝３３から見てｎ型領域３７より離れた位置においては、ｐ型ウェル３５がｎ型層３２の第２の面３２Ｂと同一平面に露出している。
【００９４】
上記ｐ型ウェル３５がｎ型層３２の第２の面３２Ｂに露出している部分上から、溝３３から離れる方向に向かって延在するように、ゲート酸化膜３９を介してゲート電極３８が形成されている。ゲート電極３８はその側壁および上部表面もゲート酸化膜３９により覆われている。ゲート酸化膜３９の側壁の位置は、ｎ型領域３７の溝３３から遠い側の端部の位置とほぼ等しい。
【００９５】
また、溝３３の内部において、酸化物層３４の上部表面と接触するとともに溝３３の内部を充填し、さらにｎ型層３２の上部表面である第２の面３２Ｂ上にまで延在するようにソース電極４１が形成されている。ソース電極４１は、ｐ型領域３６およびｎ型領域３７の上部表面、さらにゲート酸化膜３９の側壁および上部表面に接触するように形成されている。さらに、基板３１には基板３１に接触するように図示しないドレイン電極が配置されている。
【００９６】
また、図１８のＭＯＳＦＥＴ３０は１チップのＭＯＳＦＥＴ素子における繰り返し構造の１単位分であって、たとえば図１９に示すようにＭＯＳＦＥＴ素子３はＭＯＳＦＥＴ３０の溝３３が格子状に配列されたものとすることができる。溝３３に囲まれた領域の平面形状はたとえば多角形形状とすることができる。また、ＭＯＳＦＥＴ素子３は図１９に基づいて説明した上述の配列に代えて、たとえば図１９に示す格子に囲まれた領域が溝３３となるようにＭＯＳＦＥＴ３０が配列されたものとしてもよい。
【００９７】
次に、実施の形態４におけるＭＯＳＦＥＴ３０の動作について説明する。図１８を参照して、ゲート電極３８の電圧が０Ｖの状態すなわちオフ状態では、ゲート酸化膜３９の直下に位置するｐ型ウェル３５とｎ型層３２との間が逆バイアスとなり、非導通状態となる。このとき、ｎ型層３２においてソース電極４１と接触している部分の周辺には空乏層が広がっており、ソース電極４１と基板３１に接触するように配置された図示しないドレイン電極との間は電気的に短絡しない（ＳＳＢ構造）。そのため、ｎ型層３２のｎ型不純物の濃度を高く、ｎ型層３２の厚みを薄くすることができる。
【００９８】
一方、ゲート電極３８に正の電圧を印加していくと、ｐ型ウェル３５のゲート酸化膜３９と接触する付近において反転層が形成される。その結果、ｎ型領域３７とｎ型層３２とが電気的に接続され、電子の流れ４７Ａに沿って電子が移動することにより電流が流れる。このとき、前述のようにＳＳＢ構造を有するＭＯＳＦＥＴ３０は、ｎ型層３２のｎ型不純物の濃度を高く、ｎ型層３２の厚みを薄くすることができるため、ｎ型層３２の抵抗を小さくすることができる。その結果、ＭＯＳＦＥＴ３０は低損失となっている。
【００９９】
なお、上記ｎ型層３２において、前述の実施の形態２のショットキーダイオードと同様に、酸化物層３４に隣接する位置にｐ型領域をさらに備えてもよい。これにより、酸化物層３４とｎ型層３２との界面付近における電界の集中を緩和することができる。その結果、実施の形態４のＭＯＳＦＥＴ３０の耐圧に関する信頼性を一層向上させることができる。
【０１００】
また、前述の実施の形態３のショットキーダイオードと同様に、上記ｎ型層３２において、ｎ型不純物の濃度が第１の面３２Ａ側から第２の面３２Ｂ側に向けて徐々に高くなるようにしてもよいし、ソース電極４１の基板３１側の端部と第１の面３２Ａとの間の領域に、第２の面３２Ｂ側の表面層におけるｎ型不純物の濃度よりも相対的に低いｎ型不純物の濃度を有する領域が形成されてもよい。これにより、漏れ電流に対する影響の大きい領域においてはｎ型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい領域においてはｎ型不純物の濃度が高くなっているため、ｎ型層３２の抵抗を低減することができる。
【０１０１】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態４のＭＯＳＦＥＴの製造方法について図に基づいて説明する。図２０は、実施の形態４のＭＯＳＦＥＴの製造工程の概略を示す図である。また、図２１〜図２８は実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。図２０〜図２８を参照して、実施の形態４のＭＯＳＦＥＴの製造方法について説明する。
【０１０２】
図２０に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にｎ型層を形成するｎ型層形成工程が実施される。具体的には、図２１に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板３１の上にｎ型層３２（たとえばｎ型不純物を含む炭化珪素層）が形成される。このｎ型層形成工程は、たとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。
【０１０３】
次に、図２０に示すように、ｎ型層形成工程で形成されたｎ型層にｐ型ウェルを形成するｐ型ウェル形成工程が実施される。具体的には、図２１に示すように、たとえばｎ型層３２の基板３１側の面とは反対側の表面が熱酸化されることにより熱酸化膜４２Ａが形成される。さらにＣＶＤにより熱酸化膜４２Ａ上に酸化膜４３Ａが形成される。そして、たとえば酸化膜４３Ａの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてＲＩＥにより酸化膜４３Ａおよび熱酸化膜４２Ａが部分的に除去されることにより、ｎ型層３２上に開口パターンを有する熱酸化膜４２Ａおよび酸化膜４３Ａからなるマスク層が形成される。その後、上記レジスト膜をエッチングなどにより除去する。そして、このマスク層をマスクとして用いてｎ型層３２へイオン注入を行なうことにより、ｎ型層３２にｐ型ウェル３５が形成される。
【０１０４】
次に、図２０に示すように、ｐ型ウェル形成工程で形成されたｐ型ウェルに高濃度のｐ型不純物を含むｐ型領域を形成するｐ型領域形成工程が実施される。具体的には、図２２に示すように、たとえば酸化膜４３Ａおよび熱酸化膜４２Ａがすべて除去された後、ＣＶＤにより酸化膜４３Ｂが形成される。そして、たとえば酸化膜４３Ｂの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより酸化膜４３Ｂが部分的に除去されることにより、ｐ型ウェル３５上に開口パターンを有する酸化膜４３Ｂからなるマスク層が形成される。その後、上記レジスト膜を除去する。このマスク層をマスクとして用いてイオン注入を行なうことにより、ｐ型ウェル３５にｐ型領域３６が形成される。
【０１０５】
次に、図２０に示すように、ｐ型領域形成工程でｐ型領域が形成されたｐ型ウェルに高濃度のｎ型不純物を含むｎ型領域を形成するｎ型領域形成工程が実施される。具体的には、図２３に示すように、たとえば酸化膜４３Ｂがすべて除去された後、ＣＶＤにより酸化膜４３Ｃが形成される。そして、たとえば酸化膜４３Ｃの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより酸化膜４３Ｃが部分的に除去されることにより、ｐ型ウェル３５およびｐ型領域３６上に開口パターンを有する酸化膜４３Ｃからなるマスク層が形成される。この酸化膜４３Ｃに形成された開口パターンは、ｐ型領域３６の端部を露出させる位置に形成されている。このマスク層をマスクとして用いてイオン注入を行なうことにより、ｎ型領域３７が形成される。
【０１０６】
次に、図２０に示すように、ｎ型層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて延びる溝をエッチングにより形成する溝形成工程が実施される。具体的には、図２４に示すように、たとえば酸化膜４３Ｃがすべて除去された後、活性化アニールが実施される。その後、ＣＶＤにより酸化膜４３Ｄが形成される。そして、たとえば酸化膜４３Ｄの上にフォトリソグラフィーにより所望の溝の形状に応じた開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより開口に応じて酸化膜４３Ｄが部分的に除去される。この結果、開口パターンを有する酸化膜４３Ｄが形成される。その後、上記レジスト膜をエッチングなどにより除去する。さらに、たとえば酸化膜４３Ｄをマスクとして用いてＲＩＥによりｎ型層３２を部分的に除去することにより、ｎ型層３２に溝３３が形成される。このとき、溝３３の側面において、ｐ型領域３６およびｐ型ウェル３５の表面が露出するように、溝３３の位置は決定されている。
【０１０７】
次に、図２０に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。具体的には、図２５に示すように、溝３３が形成されたｎ型層３２はたとえば熱酸化により溝３３の側壁３３Ｂが犠牲酸化される。その後、エッチングにより酸化膜４３Ｄおよび上記犠牲酸化により形成された酸化膜を含むすべての酸化膜が除去される。その後、たとえば熱酸化により溝３３の内周面上からｐ型領域３６、ｎ型領域３７、ｐ型ウェル３５の表面およびｎ型層３２の第２の面３２Ｂ上にまで延在する熱酸化膜４２Ｂを形成する。そして、熱酸化膜４２Ｂ上に、溝３３の内部を充填するとともにｎ型層３２の第２の面３２Ｂ上にまで延在する酸化膜４３ＥをＣＶＤにより形成する。このようにして、熱酸化膜４２Ｂおよび酸化膜４３Ｅがそれぞれ形成されることにより酸化物層形成工程が完了する。さらに、たとえばＲＩＥにより熱酸化膜４２Ｂおよび酸化膜４３Ｅが減膜されて溝３３の底壁３３Ａ付近の熱酸化膜４２Ｂおよび酸化膜４３Ｅ以外の熱酸化膜４２Ｂおよび酸化膜４３Ｅが除去されることによりエッチング工程が完了する。この溝３３の底壁３３Ａ付近に残存した熱酸化膜４２Ｂおよび酸化膜４３Ｅが絶縁体としての酸化物層３４である。
【０１０８】
次に、図２０に示すように、ＭＯＳＦＥＴのゲートを形成するゲート形成工程が実施される。ゲート形成工程はゲート酸化膜形成工程およびゲート電極形成工程を含んでいる。具体的には、図２６に示すように、たとえば熱酸化によりｎ型層３２の第２の面３２Ｂ、ｐ型領域３６、ｎ型領域３７、ｐ型ウェル３５の表面、および溝１３の内周面においてｎ型層１２が露出した面に対して犠牲酸化が実施される。その後、犠牲酸化により形成された熱酸化膜がエッチングにより除去される。その後、たとえば熱酸化により溝３３において酸化物層３４が形成されていない内周面上から、ｐ型領域３６、ｎ型領域３７、ｐ型ウェル３５の表面、およびｎ型層３２の第２の面３２Ｂ上にまで延在するように熱酸化膜３９Ａが形成される。さらに、熱酸化膜３９Ａ上にたとえばＣＶＤによりポリシリコン膜３８が形成される。そして、たとえばポリシリコン膜３８上にフォトリソグラフィーにより所望のゲート電極の形状以外の部分に開口を有するレジスト膜４４Ａが形成される。当該レジスト膜４４Ａをマスクとして用いてＲＩＥによりポリシリコン膜３８が部分的に除去されることにより、図２６に示すようにゲート電極３８が形成される（ゲート電極形成工程）。さらに、図２７に示すように、たとえばレジスト膜４４Ａが除去された後、ゲート電極３８が形成されたｎ型層３２の第２の面３２Ｂを覆うように、ＣＶＤにより酸化膜３９Ｂが形成される。そして、たとえば酸化膜３９Ｂ上にフォトリソグラフィーにより所望のゲート酸化膜の形状以外の部分に開口を有するレジスト膜４４Ｂが形成される。このレジスト膜４４Ｂをマスクとして用いてＲＩＥにより酸化膜３９Ｂが部分的に除去される。この結果、ゲート電極３８を覆うように酸化膜３９Ｂが残存する。このゲート電極３８を取り囲むように残存した熱酸化膜３９Ａおよび酸化膜３９Ｂがゲート酸化膜３９である（ゲート酸化膜形成工程）。
【０１０９】
次に、図２０に示すように、絶縁体としての酸化物層が形成された溝の側壁に接触するように、ｎ型層とショットキー接触可能な金属膜を形成する金属膜形成工程を含むソース電極形成工程が実施される。ソース電極形成工程は金属膜形成工程、ボンディング電極形成工程の順に実施される。具体的には、図２８に示すように、たとえばレジスト膜４４Ｂを除去した後、溝３３の底部に位置する酸化物層３４上から溝３３の側壁３３Ｂ、ｎ型層３２の第２の面３２Ｂ側におけるｐ型領域３６、ｎ型領域３７の表面、ゲート酸化膜３９の側面および上部表面上に延在するように、ｎ型層３２とショットキー接触可能なＮｉなどの金属を蒸着することにより金属膜４５を形成する金属膜形成工程が実施される。金属膜４５は、ｎ型層３２とショットキー接続し、ｐ型領域３６およびｎ型領域３７とは電気的に接続する。金属膜４５の厚みは溝３３の幅より十分小さいので、金属膜４５によっては溝３３は充填されていない。その後、ボンディングが容易なＡｌなどの金属を金属膜４５上に蒸着することにより、ボンディング電極４６を形成するボンディング電極形成工程が実施される。なお、ボンディング電極４６は金属膜４５の厚みより厚く形成されており、溝３３を充填するように形成されている。この金属膜４５およびボンディング電極４６がソース電極４１となる。なお、金属膜４５の厚みを厚くして溝３３を充填する（つまり、ソース電極４１を金属膜４５のみで構成する）ようにしてもよいし、ボンディング電極４６を２層以上の多層膜構造としてもよい。
【０１１０】
以上の製造方法により、実施の形態４のＭＯＳＦＥＴ３０を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態４のＭＯＳＦＥＴ３０を容易に製造することができる。
【０１１１】
なお、実施の形態４はたとえば以下の条件により実施することができる。図１８を参照して、基板３１としては４Ｈ−ＳｉＣ（六方晶）を材料とし、（０００１）面が主面となるように使用することができる。このとき、ｎ型不純物として窒素を１×１０１９／ｃｍ３程度含むことにより、ｎ＋基板として使用することができる。また、厚みは０．４ｍｍ程度とすることができる。また、ｎドリフト層としてのｎ型層３２の第１の面３２Ａから第２の面３２Ｂまでの距離は１１μｍ程度、溝３３が形成された部分のｎ型層３２の幅（溝３３の側壁３３Ｂから隣り合う溝３３の側壁３３Ｂまでの距離：ドリフト層幅）は３．２μｍ程度、溝３３の幅（溝３３における両側壁３３Ｂ、３３Ｂの間の距離）は２μｍ程度とすることができる。さらに、酸化物層３４と基板３１との距離は１μｍ程度、酸化物層３４の厚みは１μｍ以上２μｍ以下程度とすることができる。また、ｐ型ウェル３５の厚みは１μｍ程度とすることができる。
【０１１２】
また、製造方法においては、図２１を参照して、ｎ型層３２はたとえば原料ガスとしてＳｉＨ４およびＣ３Ｈ８を使用したＳｉＣの気相ホモエピタキシャル成長により形成することができる。また、ｎ型層３２はｎ型不純物として窒素を５×１０１６／ｃｍ３程度含んでおり、厚みは１１μｍ程度とすることができる。さらに、熱酸化膜４２Ａは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜４３ＡはＣＶＤにより１．５μｍ程度の厚みになるように形成することができる。さらに、イオン注入はたとえば基板３１の加熱温度を５００℃程度とした高温イオン注入により、Ａｌ、ホウ素（Ｂ）などを深さ１μｍ程度、濃度１×１０１６／ｃｍ３程度注入することができる。
【０１１３】
また、図２１および図２２を参照して、熱酸化膜４２Ａ、酸化膜４３Ａおよび酸化膜４３Ｂの除去はたとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。図２２を参照して、酸化膜４３ＢはたとえばＣＶＤにより１μｍ程度の厚みになるように形成することができる。また、イオン注入はたとえば５００℃程度の高温イオン注入により、Ａｌ、Ｂなどを深さ０．３μｍ程度、濃度１×１０１９／ｃｍ３程度注入することができる。
【０１１４】
また、図２３を参照して、酸化膜４３ＣはたとえばＣＶＤにより１μｍ程度の厚みになるように形成することができる。さらに、イオン注入はたとえば基板３１の加熱温度が５００℃程度の高温イオン注入により、窒素（Ｎ）、リン（Ｐ）などを深さ０．３μｍ程度、濃度１×１０１９／ｃｍ３程度注入することができる。
【０１１５】
また、図２４を参照して、活性化アニールは加熱温度が１７００℃程度で加熱時間が２０分程度の条件で実施することができる。さらに、酸化膜４３ＤはたとえばＣＶＤにより３μｍ程度の厚みになるように形成することができる。また、酸化膜４３Ｄの部分的な除去（パターン形成）は、たとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。さらに、溝３３の形成はＳＦ６およびＯ２系のガスを使用したＲＩＥにより実施することができ、溝３３の深さは１０μｍ程度とすることができる。
【０１１６】
また、図２５を参照して、犠牲酸化による熱酸化膜および熱酸化膜４２Ｂは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。さらに、酸化膜４３ＥはたとえばＣＶＤにより３μｍ程度の厚みになるように形成することができる。また、熱酸化膜４２Ｂおよび酸化膜４３Ｅの減膜は、ＣＦ４系ガスを使用したＲＩＥにより１０μｍ程度減膜することにより実施することができる。
【０１１７】
また、図２６を参照して、犠牲酸化による熱酸化膜および熱酸化膜３９Ａは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。さらに、たとえばゲート電極３８を形成するためのポリシリコン膜は、低圧化学蒸着（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ；ＬＰＣＶＤ）により０．３μｍ程度の厚みになるように形成することができる。また、たとえばゲート電極３８を形成するためのポリシリコン膜の除去は、ＣＦ４系ガスを使用したＲＩＥにより実施することができる。
【０１１８】
また、図２７を参照して、酸化膜３９ＢはたとえばＣＶＤにより０．４μｍ程度の厚みになるように形成することができる。さらに、図２８を参照して、金属膜４５は、Ｎｉ、Ｐｔなどの金属を０．１μｍ程度の厚さになるように蒸着することにより形成することができる。また、ボンディング電極４６はＡｌなどの金属を２〜５μｍ程度の厚さになるように蒸着することにより形成することができる。
【０１１９】
図２９は本発明の実施の形態４の半導体装置であるＭＯＳＦＥＴにおける変形例の構成を示す概略断面図である。図２９を参照して、本発明の実施の形態４の半導体装置であるＭＯＳＦＥＴにおける変形例の構成を説明する。
【０１２０】
図２９を参照して、実施の形態４の変形例のＭＯＳＦＥＴ３０と、上述した実施の形態４の図１８に示されたＭＯＳＦＥＴ３０とは基本的に同様の構成を有している。しかし、実施の形態４のＭＯＳＦＥＴ３０はプレナー構造であるのに対し、変形例のＭＯＳＦＥＴ３０はトレンチ構造を有している点で異なっている。具体的には、ゲート電極およびこれに隣接する構造が異なっている。すなわち、変形例においては、ｐ型領域３６およびｎ型領域３７の底部に接するように（つまりｎ型領域３７およびｐ型領域３６の底部において溝３３に接する位置からｎ型領域３７まで延在するように）、低濃度のｐ型不純物を含むｐ型ウェル３５が形成されている。そしてｎ型層３２の第２の面３２Ｂ付近においてｐ型ウェル３５およびｎ型領域３７と対向するように、ゲート酸化膜３９を介してゲート電極３８が形成されている。すなわち、ｎ型層３２の厚み方向（第２の面３２Ｂから第１の面３２Ａに向かう方向）において、ゲート電極３８の下部表面の位置は、ｐ型ウェル３５の下部表面の位置とほぼ同じ位置に配置されている。また、ｎ型層３２の厚み方向において、ゲート電極３８の上部表面の位置はｎ型領域３７の上部表面の位置とほぼ同じ位置に配置されている。また、異なる観点から言えば、ｎ型層３２の厚み方向において、ゲート電極３８の下部表面の位置はｎ型領域３７の上部表面の位置より第１の面３２Ａ側に位置している。より好ましくは、ｎ型層３２の厚み方向において、ゲート電極３８の下部表面の位置はｐ型ウェル３５の下部表面の位置と同じか当該下部表面の位置より第１の面３２Ａ側に位置する。また、ゲート電極３８はその上部表面および下部表面もゲート酸化膜３９により覆われている。
【０１２１】
また、溝３３の内部において、酸化物層３４の上部表面と接触するとともに溝３３の内部を充填し、さらにｎ型層３２の上部表面である第２の面３２Ｂ上にまで延在するようにソース電極４１が形成されている。ソース電極４１は、ｐ型領域３６およびｎ型領域３７の上部表面、さらにゲート酸化膜３９の側壁および上部表面に接触するように形成されている。なお、ソース電極４１は、図２８において説明したように金属膜４５およびボンディング電極４６からなる多層膜構造としても良いし、金属膜４５のみで構成してもよい。
【０１２２】
次に、図２９を参照して、実施の形態４の変形例におけるＭＯＳＦＥＴ３０の動作について説明する。実施の形態４の変形例のＭＯＳＦＥＴ３０は基本的には実施の形態４のＭＯＳＦＥＴ３０と同様に動作する。しかし、ゲート電極に正の電圧が印加された場合に反転層が形成される部位において相違している。すなわち、実施の形態４の変形例におけるＭＯＳＦＥＴ３０のゲート電極３８に正の電圧を印加していくと、ｐ型ウェル３５のゲート酸化膜３９と接触する付近において反転層が形成される。その結果、ｎ型領域３７とｎ型層３２とが電気的に接続され、電子の流れ４７Ｂに沿って電子が移動することにより電流が流れる。このとき、前述のようにＳＳＢ構造を有するＭＯＳＦＥＴ３０は、ｎ型層３２のｎ型不純物の濃度を高く、ｎ型層３２の厚みを薄くすることができるため、ｎ型層３２の抵抗を小さくすることができる。その結果、ＭＯＳＦＥＴ３０は低損失となっている。
【０１２３】
次に、実施の形態４の変形例におけるＭＯＳＦＥＴの製造方法について説明する。図２９に示すように、実施の形態４の変形例におけるＭＯＳＦＥＴ３０は一般的なトレンチ構造を有するＭＯＳＦＥＴのドリフト層にＳＳＢ構造を適用した構成となっている。従って、上述した実施の形態４のＭＯＳＦＥＴの製造方法におけるＳＳＢ構造の作製方法と、一般的なトレンチ構造を有するＭＯＳＦＥＴの製造方法とを組み合わせることにより、製造することができる。
【０１２４】
（実施の形態５）
図３０は本発明の実施の形態５の半導体装置としての接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）の構成を示す概略断面図である。図３０を参照して、本発明の実施の形態５の半導体装置としてのＪＦＥＴの構成を説明する。
【０１２５】
図３０を参照して、実施の形態５におけるＪＦＥＴ５０と、上述した実施の形態４における図１８のＭＯＳＦＥＴ３０とはいずれも同様のＳＳＢ構造を有する電界効果型トランジスタである。従って、図３０における基板５１、下部ｎ型層５２および上部ｎ型層６２、溝５３、絶縁体としての酸化物層５４は、図１８の基板３１、ｎ型層３２、溝３３、絶縁体としての酸化物層３４と基本的に共通の構成を有している。また、図３０のＪＦＥＴ５０は図１８のＭＯＳＦＥＴ３０と同様に１チップのＪＦＥＴ素子における繰り返し構造の１単位分であって、図１９に基づいて説明したＭＯＳＦＥＴ素子３と同様のＪＦＥＴ素子を構成することができる。
【０１２６】
しかし、実施の形態５のＪＦＥＴは以下の点において実施の形態４のＭＯＳＦＥＴとはとは異なっている。すなわち、基板５１上に形成された下部ｎ型層５２および下部ｎ型層５２の上に形成された上部ｎ型層６２を含むｎ型層において、下部ｎ型層５２の基板５１とは反対側の表面である境界面５２Ｂ付近における溝５３の側壁５３Ｂに面する位置には、高濃度のｐ型不純物を含むｐ型領域５６が形成されている。また、境界面５２Ｂ付近における溝５３の側壁５３Ｂに面する位置には、ｐ型領域５６の底壁および溝５３の側壁５３Ｂを構成する側壁とは反対側の側壁を囲むように低濃度のｐ型不純物を含む埋め込みｐ型層５５が形成されている。すなわち、埋め込みｐ型層５５は溝の側壁５３Ｂ、上部ｎ型層６２の底面、ｐ型領域５６の底面および溝５３の側壁５３Ｂとは反対側の側壁に接触して配置されている。
【０１２７】
また、上部ｎ型層６２の基板５１とは反対側の表面である第２の面６２Ｂ付近における溝５３の側壁５３Ｂに面する位置には、高濃度のｎ型不純物を含むｎ型領域５７が形成されている。さらに、第２の面６２Ｂ付近の埋め込みｐ型層５５と対向する位置からｎ型領域５７とは反対側（溝５３から遠ざかる方向）に延在するように、ゲート電極５８が形成されている。ゲート電極５８は中濃度のｐ型不純物を含む半導体層である。また、上部ｎ型層６２の上には第２の面６２Ｂに接触して、かつゲート電極５８と対向する位置からｎ型領域５７の方向に延在するように電極間酸化膜５９が形成されている。電極間酸化膜５９の溝５３側の端面は、ｎ型領域５７とゲート電極５８との間の領域に位置している。つまり、電極間酸化膜５９によりゲート電極５８の上部表面は完全に覆われている。
【０１２８】
また、溝５３の内部において、酸化物層５４の上部表面と接触するとともに溝５３の内部を充填し、さらに上部ｎ型層６２の上部表面である第２の面６２Ｂおよび電極間酸化膜５９上にまで延在するようにソース電極６１が形成されている。すなわち、ソース電極６１は、ｎ型領域５７の上部表面、電極間酸化膜５９の側壁および上部表面に接触するように形成されている。
【０１２９】
次に、実施の形態５におけるＪＦＥＴ５０の動作について説明する。ＪＦＥＴの動作の型にはノーマリーオフ型とノーマリーオン型があり、ゲート電極５８と埋め込みｐ型領域５５とに挟まれたｎ型層５８（チャネル領域）の不純物濃度と厚みによって変わる。ここでは、ＪＦＥＴとして一般的であるノーマリーオン型について説明を行なう。図３０を参照して、ゲート電極５８の電圧が０Ｖ（ソース電極６１と同電位）の状態では、上部ｎ型層において、ゲート電極５８と埋め込みｐ型層５５とで挟まれた領域（チャネル領域）は完全には空乏化されておらず、ソース電極６１と下部ｎ型層５２とは電気的に接続された状態となっている。そのため、電子の流れ６８Ａに沿って電子が移動することにより電流が流れる。
【０１３０】
一方、ソース電極６１に対してゲート電極５８を負の電圧に印加していくと、上述のチャネル領域の空乏化が進行し、ソース電極６１と下部ｎ型層５２とは電気的に遮断された状態となる。そのため、電子の流れ６８Ａに沿って電子が移動することができず、電流は流れない。
【０１３１】
ここで、下部ｎ型層５２においてソース電極６１と接触している部分の周辺には空乏層が広がっており、ソース電極６１と基板５１に接触するように配置された図示しないドレイン電極との間は電気的に接続されない（ＳＳＢ構造）。そのため、下部ｎ型層５２のｎ型不純物の濃度を高く、下部ｎ型層５２の厚みを薄くすることができる。その結果、下部ｎ型層５２の抵抗を小さくすることができるため、ＪＦＥＴ５０は低損失となっている。
【０１３２】
なお、下部ｎ型層５２において、前述の実施の形態２のショットキーダイオードと同様に、酸化物層５４に隣接する位置にｐ型領域をさらに備えてもよい。これにより、酸化物層５４と下部ｎ型層５２との界面付近における電界の集中を緩和することができる。その結果、実施の形態５のＪＦＥＴ５０の耐圧に関する信頼性を一層向上させることができる。
【０１３３】
また、前述の実施の形態３のショットキーダイオードと同様に、下部ｎ型層５２において、ｎ型不純物の濃度が第１の面５２Ａ側から境界面５２Ｂ側に向けて徐々に高くなるようにしてもよいし、ソース電極６１の基板５１側の端部と第１の面５２Ａとの間の領域に、境界面５２Ｂ側の表面層（境界面５２Ｂから２μｍ程度の範囲）におけるｎ型不純物の濃度よりも相対的に低いｎ型不純物の濃度を有する領域が形成されてもよい。これにより、漏れ電流に対する影響の大きい領域においてはｎ型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい領域においてはｎ型不純物の濃度が高くなっているため、下部ｎ型層５２の抵抗を低減することができる。
【０１３４】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態５のＪＦＥＴの製造方法について図に基づいて説明する。図３１は、実施の形態５のＪＦＥＴの製造工程の概略を示す図である。また、図３２〜図３９は実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。図３１〜図３９を参照して、実施の形態５のＪＦＥＴの製造方法について説明する。
【０１３５】
図３１に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上に下部ｎ型層を形成する下部ｎ型層形成工程が実施される。具体的には、実施の形態４のｎ型層形成工程と同様に、図３２に示すように、基板準備工程において準備されたワイドバンドギャップ半導体からなる基板５１の上に下部ｎ型層５２が形成される。
【０１３６】
次に、図３１に示すように、下部ｎ型層形成工程で形成された下部ｎ型層に埋め込みｐ型層を形成する埋め込みｐ型層形成工程が実施される。具体的には、実施の形態４のｐ型ウェル形成工程と同様に、図３２に示すように、たとえば下部ｎ型層５２の基板５１とは反対側の表面に熱酸化膜６３Ａおよび酸化膜６４Ａが形成される。そして、たとえばフォトリソグラフィーを用いて酸化膜６４Ａ上に所定のパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとしてＲＩＥにより熱酸化膜６３Ａおよび酸化膜６４Ａを部分的に除去することにより、下部ｎ型層５２上に図３２に示したような開口パターンを有する熱酸化膜６３Ａおよび酸化膜６４Ａからなるマスク層が形成される。このマスク層をマスクとして用いてイオン注入を行なうことにより、下部ｎ型層５２に埋め込みｐ型層５５が形成される。
【０１３７】
次に、図３１に示すように、埋め込みｐ型層形成工程で形成された埋め込みｐ型層に高濃度のｐ型不純物を含むｐ型領域を形成するｐ型領域形成工程が実施される。具体的には、実施の形態４のｐ型領域形成工程と同様に、図３３に示すように、たとえば酸化膜６４Ａおよび熱酸化膜６３Ａがすべて除去された後、ＣＶＤにより下部ｎ型層５２の基板５１に対向する面と反対側の面（上部表面）上に酸化膜６４Ｂが形成される。そして、たとえばフォトリソグラフィーを用いて酸化膜６４Ｂ上に所定のパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとしてＲＩＥにより熱酸化膜６４を部分的に除去することにより埋め込みｐ型層５５上に図３３に示したような開口パターンを有する酸化膜６４Ｂからなるマスク層が形成される。このマスク層をマスクとして用いてイオン注入を行なうことにより、埋め込みｐ型層５５にｐ型領域５６が形成される。
【０１３８】
次に、図３１に示すように、埋め込みｐ型層５５およびｐ型領域５６が形成された下部ｎ型層５２上に上部ｎ型層を形成する上部ｎ型層形成工程が実施される。具体的には、図３４に示すように、たとえば酸化膜６４Ｂがすべて除去された後、熱酸化により下部ｎ型層５２の上部表面が犠牲酸化される。その後、エッチングにより上記犠牲酸化により形成された酸化膜が除去される。そして、下部ｎ型層５２上に上部ｎ型層６２（たとえばｎ型不純物を含む炭化珪素層）がたとえば気相エピタキシャル成長により形成される。
【０１３９】
次に、図３１に示すように、上部ｎ型層６２に高濃度のｎ型不純物を含むｎ型領域５７（図３５参照）を形成するｎ型領域形成工程が実施される。具体的には、図３４に示すように、たとえば熱酸化およびＣＶＤにより上部ｎ型層６２上に熱酸化膜６３Ｂが、また当該熱酸化膜６３Ｂ上に酸化膜６４Ｃがそれぞれ形成される。そして、図３５に示すように、たとえば酸化膜６４Ｃの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより酸化膜６４Ｃおよび熱酸化膜６３Ｂが部分的に除去されることにより、上部ｎ型層６２上に、所定の開口パターンを有し、熱酸化膜６３Ｂおよび酸化膜６４Ｃからなるマスク層が形成される。このマスク層をマスクとして用いてイオン注入を行なうことにより、上部ｎ型層６２にｎ型領域５７が形成される。
【０１４０】
次に、図３１に示すように、上部ｎ型層にｐ型半導体からなるゲート電極を形成するゲート電極形成工程が実施される。具体的には、図３６に示すように、たとえば酸化膜６４Ｃおよび熱酸化膜６３Ｂがすべて除去された後、熱酸化およびＣＶＤにより上部ｎ型層６２上に熱酸化膜６３Ｃが形成され、当該熱酸化膜６３Ｃ上に酸化膜６４Ｄが形成される。そして、たとえば酸化膜６４Ｄの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより酸化膜６４Ｄおよび熱酸化膜６３Ｃが部分的に除去されることにより、上部ｎ型層６２上に熱酸化膜６３Ｃおよび酸化膜６４Ｄからなるマスク層が形成される。このマスク層はｎ型領域５７上を覆うように形成されている。このマスク層をマスクとして用いてイオン注入を行なうことにより、上部ｎ型層６２にｐ型不純物を含むゲート電極５８が形成される。
【０１４１】
次に、図３１に示すように、上部ｎ型層６２および下部ｎ型層５２に、基板５１側の表面とは反対側の表面である上部ｎ型層６２の第２の面６２Ｂから下部ｎ型層５２の第１の面５２Ａに向けて延びる溝５３をエッチングにより形成する溝形成工程が実施される。具体的には、図３７に示すように、実施の形態４の溝形成工程と同様に、たとえば酸化膜６４Ｄおよび熱酸化膜６３Ｃがすべて除去された後、活性化アニールが実施される。その後、ＣＶＤにより酸化膜６４Ｅが形成される。そして、たとえばフォトリソグラフィーを用いて酸化膜６４Ｅ上に所定のパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとしてＲＩＥにより酸化膜６４Ｅを部分的に除去することにより、酸化膜６４Ｅからなるマスク層が形成される。さらに、このマスク層をマスクとして用いてＲＩＥにより上部ｎ型層６２および下部ｎ型層５２からなるｎ型層に溝５３が形成される。
【０１４２】
次に、図３１に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。具体的には、図３８に示すように、エッチングにより酸化膜６４Ｅを含むすべての酸化膜が除去された後、たとえば熱酸化およびＣＶＤにより、溝５３の内周面上から上部ｎ型層６２において形成されたゲート電極５８上の領域にまで延在するように熱酸化膜６３Ｅが、さらに当該熱酸化膜６３Ｅ上に酸化膜６４Ｆがそれぞれ形成されることにより酸化物層形成工程が完了する。さらに、たとえばＲＩＥにより熱酸化膜６３Ｅおよび酸化膜６４Ｆが減膜されて溝５３の底壁５３Ａ付近の熱酸化膜６３Ｅおよび酸化膜６４Ｆ以外の熱酸化膜６３Ｅおよび酸化膜６４Ｆが除去されることによりエッチング工程が完了する。この溝５３の底壁５３Ａ付近に残存した熱酸化膜６３Ｅおよび酸化膜６４Ｆが絶縁体としての酸化物層５４である。
【０１４３】
次に、図３１に示すように、電極間酸化膜を形成する電極間酸化膜形成工程が実施される。具体的には、図３８に示すように、たとえば熱酸化およびＣＶＤにより上部ｎ型層６２の第２の面６２Ｂを覆うように熱酸化膜６３Ｆが、また熱酸化膜６３Ｆ上に酸化膜６４Ｇがそれぞれ形成される。そして、たとえば酸化膜６４Ｇの上にフォトリソグラフィーにより開口を有するレジスト膜６５が形成される。このレジスト膜６５をマスクとして用いてＲＩＥにより酸化膜６４Ｇおよび熱酸化膜６３Ｆを部分的に除去する。このとき残存した熱酸化膜６３Ｆおよび酸化膜６４Ｇが電極間酸化膜５９である。
【０１４４】
次に、図３１に示すように、実施の形態４と同様に、絶縁体としての酸化物層５４が形成された溝５３の側壁５３Ｂに接触するように、上部および下部ｎ型層６２、５２とショットキー接触可能な金属膜６６を形成する金属膜形成工程を含むソース電極形成工程が実施される。具体的には、図３８に示すように、たとえばレジスト膜６５を除去した後、図３９に示すようにｎ型層としての下部ｎ型層５２および上部ｎ型層６２とショットキー接触可能なＮｉなどの金属を蒸着することにより金属膜６６を形成する金属膜形成工程が実施される。図３９に示すようにｎ型層としての下部ｎ型層５２および上部ｎ型層６２と金属膜６６はショットキー接続し、また、ｐ型領域５６とｎ型領域５７と金属膜６６とは電気的に接続する。その後、ボンディングが容易なＡｌなどの金属を蒸着することにより、金属膜６６上にボンディング電極６７を形成するボンディング電極形成工程が実施される。この金属膜６６およびボンディング電極６７がソース電極６１となる。なお、ソース電極６１は金属膜６６のみで構成してもよいし、金属膜６６と１層または複数層からなるボンディング電極６７とから構成してもよい。
【０１４５】
以上の製造方法により、実施の形態５のＪＦＥＴ５０を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態５のＪＦＥＴ５０を容易に製造することができる。
【０１４６】
なお、実施の形態５はたとえば以下の条件により実施することができる。図３０を参照して、基板５１としては実施の形態４と同様のｎ＋基板を使用することができる。また、ｎ型層としての下部ｎ型層５２および上部ｎ型層６２も、基本的には実施の形態４のｎ型層と同様の構成とすることができる。ただし、第１の面５２Ａから境界面５２Ｂまでの距離は１１μｍ程度、境界面５２Ｂから第２の面６２Ｂまでの距離は１μｍ程度とすることができる。また、上部ｎ型層６２はｎ型不純物として窒素を２×１０１６／ｃｍ３程度含むことができる。さらに、酸化物層５４と基板５１との距離は１μｍ程度、酸化物層５４の厚みは１μｍ以上２μｍ以下程度とすることができる。また、埋め込みｐ型層５５の厚みは１μｍ程度とすることができる。
【０１４７】
また、製造方法においては、図３２を参照して、下部ｎ型層５２および埋め込みｐ型層５５は実施の形態４のｎ型層およびｐ型ウェルと同様に形成することができる。さらに、図３３を参照して、ｐ型領域５６は、実施の形態４のｐ型領域と同様に形成することができる。
【０１４８】
また、図３４を参照して、上部ｎ型層６２は下部ｎ型層５２と基本的には同様に形成することができるが、厚みは１μｍ程度、ｎ型不純物として窒素の濃度は２×１０１６／ｃｍ３程度とすることができる。
【０１４９】
また、図３５を参照して、ｎ型領域５７は実施の形態４のｎ型領域と基本的には同様に形成することができるが、厚みは０．５μｍ程度とすることができる。
【０１５０】
また、図３６を参照して、熱酸化膜６３Ｃは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜６４ＤはＣＶＤにより１μｍ程度の厚みになるように形成することができる。さらに、熱酸化膜６３Ｃおよび酸化膜６４Ｄの除去は、たとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。また、イオン注入はたとえば基板５１の加熱温度が５００℃程度の高温イオン注入により、Ａｌ、Ｂなどを深さ０．３μｍ程度、濃度１×１０１８／ｃｍ３程度注入することができる。
【０１５１】
また、図３７および図３８を参照して、溝５３および酸化物層５４の形成は、実施の形態４の溝および絶縁体の形成と同様に行なうことができる。さらに、図３８を参照して、電極間酸化膜５９の形成においては、熱酸化膜６３Ｆは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜６４ＧはＣＶＤにより0．４μｍ程度の厚みになるように形成することができる。さらに、熱酸化膜６３Ｆおよび酸化膜６４Ｇの除去はたとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。また、図３９を参照して、ソース電極６１は実施の形態４のソース電極と同様に形成することができる。
【０１５２】
なお、上記においては、ワイドバンドギャップ半導体からなる基板およびｎ型層を備えた半導体装置およびその製造方法について説明したが、本発明はこれに限定されるものではなく、Ｓｉなどの一般的な半導体からなる基板およびｎ型層を備えた半導体装置およびその製造方法にも適用することができる。
【０１５３】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１５４】
本発明の半導体装置およびその製造方法は、半導体からなる基板を備えた半導体装置およびその製造方法に特に有利に適用され得る。
【符号の説明】
【０１５５】
１ ショットキーダイオード素子、３ ＭＯＳＦＥＴ素子、１０ ショットキーダイオード、１１、３１、５１ 基板、１２、３２ ｎ型層、１２Ａ、３２Ａ、５２Ａ 第１の面、１２Ｂ、３２Ｂ、６２Ｂ 第２の面、１２Ｅ 第１のｎ型層、１２Ｆ 第２のｎ型層、１３、３３、５３ 溝、１３Ａ、３３Ａ、５３Ａ 底壁、１３Ｂ、３３Ｂ、５３Ｂ 側壁、１４、３４、５４ 酸化物層、１５ 金属膜、１６ アノード電極、１７Ａ〜１７Ｃ、３９Ａ、４２Ａ、４２Ｂ、６３Ａ〜６３Ｆ 熱酸化膜、１８Ａ、１８Ｂ、３９Ｂ、４３Ａ〜４３Ｅ、６４Ａ〜６４Ｇ 酸化膜、１９、３６、５６ ｐ型領域、２１、４４Ａ、４４Ｂ、６５ レジスト膜、２２ ショットキー金属膜、２３、４６、６７ ボンディング電極、３０ ＭＯＳＦＥＴ、３５ ｐ型ウェル、３７、５７ ｎ型領域、３８ ポリシリコン膜（ゲート電極）、３９ ゲート酸化膜、４１、６１ ソース電極、４５、６６ 金属膜、４７Ａ、４７Ｂ、６８Ａ 電子の流れ、５２ 下部ｎ型層、５２Ｂ 境界面、５５ 埋め込みｐ型層、５８ ゲート電極、５９ 電極間酸化膜、６２ 上部ｎ型層。
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より特定的には、半導体からなる基板を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の自動車、家電製品等の性能向上にともない、これらに用いられるパワーエレクトロニクス分野の半導体装置に対しては、省電力化や冷却フィンなどの小型化による電源の小型化（動作時の発熱の抑制）などの観点から低損失化が求められている。一方、信頼性向上の観点から耐圧の向上も求められている。
【０００３】
一般に、ダイオード、トランジスタなどの半導体装置において、耐圧を担うドリフト層を構成する材料が同一であれば、所望の耐圧を確保するために必要なドリフト層の厚さおよびキャリア濃度が決定される。その結果、ドリフト層の抵抗も決定される。パワーエレクトロニクス分野の半導体装置においては、高い耐圧が要求されるため、半導体装置の損失に占めるドリフト層の抵抗の割合は大きい。したがって、ドリフト層の抵抗を下げることで、半導体装置の低損失化を図ることができる。ここで、ドリフト層の厚みを薄く、キャリア濃度を高くすることにより、ドリフト層の抵抗を下げることができるが、それに伴い耐圧は低下する。すなわち、ドリフト層の抵抗の低減と耐圧の向上とは相反する要求である。そのため、従来、高い耐圧を確保しながら低損失化を図ることは困難であった。
【０００４】
これに対し、ドリフト層において薄いｐ型層（導電型がｐ型の材料からなる層）と薄いｎ型層（導電型がｎ型の材料からなる層）とを交互に配置することにより、ｐｎ接合を形成した構造（スーパージャンクション構造；ＳＪ構造）が提案されている。これによれば、上述したｐｎ接合により形成される空乏層のはたらきによってＳＪ構造を有するドリフト層は高い耐圧を有する。一方、ＳＪ構造中のｎ型層が電流の流路となって低い抵抗を確保することができる。さらに、ドリフト層の抵抗はｐ型層およびｎ型層の数を増やすことで、一層低減することができる。その結果、高い耐圧を確保しながら低損失化を図ることができる（たとえば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｔａｔｓｕｈｉｋｏ ＦＵＪＩＨＩＲＡ、“Ｔｈｅｏｒｙ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ Ｄｅｖｉｃｅｓ”、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．、１９９７年、Ｖｏｌ.３６、ｐ６２５４−６２６２
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のＳＪ構造を半導体装置、たとえばドリフト層の抵抗の低減に有利な酸化膜電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）である縦型ＭＯＳＦＥＴのドリフト層に適用する場合、基板を含む平面と交差する方向（縦方向）に伸びる薄いｐ型層およびｎ型層の繰り返し構造を形成する必要がある。一般に、ｐ型層やｎ型層は、イオン注入などの方法により不純物を導入した後、アニール処理により不純物を拡散することにより形成される。しかし、上述の薄いｐ型層およびｎ型層を形成するためには、不純物の横方向への拡散を抑制しつつ、縦方向に選択的に拡散させる必要があり、実際の製造は非常に困難である。また、複雑な製造工程を採用してＳＪ構造を含む縦型ＭＯＳＦＥＴを製造可能としても、製造コストが上昇するという問題を生じる。さらに、上述のようにドリフト層の抵抗を一層低減するためにはｐ型層およびｎ型層の数を増やす（集積度を上げる）必要がある。しかし、ＳＪ構造形成後の半導体装置の製造工程において行なわれるエピタキシャル成長、熱酸化などの工程において、ＳＪ構造内の不純物が拡散するため、集積度の上昇には限界がある。
【０００７】
そこで、本発明の目的は、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供すること、およびその半導体装置を製造するための製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体装置は、半導体からなる基板と、基板上に形成されたｎ型層とを備えている。ｎ型層は基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて延びるように形成された溝を有している。溝の底部には絶縁体が配置されており、かつ溝の側壁に接触するように上記ｎ型層とショットキー接触可能な金属膜が形成されている。
【０００９】
本発明者は、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置について鋭意検討を行なった。その結果、従来のＳＪ構造におけるｐｎ接合に代えて、ショットキー障壁を利用した構造（Ｓｕｐｅｒ Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ構造；ＳＳＢ構造）をドリフト層に配置することにより、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供できることを見出した。具体的には、ドリフト層である基板上のｎ型層において、ｎ型層とショットキー接触可能な金属膜が側壁に形成された溝を設けた。その結果、本発明の半導体装置によれば、ｎ型層に電流の流れないオフ状態においては、上述したショットキー接触によりｎ型層における溝の側壁付近に形成される空乏層のはたらきによってＳＳＢ構造を有するドリフト層は高い耐圧を確保することができる。一方、ｎ型層に電流が流れるオン状態においては、ＳＳＢ構造中の電流の流路となるｎ型層の導電性不純物濃度を高くすることができるので、結果的に電流の流路の抵抗を低くすることができる。
【００１０】
さらに、溝の底部に絶縁体を配置することで、金属膜と基板に接触して配置される電極とが電気的に短絡状態となることを防止することができる。
【００１１】
さらに、前述のように、ＳＪ構造においてはｐｎ接合を形成する必要があるため、ｐｎ接合を形成する工程の後に熱酸化、エピタキシャル成長などの高温下で行なわれる工程が実施された場合、導入されている不純物がｐｎ接合面を越えて互いに拡散する。ＳＪ構造ではこの制約に起因して、ｐ型層とｎ型層との繰り返し構造の集積度を上げて、ドリフト層の抵抗を低下させることに対する限界が存在する。これに対し、本発明の半導体装置が備えるＳＳＢ構造によれば、ＳＪ構造におけるｐｎ接合に代えてショットキー接触を採用しているため、ショットキー接触を形成するための溝の集積度を上げることに対して上述のような拡散に起因した制約がない。その結果、上述の溝の集積度を上げることにより、ドリフト層の抵抗をさらに低下させることができる。
【００１２】
さらに、前述のように、ＳＪ構造においては、縦型ＭＯＳＦＥＴのドリフト層に適用する場合のように、基板を含む平面と交差する方向（縦方向）に伸びる薄いｐ型層およびｎ型層の繰り返し構造を形成する必要がある場合がある。しかし、一般的にｐ型層およびｎ型層の形成において採用される、イオン注入などの方法により不純物を導入した後アニール処理により不純物を拡散する方法では、不純物の横方向への拡散を抑制しつつ、縦方向に選択的に拡散させる必要があり、実際の製造は非常に困難である。また、複雑な製造工程を採用してＳＪ構造を含む縦型ＭＯＳＦＥＴを製造可能としても、製造コストが上昇するという問題を生じる。これに対し、本発明の半導体装置が備えるＳＳＢ構造によれば、ＳＪ構造におけるｐｎ接合に代えてショットキー接合を採用しており、ショットキー接触を形成するための溝は、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）などの一般的なエッチングで形成することが可能であり、かつ金属膜の形成にはＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ；電子ビーム蒸着法）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着法）などの一般的な方法を採用することができる。その結果、容易に、かつ製造コストを上昇させること無く、ＳＳＢ構造を有するドリフト層を備えた半導体装置を製造することができる。さらに、金属膜の材料により障壁高さを自由に設定できるため、半導体装置の構成の自由度が向上する。
【００１３】
以上のように、本発明の半導体装置によれば、高い耐圧を確保しながら低損失化を図ることができる半導体装置を提供することができる。すなわち、一般的構造を有する半導体装置においてはドリフト層の材料を決定すると、それに伴い耐圧の向上とドリフト層の抵抗の低減とはある限界以上には同時に達成することができない（物理限界）。しかし、ＳＪ構造と同様に、ＳＳＢ構造をドリフト層に備えることで、物理限界を越えて耐圧を向上させつつドリフト層の抵抗を低減することができる。そして、ＳＳＢ構造はＳＪ構造以上に集積度を向上させることが可能であるため、ドリフト層の抵抗をＳＪ構造よりもさらに低下させることができる。さらに、ＳＳＢ構造はＳＪ構造に比べて製造が容易であるため、半導体装置の製造コストをＳＪ構造よりも低く抑えることができる。
【００１４】
ここで、ｎ型層とは、導電型がｎ型の材料からなる層をいう。また、金属膜には、溝の幅よりも厚みが薄く、溝の側壁に沿うように形成されたもののみならず、溝を充填するように形成されたものも含まれる。
【００１５】
また、ｎ型層とショットキー接触可能な金属は、ｎ型層における導電型がｎ型である不純物（ｎ型不純物）の濃度、必要な耐圧、ｎ型層の材料などに応じて適宜選択することができる。たとえば、ｎ型不純物の濃度を１×１０１６／ｃｍ３とする場合、ショットキー障壁は１．０６ｅＶ以上であることが好ましい。これにより、２５０℃、１２００Ｖにおける漏れ電流を１０００μＡ以下とすることができる。ここで、たとえば炭化珪素をｎ型層の材料に採用した場合、ｎ型層とショットキー接触可能な金属としてはコバルト（Ｃｏ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、セレン（Ｓｅ）、テルル（Ｔｅ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などが挙げられる。
【００１６】
また、さらにドリフト層の抵抗を低減するために、たとえばｎ型不純物の濃度を１×１０１７／ｃｍ３とする場合、ショットキー障壁は１．１６ｅＶ以上であることが好ましい。これにより、２５０℃、１２００Ｖにおける漏れ電流を１００μＡ以下とすることができる。ここで、たとえば炭化珪素をｎ型層の材料に採用した場合、ｎ型層とショットキー接触可能な金属としてはニッケル（Ｎｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）などが挙げられる。
【００１７】
また、さらにドリフト層の抵抗を低減するために、たとえばｎ型不純物の濃度を１×１０１８／ｃｍ３とする場合、ショットキー障壁は１．２７ｅＶ以上であることが好ましい。これにより、２５０℃、１２００Ｖにおける漏れ電流を１０μＡ以下とすることができる。ここで、たとえば炭化珪素をｎ型層の材料に採用した場合、ｎ型層とショットキー接触可能な金属としてはニッケル（Ｎｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、白金（Ｐｔ）などが挙げられる。
【００１８】
上記半導体装置において好ましくは、絶縁体と隣接する位置に形成されたｐ型領域をさらに備えている。前述のように、本発明の半導体装置においては、溝の底部に絶縁体を配置することで、金属膜と基板に接触して配置される電極とが電気的に短絡状態となることが防止されている。ここで、この絶縁体とｎ型層との境界付近においては電界が集中する。これに対して、この絶縁体に隣接する位置にｐ型領域をさらに備えることにより、電界の集中を緩和することができる。なお、ｐ型領域とは導電型がｐ型の材料からなる領域をいう。
【００１９】
上記半導体装置において好ましくは、ｎ型層において、導電型がｎ型の不純物の濃度は上記第１の面側から第２の面側に向けて徐々に高くなっている。
【００２０】
ドリフト層の抵抗を低減するためには、ｎ型層におけるｎ型不純物の濃度を高くすることが望ましい。しかし、単にｎ型不純物の濃度を高くすると、特に高温において、漏れ電流が増加する恐れがある。これに対し、漏れ電流に対する影響の大きい第１の面側においては漏れ電流の低減を重視してｎ型不純物の濃度を小さくしつつ、漏れ電流に対する影響の比較的小さい第２の面側に向けてドリフト層の抵抗の低減を重視してｎ型不純物の濃度が徐々に高くなるようにすることで、漏れ電流を抑制しつつドリフト層の抵抗を低減することができる。
【００２１】
なお、ｎ型不純物の濃度勾配はたとえば第１の面から第２の面に向けて直線的に増加していてもよいが、曲線状、階段状に増加していてもよく、少なくとも第１の面側から厚さ１μｍ、好ましくは２μｍ程度の領域が第２の面側から厚さ２μｍ程度の領域に比べて、ｎ型不純物の濃度が低くなっていればよい。
【００２２】
上記半導体装置において好ましくは、ｎ型層において、金属膜の基板側の端部と第１の面との間の領域には、導電型がｎ型の不純物について第２の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されている。
【００２３】
これにより、漏れ電流を抑制しつつドリフト層の抵抗を低減することができる。具体的には、漏れ電流に対する影響の大きい金属膜の基板側の端部と第１の面との間の領域に、ｎ型不純物の濃度が第２の面側の表面層での当該濃度よりも低い領域を形成することにより、漏れ電流の増加を抑制するとともに、漏れ電流に対する影響の比較的小さい他の領域におけるｎ型不純物の濃度を高くすることにより、低いドリフト層の抵抗を確保している。このｎ型不純物濃度の低い領域は、特に電界の集中の大きい絶縁体とｎ型層との境界付近に形成することが望ましい。なお、第２の面側の表面層とは、第２の面側の表面から厚さ２μｍの領域をいう。
【００２４】
上記半導体装置において好ましくは、基板およびｎ型層は、ワイドバンドギャップ半導体からなっている。ワイドバンドギャップ半導体は半導体装置に一般的に用いられている珪素（Ｓｉ）などの半導体に比べて破壊電界強度が高いため、ドリフト層であるｎ型層を薄くしても耐圧を確保しやすくなる。その結果、ドリフト層を薄くすることでドリフト層の抵抗を低減し、低損失な半導体装置を提供することができる。
【００２５】
ここで、ワイドバンドギャップ半導体とは、従来から半導体として使用されてきたＳｉよりもバンドギャップが大きい半導体材料をいい、たとえば炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどが挙げられる。
【００２６】
本発明に従った半導体装置の製造方法は、半導体からなる基板を準備する工程と、基板上にｎ型層を形成するｎ型層形成工程と、ｎ型層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて延びる溝をエッチングにより形成する溝形成工程と、溝の底部に絶縁体を形成する工程と、絶縁体が形成された溝の側壁に接触するように、ｎ型層とショットキー接触可能な金属膜を形成する工程とを備えている。本発明の半導体装置の製造方法によれば、前述の優れた特性を有する本発明の半導体装置を容易に製造することができる。
【００２７】
上記半導体装置の製造方法において好ましくは、ｎ型層形成工程は、基板上に第１のｎ型層を形成する工程と、第１のｎ型層における基板側とは反対側の面上に開口パターンを有するマスク層を形成する工程と、マスク層をマスクとして用いて、第１のｎ型層に対してイオン注入を行なうことにより、第１のｎ型層にｐ型領域を形成する工程と、マスク層を除去する工程と、マスク層が除去された第１のｎ型層上に、第２のｎ型層を形成する工程とを含んでいる。さらに、溝形成工程において形成される溝は、第２のｎ型層を貫通してｐ型領域に至るように形成される。
【００２８】
これにより、絶縁体と隣接する位置に形成されたｐ型領域を備えることによって、絶縁体とｎ型層との境界付近における電界の集中を緩和可能な本発明の半導体装置を容易に製造することができる。
【００２９】
上記半導体装置の製造方法において好ましくは、ｎ型層形成工程において形成されるｎ型層における導電型がｎ型である不純物の濃度は、第１の面側から第２の面側に向けて徐々に高くなるようにｎ型層形成工程が実施される。
【００３０】
これにより、ｎ型層において、ｎ型不純物の濃度が第１の面側から第２の面側に向けて徐々に高くなっていることによって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。
【００３１】
なお、上記ｎ型層形成工程は、たとえばｎ型層形成工程を気相エピタキシャル成長により実施する場合、原料ガスに含まれるｎ型不純物の濃度を徐々に増加させながら行なうことにより、実施することができる。
【００３２】
上記半導体装置の製造方法において好ましくは、ｎ型層形成工程において形成されるｎ型層において、金属膜の基板側の端部と第１の面との間の領域には、導電型がｎ型の不純物について第２の面側の表面層における不純物濃度よりも相対的に低いｎ型不純物濃度を有する領域が形成されるようにｎ型層形成工程が実施される。
【００３３】
これにより、ｎ型層において、金属膜の基板側の端部と第１の面との間の領域に、第２の面側の表面層におけるｎ型不純物の濃度よりも相対的に低い不純物の濃度を有する領域が形成されていることによって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。
【００３４】
なお、上記ｎ型層形成工程は、たとえばｎ型層形成工程を気相エピタキシャル成長により実施する場合、金属膜の基板側の端部と第１の面との間の領域を形成する期間において、原料ガスに含まれるｎ型不純物の濃度を低くする期間を設けることにより、実施することができる。
【００３５】
上記半導体装置の製造方法において好ましくは、第１のｎ型層における導電型がｎ型である不純物の濃度が、第２のｎ型層における導電型がｎ型である不純物の濃度に比べて相対的に低くなるように、第１のｎ型層を形成する工程および第２のｎ型層を形成する工程が実施される。
【００３６】
より具体的には、第１のｎ型層を形成する工程および第２のｎ型層を形成する工程のそれぞれの工程においては一定の条件で第１のｎ型層および第２のｎ型層を形成しながら、第１のｎ型層を形成する際の条件は第２のｎ型層を形成する際の条件と比べてｎ型不純物が少なくなるような条件とすることができる。その結果、漏れ電流に対する影響の大きい第１の面側においては漏れ電流の低減を重視してｎ型不純物の濃度を小さくしつつ、漏れ電流に対する影響の比較的小さい第２の面側においてはドリフト層の抵抗の低減を重視してｎ型不純物の濃度が高くなるように第１のｎ型層および第２のｎ型層を形成できる。したがって、漏れ電流を抑制しつつドリフト層の抵抗を低減することが可能な本発明の半導体装置を容易に製造することができる。
【００３７】
なお、上記第１のｎ型層を形成する工程および第２のｎ型層を形成する工程は、たとえばこれらの工程を気相エピタキシャル成長により実施する場合、第１のｎ型層を形成する工程における原料ガスに含まれるｎ型不純物の濃度を第２のｎ型層を形成する工程よりも低くすることにより、実施することができる。
【００３８】
上記半導体装置の製造方法において好ましくは、半導体からなる基板を準備する工程においてはワイドバンドギャップ半導体からなる基板が準備され、ｎ型層形成工程においてはワイドバンドギャップ半導体からなるｎ型層が形成される。
【００３９】
これにより、ワイドバンドギャップ半導体は半導体装置に一般的に用いられているＳｉなどの半導体に比べて破壊電界強度が高いため、ドリフト層であるｎ型層を薄くしても耐圧を確保しやすくなる。その結果、ｎ型層形成工程において形成されるドリフト層としてのｎ型層を薄くすることでドリフト層の抵抗を低減し、低損失な半導体装置を製造することができる。
【発明の効果】
【００４０】
以上の説明から明らかなように、本発明の半導体装置およびその製造方法によれば、製造が容易で、かつ高い耐圧を確保しながら低損失化を図ることができる半導体装置およびその半導体装置を容易に製造することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００４１】
【図１】実施の形態１の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。
【図２】ショットキーダイオードが配列されることにより形成される１チップのショットキーダイオード素子の構成を示す概略平面図である。
【図３】ショットキーダイオードが配列されることにより形成される１チップのショットキーダイオード素子の構成を示す概略平面図である。
【図４】実施の形態１のショットキーダイオード製造工程の概略を示す図である。
【図５】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図６】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図７】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図８】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図９】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１０】実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１１】実施の形態２の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。
【図１２】実施の形態２のショットキーダイオード製造方法の概略を示す図である。
【図１３】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１４】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１５】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１６】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１７】実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。
【図１８】実施の形態４の半導体装置としての酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の構成を示す概略断面図である。
【図１９】ＭＯＳＦＥＴが配列されることにより形成される１チップのＭＯＳＦＥＴ素子の構成を示す概略平面図である。
【図２０】実施の形態４のＭＯＳＦＥＴの製造工程の概略を示す図である。
【図２１】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２２】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２３】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２４】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２５】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２６】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２７】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２８】実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図２９】実施の形態４の半導体装置としてのＭＯＳＦＥＴにおける変形例の構成を示す概略断面図である。
【図３０】実施の形態５の半導体装置としての接合型電界効果トランジスタ（ＪＦＥＴ）の構成を示す概略断面図である。
【図３１】実施の形態５のＪＦＥＴの製造工程の概略を示す図である。
【図３２】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３３】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３４】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３５】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３６】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３７】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３８】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【図３９】実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００４２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００４３】
（実施の形態１）
図１は本発明の一実施の形態である実施の形態１の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。また、図２および図３は、ショットキーダイオードが配列されることにより形成される１チップのショットキーダイオード素子の構成を示す概略平面図である。図１〜図３を参照して、本発明の実施の形態１の半導体装置であるショットキーダイオードの構成を説明する。
【００４４】
図１を参照して、本発明の実施の形態１の半導体装置であるショットキーダイオード１０は、ワイドバンドギャップ半導体からなる基板１１と、基板１１上に形成されたｎ型層１２とを備えている。ｎ型層１２は基板１１側の表面である第１の面１２Ａとは反対側の表面である第２の面１２Ｂから第１の面１２Ａに向けて延びるように形成された溝１３を有している。溝１３の内部において、溝１３の底部である底壁１３Ａに接触する位置には絶縁体としての酸化物層１４が配置されており、かつ溝１３の側壁１３Ｂに接触するようにｎ型層１２とショットキー接触可能な金属膜１５が溝１３を埋めるように形成されている。さらに、ｎ型層１２の第２の面１２Ｂの上にはアノード電極１６が配置されている。アノード電極１６の端面は溝１３の側壁１３Ｂの位置から所定の距離だけ離れた場所に位置する。異なる観点から言えば、アノード電極１６の幅は２つの隣接する溝１３の間の距離より小さい。そのため、アノード電極１６の端面に隣接する領域では、金属膜１５がｎ型層１２の上部表面である第２の面１２Ｂと接触している。なお、金属膜１５は、溝１３の内部からｎ型層１２の上部表面である第２の面１２Ｂおよびアノード電極１６上にまで延在するように形成されている。さらに、基板１１には基板１１に接触するように図示しないカソード電極が配置されている。
【００４５】
また、図１のショットキーダイオード１０は１チップのショットキーダイオード素子における繰り返し構造の１単位分であって、たとえば図２に示すようにショットキーダイオード素子１はショットキーダイオード１０のアノード電極１６がストライプ状に配列されたものであってもよいし、図３に示すように格子状に配列されたものであってもよい。アノード電極１６の平面形状はたとえば多角形形状とすることができる。
【００４６】
次に、実施の形態１におけるショットキーダイオード１０の動作について説明する。図１を参照して、逆電圧が印加されていく場合（ショットキーダイオードがいわゆるオフ状態となるとき）、すなわちアノード電極に負の電圧が印加されていく場合、溝１３の側壁からｎ型層１２に向けて空乏層が広がる。このため、ｎ型層１２に電流は流れず、耐圧が確保される。一方、順電圧が印加される場合（ショットキーダイオードがいわゆるオン状態となるとき）、すなわちアノード電極に正の電圧が印加される場合、ｎ型層１２には空乏層が広がらないので、ｎ型層１２を電流経路として電流が流れる。
【００４７】
なお、酸化物層１４は金属膜１５とカソード電極との電気的な短絡を防止する機能を有している。酸化物の絶縁破壊電圧は１０ＭＶ／ｃｍ程度であることを考慮すると、耐圧１ｋＶに対して酸化物層１４の厚さは１．０μｍ以上となり、さらに信頼性を考慮して１．５μｍ以上とすることが好ましい。
【００４８】
以上の構成を有することにより、ＳＳＢ構造を有する本実施の形態の半導体装置としてのショットキーダイオードによれば、高い耐圧を確保しながら、ｎ型層のｎ型不純物の濃度を上げ、かつ溝の集積度を上げることによりドリフト層の抵抗をさらに低下させて低損失化を図ることができる。
【００４９】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態１のショットキーダイオードの製造方法について図に基づいて説明する。図４は、実施の形態１のショットキーダイオード製造工程の概略を示す図である。また、図５〜図１０は実施の形態１のショットキーダイオードの製造方法を説明するための概略断面図である。図４〜図１０を参照して、実施の形態１のショットキーダイオードの製造方法について説明する。
【００５０】
図４に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にｎ型層を形成するｎ型層形成工程が実施される。具体的には、図５に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板１１の上にｎ型層１２（たとえばｎ型不純物を含む炭化珪素層）が形成される。このｎ型層形成工程は、たとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。
【００５１】
次に、図４に示すように、ｎ型層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて延びる溝をエッチングにより形成する溝形成工程が実施される。溝形成工程はマスク層形成工程、マスクパターン形成工程、エッチング工程の順に実施される。具体的には、図５に示すようにｎ型層１２の基板１１側と反対側の面である第２の面１２Ｂ上にマスク層として、たとえば熱酸化膜１７Ａおよび酸化膜１８Ａが形成される工程がマスク層形成工程として実施される。このマスク層形成工程はたとえば第２の面１２Ｂ側を熱酸化することにより熱酸化膜１７Ａを形成し、さらにＣＶＤにより酸化膜１８Ａを形成することにより実施することができる。
【００５２】
さらに、図６に示すように、たとえば酸化膜１８Ａの上にフォトリソグラフィーにより所望の溝１３の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いてたとえばＲＩＥにより酸化膜１８Ａおよび熱酸化膜１７Ａの一部を除去することにより、マスクパターン形成工程が実施される。その後、レジスト膜を除去する工程が実施される。そして、上記工程により開口パターンが形成された熱酸化膜１７Ａおよび酸化膜１８Ａをマスクとして用いて、たとえばＲＩＥにより溝１３をｎ型層１２に形成することにより、エッチング工程が実施される。
【００５３】
次に、図４に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。具体的には、図７に示すように、溝１３の内周面をたとえば熱酸化により犠牲酸化する。そして、当該犠牲酸化により形成された酸化膜、熱酸化膜１７Ａおよび酸化膜１８Ａをエッチングにより除去する。その後、たとえば熱酸化により溝１３の内周面上からｎ型層１２の第２の面１２Ｂ上にまで延在する熱酸化膜１７Ｂを形成する。そして、熱酸化膜１７Ｂ上に、溝１３の内部を充填するとともにｎ型層１２の第２の面１２Ｂ上にまで延在する酸化膜１８ＢをＣＶＤにより形成する。このようにして、酸化物層形成工程が完了する。さらに、図８に示すように、たとえばＲＩＥにより熱酸化膜１７Ｂおよび酸化膜１８Ｂが減膜されて溝１３の底壁１３Ａ付近の熱酸化膜１７Ｂおよび酸化膜１８Ｂ以外の熱酸化膜１７Ｂおよび酸化膜１８Ｂが除去されることによりエッチング工程が完了する。この溝１３の底壁１３Ａ付近に残存した熱酸化膜１７Ｂおよび酸化膜１８Ｂが絶縁体としての酸化物層１４である。その後、熱酸化によりｎ型層１２の第２の面１２Ｂおよび溝１３の内周面においてｎ型層１２が露出した面に対して犠牲酸化が実施される。その後、犠牲酸化により形成された熱酸化膜がエッチングにより除去される。
【００５４】
次に、図４に示すようにアノード電極形成工程が実施される。具体的には、図９に示すように、たとえば溝１３の内部を充填するとともにｎ型層１２の第２の面１２Ｂ上に延在するようにレジスト膜が塗布される。そして、当該レジスト膜に対してフォトリソグラフィーにより、溝１３の幅よりやや広い幅のレジスト膜２１を残して、他の部分のレジスト膜は現像処理により除去される。このようにして、溝１３の内部を充填するとともにその一部がｎ型層１２の第２の面１２Ｂ上に延在するレジスト膜２１が形成される。そして、アノード電極１６を構成するタングステン（Ｗ）などの金属をｎ型層１２の第２の面１２Ｂおよび上記レジスト膜２１の上部表面を覆うように蒸着する。その後、レジスト膜２１を除去することにより、レジスト膜２１上に蒸着されていた上記金属をレジスト膜２１とともに除去する。この結果、ｎ型層１２の第２の面１２Ｂ上に位置する上記金属膜からなるアノード電極１６が形成されるとともに、上記アノード電極１６となる部分以外の上述の金属（溝１３上に位置していた金属）が除去される（リフトオフ）。また、アノード電極１６の溝１３側の端面の位置は、溝１３の側壁の位置から溝１３の外側に向けて離れた場所に配置されている。なお、アノード電極１６の上記端面の位置を、溝１３の側壁の位置と重なるように（溝１３の側壁とアノード電極１６の上記端面とが同一平面を構成するように）決定してもよい。
【００５５】
次に、図４に示すように、絶縁体としての酸化物層１４が形成された溝１３の側壁１３Ｂに接触するように、ｎ型層とショットキー接触可能な金属膜を形成する金属膜形成工程が実施される。金属膜形成工程はショットキー金属膜形成工程、ボンディング電極形成工程の順に実施される。具体的には、図１０に示すように、まずｎ型層１２とショットキー接触可能なＮｉなどの金属を溝１３底部に位置する酸化物層１４の上部表面から、溝１３の側壁１３Ｂ、ｎ型層１２の第２の面１２Ｂおよびアノード電極１６の上を覆うように蒸着することによりショットキー金属膜２２を形成するショットキー金属膜形成工程が実施される。ショットキー金属膜２２の厚みは、図１０から分かるように溝１３の幅より十分小さいので、ショットキー金属膜２２によっては溝１３の内部は充填されていない。その後、ショットキー金属膜２２上に、ボンディングが容易なアルミニウム（Ａｌ）などの金属を蒸着することにより、ボンディング電極２３を形成するボンディング電極形成工程が実施される。ボンディング電極２３は、図１０から分かるように溝１３の内部を充填するとともに、ｎ型層１２の第２の面１２Ｂ上に延在するように形成されている。このように形成されたボンディング電極２３およびショットキー金属膜２２により金属膜１５が構成される。このように、金属膜１５は、溝１３の側壁１３Ｂに接触する（ｎ型層１２とショットキー接触可能な金属である）ショットキー金属膜２２と１層または２層以上の他の金属膜（ボンディング電極２３）とからなる多層膜構造であってもよいが、ショットキー金属膜２２を構成する金属の種類によっては金属膜１５全体がショットキー金属膜２２のみにより構成されていてもよい。
【００５６】
以上の製造方法により、実施の形態１のショットキーダイオード１０を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態１のショットキーダイオード１０を容易に製造することができる。
【００５７】
なお、実施の形態１はたとえば以下の条件により実施することができる。図１を参照して、基板１１としては４Ｈ−ＳｉＣ（六方晶）を材料とし、（０００１）面が主面となるように使用することができる。このとき、基板１１はｎ型不純物として窒素を１×１０１９／ｃｍ３程度含むことにより、ｎ＋基板として使用することができる。また、基板１１の厚みは０．４ｍｍ程度とすることができる。また、ｎ型層１２の第１の面１２Ａから第２の面１２Ｂまでの距離は１０μｍ程度、溝１３が形成された部分のｎ型層１２の幅（溝１３の側壁１３Ｂから隣り合う溝１３の側壁１３Ｂまでの距離）は１．８μｍ程度、溝１３の幅（溝１３における両側壁１３Ｂ、１３Ｂの間の距離）は２μｍ程度とすることができる。さらに、酸化物層１４と基板１１との距離は１μｍ程度、酸化物層１４の厚みは１．０μｍ以上２．０μｍ以下程度とすることができる。
【００５８】
また、製造方法においては、図５を参照して、ｎ型層１２はたとえば原料ガスとしてシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）を使用したＳｉＣの気相ホモエピタキシャル成長により形成することができる。また、ｎ型層１２はｎ型不純物として窒素を１×１０１７／ｃｍ３程度含んでおり、厚みは１０μｍ程度とすることができる。さらに、熱酸化膜１７Ａは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜１８ＡはＣＶＤなどにより３μｍ程度の厚みになるように形成することができる。
【００５９】
また、図６を参照して、熱酸化膜１７Ａおよび酸化膜１８Ａの除去はたとえばテトラフルオロメタン（ＣＦ４）系ガスを使用したＲＩＥにより実施することができる。さらに、溝１３の形成は６フッ化硫黄（ＳＦ６）および酸素（Ｏ２）系のガスを使用したＲＩＥにより実施することができる。また、溝１３の深さは９μｍ程度とすることができる。
【００６０】
また、図７を参照して、熱酸化膜１７Ｂは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。さらに、酸化膜１８Ｂはテトラエトキシシラン（ＴＥＯＳ）を用いたＣＶＤなどにより１．５μｍ程度の厚みになるように形成することができる。
【００６１】
また、図８を参照して、熱酸化膜１７Ｂおよび酸化膜１８Ｂの減膜は、ＣＦ４系ガスを使用したＲＩＥにより溝１３の内部における熱酸化膜１７Ｂおよび酸化膜１８Ｂを８μｍ程度減膜することにより実施することができる。さらに、犠牲酸化による熱酸化膜は加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。
【００６２】
また、図９を参照して、アノード電極１６はタングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）などの金属を０．１μｍ程度の厚さになるように蒸着することにより形成することができる。さらに、図１０を参照して、ショットキー金属膜２２は、Ｎｉ、Ｐｔなどの金属を０．２μｍ程度の厚さになるように蒸着することにより形成することができる。また、ボンディング電極２３はＡｌなどの金属を２μｍ以上５μｍ以下の厚さになるように蒸着することにより形成することができる。
【００６３】
（実施の形態２）
図１１は本発明の一実施の形態である実施の形態２の半導体装置としてのショットキーダイオードの構成を示す概略断面図である。図１１を参照して、本発明の実施の形態２の半導体装置であるショットキーダイオードの構成を説明する。
【００６４】
図１１を参照して、実施の形態２におけるショットキーダイオード１０と、上述した図１のショットキーダイオード１０とは基本的に同様の構成を有している。しかし、実施の形態２のショットキーダイオード１０は絶縁体としての酸化物層１４と隣接する位置である溝１３の底壁１３Ａに接触する位置にｐ型領域１９をさらに備えている点で図１のショットキーダイオード１０とは異なっている。
【００６５】
なお、図１１のショットキーダイオード１０は実施の形態１における図１のショットキーダイオード１０と同様に、１チップのショットキーダイオード素子における繰り返し構造の１単位分である。そして、図２に示すようにたとえばショットキーダイオード素子１はショットキーダイオード１０のアノード電極１６がストライプ状に配列されたものであってもよいし、図３に示すように格子状に配列されたものであってもよい。アノード電極１６の平面形状はたとえば多角形形状とすることができる。また、ｐ型領域１９が配置される位置は溝１３の底壁１３Ａに接触する位置に限られず、たとえば酸化物層１４の底部および側部に隣接するように（つまり酸化物層１４の底壁および側壁に接触する、あるいは酸化物層１４の底壁および／または側壁と間隔を隔てて対向するように）配置されてもよい。また、ｐ型領域１９の幅は溝１３の幅と同じでもよいが、当該ｐ型領域１９の幅は溝１３の幅より広いことが好ましい。また、ｐ型領域１９は酸化物層１４と間隔を隔てて配置されていてもよい。
【００６６】
次に、実施の形態２におけるショットキーダイオード１０の動作について説明する。実施の形態２のショットキーダイオード１０は基本的には実施の形態１のショットキーダイオード１０と同様に動作する。しかし、以下の点において相違点を有している。すなわち、ショットキーダイオード１０においては、溝１３の底部に絶縁体としての酸化物層１４を配置することで、金属膜１５と基板に接触して配置される図示しないカソード電極とが電気的に短絡状態となることが防止されている。ここで、逆電圧が印加された場合、この酸化物層１４とｎ型層１２との境界付近である領域α付近においては電界が集中する。実施の形態２のショットキーダイオード１０においては、実施の形態１のショットキーダイオード１０とは異なり、この酸化物層１４に隣接する位置にｐ型領域１９をさらに備えることにより、上述した電界の集中を緩和することができる。その結果、実施の形態２のショットキーダイオード１０においては、耐圧に関する信頼性が一層向上している。
【００６７】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態２のショットキーダイオードの製造方法について図に基づいて説明する。図１２は、実施の形態２のショットキーダイオードの製造方法の概略を示す図である。また、図１３〜図１７は実施の形態２のショットキーダイオードの製造方法を説明するための概略断面図である。図１２〜図１７を参照して、実施の形態２のショットキーダイオードの製造方法について説明する。
【００６８】
実施の形態２のショットキーダイオードの製造方法は、基本的には実施の形態１のショットキーダイオードの製造方法と同様である。しかし、実施の形態１におけるｎ型層形成工程において、実施の形態２では前述のｐ型領域を形成する必要がある点、および実施の形態１における溝形成工程において形成される溝は、前述のｐ型領域に至るように形成される点において実施の形態１とは異なっている。具体的には、図１２を参照して、基板準備工程の後から絶縁体形成工程の前までの工程において、実施の形態２の製造工程は実施の形態１とは異なっている。以下、主にこれらの工程について説明する。
【００６９】
図１２に示すように、実施の形態１と同様に基板準備工程が実施された後、基板上に第１のｎ型層を形成する第１のｎ型層形成工程が実施される。具体的には、図１３に示すように基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板１１の上に第１のｎ型層１２Ｅ（たとえばｎ型不純物を含む炭化珪素層）が形成される。この第１のｎ型層形成工程は、たとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。
【００７０】
次に、図１２に示すように、第１のｎ型層１２Ｅにｐ型領域を形成するｐ型領域形成工程が実施される。具体的には、図１４に示すように、たとえば第１のｎ型層１２Ｅの基板１１とは反対側の表面が熱酸化されることにより熱酸化膜１７Ａが形成され、さらにＣＶＤにより酸化膜１８Ａが形成される。そして、たとえば酸化膜１８Ａの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてＲＩＥにより酸化膜１８Ａおよび熱酸化膜１７Ａが部分的に除去されることにより、第１のｎ型層１２Ｅ上に熱酸化膜１７Ａおよび酸化膜１８Ａからなり、開口パターンを有するマスク層が形成される工程が実施される。このマスク層をマスクとして用いてイオン注入を行なうことにより、第１のｎ型層１２Ｅにｐ型領域１９が形成される工程が実施される。
【００７１】
次に、図１２に示すように、第１のｎ型層の上に第２のｎ型層を形成する第２のｎ型層形成工程が実施される。具体的には、図１５に示すように、マスクとして用いた熱酸化膜１７Ａおよび酸化膜１８Ａからなるマスク層を除去する工程が実施された上で、活性化アニールが実施される。さらに、第１のｎ型層１２Ｅは、たとえば熱酸化により犠牲酸化されて熱酸化膜１７Ｂが形成される。その後、図１６に示すように熱酸化膜１７Ｂがウエットエッチングなどの手法を用いて除去された上で、第１のｎ型層１２Ｅ上に第２のｎ型層１２Ｆ（たとえばｎ型不純物を含む炭化珪素層）を形成する工程が実施される。この第２のｎ型層を形成する工程は、第１のｎ型層形成工程と同様にたとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。このようにして形成された第２のｎ型層１２Ｆおよび第１のｎ型層１２Ｅにより、図１１のｎ型層１２が構成される。なお、第２のｎ型層１２Ｆは図１６に示したように１層であってもよいが、２層以上の多層膜としてもよい。
【００７２】
次に、図１２に示すように、第２のｎ型層を貫通してｐ型領域に至るように溝が形成される溝形成工程が実施される。溝形成工程はマスク層形成工程、マスクパターン形成工程、エッチング工程の順に実施される。具体的には、図１６に示すように第２のｎ型層１２Ｆの第２の面１２Ｂ上にマスク層として、たとえば熱酸化膜１７Ｃおよび酸化膜１８Ｂが形成される工程がマスク層形成工程として実施される。このマスク層形成工程はたとえば第２のｎ型層１２Ｆの第２の面１２Ｂを熱酸化することにより熱酸化膜１７Ｃを形成し、さらにＣＶＤにより酸化膜１８Ｂを形成することにより実施することができる。
【００７３】
さらに、図１７に示すように、たとえば酸化膜１８Ｂの上にフォトリソグラフィーにより所望の溝１３の形状に応じた開口を有するレジスト膜を形成し、これをマスクとして用いてたとえばＲＩＥにより酸化膜１８Ｂおよび熱酸化膜１７Ｃを部分的に除去することにより、酸化膜１８Ｂおよび熱酸化膜１７Ｃにおいてレジスト膜に形成されていた開口に対応する開口パターンを形成する。その後、レジスト膜を除去する。このようにして、マスクパターン形成工程が実施される。そして、上記工程により開口パターンが形成された熱酸化膜１７Ｃおよび酸化膜１８Ｂをマスクとして用いて、たとえばＲＩＥにより第２のｎ型層１２Ｆを部分的に除去することにより、第２のｎ型層１２Ｆを貫通してｐ型領域に至る溝１３を形成する。このようにして、エッチング工程が実施される。
【００７４】
次に、図１２に示すように絶縁体形成工程、アノード電極形成工程および金属膜成形性工程が実施の形態１の場合と同様に、順次実施される。
【００７５】
以上の製造方法により、実施の形態２のショットキーダイオード１０を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態２のショットキーダイオード１０を容易に製造することができる。
【００７６】
なお、実施の形態２を実施するための条件は、基本的には実施の形態１の場合と同様の条件を採用することができるが、実施の形態２を実施するための特有の条件としてはたとえば以下の条件を採用することができる。
【００７７】
図１１を参照して、ｐ型領域１９の厚みは１μｍ程度とすることができる。また、製造方法においては、図１３を参照して、第１のｎ型層１２Ｅはたとえば原料ガスとしてシラン（ＳｉＨ４）およびプロパン（Ｃ３Ｈ８）を使用したＳｉＣの気相ホモエピタキシャル成長により形成することができる。また、ｎ型不純物として窒素を１×１０１５／ｃｍ３程度含んでおり、厚みは２μｍ程度とすることができる。
【００７８】
また、図１４を参照して、熱酸化膜１７Ａは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜１８ＡはＣＶＤなどにより１μｍ程度の厚みになるように形成することができる。
【００７９】
また、図１５を参照して、活性化アニールはたとえば１７００℃程度の温度で２０分程度実施することができる。また、熱酸化膜１７Ｂは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。
【００８０】
また、図１６を参照して、第２のｎ型層１２Ｆはたとえば原料ガスとしてＳｉＨ４およびＣ３Ｈ８を使用したＳｉＣの気相ホモエピタキシャル成長により形成することができる。また、第２のｎ型層１２Ｆはｎ型不純物として窒素を１×１０１７／ｃｍ３程度含んでおり、厚みは９μｍ程度とすることができる。
【００８１】
また、図１７を参照して、熱酸化膜１７Ｃおよび酸化膜１８Ｂの除去はたとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。さらに、溝１３の形成はＳＦ６およびＯ２系のガスを使用したＲＩＥにより実施することができ、溝１３の深さは８μｍ程度とすることができる。
【００８２】
なお、上述の条件において第１のｎ型層１２Ｅはｎ型不純物として窒素を１×１０１５／ｃｍ３程度含んでいるのに対し、第２のｎ型層１２Ｆでは１×１０１７／ｃｍ３程度としている理由については後述する実施の形態３において説明する。
【００８３】
（実施の形態３）
次に、本発明の一実施の形態である実施の形態３の半導体装置であるショットキーダイオードの構成を説明する。実施の形態３におけるショットキーダイオードと、上述した実施の形態１および実施の形態２のショットキーダイオードとは基本的に同様の構成を有している。しかし、実施の形態３のショットキーダイオードはｎ型層において、第１の面側におけるｎ型不純物の濃度が相対的に低く、第２の面側におけるｎ型不純物の濃度が相対的に高くなっている点で、実施の形態１および実施の形態２のショットキーダイオードとは異なっている。具体的には、図１および図１１を参照して、実施の形態３のショットキーダイオードはｎ型層において、ｎ型不純物の濃度が第１の面１２Ａ側から第２の面１２Ｂ側に向けて徐々に高くなっている。
【００８４】
次に、図１および図１１を参照して、実施の形態３におけるショットキーダイオード１０の動作について説明する。実施の形態３のショットキーダイオード１０は基本的には実施の形態１および実施の形態２のショットキーダイオード１０と同様に動作する。しかし、以下の点において相違点を有している。すなわち、ショットキーダイオード１０のｎ型層１２において逆電圧が印加された場合に、漏れ電流に対する影響の大きい第１の面１２Ａ側においてはｎ型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい第２の面１２Ｂ側に向けてｎ型不純物の濃度が高くなっているため、順電圧が印加された場合の抵抗を低減することができる。
【００８５】
なお、ｎ型不純物の濃度勾配はたとえば第１の面から第２の面に向けて直線的に増加していてもよいが、曲線状、階段状に増加していても、同様の効果が得られる。
【００８６】
また、実施の形態３の変形例のショットキーダイオードでは、ｎ型層１２において、ｎ型不純物の濃度が徐々に変化するのではなく、金属膜１５の基板１１側の端部と第１の面１２Ａとの間の領域に、第２の面１２Ｂ側の表面層におけるｎ型不純物の濃度よりも相対的に低いｎ型不純物の濃度を有する領域が形成されている。
【００８７】
実施の形態３の変形例によれば、上述のｎ型不純物の濃度が徐々に変化する実施の形態３の場合と同様に、漏れ電流に対する影響の大きい金属膜１５の基板１１側の端部と第１の面１２Ａとの間の領域においてはｎ型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい他の部分においてはｎ型不純物の濃度が相対的に高くなっているため、順電圧が印加された場合の抵抗を低減することができる。
【００８８】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態３のショットキーダイオードの製造方法について説明する。
【００８９】
実施の形態３のショットキーダイオードの製造方法は、基本的には実施の形態１および実施の形態２のショットキーダイオードの製造方法と同様である。しかし、実施の形態１および実施の形態２におけるｎ型層を形成する工程において、実施の形態３ではｎ型層のｎ型不純物の濃度を変化させる必要がある点で実施の形態１および実施の形態２とは異なっている。具体的には、基本的な構造が図１に示したショットキーダイオードと同様である実施の形態３のショットキーダイオードの製造方法については、図４および図５を参照して、ｎ型不純物の濃度が第１の面１２Ａ側から第２の面１２Ｂ側に向けて徐々に高くなるようにｎ型層形成工程を実施することができる。より具体的には、たとえば、ｎ型層１２を気相エピタキシャル成長により形成する場合にｎ型不純物として添加される窒素の量を徐々に増加させ、ｎ型層１２におけるｎ型不純物濃度を第１の面１２Ａ側においては５×１０１６／ｃｍ３、第２の面１２Ｂ側においては５×１０１７／ｃｍ３となるように、ｎ型層形成工程を実施することができる。これにより、実施の形態３のショットキーダイオードを製造することができる。
【００９０】
また、図４および図５を参照して、ｎ型層形成工程おいて形成されるｎ型層１２において、金属膜１５の基板１１側の端部と第１の面１２Ａとの間の領域には、第２の面１２Ｂ側の表面層におけるｎ型不純物の濃度よりも相対的に低い不純物の濃度を有する領域が形成されるようにｎ型層形成工程を実施することができる。具体的には、たとえば、ｎ型層１２を気相エピタキシャル成長により形成する場合に、ｎ型不純物として添加される窒素の量を、金属膜１５の基板１１側の端部と第１の面１２Ａとの間の領域を成長させる過程の一部または全部においてｎ型層１２におけるｎ型不純物の濃度が１×１０１５／ｃｍ３、その他の成長過程においては１×１０１７／ｃｍ３となるように、ｎ型層形成工程を実施することができる。これにより、実施の形態３の変形例のショットキーダイオードを製造することができる。
【００９１】
また、基本的な構造が図１１に示したショットキーダイオードと同様である実施の形態３のショットキーダイオードの製造方法については、図１２〜図１６を参照して、第１のｎ型層形成工程においてはｎ型不純物の濃度が小さくなるように第１のｎ型層１２Ｅを形成し、第２のｎ型層形成工程においてはｎ型不純物の濃度が上記第１のｎ型層１２Ｅにおけるｎ型不純物の濃度より相対的に大きくなるように第２のｎ型層１２Ｆを形成してもよい。具体的には、実施の形態２において述べたように、気相エピタキシャル成長により第１のｎ型層１２Ｅおよび第２のｎ型層１２Ｆを形成する場合、第１のｎ型層１２Ｅにおけるｎ型不純物としての窒素の濃度は１×１０１５／ｃｍ３程度、第２のｎ型層１２Ｆでは１×１０１７／ｃｍ３程度となるように、ｎ型不純物として添加される窒素の量を変化させることができる。これにより、実施の形態３の変形例のショットキーダイオードを製造することができる。
【００９２】
（実施の形態４）
図１８は本発明の一実施の形態である実施の形態４の半導体装置である酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の構成を示す概略断面図である。また、図１９は、ＭＯＳＦＥＴが配列されることにより形成される１チップのＭＯＳＦＥＴ素子の構成を示す概略平面図である。図１８および図１９を参照して、本発明の実施の形態４の半導体装置であるＭＯＳＦＥＴの構成を説明する。
【００９３】
図１８を参照して、本発明の実施の形態４の半導体装置であるＭＯＳＦＥＴ３０は、ワイドバンドギャップ半導体からなる基板３１と、基板３１上に形成されたｎ型層３２とを備えている。ｎ型層３２は基板３１側の表面である第１の面３２Ａとは反対側の表面である第２の面３２Ｂから第１の面３２Ａに向けて延びるように形成された溝３３を有している。溝３３の内部において、溝３３の底部である底壁３３Ａに接触する位置には絶縁体としての酸化物層３４が配置されている。さらに、ｎ型層３２の第２の面３２Ｂ付近の溝３３の側壁３３Ｂに面する位置には、高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むｐ型領域３６が形成されている。また、第２の面３２Ｂ付近におけるｐ型領域３６に隣接するとともに、ｐ型領域３６から見て溝３３が位置する側と反対側には、高濃度のｎ型不純物を含むｎ型領域３７が形成されている。さらに、ｐ型領域３６およびｎ型領域３７の底部に接するとともに、溝３３から離れる方向においてｎ型領域３７よりも溝３３から離れた領域にまで延在するように（つまりｎ型領域３７およびｐ型領域３６を取り囲むように）、低濃度のｐ型不純物を含むｐ型ウェル３５が形成されている。ｐ型ウェル３５において、ｎ型領域３７より溝３３から離れた位置に存在する部分の上部表面は、ｎ型層３２の第２の面３２Ｂと同一平面上に位置する。つまり、溝３３から見てｎ型領域３７より離れた位置においては、ｐ型ウェル３５がｎ型層３２の第２の面３２Ｂと同一平面に露出している。
【００９４】
上記ｐ型ウェル３５がｎ型層３２の第２の面３２Ｂに露出している部分上から、溝３３から離れる方向に向かって延在するように、ゲート酸化膜３９を介してゲート電極３８が形成されている。ゲート電極３８はその側壁および上部表面もゲート酸化膜３９により覆われている。ゲート酸化膜３９の側壁の位置は、ｎ型領域３７の溝３３から遠い側の端部の位置とほぼ等しい。
【００９５】
また、溝３３の内部において、酸化物層３４の上部表面と接触するとともに溝３３の内部を充填し、さらにｎ型層３２の上部表面である第２の面３２Ｂ上にまで延在するようにソース電極４１が形成されている。ソース電極４１は、ｐ型領域３６およびｎ型領域３７の上部表面、さらにゲート酸化膜３９の側壁および上部表面に接触するように形成されている。さらに、基板３１には基板３１に接触するように図示しないドレイン電極が配置されている。
【００９６】
また、図１８のＭＯＳＦＥＴ３０は１チップのＭＯＳＦＥＴ素子における繰り返し構造の１単位分であって、たとえば図１９に示すようにＭＯＳＦＥＴ素子３はＭＯＳＦＥＴ３０の溝３３が格子状に配列されたものとすることができる。溝３３に囲まれた領域の平面形状はたとえば多角形形状とすることができる。また、ＭＯＳＦＥＴ素子３は図１９に基づいて説明した上述の配列に代えて、たとえば図１９に示す格子に囲まれた領域が溝３３となるようにＭＯＳＦＥＴ３０が配列されたものとしてもよい。
【００９７】
次に、実施の形態４におけるＭＯＳＦＥＴ３０の動作について説明する。図１８を参照して、ゲート電極３８の電圧が０Ｖの状態すなわちオフ状態では、ゲート酸化膜３９の直下に位置するｐ型ウェル３５とｎ型層３２との間が逆バイアスとなり、非導通状態となる。このとき、ｎ型層３２においてソース電極４１と接触している部分の周辺には空乏層が広がっており、ソース電極４１と基板３１に接触するように配置された図示しないドレイン電極との間は電気的に短絡しない（ＳＳＢ構造）。そのため、ｎ型層３２のｎ型不純物の濃度を高く、ｎ型層３２の厚みを薄くすることができる。
【００９８】
一方、ゲート電極３８に正の電圧を印加していくと、ｐ型ウェル３５のゲート酸化膜３９と接触する付近において反転層が形成される。その結果、ｎ型領域３７とｎ型層３２とが電気的に接続され、電子の流れ４７Ａに沿って電子が移動することにより電流が流れる。このとき、前述のようにＳＳＢ構造を有するＭＯＳＦＥＴ３０は、ｎ型層３２のｎ型不純物の濃度を高く、ｎ型層３２の厚みを薄くすることができるため、ｎ型層３２の抵抗を小さくすることができる。その結果、ＭＯＳＦＥＴ３０は低損失となっている。
【００９９】
なお、上記ｎ型層３２において、前述の実施の形態２のショットキーダイオードと同様に、酸化物層３４に隣接する位置にｐ型領域をさらに備えてもよい。これにより、酸化物層３４とｎ型層３２との界面付近における電界の集中を緩和することができる。その結果、実施の形態４のＭＯＳＦＥＴ３０の耐圧に関する信頼性を一層向上させることができる。
【０１００】
また、前述の実施の形態３のショットキーダイオードと同様に、上記ｎ型層３２において、ｎ型不純物の濃度が第１の面３２Ａ側から第２の面３２Ｂ側に向けて徐々に高くなるようにしてもよいし、ソース電極４１の基板３１側の端部と第１の面３２Ａとの間の領域に、第２の面３２Ｂ側の表面層におけるｎ型不純物の濃度よりも相対的に低いｎ型不純物の濃度を有する領域が形成されてもよい。これにより、漏れ電流に対する影響の大きい領域においてはｎ型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい領域においてはｎ型不純物の濃度が高くなっているため、ｎ型層３２の抵抗を低減することができる。
【０１０１】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態４のＭＯＳＦＥＴの製造方法について図に基づいて説明する。図２０は、実施の形態４のＭＯＳＦＥＴの製造工程の概略を示す図である。また、図２１〜図２８は実施の形態４のＭＯＳＦＥＴの製造方法を説明するための概略断面図である。図２０〜図２８を参照して、実施の形態４のＭＯＳＦＥＴの製造方法について説明する。
【０１０２】
図２０に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上にｎ型層を形成するｎ型層形成工程が実施される。具体的には、図２１に示すように、基板準備工程において準備されたワイドバンドギャップ半導体、たとえば炭化珪素からなる基板３１の上にｎ型層３２（たとえばｎ型不純物を含む炭化珪素層）が形成される。このｎ型層形成工程は、たとえばｎ型不純物を含む原料ガスを用いた気相エピタキシャル成長により実施することができる。
【０１０３】
次に、図２０に示すように、ｎ型層形成工程で形成されたｎ型層にｐ型ウェルを形成するｐ型ウェル形成工程が実施される。具体的には、図２１に示すように、たとえばｎ型層３２の基板３１側の面とは反対側の表面が熱酸化されることにより熱酸化膜４２Ａが形成される。さらにＣＶＤにより熱酸化膜４２Ａ上に酸化膜４３Ａが形成される。そして、たとえば酸化膜４３Ａの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いてＲＩＥにより酸化膜４３Ａおよび熱酸化膜４２Ａが部分的に除去されることにより、ｎ型層３２上に開口パターンを有する熱酸化膜４２Ａおよび酸化膜４３Ａからなるマスク層が形成される。その後、上記レジスト膜をエッチングなどにより除去する。そして、このマスク層をマスクとして用いてｎ型層３２へイオン注入を行なうことにより、ｎ型層３２にｐ型ウェル３５が形成される。
【０１０４】
次に、図２０に示すように、ｐ型ウェル形成工程で形成されたｐ型ウェルに高濃度のｐ型不純物を含むｐ型領域を形成するｐ型領域形成工程が実施される。具体的には、図２２に示すように、たとえば酸化膜４３Ａおよび熱酸化膜４２Ａがすべて除去された後、ＣＶＤにより酸化膜４３Ｂが形成される。そして、たとえば酸化膜４３Ｂの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより酸化膜４３Ｂが部分的に除去されることにより、ｐ型ウェル３５上に開口パターンを有する酸化膜４３Ｂからなるマスク層が形成される。その後、上記レジスト膜を除去する。このマスク層をマスクとして用いてイオン注入を行なうことにより、ｐ型ウェル３５にｐ型領域３６が形成される。
【０１０５】
次に、図２０に示すように、ｐ型領域形成工程でｐ型領域が形成されたｐ型ウェルに高濃度のｎ型不純物を含むｎ型領域を形成するｎ型領域形成工程が実施される。具体的には、図２３に示すように、たとえば酸化膜４３Ｂがすべて除去された後、ＣＶＤにより酸化膜４３Ｃが形成される。そして、たとえば酸化膜４３Ｃの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより酸化膜４３Ｃが部分的に除去されることにより、ｐ型ウェル３５およびｐ型領域３６上に開口パターンを有する酸化膜４３Ｃからなるマスク層が形成される。この酸化膜４３Ｃに形成された開口パターンは、ｐ型領域３６の端部を露出させる位置に形成されている。このマスク層をマスクとして用いてイオン注入を行なうことにより、ｎ型領域３７が形成される。
【０１０６】
次に、図２０に示すように、ｎ型層に、基板側の表面である第１の面とは反対側の表面である第２の面から第１の面に向けて延びる溝をエッチングにより形成する溝形成工程が実施される。具体的には、図２４に示すように、たとえば酸化膜４３Ｃがすべて除去された後、活性化アニールが実施される。その後、ＣＶＤにより酸化膜４３Ｄが形成される。そして、たとえば酸化膜４３Ｄの上にフォトリソグラフィーにより所望の溝の形状に応じた開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより開口に応じて酸化膜４３Ｄが部分的に除去される。この結果、開口パターンを有する酸化膜４３Ｄが形成される。その後、上記レジスト膜をエッチングなどにより除去する。さらに、たとえば酸化膜４３Ｄをマスクとして用いてＲＩＥによりｎ型層３２を部分的に除去することにより、ｎ型層３２に溝３３が形成される。このとき、溝３３の側面において、ｐ型領域３６およびｐ型ウェル３５の表面が露出するように、溝３３の位置は決定されている。
【０１０７】
次に、図２０に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。具体的には、図２５に示すように、溝３３が形成されたｎ型層３２はたとえば熱酸化により溝３３の側壁３３Ｂが犠牲酸化される。その後、エッチングにより酸化膜４３Ｄおよび上記犠牲酸化により形成された酸化膜を含むすべての酸化膜が除去される。その後、たとえば熱酸化により溝３３の内周面上からｐ型領域３６、ｎ型領域３７、ｐ型ウェル３５の表面およびｎ型層３２の第２の面３２Ｂ上にまで延在する熱酸化膜４２Ｂを形成する。そして、熱酸化膜４２Ｂ上に、溝３３の内部を充填するとともにｎ型層３２の第２の面３２Ｂ上にまで延在する酸化膜４３ＥをＣＶＤにより形成する。このようにして、熱酸化膜４２Ｂおよび酸化膜４３Ｅがそれぞれ形成されることにより酸化物層形成工程が完了する。さらに、たとえばＲＩＥにより熱酸化膜４２Ｂおよび酸化膜４３Ｅが減膜されて溝３３の底壁３３Ａ付近の熱酸化膜４２Ｂおよび酸化膜４３Ｅ以外の熱酸化膜４２Ｂおよび酸化膜４３Ｅが除去されることによりエッチング工程が完了する。この溝３３の底壁３３Ａ付近に残存した熱酸化膜４２Ｂおよび酸化膜４３Ｅが絶縁体としての酸化物層３４である。
【０１０８】
次に、図２０に示すように、ＭＯＳＦＥＴのゲートを形成するゲート形成工程が実施される。ゲート形成工程はゲート酸化膜形成工程およびゲート電極形成工程を含んでいる。具体的には、図２６に示すように、たとえば熱酸化によりｎ型層３２の第２の面３２Ｂ、ｐ型領域３６、ｎ型領域３７、ｐ型ウェル３５の表面、および溝１３の内周面においてｎ型層１２が露出した面に対して犠牲酸化が実施される。その後、犠牲酸化により形成された熱酸化膜がエッチングにより除去される。その後、たとえば熱酸化により溝３３において酸化物層３４が形成されていない内周面上から、ｐ型領域３６、ｎ型領域３７、ｐ型ウェル３５の表面、およびｎ型層３２の第２の面３２Ｂ上にまで延在するように熱酸化膜３９Ａが形成される。さらに、熱酸化膜３９Ａ上にたとえばＣＶＤによりポリシリコン膜３８が形成される。そして、たとえばポリシリコン膜３８上にフォトリソグラフィーにより所望のゲート電極の形状以外の部分に開口を有するレジスト膜４４Ａが形成される。当該レジスト膜４４Ａをマスクとして用いてＲＩＥによりポリシリコン膜３８が部分的に除去されることにより、図２６に示すようにゲート電極３８が形成される（ゲート電極形成工程）。さらに、図２７に示すように、たとえばレジスト膜４４Ａが除去された後、ゲート電極３８が形成されたｎ型層３２の第２の面３２Ｂを覆うように、ＣＶＤにより酸化膜３９Ｂが形成される。そして、たとえば酸化膜３９Ｂ上にフォトリソグラフィーにより所望のゲート酸化膜の形状以外の部分に開口を有するレジスト膜４４Ｂが形成される。このレジスト膜４４Ｂをマスクとして用いてＲＩＥにより酸化膜３９Ｂが部分的に除去される。この結果、ゲート電極３８を覆うように酸化膜３９Ｂが残存する。このゲート電極３８を取り囲むように残存した熱酸化膜３９Ａおよび酸化膜３９Ｂがゲート酸化膜３９である（ゲート酸化膜形成工程）。
【０１０９】
次に、図２０に示すように、絶縁体としての酸化物層が形成された溝の側壁に接触するように、ｎ型層とショットキー接触可能な金属膜を形成する金属膜形成工程を含むソース電極形成工程が実施される。ソース電極形成工程は金属膜形成工程、ボンディング電極形成工程の順に実施される。具体的には、図２８に示すように、たとえばレジスト膜４４Ｂを除去した後、溝３３の底部に位置する酸化物層３４上から溝３３の側壁３３Ｂ、ｎ型層３２の第２の面３２Ｂ側におけるｐ型領域３６、ｎ型領域３７の表面、ゲート酸化膜３９の側面および上部表面上に延在するように、ｎ型層３２とショットキー接触可能なＮｉなどの金属を蒸着することにより金属膜４５を形成する金属膜形成工程が実施される。金属膜４５は、ｎ型層３２とショットキー接続し、ｐ型領域３６およびｎ型領域３７とは電気的に接続する。金属膜４５の厚みは溝３３の幅より十分小さいので、金属膜４５によっては溝３３は充填されていない。その後、ボンディングが容易なＡｌなどの金属を金属膜４５上に蒸着することにより、ボンディング電極４６を形成するボンディング電極形成工程が実施される。なお、ボンディング電極４６は金属膜４５の厚みより厚く形成されており、溝３３を充填するように形成されている。この金属膜４５およびボンディング電極４６がソース電極４１となる。なお、金属膜４５の厚みを厚くして溝３３を充填する（つまり、ソース電極４１を金属膜４５のみで構成する）ようにしてもよいし、ボンディング電極４６を２層以上の多層膜構造としてもよい。
【０１１０】
以上の製造方法により、実施の形態４のＭＯＳＦＥＴ３０を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態４のＭＯＳＦＥＴ３０を容易に製造することができる。
【０１１１】
なお、実施の形態４はたとえば以下の条件により実施することができる。図１８を参照して、基板３１としては４Ｈ−ＳｉＣ（六方晶）を材料とし、（０００１）面が主面となるように使用することができる。このとき、ｎ型不純物として窒素を１×１０１９／ｃｍ３程度含むことにより、ｎ＋基板として使用することができる。また、厚みは０．４ｍｍ程度とすることができる。また、ｎドリフト層としてのｎ型層３２の第１の面３２Ａから第２の面３２Ｂまでの距離は１１μｍ程度、溝３３が形成された部分のｎ型層３２の幅（溝３３の側壁３３Ｂから隣り合う溝３３の側壁３３Ｂまでの距離：ドリフト層幅）は３．２μｍ程度、溝３３の幅（溝３３における両側壁３３Ｂ、３３Ｂの間の距離）は２μｍ程度とすることができる。さらに、酸化物層３４と基板３１との距離は１μｍ程度、酸化物層３４の厚みは１μｍ以上２μｍ以下程度とすることができる。また、ｐ型ウェル３５の厚みは１μｍ程度とすることができる。
【０１１２】
また、製造方法においては、図２１を参照して、ｎ型層３２はたとえば原料ガスとしてＳｉＨ４およびＣ３Ｈ８を使用したＳｉＣの気相ホモエピタキシャル成長により形成することができる。また、ｎ型層３２はｎ型不純物として窒素を５×１０１６／ｃｍ３程度含んでおり、厚みは１１μｍ程度とすることができる。さらに、熱酸化膜４２Ａは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜４３ＡはＣＶＤにより１．５μｍ程度の厚みになるように形成することができる。さらに、イオン注入はたとえば基板３１の加熱温度を５００℃程度とした高温イオン注入により、Ａｌ、ホウ素（Ｂ）などを深さ１μｍ程度、濃度１×１０１６／ｃｍ３程度注入することができる。
【０１１３】
また、図２１および図２２を参照して、熱酸化膜４２Ａ、酸化膜４３Ａおよび酸化膜４３Ｂの除去はたとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。図２２を参照して、酸化膜４３ＢはたとえばＣＶＤにより１μｍ程度の厚みになるように形成することができる。また、イオン注入はたとえば５００℃程度の高温イオン注入により、Ａｌ、Ｂなどを深さ０．３μｍ程度、濃度１×１０１９／ｃｍ３程度注入することができる。
【０１１４】
また、図２３を参照して、酸化膜４３ＣはたとえばＣＶＤにより１μｍ程度の厚みになるように形成することができる。さらに、イオン注入はたとえば基板３１の加熱温度が５００℃程度の高温イオン注入により、窒素（Ｎ）、リン（Ｐ）などを深さ０．３μｍ程度、濃度１×１０１９／ｃｍ３程度注入することができる。
【０１１５】
また、図２４を参照して、活性化アニールは加熱温度が１７００℃程度で加熱時間が２０分程度の条件で実施することができる。さらに、酸化膜４３ＤはたとえばＣＶＤにより３μｍ程度の厚みになるように形成することができる。また、酸化膜４３Ｄの部分的な除去（パターン形成）は、たとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。さらに、溝３３の形成はＳＦ６およびＯ２系のガスを使用したＲＩＥにより実施することができ、溝３３の深さは１０μｍ程度とすることができる。
【０１１６】
また、図２５を参照して、犠牲酸化による熱酸化膜および熱酸化膜４２Ｂは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。さらに、酸化膜４３ＥはたとえばＣＶＤにより３μｍ程度の厚みになるように形成することができる。また、熱酸化膜４２Ｂおよび酸化膜４３Ｅの減膜は、ＣＦ４系ガスを使用したＲＩＥにより１０μｍ程度減膜することにより実施することができる。
【０１１７】
また、図２６を参照して、犠牲酸化による熱酸化膜および熱酸化膜３９Ａは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。さらに、たとえばゲート電極３８を形成するためのポリシリコン膜は、低圧化学蒸着（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ；ＬＰＣＶＤ）により０．３μｍ程度の厚みになるように形成することができる。また、たとえばゲート電極３８を形成するためのポリシリコン膜の除去は、ＣＦ４系ガスを使用したＲＩＥにより実施することができる。
【０１１８】
また、図２７を参照して、酸化膜３９ＢはたとえばＣＶＤにより０．４μｍ程度の厚みになるように形成することができる。さらに、図２８を参照して、金属膜４５は、Ｎｉ、Ｐｔなどの金属を０．１μｍ程度の厚さになるように蒸着することにより形成することができる。また、ボンディング電極４６はＡｌなどの金属を２〜５μｍ程度の厚さになるように蒸着することにより形成することができる。
【０１１９】
図２９は本発明の実施の形態４の半導体装置であるＭＯＳＦＥＴにおける変形例の構成を示す概略断面図である。図２９を参照して、本発明の実施の形態４の半導体装置であるＭＯＳＦＥＴにおける変形例の構成を説明する。
【０１２０】
図２９を参照して、実施の形態４の変形例のＭＯＳＦＥＴ３０と、上述した実施の形態４の図１８に示されたＭＯＳＦＥＴ３０とは基本的に同様の構成を有している。しかし、実施の形態４のＭＯＳＦＥＴ３０はプレナー構造であるのに対し、変形例のＭＯＳＦＥＴ３０はトレンチ構造を有している点で異なっている。具体的には、ゲート電極およびこれに隣接する構造が異なっている。すなわち、変形例においては、ｐ型領域３６およびｎ型領域３７の底部に接するように（つまりｎ型領域３７およびｐ型領域３６の底部において溝３３に接する位置からｎ型領域３７まで延在するように）、低濃度のｐ型不純物を含むｐ型ウェル３５が形成されている。そしてｎ型層３２の第２の面３２Ｂ付近においてｐ型ウェル３５およびｎ型領域３７と対向するように、ゲート酸化膜３９を介してゲート電極３８が形成されている。すなわち、ｎ型層３２の厚み方向（第２の面３２Ｂから第１の面３２Ａに向かう方向）において、ゲート電極３８の下部表面の位置は、ｐ型ウェル３５の下部表面の位置とほぼ同じ位置に配置されている。また、ｎ型層３２の厚み方向において、ゲート電極３８の上部表面の位置はｎ型領域３７の上部表面の位置とほぼ同じ位置に配置されている。また、異なる観点から言えば、ｎ型層３２の厚み方向において、ゲート電極３８の下部表面の位置はｎ型領域３７の上部表面の位置より第１の面３２Ａ側に位置している。より好ましくは、ｎ型層３２の厚み方向において、ゲート電極３８の下部表面の位置はｐ型ウェル３５の下部表面の位置と同じか当該下部表面の位置より第１の面３２Ａ側に位置する。また、ゲート電極３８はその上部表面および下部表面もゲート酸化膜３９により覆われている。
【０１２１】
また、溝３３の内部において、酸化物層３４の上部表面と接触するとともに溝３３の内部を充填し、さらにｎ型層３２の上部表面である第２の面３２Ｂ上にまで延在するようにソース電極４１が形成されている。ソース電極４１は、ｐ型領域３６およびｎ型領域３７の上部表面、さらにゲート酸化膜３９の側壁および上部表面に接触するように形成されている。なお、ソース電極４１は、図２８において説明したように金属膜４５およびボンディング電極４６からなる多層膜構造としても良いし、金属膜４５のみで構成してもよい。
【０１２２】
次に、図２９を参照して、実施の形態４の変形例におけるＭＯＳＦＥＴ３０の動作について説明する。実施の形態４の変形例のＭＯＳＦＥＴ３０は基本的には実施の形態４のＭＯＳＦＥＴ３０と同様に動作する。しかし、ゲート電極に正の電圧が印加された場合に反転層が形成される部位において相違している。すなわち、実施の形態４の変形例におけるＭＯＳＦＥＴ３０のゲート電極３８に正の電圧を印加していくと、ｐ型ウェル３５のゲート酸化膜３９と接触する付近において反転層が形成される。その結果、ｎ型領域３７とｎ型層３２とが電気的に接続され、電子の流れ４７Ｂに沿って電子が移動することにより電流が流れる。このとき、前述のようにＳＳＢ構造を有するＭＯＳＦＥＴ３０は、ｎ型層３２のｎ型不純物の濃度を高く、ｎ型層３２の厚みを薄くすることができるため、ｎ型層３２の抵抗を小さくすることができる。その結果、ＭＯＳＦＥＴ３０は低損失となっている。
【０１２３】
次に、実施の形態４の変形例におけるＭＯＳＦＥＴの製造方法について説明する。図２９に示すように、実施の形態４の変形例におけるＭＯＳＦＥＴ３０は一般的なトレンチ構造を有するＭＯＳＦＥＴのドリフト層にＳＳＢ構造を適用した構成となっている。従って、上述した実施の形態４のＭＯＳＦＥＴの製造方法におけるＳＳＢ構造の作製方法と、一般的なトレンチ構造を有するＭＯＳＦＥＴの製造方法とを組み合わせることにより、製造することができる。
【０１２４】
（実施の形態５）
図３０は本発明の実施の形態５の半導体装置としての接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）の構成を示す概略断面図である。図３０を参照して、本発明の実施の形態５の半導体装置としてのＪＦＥＴの構成を説明する。
【０１２５】
図３０を参照して、実施の形態５におけるＪＦＥＴ５０と、上述した実施の形態４における図１８のＭＯＳＦＥＴ３０とはいずれも同様のＳＳＢ構造を有する電界効果型トランジスタである。従って、図３０における基板５１、下部ｎ型層５２および上部ｎ型層６２、溝５３、絶縁体としての酸化物層５４は、図１８の基板３１、ｎ型層３２、溝３３、絶縁体としての酸化物層３４と基本的に共通の構成を有している。また、図３０のＪＦＥＴ５０は図１８のＭＯＳＦＥＴ３０と同様に１チップのＪＦＥＴ素子における繰り返し構造の１単位分であって、図１９に基づいて説明したＭＯＳＦＥＴ素子３と同様のＪＦＥＴ素子を構成することができる。
【０１２６】
しかし、実施の形態５のＪＦＥＴは以下の点において実施の形態４のＭＯＳＦＥＴとはとは異なっている。すなわち、基板５１上に形成された下部ｎ型層５２および下部ｎ型層５２の上に形成された上部ｎ型層６２を含むｎ型層において、下部ｎ型層５２の基板５１とは反対側の表面である境界面５２Ｂ付近における溝５３の側壁５３Ｂに面する位置には、高濃度のｐ型不純物を含むｐ型領域５６が形成されている。また、境界面５２Ｂ付近における溝５３の側壁５３Ｂに面する位置には、ｐ型領域５６の底壁および溝５３の側壁５３Ｂを構成する側壁とは反対側の側壁を囲むように低濃度のｐ型不純物を含む埋め込みｐ型層５５が形成されている。すなわち、埋め込みｐ型層５５は溝の側壁５３Ｂ、上部ｎ型層６２の底面、ｐ型領域５６の底面および溝５３の側壁５３Ｂとは反対側の側壁に接触して配置されている。
【０１２７】
また、上部ｎ型層６２の基板５１とは反対側の表面である第２の面６２Ｂ付近における溝５３の側壁５３Ｂに面する位置には、高濃度のｎ型不純物を含むｎ型領域５７が形成されている。さらに、第２の面６２Ｂ付近の埋め込みｐ型層５５と対向する位置からｎ型領域５７とは反対側（溝５３から遠ざかる方向）に延在するように、ゲート電極５８が形成されている。ゲート電極５８は中濃度のｐ型不純物を含む半導体層である。また、上部ｎ型層６２の上には第２の面６２Ｂに接触して、かつゲート電極５８と対向する位置からｎ型領域５７の方向に延在するように電極間酸化膜５９が形成されている。電極間酸化膜５９の溝５３側の端面は、ｎ型領域５７とゲート電極５８との間の領域に位置している。つまり、電極間酸化膜５９によりゲート電極５８の上部表面は完全に覆われている。
【０１２８】
また、溝５３の内部において、酸化物層５４の上部表面と接触するとともに溝５３の内部を充填し、さらに上部ｎ型層６２の上部表面である第２の面６２Ｂおよび電極間酸化膜５９上にまで延在するようにソース電極６１が形成されている。すなわち、ソース電極６１は、ｎ型領域５７の上部表面、電極間酸化膜５９の側壁および上部表面に接触するように形成されている。
【０１２９】
次に、実施の形態５におけるＪＦＥＴ５０の動作について説明する。ＪＦＥＴの動作の型にはノーマリーオフ型とノーマリーオン型があり、ゲート電極５８と埋め込みｐ型領域５５とに挟まれたｎ型層５８（チャネル領域）の不純物濃度と厚みによって変わる。ここでは、ＪＦＥＴとして一般的であるノーマリーオン型について説明を行なう。図３０を参照して、ゲート電極５８の電圧が０Ｖ（ソース電極６１と同電位）の状態では、上部ｎ型層において、ゲート電極５８と埋め込みｐ型層５５とで挟まれた領域（チャネル領域）は完全には空乏化されておらず、ソース電極６１と下部ｎ型層５２とは電気的に接続された状態となっている。そのため、電子の流れ６８Ａに沿って電子が移動することにより電流が流れる。
【０１３０】
一方、ソース電極６１に対してゲート電極５８を負の電圧に印加していくと、上述のチャネル領域の空乏化が進行し、ソース電極６１と下部ｎ型層５２とは電気的に遮断された状態となる。そのため、電子の流れ６８Ａに沿って電子が移動することができず、電流は流れない。
【０１３１】
ここで、下部ｎ型層５２においてソース電極６１と接触している部分の周辺には空乏層が広がっており、ソース電極６１と基板５１に接触するように配置された図示しないドレイン電極との間は電気的に接続されない（ＳＳＢ構造）。そのため、下部ｎ型層５２のｎ型不純物の濃度を高く、下部ｎ型層５２の厚みを薄くすることができる。その結果、下部ｎ型層５２の抵抗を小さくすることができるため、ＪＦＥＴ５０は低損失となっている。
【０１３２】
なお、下部ｎ型層５２において、前述の実施の形態２のショットキーダイオードと同様に、酸化物層５４に隣接する位置にｐ型領域をさらに備えてもよい。これにより、酸化物層５４と下部ｎ型層５２との界面付近における電界の集中を緩和することができる。その結果、実施の形態５のＪＦＥＴ５０の耐圧に関する信頼性を一層向上させることができる。
【０１３３】
また、前述の実施の形態３のショットキーダイオードと同様に、下部ｎ型層５２において、ｎ型不純物の濃度が第１の面５２Ａ側から境界面５２Ｂ側に向けて徐々に高くなるようにしてもよいし、ソース電極６１の基板５１側の端部と第１の面５２Ａとの間の領域に、境界面５２Ｂ側の表面層（境界面５２Ｂから２μｍ程度の範囲）におけるｎ型不純物の濃度よりも相対的に低いｎ型不純物の濃度を有する領域が形成されてもよい。これにより、漏れ電流に対する影響の大きい領域においてはｎ型不純物の濃度が低くなっているため、漏れ電流は低減される。一方、漏れ電流に対する影響の比較的小さい領域においてはｎ型不純物の濃度が高くなっているため、下部ｎ型層５２の抵抗を低減することができる。
【０１３４】
次に、本発明の半導体装置の製造方法の一実施の形態として、実施の形態５のＪＦＥＴの製造方法について図に基づいて説明する。図３１は、実施の形態５のＪＦＥＴの製造工程の概略を示す図である。また、図３２〜図３９は実施の形態５のＪＦＥＴの製造方法を説明するための概略断面図である。図３１〜図３９を参照して、実施の形態５のＪＦＥＴの製造方法について説明する。
【０１３５】
図３１に示すように、まずワイドバンドギャップ半導体からなる基板を準備する工程である基板準備工程が実施された後、基板上に下部ｎ型層を形成する下部ｎ型層形成工程が実施される。具体的には、実施の形態４のｎ型層形成工程と同様に、図３２に示すように、基板準備工程において準備されたワイドバンドギャップ半導体からなる基板５１の上に下部ｎ型層５２が形成される。
【０１３６】
次に、図３１に示すように、下部ｎ型層形成工程で形成された下部ｎ型層に埋め込みｐ型層を形成する埋め込みｐ型層形成工程が実施される。具体的には、実施の形態４のｐ型ウェル形成工程と同様に、図３２に示すように、たとえば下部ｎ型層５２の基板５１とは反対側の表面に熱酸化膜６３Ａおよび酸化膜６４Ａが形成される。そして、たとえばフォトリソグラフィーを用いて酸化膜６４Ａ上に所定のパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとしてＲＩＥにより熱酸化膜６３Ａおよび酸化膜６４Ａを部分的に除去することにより、下部ｎ型層５２上に図３２に示したような開口パターンを有する熱酸化膜６３Ａおよび酸化膜６４Ａからなるマスク層が形成される。このマスク層をマスクとして用いてイオン注入を行なうことにより、下部ｎ型層５２に埋め込みｐ型層５５が形成される。
【０１３７】
次に、図３１に示すように、埋め込みｐ型層形成工程で形成された埋め込みｐ型層に高濃度のｐ型不純物を含むｐ型領域を形成するｐ型領域形成工程が実施される。具体的には、実施の形態４のｐ型領域形成工程と同様に、図３３に示すように、たとえば酸化膜６４Ａおよび熱酸化膜６３Ａがすべて除去された後、ＣＶＤにより下部ｎ型層５２の基板５１に対向する面と反対側の面（上部表面）上に酸化膜６４Ｂが形成される。そして、たとえばフォトリソグラフィーを用いて酸化膜６４Ｂ上に所定のパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとしてＲＩＥにより熱酸化膜６４を部分的に除去することにより埋め込みｐ型層５５上に図３３に示したような開口パターンを有する酸化膜６４Ｂからなるマスク層が形成される。このマスク層をマスクとして用いてイオン注入を行なうことにより、埋め込みｐ型層５５にｐ型領域５６が形成される。
【０１３８】
次に、図３１に示すように、埋め込みｐ型層５５およびｐ型領域５６が形成された下部ｎ型層５２上に上部ｎ型層を形成する上部ｎ型層形成工程が実施される。具体的には、図３４に示すように、たとえば酸化膜６４Ｂがすべて除去された後、熱酸化により下部ｎ型層５２の上部表面が犠牲酸化される。その後、エッチングにより上記犠牲酸化により形成された酸化膜が除去される。そして、下部ｎ型層５２上に上部ｎ型層６２（たとえばｎ型不純物を含む炭化珪素層）がたとえば気相エピタキシャル成長により形成される。
【０１３９】
次に、図３１に示すように、上部ｎ型層６２に高濃度のｎ型不純物を含むｎ型領域５７（図３５参照）を形成するｎ型領域形成工程が実施される。具体的には、図３４に示すように、たとえば熱酸化およびＣＶＤにより上部ｎ型層６２上に熱酸化膜６３Ｂが、また当該熱酸化膜６３Ｂ上に酸化膜６４Ｃがそれぞれ形成される。そして、図３５に示すように、たとえば酸化膜６４Ｃの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより酸化膜６４Ｃおよび熱酸化膜６３Ｂが部分的に除去されることにより、上部ｎ型層６２上に、所定の開口パターンを有し、熱酸化膜６３Ｂおよび酸化膜６４Ｃからなるマスク層が形成される。このマスク層をマスクとして用いてイオン注入を行なうことにより、上部ｎ型層６２にｎ型領域５７が形成される。
【０１４０】
次に、図３１に示すように、上部ｎ型層にｐ型半導体からなるゲート電極を形成するゲート電極形成工程が実施される。具体的には、図３６に示すように、たとえば酸化膜６４Ｃおよび熱酸化膜６３Ｂがすべて除去された後、熱酸化およびＣＶＤにより上部ｎ型層６２上に熱酸化膜６３Ｃが形成され、当該熱酸化膜６３Ｃ上に酸化膜６４Ｄが形成される。そして、たとえば酸化膜６４Ｄの上にフォトリソグラフィーにより開口を有するレジスト膜が形成される。このレジスト膜をマスクとして用いてＲＩＥにより酸化膜６４Ｄおよび熱酸化膜６３Ｃが部分的に除去されることにより、上部ｎ型層６２上に熱酸化膜６３Ｃおよび酸化膜６４Ｄからなるマスク層が形成される。このマスク層はｎ型領域５７上を覆うように形成されている。このマスク層をマスクとして用いてイオン注入を行なうことにより、上部ｎ型層６２にｐ型不純物を含むゲート電極５８が形成される。
【０１４１】
次に、図３１に示すように、上部ｎ型層６２および下部ｎ型層５２に、基板５１側の表面とは反対側の表面である上部ｎ型層６２の第２の面６２Ｂから下部ｎ型層５２の第１の面５２Ａに向けて延びる溝５３をエッチングにより形成する溝形成工程が実施される。具体的には、図３７に示すように、実施の形態４の溝形成工程と同様に、たとえば酸化膜６４Ｄおよび熱酸化膜６３Ｃがすべて除去された後、活性化アニールが実施される。その後、ＣＶＤにより酸化膜６４Ｅが形成される。そして、たとえばフォトリソグラフィーを用いて酸化膜６４Ｅ上に所定のパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとしてＲＩＥにより酸化膜６４Ｅを部分的に除去することにより、酸化膜６４Ｅからなるマスク層が形成される。さらに、このマスク層をマスクとして用いてＲＩＥにより上部ｎ型層６２および下部ｎ型層５２からなるｎ型層に溝５３が形成される。
【０１４２】
次に、図３１に示すように、溝の底部に絶縁体を形成する絶縁体形成工程が実施される。絶縁体形成工程は酸化物層形成工程、エッチング工程の順に実施される。具体的には、図３８に示すように、エッチングにより酸化膜６４Ｅを含むすべての酸化膜が除去された後、たとえば熱酸化およびＣＶＤにより、溝５３の内周面上から上部ｎ型層６２において形成されたゲート電極５８上の領域にまで延在するように熱酸化膜６３Ｅが、さらに当該熱酸化膜６３Ｅ上に酸化膜６４Ｆがそれぞれ形成されることにより酸化物層形成工程が完了する。さらに、たとえばＲＩＥにより熱酸化膜６３Ｅおよび酸化膜６４Ｆが減膜されて溝５３の底壁５３Ａ付近の熱酸化膜６３Ｅおよび酸化膜６４Ｆ以外の熱酸化膜６３Ｅおよび酸化膜６４Ｆが除去されることによりエッチング工程が完了する。この溝５３の底壁５３Ａ付近に残存した熱酸化膜６３Ｅおよび酸化膜６４Ｆが絶縁体としての酸化物層５４である。
【０１４３】
次に、図３１に示すように、電極間酸化膜を形成する電極間酸化膜形成工程が実施される。具体的には、図３８に示すように、たとえば熱酸化およびＣＶＤにより上部ｎ型層６２の第２の面６２Ｂを覆うように熱酸化膜６３Ｆが、また熱酸化膜６３Ｆ上に酸化膜６４Ｇがそれぞれ形成される。そして、たとえば酸化膜６４Ｇの上にフォトリソグラフィーにより開口を有するレジスト膜６５が形成される。このレジスト膜６５をマスクとして用いてＲＩＥにより酸化膜６４Ｇおよび熱酸化膜６３Ｆを部分的に除去する。このとき残存した熱酸化膜６３Ｆおよび酸化膜６４Ｇが電極間酸化膜５９である。
【０１４４】
次に、図３１に示すように、実施の形態４と同様に、絶縁体としての酸化物層５４が形成された溝５３の側壁５３Ｂに接触するように、上部および下部ｎ型層６２、５２とショットキー接触可能な金属膜６６を形成する金属膜形成工程を含むソース電極形成工程が実施される。具体的には、図３８に示すように、たとえばレジスト膜６５を除去した後、図３９に示すようにｎ型層としての下部ｎ型層５２および上部ｎ型層６２とショットキー接触可能なＮｉなどの金属を蒸着することにより金属膜６６を形成する金属膜形成工程が実施される。図３９に示すようにｎ型層としての下部ｎ型層５２および上部ｎ型層６２と金属膜６６はショットキー接続し、また、ｐ型領域５６とｎ型領域５７と金属膜６６とは電気的に接続する。その後、ボンディングが容易なＡｌなどの金属を蒸着することにより、金属膜６６上にボンディング電極６７を形成するボンディング電極形成工程が実施される。この金属膜６６およびボンディング電極６７がソース電極６１となる。なお、ソース電極６１は金属膜６６のみで構成してもよいし、金属膜６６と１層または複数層からなるボンディング電極６７とから構成してもよい。
【０１４５】
以上の製造方法により、実施の形態５のＪＦＥＴ５０を製造することができる。本製造方法には、実施の困難な工程が含まれていないため、本製造方法によれば、実施の形態５のＪＦＥＴ５０を容易に製造することができる。
【０１４６】
なお、実施の形態５はたとえば以下の条件により実施することができる。図３０を参照して、基板５１としては実施の形態４と同様のｎ＋基板を使用することができる。また、ｎ型層としての下部ｎ型層５２および上部ｎ型層６２も、基本的には実施の形態４のｎ型層と同様の構成とすることができる。ただし、第１の面５２Ａから境界面５２Ｂまでの距離は１１μｍ程度、境界面５２Ｂから第２の面６２Ｂまでの距離は１μｍ程度とすることができる。また、上部ｎ型層６２はｎ型不純物として窒素を２×１０１６／ｃｍ３程度含むことができる。さらに、酸化物層５４と基板５１との距離は１μｍ程度、酸化物層５４の厚みは１μｍ以上２μｍ以下程度とすることができる。また、埋め込みｐ型層５５の厚みは１μｍ程度とすることができる。
【０１４７】
また、製造方法においては、図３２を参照して、下部ｎ型層５２および埋め込みｐ型層５５は実施の形態４のｎ型層およびｐ型ウェルと同様に形成することができる。さらに、図３３を参照して、ｐ型領域５６は、実施の形態４のｐ型領域と同様に形成することができる。
【０１４８】
また、図３４を参照して、上部ｎ型層６２は下部ｎ型層５２と基本的には同様に形成することができるが、厚みは１μｍ程度、ｎ型不純物として窒素の濃度は２×１０１６／ｃｍ３程度とすることができる。
【０１４９】
また、図３５を参照して、ｎ型領域５７は実施の形態４のｎ型領域と基本的には同様に形成することができるが、厚みは０．５μｍ程度とすることができる。
【０１５０】
また、図３６を参照して、熱酸化膜６３Ｃは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜６４ＤはＣＶＤにより１μｍ程度の厚みになるように形成することができる。さらに、熱酸化膜６３Ｃおよび酸化膜６４Ｄの除去は、たとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。また、イオン注入はたとえば基板５１の加熱温度が５００℃程度の高温イオン注入により、Ａｌ、Ｂなどを深さ０．３μｍ程度、濃度１×１０１８／ｃｍ３程度注入することができる。
【０１５１】
また、図３７および図３８を参照して、溝５３および酸化物層５４の形成は、実施の形態４の溝および絶縁体の形成と同様に行なうことができる。さらに、図３８を参照して、電極間酸化膜５９の形成においては、熱酸化膜６３Ｆは加熱温度が１２００℃程度の熱酸化により、５０ｎｍ程度の厚みとなるように形成することができる。また、酸化膜６４ＧはＣＶＤにより0．４μｍ程度の厚みになるように形成することができる。さらに、熱酸化膜６３Ｆおよび酸化膜６４Ｇの除去はたとえばＣＦ４系ガスを使用したＲＩＥにより実施することができる。また、図３９を参照して、ソース電極６１は実施の形態４のソース電極と同様に形成することができる。
【０１５２】
なお、上記においては、ワイドバンドギャップ半導体からなる基板およびｎ型層を備えた半導体装置およびその製造方法について説明したが、本発明はこれに限定されるものではなく、Ｓｉなどの一般的な半導体からなる基板およびｎ型層を備えた半導体装置およびその製造方法にも適用することができる。
【０１５３】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１５４】
本発明の半導体装置およびその製造方法は、半導体からなる基板を備えた半導体装置およびその製造方法に特に有利に適用され得る。
【符号の説明】
【０１５５】
１ ショットキーダイオード素子、３ ＭＯＳＦＥＴ素子、１０ ショットキーダイオード、１１、３１、５１ 基板、１２、３２ ｎ型層、１２Ａ、３２Ａ、５２Ａ 第１の面、１２Ｂ、３２Ｂ、６２Ｂ 第２の面、１２Ｅ 第１のｎ型層、１２Ｆ 第２のｎ型層、１３、３３、５３ 溝、１３Ａ、３３Ａ、５３Ａ 底壁、１３Ｂ、３３Ｂ、５３Ｂ 側壁、１４、３４、５４ 酸化物層、１５ 金属膜、１６ アノード電極、１７Ａ〜１７Ｃ、３９Ａ、４２Ａ、４２Ｂ、６３Ａ〜６３Ｆ 熱酸化膜、１８Ａ、１８Ｂ、３９Ｂ、４３Ａ〜４３Ｅ、６４Ａ〜６４Ｇ 酸化膜、１９、３６、５６ ｐ型領域、２１、４４Ａ、４４Ｂ、６５ レジスト膜、２２ ショットキー金属膜、２３、４６、６７ ボンディング電極、３０ ＭＯＳＦＥＴ、３５ ｐ型ウェル、３７、５７ ｎ型領域、３８ ポリシリコン膜（ゲート電極）、３９ ゲート酸化膜、４１、６１ ソース電極、４５、６６ 金属膜、４７Ａ、４７Ｂ、６８Ａ 電子の流れ、５２ 下部ｎ型層、５２Ｂ 境界面、５５ 埋め込みｐ型層、５８ ゲート電極、５９ 電極間酸化膜、６２ 上部ｎ型層。
【特許請求の範囲】
【請求項１】
半導体からなる基板と、
前記基板上に形成され、かつ前記基板側の表面である第１の面とは反対側の表面である第２の面から前記第１の面に向けて延びるように形成された溝を有するｎ型層と、
前記溝の底部に配置された絶縁体と、
前記溝の側壁に接触するように形成された、前記ｎ型層とショットキー接触可能な金属膜とを備えた、半導体装置。
【請求項２】
前記絶縁体と隣接する位置に形成されたｐ型領域をさらに備えた、請求項１に記載の半導体装置。
【請求項３】
前記ｎ型層において、導電型がｎ型の不純物の濃度は前記第１の面側から前記第２の面側に向けて徐々に高くなっている、請求項１または２に記載の半導体装置。
【請求項４】
前記ｎ型層において、前記金属膜の前記基板側の端部と前記第１の面との間の領域には、導電型がｎ型の不純物について前記第２の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されている、請求項１または２に記載の半導体装置。
【請求項５】
前記基板および前記ｎ型層は、ワイドバンドギャップ半導体からなっている、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
半導体からなる基板を準備する工程と、
前記基板上にｎ型層を形成するｎ型層形成工程と、
前記ｎ型層に、前記基板側の表面である第１の面とは反対側の表面である第２の面から前記第１の面に向けて延びる溝をエッチングにより形成する溝形成工程と、
前記溝の底部に絶縁体を形成する工程と、
前記絶縁体が形成された前記溝の側壁に接触するように、前記ｎ型層とショットキー接触可能な金属膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項７】
前記ｎ型層形成工程は、
前記基板上に第１のｎ型層を形成する工程と、
前記第１のｎ型層における前記基板側とは反対側の面上に開口パターンを有するマスク層を形成する工程と、
前記マスク層をマスクとして用いて、前記第１のｎ型層に対してイオン注入を行なうことにより、前記第１のｎ型層にｐ型領域を形成する工程と、
前記マスク層を除去する工程と、
前記マスク層が除去された前記第１のｎ型層上に、第２のｎ型層を形成する工程とを含み、
前記溝形成工程において形成される溝は、前記第２のｎ型層を貫通して前記ｐ型領域に至るように形成される、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ｎ型層形成工程において形成される前記ｎ型層における導電型がｎ型である不純物の濃度は、前記第１の面側から前記第２の面側に向けて徐々に高くなるように前記ｎ型層形成工程が実施される、請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記ｎ型層形成工程において形成される前記ｎ型層において、前記金属膜の前記基板側の端部と前記第１の面との間の領域には、導電型がｎ型の不純物について前記第２の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されるように前記ｎ型層形成工程が実施される、請求項６または７に記載の半導体装置の製造方法。
【請求項１０】
前記第１のｎ型層における導電型がｎ型である不純物の濃度が、前記第２のｎ型層における導電型がｎ型である不純物の濃度に比べて相対的に低くなるように、前記第１のｎ型層を形成する工程および前記第２のｎ型層を形成する工程が実施される、請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記半導体からなる基板を準備する工程においてはワイドバンドギャップ半導体からなる基板が準備され、
前記ｎ型層形成工程においてはワイドバンドギャップ半導体からなるｎ型層が形成される、請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体からなる基板と、
前記基板上に形成され、かつ前記基板側の表面である第１の面とは反対側の表面である第２の面から前記第１の面に向けて延びるように形成された溝を有するｎ型層と、
前記溝の底部に配置された絶縁体と、
前記溝の側壁に接触するように形成された、前記ｎ型層とショットキー接触可能な金属膜とを備えた、半導体装置。
【請求項２】
前記絶縁体と隣接する位置に形成されたｐ型領域をさらに備えた、請求項１に記載の半導体装置。
【請求項３】
前記ｎ型層において、導電型がｎ型の不純物の濃度は前記第１の面側から前記第２の面側に向けて徐々に高くなっている、請求項１または２に記載の半導体装置。
【請求項４】
前記ｎ型層において、前記金属膜の前記基板側の端部と前記第１の面との間の領域には、導電型がｎ型の不純物について前記第２の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されている、請求項１または２に記載の半導体装置。
【請求項５】
前記基板および前記ｎ型層は、ワイドバンドギャップ半導体からなっている、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
半導体からなる基板を準備する工程と、
前記基板上にｎ型層を形成するｎ型層形成工程と、
前記ｎ型層に、前記基板側の表面である第１の面とは反対側の表面である第２の面から前記第１の面に向けて延びる溝をエッチングにより形成する溝形成工程と、
前記溝の底部に絶縁体を形成する工程と、
前記絶縁体が形成された前記溝の側壁に接触するように、前記ｎ型層とショットキー接触可能な金属膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項７】
前記ｎ型層形成工程は、
前記基板上に第１のｎ型層を形成する工程と、
前記第１のｎ型層における前記基板側とは反対側の面上に開口パターンを有するマスク層を形成する工程と、
前記マスク層をマスクとして用いて、前記第１のｎ型層に対してイオン注入を行なうことにより、前記第１のｎ型層にｐ型領域を形成する工程と、
前記マスク層を除去する工程と、
前記マスク層が除去された前記第１のｎ型層上に、第２のｎ型層を形成する工程とを含み、
前記溝形成工程において形成される溝は、前記第２のｎ型層を貫通して前記ｐ型領域に至るように形成される、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ｎ型層形成工程において形成される前記ｎ型層における導電型がｎ型である不純物の濃度は、前記第１の面側から前記第２の面側に向けて徐々に高くなるように前記ｎ型層形成工程が実施される、請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記ｎ型層形成工程において形成される前記ｎ型層において、前記金属膜の前記基板側の端部と前記第１の面との間の領域には、導電型がｎ型の不純物について前記第２の面側の表面層における不純物濃度よりも相対的に低い不純物濃度を有する領域が形成されるように前記ｎ型層形成工程が実施される、請求項６または７に記載の半導体装置の製造方法。
【請求項１０】
前記第１のｎ型層における導電型がｎ型である不純物の濃度が、前記第２のｎ型層における導電型がｎ型である不純物の濃度に比べて相対的に低くなるように、前記第１のｎ型層を形成する工程および前記第２のｎ型層を形成する工程が実施される、請求項７に記載の半導体装置の製造方法。
【請求項１１】
前記半導体からなる基板を準備する工程においてはワイドバンドギャップ半導体からなる基板が準備され、
前記ｎ型層形成工程においてはワイドバンドギャップ半導体からなるｎ型層が形成される、請求項６〜１０のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２０１１−１９９３０６（Ｐ２０１１−１９９３０６Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１１−１２５４５７（Ｐ２０１１−１２５４５７）
【出願日】平成２３年６月３日（２０１１．６．３）
【分割の表示】特願２００５−１６４１５０（Ｐ２００５−１６４１５０）の分割
【原出願日】平成１７年６月３日（２００５．６．３）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２３年６月３日（２０１１．６．３）
【分割の表示】特願２００５−１６４１５０（Ｐ２００５−１６４１５０）の分割
【原出願日】平成１７年６月３日（２００５．６．３）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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