半導体装置、及びその製造方法
【課題】低消費電力・低電圧動作で、高利得・低歪特性を有し、かつ低コスト化が実現可能な半導体装置とその製造方法を提供する。
【解決手段】本発明に係る半導体装置のｐチャネルＦＥＴ２は、ソース／ドレインを形成する高濃度ｐ型半導体層３３と、その直下層に配設された低濃度ｐ型半導体層３２と、高濃度ｐ型半導体層３３上に形成された第１電極層４１と、低濃度ｐ型半導体層３２の下方に形成され、ゲートとなる高濃度ｎ型半導体層２２と、その上に形成された第２電極層４２とを備える。ｎチャネルＦＥＴ３は、ソース／ドレインを形成する高濃度ｎ型半導体層２２と、ゲートを形成する高濃度ｐ型半導体層３３と、その下方に形成された低濃度ｎ型半導体層２１と、第１電極層４２と、第２電極層４２とを備える。
【解決手段】本発明に係る半導体装置のｐチャネルＦＥＴ２は、ソース／ドレインを形成する高濃度ｐ型半導体層３３と、その直下層に配設された低濃度ｐ型半導体層３２と、高濃度ｐ型半導体層３３上に形成された第１電極層４１と、低濃度ｐ型半導体層３２の下方に形成され、ゲートとなる高濃度ｎ型半導体層２２と、その上に形成された第２電極層４２とを備える。ｎチャネルＦＥＴ３は、ソース／ドレインを形成する高濃度ｎ型半導体層２２と、ゲートを形成する高濃度ｐ型半導体層３３と、その下方に形成された低濃度ｎ型半導体層２１と、第１電極層４２と、第２電極層４２とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関する。より詳細には、化合物半導体層を有する半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
図９に、特許文献１に開示された電界効果トランジスタ１００の断面図を示す。電界効果トランジスタ１００は、図９に示すように、半絶縁性ＧａＡｓ基板１０１を具備する。半絶縁性ＧａＡｓ基板１０１上には、半絶縁性ＧａＡｓ基板１０１側から以下の層が積層されている。すなわち、アンドープＡｌＧａＡｓバッファー層１０２、ＳｉドープＡｌＧａＡｓ電子供給層１０３、アンドープＡｌＧａＡｓスペーサ層１０４、アンドープＩｎＧａＡｓチャネル層１０５、アンドープＡｌＧａＡｓスペーサ層１０６、ＳｉドープＡｌＧａＡｓ電子供給層１０７、アンドープＡｌＧａＡｓ層１０８、アンドープＧａＡｓ層１０９がこの順で積層されている。
【０００３】
さらに、このアンドープＧａＡｓ層１０９上の一部には、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０と、ＳｉドープＧａＡｓキャップ層（以下、「半導体キャップ層」と称する）１１１がこの順に積層されている。また、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０及び半導体キャップ層１１１によって形成されたワイドリセスは、これらの層の一部を除去することにより形成されている。ワイドリセス部の表面に露出したアンドープＧａＡｓ層１０９上の一部には、絶縁膜をマスクとして選択再成長させたｐ型不純物を高濃度に含有するＣドープｐ＋−ＧａＡｓ層１１２が形成されている。そして、この上層にゲート電極１１４が形成されている。また、ワイドリセス内に置いて、ゲート電極１１４及びＣドープｐ＋−ＧａＡｓ層１１２の周囲に二酸化シリコン（ＳｉＯ２）からなるゲート酸化膜１１３が形成されている。また、ソース電極１１５とドレイン電極１１６は、半導体キャップ層１１１上に形成されている。電界効果トランジスタ１００は、以上のような構成となっている。
【０００４】
接合ゲート電界効果トランジスタ１００においては、選択再成長ｐ型ＧａＡｓ層を電界効果型トランジスタのゲート電極１１４として用いている。これにより、順方向立ち上がり電圧をショットキーゲートに比して向上させ、入力電圧振幅幅を大きく取ることが可能となる。その結果、高利得低歪デバイスを実現している。また、電界効果型デバイスであるため、バイポーラデバイスと比して低電圧動作が可能となり、低消費電力を実現することができる。
【０００５】
特許文献２においては、ショットキーゲートｎチャネルＦＥＴと、接合型ゲートｐチャネルＦＥＴとが同一基板上に形成された例が開示されている。図１０に、特許文献２に開示された相補型構造の半導体装置の断面図を示す。半導体装置２００は、ｎチャネルＦＥＴ２２１、ｐチャネルＦＥＴ２２２、保護素子２２３を具備する。ｎチャネルＦＥＴ２２１は、ノーマリ・オフ型ＦＥＴ２２１ａとノーマリ・オン型ＦＥＴ２２１ｂを有する。より具体的には、半導体装置２００は、基板２０１、ｎ型チャネル層２０２、ｎ＋型コンタクト層２０３、ｐ型チャネル層２０７、第２のエッチングストップ層２０８、アイソレーション領域２１１、ｎチャネルＦＥＴのソース・ドレイン電極２１２、ｐチャネルＦＥＴの接合型ゲート電極２１３、保護素子の一方の電極２１４、ｎチャネルＦＥＴのショットキーゲート電極２１５、ｐチャネルＦＥＴのソース・ドレイン電極２１６、保護素子の他方の電極２１７等が設けられている。
【０００６】
半導体装置２００においては、ｐチャネルＦＥＴ２２２のｎ型ゲートと、ｎチャネルＦＥＴ２２１のｎ型オーミックコンタクト層とを、同一製造工程により製造することにより、工程の簡略化を実現している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１７９３１８号公報
【特許文献２】特開２００９−２９５６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
移動局用のパワーアンプ集積回路においては、低消費電力・低電圧動作で、高利得・低歪特性を実現することが要求される。パワーアンプ集積回路の利得・歪特性は、セット電流に大きく依存するため、当該セット電流を安定化させることが必要である。また、昨今においては、低コスト化の要請が極めて高く、低コスト化を実現する半導体装置及びその製造方法が強く求められている。なお、上記においては、移動局用のパワーアンプ集積回路における課題について述べたが、半導体装置全般において同様の課題が生じ得る。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板上に第１導電型電界効果トランジスタと、第２導電型電界効果トランジスタとを具備する。前記第１導電型電界効果トランジスタは、ソース／ドレインを形成する少なくとも２つに分離された高濃度第１導電型化合物半導体層と、前記高濃度第１導電型化合物半導体層の直下層に配設され、少なくとも前記ソースから前記ドレインに亘る領域に形成された低濃度第１導電型化合物半導体層と、前記ソース／ドレインを形成する前記高濃度第１導電型化合物半導体層上にオーミックコンタクトされた第１電極層と、前記低濃度第１導電型化合物半導体層の下方に形成され、ゲートとなる高濃度第２導電型化合物半導体層と、前記高濃度第２導電型化合物半導体層上にオーミックコンタクトされた第２電極層とを備える。一方、前記第２導電型電界効果トランジスタは、ソース／ドレインを形成する少なくとも２つに分離された前記高濃度第２導電型化合物半導体層と、前記ソースと前記ドレインの間に配設され、ゲートを形成する前記高濃度第１導電型化合物半導体層と、前記高濃度第１導電型化合物半導体層の下方に形成された低濃度第２導電型化合物半導体層と、前記高濃度第１導電型化合物半導体層上にオーミックコンタクトされた前記第１電極層と、前記高濃度第２導電型化合物半導体層上にオーミックコンタクトされた前記第２電極層とを備える。
【００１０】
本発明に係る半導体装置の製造方法は、第１導電型電界効果トランジスタと第２導電型電界効果トランジスタを同一の半導体基板上に有する半導体装置の製造方法であって、前記半導体基板上に低濃度第２導電型化合物半導体層、ノンドープ半導体層、高濃度第２導電型化合物半導体層、低濃度第１導電型化合物半導体層をこの順に積層し、前記第１導電型電界効果トランジスタの形成領域において、前記低濃度第１導電型化合物半導体層を所望の形状にパターン形成し、前記第１導電型電界効果トランジスタの形成領域、及び前記第２導電型電界効果トランジスタの形成領域において、前記高濃度第２導電型化合物半導体層を所望の形状にパターン形成し、前記第１導電型電界効果トランジスタのソース／ドレインを形成するために、前記低濃度第１導電型化合物半導体層の表面が露出する開口部と、前記第２導電型電界効果トランジスタのｐｎ接合ゲートを形成するための開口部とが形成された層間絶縁膜を形成し、前記開口部に、高濃度第１導電型化合物半導体層を形成し、前記高濃度第１導電型化合物半導体層上に第１電極層を形成し、前記第１導電型電界効果トランジスタのゲートを形成する箇所と、前記第２導電型電界効果トランジスタのソース／ドレインを形成する箇所に前記層間絶縁膜の開口部を形成して、当該開口部に第２電極層を形成するものである。
【００１１】
本発明に係る半導体装置によれば、相補型構造を採用することにより、セット電流を安定化させることができる。これに加えて、エンハンスメント型電界効果トランジスタを採用しているので、高利得かつ低歪が可能な半導体装置を提供することができる。さらに、同一基板上に効率よく第１導電型電界効果トランジスタと第２導電型電界効果トランジスタを製造することが可能なデバイス構造を有するので、半導体装置の低コスト化を実現することができる。
【発明の効果】
【００１２】
本発明によれば、低消費電力・低電圧動作で、高利得・低歪特性を有し、かつ低コスト化を実現可能な半導体装置、及びその製造方法を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る半導体装置の模式的平面図。
【図２】図１のＩＩ-ＩＩ切断線における模式的断面図。
【図３Ａ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｂ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｃ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｄ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｅ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｆ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｇ】第１実施形態に係る半導体装置の製造工程断面図。
【図４】第２実施形態に係る半導体装置の模式的断面図。
【図５】第３実施形態に係る半導体装置の模式的断面図。
【図６】第４実施形態に係る半導体装置の模式的断面図。
【図７Ａ】第５実施形態に係る半導体装置の模式的平面図。
【図７Ｂ】第５実施形態に係る半導体装置の概略回路図。
【図８】第６実施形態に係る半導体装置の模式的断面図。
【図９】特許文献１に記載された半導体装置の模式的断面図。
【図１０】特許文献２に記載された相補型構造の半導体装置の模式的断面図。
【図１１】比較例に係る半導体装置の模式的平面図。
【図１２】図１１のＸＩＩ-ＸＩＩ切断線における模式的断面図。
【図１３Ａ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｂ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｃ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｄ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｅ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｆ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｇ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｈ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｉ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｊ】比較例に係る半導体装置の製造工程断面図。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１５】
本発明に係る半導体装置は、半導体基板上に第１導電型電界効果トランジスタと、第２導電型電界効果トランジスタとを具備するものである。例えば、第１導電型電界効果トランジスタはｐチャネル電界効果トランジスタであり、第２導電型電界効果トランジスタはｎチャネル電界効果トランジスタである。第１導電型電界効果トランジスタをｎチャネル電界効果トランジスタとし、第２導電型電界効果トランジスタをｐチャネル電界効果トランジスタとしてもよい。
【００１６】
第１導電型電界効果トランジスタは、ソース／ドレインを形成する少なくとも２つに分離された高濃度第１導電型化合物半導体層と、高濃度第１導電型化合物半導体層の直下層に配設され、少なくともソースからドレインに亘る領域に形成された低濃度第１導電型化合物半導体層と、ソース／ドレインを形成する高濃度第１導電型化合物半導体層上にオーミックコンタクトされた第１電極層と、低濃度第１導電型化合物半導体層の下方に形成され、ゲートとなる高濃度第２導電型化合物半導体層と、高濃度第２導電型化合物半導体層上にオーミックコンタクトされた第２電極層とを備える。
【００１７】
第２導電型電界効果トランジスタは、ソース／ドレインを形成する少なくとも２つに分離された高濃度第２導電型化合物半導体層と、ソースとドレインの間に配設され、ｐｎ接合ゲートを形成する高濃度第１導電型化合物半導体層と、高濃度第１導電型化合物半導体層の下方に形成された低濃度第２導電型化合物半導体層と、高濃度第１導電型化合物半導体層上にオーミックコンタクトされた第１電極層と、高濃度第２導電型化合物半導体層上にオーミックコンタクトされた第２電極層とを備える。
【００１８】
本発明に係る半導体装置によれば、第１導電型電界効果トランジスタと、第２導電型の電界効果トランジスタを同一基板上に効率よく製造することが可能なデバイス構造を有する。その結果、半導体装置の低コスト化を実現することができる。以下、その理由について具体的実施例を参照しつつ説明する。なお、以下の具体的実施例においては、第１導電型がｐ型、第２導電型がｎ型の例を用いて説明する。また、以降の説明において、化合物半導体層は、単に「半導体層」と略記する。
【００１９】
［比較例］
まず、比較例について説明する。図１１に、比較例に係る半導体装置の一例を説明するための要部の模式的平面図を、図１２に、図１１のＸＩＩ−ＸＩＩ切断線における模式的断面図を示す。なお、図１１においては、説明の便宜上、第１電極層４１を点線で図示し、層間絶縁膜５１の図示を省略する。
【００２０】
比較例に係る半導体装置３００は、図１１に示すように、ｐチャネル電界効果トランジスタ（以下、「ｐチャネルＦＥＴ」と略記する）２、ｎチャネル電界効果トランジスタ（以下、「ｎチャネルＦＥＴ」と略記する）３が形成された半導体素子や半導体集積回路等を具備する。半導体装置３００は、半導体基板１０上に、第１ノンドープ半導体層１１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、第４ノンドープ半導体層１４、第５ノンドープ半導体層１５、オーダ系ノンドープ半導体層１６、超格子バッファー層１７が形成されている。
【００２１】
また、半導体基板１０上には、低濃度ｎ型半導体層２１、高濃度ｎ型半導体層２２が形成されている。さらに、第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２、第３低濃度ｐ型半導体層３３４、第１高濃度ｐ型半導体層３３３、第２高濃度ｐ型半導体層３３５、第１電極層４１、第２電極層４２、絶縁領域５０、層間絶縁膜５１等が形成されている。
【００２２】
次に、比較例に係る半導体装置３００の具体的構成層の一例について説明する。比較例に係る半導体基板１０は、半絶縁性ＧａＡｓ基板が用いられている。第１ノンドープ半導体層１１は、電子走行層として機能する層であり、ノンドープＩｎＧａＡｓ層により形成されている。第２ノンドープ半導体層１２はノンドープＡｌＧａＡｓ層により、第３ノンドープ半導体層１３及び第４ノンドープ半導体層１４はノンドープＧａＡｓ層により、第５ノンドープ半導体層１５はノンドープＡｌＧａＡｓ層により形成されている。さらに、オーダ系ノンドープ半導体層１６はＩｎＧａＰ層により、超格子バッファー層１７はＡｌＧａＡｓ／ＧａＡｓ層により形成されている。
【００２３】
また、低濃度ｎ型半導体層２１は、電子供給層として機能する層であり、ＳｉドープＡｌＧａＡｓ層により形成されている。また、高濃度ｎ型半導体層２２は、ＳｉドープＧａＡｓ層により形成されている。さらに、第１低濃度ｐ型半導体層３１はＣドープＩｎＧａＰ層により、第２低濃度ｐ型半導体層３２はＣドープＧａＡｓ層により、第１高濃度ｐ型半導体層３３３はＣドープＧａＡｓ層により形成されている。さらに、第３低濃度ｐ型半導体層３３４はＣドープＧａＡｓ層により形成され、第２高濃度ｐ型半導体層３３５は高濃度のＣドープＩｎＧａＰ層により形成されている。また、第１電極層４１はＷＳｉにより、第２電極層４２はＮｉ−ＡｕＧｅ−Ａｕにより形成されている。層間絶縁膜５１は、ＳｉＯ２膜により形成されている。
【００２４】
半導体基板１０上には、上記層が以下の順に積層されている。すなわち、半導体基板１０側から、超格子バッファー層１７、第１ノンドープ半導体層１１、低濃度ｎ型半導体層２１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、オーダ系ノンドープ半導体層１６、第４ノンドープ半導体層１４が形成されている。そして、ｐチャネルＦＥＴ２及びｎチャネルＦＥＴ３の間に絶縁領域５０が、第４ノンドープ半導体層１４の表面から超格子バッファー層１７まで到達する領域に形成されている。
【００２５】
また、第４ノンドープ半導体層１４の表面上の一部に、第５ノンドープ半導体層１５及び高濃度ｎ型半導体層２２がこの順に形成されている。さらに、ｐチャネルＦＥＴ２側においては、高濃度ｎ型半導体層２２上の一部に第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２が形成されている。また、第２低濃度ｐ型半導体層３２上の一部に第３低濃度ｐ型半導体層３３４、第２高濃度ｐ型半導体層３３５がこの順に形成されている。そして、これらの上層に、これらを被覆するように層間絶縁膜５１が形成されている。
【００２６】
層間絶縁膜５１は、その表面から開口部ＯＰ１〜ＯＰ６が形成されている。開口部ＯＰ１とＯＰ２は、層間絶縁膜５１の表面から第２高濃度ｐ型半導体層３３５に到達する開口部である。開口部ＯＰ３〜ＯＰ５は、層間絶縁膜５１の表面から高濃度ｎ型半導体層２２に到達する開口部である。開口部ＯＰ３はｐチャネルＦＥＴ２に設けられ、開口部ＯＰ４及びＯＰ５はｎチャネルＦＥＴ３に設けられている。開口部ＯＰ６は、ｎチャネルＦＥＴ３において、層間絶縁膜５１の表面から第３ノンドープ半導体層１３に到達するように設けられている。
【００２７】
開口部ＯＰ６には、第１高濃度ｐ型半導体層３３３が開口部内に埋設され、第１高濃度ｐ型半導体層３３３の表面から層間絶縁膜５１の表面に亘る領域に、第１電極層４１が形成されている。また、開口部ＯＰ１、ＯＰ２から層間絶縁膜５１の表面に亘る領域に、第１電極層４１が形成されている。さらに、開口部ＯＰ３、ＯＰ４、ＯＰ５には、第２電極層４２が埋設されている。半導体装置３００は、以上のような構成を有する。
【００２８】
以下、半導体装置３００の製造方法の一例について図１３Ａ〜図１３Ｈの製造工程断面図を参照しつつ説明する。まず、半導体基板１０上に超格子バッファー層１７、第１ノンドープ半導体層１１、低濃度ｎ型半導体層２１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、オーダ系ノンドープ半導体層１６、第４ノンドープ半導体層１４、第５ノンドープ半導体層１５、高濃度ｎ型半導体層２２、第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２、第３低濃度ｐ型半導体層３３４、第２高濃度ｐ型半導体層３３５を、この順に積層させたウェハを作製する（図１３Ａ参照）。これらの層は、分子線成長法や有機金属気相成長法等によりエピタキシャル成長することにより形成する。
【００２９】
次に、第１回目のフォトリソグラフィ工程、エッチング工程により、ｐチャネルＦＥＴ２のオーミックコンタクト部として機能する第２高濃度ｐ型半導体層３３５を所望のパターン形状とする。次いで、第２高濃度ｐ型半導体層３３５をマスクとして、第３低濃度ｐ型半導体層３３４を第２高濃度ｐ型半導体層３３５と同一形状になるようにエッチングする（図１３Ｂ参照）。
【００３０】
その後、第２のフォトリソグラフィ工程、及びエッチング工程によって、第２低濃度ｐ型半導体層３２を所定の形状にパターニングする（図１３Ｃ参照）。そして、第２低濃度ｐ型半導体層３２をマスクとして、第１低濃度ｐ型半導体層３１を第２低濃度ｐ型半導体層３２と同一形状になるようにエッチングする。
【００３１】
次いで、第３のフォトリソグラフィ工程、及びエッチング工程によって、高濃度ｎ型半導体層２２と第５ノンドープ半導体層１５を所定の形状にパターン形成する。これにより、図１３Ｄに示すような、アイランド状のパターンが第４ノンドープ半導体層１４上に形成される。これにより、ｐチャネルＦＥＴ２のゲート、及びｎチャネルＦＥＴ３のソース／ドレインのオーミックコンタクト部が分離形成される。次いで、素子分離を行うために、第４のフォトリソグラフィ工程により、絶縁領域５０以外の領域にフォトレジストを残し、開口部にイオン打ち込みを行う。これによって、絶縁領域５０が形成される（図１３Ｄ参照）。
【００３２】
続いて、上述の層を被覆するように層間絶縁膜５１を形成する（図３Ｅ参照）。その後、第５のフォトリソグラフィ工程、及びエッチング工程によって開口部ＯＰ６を形成する。開口部ＯＰ６は、第３ノンドープ半導体層１３まで到達する開口部である（図３Ｆ参照）。
【００３３】
次に、開口部ＯＰ６に対し、第１高濃度ｐ型半導体層３３３を選択再成長させる（図１３Ｇ参照）。その後、第６のフォトリソグラフィ工程、及びエッチング工程によって開口部ＯＰ１、ＯＰ２を形成する（図１３Ｈ参照）。続いて、第１電極層４１をスパッタリング法により堆積させる（図１３Ｉ参照）。これにより、第１電極層４１と第１高濃度ｐ型半導体層３３３とのノンアロイオーミックが形成される。そして、第７のフォトリソグラフィ工程、及びエッチング工程により、第１電極層４１を所望の形状にパターニングする。これにより、ｎチャネルＦＥＴ３のゲート配線と、ｐチャネルＦＥＴのソース／ドレイン配線が形成される（図１３Ｊ参照）。
【００３４】
次いで、ｎチャネルＦＥＴ３のソース／ドレインのオーミックコンタクト部とｐチャネルＦＥＴのゲートコンタクト部を形成するために、第８のフォトリソグラフィ工程、及びエッチング工程により、層間絶縁膜５１に開口部ＯＰ３，ＯＰ４，ＯＰ５を形成する。そして、リフトオフ法により第２電極層４２を形成する。以上の工程等を経て、図１２に示すような半導体装置３００が製造される。
【００３５】
半導体装置３００に係るｐチャネルＦＥＴ２において、第２高濃度ｐ型半導体層３３５がソース／ドレインとして機能し、高濃度ｎ型半導体層２２がゲートとして機能する。また、ｎチャネルＦＥＴ３において、第１高濃度ｐ型半導体層３３３がゲートとして機能し、高濃度ｎ型半導体層２２がソース／ドレインとして機能する。
【００３６】
［第１実施形態］
次に、第１実施形態に係る半導体装置について説明する。なお、以降の説明において、上記比較例と同一の要素部材においては、同一の符号を付し、適宜その説明を省略する。
【００３７】
図１に、第１実施形態に係る半導体装置の一例を説明するための要部の模式的平面図を、図２に、図１のＩＩ−ＩＩ切断線における模式的断面図を示す。なお、図１においては、説明の便宜上、第１電極層４１を点線で図示し、層間絶縁膜５１の図示を省略する。
【００３８】
半導体装置１は、図１及び図２に示すように、ｐチャネルＦＥＴ２とｎチャネルＦＥＴ３が形成された半導体素子や半導体集積回路等を具備する。
【００３９】
半導体装置１は、半導体基板１０を有する。半導体基板１０上には、第１ノンドープ半導体層１１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、第４ノンドープ半導体層１４、第５ノンドープ半導体層１５、オーダ系ノンドープ半導体層１６、超格子バッファー層１７が形成されている。また、半導体基板１０上には、低濃度ｎ型半導体層２１、高濃度ｎ型半導体層２２が形成されている。さらに、第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２、高濃度ｐ型半導体層３３、第１電極層４１、第２電極層４２、絶縁領域５０、層間絶縁膜５１等が形成されている。半導体装置１は、第３低濃度ｐ型半導体層３３４、第２高濃度ｐ型半導体層３３５を有していない点において上述した比較例と相違する。
【００４０】
第１実施形態に係る半導体装置１の具体的構成層は、例えば、上記比較例と同一とすることができる。無論、具体的構成層は一例であって、本発明の趣旨を逸脱しない範囲で種々の変更を行うことが可能である。
【００４１】
第４ノンドープ半導体層１４より下層の構成は、上記比較例と同様である。第４ノンドープ半導体層１４上には、アイランド状に第５ノンドープ半導体層１５及び高濃度ｎ型半導体層２２がこの順に積層されている。さらに、ｐチャネルＦＥＴ２側においては、高濃度ｎ型半導体層２２上の一部に第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２がアイランド状に形成されている。そして、これらの上層に、これらを被覆するように層間絶縁膜５１が形成されている。
【００４２】
層間絶縁膜５１は、その表面から開口部ＯＰ１〜ＯＰ６が形成されている。開口部ＯＰ１とＯＰ２は、層間絶縁膜５１の表面から第２低濃度ｐ型半導体層３２上に到達する開口部である。開口部ＯＰ３〜ＯＰ５は、層間絶縁膜５１の表面から高濃度ｎ型半導体層２２に到達する開口部である。開口部ＯＰ３はｐチャネルＦＥＴ２に設けられ、開口部ＯＰ４及びＯＰ５はｎチャネルＦＥＴ３に設けられている。開口部ＯＰ６は、ｎチャネルＦＥＴ３において、層間絶縁膜５１の表面から第３ノンドープ半導体層１３に到達するように設けられている。
【００４３】
開口部ＯＰ１、ＯＰ２、ＯＰ６には、高濃度ｐ型半導体層３３が開口部内に埋設され、層間絶縁膜５１表面から、高濃度ｐ型半導体層３３の表面上に、第１電極層４１が形成されている。また、開口部ＯＰ４、ＯＰ５には、第２電極層４２が埋設されている。半導体装置１は、以上のような構成を備えている。
【００４４】
以下、半導体装置１の製造方法の一例について図３Ａ〜図３Ｇの製造工程断面図を参照しつつ説明する。まず、半導体基板１０上に超格子バッファー層１７、第１ノンドープ半導体層１１、低濃度ｎ型半導体層２１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、オーダ系ノンドープ半導体層１６、第４ノンドープ半導体層１４、第５ノンドープ半導体層１５、高濃度ｎ型半導体層２２、第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２を、この順に積層させたウェハを作製する（図３Ａ参照）。これらの層は、分子線成長法や有機金属気相成長法等によりエピタキシャル成長することにより形成する。なお、第２低濃度ｐ型半導体層３２は、ゲート電圧０Ｖでチャネルがピンチオフする程度の濃度と厚さに調節する。例えば、５×１０１７ｃｍ３とする。
【００４５】
次に、第１回目のフォトリソグラフィ工程により、ｐチャネルＦＥＴ２のオーミックコンタクト部として機能する第２低濃度ｐ型半導体層３２を所望のパターン形状とする（図３Ｂ参照）。次いで、第２低濃度ｐ型半導体層３２をマスクとして、第１低濃度ｐ型半導体層３１を第２低濃度ｐ型半導体層３２と同一形状になるようにエッチングする。
【００４６】
その後、第２のフォトリソグラフィ工程によって、高濃度ｎ型半導体層２２と第５ノンドープ半導体層１５を所定の形状にパターン形成する。これにより、図３Ｃに示すようなアイランド状のパターンが第４ノンドープ半導体層１４上に形成される。これにより、ｐチャネルＦＥＴ２のゲート、及びｎチャネルＦＥＴ３のソース／ドレインのオーミックコンタクト部が分離形成される。次いで、素子分離を行うために、第３のフォトリソグラフィ工程により、絶縁領域５０以外の領域にフォトレジストを残し、開口部にイオン打ち込みを行う。これによって、絶縁領域５０が形成される（図３Ｃ参照）。
【００４７】
続いて、上述の層を被覆するように層間絶縁膜５１を形成する（図３Ｄ参照）。その後、第４のフォトリソグラフィ工程、及びエッチング工程によって開口部ＯＰ１、ＯＰ２、ＯＰ６を形成する。開口部ＯＰ１及びＯＰ２は、ｐチャネルＦＥＴ２において、第２低濃度ｐ型半導体層３２まで到達する開口部であり、開口部ＯＰ６は、第３ノンドープ半導体層１３まで到達する開口部である（図３Ｅ参照）。
【００４８】
次に、開口部ＯＰ１、ＯＰ２、ＯＰ６に対し、高濃度ｐ型半導体層３３を選択再成長させ（図３Ｆ参照）、続いて、第１電極層４１をスパッタリング法により堆積させる。これにより、第１電極層４１と高濃度ｐ型半導体層３３とのノンアロイオーミックが形成される。そして、第５のフォトリソグラフィ工程、及びエッチング工程により、第１電極層４１を所望の形状にパターニングする。これにより、ｎチャネルＦＥＴ３のゲート配線と、ｐチャネルＦＥＴのソース／ドレイン配線が形成される（図３Ｇ参照）。第１実施形態によれば、このようにｎチャネルＦＥＴ３のゲート形成工程と、ｐチャネルＦＥＴ２のソース／ドレインのオーミックコンタクト形成工程とを共通化している。
【００４９】
次いで、ｎチャネルＦＥＴ３のソース／ドレインのオーミックコンタクト部とｐチャネルＦＥＴのゲートコンタクト部を形成するために、第６のフォトリソグラフィ工程、及びエッチング工程により、層間絶縁膜５１に開口部ＯＰ３，ＯＰ４，ＯＰ５を形成する。そして、リフトオフ法により第２電極層４２を形成する。以上の工程等を経て、図２に示すような半導体装置１が製造される。
【００５０】
半導体装置１に係るｐチャネルＦＥＴ２において、高濃度ｐ型半導体層３３がソース／ドレインとして機能し、高濃度ｎ型半導体層２２がゲートとして機能する。また、ｎチャネルＦＥＴ３において、高濃度ｐ型半導体層３３がゲートとして機能し、高濃度ｎ型半導体層２２がソース／ドレインとして機能する。
【００５１】
ｐチャネルＦＥＴ２のソース／ドレイン電極である第１電極層４１は、高濃度ｐ型半導体層３３とオーミックコンタクトさせている。高濃度ｐ型半導体層３３の濃度は、オーミックコンタクトが取れるように、例えば、１０２０ｃｍ−３程度の濃度とする。第２低濃度ｐ型半導体層３２を第１電極層４１と直接的に接触させるのではなく、高濃度ｐ型半導体層３３を形成することで、コンタクト抵抗を低減させることが可能となる。
【００５２】
また、第１実施形態に係る半導体装置によれば、ｎチャネルＦＥＴ３とｐチャネルＦＥＴ２を組み合わせた相補型構造とすることにより、セット電流を安定化させることができる。これに加えて、エンハンスメント型電界効果トランジスタであるｎチャネルＦＥＴを形成しているので、低消費電力・低電圧動作で、高利得・低歪の特性を実現することができる。
【００５３】
また、第１実施形態に係る半導体装置１によれば、比較例に係る半導体装置３００に比して、フォトリソグラフィ及びエッチング工程をそれぞれ２つ削減することができる。具体的には、比較例の第２高濃度ｐ型半導体層３３４と第３低濃度ｐ型半導体層３３５に相当する層を２層削減している。また、ｐチャネルＦＥＴ２の高濃度ｐ型半導体層３３と、ｎチャネルＦＥＴ３の高濃度ｐ型半導体層３３とを同一の工程で形成することにより、工程数を削減して低コスト化を図ることができる。従って、第１実施形態に係る半導体装置によれば、従来の半導体装置の組み合わせ構造である比較例に比して、エピタキシャル基板の層数を削減し、かつフォトリソグラフィ工程を削減することができる。第１実施形態に係る半導体装置によれば、同一基板上に、ｐｎ接合ゲートのｎチャネルＦＥＴ２とｐチャネルＦＥＴ３を低コストで形成することができる。
【００５４】
なお、第１実施形態に係る構成は一例であって、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。例えば、各チャネルＦＥＴのソースとドレインの位置を入れ替えたり、半導体基板上に積層する半導体層の積層構成を変更したり、絶縁領域５０のレイアウトを変更したりすることができる。
【００５５】
[第２実施形態]
次に、上記第１実施形態とは異なる構造の半導体装置の一例について説明する。第２実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第１実施形態と同様である。すなわち、第２実施形態においては、ｐチャネルＦＥＴとｎチャネルＦＥＴの境界領域に絶縁領域が形成されていない点において、当該領域に絶縁領域５０が形成されている第１実施形態と相違する。また、第２実施形態においては、ｎチャネルＦＥＴのソースを構成する高濃度ｎ型半導体層２２と、ｐチャネルＦＥＴのゲートとして機能する高濃度ｎ型半導体層２２とが一体的に１つのパターンとして形成されている点において、これらのパターンが分離されている第１実施形態と相違する。
【００５６】
図４に、第２実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第２実施形態に係る半導体装置１ａは、ｐチャネルＦＥＴ２のソース／ドレイン、及びｎチャネルＦＥＴ３のゲートを高濃度ｐ型半導体層３３により形成している。また、ｐチャネルＦＥＴ２のゲート、及びｎチャネルＦＥＴのソースとドレインを、高濃度ｎ型半導体層２２により形成している。
【００５７】
また、ｐチャネルＦＥＴ２とｎチャネルＦＥＴ３の境界領域に絶縁領域５０を形成しない構成としている。さらに、ｎチャネルＦＥＴ３のソースとｐチャネルＦＥＴ２のゲートとを、高濃度ｎ型半導体層２２により一体的なパターンにより形成している。
【００５８】
第２実施形態に係る半導体装置１ａによれば、上述した第１実施形態と同様の効果を得ることができる。それに加えて、第２実施形態に係る半導体装置１ａによれば、チャネルＦＥＴ２とｎチャネルＦＥＴ３の境界領域に絶縁領域５０を設けず、ｎチャネルＦＥＴ３のソースとｐチャネルＦＥＴ２のゲートとを高濃度ｎ型半導体層２２の一体的なパターンにより形成しているので、素子間隔を狭くすることができる。その結果、省スペース化・小型化を実現可能な半導体装置を提供することができる。
【００５９】
なお、第２実施形態においては、ｎチャネルＦＥＴ３のソースとｐチャネルＦＥＴ２のゲートとを、高濃度ｎ型半導体層２２の一体的なパターンにより形成する例を述べたが、ｎチャネルＦＥＴ３のドレインとｐチャネルＦＥＴ２のゲートとを一体的なパターンにより形成してもよい。
【００６０】
[第３実施形態]
第３実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第１実施形態と同様である。すなわち、第３実施形態においては、ｎチャネルＦＥＴのゲートとｐチャネルＦＥＴのドレインとを共通の第２電極層４２により接続している点において、当該構成をもたない第１実施形態と相違する。また、ｐチャネルＦＥＴのゲートが、ｐチャネルＦＥＴのソース／ドレインよりもｎチャネルＦＥＴと離間した位置に配設されている点において、ｐチャネルＦＥＴのソース／ドレインよりもｎチャネルＦＥＴ側に配設されている第１実施形態と相違する。
【００６１】
図５に、第３実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第３実施形態に係る半導体装置１ｂは、ｐチャネルＦＥＴ２のソース／ドレイン及びｎチャネルＦＥＴ３のゲートを、高濃度ｐ型半導体層３３により形成している。また、ｐチャネルＦＥＴ２のゲート及びｎチャネルＦＥＴのソース／ドレインを、高濃度ｎ型半導体層２２により形成している。
【００６２】
また、ｎチャネルＦＥＴ３のゲートである高濃度ｐ型半導体層３３と、ｐチャネルＦＥＴ２のドレインの高濃度ｐ型半導体層３３とを、第１電極層４１により共通接続している。また、ｎチャネルＦＥＴ３のソースとドレインの構成を逆としてもよい。
【００６３】
第３実施形態に係る半導体装置１ｂによれば、上述した第１実施形態と同様の効果を得ることができる。それに加えて、第３実施形態に係る半導体装置１ｂによれば、上記構成を採用することによって、素子間隔を狭くすることができる。その結果、省スペース化・小型化を実現することが可能な半導体装置を提供することができる。
【００６４】
なお、第３実施形態においては、ｐチャネルＦＥＴ２のドレインとｎチャネルＦＥＴ３のゲートとを第１電極層４１で接続する構成について述べたが、ｐチャネルＦＥＴ２のソースとｎチャネルＦＥＴ３のゲートとを第１電極層４１で接続する構成であってもよい。
【００６５】
[第４実施形態]
第４実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第１実施形態と同様である。すなわち、第４実施形態においては、ｐチャネルＦＥＴ３のゲートである高濃度ｎ型半導体層２２と、ゲート電極として機能する第２電極層４２とのコンタクトを２か所設けている点において、それが１か所である第１実施形態と相違する。
【００６６】
図６に、第４実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第４実施形態に係る半導体装置１ｃは、ｐチャネルＦＥＴ３のゲートである高濃度ｎ型半導体層２２と、ゲート電極として機能する第２電極層４２とのコンタクトをソース／ドレイン領域を介して対峙するように設けている。すなわち、ソース／ドレイン領域を挟むように２つのゲートを設けている。
【００６７】
第４実施形態に係る半導体装置１ｃによれば、上述した第１実施形態と同様の効果を得ることができる。それに加えて、第４実施形態に係る半導体装置１ｃによれば、ゲート内の電界を一様になるようにすることができる。その結果、ピンチオフ性が向上するという優れたメリットがある。
【００６８】
[第５実施形態]
次に、基本的なカレントミラー回路を構成する半導体装置に本発明を適用した例について説明する。図７Ａに、第５実施形態に係る半導体装置の一例を説明するための要部の模式的平面図を、図７Ｂに、第５実施形態に係る半導体装置の概略回路図を示す。
【００６９】
第５実施形態に係る半導体装置１ｄによれば、第１実施形態と同様のレイアウトを元に、Ａｕなどの金属配線層６１、配線間スルーホール６２、６３等を用いて、基本的なカレントミラー回路を構成している。このレイアウトにおいては、ｎチャネルＦＥＴの１対の素子同士、ｐチャネルＦＥＴの１対の素子同士の特性が揃うように、対となるＦＥＴを上下対称となるようにレイアウトしている。
【００７０】
第５実施形態に係る半導体装置１ｄによれば、上述した第１実施形態と同様の効果を得ることができる。
【００７１】
[第６実施形態]
第６実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第１実施形態と同様である。すなわち、第１実施形態においては、高濃度ｐ型半導体層３３として、ＣドープＧａＡｓ層を用いていたが、第６実施形態においては、高濃度ｐ型半導体層として別の層を用いている点において相違する。また、以下に説明する層を第１実施形態とは変更している点において相違する。
【００７２】
図８に、第６実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第６実施形態に係る半導体装置１ｅは、高濃度ｐ型半導体層３３として、第１実施形態で用いたＣドープＧａＡｓ層とは異なる層を用いている。具体的には、第１実施形態に係るＣドープＧａＡｓ層に代えて、Ｃ，Ｍｇ、Ｚｎその他のｐ型ドーパントをドープしたＡｌＧａＡｓ層を適用することができる。また、Ｍｇ、Ｚｎその他のｐ型ドーパントをドープしたＧａＡｓ層により構成することができる。また、ＣとＭｇ，Ｚｎその他の２種以上のｐ型ドーパントをドープしたＧａＡｓ若しくはＡｌＧａＡｓにより構成してもよい。
【００７３】
また、第６実施形態に係る半導体装置１ｅは、電子供給層として機能する第１実施形態に係る低濃度ｎ型半導体層２１を、Ｓｉその他のｎ型ドーパントを有する半導体層７１に代えている。さらに、電子走行層として機能する第１実施形態に係る第１ノンドープ半導体層１１を、Ｓｉその他のｎ型ドーパントを有する半導体層７２に代えている。
【００７４】
第６実施形態に係る半導体装置１ｅにおいても、ｐｎ接合ゲートのｎチャネルＦＥＴとして動作させることができる。第６実施形態に係る半導体装置１ｅによれば、上述した第１実施形態と同様の効果を得ることができる。なお、半導体層７１、７２とを単一層とするいわゆるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）構造としてもよい。
【００７５】
なお、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で種々の変形を行うことができる。また、これらの実施形態は、好適に組み合わせることが可能である。本発明に係る半導体装置は、種々の用途に適用できるが、特に、無線通信のための高周波化合物半導体装置に好適に適用することができる。例えば、携帯電話の移動局のパワーアンプ回路などに好適に用いられる。
【符号の説明】
【００７６】
１ 半導体装置
２ ｐチャネルＦＥＴ
３ ｎチャネルＦＥＴ
１０ 半導体基板
１１ 第１ノンドープ半導体層
１２ 第２ノンドープ半導体層
１３ 第３ノンドープ半導体層
１４ 第４ノンドープ半導体層
１５ 第５ノンドープ半導体層
１６ オーダ系ノンドープ半導体層
１７ 超格子バッファー層
２１ 低濃度ｎ型半導体層
２２ 高濃度ｎ型半導体層
３１ 第１低濃度ｐ型半導体層
３２ 第２低濃度ｐ型半導体層
３３ 高濃度ｐ型半導体層
４１ 第１電極層
４２ 第２電極層
５０ 絶縁領域
５１ 層間絶縁膜
６１ 金属配線層
６２、６３ 配線間スルーホール
７１、７２ 半導体層
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関する。より詳細には、化合物半導体層を有する半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
図９に、特許文献１に開示された電界効果トランジスタ１００の断面図を示す。電界効果トランジスタ１００は、図９に示すように、半絶縁性ＧａＡｓ基板１０１を具備する。半絶縁性ＧａＡｓ基板１０１上には、半絶縁性ＧａＡｓ基板１０１側から以下の層が積層されている。すなわち、アンドープＡｌＧａＡｓバッファー層１０２、ＳｉドープＡｌＧａＡｓ電子供給層１０３、アンドープＡｌＧａＡｓスペーサ層１０４、アンドープＩｎＧａＡｓチャネル層１０５、アンドープＡｌＧａＡｓスペーサ層１０６、ＳｉドープＡｌＧａＡｓ電子供給層１０７、アンドープＡｌＧａＡｓ層１０８、アンドープＧａＡｓ層１０９がこの順で積層されている。
【０００３】
さらに、このアンドープＧａＡｓ層１０９上の一部には、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０と、ＳｉドープＧａＡｓキャップ層（以下、「半導体キャップ層」と称する）１１１がこの順に積層されている。また、ＳｉドープＡｌＧａＡｓワイドリセスストッパ層１１０及び半導体キャップ層１１１によって形成されたワイドリセスは、これらの層の一部を除去することにより形成されている。ワイドリセス部の表面に露出したアンドープＧａＡｓ層１０９上の一部には、絶縁膜をマスクとして選択再成長させたｐ型不純物を高濃度に含有するＣドープｐ＋−ＧａＡｓ層１１２が形成されている。そして、この上層にゲート電極１１４が形成されている。また、ワイドリセス内に置いて、ゲート電極１１４及びＣドープｐ＋−ＧａＡｓ層１１２の周囲に二酸化シリコン（ＳｉＯ２）からなるゲート酸化膜１１３が形成されている。また、ソース電極１１５とドレイン電極１１６は、半導体キャップ層１１１上に形成されている。電界効果トランジスタ１００は、以上のような構成となっている。
【０００４】
接合ゲート電界効果トランジスタ１００においては、選択再成長ｐ型ＧａＡｓ層を電界効果型トランジスタのゲート電極１１４として用いている。これにより、順方向立ち上がり電圧をショットキーゲートに比して向上させ、入力電圧振幅幅を大きく取ることが可能となる。その結果、高利得低歪デバイスを実現している。また、電界効果型デバイスであるため、バイポーラデバイスと比して低電圧動作が可能となり、低消費電力を実現することができる。
【０００５】
特許文献２においては、ショットキーゲートｎチャネルＦＥＴと、接合型ゲートｐチャネルＦＥＴとが同一基板上に形成された例が開示されている。図１０に、特許文献２に開示された相補型構造の半導体装置の断面図を示す。半導体装置２００は、ｎチャネルＦＥＴ２２１、ｐチャネルＦＥＴ２２２、保護素子２２３を具備する。ｎチャネルＦＥＴ２２１は、ノーマリ・オフ型ＦＥＴ２２１ａとノーマリ・オン型ＦＥＴ２２１ｂを有する。より具体的には、半導体装置２００は、基板２０１、ｎ型チャネル層２０２、ｎ＋型コンタクト層２０３、ｐ型チャネル層２０７、第２のエッチングストップ層２０８、アイソレーション領域２１１、ｎチャネルＦＥＴのソース・ドレイン電極２１２、ｐチャネルＦＥＴの接合型ゲート電極２１３、保護素子の一方の電極２１４、ｎチャネルＦＥＴのショットキーゲート電極２１５、ｐチャネルＦＥＴのソース・ドレイン電極２１６、保護素子の他方の電極２１７等が設けられている。
【０００６】
半導体装置２００においては、ｐチャネルＦＥＴ２２２のｎ型ゲートと、ｎチャネルＦＥＴ２２１のｎ型オーミックコンタクト層とを、同一製造工程により製造することにより、工程の簡略化を実現している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１７９３１８号公報
【特許文献２】特開２００９−２９５６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
移動局用のパワーアンプ集積回路においては、低消費電力・低電圧動作で、高利得・低歪特性を実現することが要求される。パワーアンプ集積回路の利得・歪特性は、セット電流に大きく依存するため、当該セット電流を安定化させることが必要である。また、昨今においては、低コスト化の要請が極めて高く、低コスト化を実現する半導体装置及びその製造方法が強く求められている。なお、上記においては、移動局用のパワーアンプ集積回路における課題について述べたが、半導体装置全般において同様の課題が生じ得る。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、半導体基板上に第１導電型電界効果トランジスタと、第２導電型電界効果トランジスタとを具備する。前記第１導電型電界効果トランジスタは、ソース／ドレインを形成する少なくとも２つに分離された高濃度第１導電型化合物半導体層と、前記高濃度第１導電型化合物半導体層の直下層に配設され、少なくとも前記ソースから前記ドレインに亘る領域に形成された低濃度第１導電型化合物半導体層と、前記ソース／ドレインを形成する前記高濃度第１導電型化合物半導体層上にオーミックコンタクトされた第１電極層と、前記低濃度第１導電型化合物半導体層の下方に形成され、ゲートとなる高濃度第２導電型化合物半導体層と、前記高濃度第２導電型化合物半導体層上にオーミックコンタクトされた第２電極層とを備える。一方、前記第２導電型電界効果トランジスタは、ソース／ドレインを形成する少なくとも２つに分離された前記高濃度第２導電型化合物半導体層と、前記ソースと前記ドレインの間に配設され、ゲートを形成する前記高濃度第１導電型化合物半導体層と、前記高濃度第１導電型化合物半導体層の下方に形成された低濃度第２導電型化合物半導体層と、前記高濃度第１導電型化合物半導体層上にオーミックコンタクトされた前記第１電極層と、前記高濃度第２導電型化合物半導体層上にオーミックコンタクトされた前記第２電極層とを備える。
【００１０】
本発明に係る半導体装置の製造方法は、第１導電型電界効果トランジスタと第２導電型電界効果トランジスタを同一の半導体基板上に有する半導体装置の製造方法であって、前記半導体基板上に低濃度第２導電型化合物半導体層、ノンドープ半導体層、高濃度第２導電型化合物半導体層、低濃度第１導電型化合物半導体層をこの順に積層し、前記第１導電型電界効果トランジスタの形成領域において、前記低濃度第１導電型化合物半導体層を所望の形状にパターン形成し、前記第１導電型電界効果トランジスタの形成領域、及び前記第２導電型電界効果トランジスタの形成領域において、前記高濃度第２導電型化合物半導体層を所望の形状にパターン形成し、前記第１導電型電界効果トランジスタのソース／ドレインを形成するために、前記低濃度第１導電型化合物半導体層の表面が露出する開口部と、前記第２導電型電界効果トランジスタのｐｎ接合ゲートを形成するための開口部とが形成された層間絶縁膜を形成し、前記開口部に、高濃度第１導電型化合物半導体層を形成し、前記高濃度第１導電型化合物半導体層上に第１電極層を形成し、前記第１導電型電界効果トランジスタのゲートを形成する箇所と、前記第２導電型電界効果トランジスタのソース／ドレインを形成する箇所に前記層間絶縁膜の開口部を形成して、当該開口部に第２電極層を形成するものである。
【００１１】
本発明に係る半導体装置によれば、相補型構造を採用することにより、セット電流を安定化させることができる。これに加えて、エンハンスメント型電界効果トランジスタを採用しているので、高利得かつ低歪が可能な半導体装置を提供することができる。さらに、同一基板上に効率よく第１導電型電界効果トランジスタと第２導電型電界効果トランジスタを製造することが可能なデバイス構造を有するので、半導体装置の低コスト化を実現することができる。
【発明の効果】
【００１２】
本発明によれば、低消費電力・低電圧動作で、高利得・低歪特性を有し、かつ低コスト化を実現可能な半導体装置、及びその製造方法を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る半導体装置の模式的平面図。
【図２】図１のＩＩ-ＩＩ切断線における模式的断面図。
【図３Ａ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｂ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｃ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｄ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｅ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｆ】第１実施形態に係る半導体装置の製造工程断面図。
【図３Ｇ】第１実施形態に係る半導体装置の製造工程断面図。
【図４】第２実施形態に係る半導体装置の模式的断面図。
【図５】第３実施形態に係る半導体装置の模式的断面図。
【図６】第４実施形態に係る半導体装置の模式的断面図。
【図７Ａ】第５実施形態に係る半導体装置の模式的平面図。
【図７Ｂ】第５実施形態に係る半導体装置の概略回路図。
【図８】第６実施形態に係る半導体装置の模式的断面図。
【図９】特許文献１に記載された半導体装置の模式的断面図。
【図１０】特許文献２に記載された相補型構造の半導体装置の模式的断面図。
【図１１】比較例に係る半導体装置の模式的平面図。
【図１２】図１１のＸＩＩ-ＸＩＩ切断線における模式的断面図。
【図１３Ａ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｂ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｃ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｄ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｅ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｆ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｇ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｈ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｉ】比較例に係る半導体装置の製造工程断面図。
【図１３Ｊ】比較例に係る半導体装置の製造工程断面図。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。
【００１５】
本発明に係る半導体装置は、半導体基板上に第１導電型電界効果トランジスタと、第２導電型電界効果トランジスタとを具備するものである。例えば、第１導電型電界効果トランジスタはｐチャネル電界効果トランジスタであり、第２導電型電界効果トランジスタはｎチャネル電界効果トランジスタである。第１導電型電界効果トランジスタをｎチャネル電界効果トランジスタとし、第２導電型電界効果トランジスタをｐチャネル電界効果トランジスタとしてもよい。
【００１６】
第１導電型電界効果トランジスタは、ソース／ドレインを形成する少なくとも２つに分離された高濃度第１導電型化合物半導体層と、高濃度第１導電型化合物半導体層の直下層に配設され、少なくともソースからドレインに亘る領域に形成された低濃度第１導電型化合物半導体層と、ソース／ドレインを形成する高濃度第１導電型化合物半導体層上にオーミックコンタクトされた第１電極層と、低濃度第１導電型化合物半導体層の下方に形成され、ゲートとなる高濃度第２導電型化合物半導体層と、高濃度第２導電型化合物半導体層上にオーミックコンタクトされた第２電極層とを備える。
【００１７】
第２導電型電界効果トランジスタは、ソース／ドレインを形成する少なくとも２つに分離された高濃度第２導電型化合物半導体層と、ソースとドレインの間に配設され、ｐｎ接合ゲートを形成する高濃度第１導電型化合物半導体層と、高濃度第１導電型化合物半導体層の下方に形成された低濃度第２導電型化合物半導体層と、高濃度第１導電型化合物半導体層上にオーミックコンタクトされた第１電極層と、高濃度第２導電型化合物半導体層上にオーミックコンタクトされた第２電極層とを備える。
【００１８】
本発明に係る半導体装置によれば、第１導電型電界効果トランジスタと、第２導電型の電界効果トランジスタを同一基板上に効率よく製造することが可能なデバイス構造を有する。その結果、半導体装置の低コスト化を実現することができる。以下、その理由について具体的実施例を参照しつつ説明する。なお、以下の具体的実施例においては、第１導電型がｐ型、第２導電型がｎ型の例を用いて説明する。また、以降の説明において、化合物半導体層は、単に「半導体層」と略記する。
【００１９】
［比較例］
まず、比較例について説明する。図１１に、比較例に係る半導体装置の一例を説明するための要部の模式的平面図を、図１２に、図１１のＸＩＩ−ＸＩＩ切断線における模式的断面図を示す。なお、図１１においては、説明の便宜上、第１電極層４１を点線で図示し、層間絶縁膜５１の図示を省略する。
【００２０】
比較例に係る半導体装置３００は、図１１に示すように、ｐチャネル電界効果トランジスタ（以下、「ｐチャネルＦＥＴ」と略記する）２、ｎチャネル電界効果トランジスタ（以下、「ｎチャネルＦＥＴ」と略記する）３が形成された半導体素子や半導体集積回路等を具備する。半導体装置３００は、半導体基板１０上に、第１ノンドープ半導体層１１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、第４ノンドープ半導体層１４、第５ノンドープ半導体層１５、オーダ系ノンドープ半導体層１６、超格子バッファー層１７が形成されている。
【００２１】
また、半導体基板１０上には、低濃度ｎ型半導体層２１、高濃度ｎ型半導体層２２が形成されている。さらに、第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２、第３低濃度ｐ型半導体層３３４、第１高濃度ｐ型半導体層３３３、第２高濃度ｐ型半導体層３３５、第１電極層４１、第２電極層４２、絶縁領域５０、層間絶縁膜５１等が形成されている。
【００２２】
次に、比較例に係る半導体装置３００の具体的構成層の一例について説明する。比較例に係る半導体基板１０は、半絶縁性ＧａＡｓ基板が用いられている。第１ノンドープ半導体層１１は、電子走行層として機能する層であり、ノンドープＩｎＧａＡｓ層により形成されている。第２ノンドープ半導体層１２はノンドープＡｌＧａＡｓ層により、第３ノンドープ半導体層１３及び第４ノンドープ半導体層１４はノンドープＧａＡｓ層により、第５ノンドープ半導体層１５はノンドープＡｌＧａＡｓ層により形成されている。さらに、オーダ系ノンドープ半導体層１６はＩｎＧａＰ層により、超格子バッファー層１７はＡｌＧａＡｓ／ＧａＡｓ層により形成されている。
【００２３】
また、低濃度ｎ型半導体層２１は、電子供給層として機能する層であり、ＳｉドープＡｌＧａＡｓ層により形成されている。また、高濃度ｎ型半導体層２２は、ＳｉドープＧａＡｓ層により形成されている。さらに、第１低濃度ｐ型半導体層３１はＣドープＩｎＧａＰ層により、第２低濃度ｐ型半導体層３２はＣドープＧａＡｓ層により、第１高濃度ｐ型半導体層３３３はＣドープＧａＡｓ層により形成されている。さらに、第３低濃度ｐ型半導体層３３４はＣドープＧａＡｓ層により形成され、第２高濃度ｐ型半導体層３３５は高濃度のＣドープＩｎＧａＰ層により形成されている。また、第１電極層４１はＷＳｉにより、第２電極層４２はＮｉ−ＡｕＧｅ−Ａｕにより形成されている。層間絶縁膜５１は、ＳｉＯ２膜により形成されている。
【００２４】
半導体基板１０上には、上記層が以下の順に積層されている。すなわち、半導体基板１０側から、超格子バッファー層１７、第１ノンドープ半導体層１１、低濃度ｎ型半導体層２１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、オーダ系ノンドープ半導体層１６、第４ノンドープ半導体層１４が形成されている。そして、ｐチャネルＦＥＴ２及びｎチャネルＦＥＴ３の間に絶縁領域５０が、第４ノンドープ半導体層１４の表面から超格子バッファー層１７まで到達する領域に形成されている。
【００２５】
また、第４ノンドープ半導体層１４の表面上の一部に、第５ノンドープ半導体層１５及び高濃度ｎ型半導体層２２がこの順に形成されている。さらに、ｐチャネルＦＥＴ２側においては、高濃度ｎ型半導体層２２上の一部に第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２が形成されている。また、第２低濃度ｐ型半導体層３２上の一部に第３低濃度ｐ型半導体層３３４、第２高濃度ｐ型半導体層３３５がこの順に形成されている。そして、これらの上層に、これらを被覆するように層間絶縁膜５１が形成されている。
【００２６】
層間絶縁膜５１は、その表面から開口部ＯＰ１〜ＯＰ６が形成されている。開口部ＯＰ１とＯＰ２は、層間絶縁膜５１の表面から第２高濃度ｐ型半導体層３３５に到達する開口部である。開口部ＯＰ３〜ＯＰ５は、層間絶縁膜５１の表面から高濃度ｎ型半導体層２２に到達する開口部である。開口部ＯＰ３はｐチャネルＦＥＴ２に設けられ、開口部ＯＰ４及びＯＰ５はｎチャネルＦＥＴ３に設けられている。開口部ＯＰ６は、ｎチャネルＦＥＴ３において、層間絶縁膜５１の表面から第３ノンドープ半導体層１３に到達するように設けられている。
【００２７】
開口部ＯＰ６には、第１高濃度ｐ型半導体層３３３が開口部内に埋設され、第１高濃度ｐ型半導体層３３３の表面から層間絶縁膜５１の表面に亘る領域に、第１電極層４１が形成されている。また、開口部ＯＰ１、ＯＰ２から層間絶縁膜５１の表面に亘る領域に、第１電極層４１が形成されている。さらに、開口部ＯＰ３、ＯＰ４、ＯＰ５には、第２電極層４２が埋設されている。半導体装置３００は、以上のような構成を有する。
【００２８】
以下、半導体装置３００の製造方法の一例について図１３Ａ〜図１３Ｈの製造工程断面図を参照しつつ説明する。まず、半導体基板１０上に超格子バッファー層１７、第１ノンドープ半導体層１１、低濃度ｎ型半導体層２１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、オーダ系ノンドープ半導体層１６、第４ノンドープ半導体層１４、第５ノンドープ半導体層１５、高濃度ｎ型半導体層２２、第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２、第３低濃度ｐ型半導体層３３４、第２高濃度ｐ型半導体層３３５を、この順に積層させたウェハを作製する（図１３Ａ参照）。これらの層は、分子線成長法や有機金属気相成長法等によりエピタキシャル成長することにより形成する。
【００２９】
次に、第１回目のフォトリソグラフィ工程、エッチング工程により、ｐチャネルＦＥＴ２のオーミックコンタクト部として機能する第２高濃度ｐ型半導体層３３５を所望のパターン形状とする。次いで、第２高濃度ｐ型半導体層３３５をマスクとして、第３低濃度ｐ型半導体層３３４を第２高濃度ｐ型半導体層３３５と同一形状になるようにエッチングする（図１３Ｂ参照）。
【００３０】
その後、第２のフォトリソグラフィ工程、及びエッチング工程によって、第２低濃度ｐ型半導体層３２を所定の形状にパターニングする（図１３Ｃ参照）。そして、第２低濃度ｐ型半導体層３２をマスクとして、第１低濃度ｐ型半導体層３１を第２低濃度ｐ型半導体層３２と同一形状になるようにエッチングする。
【００３１】
次いで、第３のフォトリソグラフィ工程、及びエッチング工程によって、高濃度ｎ型半導体層２２と第５ノンドープ半導体層１５を所定の形状にパターン形成する。これにより、図１３Ｄに示すような、アイランド状のパターンが第４ノンドープ半導体層１４上に形成される。これにより、ｐチャネルＦＥＴ２のゲート、及びｎチャネルＦＥＴ３のソース／ドレインのオーミックコンタクト部が分離形成される。次いで、素子分離を行うために、第４のフォトリソグラフィ工程により、絶縁領域５０以外の領域にフォトレジストを残し、開口部にイオン打ち込みを行う。これによって、絶縁領域５０が形成される（図１３Ｄ参照）。
【００３２】
続いて、上述の層を被覆するように層間絶縁膜５１を形成する（図３Ｅ参照）。その後、第５のフォトリソグラフィ工程、及びエッチング工程によって開口部ＯＰ６を形成する。開口部ＯＰ６は、第３ノンドープ半導体層１３まで到達する開口部である（図３Ｆ参照）。
【００３３】
次に、開口部ＯＰ６に対し、第１高濃度ｐ型半導体層３３３を選択再成長させる（図１３Ｇ参照）。その後、第６のフォトリソグラフィ工程、及びエッチング工程によって開口部ＯＰ１、ＯＰ２を形成する（図１３Ｈ参照）。続いて、第１電極層４１をスパッタリング法により堆積させる（図１３Ｉ参照）。これにより、第１電極層４１と第１高濃度ｐ型半導体層３３３とのノンアロイオーミックが形成される。そして、第７のフォトリソグラフィ工程、及びエッチング工程により、第１電極層４１を所望の形状にパターニングする。これにより、ｎチャネルＦＥＴ３のゲート配線と、ｐチャネルＦＥＴのソース／ドレイン配線が形成される（図１３Ｊ参照）。
【００３４】
次いで、ｎチャネルＦＥＴ３のソース／ドレインのオーミックコンタクト部とｐチャネルＦＥＴのゲートコンタクト部を形成するために、第８のフォトリソグラフィ工程、及びエッチング工程により、層間絶縁膜５１に開口部ＯＰ３，ＯＰ４，ＯＰ５を形成する。そして、リフトオフ法により第２電極層４２を形成する。以上の工程等を経て、図１２に示すような半導体装置３００が製造される。
【００３５】
半導体装置３００に係るｐチャネルＦＥＴ２において、第２高濃度ｐ型半導体層３３５がソース／ドレインとして機能し、高濃度ｎ型半導体層２２がゲートとして機能する。また、ｎチャネルＦＥＴ３において、第１高濃度ｐ型半導体層３３３がゲートとして機能し、高濃度ｎ型半導体層２２がソース／ドレインとして機能する。
【００３６】
［第１実施形態］
次に、第１実施形態に係る半導体装置について説明する。なお、以降の説明において、上記比較例と同一の要素部材においては、同一の符号を付し、適宜その説明を省略する。
【００３７】
図１に、第１実施形態に係る半導体装置の一例を説明するための要部の模式的平面図を、図２に、図１のＩＩ−ＩＩ切断線における模式的断面図を示す。なお、図１においては、説明の便宜上、第１電極層４１を点線で図示し、層間絶縁膜５１の図示を省略する。
【００３８】
半導体装置１は、図１及び図２に示すように、ｐチャネルＦＥＴ２とｎチャネルＦＥＴ３が形成された半導体素子や半導体集積回路等を具備する。
【００３９】
半導体装置１は、半導体基板１０を有する。半導体基板１０上には、第１ノンドープ半導体層１１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、第４ノンドープ半導体層１４、第５ノンドープ半導体層１５、オーダ系ノンドープ半導体層１６、超格子バッファー層１７が形成されている。また、半導体基板１０上には、低濃度ｎ型半導体層２１、高濃度ｎ型半導体層２２が形成されている。さらに、第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２、高濃度ｐ型半導体層３３、第１電極層４１、第２電極層４２、絶縁領域５０、層間絶縁膜５１等が形成されている。半導体装置１は、第３低濃度ｐ型半導体層３３４、第２高濃度ｐ型半導体層３３５を有していない点において上述した比較例と相違する。
【００４０】
第１実施形態に係る半導体装置１の具体的構成層は、例えば、上記比較例と同一とすることができる。無論、具体的構成層は一例であって、本発明の趣旨を逸脱しない範囲で種々の変更を行うことが可能である。
【００４１】
第４ノンドープ半導体層１４より下層の構成は、上記比較例と同様である。第４ノンドープ半導体層１４上には、アイランド状に第５ノンドープ半導体層１５及び高濃度ｎ型半導体層２２がこの順に積層されている。さらに、ｐチャネルＦＥＴ２側においては、高濃度ｎ型半導体層２２上の一部に第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２がアイランド状に形成されている。そして、これらの上層に、これらを被覆するように層間絶縁膜５１が形成されている。
【００４２】
層間絶縁膜５１は、その表面から開口部ＯＰ１〜ＯＰ６が形成されている。開口部ＯＰ１とＯＰ２は、層間絶縁膜５１の表面から第２低濃度ｐ型半導体層３２上に到達する開口部である。開口部ＯＰ３〜ＯＰ５は、層間絶縁膜５１の表面から高濃度ｎ型半導体層２２に到達する開口部である。開口部ＯＰ３はｐチャネルＦＥＴ２に設けられ、開口部ＯＰ４及びＯＰ５はｎチャネルＦＥＴ３に設けられている。開口部ＯＰ６は、ｎチャネルＦＥＴ３において、層間絶縁膜５１の表面から第３ノンドープ半導体層１３に到達するように設けられている。
【００４３】
開口部ＯＰ１、ＯＰ２、ＯＰ６には、高濃度ｐ型半導体層３３が開口部内に埋設され、層間絶縁膜５１表面から、高濃度ｐ型半導体層３３の表面上に、第１電極層４１が形成されている。また、開口部ＯＰ４、ＯＰ５には、第２電極層４２が埋設されている。半導体装置１は、以上のような構成を備えている。
【００４４】
以下、半導体装置１の製造方法の一例について図３Ａ〜図３Ｇの製造工程断面図を参照しつつ説明する。まず、半導体基板１０上に超格子バッファー層１７、第１ノンドープ半導体層１１、低濃度ｎ型半導体層２１、第２ノンドープ半導体層１２、第３ノンドープ半導体層１３、オーダ系ノンドープ半導体層１６、第４ノンドープ半導体層１４、第５ノンドープ半導体層１５、高濃度ｎ型半導体層２２、第１低濃度ｐ型半導体層３１、第２低濃度ｐ型半導体層３２を、この順に積層させたウェハを作製する（図３Ａ参照）。これらの層は、分子線成長法や有機金属気相成長法等によりエピタキシャル成長することにより形成する。なお、第２低濃度ｐ型半導体層３２は、ゲート電圧０Ｖでチャネルがピンチオフする程度の濃度と厚さに調節する。例えば、５×１０１７ｃｍ３とする。
【００４５】
次に、第１回目のフォトリソグラフィ工程により、ｐチャネルＦＥＴ２のオーミックコンタクト部として機能する第２低濃度ｐ型半導体層３２を所望のパターン形状とする（図３Ｂ参照）。次いで、第２低濃度ｐ型半導体層３２をマスクとして、第１低濃度ｐ型半導体層３１を第２低濃度ｐ型半導体層３２と同一形状になるようにエッチングする。
【００４６】
その後、第２のフォトリソグラフィ工程によって、高濃度ｎ型半導体層２２と第５ノンドープ半導体層１５を所定の形状にパターン形成する。これにより、図３Ｃに示すようなアイランド状のパターンが第４ノンドープ半導体層１４上に形成される。これにより、ｐチャネルＦＥＴ２のゲート、及びｎチャネルＦＥＴ３のソース／ドレインのオーミックコンタクト部が分離形成される。次いで、素子分離を行うために、第３のフォトリソグラフィ工程により、絶縁領域５０以外の領域にフォトレジストを残し、開口部にイオン打ち込みを行う。これによって、絶縁領域５０が形成される（図３Ｃ参照）。
【００４７】
続いて、上述の層を被覆するように層間絶縁膜５１を形成する（図３Ｄ参照）。その後、第４のフォトリソグラフィ工程、及びエッチング工程によって開口部ＯＰ１、ＯＰ２、ＯＰ６を形成する。開口部ＯＰ１及びＯＰ２は、ｐチャネルＦＥＴ２において、第２低濃度ｐ型半導体層３２まで到達する開口部であり、開口部ＯＰ６は、第３ノンドープ半導体層１３まで到達する開口部である（図３Ｅ参照）。
【００４８】
次に、開口部ＯＰ１、ＯＰ２、ＯＰ６に対し、高濃度ｐ型半導体層３３を選択再成長させ（図３Ｆ参照）、続いて、第１電極層４１をスパッタリング法により堆積させる。これにより、第１電極層４１と高濃度ｐ型半導体層３３とのノンアロイオーミックが形成される。そして、第５のフォトリソグラフィ工程、及びエッチング工程により、第１電極層４１を所望の形状にパターニングする。これにより、ｎチャネルＦＥＴ３のゲート配線と、ｐチャネルＦＥＴのソース／ドレイン配線が形成される（図３Ｇ参照）。第１実施形態によれば、このようにｎチャネルＦＥＴ３のゲート形成工程と、ｐチャネルＦＥＴ２のソース／ドレインのオーミックコンタクト形成工程とを共通化している。
【００４９】
次いで、ｎチャネルＦＥＴ３のソース／ドレインのオーミックコンタクト部とｐチャネルＦＥＴのゲートコンタクト部を形成するために、第６のフォトリソグラフィ工程、及びエッチング工程により、層間絶縁膜５１に開口部ＯＰ３，ＯＰ４，ＯＰ５を形成する。そして、リフトオフ法により第２電極層４２を形成する。以上の工程等を経て、図２に示すような半導体装置１が製造される。
【００５０】
半導体装置１に係るｐチャネルＦＥＴ２において、高濃度ｐ型半導体層３３がソース／ドレインとして機能し、高濃度ｎ型半導体層２２がゲートとして機能する。また、ｎチャネルＦＥＴ３において、高濃度ｐ型半導体層３３がゲートとして機能し、高濃度ｎ型半導体層２２がソース／ドレインとして機能する。
【００５１】
ｐチャネルＦＥＴ２のソース／ドレイン電極である第１電極層４１は、高濃度ｐ型半導体層３３とオーミックコンタクトさせている。高濃度ｐ型半導体層３３の濃度は、オーミックコンタクトが取れるように、例えば、１０２０ｃｍ−３程度の濃度とする。第２低濃度ｐ型半導体層３２を第１電極層４１と直接的に接触させるのではなく、高濃度ｐ型半導体層３３を形成することで、コンタクト抵抗を低減させることが可能となる。
【００５２】
また、第１実施形態に係る半導体装置によれば、ｎチャネルＦＥＴ３とｐチャネルＦＥＴ２を組み合わせた相補型構造とすることにより、セット電流を安定化させることができる。これに加えて、エンハンスメント型電界効果トランジスタであるｎチャネルＦＥＴを形成しているので、低消費電力・低電圧動作で、高利得・低歪の特性を実現することができる。
【００５３】
また、第１実施形態に係る半導体装置１によれば、比較例に係る半導体装置３００に比して、フォトリソグラフィ及びエッチング工程をそれぞれ２つ削減することができる。具体的には、比較例の第２高濃度ｐ型半導体層３３４と第３低濃度ｐ型半導体層３３５に相当する層を２層削減している。また、ｐチャネルＦＥＴ２の高濃度ｐ型半導体層３３と、ｎチャネルＦＥＴ３の高濃度ｐ型半導体層３３とを同一の工程で形成することにより、工程数を削減して低コスト化を図ることができる。従って、第１実施形態に係る半導体装置によれば、従来の半導体装置の組み合わせ構造である比較例に比して、エピタキシャル基板の層数を削減し、かつフォトリソグラフィ工程を削減することができる。第１実施形態に係る半導体装置によれば、同一基板上に、ｐｎ接合ゲートのｎチャネルＦＥＴ２とｐチャネルＦＥＴ３を低コストで形成することができる。
【００５４】
なお、第１実施形態に係る構成は一例であって、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。例えば、各チャネルＦＥＴのソースとドレインの位置を入れ替えたり、半導体基板上に積層する半導体層の積層構成を変更したり、絶縁領域５０のレイアウトを変更したりすることができる。
【００５５】
[第２実施形態]
次に、上記第１実施形態とは異なる構造の半導体装置の一例について説明する。第２実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第１実施形態と同様である。すなわち、第２実施形態においては、ｐチャネルＦＥＴとｎチャネルＦＥＴの境界領域に絶縁領域が形成されていない点において、当該領域に絶縁領域５０が形成されている第１実施形態と相違する。また、第２実施形態においては、ｎチャネルＦＥＴのソースを構成する高濃度ｎ型半導体層２２と、ｐチャネルＦＥＴのゲートとして機能する高濃度ｎ型半導体層２２とが一体的に１つのパターンとして形成されている点において、これらのパターンが分離されている第１実施形態と相違する。
【００５６】
図４に、第２実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第２実施形態に係る半導体装置１ａは、ｐチャネルＦＥＴ２のソース／ドレイン、及びｎチャネルＦＥＴ３のゲートを高濃度ｐ型半導体層３３により形成している。また、ｐチャネルＦＥＴ２のゲート、及びｎチャネルＦＥＴのソースとドレインを、高濃度ｎ型半導体層２２により形成している。
【００５７】
また、ｐチャネルＦＥＴ２とｎチャネルＦＥＴ３の境界領域に絶縁領域５０を形成しない構成としている。さらに、ｎチャネルＦＥＴ３のソースとｐチャネルＦＥＴ２のゲートとを、高濃度ｎ型半導体層２２により一体的なパターンにより形成している。
【００５８】
第２実施形態に係る半導体装置１ａによれば、上述した第１実施形態と同様の効果を得ることができる。それに加えて、第２実施形態に係る半導体装置１ａによれば、チャネルＦＥＴ２とｎチャネルＦＥＴ３の境界領域に絶縁領域５０を設けず、ｎチャネルＦＥＴ３のソースとｐチャネルＦＥＴ２のゲートとを高濃度ｎ型半導体層２２の一体的なパターンにより形成しているので、素子間隔を狭くすることができる。その結果、省スペース化・小型化を実現可能な半導体装置を提供することができる。
【００５９】
なお、第２実施形態においては、ｎチャネルＦＥＴ３のソースとｐチャネルＦＥＴ２のゲートとを、高濃度ｎ型半導体層２２の一体的なパターンにより形成する例を述べたが、ｎチャネルＦＥＴ３のドレインとｐチャネルＦＥＴ２のゲートとを一体的なパターンにより形成してもよい。
【００６０】
[第３実施形態]
第３実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第１実施形態と同様である。すなわち、第３実施形態においては、ｎチャネルＦＥＴのゲートとｐチャネルＦＥＴのドレインとを共通の第２電極層４２により接続している点において、当該構成をもたない第１実施形態と相違する。また、ｐチャネルＦＥＴのゲートが、ｐチャネルＦＥＴのソース／ドレインよりもｎチャネルＦＥＴと離間した位置に配設されている点において、ｐチャネルＦＥＴのソース／ドレインよりもｎチャネルＦＥＴ側に配設されている第１実施形態と相違する。
【００６１】
図５に、第３実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第３実施形態に係る半導体装置１ｂは、ｐチャネルＦＥＴ２のソース／ドレイン及びｎチャネルＦＥＴ３のゲートを、高濃度ｐ型半導体層３３により形成している。また、ｐチャネルＦＥＴ２のゲート及びｎチャネルＦＥＴのソース／ドレインを、高濃度ｎ型半導体層２２により形成している。
【００６２】
また、ｎチャネルＦＥＴ３のゲートである高濃度ｐ型半導体層３３と、ｐチャネルＦＥＴ２のドレインの高濃度ｐ型半導体層３３とを、第１電極層４１により共通接続している。また、ｎチャネルＦＥＴ３のソースとドレインの構成を逆としてもよい。
【００６３】
第３実施形態に係る半導体装置１ｂによれば、上述した第１実施形態と同様の効果を得ることができる。それに加えて、第３実施形態に係る半導体装置１ｂによれば、上記構成を採用することによって、素子間隔を狭くすることができる。その結果、省スペース化・小型化を実現することが可能な半導体装置を提供することができる。
【００６４】
なお、第３実施形態においては、ｐチャネルＦＥＴ２のドレインとｎチャネルＦＥＴ３のゲートとを第１電極層４１で接続する構成について述べたが、ｐチャネルＦＥＴ２のソースとｎチャネルＦＥＴ３のゲートとを第１電極層４１で接続する構成であってもよい。
【００６５】
[第４実施形態]
第４実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第１実施形態と同様である。すなわち、第４実施形態においては、ｐチャネルＦＥＴ３のゲートである高濃度ｎ型半導体層２２と、ゲート電極として機能する第２電極層４２とのコンタクトを２か所設けている点において、それが１か所である第１実施形態と相違する。
【００６６】
図６に、第４実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第４実施形態に係る半導体装置１ｃは、ｐチャネルＦＥＴ３のゲートである高濃度ｎ型半導体層２２と、ゲート電極として機能する第２電極層４２とのコンタクトをソース／ドレイン領域を介して対峙するように設けている。すなわち、ソース／ドレイン領域を挟むように２つのゲートを設けている。
【００６７】
第４実施形態に係る半導体装置１ｃによれば、上述した第１実施形態と同様の効果を得ることができる。それに加えて、第４実施形態に係る半導体装置１ｃによれば、ゲート内の電界を一様になるようにすることができる。その結果、ピンチオフ性が向上するという優れたメリットがある。
【００６８】
[第５実施形態]
次に、基本的なカレントミラー回路を構成する半導体装置に本発明を適用した例について説明する。図７Ａに、第５実施形態に係る半導体装置の一例を説明するための要部の模式的平面図を、図７Ｂに、第５実施形態に係る半導体装置の概略回路図を示す。
【００６９】
第５実施形態に係る半導体装置１ｄによれば、第１実施形態と同様のレイアウトを元に、Ａｕなどの金属配線層６１、配線間スルーホール６２、６３等を用いて、基本的なカレントミラー回路を構成している。このレイアウトにおいては、ｎチャネルＦＥＴの１対の素子同士、ｐチャネルＦＥＴの１対の素子同士の特性が揃うように、対となるＦＥＴを上下対称となるようにレイアウトしている。
【００７０】
第５実施形態に係る半導体装置１ｄによれば、上述した第１実施形態と同様の効果を得ることができる。
【００７１】
[第６実施形態]
第６実施形態に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記第１実施形態と同様である。すなわち、第１実施形態においては、高濃度ｐ型半導体層３３として、ＣドープＧａＡｓ層を用いていたが、第６実施形態においては、高濃度ｐ型半導体層として別の層を用いている点において相違する。また、以下に説明する層を第１実施形態とは変更している点において相違する。
【００７２】
図８に、第６実施形態に係る半導体装置の一例を説明するための要部の模式的断面図を示す。第６実施形態に係る半導体装置１ｅは、高濃度ｐ型半導体層３３として、第１実施形態で用いたＣドープＧａＡｓ層とは異なる層を用いている。具体的には、第１実施形態に係るＣドープＧａＡｓ層に代えて、Ｃ，Ｍｇ、Ｚｎその他のｐ型ドーパントをドープしたＡｌＧａＡｓ層を適用することができる。また、Ｍｇ、Ｚｎその他のｐ型ドーパントをドープしたＧａＡｓ層により構成することができる。また、ＣとＭｇ，Ｚｎその他の２種以上のｐ型ドーパントをドープしたＧａＡｓ若しくはＡｌＧａＡｓにより構成してもよい。
【００７３】
また、第６実施形態に係る半導体装置１ｅは、電子供給層として機能する第１実施形態に係る低濃度ｎ型半導体層２１を、Ｓｉその他のｎ型ドーパントを有する半導体層７１に代えている。さらに、電子走行層として機能する第１実施形態に係る第１ノンドープ半導体層１１を、Ｓｉその他のｎ型ドーパントを有する半導体層７２に代えている。
【００７４】
第６実施形態に係る半導体装置１ｅにおいても、ｐｎ接合ゲートのｎチャネルＦＥＴとして動作させることができる。第６実施形態に係る半導体装置１ｅによれば、上述した第１実施形態と同様の効果を得ることができる。なお、半導体層７１、７２とを単一層とするいわゆるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）構造としてもよい。
【００７５】
なお、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で種々の変形を行うことができる。また、これらの実施形態は、好適に組み合わせることが可能である。本発明に係る半導体装置は、種々の用途に適用できるが、特に、無線通信のための高周波化合物半導体装置に好適に適用することができる。例えば、携帯電話の移動局のパワーアンプ回路などに好適に用いられる。
【符号の説明】
【００７６】
１ 半導体装置
２ ｐチャネルＦＥＴ
３ ｎチャネルＦＥＴ
１０ 半導体基板
１１ 第１ノンドープ半導体層
１２ 第２ノンドープ半導体層
１３ 第３ノンドープ半導体層
１４ 第４ノンドープ半導体層
１５ 第５ノンドープ半導体層
１６ オーダ系ノンドープ半導体層
１７ 超格子バッファー層
２１ 低濃度ｎ型半導体層
２２ 高濃度ｎ型半導体層
３１ 第１低濃度ｐ型半導体層
３２ 第２低濃度ｐ型半導体層
３３ 高濃度ｐ型半導体層
４１ 第１電極層
４２ 第２電極層
５０ 絶縁領域
５１ 層間絶縁膜
６１ 金属配線層
６２、６３ 配線間スルーホール
７１、７２ 半導体層
【特許請求の範囲】
【請求項１】
半導体基板上に第１導電型電界効果トランジスタと、第２導電型電界効果トランジスタとを具備し、
前記第１導電型電界効果トランジスタは、
ソース／ドレインを形成する少なくとも２つに分離された高濃度第１導電型化合物半導体層と、
前記高濃度第１導電型化合物半導体層の直下層に配設され、少なくとも前記ソースから前記ドレインに亘る領域に形成された低濃度第１導電型化合物半導体層と、
前記ソース／ドレインを形成する前記高濃度第１導電型化合物半導体層上にオーミックコンタクトされた第１電極層と、
前記低濃度第１導電型化合物半導体層の下方に形成され、ゲートとなる高濃度第２導電型化合物半導体層と、
前記高濃度第２導電型化合物半導体層上にオーミックコンタクトされた第２電極層とを備え、
前記第２導電型電界効果トランジスタは、
ソース／ドレインを形成する少なくとも２つに分離された前記高濃度第２導電型化合物半導体層と、
前記ソースと前記ドレインの間に配設され、ゲートを形成する前記高濃度第１導電型化合物半導体層と、
前記高濃度第１導電型化合物半導体層の下方に形成された低濃度第２導電型化合物半導体層と、
前記高濃度第１導電型化合物半導体層上にオーミックコンタクトされた前記第１電極層と、
前記高濃度第２導電型化合物半導体層上にオーミックコンタクトされた前記第２電極層と、
を備える半導体装置。
【請求項２】
前記第２導電型電界効果トランジスタの前記ソース又は前記ドレインのいずれか一方を構成する前記高濃度第２導電型化合物半導体層と、前記第１導電型電界効果トランジスタの前記ゲートとして機能する高濃度第２導電型化合物半導体層とが、１つのパターンとして一体的に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型電界効果トランジスタの前記ソース又は前記ドレインのいずれか一方を構成する前記高濃度第１導電型化合物半導体層にオーミックコンタクトする前記第１電極層と、前記第２導電型電界効果トランジスタの前記ゲートを構成する前記高濃度第２導電型化合物半導体層にオーミックコンタクトする前記第１電極層とが、一体的に１つのパターンとして形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１導電型電界効果トランジスタの前記ゲートである前記高濃度第１導電型化合物半導体層と、これとオーミックコンタクトされる前記第２電極層とを、前記第１導電型電界効果トランジスタの前記ソース／ドレインを挟持するように２組設けていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１導電型電界効果トランジスタと前記第２導電型電界効果トランジスタとを用いてカレントミラー回路を構成していることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１導電型はｐ型、前記第２導電型はｎ型であり、
前記第１導電型電界効果トランジスタはｐチャネル電界効果トランジスタ、前記第２導電型電界効果トランジスタはｎチャネル電界効果トランジスタであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記高濃度第２導電型化合物半導体層は、Ｃ，Ｍｇ，ＺｎのいずれかをドープしたＡｌＧａＡｓ若しくはＧａＡｓのいずれかであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１導電型電界効果トランジスタと第２導電型電界効果トランジスタを同一の半導体基板上に有する半導体装置の製造方法であって、
前記半導体基板上に低濃度第２導電型化合物半導体層、ノンドープ半導体層、高濃度第２導電型化合物半導体層、低濃度第１導電型化合物半導体層をこの順に積層し、
前記第１導電型電界効果トランジスタの形成領域において、前記低濃度第１導電型化合物半導体層を所望の形状にパターン形成し、
前記第１導電型電界効果トランジスタの形成領域、及び前記第２導電型電界効果トランジスタの形成領域において、前記高濃度第２導電型化合物半導体層を所望の形状にパターン形成し、
前記第１導電型電界効果トランジスタのソース／ドレインを形成するために、前記低濃度第１導電型化合物半導体層の表面が露出する開口部と、前記第２導電型電界効果トランジスタのｐｎ接合ゲートを形成するための開口部とが形成された層間絶縁膜を形成し、
前記開口部に、高濃度第１導電型化合物半導体層を形成し、
前記高濃度第１導電型化合物半導体層上に第１電極層を形成し、
前記第１導電型電界効果トランジスタのゲートを形成する箇所と、前記第２導電型電界効果トランジスタのソース／ドレインを形成する箇所に前記層間絶縁膜の開口部を形成して、当該開口部に第２電極層を形成する半導体装置の製造方法。
【請求項９】
前記第１導電型はｐ型、前記第２導電型はｎ型であり、
前記第１導電型電界効果トランジスタはｐチャネル電界効果トランジスタ、前記第２導電型電界効果トランジスタはｎチャネル電界効果トランジスタであることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に第１導電型電界効果トランジスタと、第２導電型電界効果トランジスタとを具備し、
前記第１導電型電界効果トランジスタは、
ソース／ドレインを形成する少なくとも２つに分離された高濃度第１導電型化合物半導体層と、
前記高濃度第１導電型化合物半導体層の直下層に配設され、少なくとも前記ソースから前記ドレインに亘る領域に形成された低濃度第１導電型化合物半導体層と、
前記ソース／ドレインを形成する前記高濃度第１導電型化合物半導体層上にオーミックコンタクトされた第１電極層と、
前記低濃度第１導電型化合物半導体層の下方に形成され、ゲートとなる高濃度第２導電型化合物半導体層と、
前記高濃度第２導電型化合物半導体層上にオーミックコンタクトされた第２電極層とを備え、
前記第２導電型電界効果トランジスタは、
ソース／ドレインを形成する少なくとも２つに分離された前記高濃度第２導電型化合物半導体層と、
前記ソースと前記ドレインの間に配設され、ゲートを形成する前記高濃度第１導電型化合物半導体層と、
前記高濃度第１導電型化合物半導体層の下方に形成された低濃度第２導電型化合物半導体層と、
前記高濃度第１導電型化合物半導体層上にオーミックコンタクトされた前記第１電極層と、
前記高濃度第２導電型化合物半導体層上にオーミックコンタクトされた前記第２電極層と、
を備える半導体装置。
【請求項２】
前記第２導電型電界効果トランジスタの前記ソース又は前記ドレインのいずれか一方を構成する前記高濃度第２導電型化合物半導体層と、前記第１導電型電界効果トランジスタの前記ゲートとして機能する高濃度第２導電型化合物半導体層とが、１つのパターンとして一体的に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型電界効果トランジスタの前記ソース又は前記ドレインのいずれか一方を構成する前記高濃度第１導電型化合物半導体層にオーミックコンタクトする前記第１電極層と、前記第２導電型電界効果トランジスタの前記ゲートを構成する前記高濃度第２導電型化合物半導体層にオーミックコンタクトする前記第１電極層とが、一体的に１つのパターンとして形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１導電型電界効果トランジスタの前記ゲートである前記高濃度第１導電型化合物半導体層と、これとオーミックコンタクトされる前記第２電極層とを、前記第１導電型電界効果トランジスタの前記ソース／ドレインを挟持するように２組設けていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１導電型電界効果トランジスタと前記第２導電型電界効果トランジスタとを用いてカレントミラー回路を構成していることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１導電型はｐ型、前記第２導電型はｎ型であり、
前記第１導電型電界効果トランジスタはｐチャネル電界効果トランジスタ、前記第２導電型電界効果トランジスタはｎチャネル電界効果トランジスタであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記高濃度第２導電型化合物半導体層は、Ｃ，Ｍｇ，ＺｎのいずれかをドープしたＡｌＧａＡｓ若しくはＧａＡｓのいずれかであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１導電型電界効果トランジスタと第２導電型電界効果トランジスタを同一の半導体基板上に有する半導体装置の製造方法であって、
前記半導体基板上に低濃度第２導電型化合物半導体層、ノンドープ半導体層、高濃度第２導電型化合物半導体層、低濃度第１導電型化合物半導体層をこの順に積層し、
前記第１導電型電界効果トランジスタの形成領域において、前記低濃度第１導電型化合物半導体層を所望の形状にパターン形成し、
前記第１導電型電界効果トランジスタの形成領域、及び前記第２導電型電界効果トランジスタの形成領域において、前記高濃度第２導電型化合物半導体層を所望の形状にパターン形成し、
前記第１導電型電界効果トランジスタのソース／ドレインを形成するために、前記低濃度第１導電型化合物半導体層の表面が露出する開口部と、前記第２導電型電界効果トランジスタのｐｎ接合ゲートを形成するための開口部とが形成された層間絶縁膜を形成し、
前記開口部に、高濃度第１導電型化合物半導体層を形成し、
前記高濃度第１導電型化合物半導体層上に第１電極層を形成し、
前記第１導電型電界効果トランジスタのゲートを形成する箇所と、前記第２導電型電界効果トランジスタのソース／ドレインを形成する箇所に前記層間絶縁膜の開口部を形成して、当該開口部に第２電極層を形成する半導体装置の製造方法。
【請求項９】
前記第１導電型はｐ型、前記第２導電型はｎ型であり、
前記第１導電型電界効果トランジスタはｐチャネル電界効果トランジスタ、前記第２導電型電界効果トランジスタはｎチャネル電界効果トランジスタであることを特徴とする請求項８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１３Ｈ】
【図１３Ｉ】
【図１３Ｊ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１３Ｃ】
【図１３Ｄ】
【図１３Ｅ】
【図１３Ｆ】
【図１３Ｇ】
【図１３Ｈ】
【図１３Ｉ】
【図１３Ｊ】
【公開番号】特開２０１２−１５１２５６（Ｐ２０１２−１５１２５６Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−８３５５（Ｐ２０１１−８３５５）
【出願日】平成２３年１月１９日（２０１１．１．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月１９日（２０１１．１．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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