【課題】性能の劣化を抑制することができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置１０は、半導体層１２、絶縁膜１７、ゲート電極２２、ドレイン電極１９およびソース電極２０、を具備する。半導体層１２は、半絶縁性半導体基板１１上に形成され、表面に、側壁が傾いたテーパ状のリセス領域１８を有する。半導体層１２は、活性層１４を含む。絶縁膜１７は、半導体層１２上に形成されたものであり、リセス領域１８を全て露出する貫通孔２１を有する。貫通孔２１は、側壁がリセス領域１８の側壁の傾き角θ１より小さい角度θ２で傾いたテーパ状である。ゲート電極２２は、リセス領域１８および貫通孔２１を埋めるように形成されたものである。ドレイン電極１９およびソース電極２０は、半導体層１２上のうち、リセス領域１８を挟む位置に形成されたものである。 （もっと読む）

【課題】低消費電力・低電圧動作で、高利得・低歪特性を有し、かつ低コスト化が実現可能な半導体装置とその製造方法を提供する。
【解決手段】本発明に係る半導体装置のｐチャネルＦＥＴ２は、ソース／ドレインを形成する高濃度ｐ型半導体層３３と、その直下層に配設された低濃度ｐ型半導体層３２と、高濃度ｐ型半導体層３３上に形成された第１電極層４１と、低濃度ｐ型半導体層３２の下方に形成され、ゲートとなる高濃度ｎ型半導体層２２と、その上に形成された第２電極層４２とを備える。ｎチャネルＦＥＴ３は、ソース／ドレインを形成する高濃度ｎ型半導体層２２と、ゲートを形成する高濃度ｐ型半導体層３３と、その下方に形成された低濃度ｎ型半導体層２１と、第１電極層４２と、第２電極層４２とを備える。 （もっと読む）

【課題】 本発明は、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。
【解決手段】 ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするｎチャンネル又はｐチャンネルの電界効果トランジスタ。 （もっと読む）

【課題】高周波モジュール中におけるスイッチング素子として用いられるＨＥＭＴ素子を小型化する。
【解決手段】ＧａＡｓからなる基板１の主面上の素子分離部９で規定された活性領域内において、ゲート電極１７は、１本で形成し、ソース電極１３とドレイン電極１４との間では紙面上下方向に延在し、それ以外の部分では左右方向に延在するようにパターニングすることにより、活性領域外に配置されるゲート電極１７の割合を減じ、ゲートパッド１７Ａの面積を減じる。 （もっと読む）

【課題】Ｔｉ、ＰｔおよびＡｕからなるゲート電極を有するリセス構造を有し、Ｔｉ上のＰｔ若しくはＡｕが、素子領域表面のＡｌＧａＡｓ層に拡散することを抑制する半導体装置を提供する。
【解決手段】ＧａＡｓ基板１１上に形成された素子領域１６と、第１のリセス領域２５と、第２のリセス領域２６と、第１のリセス領域２５外の素子領域１６上に、互いに離間して形成されたドレイン電極１３およびソース電極１４と、第２のリセス領域２６の表面の一部に接し、第１のリセス領域２５の表面の一部に接するゲート電極１５を具備し、最下層が、第１のリセス領域２５、および第２のリセス領域２６の表面の一部に接するように、隙間を有して形成された第１のＴｉ層２９と、第１のＴｉ層２９上に、第１のＴｉ層２９の隙間を埋めるように形成されたＡｌ層３０と、Ａｌ層３０上に形成されたＰｔ層３２と、Ｐｔ層上に形成されたＡｕ層３３と、を含むように構成する。 （もっと読む）

【課題】オン抵抗の増加を抑制すると共にリーク電流を低減させることができる半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置は、ノンドープＩｎＧａＡｓ層８と、ノンドープＩｎＧａＡｓ層８上に形成された、第１リセス部を備えるＳｉドープＧａＡｓ層１と、ノンドープＩｎＧａＡｓ層８とＳｉドープＧａＡｓ層１との間に形成され、第１リセス部内に設けられた第２リセス部を備える、ノンドープオーダ系ＩｎＧａＰ層４とその上に形成されるノンドープＧａＡｓ層３からなる２層構造半導体層と、第２リセス部内において、ノンドープＩｎＧａＡｓ層８上に設けられたＣドープＧａＡｓ層１３と、ＣドープＧａＡｓ層１３と、ノンドープＧａＡｓ層３及びノンドープオーダ系ＩｎＧａＰ層４の界面との間に設けられると共に、ノンドープオーダ系ＩｎＧａＰ層４とＣドープＧａＡｓ層１３との間の一部には設けられていない側壁絶縁膜１７とを備える。 （もっと読む）

III-V族半導体装置における導電性の改善について示した。第1の改良は、チャネル層とは幅の異なるバリア層を有することである。第2の改良は、金属／Si、Ge、またはシリコン-ゲルマニウム／III-Vスタックの熱処理により、Siおよび／またはゲルマニウムドープIII-V層に、金属-シリコン、金属-ゲルマニウム、または金属-シリコンゲルマニウム層を形成することである。次に、金属層が除去され、金属-シリコン、金属-ゲルマニウム、または金属シリコンゲルマニウム層上に、ソース／ドレイン電極が形成される。第3の改良は、III-Vチャネル層上に、IV族元素および／またはVI族元素の層を形成し、熱処理し、III-Vチャネル層に、IV族および／またはVI族化学種をドープすることである。第4の改良は、III-V装置のアクセス領域に形成された、パッシベーション層および／またはダイポール層である。
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【課題】５族原料の使用量を低減しつつ、３−５族化合物半導体のｐ型キャリア濃度を制御する。
【解決手段】ベース基板を反応容器の内部に設置する段階と、反応容器に、３族元素の有機金属化合物からなる３族原料ガス、５族元素からなる５族原料ガス、および、半導体内にドープされてドナーとなる不純物を含む不純物ガスを供給して、ベース基板にｐ型３−５族化合物半導体をエピタキシャル成長させる段階とを備え、ベース基板にｐ型３−５族化合物半導体をエピタキシャル成長させる段階において、不純物ガスの流量、および３族原料ガスに対する５族原料ガスの流量比を、ｐ型３−５族化合物半導体の残留キャリア濃度Ｎ（ｃｍ^−３）および厚さｄ（ｃｍ）の積Ｎ×ｄ（ｃｍ^−２）が８．０×１０^１１以下になるよう設定する。 （もっと読む）

【課題】本発明は半導体装置および半導体装置の製造方法に関し、半導体装置の洗浄工程において半導体装置の半導体層の腐食防止を可能とすることを目的とする。
【解決手段】本発明に係る半導体装置は、半導体層と、前記半導体層に接続した電極部と、前記電極部に接続した、前記半導体層および前記電極部の構成材料よりイオン化傾向の大きい金属からなる犠牲金属層と、を備える。本発明に係る半導体装置の製造方法は、半導体ウェハに、半導体層と前記半導体層に接続した電極部を有する半導体装置と、前記半導体層と電気的に接続した電気接触領域と、を形成する形成工程と、洗浄液の電位に対して負の電位を導き得る導電体を、前記電気接触領域に接続する接続工程と、前記半導体ウェハを前記洗浄液に浸漬した状態で、前記電気接触領域に前記負の電位を印加しながら、洗浄する洗浄工程と、を備える。 （もっと読む）

【課題】挿入損失を増大させることなくマルチゲートのゲート間の電位安定化が可能なスイッチング素子並びにそれを用いたアンテナスイッチ回路及び高周波モジュールを提供すること。
【解決手段】電界効果型トランジスタを成すように、半導体基板上に形成された２個のオーミック電極３９，４０と、上記２個のオーミック電極の間に配置された少なくとも２個のゲート電極４１，４２と、隣り合うゲート電極の間に挟まれて配置された導電領域４５とが備えられる。導電領域は、一端に、上記隣り合うゲート電極に挟まれている導電領域よりも幅が広い幅広部分を有し、隣り合うゲート電極の間の距離が幅広部分の幅よりも狭い。更に、幅広部分を介して２個のオーミック電極の間に直列に抵抗４４，４６が接続されている。 （もっと読む）

【課題】均一性や生産性が高いと共に、高周波性能として、雑音指数が小さく、かつ付随利得の大きい電界効果トランジスタ（ＦＥＴ）、このＦＥＴを備える半導体チップ及び半導体装置を提供すること。
【解決手段】本発明のＦＥＴ１は、ＧａＡｓ半導体基板２の上に、ｉ形ＧａＡｓバッファ層３と、ｉ形ＩｎＧａＡｓ二次元電子ガス層４と、ｎ形ＡｌＧａＡｓ電子供給層５と、が積み上げられ、ｎ形ＡｌＧａＡｓ電子供給層５の上に線状にショットキー性接触するゲート電極１２があり、ゲート電極１２の両横から離れ、かつｎ形ＡｌＧａＡｓ電子供給層５の上に、ｎ形ＩｎＧａＰエッチング停止層６と、続いて同程度の横位置でｎ形ＧａＡｓコンタクト層７とが積み上げられ、ｎ形ＧａＡｓコンタクト層７の上にコンタクト層７の端から離れて帯状にオーム性接触をする電極として各側にソース電極９とドレイン電極１０とを備える。 （もっと読む）

【課題】ＩＭＤや高調波歪の少ないスイッチ素子を提供する。
【解決手段】シャント回路に直列挿入されたシャントＦＥＴ１Ａと、シリーズ回路に直列挿入されたシリーズＦＥＴ１Ｂとを備える。シャントＦＥＴ１Ａは、コンタクト層１７内のゲート領域３４上にゲート電極３０を有し、コンタクト層１７上のゲート電極３０の両側にソース電極３１およびドレイン電極３２を有し、ゲート領域３４の両側に一対のリセス３５を有する。シリーズＦＥＴ１Ｂは、コンタクト層１７内のリセス４０の底部に形成されたゲート領域４５上にゲート電極４１を有し、コンタクト層１７上のリセス４０の両側にソース電極４２およびドレイン電極４３を有する。 （もっと読む）

【課題】位置合わせの精度に依存しないでゲート電極とトレンチとの間の距離をゼロにすることができ、さらにステッパーの開口能力に依存しないでトレンチの開口幅を狭くすることの可能な電界効果トランジスタの製造方法を提供する。
【解決手段】拡散層１７上に絶縁膜１８Ａと、開口径Ｌ１の開口部Ｈ１を有するレジスト層Ｒ１とを形成したのち（Ｓ１，Ｓ２）レジスト層Ｒ１をマスクとして絶縁膜１８Ａに開口部を形成する（Ｓ３）。レジスト層Ｒ１を除去したのち絶縁膜１８Ａをマスクとして拡散層１７の露出部分にゲート領域２０Ａを形成する（Ｓ４）。開口径Ｌ２の開口部Ｈ２を有するレジスト層Ｒ２を形成したのち（Ｓ５）リフトオフにより開口部Ｈ２の部位にゲート電極２１を形成する（Ｓ６）。ゲート電極２１および絶縁膜１８Ａをマスクとしてゲート電極２１の両脇に一対のトレンチ１９を形成する（Ｓ７）。 （もっと読む）

【課題】従来のＦＥＴにおいては、AlGaAs電子供給層とInGaPエッチングストップ層との界面にAlGaAsP層等の変成層が形成され、それによりショットキー特性の劣化が生じる。
【解決手段】ＦＥＴ１は、AlGaAsからなる電子供給層１４と、電子供給層１４上に設けられた、Alを含まない界面安定化層１５と、界面安定化層１５上に設けられた、InGaPからなるエッチングストップ層１６と、エッチングストップ層１６上に設けられた、GaAsからなるコンタクト層１７と、を備えている。 （もっと読む）

【課題】従来のＪ−ＦＥＴにおいては、ゲート電流の通電前後で、しきい値電圧（Ｖ_Ｔ）のシフトが発生するといった問題があった。
【解決手段】本発明の一実施形態に係るＪ−ＦＥＴは、第１導電型のキャリアを蓄積するアンドープＩｎＧａＡｓチャネル層５と、アンドープＩｎＧａＡｓチャネル層５上に設けられ、第２導電型の不純物を含有するｐ^＋型ＧａＡｓ層１７（半導体層）と、ｐ^＋型ＧａＡｓ層１７上に設けられたゲート電極１８と、を備えている。ここで、ｐ^＋型ＧａＡｓ層１７中に含まれる水素濃度は、ｐ^＋型ＧａＡｓ層１７の第２導電型のキャリア濃度よりも低い。 （もっと読む）

【課題】受信側ＦＦＴと送信側ＦＥＴを固定して用いるスイッチＭＭＩＣでは、それぞれのＦＥＴのピンチオフ電圧を異ならせ、送信側および受信側のスイッチング素子として適切な特性に設計すればよい。しかし、ＨＥＭＴにおいてリセスエッチングの深さ制御が困難であり、ピンチオフ電圧の再現性が悪い問題があった。
【解決手段】エッチングストップ用のＩｎＧａＰ層を２層有する基板を使用する。ＩｎＧａＰ層とＡｌＧａＡｓ層の選択エッチングを使用することにより、再現性良く２種類のピンチオフ電圧を実現できる。また２種類のＨＥＭＴのゲート電極に埋め込みゲート電極構造を採用するが、ＰｔがＩｎＧａＰ層に拡散しないようにコントロールすることで、耐圧を大幅に向上できる。 （もっと読む）

【課題】高周波スイッチＭＭＩＣにおいてＤ型ＨＥＭＴとＥ型ＨＥＭＴを同一基板に形成し、Ｄ型ＨＥＭＴのゲート電極をＩｎＧａＰ層にＰｔを埋め込んだ埋め込みゲート構造とする場合、埋め込まれたＰｔがＩｎＧａＰ層表面において横方向に異常拡散するため耐圧が低くなるという問題があった。
【解決手段】ＡｌＧａＡｓ層とＩｎＧａＰ層を繰り返し積層した第１〜第３ノンドープ層と安定層を有するエピタキシャル構造とし、Ｄ型ＨＥＭＴの第２ゲート電極を第３ノンドープ層（ＡｌＧａＡｓ層）上に設け、Ｅ型ＨＥＭＴの第１ゲート電極を第１ノンドープ層上に設ける。第２ゲート電極をＰｔ埋め込みゲート構造とし、埋め込まれたＰｔの底部を第３ノンドープ層中に留まらせ、ＩｎＧａＰ層(第２ノンドープ層)にＰｔが達しないようにする。これによりＩｎＧａＰ層表面におけるＰｔの横方向異常拡散を防止し、大幅に耐圧を向上させることができる。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さい中空部（厚さ２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部の中空部の配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】スイッチＭＭＩＣにおいて、ゲート配線と、ソース配線電極またはドレイン配線電極との交差部では容量が大きく、高周波信号の漏れが発生し、歪特性が悪い問題があった。
【解決手段】ゲート配線上を、比誘電率の大きい窒化膜（膜厚３０００Å）と、比誘電率の小さいポリイミド（膜厚２μｍ）で被覆し、その上にソース配線電極またはドレイン配線電極を設ける。これにより交差部での容量を低減できる。またゲート電極の一端を延在して曲折部を形成し、曲折部をソース電極−ドレイン電極間に配置する。これによりスイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート電極（曲折部）またはゲート配線を配置できる。オフ側ＦＥＴのゲート電極は高周波信号としてＧＮＤ電位であるので、ドレイン電極−ソース電極間の高周波信号の漏れを防止でき、交差部のポリイミドの配置と併せてスイッチＭＭＩＣの歪特性を大幅に向上できる。 （もっと読む）

【課題】高周波スイッチＭＭＩＣにおいてＤ型ＨＥＭＴとＥ型ＨＥＭＴを同一基板に形成する場合、Ｅ型ＨＥＭＴのゲート電極を形成する動作領域の半導体層を所定の深さまでエッチングし、異なるピンチオフ電圧を実現している。しかし、動作領域のエッチングは数ｎｍの精度を必要とするため、歩留りが悪い問題があった。
【解決手段】ＡｌＧａＡｓ層とＩｎＧａＰ層を繰り返し積層した第１〜第４ノンドープ層を有するエピタキシャル構造とし、Ｄ型ＨＥＭＴの第２ゲート電極を第３ノンドープ層上に設け、Ｅ型ＨＥＭＴの第１ゲート電極を第１ノンドープ層上に設ける。第１および第２ゲート電極はＰｔ埋め込みゲート構造とし、Ｐｔの蒸着厚みとノンドープ層の厚みを最適化しそれぞれのＨＥＭＴのピンチオフ電圧値を得る。また、プラズマダメージを受けた第４ノンドープ層を除去し、埋め込み部の端部が表面において尖った形状になることを防止し、耐圧を向上させる。 （もっと読む）