電界効果トランジスタ
【課題】 本発明は、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。
【解決手段】 ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするnチャンネル又はpチャンネルの電界効果トランジスタ。
【解決手段】 ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするnチャンネル又はpチャンネルの電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電界効果トランジスタ、特に動作電流が小さく、低消費電力で動作する電界効果トランジスタに関するものである。
【背景技術】
【0002】
シリコンのLSIでは、微細化が進み集積度が上がるにつれ消費電力が増加している。この大きな要因の一つとして、リーク電流の増加があげられる。増加するリーク電流は二つある。一つ目のリーク電流は、MOSFETがオフ時におけるドレインからソースへの拡散電流である。シリコンのMOSFETのソース、ゲート、ドレインが形成するnpn構造では、微細化するとp領域が短くなり、オフ時におけるドレインからソースへの拡散電流が増加する。
【0003】
またもう一つのリーク電流は、GIDL(Gate-Induced-Drain-Leakage current)と呼ばれるものである。ゲート長を短くする場合には、同時にゲートとドレイン間にあるpn接合の空乏層の長さを短くする必要がある。しかし空乏層が短いと、ドレインに電圧が加わった場合に、空乏層における電界強度が大きくなる。そのため、ドレインからゲートへリークが発生する。いずれのリーク電流も低減するには、バンドギャップの小さいシリコン材料を用いていること、及びpn接合を用いていることからくる限界がある。
またゲート長を短くすると、リーク電流どころか、短チャンネル効果なども発生する。またスケーリング則に従って、ドーピング濃度を上げると、MOS界面の移動度が下がったり、しきい値電圧がばらつくなどの問題がある。
【0004】
そのため、基板側をバックゲートとして用いてしきい値電圧を制御することにより、リーク電流を抑制する方法があるが制御が複雑になる。また、FIN形のゲート構造を用いる、SOI基板を用いる、等の方法により、リーク電流と短チャンネル効果を抑えることができる。さらにFIN形のゲート構造においては、ドーピング濃度を下げられるため、GIDLを少なくできる。しかしながら、FIN型のゲート構造や、SOI基板を用いても、限界がある。
また、他の低消費電力化の方法としては、サブスレショールドで動作させる方法がある。この方法では、しきい値電圧以下で動作させるため、動作時の電流量が少なくてすみ、低消費電力化が可能である。しかしながら、バンドギャップの小さいシリコンを用いている限り、やはり電流量を小さくするには限界がある。
【0005】
また、他の方法としては、TBJ(tunneling barrier junction)MOSFETと呼ばれる構造も提案されている。これは、チャンネルの両端に酸化膜などの薄い誘電体膜を持つ構造である。ソースとゲート間、及びゲートとドレイン間に薄いバリアー層が形成される。短チャンネル効果による特性の劣化を防ぐために提案されたものである。(非特許文献1参照)
この方法では、薄い酸化ケイ素膜を用いてバリアーを形成し、それをトンネルする電流をゲートにより制御する方法である。しかし現実的には、トンネル電流は酸化ケイ素膜の膜厚や膜質に依存するため、トンネル電流を制御するのは困難である。
【0006】
また、ソース電極部にショットキバリアーを用いて、このバリアーのトンネル電流を制御する素子も提案されている。しかしながら、ソース電極から半導体の伝導帯へのトンネル電流を制御するため、ドレイン電圧を加えてバリアーが薄くなった時に電流が流れ始める。そのためドレイン電圧がゼロ近辺では電流が流れず、ダイオードのような立ち上がり電圧が必要である。(非特許文献2参照)
【0007】
また、ツェナーダイオードの動作にも見られるような価電子帯から伝導帯へのトンネル電流をゲート電極により制御し、トランジスタ動作をさせる方法も提案されている。そして、さらにSiGe膜をpn接合部に用いてバリアーを形成し、より低電流で動作させる方法も提案されている。(非特許文献3、4参照)
しかしながら、これは物性上の問題点とプロセス上の問題点がある。シリコンはバンドギャップが狭いため、熱的な電子によるリーク電流が存在する。また、ドーピングによりバンドの構造を決めているが、微細化するとドーピングのバラつきが問題となり、ドレイン電圧にバラつきが出る可能性がある。
【0008】
一方で、近年、GaNやSiC、ダイヤモンド等のワイドギャップ半導体を用いたパワースイッチング素子の研究開発が行われている。シリコンのパワースイッチング素子と比較し、同じ耐圧を有しながら低抵抗化が可能である。また化学的に安定で、高温で安定なため、高温で動作する素子の製作に用いることが可能である。
しかしながら、論理回路を低消費電力化させる技術に関しては、あまり行われていなかった。以下、GaN、SiC、ダイヤモンドなどについて、各々説明する。
【0009】
GaNやAlGaN、InAlNなどの窒化物半導体は六方晶系に属するウルツ鉱型の結晶であり、絶縁破壊電界が高い、飽和ドリフト速度が大きい、などの特徴がある。また、アルミニウムやガリウム、インジウムなどの組成を変化させることにより、バンドギャップを変化させることが可能であり、ヘテロ接合を形成できる。
AlGaN/GaNヘテロ接合には二次元電子ガスが形成される。ヘテロ接合にピエゾ効果により正の電荷が誘起され、電子を閉じ込める量子井戸が形成される。この二次元電子ガスを用いたnチャンネルのAlGaN/GaNヘテロ接合電界効果トランジスタが開発されている。また、ゲート部にMOS構造を用いるFETの開発も行われている。
しかし、窒化物半導体材料を用いた論理回路の開発はほとんど行われていない。これは、ドーピングによりp形層を形成しようとしても、MgやZnなどの活性化率が低く、さらにホールの移動度が低いためである。よって電子デバイスに用いることが可能なp形層を作製するのが困難なためである。
【0010】
ピエゾ効果を用いてヘテロ接合にp形層を形成し、nチャンネルFETの高耐圧化を行うという例がある。(特許文献1参照)
しかしながら、窒化物半導体は窒素抜けなどによりn形になりやすい事と、ヘテロ接合界面には格子定数の違いなどから発生する欠陥が存在し電子を供給する事から、p形層が形成されにくい。
また、この方法は、p形層は電界をマネージメントするための層であり、チャンネルとして用いているわけではない。
そのため、Siのトランジスタを併用した集積回路の提案がある。この例は、AlGaN/GaNヘテロ接合電界効果トランジスタと、Siのpnpのトランジスタなどを用いて構成されるものである。(非特許文献5参照)
【0011】
以上のように窒化物半導体材料においては、きちんとしたホールのチャンネルを形成し、トランジスタ動作を得たものについては、報告例が少ない。そのため、低消費電力動作が可能なトランジスタの例はない。
【0012】
SiCは、六方晶系の4Hや6H,立方晶の3Cなどの結晶構造を有し、絶縁破壊電界が高い、飽和ドリフト速度が大きい、などの特徴を有する。パワートランジスタの製作に用いられる。また、現在n形チャンネルやp形チャンネルのMOSFETの開発が行われている。
SiC材料を用いた論理回路に関して、CMOSの開発が行われている。これは、npnトランジスタと、pnpトランジスタから構成されるインバータを用いている。材料が異なる点以外は、ほぼ従来のシリコンで行われていた技術と同様である。(非特許文献6参照)
【0013】
またダイヤモンドも大きなバンドギャップを有し、絶縁破壊電界が高い。ダイオードの開発や、FETの開発が行われている。pチャンネルやnチャンネルのFETの報告がある。
しかし、SiCやダイヤモンドを用いた低消費電力動作用の素子についての例はない。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2007−134608号公報
【非特許文献】
【0015】
【非特許文献1】J.Appl.Phys.,Vol.42,pp.1206-1211,2003.
【非特許文献2】Jpn.J.Appl.Phys.,Vol.33,pp.612-618,1994.
【非特許文献3】Jpn.J.Appl.Phys.,Vol.31,pp.L455-L457,1992.
【非特許文献4】IEEE Transactions on Electron Devices,VOL.56,NO.11,pp.2752-2761,2009.
【非特許文献5】Phys.Status Solidi C 6,No.6,pp.1361-1364,2009.
【非特許文献6】IEEE Transactions on Electron Devices,vol.45,No.1,pp.45-53,1998.
【発明の概要】
【発明が解決しようとする課題】
【0016】
本発明は上記のような従来技術の問題点を考えて、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。
【課題を解決するための手段】
【0017】
上記の課題は、以下の電界効果トランジスタによって解決される。
(1)ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするnチャンネル又はpチャンネルの電界効果トランジスタ。
(2)ソース部分において、ソース電極と、電子伝導を担うチャンネルとの間に、ショットキ障壁の高さを調整するコンタクト領域を有することを特徴とする(1)記載のnチャンネルの電界効果トランジスタ。
(3)ソース電極に接触するコンタクト領域と電子伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする(2)記載のnチャンネルの電界効果トランジスタ。
(4)ソース電極に接触するコンタクト領域がInAlGaN層であり、電子伝導を担うチャンネルがGaN層であることを特徴とする(2)記載のnチャンネルの電界効果トランジスタ。
(5)ソース電極が直接チャンネルに接触していることを特徴とする(1)記載のnチャンネルの電界効果トランジスタ。
(6)ゲート部の半導体表面と電子伝導を担うチャンネルの間にバリアー層を有することを特徴とする(1)記載のnチャンネルの電界効果トランジスタ。
(7)ゲート部のバリアー層が電子伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする(6)記載のnチャンネルの電界効果トランジスタ。
(8)ゲート部のバリアー層がInAlGaN層であり、バリアー層とGaN層のヘテロ接合界面に形成される二次元電子ガスがチャンネルであることを特徴とする(6)記載のnチャンネルの電界効果トランジスタ。
(9)ソース部分において、ソース電極と、ホール伝導を担うチャンネルとの間に、障壁の高さを調整するコンタクト領域を有することを特徴とする(1)記載のpチャンネルの電界効果トランジスタ。
(10)ソース電極に接触するコンタクト領域とホール伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする(9)記載のpチャンネルの電界効果トランジスタ。
(11)ゲート部の半導体表面とホール伝導を担うチャンネルの間にバリアー層を有することを特徴とする(9)記載のpチャンネルの電界効果トランジスタ。
(12)ゲート部のバリアー層がホール伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする(11)記載のpチャンネルの電界効果トランジスタ。
(13)窒化物半導体で構成されており、ピエゾ効果によりヘテロ接合に生じた負電荷によりpチャンネルが形成されていることを特徴とする(9)記載のpチャンネルの電界効果トランジスタ。
(14)AlGaN/GaN/AlGaNダブルヘテロ接合のGaN層をpチャンネルとして有していることを特徴とする(9)記載のpチャンネルの電界効果トランジスタ。
【発明の効果】
【0018】
本発明によれば、バリアーがあるソース電極を用い、熱電子放出により流れる動作電流をゲート電圧により制御することにより、トランジスタの動作電流を低減し、より低消費電力で動作可能な電界効果トランジスタが得られる。
【図面の簡単な説明】
【0019】
【図1】ソース電極部分にショットキバリアーを有する電界効果トランジスタ
【図2】ソース電極とチャンネルの間にコンタクト層を有する電界効果トランジスタ
【図3】ゲート部にバリアー層を有する電界効果トランジスタ
【図4】ソース電極部分にショットキバリアーを有するAlGaN/GaNヘテロ接合電界効果トランジスタ
【図5】数値解析を用いて得たドレイン電圧とドレイン電流の関係
【図6】数値解析を用いて得たチャンネル内の電子分布
【図7】製作した電界効果トランジスタ構造
【図8】ノーマリオフ動作する素子のドレイン電圧−電流特性
【図9】ノーマリオン動作する素子のドレイン電圧−電流特性
【図10】ノーマリオン動作素子において、ソースとドレインを入れ替えて測定したドレイン電圧−電流特性
【図11】相互コンダクタンスの特性
【図12】ゲート電流の特性
【図13】pチャンネルの電界効果トランジスタの構造
【図14】pチャンネルの電界効果トランジスタのドレイン電圧−電流特性
【発明を実施するための形態】
【0020】
(実施例1)
図1は、ソース電極1がチャンネル層7との間にショットキバリアーを有するnチャンネルのトランジスタである。ゲート電極2とチャンネル層7との間には、絶縁膜4を有しており、MIS(Metal Insulator Semiconductor)構造となっている。MOS(Metal Oxide Semiconductor)構造であってもよい。ドレイン電極3は通常のオーミック電極である。
【0021】
トランジスタは、基板5上に構築されているが、チャンネル層7と基板5の間には、トランジスタの集積方法や製造方法などにより必要となる層構造が用いられる。必要に応じてバッファ層6を入れて結晶性を向上させたり、あるいは、p形層や高抵抗層をバッファ層6として入れて、電気的に素子分離をする。
【0022】
ショットキダイオードにおいて順方向に電流が流れる場合には、ショットキバリアーを半導体側から電極側に電子が流れる。一方で図1におけるソース電極1のショットキバリアー部分では、電極側から半導体側へ電子が流れることになる。そしてこの電流量をゲート電圧で制御する。
【0023】
ソース電極1側からの電子の供給は、主に熱電子放出による。バリアーが薄い場合にはトンネル電流もある。ソース電極1とチャンネル層7の間のバリアーが高い場合には、電流量が小さくなる。チャンネル層7がn型にドーピングされている場合には、ソース電極1のショットキバリアー部分に三角形のバリアーが形成される。ゲート電圧を加えることにより、この三角形のバリアーが薄くなり、電流が流れる。そしてゲート電圧が高い場合には、トンネル電流による成分も発生する。このように、ショットキバリアーが存在するため、ソース電極1側からの電流量を抑制し、低電力動作が可能となる。
【0024】
また、ソース電極1側からの電子の供給が熱電子放出によるため、ドレイン電圧がゼロから、動作電流が立ち上がる特性を示す。そのため線形領域と飽和領域を示す通常のトランジスタと同様の動作特性を持たせることが可能である。
【0025】
通常の電界効果型トランジスタにおいては、飽和電流はゲート電圧によって制御される。しかしながら、本発明の素子においては、ソース電極部のショットキバリアーも素子の飽和電流を決める要因になる。
このソース電極1におけるショットキバリアーの高さは、電極材料の物性値、つまり仕事関数で決まる。よって、素子ごとの電流量のバラつきを抑えることが可能であることが特徴である。
【0026】
また、ソースにショットキバリアーが存在するため、チャンネル層7のゲート直下の部分がn型の半導体層であっても、エンハンスメント動作が可能となる。ゲート電圧がプラスの場合にソース側から電子が供給可能であり、ゲート電圧がゼロの場合においてソース側から供給される電子が小さくなるように、ソース電極1部分のショットキバリアーの高さを調整すればよい。
【0027】
これも重要な特徴であり、微細化した場合におけるドーピングの分布や不均一性の影響を受けなくて済む。ただし、当然のことながら、チャンネル層7のドーピングの分布を通常のトランジスタのようにnpn構造にすることも可能である。
【0028】
(実施例2)
一方で、ソース電極1部のショットキバリアーの高さは、金属や半導体材料の仕事関数や電子親和力によって決まるため、使用できる材料によって選択の範囲が狭まってしまう。その場合には、図2に示すように、ソース電極1と、電子伝導を担うチャンネル7との間に、コンタクト領域8を設ける。このコンタクト領域8は、図1の場合、層状に形成されている。このコンタクト層8のドーピング濃度を調整することによって、このショットキバリアーの高さを調整することが可能である。
【0029】
ソース電極部のショットキバリアーが高く電流量が小さすぎる場合には、コンタクト層8としては、n形に高濃度にドーピングした層を用いればよい。逆に電流量が多すぎる場合には、低濃度にドーピングしたn形層か、ノンドープ層を用いる。場合によっては、薄いp形層をコンタクト層として用いてもよい。
【0030】
また、AlGaAsやAlGaNなどの化合物半導体の場合には、組成を変化させることによってバンドギャップを変えることが可能である。そのため、ソースの電極金属の仕事関数に応じて、組成を変化させて、ショットキバリアーの高さを変え、所望の電流量のトランジスタを形成できる。
【0031】
たとえば、InGaAsをチャンネル層7として用い、InAlAsをソース部分のコンタクト層8として用いることが可能である。この場合には、チャンネル層7とコンタクト層8のヘテロ接合が形成され、ヘテロ接合界面に二次元電子ガスを形成すれば、チャンネルの移動度を高くすることが可能である。
【0032】
窒化物半導体の場合には、GaN層をチャンネル層7として用いて、コンタクト層8をInAlGaN層にすればよい。コンタクト層8の方のバンドギャップを高くする場合には、AlGaN層などをコンタクト層8として用いる。格子定数をGaN層チャンネル層7に合わせたまま、バンドギャップを大きくするにはInAlN層をコンタクト層8として用いればよい。この場合には、やはりヘテロ接合が形成され、ヘテロ接合界面に形成された二次元電子ガスを用いれば、移動度を高くすることが可能である。
【0033】
逆に、GaNチャンネル層7よりも、コンタクト層8のバンドギャップを小さくしたい場合には、InGaN層をコンタクト層8として用いればよい。コンタクト層8とチャンネル層7の間を連続的にバンドギャップを変化させる方法も可能である。
【0034】
コンタクト領域8は、二つの層から形成してもよい。例えば、ソース電極1側にInGaN層のようなバンドギャップの小さい層を用いてソース電極1とのバリアーの高さを調整し、チャンネル側にAlGaN層を用いてAlGaN層とチャンネル層7の接合部にヘテロ接合を形成し、そのヘテロ接合界面に二次元電子ガスを形成し、チャンネルとして用いる方法も可能である。
【0035】
このような構造を有する素子は、4つの重要な特性を持つ。
第一の特性は、本発明の素子では、ソース電極部に低いショットキバリアーがあり、電流量を小さくしていることである。そのため、飽和領域でのドレイン飽和電流を決める要因が通常のトランジスタと異なる。
【0036】
通常のトランジスタでは、ゲート部のチャンネルはゲート電極に近いため、ドレイン電圧の影響を直接受けない。さて、ゲート電圧がしきい値電圧以上において、線形領域では、ドレイン電圧を高くしていくと、ドレイン電流が大きくなる。その時に、ゲート部のチャンネルでは、ドレイン電流の増加に対応して、ゲート部のソース端のチャンネルのキャリア密度と、ゲート部のドレイン端のチャンネルのキャリア密度に差が生じて、拡散電流が発生して、ゲート部分で電流が流れる。さらにドレイン電圧を高くすると、ゲート部のドレイン端のチャンネルのキャリア密度が減少し、ドレイン電流の増加に対応する。
【0037】
しかし、ドレイン電圧を高くしていった時に、ゲート部のドレイン端のチャンネルのキャリア密度がほぼゼロになると、ゲート部のソース端のチャンネルのキャリア密度と、ゲート部のドレイン端のチャンネルのキャリア密度の差をこれ以上大きく出来ない限界に達する。その結果、この時の電圧以上にドレイン電圧を大きくしても、ゲート部のドレイン端からドレイン方向に空乏層が発生するだけで、ドレイン電流が大きくならなくなる。これが通常のトランジスタの飽和領域での動作である。飽和領域でのドレイン電流の値はゲート電圧のみに依存する。
【0038】
一方で、本発明のトランジスタにおいては、ソース電極部にバリアーがあり、それもドレイン電流を決める大きな要因である。そのため、ドレイン電圧が加わると、ソース電極部のバリアーの部分でも電圧降下が発生する。
【0039】
そこで、本発明のトランジスタの動作が、ゲート電圧がしきい値以上である場合を考える。ドレイン電圧を大きくすると、ソース電極部分のバリアーにより電圧降下が起こる。つまりゲートとソース間のチャンネルのソース電極近傍で電圧降下が起こる。
【0040】
その結果、ゲート部のチャンネル内の電子密度は、ゲート電極とソース電極間の電圧で決まるわけではなくなる。ソース電極近辺のチャンネルの電圧降下を起こしている部分よりもゲート側にあり、電位が平坦になったチャンネルの電位と、ゲート電極の電位との電位差によって、ゲート部の電子密度が決まる。
【0041】
この電位が平坦になったチャンネルの電位は、ソース部分のバリアーにより電圧降下した分と等しく、ドレイン電圧に依存し、ドレイン電圧を上げると、高くなる。そのため、ドレイン電圧を高くすると、ゲート部のチャンネルの電子密度は低くなる。
【0042】
よって、ドレイン電圧が大きくなった場合に、ゲート部のチャンネル内の電子密度は下がり、ドレイン電流を抑制する方向に作用する。その結果、ドレイン電流の飽和が起きやすくなる。そのため、ソース電極部分にショットキバリアーがあり、それにより電流量が小さくても、通常のトランジスタのように飽和特性を有するドレイン電圧・電流特性を示すトランジスタが製作可能である。
【0043】
第二の特性は、ゲート部のチャンネル内の電子密度が小さくてもよいことである。ソース電極部のバリアーにより電流量が小さいため、ゲート部においても拡散電流が小さくなる。つまり、ゲート部のチャンネル内のキャリア分布は、ソース電極部にバリアーがない場合よりも平坦な分布になる。つまりキャリア密度の差が小さくて済むため、相対的にゲート部のチャンネルの電子密度を低くすることが可能である。
【0044】
第三の特性は、短チャンネル効果がおきにくくなることである。ソース電極部でも電圧降下が発生するため、実質的にゲート部分のソース側とドレイン側の電位差が小さくなるからである。よって、ゲート部において、短チャンネル効果が起きにくくなる。よってゲート長をより短くすることが可能となる。
【0045】
第四の特性は、チャンネルをゲート部のMOS界面に形成する必要がないことである。これは、第二の特性であるゲート部のチャンネルのキャリア密度をあまり上げる必要がない事、及び、第三の特性である短チャンネル効果がおきにくい事から、明らかである。よって、ゲート部の半導体表面と、チャンネルの間に、ドーピング濃度などがチャンネル層と異なるバリアー層を配置させて、MOS界面を電子が流れなくても動作する素子の製作が可能である。
そのため、MOS界面のキャリアの移動度の低いSiC材料などに適用した場合に、MOS界面のキャリアの移動度が低いことの影響を受けずに済む。
【0046】
(実施例3)
図3に、ゲート部のチャンネルが界面から離れているトランジスタを示す。この構造においては、ゲート電極2とチャンネル層7の間にi層もしくはp形層をバリアー層9として用いて、トランジスタがオンの場合にも、電子がゲート部の半導体表面を流れないようにする。これにより、移動度の低いMOS界面をチャンネルとして用いる必要がなくなる。また、ノーマリオフでありながら、高速動作も可能となる。
【0047】
特にSiCなどの材料の場合には、原理的に高移動度のMOS界面を形成するのが困難であり、その場合に有効な方法である。ワイドギャップ半導体材料としては、GaNやSiC、ダイヤモンド、GaAsなどが用いることが可能である。
また、AlGaAsやInAlGaN、InGaAsなどのIII/V族化合物半導体材料の場合には、ゲート部にバリアーとして、チャンネルとバンドギャップの異なる材料を用いることが可能である。
【0048】
例えば、チャンネル層7としてGaN層を用い、バリアー層9としてAlGaN層を用いることが可能である。あるいは、チャンネル層7としてInGaAs層を用い、バリアー層9としてInAlAs層を用いればよい。
この場合においても、チャンネル層7とバリアー層9で、ヘテロ接合を形成して、二次元電子ガスチャンネルを形成し、キャリアの移動度をあげることが可能である。
【0049】
(実施例4)
次に、半導体デバイスシミュレーションを用いて計算した、ソース電極部にバリアーを有するAlGaN/GaNヘテロ接合電界効果型トランジスタの動作特性を示す。
図4にその構造を示す。絶縁基板15上にノンドープGaN層16、p形GaN層17、GaNチャンネル層18、AlGaNのバリアー層19が形成されている。AlGaNのバリアー層19は、ソース電極に対してのコンタクト層としても、ゲート部のチャンネルと半導体表面層の間にあるバリアーとしても、機能する。
【0050】
この構造において、ショットキ的な障壁を持つソース電極を用いたAlGaN/GaNヘテロ接合電界効果型トランジスタのシミュレーションを行った。シノプシス(synopsys)のT−CADセンタウラス(T-CAD Sentaurus Device)を用いた。この計算では、ソース電極11、ゲート電極12、ドレイン電極13のチャンネル方向の長さは、各々1μmとした。表面は窒化シリコンにより被われているとした。ソース電極とゲート電極の間隔、及びゲート電極とドレイン電極の間隔も各々1μmとした。
【0051】
計算に用いたトランジスタの半導体の層構造は、ノンドープGaN層16は厚さが0.7μm、p形GaN層17は厚さが0.3μm、GaNチャンネル層18は厚さが10nmとした。AlGaNのバリアー層19の厚さは、30nmとした。
【0052】
実際のAlGaN/GaNヘテロ接合界面にはピエゾ効果によりプラスの空間電荷が形成され、電子が引き寄せられて、量子井戸が形成される。その結果、ヘテロ界面のGaN層側に二次元電子ガスチャンネルが形成される。しかしながら、シミュレーションに量子井戸を含めるのは、計算時間の問題などから困難である。そこで、シミュレーションでは、厚さが10nmのチャンネル層を仮定した。このチャンネル層における電子の移動度は1500cm2/Vsとした。ピエゾ効果により形成される正の空間電荷として、GaNチャンネル層18とAlGaNバリアー層19の界面に、電子数の密度にして3.5×1012cm−2の電荷量を設定した。
【0053】
また、AlGaNのバリアー層19から絶縁基板に向かって、チャンネル層18、p型層17、ノンドープ層16の三層構造になっている。これは、チャンネル層18に近接するGaN層がノンドープだと、リーク電流が発生するためであり、10nm厚のチャンネル層18の下側(絶縁基板側)に、厚さが0.3μmのp形層17があるとした。p形層17のドーピング濃度は、3.75×1014cm−3とした。さらにその下にノンドープ層16があるとした。基板15は1μmの厚さのサファイア基板とした。
ドレイン電極13は、AlGaN層19に対してオーミック接触するとした。また、ソース電極11とAlGaN層19の伝導帯との間のギャップは、約0.25eVとした。また、ゲート電極12とAlGaN層19の伝導帯との間のギャップは、約1.95eVとした。
【0054】
図5にドレイン電流対ドレイン・ソース間電圧の計算結果を示す。横軸はドレイン電圧で、縦軸はゲート幅1mm当たりのドレイン電流である。ゲート電圧は、0V〜−4Vである。しきい値電圧は、約−2V程度である。ドレイン電流が、ドレイン電圧が0Vから流れ始めている。このようにトランジスタ動作することが分かる。電流量は、ゲート電圧が0Vの時に、約400μA/mmである。
通常のデバイスでは、300〜500mA/mm以上であるため、電流量を1/1000程度に制限していることが分かる。
【0055】
また、図5に示すように、ドレイン電流対ドレイン・ソース間電圧において、ドレイン電流が飽和していることが分かる。そこで、ソース部分からドレイン部分に向かって、チャンネル内の電子の分布がどのようになっているかを調べた結果が、図6である。
【0056】
これは、ゲート電圧が0Vの時に、ドレイン・ソース間電圧を0V、2V、4Vと変化させた時の、GaNチャンネル層とAlGaNバリアー層の界面でのキャリア密度を示している。キャリア密度は体積当たりの値で示している。横軸はチャンネルに沿った距離を表しており、−1μmから0μmまでがソース電極のある部分、1μmから2μmまでがゲート電極のある部分、3μmから4μmまでがドレイン電極がある部分になっている。
【0057】
この図から、ソース電極部分でも、ドレイン電圧を大きくすると、キャリア密度が減少することが分かる。ドレイン電圧が0Vの時に対してドレイン電圧が4Vになると、ソース電極部のキャリア密度は25%程度に減少している。よって、ドレイン電圧を上げると、ソースの部分においても電界強度が大きくなり電圧降下を起こしていることが分かる。
【0058】
同じくこの図から、ソース電極部分におけるキャリア密度が均一に減少していることも分かる。このことから、ドレイン電圧を上げると、ソースの部分のバリアーに対して均一に電界が加わっていることが分かる。このようにソース部分にヘテロ接合を用いてチャンネルを形成し、チャンネルとソース電極間の距離を均一にして、チャンネルとソース電極間のバリアーに均一に電界が加わるようにすれば、素子設計において電流量の制御が容易となり、実用上重要な特徴である。
【0059】
また、図6を見て分かるように、ゲート電極部分においても、ドレイン電圧を大きくすると、キャリア密度が減少することが分かる。ゲート電極に沿ってほぼ均一に減少している。これは通常のトランジスタでゲートのドレイン端だけのキャリア密度が減少するのと大きく異なっている。また、ゲート電極に沿ってほぼキャリア密度が均一であるため、短チャンネル効果がおきにくいこともわかる。この点も通常のトランジスタと異なる点である。
【0060】
ソースとゲートの間の領域においては、キャリア密度は変化していない。そのため、この領域では、電圧はフラットになっている。そしてこの部分の電圧は、ソース電極部分での電圧降下に相当する値である。そしてゲート部分のチャンネルに加わっている電界は、ゲート電極の電圧と、このソースとゲート間の電圧がフラットになっている領域の電位との差で、決まることになる。
【0061】
このことから、ドレイン電圧が高くなると、ゲート部分のチャンネル全体のキャリア密度が減少し抵抗が高くなると考えられる。そのため、この計算結果から考えても、本発明のトランジスタにおいては、ドレイン電圧が増加した時に、ゲートがドレイン電流を抑制するように機能していることが分かる。つまり飽和領域を持つ動作特性になるように、機能している。
【0062】
(実施例5)
図7には、実際に作製したAlGaN/GaNヘテロ接合に形成される二次元電子ガスをチャンネルとして用いたトランジスタの素子構造を示す。Si基板上25に有機金属化学気相成長法(MOCVD法)を用いて成長する。Si基板とGaN層は熱膨張係数に大きな違いがある。GaN層の熱膨張係数の方が大きい。そのためMOCVD法により高温でGaN結晶の成長を行った後に室温に冷却すると大きな歪みが発生する。そこでAlN層とGaN層の超格子バッファなど、熱膨張係数の違いから発生する歪みを緩和するためのバッファ層26を、Si基板25上にまず成長した後に、GaN層27とAlGaNバリアー層28、GaNキャップ層29を形成する。
【0063】
GaNやAlGaNの成長条件は、MOCVD法で通常用いられる条件でよい。GaとAl及び窒素のソースとしては、トリメチルガリウム(TMG)、トリメチルアルミニウム(TMA)、及びアンモニア(NH3)などを用いる。通常は減圧成長を用いる。成長圧力は30kPa程度である。成長温度は1100℃程度でよい。基板10には(111)シリコン基板を用いる。成長直前にはフッ化水素酸を用いた酸化膜の除去や、硫酸+過酸化水素水を用いた基板表面のエッチング処理を行う。その後シリコン基板上に超格子バッファ層や所望とするAlGaN/GaNヘテロ接合構造を形成する。
【0064】
ゲート部については、ゲート電圧が効率よくチャンネルに作用するように、GaNキャップ層29と、AlGaNバリアー層28の一部をエッチングにより除去してある。リセスゲートである。
またゲート電極22は、プラスの電圧を加えて素子をオンにする必要があるため、ゲート電極22とAlGaNバリアー層28との間に、数nmから20nm程度の厚さのSiO2膜24などを配置する。これは、MIS(Metal Insulator Semiconductor)構造とすればよい。
【0065】
GaNキャップ層29は、ソース電極21に対してはコンタクト層として機能する。ショットキバリアーの高さはGaNキャップ層29とソース電極21の金属の物性によって基本的に決まる。また、GaN層キャップ層29とAlGaNバリアー層28の間にもバンドギャップの差に応じたバリアーが存在する。そのため、ソース電極21とGaNキャップ層29の間にあるショットキバリアーと、GaN層キャップ層29とAlGaNバリアー層28の間にあるバリアーの両方を考慮して、設計する必要がある。
【0066】
ソース電極21の金属としては、ゲート等に用いられるショットキ金属ではバリアーの高さが大きすぎてしまう。そこで、半導体側からTi/Al/Ni/Auなどを用いる。この金属は、通常はオーミック電極に用いるものであるが、バリアー層が厚いため低いショットキバリアーを形成する。
【0067】
また、AlGaNバリアー層28とGaNキャップ層29には貫通転移などの欠陥が存在し、その欠陥を通して二次元電子ガスの存在するヘテロ接合にソース電極の金属が接触してしまう場合がある。そこで、AlGaN層28の厚さを30〜50nm程度と厚くするとよい。GaNキャップ層29は、表面の保護のためであるので、2nm程度でよい。
またAlGaN層28とGaN層27の格子定数が違うため、このようにAlGaNバリアー層28を厚くする場合には、Al組成を20%程度に下げるとよい。
【0068】
比較のため、通常のトランジスタにおけるオーミックコンタクトの形成方法について述べる。通常のトランジスタにおいて、Ti/Al/Ni/Auできちんとしたオーミック接触を得る場合には、AlGaNバリアー層を除去しAlGaN/GaNヘテロ接合界面に直接コンタクトするようにする。あるいは、他の方法としては、AlGaN層に存在する貫通転移を通してソース電極の金属が拡散しそれによりオーミックが得られるようにする。
そのため、厚いAlGaN層28とGaNキャップ層29の表面側に、半導体側からTi/Al/Ni/Auの構造の電極を形成してもオーミックは得られず、障壁の低いショットキバリアーを形成する。
【0069】
ドレイン電極23は、通常のオーミック電極でよい。しかしながら、今回は、ソース電極21と同様にして作製した。この場合に、ドレイン側にもショットキバリアーが存在するが、順方向に電流が流れるためと、及びバリアーの高さが低いため、動作に支障はない。
【0070】
図8に実際に作成した素子のドレイン電流−電圧特性を示す。ゲート幅は50μm、ゲート長は2μmである。ゲート−ソース間は2μm、ゲート−ドレイン間は5μm程度である。線形領域と飽和領域を持つ動作特性を示している。
しきい値電圧が0Vの時、ドレイン電流は流れておらず、エンハンスメント動作していることが分かる。これは、この素子においては、ゲート部にリセス構造を有しており、ゲート直下のチャンネル内のキャリア密度が枯渇しているためである。
【0071】
電流量は通常の素子と比較すると、1000分の1程度になっていることが分かる。AlGaN/GaNヘテロ接合構造を形成すると、通常シート抵抗は300〜500Ω程度であり、ゲート幅が50μm程度の素子だと10〜20mA程度流れる。しかし図8に示すようにこの素子では、8μA程度しか流れていない。
【0072】
また飽和領域の電流量は、ゲート電圧で制御されており、電流量が小さいこと以外はほぼ、通常のトランジスタと同様であることが分かる。飽和領域と線形領域がきちんとあり、通常のトランジスタと同様の動作をしている。飽和領域において、ドレイン電流がゲート電圧に応じて制御されているのは、ドレイン電圧が増加した時にゲート部のキャリア密度が減少し、ゲート部がドレイン電流を抑制するように機能したためである。このようにソース電極に、低いショットキバリアーがあると電流量を大幅に抑えることが可能であることが分かる。
【0073】
図9と、図10には、同じ素子をソースとゲートを入れ替えて測定した結果を示す。ノーマリオン動作をしている。この素子はほぼソースとゲート間隔と、ゲートとドレイン間隔が等しい素子である。重要な点は、この素子において、ソース電極とドレイン電極を入れ替えてもほぼ等しい特性を示している点である。
【0074】
これは、ドレイン電極とソース電極に用いられる電極は、どちらもきちんとショットキ形のバリアーとして作用しており、電圧の高い側の電極として用いられる場合つまりドレイン電極として用いられる場合には、順方向に流れるため、素子の電流を下げる抵抗成分になっていない、ということである。
【0075】
図11にこの素子の相互コンダクタンスの特性を示す。通常の素子と同様の特性を示していることが分かる。
【0076】
図12にゲートのリーク電流の特性を調べる。ゲートのリークは、50pA以下であり、MIS構造を用いることにより、ゲートリーク電流が低減できている。そのため、図8〜図11のドレイン電流電圧特性には、ほぼゲートからのリークの影響はないことが分かる。
【0077】
この素子の電流量は、AlGaNバリアー層の組成を変化させることにより容易に可変であることも特徴である。ソース電極で、小さなショットキバリアーが形成するようできる電極材料は数が限られているため、そもそも選択肢に限度がある。しかしながら、バリアー層がAlGaNやAlGaAsなどの化合物半導体の場合には、組成を変えることにより、ショットキバリアーの障壁の高さを制御することが出来る。
【0078】
また、ヘテロ接合のチャンネルを用いているため、移動度が高く高速な動作が期待できる。ヘテロ接合に形成される二次元電子ガスを用いた通常の構造のHEMTは、常にオン状態にあるため、消費電力が大きいのが問題であった。しかしながら、本発明の素子構造においては、ソース電極部にバリアーがあるため、ゲート部にも常に二次元電子ガスが存在する構造でありながら、エンハンスメント動作が可能である。そのため、低電力で、高速な動作が可能な論理回路の形成が可能である。
【0079】
以上、ソース電極部にコンタクト層を、ゲート電極部にバリアー層を有する場合について述べたが、チャンネル層の半導体との間に低いバリアーを形成できるソース電極材料がある場合には、チャンネル層に直接ソース電極を形成してもよい。
またこの場合にも、ドレインとソースを同じ電極構造にしても、ドレイン側がショットキの順方向となるため、動作する。
【0080】
(実施例6)
またp形チャンネルの場合についても、n形チャンネルと同様に素子設計が可能である。ソース電極部において、ソース電極が接触する半導体層の価電子帯と、ソース電極の仕事関数の間に障壁があれば、nチャンネルと同様に動作する。
【0081】
また、nチャンネルのトランジスタと同様に、ソース電極がコンタクトする部分に、バリアーの高さを調整するためのコンタクト領域を設ければ、電流量を調整できる。ドーピング濃度を調整したり、化合物半導体の場合には組成を調整しバンドギャップを調整することにより、ソース電極部分のバリアーの高さを調整可能である。
【0082】
また、nチャンネルのトランジスタと同様に、ゲート部分において、バリアー層を用いることにより、チャンネルを半導体表面から離すことが可能である。これによりキャリアであるホールの移動度を高くすることが可能である。また半導体の表面準位の影響を抑制することが可能である。
【0083】
(実施例7)
次にAlGaN/GaN/AlGaNダブルヘテロ構造を用いたp形チャンネルのトランジスタについて説明する。
GaNやAlGaNは、c面サファイア基板や、(111)シリコン基板などに成長した場合、III族面になる。つまり周期律表のIII族原子が表面にくるGa面が表になる。このような方向に成長する場合、GaN層上にAlGaN層を成長すると、ヘテロ接合界面にピエゾ効果によりプラスの空間電荷が発生し、二次元電子ガスが形成される。これを用いているのが、一般的に見られるAlGaN/GaNヘテロ接合電界効果形トランジスタである。
【0084】
一方で、AlGaN層上にGaN層を成長すると、ピエゾ効果により今度は、ヘテロ界面にマイナスの空間電荷が発生する。そのため、これを用いれば、p形チャンネルが形成可能である。しかしながら、AlGaN層上にGaN層を成長しても、これだけでは、ゲート部分において、バリアー層が存在しない。やはりバリアー層として、AlGaN層をさらに表面に配置するのがよい。
【0085】
そのため、基板側から、Al組成xのAlxGa1−xN層と、GaN層と、Al組成yのAlyGa1−yN層を積層して、ダブルヘテロ構造を形成すると、GaN層の下側の界面と上側の界面に、マイナスの電荷と、プラスの電荷が発生する。つまり、AlxGa1−xN/GaNヘテロ界面にはマイナスの空間電荷が発生し、GaN/AlyGa1−yNヘテロ界面にはプラスの空間電荷が発生する。そのためGaN層における空間電荷は、これらのマイナスの電荷とプラスの電荷の和になる。
【0086】
マイナスの空間電荷の量と、プラスの空間電荷の量は、組成xとyに依存するため、xとyを調整すれば、n形にもp形にもあるいはインシュレータにもできる。x<yならばn形層に、x>yならばp形層になる。x=yならば原理的にインシュレータになる。ただし、GaNは窒素原子が抜けるなどして、n形になりやすいため、それを補償する分も考慮する必要がある。
【0087】
そこで、p形にするため、下側のバリアーであるAlxGa1−xNの組成を27〜30%(x=0.27〜0.3)程度とし、上側のバリアーであるAlyGa1−yN層の組成を25%(y=0.25)として、ダブルヘテロ構造を形成した。
【0088】
図13にその構造を示す。基板35上にGaN層36をまず成長し結晶性を良くしてから、素子構造を形成する。基板側から、Al組成27%のAlGaN層38と、GaN層39と、Al組成25%のAlGaN層40を積層して、ダブルヘテロ構造を形成した。Al組成27%のAlGaN層38を直接GaN層36に成長すると二次元電子ガスが形成されてしまうため、組成変化層37を用いた。組成変化層37は、徐々に組成をGaNからAlGaNに変化させてある。このように組成を変化させるとn形になるので、p形半導体を成長する時に用いるMgなどをドーピングし、インシュレータにしてある。これにより、AlGaN層38の下が電気的に高抵抗になる。
【0089】
このダブルヘテロ構造を用いて、pチャンネルの素子を作成した。ソース電極31とドレイン電極33がダブルヘテロ構造のGaNに直接接触するように、リセス電極構造を形成し、そこに電極を形成した。電極材料は、半導体側からNi/Auとした。実際にこの条件では、ソースとドレインの電極は、きちんとしたオーミック電極を形成せずに、障壁を有する。理由はGaN層がホール濃度が低いp形層であること、及び、窒化物半導体の場合、そもそもオーミック電極の形成は困難であること、などである。
【0090】
また、この構造では、ソース電極はほぼ点でチャンネルに接する。そのため、チャンネルとソース電極の間にあるバリアーに不均一に電界が加わることが起きないため動作電流量を制御する上で、設計上利点がある。
【0091】
また、ゲート金属32としては、やはりNi/Auを用いた。ただしゲート金属と表面のAlyGa1−yN層の間には、絶縁膜34として、100nmのHfO2をインシュレータとして用いた。
【0092】
図14に実際に作成した素子のドレイン電流対ソース・ドレイン電圧を示す。ゲート電圧をマイナス側に下げると、ドレイン電流のマイナス側への増加が見られ、p形チャンネルの特性が得られた。
【0093】
以上で、n形チャンネルとp形チャンネルの実施例を述べたが、ワイドギャップ半導体材料を用いれば、ソース電極部のショットキ障壁を高くできるため非常に電流量の小さい素子が可能となる。また、ワイドギャップ半導体材料は絶縁破壊電界が高いため、Siデバイスで見られたようなGIDLなどの問題は発生しにくく、Siデバイスよりも微細化が可能となる。
また、ワイドギャップ半導体材料を用いれば、高温で動作する論理回路が形成可能となる。
また、このようにn形チャンネルとp形チャンネルの素子が形成可能なため、相補的に配置することによりインバータなどの論理回路が形成できる。
【産業上の利用可能性】
【0094】
動作電流量の小さい論理回路が形成可能となるため、小型電子機器の集積回路の消費電力を下げることが可能となる。またワイドギャップ半導体材料を用いれば、高温で動作可能な消費電力の小さな論理回路が形成できる。
【符号の説明】
【0095】
1:ソース電極
2:ゲート電極
3:ドレイン電極
4:絶縁体
5:基板
6:バッファ層
7:チャンネル
8:コンタクト層
9:バリアー層
11:ソース電極
12:ゲート電極
13:ドレイン電極
15:基板
16:i−GaN層
17:p−GaN層
18:GaNチャンネル層
19:AlGaNバリアー層
21:ソース電極
22:ゲート電極
23:ドレイン電極
24:絶縁体
25:基板
26:バッファ層
27:GaNチャンネル層
28:AlGaNバリアー層
29:GaN層キャップ層
31:ソース電極
32:ゲート電極
33:ドレイン電極
34:絶縁体
35:基板
36:GaN層
37:組成変化層
38:AlGaN層
39:GaNチャンネル層
40:AlGaN層
【技術分野】
【0001】
本発明は、電界効果トランジスタ、特に動作電流が小さく、低消費電力で動作する電界効果トランジスタに関するものである。
【背景技術】
【0002】
シリコンのLSIでは、微細化が進み集積度が上がるにつれ消費電力が増加している。この大きな要因の一つとして、リーク電流の増加があげられる。増加するリーク電流は二つある。一つ目のリーク電流は、MOSFETがオフ時におけるドレインからソースへの拡散電流である。シリコンのMOSFETのソース、ゲート、ドレインが形成するnpn構造では、微細化するとp領域が短くなり、オフ時におけるドレインからソースへの拡散電流が増加する。
【0003】
またもう一つのリーク電流は、GIDL(Gate-Induced-Drain-Leakage current)と呼ばれるものである。ゲート長を短くする場合には、同時にゲートとドレイン間にあるpn接合の空乏層の長さを短くする必要がある。しかし空乏層が短いと、ドレインに電圧が加わった場合に、空乏層における電界強度が大きくなる。そのため、ドレインからゲートへリークが発生する。いずれのリーク電流も低減するには、バンドギャップの小さいシリコン材料を用いていること、及びpn接合を用いていることからくる限界がある。
またゲート長を短くすると、リーク電流どころか、短チャンネル効果なども発生する。またスケーリング則に従って、ドーピング濃度を上げると、MOS界面の移動度が下がったり、しきい値電圧がばらつくなどの問題がある。
【0004】
そのため、基板側をバックゲートとして用いてしきい値電圧を制御することにより、リーク電流を抑制する方法があるが制御が複雑になる。また、FIN形のゲート構造を用いる、SOI基板を用いる、等の方法により、リーク電流と短チャンネル効果を抑えることができる。さらにFIN形のゲート構造においては、ドーピング濃度を下げられるため、GIDLを少なくできる。しかしながら、FIN型のゲート構造や、SOI基板を用いても、限界がある。
また、他の低消費電力化の方法としては、サブスレショールドで動作させる方法がある。この方法では、しきい値電圧以下で動作させるため、動作時の電流量が少なくてすみ、低消費電力化が可能である。しかしながら、バンドギャップの小さいシリコンを用いている限り、やはり電流量を小さくするには限界がある。
【0005】
また、他の方法としては、TBJ(tunneling barrier junction)MOSFETと呼ばれる構造も提案されている。これは、チャンネルの両端に酸化膜などの薄い誘電体膜を持つ構造である。ソースとゲート間、及びゲートとドレイン間に薄いバリアー層が形成される。短チャンネル効果による特性の劣化を防ぐために提案されたものである。(非特許文献1参照)
この方法では、薄い酸化ケイ素膜を用いてバリアーを形成し、それをトンネルする電流をゲートにより制御する方法である。しかし現実的には、トンネル電流は酸化ケイ素膜の膜厚や膜質に依存するため、トンネル電流を制御するのは困難である。
【0006】
また、ソース電極部にショットキバリアーを用いて、このバリアーのトンネル電流を制御する素子も提案されている。しかしながら、ソース電極から半導体の伝導帯へのトンネル電流を制御するため、ドレイン電圧を加えてバリアーが薄くなった時に電流が流れ始める。そのためドレイン電圧がゼロ近辺では電流が流れず、ダイオードのような立ち上がり電圧が必要である。(非特許文献2参照)
【0007】
また、ツェナーダイオードの動作にも見られるような価電子帯から伝導帯へのトンネル電流をゲート電極により制御し、トランジスタ動作をさせる方法も提案されている。そして、さらにSiGe膜をpn接合部に用いてバリアーを形成し、より低電流で動作させる方法も提案されている。(非特許文献3、4参照)
しかしながら、これは物性上の問題点とプロセス上の問題点がある。シリコンはバンドギャップが狭いため、熱的な電子によるリーク電流が存在する。また、ドーピングによりバンドの構造を決めているが、微細化するとドーピングのバラつきが問題となり、ドレイン電圧にバラつきが出る可能性がある。
【0008】
一方で、近年、GaNやSiC、ダイヤモンド等のワイドギャップ半導体を用いたパワースイッチング素子の研究開発が行われている。シリコンのパワースイッチング素子と比較し、同じ耐圧を有しながら低抵抗化が可能である。また化学的に安定で、高温で安定なため、高温で動作する素子の製作に用いることが可能である。
しかしながら、論理回路を低消費電力化させる技術に関しては、あまり行われていなかった。以下、GaN、SiC、ダイヤモンドなどについて、各々説明する。
【0009】
GaNやAlGaN、InAlNなどの窒化物半導体は六方晶系に属するウルツ鉱型の結晶であり、絶縁破壊電界が高い、飽和ドリフト速度が大きい、などの特徴がある。また、アルミニウムやガリウム、インジウムなどの組成を変化させることにより、バンドギャップを変化させることが可能であり、ヘテロ接合を形成できる。
AlGaN/GaNヘテロ接合には二次元電子ガスが形成される。ヘテロ接合にピエゾ効果により正の電荷が誘起され、電子を閉じ込める量子井戸が形成される。この二次元電子ガスを用いたnチャンネルのAlGaN/GaNヘテロ接合電界効果トランジスタが開発されている。また、ゲート部にMOS構造を用いるFETの開発も行われている。
しかし、窒化物半導体材料を用いた論理回路の開発はほとんど行われていない。これは、ドーピングによりp形層を形成しようとしても、MgやZnなどの活性化率が低く、さらにホールの移動度が低いためである。よって電子デバイスに用いることが可能なp形層を作製するのが困難なためである。
【0010】
ピエゾ効果を用いてヘテロ接合にp形層を形成し、nチャンネルFETの高耐圧化を行うという例がある。(特許文献1参照)
しかしながら、窒化物半導体は窒素抜けなどによりn形になりやすい事と、ヘテロ接合界面には格子定数の違いなどから発生する欠陥が存在し電子を供給する事から、p形層が形成されにくい。
また、この方法は、p形層は電界をマネージメントするための層であり、チャンネルとして用いているわけではない。
そのため、Siのトランジスタを併用した集積回路の提案がある。この例は、AlGaN/GaNヘテロ接合電界効果トランジスタと、Siのpnpのトランジスタなどを用いて構成されるものである。(非特許文献5参照)
【0011】
以上のように窒化物半導体材料においては、きちんとしたホールのチャンネルを形成し、トランジスタ動作を得たものについては、報告例が少ない。そのため、低消費電力動作が可能なトランジスタの例はない。
【0012】
SiCは、六方晶系の4Hや6H,立方晶の3Cなどの結晶構造を有し、絶縁破壊電界が高い、飽和ドリフト速度が大きい、などの特徴を有する。パワートランジスタの製作に用いられる。また、現在n形チャンネルやp形チャンネルのMOSFETの開発が行われている。
SiC材料を用いた論理回路に関して、CMOSの開発が行われている。これは、npnトランジスタと、pnpトランジスタから構成されるインバータを用いている。材料が異なる点以外は、ほぼ従来のシリコンで行われていた技術と同様である。(非特許文献6参照)
【0013】
またダイヤモンドも大きなバンドギャップを有し、絶縁破壊電界が高い。ダイオードの開発や、FETの開発が行われている。pチャンネルやnチャンネルのFETの報告がある。
しかし、SiCやダイヤモンドを用いた低消費電力動作用の素子についての例はない。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2007−134608号公報
【非特許文献】
【0015】
【非特許文献1】J.Appl.Phys.,Vol.42,pp.1206-1211,2003.
【非特許文献2】Jpn.J.Appl.Phys.,Vol.33,pp.612-618,1994.
【非特許文献3】Jpn.J.Appl.Phys.,Vol.31,pp.L455-L457,1992.
【非特許文献4】IEEE Transactions on Electron Devices,VOL.56,NO.11,pp.2752-2761,2009.
【非特許文献5】Phys.Status Solidi C 6,No.6,pp.1361-1364,2009.
【非特許文献6】IEEE Transactions on Electron Devices,vol.45,No.1,pp.45-53,1998.
【発明の概要】
【発明が解決しようとする課題】
【0016】
本発明は上記のような従来技術の問題点を考えて、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。
【課題を解決するための手段】
【0017】
上記の課題は、以下の電界効果トランジスタによって解決される。
(1)ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするnチャンネル又はpチャンネルの電界効果トランジスタ。
(2)ソース部分において、ソース電極と、電子伝導を担うチャンネルとの間に、ショットキ障壁の高さを調整するコンタクト領域を有することを特徴とする(1)記載のnチャンネルの電界効果トランジスタ。
(3)ソース電極に接触するコンタクト領域と電子伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする(2)記載のnチャンネルの電界効果トランジスタ。
(4)ソース電極に接触するコンタクト領域がInAlGaN層であり、電子伝導を担うチャンネルがGaN層であることを特徴とする(2)記載のnチャンネルの電界効果トランジスタ。
(5)ソース電極が直接チャンネルに接触していることを特徴とする(1)記載のnチャンネルの電界効果トランジスタ。
(6)ゲート部の半導体表面と電子伝導を担うチャンネルの間にバリアー層を有することを特徴とする(1)記載のnチャンネルの電界効果トランジスタ。
(7)ゲート部のバリアー層が電子伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする(6)記載のnチャンネルの電界効果トランジスタ。
(8)ゲート部のバリアー層がInAlGaN層であり、バリアー層とGaN層のヘテロ接合界面に形成される二次元電子ガスがチャンネルであることを特徴とする(6)記載のnチャンネルの電界効果トランジスタ。
(9)ソース部分において、ソース電極と、ホール伝導を担うチャンネルとの間に、障壁の高さを調整するコンタクト領域を有することを特徴とする(1)記載のpチャンネルの電界効果トランジスタ。
(10)ソース電極に接触するコンタクト領域とホール伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする(9)記載のpチャンネルの電界効果トランジスタ。
(11)ゲート部の半導体表面とホール伝導を担うチャンネルの間にバリアー層を有することを特徴とする(9)記載のpチャンネルの電界効果トランジスタ。
(12)ゲート部のバリアー層がホール伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする(11)記載のpチャンネルの電界効果トランジスタ。
(13)窒化物半導体で構成されており、ピエゾ効果によりヘテロ接合に生じた負電荷によりpチャンネルが形成されていることを特徴とする(9)記載のpチャンネルの電界効果トランジスタ。
(14)AlGaN/GaN/AlGaNダブルヘテロ接合のGaN層をpチャンネルとして有していることを特徴とする(9)記載のpチャンネルの電界効果トランジスタ。
【発明の効果】
【0018】
本発明によれば、バリアーがあるソース電極を用い、熱電子放出により流れる動作電流をゲート電圧により制御することにより、トランジスタの動作電流を低減し、より低消費電力で動作可能な電界効果トランジスタが得られる。
【図面の簡単な説明】
【0019】
【図1】ソース電極部分にショットキバリアーを有する電界効果トランジスタ
【図2】ソース電極とチャンネルの間にコンタクト層を有する電界効果トランジスタ
【図3】ゲート部にバリアー層を有する電界効果トランジスタ
【図4】ソース電極部分にショットキバリアーを有するAlGaN/GaNヘテロ接合電界効果トランジスタ
【図5】数値解析を用いて得たドレイン電圧とドレイン電流の関係
【図6】数値解析を用いて得たチャンネル内の電子分布
【図7】製作した電界効果トランジスタ構造
【図8】ノーマリオフ動作する素子のドレイン電圧−電流特性
【図9】ノーマリオン動作する素子のドレイン電圧−電流特性
【図10】ノーマリオン動作素子において、ソースとドレインを入れ替えて測定したドレイン電圧−電流特性
【図11】相互コンダクタンスの特性
【図12】ゲート電流の特性
【図13】pチャンネルの電界効果トランジスタの構造
【図14】pチャンネルの電界効果トランジスタのドレイン電圧−電流特性
【発明を実施するための形態】
【0020】
(実施例1)
図1は、ソース電極1がチャンネル層7との間にショットキバリアーを有するnチャンネルのトランジスタである。ゲート電極2とチャンネル層7との間には、絶縁膜4を有しており、MIS(Metal Insulator Semiconductor)構造となっている。MOS(Metal Oxide Semiconductor)構造であってもよい。ドレイン電極3は通常のオーミック電極である。
【0021】
トランジスタは、基板5上に構築されているが、チャンネル層7と基板5の間には、トランジスタの集積方法や製造方法などにより必要となる層構造が用いられる。必要に応じてバッファ層6を入れて結晶性を向上させたり、あるいは、p形層や高抵抗層をバッファ層6として入れて、電気的に素子分離をする。
【0022】
ショットキダイオードにおいて順方向に電流が流れる場合には、ショットキバリアーを半導体側から電極側に電子が流れる。一方で図1におけるソース電極1のショットキバリアー部分では、電極側から半導体側へ電子が流れることになる。そしてこの電流量をゲート電圧で制御する。
【0023】
ソース電極1側からの電子の供給は、主に熱電子放出による。バリアーが薄い場合にはトンネル電流もある。ソース電極1とチャンネル層7の間のバリアーが高い場合には、電流量が小さくなる。チャンネル層7がn型にドーピングされている場合には、ソース電極1のショットキバリアー部分に三角形のバリアーが形成される。ゲート電圧を加えることにより、この三角形のバリアーが薄くなり、電流が流れる。そしてゲート電圧が高い場合には、トンネル電流による成分も発生する。このように、ショットキバリアーが存在するため、ソース電極1側からの電流量を抑制し、低電力動作が可能となる。
【0024】
また、ソース電極1側からの電子の供給が熱電子放出によるため、ドレイン電圧がゼロから、動作電流が立ち上がる特性を示す。そのため線形領域と飽和領域を示す通常のトランジスタと同様の動作特性を持たせることが可能である。
【0025】
通常の電界効果型トランジスタにおいては、飽和電流はゲート電圧によって制御される。しかしながら、本発明の素子においては、ソース電極部のショットキバリアーも素子の飽和電流を決める要因になる。
このソース電極1におけるショットキバリアーの高さは、電極材料の物性値、つまり仕事関数で決まる。よって、素子ごとの電流量のバラつきを抑えることが可能であることが特徴である。
【0026】
また、ソースにショットキバリアーが存在するため、チャンネル層7のゲート直下の部分がn型の半導体層であっても、エンハンスメント動作が可能となる。ゲート電圧がプラスの場合にソース側から電子が供給可能であり、ゲート電圧がゼロの場合においてソース側から供給される電子が小さくなるように、ソース電極1部分のショットキバリアーの高さを調整すればよい。
【0027】
これも重要な特徴であり、微細化した場合におけるドーピングの分布や不均一性の影響を受けなくて済む。ただし、当然のことながら、チャンネル層7のドーピングの分布を通常のトランジスタのようにnpn構造にすることも可能である。
【0028】
(実施例2)
一方で、ソース電極1部のショットキバリアーの高さは、金属や半導体材料の仕事関数や電子親和力によって決まるため、使用できる材料によって選択の範囲が狭まってしまう。その場合には、図2に示すように、ソース電極1と、電子伝導を担うチャンネル7との間に、コンタクト領域8を設ける。このコンタクト領域8は、図1の場合、層状に形成されている。このコンタクト層8のドーピング濃度を調整することによって、このショットキバリアーの高さを調整することが可能である。
【0029】
ソース電極部のショットキバリアーが高く電流量が小さすぎる場合には、コンタクト層8としては、n形に高濃度にドーピングした層を用いればよい。逆に電流量が多すぎる場合には、低濃度にドーピングしたn形層か、ノンドープ層を用いる。場合によっては、薄いp形層をコンタクト層として用いてもよい。
【0030】
また、AlGaAsやAlGaNなどの化合物半導体の場合には、組成を変化させることによってバンドギャップを変えることが可能である。そのため、ソースの電極金属の仕事関数に応じて、組成を変化させて、ショットキバリアーの高さを変え、所望の電流量のトランジスタを形成できる。
【0031】
たとえば、InGaAsをチャンネル層7として用い、InAlAsをソース部分のコンタクト層8として用いることが可能である。この場合には、チャンネル層7とコンタクト層8のヘテロ接合が形成され、ヘテロ接合界面に二次元電子ガスを形成すれば、チャンネルの移動度を高くすることが可能である。
【0032】
窒化物半導体の場合には、GaN層をチャンネル層7として用いて、コンタクト層8をInAlGaN層にすればよい。コンタクト層8の方のバンドギャップを高くする場合には、AlGaN層などをコンタクト層8として用いる。格子定数をGaN層チャンネル層7に合わせたまま、バンドギャップを大きくするにはInAlN層をコンタクト層8として用いればよい。この場合には、やはりヘテロ接合が形成され、ヘテロ接合界面に形成された二次元電子ガスを用いれば、移動度を高くすることが可能である。
【0033】
逆に、GaNチャンネル層7よりも、コンタクト層8のバンドギャップを小さくしたい場合には、InGaN層をコンタクト層8として用いればよい。コンタクト層8とチャンネル層7の間を連続的にバンドギャップを変化させる方法も可能である。
【0034】
コンタクト領域8は、二つの層から形成してもよい。例えば、ソース電極1側にInGaN層のようなバンドギャップの小さい層を用いてソース電極1とのバリアーの高さを調整し、チャンネル側にAlGaN層を用いてAlGaN層とチャンネル層7の接合部にヘテロ接合を形成し、そのヘテロ接合界面に二次元電子ガスを形成し、チャンネルとして用いる方法も可能である。
【0035】
このような構造を有する素子は、4つの重要な特性を持つ。
第一の特性は、本発明の素子では、ソース電極部に低いショットキバリアーがあり、電流量を小さくしていることである。そのため、飽和領域でのドレイン飽和電流を決める要因が通常のトランジスタと異なる。
【0036】
通常のトランジスタでは、ゲート部のチャンネルはゲート電極に近いため、ドレイン電圧の影響を直接受けない。さて、ゲート電圧がしきい値電圧以上において、線形領域では、ドレイン電圧を高くしていくと、ドレイン電流が大きくなる。その時に、ゲート部のチャンネルでは、ドレイン電流の増加に対応して、ゲート部のソース端のチャンネルのキャリア密度と、ゲート部のドレイン端のチャンネルのキャリア密度に差が生じて、拡散電流が発生して、ゲート部分で電流が流れる。さらにドレイン電圧を高くすると、ゲート部のドレイン端のチャンネルのキャリア密度が減少し、ドレイン電流の増加に対応する。
【0037】
しかし、ドレイン電圧を高くしていった時に、ゲート部のドレイン端のチャンネルのキャリア密度がほぼゼロになると、ゲート部のソース端のチャンネルのキャリア密度と、ゲート部のドレイン端のチャンネルのキャリア密度の差をこれ以上大きく出来ない限界に達する。その結果、この時の電圧以上にドレイン電圧を大きくしても、ゲート部のドレイン端からドレイン方向に空乏層が発生するだけで、ドレイン電流が大きくならなくなる。これが通常のトランジスタの飽和領域での動作である。飽和領域でのドレイン電流の値はゲート電圧のみに依存する。
【0038】
一方で、本発明のトランジスタにおいては、ソース電極部にバリアーがあり、それもドレイン電流を決める大きな要因である。そのため、ドレイン電圧が加わると、ソース電極部のバリアーの部分でも電圧降下が発生する。
【0039】
そこで、本発明のトランジスタの動作が、ゲート電圧がしきい値以上である場合を考える。ドレイン電圧を大きくすると、ソース電極部分のバリアーにより電圧降下が起こる。つまりゲートとソース間のチャンネルのソース電極近傍で電圧降下が起こる。
【0040】
その結果、ゲート部のチャンネル内の電子密度は、ゲート電極とソース電極間の電圧で決まるわけではなくなる。ソース電極近辺のチャンネルの電圧降下を起こしている部分よりもゲート側にあり、電位が平坦になったチャンネルの電位と、ゲート電極の電位との電位差によって、ゲート部の電子密度が決まる。
【0041】
この電位が平坦になったチャンネルの電位は、ソース部分のバリアーにより電圧降下した分と等しく、ドレイン電圧に依存し、ドレイン電圧を上げると、高くなる。そのため、ドレイン電圧を高くすると、ゲート部のチャンネルの電子密度は低くなる。
【0042】
よって、ドレイン電圧が大きくなった場合に、ゲート部のチャンネル内の電子密度は下がり、ドレイン電流を抑制する方向に作用する。その結果、ドレイン電流の飽和が起きやすくなる。そのため、ソース電極部分にショットキバリアーがあり、それにより電流量が小さくても、通常のトランジスタのように飽和特性を有するドレイン電圧・電流特性を示すトランジスタが製作可能である。
【0043】
第二の特性は、ゲート部のチャンネル内の電子密度が小さくてもよいことである。ソース電極部のバリアーにより電流量が小さいため、ゲート部においても拡散電流が小さくなる。つまり、ゲート部のチャンネル内のキャリア分布は、ソース電極部にバリアーがない場合よりも平坦な分布になる。つまりキャリア密度の差が小さくて済むため、相対的にゲート部のチャンネルの電子密度を低くすることが可能である。
【0044】
第三の特性は、短チャンネル効果がおきにくくなることである。ソース電極部でも電圧降下が発生するため、実質的にゲート部分のソース側とドレイン側の電位差が小さくなるからである。よって、ゲート部において、短チャンネル効果が起きにくくなる。よってゲート長をより短くすることが可能となる。
【0045】
第四の特性は、チャンネルをゲート部のMOS界面に形成する必要がないことである。これは、第二の特性であるゲート部のチャンネルのキャリア密度をあまり上げる必要がない事、及び、第三の特性である短チャンネル効果がおきにくい事から、明らかである。よって、ゲート部の半導体表面と、チャンネルの間に、ドーピング濃度などがチャンネル層と異なるバリアー層を配置させて、MOS界面を電子が流れなくても動作する素子の製作が可能である。
そのため、MOS界面のキャリアの移動度の低いSiC材料などに適用した場合に、MOS界面のキャリアの移動度が低いことの影響を受けずに済む。
【0046】
(実施例3)
図3に、ゲート部のチャンネルが界面から離れているトランジスタを示す。この構造においては、ゲート電極2とチャンネル層7の間にi層もしくはp形層をバリアー層9として用いて、トランジスタがオンの場合にも、電子がゲート部の半導体表面を流れないようにする。これにより、移動度の低いMOS界面をチャンネルとして用いる必要がなくなる。また、ノーマリオフでありながら、高速動作も可能となる。
【0047】
特にSiCなどの材料の場合には、原理的に高移動度のMOS界面を形成するのが困難であり、その場合に有効な方法である。ワイドギャップ半導体材料としては、GaNやSiC、ダイヤモンド、GaAsなどが用いることが可能である。
また、AlGaAsやInAlGaN、InGaAsなどのIII/V族化合物半導体材料の場合には、ゲート部にバリアーとして、チャンネルとバンドギャップの異なる材料を用いることが可能である。
【0048】
例えば、チャンネル層7としてGaN層を用い、バリアー層9としてAlGaN層を用いることが可能である。あるいは、チャンネル層7としてInGaAs層を用い、バリアー層9としてInAlAs層を用いればよい。
この場合においても、チャンネル層7とバリアー層9で、ヘテロ接合を形成して、二次元電子ガスチャンネルを形成し、キャリアの移動度をあげることが可能である。
【0049】
(実施例4)
次に、半導体デバイスシミュレーションを用いて計算した、ソース電極部にバリアーを有するAlGaN/GaNヘテロ接合電界効果型トランジスタの動作特性を示す。
図4にその構造を示す。絶縁基板15上にノンドープGaN層16、p形GaN層17、GaNチャンネル層18、AlGaNのバリアー層19が形成されている。AlGaNのバリアー層19は、ソース電極に対してのコンタクト層としても、ゲート部のチャンネルと半導体表面層の間にあるバリアーとしても、機能する。
【0050】
この構造において、ショットキ的な障壁を持つソース電極を用いたAlGaN/GaNヘテロ接合電界効果型トランジスタのシミュレーションを行った。シノプシス(synopsys)のT−CADセンタウラス(T-CAD Sentaurus Device)を用いた。この計算では、ソース電極11、ゲート電極12、ドレイン電極13のチャンネル方向の長さは、各々1μmとした。表面は窒化シリコンにより被われているとした。ソース電極とゲート電極の間隔、及びゲート電極とドレイン電極の間隔も各々1μmとした。
【0051】
計算に用いたトランジスタの半導体の層構造は、ノンドープGaN層16は厚さが0.7μm、p形GaN層17は厚さが0.3μm、GaNチャンネル層18は厚さが10nmとした。AlGaNのバリアー層19の厚さは、30nmとした。
【0052】
実際のAlGaN/GaNヘテロ接合界面にはピエゾ効果によりプラスの空間電荷が形成され、電子が引き寄せられて、量子井戸が形成される。その結果、ヘテロ界面のGaN層側に二次元電子ガスチャンネルが形成される。しかしながら、シミュレーションに量子井戸を含めるのは、計算時間の問題などから困難である。そこで、シミュレーションでは、厚さが10nmのチャンネル層を仮定した。このチャンネル層における電子の移動度は1500cm2/Vsとした。ピエゾ効果により形成される正の空間電荷として、GaNチャンネル層18とAlGaNバリアー層19の界面に、電子数の密度にして3.5×1012cm−2の電荷量を設定した。
【0053】
また、AlGaNのバリアー層19から絶縁基板に向かって、チャンネル層18、p型層17、ノンドープ層16の三層構造になっている。これは、チャンネル層18に近接するGaN層がノンドープだと、リーク電流が発生するためであり、10nm厚のチャンネル層18の下側(絶縁基板側)に、厚さが0.3μmのp形層17があるとした。p形層17のドーピング濃度は、3.75×1014cm−3とした。さらにその下にノンドープ層16があるとした。基板15は1μmの厚さのサファイア基板とした。
ドレイン電極13は、AlGaN層19に対してオーミック接触するとした。また、ソース電極11とAlGaN層19の伝導帯との間のギャップは、約0.25eVとした。また、ゲート電極12とAlGaN層19の伝導帯との間のギャップは、約1.95eVとした。
【0054】
図5にドレイン電流対ドレイン・ソース間電圧の計算結果を示す。横軸はドレイン電圧で、縦軸はゲート幅1mm当たりのドレイン電流である。ゲート電圧は、0V〜−4Vである。しきい値電圧は、約−2V程度である。ドレイン電流が、ドレイン電圧が0Vから流れ始めている。このようにトランジスタ動作することが分かる。電流量は、ゲート電圧が0Vの時に、約400μA/mmである。
通常のデバイスでは、300〜500mA/mm以上であるため、電流量を1/1000程度に制限していることが分かる。
【0055】
また、図5に示すように、ドレイン電流対ドレイン・ソース間電圧において、ドレイン電流が飽和していることが分かる。そこで、ソース部分からドレイン部分に向かって、チャンネル内の電子の分布がどのようになっているかを調べた結果が、図6である。
【0056】
これは、ゲート電圧が0Vの時に、ドレイン・ソース間電圧を0V、2V、4Vと変化させた時の、GaNチャンネル層とAlGaNバリアー層の界面でのキャリア密度を示している。キャリア密度は体積当たりの値で示している。横軸はチャンネルに沿った距離を表しており、−1μmから0μmまでがソース電極のある部分、1μmから2μmまでがゲート電極のある部分、3μmから4μmまでがドレイン電極がある部分になっている。
【0057】
この図から、ソース電極部分でも、ドレイン電圧を大きくすると、キャリア密度が減少することが分かる。ドレイン電圧が0Vの時に対してドレイン電圧が4Vになると、ソース電極部のキャリア密度は25%程度に減少している。よって、ドレイン電圧を上げると、ソースの部分においても電界強度が大きくなり電圧降下を起こしていることが分かる。
【0058】
同じくこの図から、ソース電極部分におけるキャリア密度が均一に減少していることも分かる。このことから、ドレイン電圧を上げると、ソースの部分のバリアーに対して均一に電界が加わっていることが分かる。このようにソース部分にヘテロ接合を用いてチャンネルを形成し、チャンネルとソース電極間の距離を均一にして、チャンネルとソース電極間のバリアーに均一に電界が加わるようにすれば、素子設計において電流量の制御が容易となり、実用上重要な特徴である。
【0059】
また、図6を見て分かるように、ゲート電極部分においても、ドレイン電圧を大きくすると、キャリア密度が減少することが分かる。ゲート電極に沿ってほぼ均一に減少している。これは通常のトランジスタでゲートのドレイン端だけのキャリア密度が減少するのと大きく異なっている。また、ゲート電極に沿ってほぼキャリア密度が均一であるため、短チャンネル効果がおきにくいこともわかる。この点も通常のトランジスタと異なる点である。
【0060】
ソースとゲートの間の領域においては、キャリア密度は変化していない。そのため、この領域では、電圧はフラットになっている。そしてこの部分の電圧は、ソース電極部分での電圧降下に相当する値である。そしてゲート部分のチャンネルに加わっている電界は、ゲート電極の電圧と、このソースとゲート間の電圧がフラットになっている領域の電位との差で、決まることになる。
【0061】
このことから、ドレイン電圧が高くなると、ゲート部分のチャンネル全体のキャリア密度が減少し抵抗が高くなると考えられる。そのため、この計算結果から考えても、本発明のトランジスタにおいては、ドレイン電圧が増加した時に、ゲートがドレイン電流を抑制するように機能していることが分かる。つまり飽和領域を持つ動作特性になるように、機能している。
【0062】
(実施例5)
図7には、実際に作製したAlGaN/GaNヘテロ接合に形成される二次元電子ガスをチャンネルとして用いたトランジスタの素子構造を示す。Si基板上25に有機金属化学気相成長法(MOCVD法)を用いて成長する。Si基板とGaN層は熱膨張係数に大きな違いがある。GaN層の熱膨張係数の方が大きい。そのためMOCVD法により高温でGaN結晶の成長を行った後に室温に冷却すると大きな歪みが発生する。そこでAlN層とGaN層の超格子バッファなど、熱膨張係数の違いから発生する歪みを緩和するためのバッファ層26を、Si基板25上にまず成長した後に、GaN層27とAlGaNバリアー層28、GaNキャップ層29を形成する。
【0063】
GaNやAlGaNの成長条件は、MOCVD法で通常用いられる条件でよい。GaとAl及び窒素のソースとしては、トリメチルガリウム(TMG)、トリメチルアルミニウム(TMA)、及びアンモニア(NH3)などを用いる。通常は減圧成長を用いる。成長圧力は30kPa程度である。成長温度は1100℃程度でよい。基板10には(111)シリコン基板を用いる。成長直前にはフッ化水素酸を用いた酸化膜の除去や、硫酸+過酸化水素水を用いた基板表面のエッチング処理を行う。その後シリコン基板上に超格子バッファ層や所望とするAlGaN/GaNヘテロ接合構造を形成する。
【0064】
ゲート部については、ゲート電圧が効率よくチャンネルに作用するように、GaNキャップ層29と、AlGaNバリアー層28の一部をエッチングにより除去してある。リセスゲートである。
またゲート電極22は、プラスの電圧を加えて素子をオンにする必要があるため、ゲート電極22とAlGaNバリアー層28との間に、数nmから20nm程度の厚さのSiO2膜24などを配置する。これは、MIS(Metal Insulator Semiconductor)構造とすればよい。
【0065】
GaNキャップ層29は、ソース電極21に対してはコンタクト層として機能する。ショットキバリアーの高さはGaNキャップ層29とソース電極21の金属の物性によって基本的に決まる。また、GaN層キャップ層29とAlGaNバリアー層28の間にもバンドギャップの差に応じたバリアーが存在する。そのため、ソース電極21とGaNキャップ層29の間にあるショットキバリアーと、GaN層キャップ層29とAlGaNバリアー層28の間にあるバリアーの両方を考慮して、設計する必要がある。
【0066】
ソース電極21の金属としては、ゲート等に用いられるショットキ金属ではバリアーの高さが大きすぎてしまう。そこで、半導体側からTi/Al/Ni/Auなどを用いる。この金属は、通常はオーミック電極に用いるものであるが、バリアー層が厚いため低いショットキバリアーを形成する。
【0067】
また、AlGaNバリアー層28とGaNキャップ層29には貫通転移などの欠陥が存在し、その欠陥を通して二次元電子ガスの存在するヘテロ接合にソース電極の金属が接触してしまう場合がある。そこで、AlGaN層28の厚さを30〜50nm程度と厚くするとよい。GaNキャップ層29は、表面の保護のためであるので、2nm程度でよい。
またAlGaN層28とGaN層27の格子定数が違うため、このようにAlGaNバリアー層28を厚くする場合には、Al組成を20%程度に下げるとよい。
【0068】
比較のため、通常のトランジスタにおけるオーミックコンタクトの形成方法について述べる。通常のトランジスタにおいて、Ti/Al/Ni/Auできちんとしたオーミック接触を得る場合には、AlGaNバリアー層を除去しAlGaN/GaNヘテロ接合界面に直接コンタクトするようにする。あるいは、他の方法としては、AlGaN層に存在する貫通転移を通してソース電極の金属が拡散しそれによりオーミックが得られるようにする。
そのため、厚いAlGaN層28とGaNキャップ層29の表面側に、半導体側からTi/Al/Ni/Auの構造の電極を形成してもオーミックは得られず、障壁の低いショットキバリアーを形成する。
【0069】
ドレイン電極23は、通常のオーミック電極でよい。しかしながら、今回は、ソース電極21と同様にして作製した。この場合に、ドレイン側にもショットキバリアーが存在するが、順方向に電流が流れるためと、及びバリアーの高さが低いため、動作に支障はない。
【0070】
図8に実際に作成した素子のドレイン電流−電圧特性を示す。ゲート幅は50μm、ゲート長は2μmである。ゲート−ソース間は2μm、ゲート−ドレイン間は5μm程度である。線形領域と飽和領域を持つ動作特性を示している。
しきい値電圧が0Vの時、ドレイン電流は流れておらず、エンハンスメント動作していることが分かる。これは、この素子においては、ゲート部にリセス構造を有しており、ゲート直下のチャンネル内のキャリア密度が枯渇しているためである。
【0071】
電流量は通常の素子と比較すると、1000分の1程度になっていることが分かる。AlGaN/GaNヘテロ接合構造を形成すると、通常シート抵抗は300〜500Ω程度であり、ゲート幅が50μm程度の素子だと10〜20mA程度流れる。しかし図8に示すようにこの素子では、8μA程度しか流れていない。
【0072】
また飽和領域の電流量は、ゲート電圧で制御されており、電流量が小さいこと以外はほぼ、通常のトランジスタと同様であることが分かる。飽和領域と線形領域がきちんとあり、通常のトランジスタと同様の動作をしている。飽和領域において、ドレイン電流がゲート電圧に応じて制御されているのは、ドレイン電圧が増加した時にゲート部のキャリア密度が減少し、ゲート部がドレイン電流を抑制するように機能したためである。このようにソース電極に、低いショットキバリアーがあると電流量を大幅に抑えることが可能であることが分かる。
【0073】
図9と、図10には、同じ素子をソースとゲートを入れ替えて測定した結果を示す。ノーマリオン動作をしている。この素子はほぼソースとゲート間隔と、ゲートとドレイン間隔が等しい素子である。重要な点は、この素子において、ソース電極とドレイン電極を入れ替えてもほぼ等しい特性を示している点である。
【0074】
これは、ドレイン電極とソース電極に用いられる電極は、どちらもきちんとショットキ形のバリアーとして作用しており、電圧の高い側の電極として用いられる場合つまりドレイン電極として用いられる場合には、順方向に流れるため、素子の電流を下げる抵抗成分になっていない、ということである。
【0075】
図11にこの素子の相互コンダクタンスの特性を示す。通常の素子と同様の特性を示していることが分かる。
【0076】
図12にゲートのリーク電流の特性を調べる。ゲートのリークは、50pA以下であり、MIS構造を用いることにより、ゲートリーク電流が低減できている。そのため、図8〜図11のドレイン電流電圧特性には、ほぼゲートからのリークの影響はないことが分かる。
【0077】
この素子の電流量は、AlGaNバリアー層の組成を変化させることにより容易に可変であることも特徴である。ソース電極で、小さなショットキバリアーが形成するようできる電極材料は数が限られているため、そもそも選択肢に限度がある。しかしながら、バリアー層がAlGaNやAlGaAsなどの化合物半導体の場合には、組成を変えることにより、ショットキバリアーの障壁の高さを制御することが出来る。
【0078】
また、ヘテロ接合のチャンネルを用いているため、移動度が高く高速な動作が期待できる。ヘテロ接合に形成される二次元電子ガスを用いた通常の構造のHEMTは、常にオン状態にあるため、消費電力が大きいのが問題であった。しかしながら、本発明の素子構造においては、ソース電極部にバリアーがあるため、ゲート部にも常に二次元電子ガスが存在する構造でありながら、エンハンスメント動作が可能である。そのため、低電力で、高速な動作が可能な論理回路の形成が可能である。
【0079】
以上、ソース電極部にコンタクト層を、ゲート電極部にバリアー層を有する場合について述べたが、チャンネル層の半導体との間に低いバリアーを形成できるソース電極材料がある場合には、チャンネル層に直接ソース電極を形成してもよい。
またこの場合にも、ドレインとソースを同じ電極構造にしても、ドレイン側がショットキの順方向となるため、動作する。
【0080】
(実施例6)
またp形チャンネルの場合についても、n形チャンネルと同様に素子設計が可能である。ソース電極部において、ソース電極が接触する半導体層の価電子帯と、ソース電極の仕事関数の間に障壁があれば、nチャンネルと同様に動作する。
【0081】
また、nチャンネルのトランジスタと同様に、ソース電極がコンタクトする部分に、バリアーの高さを調整するためのコンタクト領域を設ければ、電流量を調整できる。ドーピング濃度を調整したり、化合物半導体の場合には組成を調整しバンドギャップを調整することにより、ソース電極部分のバリアーの高さを調整可能である。
【0082】
また、nチャンネルのトランジスタと同様に、ゲート部分において、バリアー層を用いることにより、チャンネルを半導体表面から離すことが可能である。これによりキャリアであるホールの移動度を高くすることが可能である。また半導体の表面準位の影響を抑制することが可能である。
【0083】
(実施例7)
次にAlGaN/GaN/AlGaNダブルヘテロ構造を用いたp形チャンネルのトランジスタについて説明する。
GaNやAlGaNは、c面サファイア基板や、(111)シリコン基板などに成長した場合、III族面になる。つまり周期律表のIII族原子が表面にくるGa面が表になる。このような方向に成長する場合、GaN層上にAlGaN層を成長すると、ヘテロ接合界面にピエゾ効果によりプラスの空間電荷が発生し、二次元電子ガスが形成される。これを用いているのが、一般的に見られるAlGaN/GaNヘテロ接合電界効果形トランジスタである。
【0084】
一方で、AlGaN層上にGaN層を成長すると、ピエゾ効果により今度は、ヘテロ界面にマイナスの空間電荷が発生する。そのため、これを用いれば、p形チャンネルが形成可能である。しかしながら、AlGaN層上にGaN層を成長しても、これだけでは、ゲート部分において、バリアー層が存在しない。やはりバリアー層として、AlGaN層をさらに表面に配置するのがよい。
【0085】
そのため、基板側から、Al組成xのAlxGa1−xN層と、GaN層と、Al組成yのAlyGa1−yN層を積層して、ダブルヘテロ構造を形成すると、GaN層の下側の界面と上側の界面に、マイナスの電荷と、プラスの電荷が発生する。つまり、AlxGa1−xN/GaNヘテロ界面にはマイナスの空間電荷が発生し、GaN/AlyGa1−yNヘテロ界面にはプラスの空間電荷が発生する。そのためGaN層における空間電荷は、これらのマイナスの電荷とプラスの電荷の和になる。
【0086】
マイナスの空間電荷の量と、プラスの空間電荷の量は、組成xとyに依存するため、xとyを調整すれば、n形にもp形にもあるいはインシュレータにもできる。x<yならばn形層に、x>yならばp形層になる。x=yならば原理的にインシュレータになる。ただし、GaNは窒素原子が抜けるなどして、n形になりやすいため、それを補償する分も考慮する必要がある。
【0087】
そこで、p形にするため、下側のバリアーであるAlxGa1−xNの組成を27〜30%(x=0.27〜0.3)程度とし、上側のバリアーであるAlyGa1−yN層の組成を25%(y=0.25)として、ダブルヘテロ構造を形成した。
【0088】
図13にその構造を示す。基板35上にGaN層36をまず成長し結晶性を良くしてから、素子構造を形成する。基板側から、Al組成27%のAlGaN層38と、GaN層39と、Al組成25%のAlGaN層40を積層して、ダブルヘテロ構造を形成した。Al組成27%のAlGaN層38を直接GaN層36に成長すると二次元電子ガスが形成されてしまうため、組成変化層37を用いた。組成変化層37は、徐々に組成をGaNからAlGaNに変化させてある。このように組成を変化させるとn形になるので、p形半導体を成長する時に用いるMgなどをドーピングし、インシュレータにしてある。これにより、AlGaN層38の下が電気的に高抵抗になる。
【0089】
このダブルヘテロ構造を用いて、pチャンネルの素子を作成した。ソース電極31とドレイン電極33がダブルヘテロ構造のGaNに直接接触するように、リセス電極構造を形成し、そこに電極を形成した。電極材料は、半導体側からNi/Auとした。実際にこの条件では、ソースとドレインの電極は、きちんとしたオーミック電極を形成せずに、障壁を有する。理由はGaN層がホール濃度が低いp形層であること、及び、窒化物半導体の場合、そもそもオーミック電極の形成は困難であること、などである。
【0090】
また、この構造では、ソース電極はほぼ点でチャンネルに接する。そのため、チャンネルとソース電極の間にあるバリアーに不均一に電界が加わることが起きないため動作電流量を制御する上で、設計上利点がある。
【0091】
また、ゲート金属32としては、やはりNi/Auを用いた。ただしゲート金属と表面のAlyGa1−yN層の間には、絶縁膜34として、100nmのHfO2をインシュレータとして用いた。
【0092】
図14に実際に作成した素子のドレイン電流対ソース・ドレイン電圧を示す。ゲート電圧をマイナス側に下げると、ドレイン電流のマイナス側への増加が見られ、p形チャンネルの特性が得られた。
【0093】
以上で、n形チャンネルとp形チャンネルの実施例を述べたが、ワイドギャップ半導体材料を用いれば、ソース電極部のショットキ障壁を高くできるため非常に電流量の小さい素子が可能となる。また、ワイドギャップ半導体材料は絶縁破壊電界が高いため、Siデバイスで見られたようなGIDLなどの問題は発生しにくく、Siデバイスよりも微細化が可能となる。
また、ワイドギャップ半導体材料を用いれば、高温で動作する論理回路が形成可能となる。
また、このようにn形チャンネルとp形チャンネルの素子が形成可能なため、相補的に配置することによりインバータなどの論理回路が形成できる。
【産業上の利用可能性】
【0094】
動作電流量の小さい論理回路が形成可能となるため、小型電子機器の集積回路の消費電力を下げることが可能となる。またワイドギャップ半導体材料を用いれば、高温で動作可能な消費電力の小さな論理回路が形成できる。
【符号の説明】
【0095】
1:ソース電極
2:ゲート電極
3:ドレイン電極
4:絶縁体
5:基板
6:バッファ層
7:チャンネル
8:コンタクト層
9:バリアー層
11:ソース電極
12:ゲート電極
13:ドレイン電極
15:基板
16:i−GaN層
17:p−GaN層
18:GaNチャンネル層
19:AlGaNバリアー層
21:ソース電極
22:ゲート電極
23:ドレイン電極
24:絶縁体
25:基板
26:バッファ層
27:GaNチャンネル層
28:AlGaNバリアー層
29:GaN層キャップ層
31:ソース電極
32:ゲート電極
33:ドレイン電極
34:絶縁体
35:基板
36:GaN層
37:組成変化層
38:AlGaN層
39:GaNチャンネル層
40:AlGaN層
【特許請求の範囲】
【請求項1】
ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするnチャンネル又はpチャンネルの電界効果トランジスタ。
【請求項2】
ソース部分において、ソース電極と、電子伝導を担うチャンネルとの間に、ショットキ障壁の高さを調整するコンタクト領域を有することを特徴とする請求項1記載のnチャンネルの電界効果トランジスタ。
【請求項3】
ソース電極に接触するコンタクト領域と電子伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする請求項2記載のnチャンネルの電界効果トランジスタ。
【請求項4】
ソース電極に接触するコンタクト領域がInAlGaN層であり、電子伝導を担うチャンネルがGaN層であることを特徴とする請求項2記載のnチャンネルの電界効果トランジスタ。
【請求項5】
ソース電極が直接チャンネルに接触していることを特徴とする請求項1記載のnチャンネルの電界効果トランジスタ。
【請求項6】
ゲート部の半導体表面と電子伝導を担うチャンネルの間にバリアー層を有することを特徴とする請求項1記載のnチャンネルの電界効果トランジスタ。
【請求項7】
ゲート部のバリアー層が電子伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする請求項6記載のnチャンネルの電界効果トランジスタ。
【請求項8】
ゲート部のバリアー層がInAlGaN層であり、バリアー層とGaN層のヘテロ接合界面に形成される二次元電子ガスがチャンネルであることを特徴とする請求項6記載のnチャンネルの電界効果トランジスタ。
【請求項9】
ソース部分において、ソース電極と、ホール伝導を担うチャンネルとの間に、障壁の高さを調整するコンタクト領域を有することを特徴とする請求項1記載のpチャンネルの電界効果トランジスタ。
【請求項10】
ソース電極に接触するコンタクト領域とホール伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする請求項9記載のpチャンネルの電界効果トランジスタ。
【請求項11】
ゲート部の半導体表面とホール伝導を担うチャンネルの間にバリアー層を有することを特徴とする請求項9記載のpチャンネルの電界効果トランジスタ。
【請求項12】
ゲート部のバリアー層がホール伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする請求項11記載のpチャンネルの電界効果トランジスタ。
【請求項13】
窒化物半導体で構成されており、ピエゾ効果によりヘテロ接合に生じた負電荷によりpチャンネルが形成されていることを特徴とする請求項9記載のpチャンネルの電界効果トランジスタ。
【請求項14】
AlGaN/GaN/AlGaNダブルヘテロ接合のGaN層をpチャンネルとして有していることを特徴とする請求項9記載のpチャンネルの電界効果トランジスタ。
【請求項1】
ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするnチャンネル又はpチャンネルの電界効果トランジスタ。
【請求項2】
ソース部分において、ソース電極と、電子伝導を担うチャンネルとの間に、ショットキ障壁の高さを調整するコンタクト領域を有することを特徴とする請求項1記載のnチャンネルの電界効果トランジスタ。
【請求項3】
ソース電極に接触するコンタクト領域と電子伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする請求項2記載のnチャンネルの電界効果トランジスタ。
【請求項4】
ソース電極に接触するコンタクト領域がInAlGaN層であり、電子伝導を担うチャンネルがGaN層であることを特徴とする請求項2記載のnチャンネルの電界効果トランジスタ。
【請求項5】
ソース電極が直接チャンネルに接触していることを特徴とする請求項1記載のnチャンネルの電界効果トランジスタ。
【請求項6】
ゲート部の半導体表面と電子伝導を担うチャンネルの間にバリアー層を有することを特徴とする請求項1記載のnチャンネルの電界効果トランジスタ。
【請求項7】
ゲート部のバリアー層が電子伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする請求項6記載のnチャンネルの電界効果トランジスタ。
【請求項8】
ゲート部のバリアー層がInAlGaN層であり、バリアー層とGaN層のヘテロ接合界面に形成される二次元電子ガスがチャンネルであることを特徴とする請求項6記載のnチャンネルの電界効果トランジスタ。
【請求項9】
ソース部分において、ソース電極と、ホール伝導を担うチャンネルとの間に、障壁の高さを調整するコンタクト領域を有することを特徴とする請求項1記載のpチャンネルの電界効果トランジスタ。
【請求項10】
ソース電極に接触するコンタクト領域とホール伝導を担うチャンネルが、バンドギャップの異なる化合物半導体であることを特徴とする請求項9記載のpチャンネルの電界効果トランジスタ。
【請求項11】
ゲート部の半導体表面とホール伝導を担うチャンネルの間にバリアー層を有することを特徴とする請求項9記載のpチャンネルの電界効果トランジスタ。
【請求項12】
ゲート部のバリアー層がホール伝導を担うチャンネルとバンドギャップの異なる化合物半導体であることを特徴とする請求項11記載のpチャンネルの電界効果トランジスタ。
【請求項13】
窒化物半導体で構成されており、ピエゾ効果によりヘテロ接合に生じた負電荷によりpチャンネルが形成されていることを特徴とする請求項9記載のpチャンネルの電界効果トランジスタ。
【請求項14】
AlGaN/GaN/AlGaNダブルヘテロ接合のGaN層をpチャンネルとして有していることを特徴とする請求項9記載のpチャンネルの電界効果トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2012−69662(P2012−69662A)
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願番号】特願2010−212189(P2010−212189)
【出願日】平成22年9月22日(2010.9.22)
【出願人】(301021533)独立行政法人産業技術総合研究所 (6,529)
【Fターム(参考)】
【公開日】平成24年4月5日(2012.4.5)
【国際特許分類】
【出願日】平成22年9月22日(2010.9.22)
【出願人】(301021533)独立行政法人産業技術総合研究所 (6,529)
【Fターム(参考)】
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