【課題】本発明は、基板に元々付着していた不純物及び成長炉内の不純物を低減することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、基板を成長炉内に搬入する搬入工程と、該基板の上と該成長炉の内壁に、該基板表面と該成長炉内の不純物を吸収する不純物吸収層を形成する吸収層形成工程と、該不純物吸収層と、該基板の一部とをエッチングすることで該基板を薄化基板にするエッチング工程と、該薄化基板の上にバッファ層を形成するバッファ層形成工程と、該バッファ層の上に半導体層を形成する半導体層形成工程と、を備えたことを特徴とする。 （もっと読む）

【課題】性能の劣化を抑制することができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置１０は、半導体層１２、絶縁膜１７、ゲート電極２２、ドレイン電極１９およびソース電極２０、を具備する。半導体層１２は、半絶縁性半導体基板１１上に形成され、表面に、側壁が傾いたテーパ状のリセス領域１８を有する。半導体層１２は、活性層１４を含む。絶縁膜１７は、半導体層１２上に形成されたものであり、リセス領域１８を全て露出する貫通孔２１を有する。貫通孔２１は、側壁がリセス領域１８の側壁の傾き角θ１より小さい角度θ２で傾いたテーパ状である。ゲート電極２２は、リセス領域１８および貫通孔２１を埋めるように形成されたものである。ドレイン電極１９およびソース電極２０は、半導体層１２上のうち、リセス領域１８を挟む位置に形成されたものである。 （もっと読む）

【課題】電子が第１励起準位に存在する割合が増えても、量子井戸層の中の電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現する。
【解決手段】半導体装置を、基板１０の上方に設けられた第１半導体層１１と、第１半導体層１１の上側に接する電子走行層２４と、電子走行層２４の上側に接する第２半導体層１７（２５）とを備えるものとし、電子走行層を２４、第１井戸層１３、中間障壁層１４、第２井戸層１５を順に積層させた構造を含む２重量子井戸層とし、中間障壁層１４の伝導帯のエネルギーが、第１半導体層１１及び第２半導体層１７（２５）の伝導帯のエネルギーよりも低くなり、第１井戸層１３及び第２井戸層１５の中に基底準位が形成され、２重量子井戸層の中に第１励起準位が形成されるようにする。 （もっと読む）

【課題】ゲート電極とチャネル層との間の障壁層に低抵抗領域を備えた構成において、ゲートリーク電流を防止することによりドレイン電流の最大値の向上を図ることが可能な半導体装置を提供する。
【解決手段】化合物半導体で構成されたチャネル層１４と、チャネル層１４上に設けられた上部障壁層１５とを備え、上部障壁層１５における表面層には、不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域１５ｇが設けられている。また、この低抵抗領域１５ｇを挟んだ位置において上部障壁層１５に接続されたソース電極１７ｓおよびドレイン電極１７ｄを備えている。さらに、低抵抗領域１５ｇ上に設けられたゲート絶縁膜１８と、このゲート絶縁膜１８を介して低抵抗領域１５ｇ上に設けられたゲート電極１９とを備えている。 （もっと読む）

【課題】単体構造のＨＢＴデバイスと同等の信頼性を得る。
【解決手段】化合物半導体からなる、高電子移動度トランジスタ（ＨＥＭＴ）とヘテロバイポーラトランジスタ（ＨＢＴ）とを、同一基板上に重ねてエピタキシャル成長した多層構造のトランジスタ素子において、エピ層として内在するインジウムガリウムリン層（ＩｎＧａＰ）のバンドギャップエネルギを１．９１ｅＶ以上にすることを特徴とする。 （もっと読む）

【課題】充分な選択比を備え、また、除去が比較的容易なエッチングストッパ層を得る。
【解決手段】ＧａＡｓ基板１０上に設けられた高電子移動度トランジスタ構造２０と、高電子移動度トランジスタ構造２０の上に設けられたヘテロ接合バイポーラトランジスタ構造４０と、を備え、高電子移動度トランジスタ構造２０とヘテロ接合バイポーラトランジスタ構造４０との間には、Ａｓ濃度が１．０×１０^１６ａｔｏｍｓ／ｃｃ以上１．０×１０^２１ａｔｏｍｓ／ｃｃ以下のＩｎＧａＡｓＰ層からなるエッチングストッパ層３０を備える。 （もっと読む）

【課題】オン抵抗の低いストッパー層を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハを提供する。
【解決手段】単結晶基板８上に、ＧａＡｓ層、ＡｌＧａＡｓ層からなるバッファ層９、ｎ型不純物を含有するＡｌＧａＡｓ層又はＩｎＧａＰ層若しくはＳｉプレナードープ層からなる電子供給層１０、ＩｎＧａＡｓ層からなるチャネル層１２、ノンドープ又は低濃度ｎ型不純物を含有するＧａＡｓ層又はＡｌＧａＡｓ層からなるショットキー層１４、ノンドープ又は低濃度ｎ型不純物を含有するＩｎＧａＰ層からなるストッパー層１５、ｎ型不純物を含有するＧａＡｓ層からなるキャップ層１６を積層したＨＥＭＴ構造１８を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハ１７において、ストッパー層１５におけるＩｎＧａＰ中のＡｓが占めるＶ族原子分率が１５％以下であるものである。 （もっと読む）

【課題】ＨＥＭＴの移動度の低下を抑制することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】高電子移動度トランジスタ構造層３を、気相成長法により成長温度６００℃以上７５０℃以下、Ｖ／III比１５０以下の条件で成長し、バイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下、Ｖ／III比７５以下の条件で成長し、さらにノンアロイ層１８を、３８０℃以上４５０℃以下の成長温度で成長する。 （もっと読む）

【課題】低消費電力・低電圧動作で、高利得・低歪特性を有し、かつ低コスト化が実現可能な半導体装置とその製造方法を提供する。
【解決手段】本発明に係る半導体装置のｐチャネルＦＥＴ２は、ソース／ドレインを形成する高濃度ｐ型半導体層３３と、その直下層に配設された低濃度ｐ型半導体層３２と、高濃度ｐ型半導体層３３上に形成された第１電極層４１と、低濃度ｐ型半導体層３２の下方に形成され、ゲートとなる高濃度ｎ型半導体層２２と、その上に形成された第２電極層４２とを備える。ｎチャネルＦＥＴ３は、ソース／ドレインを形成する高濃度ｎ型半導体層２２と、ゲートを形成する高濃度ｐ型半導体層３３と、その下方に形成された低濃度ｎ型半導体層２１と、第１電極層４２と、第２電極層４２とを備える。 （もっと読む）

【課題】フェルミ準位ピン止めが低減された化合物半導体を用いたＭＯＳ型の化合物半導体装置がより容易に製造できるようにする。
【解決手段】化合物半導体からなる第１半導体層１０１を形成し、次に、第１半導体層１０１より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層１０２を、第１半導体層１０１の上に接して形成し、次に、第２半導体層１０２の上にアモルファス状態の金属酸化物からなる絶縁層１０３を形成する。 （もっと読む）

【課題】絶縁ゲート型Ｐ−ＨＥＭＴ構造において、良好なトランジスタ性能を実現する。
【解決手段】ベース基板、第１結晶層、第２結晶層および絶縁層をこの順に有し、第１結晶層と第２結晶層との間、または、ベース基板と第１結晶層との間に位置する第３結晶層をさらに有し、第２結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層が、第１結晶層を構成する結晶に格子整合または擬格子整合し、かつ第１結晶層を構成する結晶よりも禁制帯幅が大きい結晶からなり、第３結晶層は、ドナーまたはアクセプタとなる第１原子を含み、第３結晶層がドナーとなる第１原子を含む場合、第２結晶層が、アクセプタとなる第２原子を含み、第３結晶層がアクセプタとなる第１原子を含む場合、第２結晶層が、ドナーとなる第２原子を含む半導体基板。 （もっと読む）

【課題】エンハンスメントモードトランジスタデバイスと、デプレッションモードトランジスタデバイスにおいて、エッチングストッパ層の選択エッチング性を改善し歩留り向上を図る。
【解決手段】チャネル層２０の上に、エンハンスメントモードトランジスタデバイスの、ＩｎＧａＰエッチストップ／ショットキーコンタクト層が配置され、その上に、ＩｎＧａＰとは異なる第１の層２６が配置され、第１の層の上に、デプレッションモードトランジスタデバイスエッチストップ層２８が配置され、エッチストップ層の上に第２の層３０が配置される。デプレッションモードトランジスタデバイスは、第２の層及びエッチストップ層を貫通し第１の層で終止するゲートリセスを有する。エンハンスメントモードトランジスタデバイスは、第２の層、デプレッションモードトランジスタデバイスエッチストップ層、第１の層を貫通しＩｎＧａＰ層で終止するゲートリセスを有する。 （もっと読む）

【課題】絶縁ゲート型（ＭＩＳ型）のＰ−ＨＥＭＴ構造において、チャネル層のキャリア移動度を向上し、界面準位の影響を低減した、良好なトランジスタ性能を実現できる技術を提供する。
【解決手段】ベース基板と、第１結晶層と、絶縁層とを有し、前記ベース基板、前記第１結晶層および前記絶縁層が、前記ベース基板、前記第１結晶層、前記絶縁層の順に位置し、前記第１結晶層が、ＧａＡｓまたはＡｌＧａＡｓに擬格子整合できるＩｎ_ｘＧａ_１−ｘＡｓ（０．３５≦ｘ≦０．４３）からなる半導体基板を提供する。前記第１結晶層は、電界効果トランジスタのチャネル層に適用できる層であってもよく、前記絶縁層は、前記電界効果トランジスタのゲート絶縁層に適用できる層であってもよい。前記第１結晶層の７７Ｋにおけるフォトルミネッセンス発光のピーク波長が、１０７０ｎｍより大きいものであってもよい。 （もっと読む）

【課題】オン抵抗やリーク電流を低減したＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハを提供する。
【解決手段】単結晶基板上に、少なくとも、ＧａＡｓ層、ＡｌＧａＡｓ層からなるバッファ層、ＩｎＧａＡｓ層からなるチャネル層、ｎ型不純物を含有するＡｌＧａＡｓ層又はＩｎＧａＰ層若しくはＳｉプレナードープ層からなる電子供給層、ノンドープ又は低濃度ｎ型不純物を含有するＡｌＧａＡｓ層からなるショットキー層、Ｓｅ又はＴｅをドーパントとしたｎ型不純物を含有するＩｎ_xＧａ_(1-x)Ａｓ層（但し０＜ｘ＜１）からなるコンタクト層を積層したＨＥＭＴ構造を有するＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハにおいて、その表面清浄度検査におけるＨａｚｅ値が５００ｐｐｍ以下であるものである。 （もっと読む）

【課題】基板面内のコンタクト抵抗を低く抑えることを可能とした化合物半導体エピタキシャルウェハの製造方法と、トランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１上に有機金属原料化学気相成長法で化合物半導体層を形成する気相エピタキシャル成長装置１０によってｎ型不純物がドーピングされたｎ型コンタクト層を成長させる際に、原料ガスが供給される上流側に設けられた第１ヒータ１６のヒータ温度を５００℃以上とし、第１ヒータ１６より下流側に設けられた他のヒータ１７，１８のヒータ温度を第１ヒータ１６のヒータ温度よりも低く、かつ、３５０℃以上５００℃以下に調整する。 （もっと読む）

【課題】阻害層を用いて選択エピタキシャル成長させた窒化物半導体結晶のように、結晶中にＳｉ原子またはＯ原子を含んでしまう半導体結晶であっても、抵抗を高くし、抵抗の精密な制御が必要な電子デバイスにも用いることができる半導体結晶を提供する。
【解決手段】ベース基板と、ベース基板の上または上方に形成された第１結晶層とを有し、第１結晶層が、酸素原子およびシリコン原子からなる群より選択された少なくとも１つの原子である第１原子と、アクセプタとして機能する少なくとも１つの原子である第２原子とを含む３−５族化合物半導体層である半導体基板を提供する。半導体基板は、ベース基板の上または上方に形成された阻害層を更に有してよい。阻害層は開口を有し、阻害層は結晶成長を阻害し、阻害層は第１原子を含み、第１結晶層は、開口に形成される。 （もっと読む）

【課題】コンタクト層に不純物として供給するＴｅ、Ｓｅのメモリーの影響を小さくしつつ、コンタクト抵抗を低減し、かつ、特性変動や信頼性低下を抑制しつつ、電子供給層の不純物濃度を高め、オン抵抗を低減したＩＩＩ−Ｖ族化合物半導体エピタキシャルウェハを提供する。
【解決手段】単結晶基板１１上に、ＧａＡｓ層、ＡｌＧａＡｓ層からなるバッファ層１２ａ，１２ｂ、ｎ型不純物を含有するＡｌＧａＡｓ層１３，１７又はＩｎＧａＰ層若しくはＳｉプレナードープ層からなる電子供給層、Ｉｎ_xＧａ_(1-x)Ａｓ層からなるチャネル層１５、アンドープ又は低濃度ｎ型不純物を含有するＡｌＧａＡｓ層からなるショットキー層１８、ｎ型不純物を含有するＩｎ_xＧａ_(1-x)Ａｓ層からなるコンタクト層２０ａ、２０ｂを積層したＨＥＭＴ構造を有し、チャネル層のｘを０．３≦ｘ≦０．３５とし、コンタクト層のｘを０．５５≦ｘ≦０．６０としたものである。 （もっと読む）

【課題】ＦＥＴの閾値電圧のばらつきのない半導体トランジスタおよびその製造方法を提供する。
【解決手段】半導体トランジスタ１００は、基板１と、基板１の上方に形成された第１化合物半導体層１０３と、第１化合物半導体層１０３上に形成され、第１化合物半導体層１０３よりもバンドギャップの大きい第２化合物半導体層１０４と、第２化合物半導体層１０４内の少なくとも一部に、酸素がドープされた酸素ドープ領域１０５と、第２化合物半導体層１０４上に形成された第３化合物半導体層１０６と、第１化合物半導体層１０３に電気的に接続されたソース電極１０７およびドレイン電極１０９と、酸素ドープ領域１０５の上方に、酸素ドープ領域１０５に接するように形成されたゲート電極１０８とを有する。 （もっと読む）

【課題】高周波モジュール中におけるスイッチング素子として用いられるＨＥＭＴ素子を小型化する。
【解決手段】ＧａＡｓからなる基板１の主面上の素子分離部９で規定された活性領域内において、ゲート電極１７は、１本で形成し、ソース電極１３とドレイン電極１４との間では紙面上下方向に延在し、それ以外の部分では左右方向に延在するようにパターニングすることにより、活性領域外に配置されるゲート電極１７の割合を減じ、ゲートパッド１７Ａの面積を減じる。 （もっと読む）

【課題】高周波信号経路を切り替えるために半導体基板上に形成された、小型でかつ低歪特性を実現するスイッチング素子を提供する。
【解決手段】スイッチング素子の一例であるＦＥＴ１００は半導体基板１０９上に形成された櫛型の２つのソース・ドレイン電極１０１と、２つのソース・ドレイン電極１０１の間を這うように配置された少なくとも２本のゲート電極１０２と、隣り合うゲート電極１０２の間に挟まれ、かつ、隣り合うゲート電極１０２に沿って配置された導電層１０３とを備え、ゲート電極１０２の２つのソース・ドレイン電極１０１の指状部と平行な部分である直線部１０８の直下に位置する層が、ゲート電極１０２の隣り合う一対の直線部１０８をつなぐ部分である屈曲部１０７の直下に位置する層から、電気的に分離されている。 （もっと読む）