半導体トランジスタおよびその製造方法
【課題】ＦＥＴの閾値電圧のばらつきのない半導体トランジスタおよびその製造方法を提供する。
【解決手段】半導体トランジスタ１００は、基板１と、基板１の上方に形成された第１化合物半導体層１０３と、第１化合物半導体層１０３上に形成され、第１化合物半導体層１０３よりもバンドギャップの大きい第２化合物半導体層１０４と、第２化合物半導体層１０４内の少なくとも一部に、酸素がドープされた酸素ドープ領域１０５と、第２化合物半導体層１０４上に形成された第３化合物半導体層１０６と、第１化合物半導体層１０３に電気的に接続されたソース電極１０７およびドレイン電極１０９と、酸素ドープ領域１０５の上方に、酸素ドープ領域１０５に接するように形成されたゲート電極１０８とを有する。
【解決手段】半導体トランジスタ１００は、基板１と、基板１の上方に形成された第１化合物半導体層１０３と、第１化合物半導体層１０３上に形成され、第１化合物半導体層１０３よりもバンドギャップの大きい第２化合物半導体層１０４と、第２化合物半導体層１０４内の少なくとも一部に、酸素がドープされた酸素ドープ領域１０５と、第２化合物半導体層１０４上に形成された第３化合物半導体層１０６と、第１化合物半導体層１０３に電気的に接続されたソース電極１０７およびドレイン電極１０９と、酸素ドープ領域１０５の上方に、酸素ドープ領域１０５に接するように形成されたゲート電極１０８とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高周波素子として用いられる半導体トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
現在、携帯電話などに用いられる高周波素子には、ＧａＡｓを用いたヘテロ接合電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）が使用されている。また、近年、このＦＥＴとヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）を同一基板上に集積したものの開発も盛んである。
【０００３】
ＧａＡｓ ＦＥＴをスイッチングデバイスとして用いる場合、その応答特性が重要となる。一般に、半導体の表面には高密度のトラップ準位（表面準位）が存在し、このトラップ準位はキャリアを捕獲する。そのため、高速スイッチング時にキャリアがトラップ準位に捕獲されるとスイッチングに追随できず、応答特性が悪化してしまう。
【０００４】
このような表面準位の影響を低減する一つの方法として、ゲート電極脇の半導体表面とチャネルの距離を離す手法がある（例えば、特許文献１参照）。例えば、固相拡散を用いゲート電極を半導体中に埋め込む、埋め込みゲート電極構造や、ゲート電極下部の半導体層に凹部を設けるリセス構造などである。この中で、埋め込みゲート電極構造は、アニール処理でゲート金属を固相拡散させることで作製できる。これは、リセスエッチング等プロセス工程数を増やすことなく実現できることから容易である。また、プロセスコストの観点からもメリットがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１２５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図６は、従来技術における半導体トランジスタ６００の構成を示す断面図である。半導体トランジスタ６００は、基板６０１の上にアンドープのＧａＡｓからなるバッファ層６０２と、チャネル層となるＧａＡｓ層６０３と、第１ＡｌＧａＡｓ層６０４および第２ＡｌＧａＡｓ層６０５と、ＧａＡｓ層６０６とが順次形成され、積層構造を形成している。また、ＧａＡｓ層６０６の表面には、ソース電極６０７、ドレイン電極６０９が形成され、埋め込み型のゲート電極６０８が形成されている。ソース電極６０７およびドレイン電極６０９の下方には、低抵抗領域６１０が形成されている。
【０００７】
上記した埋め込み型のゲート電極構造の場合、固相拡散を利用してゲート電極６０８を形成すると、ゲート金属の拡散の深さにばらつきが生じる。また、その分布は拡散方程式より求められるが、広がりをもっており、階段状に分布させることは難しい。そのため、特許文献１に記載の発明では、図６に示すように、ゲート金属となるＰｔを拡散させるＡｌＧａＡｓ障壁層を、拡散係数が異なる第１ＡｌＧａＡｓ層６０４および第２ＡｌＧａＡｓ層６０５により構成した二層構造にしている。ここで、Ａｌ組成比の高い第１ＡｌＧａＡｓ層６０４の方が、ゲート金属となるＰｔの拡散が進みにくい。その性質を利用し、Ｐｔの拡散をＡｌ組成比の高い第１ＡｌＧａＡｓ層６０４で抑制することで、拡散の深さのばらつきの低減を試みている。
【０００８】
しかしながら、図６に示す拡散係数の差異を利用してゲート金属の拡散深さの制御を試みる構造では、図６にも示すように、実際には拡散しにくい半導体中にも金属は拡散してしまう。そのため、拡散深さを完全に制御できず、ＦＥＴの閾値電圧がばらつくという課題がある。
【０００９】
本発明は、この課題に鑑み、ＦＥＴの閾値電圧のばらつきのない半導体トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の一形態に係る半導体トランジスタは、基板と、前記基板の上方に形成された第１化合物半導体層と、前記第１化合物半導体層上に形成され、前記第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層と、前記第２化合物半導体層内の少なくとも一部に、酸素がドープされた酸素ドープ領域と、前記第２化合物半導体層上に形成された第３化合物半導体層と、前記第１化合物半導体層に電気的に接続されたソース電極と、前記第１化合物半導体層に電気的に接続されたドレイン電極と、前記酸素ドープ領域の上方に、前記酸素ドープ領域に接するように形成されたゲート電極とを有することを特徴とする。
【００１１】
この構成によれば、酸素ドープ領域によりゲート金属の拡散を抑制することができるため、ゲート金属の拡散の深さを一定に保つことができ、ＦＥＴの閾値電圧のばらつきのない半導体トランジスタを提供することができる。
【００１２】
ここで、前記ソース電極および前記ドレイン電極は、前記第３化合物半導体層上に形成され、前記第２化合物半導体層および前記第３化合物半導体層は、前記ソース電極および前記ドレイン電極の下方に、不純物が添加された低抵抗領域を含み、前記ソース電極および前記ドレイン電極は、前記低抵抗領域を介して前記第１化合物半導体層に電気的に接続されていることが好ましい。
【００１３】
この構成によれば、酸素ドープ領域による直列抵抗増加の影響を受けずに、半導体トランジスタを作製することが可能になる。
【００１４】
ここで、前記第２化合物半導体層および前記第３化合物半導体層は、前記第３化合物半導体層の表面から少なくとも前記第２化合物半導体層に達するように形成された凹部を有し、前記ソース電極および前記ドレイン電極は、前記凹部の底面および側面の少なくともいずれかに接して形成されていることが好ましい。
【００１５】
この構成によれば、低抵抗領域の形成と同様に、酸素ドープ領域による直列抵抗増加の影響を受けずに、半導体トランジスタを作製することが可能になる。
【００１６】
ここで、前記第２化合物半導体層は、ＡｌxＧａ1-xＡｓ（０＜ｘ≦１）からなることが好ましい。
【００１７】
ここで、前記酸素ドープ領域の厚さは、５ｎｍ以下であることが好ましい。
【００１８】
酸素は深い準位を形成するため、障壁層中で膜厚が厚くなると、過渡応答特性に悪影響を及ぼす可能性があるが、この構成によれば、過渡応答特性に悪影響を及ぼさない半導体トランジスタを提供することができる。
【００１９】
ここで、前記酸素ドープ領域は、半導体層であることが好ましい。
【００２０】
ここで、前記酸素ドープ領域に導入された酸素の濃度は、５×１０16ｃｍ-3以上であることが好ましい。
【００２１】
ここで、前記ゲート電極は、少なくとも一部がＰｔまたはＰｄからなることが好ましい。
【００２２】
また、本発明の一形態に係る半導体トランジスタの製造方法は、基板の上方に、第１化合物半導体層と前記第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層を形成する工程と、前記第２化合物半導体層内の少なくとも一部に、酸素が導入された酸素ドープ領域を形成する工程と、前記第２化合物半導体層上に、第３化合物半導体層を形成する工程と、前記第１化合物半導体層に電気的に接続されたソース電極およびドレイン電極を形成する工程と、前記酸素ドープ領域の上方に位置する前記第３化合物半導体層の表面にゲート電極を形成する工程と、前記ゲート電極を形成する材料を、前記第３化合物半導体層中に拡散させる工程とを含む。
【００２３】
この構成によれば、酸素ドープ領域によりゲート金属の拡散を抑制することができるため、ゲート金属の拡散の深さを一定に保つことができ、ＦＥＴの閾値電圧のばらつきのない半導体トランジスタの製造方法を提供することができる。
【００２４】
ここで、前記ソース電極および前記ドレイン電極を形成する工程の前に、前記ソース電極および前記ドレイン電極が形成される位置の下方における前記第２化合物半導体層および前記第３化合物半導体層に、不純物が添加された低抵抗領域を形成する工程を含むことが好ましい。
【００２５】
この構成によれば、酸素ドープ領域による直列抵抗増加の影響を受けずに、半導体トランジスタの製造方法を提供することが可能になる。
【００２６】
ここで、前記ソース電極および前記ドレイン電極を形成する工程の前に、前記ソース電極および前記ドレイン電極が形成される位置の下方に、前記第３化合物半導体層の表面から少なくとも前記第２化合物半導体層に達する凹部を形成する工程を含むことが好ましい。
【００２７】
この構成によれば、低抵抗領域の形成と同様に、酸素ドープ領域による直列抵抗増加の影響を受けずに、半導体トランジスタを作製することが可能になる。
【発明の効果】
【００２８】
本発明によると、ＦＥＴの閾値電圧のばらつきがない半導体トランジスタおよびその製造方法を提供することが可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る半導体トランジスタの構成を示す断面図である。
【図２】本発明の実施の形態１に係るＰｔの拡散深さを示すオージェ解析結果を示す図である。
【図３】本発明の実施の形態１の変形例に係る半導体トランジスタの構成を示す断面図である。
【図４】本発明の実施の形態２に係る半導体トランジスタの構成を示す断面図である。
【図５Ａ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｂ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｃ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｄ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｅ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｆ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図６】従来技術に係る半導体トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
【００３１】
（実施の形態１）
本実施の形態における半導体トランジスタは、基板と、基板の上方に形成された第１化合物半導体層と、第１化合物半導体層上に形成され、第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層と、第２化合物半導体層内の少なくとも一部に、酸素がドープされた酸素ドープ領域と、第２化合物半導体層上に形成された第３化合物半導体層と、第１化合物半導体層に電気的に接続されたソース電極と、第１化合物半導体層に電気的に接続されたドレイン電極と、酸素ドープ領域の上方に、酸素ドープ領域に接するように形成されたゲート電極とを有する。これにより、酸素ドープ領域によりゲート金属の拡散を抑制することができるため、ゲート金属の拡散の深さを一定に保つことができ、ＦＥＴの閾値電圧のばらつきのない半導体トランジスタを提供することができる。
【００３２】
図１は、本発明の実施の形態１に係る半導体トランジスタ１００の構成を示す断面図である。図１に示すように、本実施の形態１に係る半導体トランジスタ１００は、ＧａＡｓからなる基板１０１の上に、アンドープのＧａＡｓからなるバッファ層１０２と、チャネル層となるＧａＡｓ層１０３と、障壁層となるｎ型ＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層１０４と、障壁層となる酸素ドープＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層１０５と、障壁層となるアンドープＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層１０６とが順次形成され、積層構造を形成している。ここで、アンドープとは、結晶成長中に意図的にドーピングを行っていないことを意味する。なお、膜厚や層構造はこれに限らない。また、ＡｌxＧａ1-xＡｓは、Ａｌ組成比ｘの標記を省略して、以下ＡｌＧａＡｓと標記することもある。
【００３３】
ｎ型ＡｌＧａＡｓ層１０４、酸素ドープＡｌＧａＡｓ層１０５、アンドープＡｌＧａＡｓ層１０６は、ＧａＡｓ層１０３よりもバンドギャップが大きい。また、ＧａＡｓ層１０３、ｎ型ＡｌＧａＡｓ層１０４、酸素ドープＡｌＧａＡｓ層１０５、アンドープＡｌＧａＡｓ層１０６の一部には、アンドープＡｌＧａＡｓ層１０６の表面からＧａＡｓ層１０３の所定の深さまで、ｎ型を供する不純物であるＳｉがイオン注入された低抵抗領域１１１が形成されている。また、アンドープＡｌＧａＡｓ層１０６の表面には、該低抵抗領域１１１に電気的に接続されるように、ＡｕＧｅとＮｉとＡｕの積層構造からなるソース電極１０７とドレイン電極１０９が形成されている。さらに、酸素ドープＡｌＧａＡｓ層１０５に接するように、Ｐｔからなるゲート電極１０８が形成されている。ここで、ＧａＡｓ層１０３が本発明における第１化合物半導体層、ｎ型ＡｌＧａＡｓ層１０４が本発明における第２化合物半導体層、アンドープＡｌＧａＡｓ層１０６が本発明における第３化合物半導体層に相当する。
【００３４】
また、例えばＢをイオン注入することにより高抵抗化された素子分離領域１１０が形成され、これにより、１の半導体トランジスタ１００は他の素子と電気的に遮断されている。
【００３５】
第１の実施の形態の特長として、障壁層となるＡｌＧａＡｓ層中に酸素が導入された層が形成されている。つまり、ｎ型ＡｌＧａＡｓ層１０４とアンドープＡｌＧａＡｓ層１０６の間に、酸素ドープＡｌＧａＡｓ層１０５が形成されている。また、ゲート電極１０８は、下部が酸素ドープＡｌＧａＡｓ層１０５に接するように形成された埋め込みゲート構造となっている。この埋め込みゲート構造により半導体表面、つまりアンドープＡｌＧａＡｓ層１０６の表面とＦＥＴのチャネルとの距離を離すことができ、表面準位がチャネルに与える影響を低減することができる。これにより、過渡応答特性の良いトランジスタを実現できる。
【００３６】
以下、上記のように構成された半導体トランジスタ１００の製造方法の一例を示す。半導体トランジスタ１００は、例えば、有機金属気相成長（ＭＯＶＰＥ）法により、ＧａＡｓからなる基板１０１の上にアンドープのＧａＡｓからなるバッファ層１０２を８００ｎｍ、ＧａＡｓ層１０３を２０ｎｍ、ｎ型ＡｌＧａＡｓ層１０４を２０ｎｍ、酸素ドープＡｌＧａＡｓ層１０５を５ｎｍ、アンドープＡｌＧａＡｓ層１０６を２０ｎｍ、順次エピタキシャル成長する。
【００３７】
なお、膜厚や積層構造はこれに限定されない。例えば、チャネル層となるＧａＡｓ層１０３は、ＩｎＧａＡｓとＧａＡｓ層からなる積層構造でも良く、ＡｌＧａＡｓ層を含んでいても良い。
【００３８】
ｎ型ＡｌxＧａ1-xＡｓ層１０４のｎ型を供する不純物は、例えばＳｉであり、その濃度は１×１０18ｃｍ-3である。不純物の濃度は、これに限らず、また、層厚方向で変化していても良い。
【００３９】
障壁層となるｎ型ＡｌxＧａ1-xＡｓ層１０４、酸素ドープＡｌxＧａ1-xＡｓ層１０５、アンドープＡｌxＧａ1-xＡｓ層１０６のＡｌ組成比は、例えばｘ＝０．２である。なお、Ａｌ組成比ｘは、これに限らず、また必ずしも三層のＡｌ組成比ｘが一致していなくても良い。本実施の形態では、障壁層としてＡｌＧａＡｓ層を例に示したが、これはＧａＡｓ層よりもバンドギャップの大きいＩｎＧａＰ層やＩｎＡｌＡｓ層等、他の層でも良い。
【００４０】
酸素ドープＡｌＧａＡｓ層１０５の酸素濃度は、５×１０16ｃｍ-3以上であることが好ましい。また、その膜厚は、５ｎｍ以下であることが好ましい。なぜならば、酸素は深い準位を形成するため、障壁層中で膜厚が厚くなると、過渡応答特性に悪影響を及ぼす可能性があるためである。
【００４１】
次に、アンドープＡｌＧａＡｓ層１０６の表面に選択的にマスクを形成し、その後、例えばＳｉをイオン注入し、低抵抗領域１１１を形成する。これにより、酸素がドープされたＡｌＧａＡｓ層１０５による直列抵抗の増加を防ぐことが可能になる。
【００４２】
次に、例えばＢのイオン注入により、素子分離領域１１０を形成する。
【００４３】
続いて、電子ビーム蒸着法およびリフトオフ法とその後のオーミックシンター熱処理により、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極１０７、ドレイン電極１０９を低抵抗領域１１１上に形成する。
【００４４】
次に、電子ビーム蒸着法およびリフトオフ法により、例えばＰｔからなるゲート電極１０８を形成する。ここで、ＰｔはＰｄでも良く、また、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ等、積層構造でも良い。
【００４５】
その後、熱処理を行い、ＰｔをアンドープＡｌＧａＡｓ層１０６中に拡散させる。Ｐｔの固相拡散は、酸素ドープＡｌＧａＡｓ層１０５に達すると抑制されるため、ばらつきなくゲート電極１０８の下部を酸素ドープＡｌＧａＡｓ層１０５に接するように作製することが可能である。これにより、埋め込みゲート構造を有する半導体トランジスタ１００（ＦＥＴ）を作製することができる。
【００４６】
このように、Ｐｔ拡散は酸素ドープＡｌＧａＡｓ層１０５では進行しないため、Ｐｔの拡散深さを制御できる。一般に、固相拡散はその深さを制御することが難しく、また、その分布は補誤差関数に従うため広がりをもっており、階段状に分布させることは不可能である。しかしながら、本構造は、酸素ドープＡｌＧａＡｓ層１０５を有し、Ｐｔ拡散は酸素ドープＡｌＧａＡｓ層１０５で抑制されるため、再現性良く、拡散深さを制御して作製することが可能になる。
【００４７】
図２は、Ｐｔの拡散深さを示すオージェ解析結果を示す図である。図２によると、Ｐｔの濃度は、アンドープＡｌＧａＡｓ層１０６では高いが、ｎ型ＡｌＧａＡｓ層１０４では低くなっている。つまり、Ｐｔの拡散がアンドープＡｌＧａＡｓ層１０６とｎ型ＡｌＧａＡｓ層１０４の間の酸素ドープＡｌＧａＡｓ層１０５には進行せず、また、その分布が階段状に制御できていることが確認できる。
【００４８】
ここで、半導体トランジスタ１００（ＦＥＴ）の閾値電圧は、
Ｖｐ＝φb−ΔＥｃ−（ｑｎsｄ）／ε （Ｖ） （式１）
で表される。ここで、φbはショットキー障壁の高さであり、ΔＥｃはＧａＡｓ層１０３とｎ型ＡｌＧａＡｓ層１０４とにおける伝導帯でのバンドオフセットであり、ｑは電子の電荷量であり、ｎsはチャネルのシートキャリア密度であり、ｄはチャネルとゲート電極１０８の下部との距離、εはＡｌＧａＡｓ障壁層の誘電率である。
【００４９】
（式１）によると、半導体トランジスタ１００（ＦＥＴ）の閾値電圧は、チャネルとゲート電極１０８の下部との距離に依存することから、ゲート金属の拡散深さが変化し、チャネルとゲート電極１０８の下部との距離が変わると、閾値電圧が変動してしまう。つまり、ゲート金属の拡散深さを制御することは、ＦＥＴの電気特性のばらつきを制御するために非常に重要である。
【００５０】
本構造では、Ｐｔ拡散は酸素ドープＡｌＧａＡｓ層１０５でストップするため、チャネルとゲート電極１０８の下部との距離を一定に保つことができ、ＦＥＴの閾値電圧をばらつきなく作製することができる。つまり、障壁層中に酸素ドープＡｌＧａＡｓ層を有した埋め込みゲート構造にすることで、過渡応答特性が良く、かつ閾値電圧のばらつきがないＦＥＴを実現することが可能である。
【００５１】
（実施の形態１の変形例）
図３は、実施の形態１の変形例に係る半導体トランジスタ３００の構成を示す断面図である。図３に示すように、半導体トランジスタ３００は、図１に示した半導体トランジスタ１００と同様に、ＧａＡｓからなる基板３０１の上にアンドープのＧａＡｓからなるバッファ層３０２と、チャネル層となるＧａＡｓ層３０３と、障壁層となるｎ型ＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層３０４と、障壁層となる酸素ドープＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層３０５と、障壁層となるアンドープＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層３０６とが順次形成され、積層構造を形成している。また、アンドープＡｌＧａＡｓ層３０６の表面から所定の深さまで、ソース電極３０７、ゲート電極３０８、ドレイン電極３０９が形成されている。さらに素子分離領域３１０によって、１の半導体トランジスタ３００は他の素子と電気的に遮断されている。ここで、ＧａＡｓ層３０３が本発明における第１化合物半導体層、ｎ型ＡｌＧａＡｓ層３０４が本発明における第２化合物半導体層、アンドープＡｌＧａＡｓ層３０６が本発明における第３化合物半導体層に相当する。
【００５２】
本変形例に係る半導体トランジスタ３００が実施の形態１に係る半導体トランジスタ１００と異なる点は、図３に示すように、本変形例の半導体トランジスタ３００が、ソース電極およびドレイン電極の下方に低抵抗領域を有する代わりに、半導体トランジスタ３００において、アンドープＡｌＧａＡｓ層３０６の表面からＧａＡｓ層３０３に達するように凹部を形成し、その凹部にソース電極３０７もしくは、ドレイン電極３０９を形成している点である。ソース電極３０７およびドレイン電極３０９を、チャネル層となるＧａＡｓ層３０３と接するように形成することで、低抵抗領域の形成と同様に酸素ドープＡｌＧａＡｓ層３０５による直列抵抗増加の影響を受けずに、ＦＥＴを作製することが可能になる。
【００５３】
以下、前記のように構成された半導体トランジスタ３００の製造方法の一例を示す。半導体トランジスタ３００は、例えば、有機金属気相成長（ＭＯＶＰＥ）法により、ＧａＡｓからなる基板３０１の上にアンドープのＧａＡｓからなるバッファ層３０２を８００ｎｍ、ＧａＡｓ層３０３を２０ｎｍ、ｎ型ＡｌＧａＡｓ層３０４を２０ｎｍ、酸素ドープＡｌＧａＡｓ層３０５を５ｎｍ、アンドープＡｌＧａＡｓ層３０６を２０ｎｍ、順次エピタキシャル成長する。
【００５４】
なお、膜厚や積層構造、不純物濃度はこれに限定されないが、酸素ドープＡｌＧａＡｓ層３０５は、５ｎｍ以下であることが好ましい。また、障壁層は、ＡｌＧａＡｓ層に限らず、ＧａＡｓ層よりもバンドギャップの大きいＩｎＧａＰ層やＩｎＡｌＡｓ層等、他の層でも良い。
【００５５】
次に、アンドープＡｌＧａＡｓ層３０６の表面に選択的にマスクを形成し、その後、例えばドライエッチング法により凹部を形成する。この凹部の底面は、少なくともｎ型ＡｌＧａＡｓ層３０４に達していればよいが、ＧａＡｓ層３０３に達していることが好ましい。
【００５６】
次に、例えばＢのイオン注入により、素子分離領域３１０を形成する。続いて、電子ビーム蒸着法およびリフトオフ法とその後のオーミックシンター熱処理により、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極３０７、ドレイン電極３０９を、凹部を覆うように形成する。ここで、ＡｕＧｅ／Ｎｉ／Ａｕ積層金属は、凹部の底面および側面に接しており、側面でチャネルと接している。
【００５７】
次に、電子ビーム蒸着法およびリフトオフ法により、例えばＰｔからなるゲート電極３０８を形成する。ここで、ＰｔはＰｄでも良く、また、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ等、積層構造でも良い。
【００５８】
その後、熱処理を行い、ＰｔをアンドープＡｌＧａＡｓ層３０６中に拡散させ、ゲート電極３０８の下部を酸素ドープＡｌＧａＡｓ層３０５に接するように作製する。これにより、埋め込みゲート構造を有する半導体トランジスタ３００（ＦＥＴ）を作製することができる。本変形例では、チャネル層となるＧａＡｓ層３０３とソース電極３０７およびドレイン電極３０９が接するように形成されていることにより、オン抵抗を増加させることなくＦＥＴを作製することができる。これにより、実施の形態１と同様に過渡応答特性が良く、かつ閾値電圧のばらつきがないＦＥＴを実現することができる。
【００５９】
（実施の形態２）
図４は、本発明の実施の形態２に係る半導体トランジスタ４００の構成を示す断面図である。図４に示すように、本実施の形態２の半導体トランジスタ４００は、ＧａＡｓからなる基板４０１の上に膜厚８００ｎｍのアンドープのＧａＡｓからなるバッファ層４０２と、膜厚２０ｎｍのチャネル層となるＧａＡｓ層４０３と、膜厚２０ｎｍの障壁層となるｎ型ＡｌＧａＡｓ層４０４と、膜厚２０ｎｍの障壁層となるアンドープＡｌＧａＡｓ層４０６とが順次形成されている。ｎ型ＡｌＧａＡｓ層４０４中には、酸素が導入された酸素ドープ領域４０５が形成されている。なお、膜厚や層構造はこれに限らない。ここで、ＧａＡｓ層４０３が本発明における第１化合物半導体層、ｎ型ＡｌＧａＡｓ層４０４が本発明における第２化合物半導体層、アンドープＡｌＧａＡｓ層４０６が本発明における第３化合物半導体層に相当する。
【００６０】
前記ＧａＡｓ層４０３、ｎ型ＡｌＧａＡｓ層４０４、アンドープＡｌＧａＡｓ層４０６の一部には、アンドープＡｌＧａＡｓ層４０６の表面からＧａＡｓ層４０３の所定の深さまで、ｎ型を供する不純物であるＳｉがイオン注入された低抵抗領域４１１が形成されている。また、該低抵抗領域４１１に接するように、ＡｕＧｅとＮｉとＡｕの積層構造からなるソース電極４０７とドレイン電極４０９が形成されている。また、Ｐｔからなるゲート電極４０８は、下部が酸素ドープ領域４０５に接するように形成されている。
【００６１】
また、例えばＢをイオン注入することにより高抵抗化された素子分離領域４１０が形成され、これにより、１の半導体トランジスタ４００は他の素子と電気的に遮断されている。
【００６２】
実施の形態２の特長として、ゲート電極４０８の直下に位置する障壁層となるｎ型ＡｌＧａＡｓ層４０４中に酸素ドープ領域４０５が形成され、ゲート電極４０８は、その下部が酸素ドープ領域４０５に接して形成された埋め込みゲート構造となっている。この埋め込みゲート構造により、半導体表面、つまりアンドープＡｌＧａＡｓ層４０６の表面とＦＥＴのチャネルとの距離を離すことができ、表面準位がチャネルに与える影響を低減できる。これにより、過渡応答特性が良好である半導体トランジスタ４００を実現することができる。また、酸素ドープ領域４０５がゲート電極４０８の直下にのみ形成されているため、ソース電極４０７およびドレイン電極４０９の抵抗を増大させず、良好な特性を有する半導体トランジスタを実現できる。
【００６３】
以下、前記のように構成された半導体トランジスタ４００の製造方法の一例について説明する。図５Ａ〜図５Ｆは、本発明の実施の形態２に係る半導体トランジスタ４００の製造方法を示す断面図である。
【００６４】
はじめに、図５Ａに示すように、例えば、有機金属気相成長（ＭＯＶＰＥ）法により、ＧａＡｓからなる基板５０１の上にアンドープのＧａＡｓからなるバッファ層５０２を８００ｎｍ、ＧａＡｓ層５０３を２０ｎｍ、ｎ型ＡｌＧａＡｓ層５０４を２０ｎｍ、順次エピタキシャル成長する（図５Ａ）。
【００６５】
なお、膜厚や積層構造はこれに限定されない。例えば、チャネル層となるＧａＡｓ層５０３は、ＩｎＧａＡｓとＧａＡｓ層からなる積層構造でも良く、ＡｌＧａＡｓ層を含んでいても良い。
【００６６】
ｎ型ＡｌxＧａ1-xＡｓ層５０４のｎ型を供する不純物は、例えばＳｉであり、その濃度は１×１０18ｃｍ-3である。不純物の濃度は、これに限らず、また、層厚方向で変化していても良い。そのＡｌ組成比は、例えばｘ＝０．２である。なお、Ａｌ組成比ｘは、これに限らない。なお、本実施の形態では、障壁層としてＡｌＧａＡｓ層を例に示したが、これはＧａＡｓ層よりもバンドギャップの大きいＩｎＧａＰ層やＩｎＡｌＡｓ層等、他の層でも良い。
【００６７】
次に、図５Ｂに示すように、レジスト等でｎ型ＡｌＧａＡｓ層５０４の表面に選択的にマスク５０５ａを形成後、例えば、酸素プラズマ処理を行い、ｎ型ＡｌＧａＡｓ層５０４の表面に選択的に酸素ドープ領域５０５を形成する（図５Ｂ）。
【００６８】
その後、図５Ｃに示すように、マスク５０５ａを除去後、膜厚２０ｎｍの障壁層となるアンドープＡｌＧａＡｓ層５０６を再エピタキシャル成長する（図５Ｃ）。
【００６９】
アンドープＡｌＧａＡｓ層５０６の表面に選択的にマスク（図示せず）を形成後、例えばＳｉをイオン注入し、図５Ｄに示すように、低抵抗領域５１１を形成する。これにより、酸素がドープされたＡｌＧａＡｓ層１０５による直列抵抗の増加を防ぐことが可能になる。
【００７０】
次に、例えばＢのイオン注入により、素子分離領域５１０を形成する（図５Ｄ）。
【００７１】
続いて、図５Ｅに示すように、電子ビーム蒸着法およびリフトオフ法とその後のオーミックシンター熱処理により、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極５０７、ドレイン電極５０９を低抵抗領域５１１上に形成する。
【００７２】
次に、電子ビーム蒸着法およびリフトオフ法により、例えばＰｔからなるゲート電極５０８を形成する（図５Ｅ）。ここで、ＰｔはＰｄでも良く、また、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ等、積層構造でも良い。
【００７３】
その後、熱処理を行い、図５Ｆに示すように、ＰｔをアンドープＡｌＧａＡｓ層５０６中に拡散させる（図５Ｆ）。Ｐｔの固相拡散は、酸素ドープ領域５０５に達するとストップするため、ばらつきなくゲート電極５０８の下部を酸素ドープ領域５０５に接するように作製することが可能である。これにより、埋め込みゲート構造を有する半導体トランジスタ４００（ＦＥＴ）を作製することができる。
【００７４】
なお、本実施の形態では、低抵抗領域５１１は必ずしも形成する必要はなく、例えば、実施の形態１の変形例に示したように、下部がＧａＡｓ層５０３に達する凹部を形成後、その凹部を覆うようにソース電極５０７およびドレイン電極５０９を形成しても良い。また、アンドープＡｌＧａＡｓ層５０６の上に選択的に低抵抗層を形成後、その上にソース電極５０７およびドレイン電極５０９を形成しても良い。
【００７５】
このように、Ｐｔ拡散は酸素ドープ領域５０５では進行しないため、Ｐｔ拡散深さを任意に制御できる。また、本構造では、酸素ドープ領域５０５は、ゲート電極５０８の直下の障壁層となるｎ型ＡｌＧａＡｓ層５０４中にのみ形成しているため、オン抵抗等の電気特性に影響を与えることなく、過渡応答特性が良好で閾値電圧のばらつきがない半導体トランジスタ４００（ＦＥＴ）を実現できる。
【００７６】
なお、本実施の形態では、ＡｌＧａＡｓ層の再成長を用いた製造方法を示したが、製造方法はこれに限らず、その他の方法でも良い。
【００７７】
ＦＥＴの閾値電圧は（式１）で示したように、チャネルとゲート電極下部との距離に依存する。そのため、この距離を小さくすれば閾値電圧が０Ｖ以上、つまりノーマリオフ型のＦＥＴを作製することも可能である。酸素導入領域を任意に形成することで、チャネルとゲート電極下部との距離をばらつきなく任意に設定することができるため、本発明は閾値電圧のばらつきのないノーマリオフ型ＦＥＴの作製にも有効である。
【００７８】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【００７９】
例えば、チャネル層となるＧａＡｓ層は、ＩｎＧａＡｓとＧａＡｓ層からなる積層構造でも良く、ＡｌＧａＡｓ層を含んでいても良い。
【００８０】
また、ｎ型ＡｌxＧａ1-xＡｓ層のｎ型を供する不純物は、上記した実施の形態ではＳｉとしたが、その他の不純物であってもよい。また、上記した実施の形態では、不純物の濃度を１×１０18ｃｍ-3としたが、不純物の濃度はこれに限らず、また、層厚方向で変化していても良い。
【００８１】
また、上記した実施の形態では、障壁層としてＡｌＧａＡｓ層を例に示したが、障壁層はこれに限らず、例えば、ＧａＡｓ層よりもバンドギャップの大きいＩｎＧａＰ層やＩｎＡｌＡｓ層等、他の層であっても良い。
【００８２】
また、本発明に係る半導体トランジスタには、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体トランジスタを備えた各種デバイスなども本発明に含まれる。上記した実施の形態１、２では、ＦＥＴ単体のデバイスを例として示したが、例えば、同一基板上にＦＥＴとＨＢＴを集積したＢｉ−ＦＥＴ等、ＦＥＴを有する他の半導体装置においても本発明は有効である。
【産業上の利用可能性】
【００８３】
本発明に係る半導体トランジスタは、例えば、ＧａＡｓを用いたヘテロ接合電界効果トランジスタに有用である。特に、携帯電話などに用いられる高周波デバイスに有用な技術である。
【符号の説明】
【００８４】
１００、３００、４００、６００ 半導体トランジスタ
１０１、３０１、４０１、５０１、６０１ 基板
１０３、３０３、４０３、５０３、６０３ ＧａＡｓ層（第１化合物半導体層）
１０４、３０４、４０４、５０４ ｎ型ＡｌＧａＡｓ層（第２化合物半導体層）
１０５、３０５ 酸素ドープＡｌＧａＡｓ層（第２化合物半導体層、酸素ドープ領域）
１０６、３０６、４０６、５０６ アンドープＡｌＧａＡｓ層（第２化合物半導体層）
１０７、３０７、４０７、５０７、６０７ ソース電極
１０８、３０８、４０８、５０８、６０８ ゲート電極
１０９、３０９、４０９、５０９、６０９ ドレイン電極
１１１、４１１、５１１、６１０ 低抵抗領域
４０５、５０５ 酸素ドープ領域
６０４ 第１ＡｌＧａＡｓ層
６０５ 第２ＡｌＧａＡｓ層
【技術分野】
【０００１】
本発明は、例えば高周波素子として用いられる半導体トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
現在、携帯電話などに用いられる高周波素子には、ＧａＡｓを用いたヘテロ接合電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）が使用されている。また、近年、このＦＥＴとヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＨＢＴ）を同一基板上に集積したものの開発も盛んである。
【０００３】
ＧａＡｓ ＦＥＴをスイッチングデバイスとして用いる場合、その応答特性が重要となる。一般に、半導体の表面には高密度のトラップ準位（表面準位）が存在し、このトラップ準位はキャリアを捕獲する。そのため、高速スイッチング時にキャリアがトラップ準位に捕獲されるとスイッチングに追随できず、応答特性が悪化してしまう。
【０００４】
このような表面準位の影響を低減する一つの方法として、ゲート電極脇の半導体表面とチャネルの距離を離す手法がある（例えば、特許文献１参照）。例えば、固相拡散を用いゲート電極を半導体中に埋め込む、埋め込みゲート電極構造や、ゲート電極下部の半導体層に凹部を設けるリセス構造などである。この中で、埋め込みゲート電極構造は、アニール処理でゲート金属を固相拡散させることで作製できる。これは、リセスエッチング等プロセス工程数を増やすことなく実現できることから容易である。また、プロセスコストの観点からもメリットがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１２５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図６は、従来技術における半導体トランジスタ６００の構成を示す断面図である。半導体トランジスタ６００は、基板６０１の上にアンドープのＧａＡｓからなるバッファ層６０２と、チャネル層となるＧａＡｓ層６０３と、第１ＡｌＧａＡｓ層６０４および第２ＡｌＧａＡｓ層６０５と、ＧａＡｓ層６０６とが順次形成され、積層構造を形成している。また、ＧａＡｓ層６０６の表面には、ソース電極６０７、ドレイン電極６０９が形成され、埋め込み型のゲート電極６０８が形成されている。ソース電極６０７およびドレイン電極６０９の下方には、低抵抗領域６１０が形成されている。
【０００７】
上記した埋め込み型のゲート電極構造の場合、固相拡散を利用してゲート電極６０８を形成すると、ゲート金属の拡散の深さにばらつきが生じる。また、その分布は拡散方程式より求められるが、広がりをもっており、階段状に分布させることは難しい。そのため、特許文献１に記載の発明では、図６に示すように、ゲート金属となるＰｔを拡散させるＡｌＧａＡｓ障壁層を、拡散係数が異なる第１ＡｌＧａＡｓ層６０４および第２ＡｌＧａＡｓ層６０５により構成した二層構造にしている。ここで、Ａｌ組成比の高い第１ＡｌＧａＡｓ層６０４の方が、ゲート金属となるＰｔの拡散が進みにくい。その性質を利用し、Ｐｔの拡散をＡｌ組成比の高い第１ＡｌＧａＡｓ層６０４で抑制することで、拡散の深さのばらつきの低減を試みている。
【０００８】
しかしながら、図６に示す拡散係数の差異を利用してゲート金属の拡散深さの制御を試みる構造では、図６にも示すように、実際には拡散しにくい半導体中にも金属は拡散してしまう。そのため、拡散深さを完全に制御できず、ＦＥＴの閾値電圧がばらつくという課題がある。
【０００９】
本発明は、この課題に鑑み、ＦＥＴの閾値電圧のばらつきのない半導体トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の一形態に係る半導体トランジスタは、基板と、前記基板の上方に形成された第１化合物半導体層と、前記第１化合物半導体層上に形成され、前記第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層と、前記第２化合物半導体層内の少なくとも一部に、酸素がドープされた酸素ドープ領域と、前記第２化合物半導体層上に形成された第３化合物半導体層と、前記第１化合物半導体層に電気的に接続されたソース電極と、前記第１化合物半導体層に電気的に接続されたドレイン電極と、前記酸素ドープ領域の上方に、前記酸素ドープ領域に接するように形成されたゲート電極とを有することを特徴とする。
【００１１】
この構成によれば、酸素ドープ領域によりゲート金属の拡散を抑制することができるため、ゲート金属の拡散の深さを一定に保つことができ、ＦＥＴの閾値電圧のばらつきのない半導体トランジスタを提供することができる。
【００１２】
ここで、前記ソース電極および前記ドレイン電極は、前記第３化合物半導体層上に形成され、前記第２化合物半導体層および前記第３化合物半導体層は、前記ソース電極および前記ドレイン電極の下方に、不純物が添加された低抵抗領域を含み、前記ソース電極および前記ドレイン電極は、前記低抵抗領域を介して前記第１化合物半導体層に電気的に接続されていることが好ましい。
【００１３】
この構成によれば、酸素ドープ領域による直列抵抗増加の影響を受けずに、半導体トランジスタを作製することが可能になる。
【００１４】
ここで、前記第２化合物半導体層および前記第３化合物半導体層は、前記第３化合物半導体層の表面から少なくとも前記第２化合物半導体層に達するように形成された凹部を有し、前記ソース電極および前記ドレイン電極は、前記凹部の底面および側面の少なくともいずれかに接して形成されていることが好ましい。
【００１５】
この構成によれば、低抵抗領域の形成と同様に、酸素ドープ領域による直列抵抗増加の影響を受けずに、半導体トランジスタを作製することが可能になる。
【００１６】
ここで、前記第２化合物半導体層は、ＡｌxＧａ1-xＡｓ（０＜ｘ≦１）からなることが好ましい。
【００１７】
ここで、前記酸素ドープ領域の厚さは、５ｎｍ以下であることが好ましい。
【００１８】
酸素は深い準位を形成するため、障壁層中で膜厚が厚くなると、過渡応答特性に悪影響を及ぼす可能性があるが、この構成によれば、過渡応答特性に悪影響を及ぼさない半導体トランジスタを提供することができる。
【００１９】
ここで、前記酸素ドープ領域は、半導体層であることが好ましい。
【００２０】
ここで、前記酸素ドープ領域に導入された酸素の濃度は、５×１０16ｃｍ-3以上であることが好ましい。
【００２１】
ここで、前記ゲート電極は、少なくとも一部がＰｔまたはＰｄからなることが好ましい。
【００２２】
また、本発明の一形態に係る半導体トランジスタの製造方法は、基板の上方に、第１化合物半導体層と前記第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層を形成する工程と、前記第２化合物半導体層内の少なくとも一部に、酸素が導入された酸素ドープ領域を形成する工程と、前記第２化合物半導体層上に、第３化合物半導体層を形成する工程と、前記第１化合物半導体層に電気的に接続されたソース電極およびドレイン電極を形成する工程と、前記酸素ドープ領域の上方に位置する前記第３化合物半導体層の表面にゲート電極を形成する工程と、前記ゲート電極を形成する材料を、前記第３化合物半導体層中に拡散させる工程とを含む。
【００２３】
この構成によれば、酸素ドープ領域によりゲート金属の拡散を抑制することができるため、ゲート金属の拡散の深さを一定に保つことができ、ＦＥＴの閾値電圧のばらつきのない半導体トランジスタの製造方法を提供することができる。
【００２４】
ここで、前記ソース電極および前記ドレイン電極を形成する工程の前に、前記ソース電極および前記ドレイン電極が形成される位置の下方における前記第２化合物半導体層および前記第３化合物半導体層に、不純物が添加された低抵抗領域を形成する工程を含むことが好ましい。
【００２５】
この構成によれば、酸素ドープ領域による直列抵抗増加の影響を受けずに、半導体トランジスタの製造方法を提供することが可能になる。
【００２６】
ここで、前記ソース電極および前記ドレイン電極を形成する工程の前に、前記ソース電極および前記ドレイン電極が形成される位置の下方に、前記第３化合物半導体層の表面から少なくとも前記第２化合物半導体層に達する凹部を形成する工程を含むことが好ましい。
【００２７】
この構成によれば、低抵抗領域の形成と同様に、酸素ドープ領域による直列抵抗増加の影響を受けずに、半導体トランジスタを作製することが可能になる。
【発明の効果】
【００２８】
本発明によると、ＦＥＴの閾値電圧のばらつきがない半導体トランジスタおよびその製造方法を提供することが可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る半導体トランジスタの構成を示す断面図である。
【図２】本発明の実施の形態１に係るＰｔの拡散深さを示すオージェ解析結果を示す図である。
【図３】本発明の実施の形態１の変形例に係る半導体トランジスタの構成を示す断面図である。
【図４】本発明の実施の形態２に係る半導体トランジスタの構成を示す断面図である。
【図５Ａ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｂ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｃ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｄ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｅ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図５Ｆ】本発明の実施の形態２に係る半導体トランジスタの製造方法を示す断面図である。
【図６】従来技術に係る半導体トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
【００３１】
（実施の形態１）
本実施の形態における半導体トランジスタは、基板と、基板の上方に形成された第１化合物半導体層と、第１化合物半導体層上に形成され、第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層と、第２化合物半導体層内の少なくとも一部に、酸素がドープされた酸素ドープ領域と、第２化合物半導体層上に形成された第３化合物半導体層と、第１化合物半導体層に電気的に接続されたソース電極と、第１化合物半導体層に電気的に接続されたドレイン電極と、酸素ドープ領域の上方に、酸素ドープ領域に接するように形成されたゲート電極とを有する。これにより、酸素ドープ領域によりゲート金属の拡散を抑制することができるため、ゲート金属の拡散の深さを一定に保つことができ、ＦＥＴの閾値電圧のばらつきのない半導体トランジスタを提供することができる。
【００３２】
図１は、本発明の実施の形態１に係る半導体トランジスタ１００の構成を示す断面図である。図１に示すように、本実施の形態１に係る半導体トランジスタ１００は、ＧａＡｓからなる基板１０１の上に、アンドープのＧａＡｓからなるバッファ層１０２と、チャネル層となるＧａＡｓ層１０３と、障壁層となるｎ型ＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層１０４と、障壁層となる酸素ドープＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層１０５と、障壁層となるアンドープＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層１０６とが順次形成され、積層構造を形成している。ここで、アンドープとは、結晶成長中に意図的にドーピングを行っていないことを意味する。なお、膜厚や層構造はこれに限らない。また、ＡｌxＧａ1-xＡｓは、Ａｌ組成比ｘの標記を省略して、以下ＡｌＧａＡｓと標記することもある。
【００３３】
ｎ型ＡｌＧａＡｓ層１０４、酸素ドープＡｌＧａＡｓ層１０５、アンドープＡｌＧａＡｓ層１０６は、ＧａＡｓ層１０３よりもバンドギャップが大きい。また、ＧａＡｓ層１０３、ｎ型ＡｌＧａＡｓ層１０４、酸素ドープＡｌＧａＡｓ層１０５、アンドープＡｌＧａＡｓ層１０６の一部には、アンドープＡｌＧａＡｓ層１０６の表面からＧａＡｓ層１０３の所定の深さまで、ｎ型を供する不純物であるＳｉがイオン注入された低抵抗領域１１１が形成されている。また、アンドープＡｌＧａＡｓ層１０６の表面には、該低抵抗領域１１１に電気的に接続されるように、ＡｕＧｅとＮｉとＡｕの積層構造からなるソース電極１０７とドレイン電極１０９が形成されている。さらに、酸素ドープＡｌＧａＡｓ層１０５に接するように、Ｐｔからなるゲート電極１０８が形成されている。ここで、ＧａＡｓ層１０３が本発明における第１化合物半導体層、ｎ型ＡｌＧａＡｓ層１０４が本発明における第２化合物半導体層、アンドープＡｌＧａＡｓ層１０６が本発明における第３化合物半導体層に相当する。
【００３４】
また、例えばＢをイオン注入することにより高抵抗化された素子分離領域１１０が形成され、これにより、１の半導体トランジスタ１００は他の素子と電気的に遮断されている。
【００３５】
第１の実施の形態の特長として、障壁層となるＡｌＧａＡｓ層中に酸素が導入された層が形成されている。つまり、ｎ型ＡｌＧａＡｓ層１０４とアンドープＡｌＧａＡｓ層１０６の間に、酸素ドープＡｌＧａＡｓ層１０５が形成されている。また、ゲート電極１０８は、下部が酸素ドープＡｌＧａＡｓ層１０５に接するように形成された埋め込みゲート構造となっている。この埋め込みゲート構造により半導体表面、つまりアンドープＡｌＧａＡｓ層１０６の表面とＦＥＴのチャネルとの距離を離すことができ、表面準位がチャネルに与える影響を低減することができる。これにより、過渡応答特性の良いトランジスタを実現できる。
【００３６】
以下、上記のように構成された半導体トランジスタ１００の製造方法の一例を示す。半導体トランジスタ１００は、例えば、有機金属気相成長（ＭＯＶＰＥ）法により、ＧａＡｓからなる基板１０１の上にアンドープのＧａＡｓからなるバッファ層１０２を８００ｎｍ、ＧａＡｓ層１０３を２０ｎｍ、ｎ型ＡｌＧａＡｓ層１０４を２０ｎｍ、酸素ドープＡｌＧａＡｓ層１０５を５ｎｍ、アンドープＡｌＧａＡｓ層１０６を２０ｎｍ、順次エピタキシャル成長する。
【００３７】
なお、膜厚や積層構造はこれに限定されない。例えば、チャネル層となるＧａＡｓ層１０３は、ＩｎＧａＡｓとＧａＡｓ層からなる積層構造でも良く、ＡｌＧａＡｓ層を含んでいても良い。
【００３８】
ｎ型ＡｌxＧａ1-xＡｓ層１０４のｎ型を供する不純物は、例えばＳｉであり、その濃度は１×１０18ｃｍ-3である。不純物の濃度は、これに限らず、また、層厚方向で変化していても良い。
【００３９】
障壁層となるｎ型ＡｌxＧａ1-xＡｓ層１０４、酸素ドープＡｌxＧａ1-xＡｓ層１０５、アンドープＡｌxＧａ1-xＡｓ層１０６のＡｌ組成比は、例えばｘ＝０．２である。なお、Ａｌ組成比ｘは、これに限らず、また必ずしも三層のＡｌ組成比ｘが一致していなくても良い。本実施の形態では、障壁層としてＡｌＧａＡｓ層を例に示したが、これはＧａＡｓ層よりもバンドギャップの大きいＩｎＧａＰ層やＩｎＡｌＡｓ層等、他の層でも良い。
【００４０】
酸素ドープＡｌＧａＡｓ層１０５の酸素濃度は、５×１０16ｃｍ-3以上であることが好ましい。また、その膜厚は、５ｎｍ以下であることが好ましい。なぜならば、酸素は深い準位を形成するため、障壁層中で膜厚が厚くなると、過渡応答特性に悪影響を及ぼす可能性があるためである。
【００４１】
次に、アンドープＡｌＧａＡｓ層１０６の表面に選択的にマスクを形成し、その後、例えばＳｉをイオン注入し、低抵抗領域１１１を形成する。これにより、酸素がドープされたＡｌＧａＡｓ層１０５による直列抵抗の増加を防ぐことが可能になる。
【００４２】
次に、例えばＢのイオン注入により、素子分離領域１１０を形成する。
【００４３】
続いて、電子ビーム蒸着法およびリフトオフ法とその後のオーミックシンター熱処理により、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極１０７、ドレイン電極１０９を低抵抗領域１１１上に形成する。
【００４４】
次に、電子ビーム蒸着法およびリフトオフ法により、例えばＰｔからなるゲート電極１０８を形成する。ここで、ＰｔはＰｄでも良く、また、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ等、積層構造でも良い。
【００４５】
その後、熱処理を行い、ＰｔをアンドープＡｌＧａＡｓ層１０６中に拡散させる。Ｐｔの固相拡散は、酸素ドープＡｌＧａＡｓ層１０５に達すると抑制されるため、ばらつきなくゲート電極１０８の下部を酸素ドープＡｌＧａＡｓ層１０５に接するように作製することが可能である。これにより、埋め込みゲート構造を有する半導体トランジスタ１００（ＦＥＴ）を作製することができる。
【００４６】
このように、Ｐｔ拡散は酸素ドープＡｌＧａＡｓ層１０５では進行しないため、Ｐｔの拡散深さを制御できる。一般に、固相拡散はその深さを制御することが難しく、また、その分布は補誤差関数に従うため広がりをもっており、階段状に分布させることは不可能である。しかしながら、本構造は、酸素ドープＡｌＧａＡｓ層１０５を有し、Ｐｔ拡散は酸素ドープＡｌＧａＡｓ層１０５で抑制されるため、再現性良く、拡散深さを制御して作製することが可能になる。
【００４７】
図２は、Ｐｔの拡散深さを示すオージェ解析結果を示す図である。図２によると、Ｐｔの濃度は、アンドープＡｌＧａＡｓ層１０６では高いが、ｎ型ＡｌＧａＡｓ層１０４では低くなっている。つまり、Ｐｔの拡散がアンドープＡｌＧａＡｓ層１０６とｎ型ＡｌＧａＡｓ層１０４の間の酸素ドープＡｌＧａＡｓ層１０５には進行せず、また、その分布が階段状に制御できていることが確認できる。
【００４８】
ここで、半導体トランジスタ１００（ＦＥＴ）の閾値電圧は、
Ｖｐ＝φb−ΔＥｃ−（ｑｎsｄ）／ε （Ｖ） （式１）
で表される。ここで、φbはショットキー障壁の高さであり、ΔＥｃはＧａＡｓ層１０３とｎ型ＡｌＧａＡｓ層１０４とにおける伝導帯でのバンドオフセットであり、ｑは電子の電荷量であり、ｎsはチャネルのシートキャリア密度であり、ｄはチャネルとゲート電極１０８の下部との距離、εはＡｌＧａＡｓ障壁層の誘電率である。
【００４９】
（式１）によると、半導体トランジスタ１００（ＦＥＴ）の閾値電圧は、チャネルとゲート電極１０８の下部との距離に依存することから、ゲート金属の拡散深さが変化し、チャネルとゲート電極１０８の下部との距離が変わると、閾値電圧が変動してしまう。つまり、ゲート金属の拡散深さを制御することは、ＦＥＴの電気特性のばらつきを制御するために非常に重要である。
【００５０】
本構造では、Ｐｔ拡散は酸素ドープＡｌＧａＡｓ層１０５でストップするため、チャネルとゲート電極１０８の下部との距離を一定に保つことができ、ＦＥＴの閾値電圧をばらつきなく作製することができる。つまり、障壁層中に酸素ドープＡｌＧａＡｓ層を有した埋め込みゲート構造にすることで、過渡応答特性が良く、かつ閾値電圧のばらつきがないＦＥＴを実現することが可能である。
【００５１】
（実施の形態１の変形例）
図３は、実施の形態１の変形例に係る半導体トランジスタ３００の構成を示す断面図である。図３に示すように、半導体トランジスタ３００は、図１に示した半導体トランジスタ１００と同様に、ＧａＡｓからなる基板３０１の上にアンドープのＧａＡｓからなるバッファ層３０２と、チャネル層となるＧａＡｓ層３０３と、障壁層となるｎ型ＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層３０４と、障壁層となる酸素ドープＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層３０５と、障壁層となるアンドープＡｌxＧａ1-xＡｓ（ＡｌＧａＡｓ）層３０６とが順次形成され、積層構造を形成している。また、アンドープＡｌＧａＡｓ層３０６の表面から所定の深さまで、ソース電極３０７、ゲート電極３０８、ドレイン電極３０９が形成されている。さらに素子分離領域３１０によって、１の半導体トランジスタ３００は他の素子と電気的に遮断されている。ここで、ＧａＡｓ層３０３が本発明における第１化合物半導体層、ｎ型ＡｌＧａＡｓ層３０４が本発明における第２化合物半導体層、アンドープＡｌＧａＡｓ層３０６が本発明における第３化合物半導体層に相当する。
【００５２】
本変形例に係る半導体トランジスタ３００が実施の形態１に係る半導体トランジスタ１００と異なる点は、図３に示すように、本変形例の半導体トランジスタ３００が、ソース電極およびドレイン電極の下方に低抵抗領域を有する代わりに、半導体トランジスタ３００において、アンドープＡｌＧａＡｓ層３０６の表面からＧａＡｓ層３０３に達するように凹部を形成し、その凹部にソース電極３０７もしくは、ドレイン電極３０９を形成している点である。ソース電極３０７およびドレイン電極３０９を、チャネル層となるＧａＡｓ層３０３と接するように形成することで、低抵抗領域の形成と同様に酸素ドープＡｌＧａＡｓ層３０５による直列抵抗増加の影響を受けずに、ＦＥＴを作製することが可能になる。
【００５３】
以下、前記のように構成された半導体トランジスタ３００の製造方法の一例を示す。半導体トランジスタ３００は、例えば、有機金属気相成長（ＭＯＶＰＥ）法により、ＧａＡｓからなる基板３０１の上にアンドープのＧａＡｓからなるバッファ層３０２を８００ｎｍ、ＧａＡｓ層３０３を２０ｎｍ、ｎ型ＡｌＧａＡｓ層３０４を２０ｎｍ、酸素ドープＡｌＧａＡｓ層３０５を５ｎｍ、アンドープＡｌＧａＡｓ層３０６を２０ｎｍ、順次エピタキシャル成長する。
【００５４】
なお、膜厚や積層構造、不純物濃度はこれに限定されないが、酸素ドープＡｌＧａＡｓ層３０５は、５ｎｍ以下であることが好ましい。また、障壁層は、ＡｌＧａＡｓ層に限らず、ＧａＡｓ層よりもバンドギャップの大きいＩｎＧａＰ層やＩｎＡｌＡｓ層等、他の層でも良い。
【００５５】
次に、アンドープＡｌＧａＡｓ層３０６の表面に選択的にマスクを形成し、その後、例えばドライエッチング法により凹部を形成する。この凹部の底面は、少なくともｎ型ＡｌＧａＡｓ層３０４に達していればよいが、ＧａＡｓ層３０３に達していることが好ましい。
【００５６】
次に、例えばＢのイオン注入により、素子分離領域３１０を形成する。続いて、電子ビーム蒸着法およびリフトオフ法とその後のオーミックシンター熱処理により、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極３０７、ドレイン電極３０９を、凹部を覆うように形成する。ここで、ＡｕＧｅ／Ｎｉ／Ａｕ積層金属は、凹部の底面および側面に接しており、側面でチャネルと接している。
【００５７】
次に、電子ビーム蒸着法およびリフトオフ法により、例えばＰｔからなるゲート電極３０８を形成する。ここで、ＰｔはＰｄでも良く、また、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ等、積層構造でも良い。
【００５８】
その後、熱処理を行い、ＰｔをアンドープＡｌＧａＡｓ層３０６中に拡散させ、ゲート電極３０８の下部を酸素ドープＡｌＧａＡｓ層３０５に接するように作製する。これにより、埋め込みゲート構造を有する半導体トランジスタ３００（ＦＥＴ）を作製することができる。本変形例では、チャネル層となるＧａＡｓ層３０３とソース電極３０７およびドレイン電極３０９が接するように形成されていることにより、オン抵抗を増加させることなくＦＥＴを作製することができる。これにより、実施の形態１と同様に過渡応答特性が良く、かつ閾値電圧のばらつきがないＦＥＴを実現することができる。
【００５９】
（実施の形態２）
図４は、本発明の実施の形態２に係る半導体トランジスタ４００の構成を示す断面図である。図４に示すように、本実施の形態２の半導体トランジスタ４００は、ＧａＡｓからなる基板４０１の上に膜厚８００ｎｍのアンドープのＧａＡｓからなるバッファ層４０２と、膜厚２０ｎｍのチャネル層となるＧａＡｓ層４０３と、膜厚２０ｎｍの障壁層となるｎ型ＡｌＧａＡｓ層４０４と、膜厚２０ｎｍの障壁層となるアンドープＡｌＧａＡｓ層４０６とが順次形成されている。ｎ型ＡｌＧａＡｓ層４０４中には、酸素が導入された酸素ドープ領域４０５が形成されている。なお、膜厚や層構造はこれに限らない。ここで、ＧａＡｓ層４０３が本発明における第１化合物半導体層、ｎ型ＡｌＧａＡｓ層４０４が本発明における第２化合物半導体層、アンドープＡｌＧａＡｓ層４０６が本発明における第３化合物半導体層に相当する。
【００６０】
前記ＧａＡｓ層４０３、ｎ型ＡｌＧａＡｓ層４０４、アンドープＡｌＧａＡｓ層４０６の一部には、アンドープＡｌＧａＡｓ層４０６の表面からＧａＡｓ層４０３の所定の深さまで、ｎ型を供する不純物であるＳｉがイオン注入された低抵抗領域４１１が形成されている。また、該低抵抗領域４１１に接するように、ＡｕＧｅとＮｉとＡｕの積層構造からなるソース電極４０７とドレイン電極４０９が形成されている。また、Ｐｔからなるゲート電極４０８は、下部が酸素ドープ領域４０５に接するように形成されている。
【００６１】
また、例えばＢをイオン注入することにより高抵抗化された素子分離領域４１０が形成され、これにより、１の半導体トランジスタ４００は他の素子と電気的に遮断されている。
【００６２】
実施の形態２の特長として、ゲート電極４０８の直下に位置する障壁層となるｎ型ＡｌＧａＡｓ層４０４中に酸素ドープ領域４０５が形成され、ゲート電極４０８は、その下部が酸素ドープ領域４０５に接して形成された埋め込みゲート構造となっている。この埋め込みゲート構造により、半導体表面、つまりアンドープＡｌＧａＡｓ層４０６の表面とＦＥＴのチャネルとの距離を離すことができ、表面準位がチャネルに与える影響を低減できる。これにより、過渡応答特性が良好である半導体トランジスタ４００を実現することができる。また、酸素ドープ領域４０５がゲート電極４０８の直下にのみ形成されているため、ソース電極４０７およびドレイン電極４０９の抵抗を増大させず、良好な特性を有する半導体トランジスタを実現できる。
【００６３】
以下、前記のように構成された半導体トランジスタ４００の製造方法の一例について説明する。図５Ａ〜図５Ｆは、本発明の実施の形態２に係る半導体トランジスタ４００の製造方法を示す断面図である。
【００６４】
はじめに、図５Ａに示すように、例えば、有機金属気相成長（ＭＯＶＰＥ）法により、ＧａＡｓからなる基板５０１の上にアンドープのＧａＡｓからなるバッファ層５０２を８００ｎｍ、ＧａＡｓ層５０３を２０ｎｍ、ｎ型ＡｌＧａＡｓ層５０４を２０ｎｍ、順次エピタキシャル成長する（図５Ａ）。
【００６５】
なお、膜厚や積層構造はこれに限定されない。例えば、チャネル層となるＧａＡｓ層５０３は、ＩｎＧａＡｓとＧａＡｓ層からなる積層構造でも良く、ＡｌＧａＡｓ層を含んでいても良い。
【００６６】
ｎ型ＡｌxＧａ1-xＡｓ層５０４のｎ型を供する不純物は、例えばＳｉであり、その濃度は１×１０18ｃｍ-3である。不純物の濃度は、これに限らず、また、層厚方向で変化していても良い。そのＡｌ組成比は、例えばｘ＝０．２である。なお、Ａｌ組成比ｘは、これに限らない。なお、本実施の形態では、障壁層としてＡｌＧａＡｓ層を例に示したが、これはＧａＡｓ層よりもバンドギャップの大きいＩｎＧａＰ層やＩｎＡｌＡｓ層等、他の層でも良い。
【００６７】
次に、図５Ｂに示すように、レジスト等でｎ型ＡｌＧａＡｓ層５０４の表面に選択的にマスク５０５ａを形成後、例えば、酸素プラズマ処理を行い、ｎ型ＡｌＧａＡｓ層５０４の表面に選択的に酸素ドープ領域５０５を形成する（図５Ｂ）。
【００６８】
その後、図５Ｃに示すように、マスク５０５ａを除去後、膜厚２０ｎｍの障壁層となるアンドープＡｌＧａＡｓ層５０６を再エピタキシャル成長する（図５Ｃ）。
【００６９】
アンドープＡｌＧａＡｓ層５０６の表面に選択的にマスク（図示せず）を形成後、例えばＳｉをイオン注入し、図５Ｄに示すように、低抵抗領域５１１を形成する。これにより、酸素がドープされたＡｌＧａＡｓ層１０５による直列抵抗の増加を防ぐことが可能になる。
【００７０】
次に、例えばＢのイオン注入により、素子分離領域５１０を形成する（図５Ｄ）。
【００７１】
続いて、図５Ｅに示すように、電子ビーム蒸着法およびリフトオフ法とその後のオーミックシンター熱処理により、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極５０７、ドレイン電極５０９を低抵抗領域５１１上に形成する。
【００７２】
次に、電子ビーム蒸着法およびリフトオフ法により、例えばＰｔからなるゲート電極５０８を形成する（図５Ｅ）。ここで、ＰｔはＰｄでも良く、また、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ等、積層構造でも良い。
【００７３】
その後、熱処理を行い、図５Ｆに示すように、ＰｔをアンドープＡｌＧａＡｓ層５０６中に拡散させる（図５Ｆ）。Ｐｔの固相拡散は、酸素ドープ領域５０５に達するとストップするため、ばらつきなくゲート電極５０８の下部を酸素ドープ領域５０５に接するように作製することが可能である。これにより、埋め込みゲート構造を有する半導体トランジスタ４００（ＦＥＴ）を作製することができる。
【００７４】
なお、本実施の形態では、低抵抗領域５１１は必ずしも形成する必要はなく、例えば、実施の形態１の変形例に示したように、下部がＧａＡｓ層５０３に達する凹部を形成後、その凹部を覆うようにソース電極５０７およびドレイン電極５０９を形成しても良い。また、アンドープＡｌＧａＡｓ層５０６の上に選択的に低抵抗層を形成後、その上にソース電極５０７およびドレイン電極５０９を形成しても良い。
【００７５】
このように、Ｐｔ拡散は酸素ドープ領域５０５では進行しないため、Ｐｔ拡散深さを任意に制御できる。また、本構造では、酸素ドープ領域５０５は、ゲート電極５０８の直下の障壁層となるｎ型ＡｌＧａＡｓ層５０４中にのみ形成しているため、オン抵抗等の電気特性に影響を与えることなく、過渡応答特性が良好で閾値電圧のばらつきがない半導体トランジスタ４００（ＦＥＴ）を実現できる。
【００７６】
なお、本実施の形態では、ＡｌＧａＡｓ層の再成長を用いた製造方法を示したが、製造方法はこれに限らず、その他の方法でも良い。
【００７７】
ＦＥＴの閾値電圧は（式１）で示したように、チャネルとゲート電極下部との距離に依存する。そのため、この距離を小さくすれば閾値電圧が０Ｖ以上、つまりノーマリオフ型のＦＥＴを作製することも可能である。酸素導入領域を任意に形成することで、チャネルとゲート電極下部との距離をばらつきなく任意に設定することができるため、本発明は閾値電圧のばらつきのないノーマリオフ型ＦＥＴの作製にも有効である。
【００７８】
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【００７９】
例えば、チャネル層となるＧａＡｓ層は、ＩｎＧａＡｓとＧａＡｓ層からなる積層構造でも良く、ＡｌＧａＡｓ層を含んでいても良い。
【００８０】
また、ｎ型ＡｌxＧａ1-xＡｓ層のｎ型を供する不純物は、上記した実施の形態ではＳｉとしたが、その他の不純物であってもよい。また、上記した実施の形態では、不純物の濃度を１×１０18ｃｍ-3としたが、不純物の濃度はこれに限らず、また、層厚方向で変化していても良い。
【００８１】
また、上記した実施の形態では、障壁層としてＡｌＧａＡｓ層を例に示したが、障壁層はこれに限らず、例えば、ＧａＡｓ層よりもバンドギャップの大きいＩｎＧａＰ層やＩｎＡｌＡｓ層等、他の層であっても良い。
【００８２】
また、本発明に係る半導体トランジスタには、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体トランジスタを備えた各種デバイスなども本発明に含まれる。上記した実施の形態１、２では、ＦＥＴ単体のデバイスを例として示したが、例えば、同一基板上にＦＥＴとＨＢＴを集積したＢｉ−ＦＥＴ等、ＦＥＴを有する他の半導体装置においても本発明は有効である。
【産業上の利用可能性】
【００８３】
本発明に係る半導体トランジスタは、例えば、ＧａＡｓを用いたヘテロ接合電界効果トランジスタに有用である。特に、携帯電話などに用いられる高周波デバイスに有用な技術である。
【符号の説明】
【００８４】
１００、３００、４００、６００ 半導体トランジスタ
１０１、３０１、４０１、５０１、６０１ 基板
１０３、３０３、４０３、５０３、６０３ ＧａＡｓ層（第１化合物半導体層）
１０４、３０４、４０４、５０４ ｎ型ＡｌＧａＡｓ層（第２化合物半導体層）
１０５、３０５ 酸素ドープＡｌＧａＡｓ層（第２化合物半導体層、酸素ドープ領域）
１０６、３０６、４０６、５０６ アンドープＡｌＧａＡｓ層（第２化合物半導体層）
１０７、３０７、４０７、５０７、６０７ ソース電極
１０８、３０８、４０８、５０８、６０８ ゲート電極
１０９、３０９、４０９、５０９、６０９ ドレイン電極
１１１、４１１、５１１、６１０ 低抵抗領域
４０５、５０５ 酸素ドープ領域
６０４ 第１ＡｌＧａＡｓ層
６０５ 第２ＡｌＧａＡｓ層
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された第１化合物半導体層と、
前記第1化合物半導体層上に形成され、前記第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層と、
前記第２化合物半導体層内の少なくとも一部に、酸素がドープされた酸素ドープ領域と、
前記第２化合物半導体層上に形成された第３化合物半導体層と、
前記第１化合物半導体層に電気的に接続されたソース電極と、
前記第１化合物半導体層に電気的に接続されたドレイン電極と、
前記酸素ドープ領域の上方に、前記酸素ドープ領域に接するように形成されたゲート電極とを有する
半導体トランジスタ。
【請求項２】
前記ソース電極および前記ドレイン電極は、前記第３化合物半導体層上に形成され、
前記第２化合物半導体層および前記第３化合物半導体層は、前記ソース電極および前記ドレイン電極の下方に、不純物が添加された低抵抗領域を含み、
前記ソース電極および前記ドレイン電極は、前記低抵抗領域を介して前記第１化合物半導体層に電気的に接続されている
請求項１に記載の半導体トランジスタ。
【請求項３】
前記第２化合物半導体層および前記第３化合物半導体層は、前記第３化合物半導体層の表面から少なくとも前記第２化合物半導体層に達するように形成された凹部を有し、
前記ソース電極および前記ドレイン電極は、前記凹部の底面および側面の少なくともいずれかに接して形成されている
請求項１に記載の半導体トランジスタ。
【請求項４】
前記第２化合物半導体層は、ＡｌxＧａ1-xＡｓ（０＜ｘ≦１）からなる
請求項１〜３のいずれかに記載の半導体トランジスタ。
【請求項５】
前記酸素ドープ領域の厚さは、５ｎｍ以下である
請求項１〜４のいずれかに記載の半導体トランジスタ。
【請求項６】
前記酸素ドープ領域は、半導体層である
請求項１〜５のいずれかに記載の半導体トランジスタ。
【請求項７】
前記酸素ドープ領域に導入された酸素の濃度は、５×１０16ｃｍ-3以上である
請求項１〜６のいずれかに記載の半導体トランジスタ。
【請求項８】
前記ゲート電極は、少なくとも一部がＰｔまたはＰｄからなる
請求項１〜７のいずれかに記載の半導体トランジスタ。
【請求項９】
基板の上方に、第１化合物半導体層と前記第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層を形成する工程と、
前記第２化合物半導体層の表面の少なくとも一部に、酸素が導入された酸素ドープ領域を形成する工程と、
前記第２化合物半導体層上に、第３化合物半導体層を形成する工程と、
前記第１化合物半導体層に電気的に接続されたソース電極およびドレイン電極を形成する工程と、
前記酸素ドープ領域の上方に位置する前記第３化合物半導体層の表面にゲート電極を形成する工程と、
前記ゲート電極を形成する材料を、前記第３化合物半導体層中に拡散させる工程とを含む
半導体トランジスタの製造方法。
【請求項１０】
前記ソース電極および前記ドレイン電極を形成する工程の前に、
前記ソース電極および前記ドレイン電極が形成される位置の下方における前記第２化合物半導体層および前記第３化合物半導体層に、不純物が添加された低抵抗領域を形成する工程を含む
請求項９に記載の半導体トランジスタの製造方法。
【請求項１１】
前記ソース電極および前記ドレイン電極を形成する工程の前に、
前記ソース電極および前記ドレイン電極が形成される位置の下方に、前記第３化合物半導体層の表面から少なくとも前記第２化合物半導体層に達する凹部を形成する工程を含む請求項９に記載の半導体トランジスタの製造方法。
【請求項１】
基板と、
前記基板の上方に形成された第１化合物半導体層と、
前記第1化合物半導体層上に形成され、前記第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層と、
前記第２化合物半導体層内の少なくとも一部に、酸素がドープされた酸素ドープ領域と、
前記第２化合物半導体層上に形成された第３化合物半導体層と、
前記第１化合物半導体層に電気的に接続されたソース電極と、
前記第１化合物半導体層に電気的に接続されたドレイン電極と、
前記酸素ドープ領域の上方に、前記酸素ドープ領域に接するように形成されたゲート電極とを有する
半導体トランジスタ。
【請求項２】
前記ソース電極および前記ドレイン電極は、前記第３化合物半導体層上に形成され、
前記第２化合物半導体層および前記第３化合物半導体層は、前記ソース電極および前記ドレイン電極の下方に、不純物が添加された低抵抗領域を含み、
前記ソース電極および前記ドレイン電極は、前記低抵抗領域を介して前記第１化合物半導体層に電気的に接続されている
請求項１に記載の半導体トランジスタ。
【請求項３】
前記第２化合物半導体層および前記第３化合物半導体層は、前記第３化合物半導体層の表面から少なくとも前記第２化合物半導体層に達するように形成された凹部を有し、
前記ソース電極および前記ドレイン電極は、前記凹部の底面および側面の少なくともいずれかに接して形成されている
請求項１に記載の半導体トランジスタ。
【請求項４】
前記第２化合物半導体層は、ＡｌxＧａ1-xＡｓ（０＜ｘ≦１）からなる
請求項１〜３のいずれかに記載の半導体トランジスタ。
【請求項５】
前記酸素ドープ領域の厚さは、５ｎｍ以下である
請求項１〜４のいずれかに記載の半導体トランジスタ。
【請求項６】
前記酸素ドープ領域は、半導体層である
請求項１〜５のいずれかに記載の半導体トランジスタ。
【請求項７】
前記酸素ドープ領域に導入された酸素の濃度は、５×１０16ｃｍ-3以上である
請求項１〜６のいずれかに記載の半導体トランジスタ。
【請求項８】
前記ゲート電極は、少なくとも一部がＰｔまたはＰｄからなる
請求項１〜７のいずれかに記載の半導体トランジスタ。
【請求項９】
基板の上方に、第１化合物半導体層と前記第１化合物半導体層よりもバンドギャップの大きい第２化合物半導体層を形成する工程と、
前記第２化合物半導体層の表面の少なくとも一部に、酸素が導入された酸素ドープ領域を形成する工程と、
前記第２化合物半導体層上に、第３化合物半導体層を形成する工程と、
前記第１化合物半導体層に電気的に接続されたソース電極およびドレイン電極を形成する工程と、
前記酸素ドープ領域の上方に位置する前記第３化合物半導体層の表面にゲート電極を形成する工程と、
前記ゲート電極を形成する材料を、前記第３化合物半導体層中に拡散させる工程とを含む
半導体トランジスタの製造方法。
【請求項１０】
前記ソース電極および前記ドレイン電極を形成する工程の前に、
前記ソース電極および前記ドレイン電極が形成される位置の下方における前記第２化合物半導体層および前記第３化合物半導体層に、不純物が添加された低抵抗領域を形成する工程を含む
請求項９に記載の半導体トランジスタの製造方法。
【請求項１１】
前記ソース電極および前記ドレイン電極を形成する工程の前に、
前記ソース電極および前記ドレイン電極が形成される位置の下方に、前記第３化合物半導体層の表面から少なくとも前記第２化合物半導体層に達する凹部を形成する工程を含む請求項９に記載の半導体トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６】
【公開番号】特開２０１２−２３３２１（Ｐ２０１２−２３３２１Ａ）
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願番号】特願２０１０−１６２３１１（Ｐ２０１０−１６２３１１）
【出願日】平成２２年７月１６日（２０１０．７．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年２月２日（２０１２．２．２）
【国際特許分類】
【出願日】平成２２年７月１６日（２０１０．７．１６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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