【課題】本発明は、基板に元々付着していた不純物及び成長炉内の不純物を低減することができる半導体装置の製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置の製造方法は、基板を成長炉内に搬入する搬入工程と、該基板の上と該成長炉の内壁に、該基板表面と該成長炉内の不純物を吸収する不純物吸収層を形成する吸収層形成工程と、該不純物吸収層と、該基板の一部とをエッチングすることで該基板を薄化基板にするエッチング工程と、該薄化基板の上にバッファ層を形成するバッファ層形成工程と、該バッファ層の上に半導体層を形成する半導体層形成工程と、を備えたことを特徴とする。 （もっと読む）

【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。
【解決手段】この論理回路１は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２のＦＥＴ２Ａ，２Ｂを備える論理回路であって、第１及び第２のＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜１７と、半導体材料からなるチャネル層１２と、ゲート電極膜１７とチャネル層１２との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層１６と、を有する。 （もっと読む）

【課題】性能の劣化を抑制することができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置１０は、半導体層１２、絶縁膜１７、ゲート電極２２、ドレイン電極１９およびソース電極２０、を具備する。半導体層１２は、半絶縁性半導体基板１１上に形成され、表面に、側壁が傾いたテーパ状のリセス領域１８を有する。半導体層１２は、活性層１４を含む。絶縁膜１７は、半導体層１２上に形成されたものであり、リセス領域１８を全て露出する貫通孔２１を有する。貫通孔２１は、側壁がリセス領域１８の側壁の傾き角θ１より小さい角度θ２で傾いたテーパ状である。ゲート電極２２は、リセス領域１８および貫通孔２１を埋めるように形成されたものである。ドレイン電極１９およびソース電極２０は、半導体層１２上のうち、リセス領域１８を挟む位置に形成されたものである。 （もっと読む）

【課題】耐圧を向上させることができる半導体装置を提供する。
【解決手段】半導体装置１０は、ソース領域１２ａ、複数の帯状のドレイン領域１２ｂ、チャネル領域、ソース電極１６、ドレイン電極１５、およびゲート電極１７を具備する。ソース領域１２ａは、化合物半導体層１１上に形成された平面状の領域である。複数の帯状のドレイン領域１２ｂは、化合物半導体層１１上に、互いに電気的に分離されるように形成される。チャネル領域は、ソース領域１２ａの一辺に接し、かつソース領域１２ａと複数のドレイン領域１２ｂとの間に、互いに電気的に分離されるように形成される。ソース電極１６は、ソース領域１２ａ上の少なくとも一部に形成される。ドレイン電極１５は、複数のドレイン領域１２ｂに電気的に接続されるように形成される。ゲート電極１７は、複数のチャネル領域に電気的に接続されるように形成される。 （もっと読む）

【課題】選択された物理的寸法、形状、組成、及び、空間的配置を有する高品質印刷可能半導体素子の製造、転写、組み立てのための高歩留りの経路を与える。
【解決手段】大面積基板及び／又はフレキシブル基板を含む基板上へのミクロサイズ及び／又はナノサイズの半導体構造の配列の高精度の位置合わせ転写及び集積を行なう。また、バルクシリコンウエハ等の低コストバルク材料から印刷可能半導体素子を形成する方法、及び、広範囲の機能的な半導体デバイスを形成するための多目的で商業的に魅力的な印刷ベースの製造ブラットフォームを可能にするスマート材料処理を行う。 （もっと読む）

【課題】成長時間を短縮してスループットを向上することが可能なトランジスタ用エピタキシャルウェハの製造方法を提供する。
【解決手段】基板２上に、電子供給層６，１０及びチャネル層８を有する高電子移動度トランジスタ構造層３を形成する工程と、高電子移動度トランジスタ構造層３上に、コレクタ層１４、ベース層１５、エミッタ層１６及びノンアロイ層１８を有するヘテロバイポーラトランジスタ構造層４を形成する工程と、を有するトランジスタ用エピタキシャルウェハの製造方法において、ヘテロバイポーラトランジスタ構造層４を、気相成長法により成長温度４００℃以上６００℃以下で、かつ、一定の成長温度で成長するようにした。 （もっと読む）

【課題】ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供する。
【解決手段】基板１０と、基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子１４０と、基板上に配置され、能動素子のドレイン端子電極と出力端子との間に接続され、負性抵抗の絶対値に等しい抵抗値を有する抵抗Ｒと、抵抗Ｒに並列に接続され、高周波負性抵抗発振の発振周波数に同調するインダクタンスＬとキャパシタンスＣからなるタンク回路とからなる安定化回路１２０とを備え、安定化回路１２０は、発振周波数に、インダクタンスＬとキャパシタンスＣからなる共振周波数を同調することによって、発振周波数において、抵抗Ｒによって負性抵抗をキャンセルする半導体装置。 （もっと読む）

【課題】半導体装置について、小型化を図りつつ、ドレイン耐圧を向上する。
【解決手段】ゲート電極２０と、ゲート電極２０と離間するソース電極２４と、平面視でゲート電極２０からみてソース電極２４の反対側に位置し、かつゲート電極２０と離間するドレイン電極２２と、平面視でゲート電極２０とドレイン電極２２の間に位置し、絶縁膜２６を介して半導体基板１０上に設けられ、かつゲート電極２０、ソース電極２４およびドレイン電極２２と離間する少なくとも一つのフィールドプレート電極３０と、絶縁膜２６中に設けられ、かつフィールドプレート電極３０と半導体基板１０を接続する少なくとも一つのフィールドプレートコンタクト４０と、を備え、平面視でフィールドプレート電極３０は、フィールドプレートコンタクト４０からソース電極２４側またはドレイン電極２２側の少なくとも一方に延伸している。 （もっと読む）

【課題】電極端部への電界集中を抑えるとともに、ゲート電極の変形や、ゲート−フィールドプレート間に生じる容量による特性劣化を抑える。
【解決手段】半導体装置において、第１の基板と、第１の基板表面に形成された素子領域と、素子領域と接続され、第１の基板上に形成されたゲート電極、ソース電極及びドレイン電極と、第１の基板と、第１の面で積層される第２の基板と、第２の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成され、電極と接続される金属層と、第２の基板に設けられ、ゲート電極、ソース電極及びドレイン電極のいずれかと接続されるフィールドプレート電極と、を備える。 （もっと読む）

【課題】改良されたプレーナデバイスを提供する。
【解決手段】電子デバイスは、移動電荷キャリアを支持する基板と、該基板面上に形成されてその両側に第１および第２の基板領域を定義し、該第１および第２の基板領域は該絶縁体によって定義される細長いチャネルによって接続され、該チャネルは該第１の領域から該第２の領域への基板内の電荷キャリア流路を提供し、該第１および該第２の基板領域間の伝導度は、この２つの領域間の電位差に依存する。該基板は有機材料とすることができる。移動電荷キャリアは、０．０１ｃｍ^２／Ｖｓ〜１００ｃｍ^２／Ｖｓの範囲の移動度を有することができ、該電子デバイスはＲＦデバイスであってもよい。 （もっと読む）

【課題】半導体パッケージ内における半導体素子の位置ずれを抑制することができる半導体装置を提供すること。
【解決手段】実施形態に係る半導体装置１０は、凸部２３が形成されたパッケージ基板１１、導電性の接着剤２５、およびパッケージ基板１１上に実装された半導体素子１４、を具備する。パッケージ基板１１は、少なくとも２箇所に凸部２３が形成された基板である。導電性の接着剤２５は、凸部２３を含むパッケージ基板１１上に形成される。パッケージ基板１１上に実装される半導体素子１４は、各凸部２３に係合する複数のバイアホール２４を有している。さらに、半導体素子１４は、少なくとも２箇所のバイアホール２４が、各凸部２３に接着剤２５を介して係合するようにパッケージ基板１１上に実装される。 （もっと読む）

【課題】単一基板上にソース・ドレインを同一工程で同時形成したＩＩＩ−Ｖ族半導体のｎＭＩＳＦＥＴおよびＩＶ族半導体のｐＭＩＳＦＥＴのソース・ドレイン領域抵抗または接触抵抗を小さくする。
【解決手段】第１半導体結晶層１０４に形成された第１チャネル型の第１ＭＩＳＦＥＴ１２０の第１ソース１２４および第１ドレイン１２６が、第１半導体結晶層１０４を構成する原子と、ニッケル原子との化合物、または、コバルト原子との化合物、またはニッケル原子とコバルト原子との化合物からなり、第２半導体結晶層１０６に形成された第２チャネル型の第２ＭＩＳＦＥＴ１３０の第２ソース１３４および第２ドレイン１３６が、第２半導体結晶層１０６を構成する原子と、ニッケル原子との化合物、または、コバルト原子との化合物、または、ニッケル原子とコバルト原子との化合物からなる。 （もっと読む）

【課題】精密なエッチング制御を必要とすることなく、ビアホール構造を形成することを可能とするとともに、エッチング後の洗浄を容易にする。
【解決手段】半導体装置において、第１の基板１１と、第１の基板表面に形成された素子領域１２，１３と、素子領域と接続され、第１の基板１１上に形成された電極１４，１５，１６と、第１の基板１１と積層される第２の基板１７と、第２の基板１７を貫通し、電極上に配置されるビアホール１８ａ，１８ｂ，１８ｃと、ビアホール内に形成される金属層１９ａ，１９ｂ，１９ｃと、を備える。 （もっと読む）

【課題】Ｓｉ−ＣＭＯＳプロセス時術とコンパチブルなＨＥＭＴ装置の製造法を提供する。
【解決手段】基板１０１を提供するステップと、III族窒化物層のスタックを基板上に形成するステップと、窒化シリコンからなり、スタックの上方層に対して上に位置すると共に当接する第１パッシベーション層３０１を形成し、第１パッシベーション層が、現場でスタックに堆積されるステップと、第１パッシベーション層に対して上に位置すると共に当接する誘電体層を形成するステップと、窒化シリコンからなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層３０３を形成し、第２パッシベーション層が、ＬＰＣＶＤ、ＭＯＣＶＤ又は同等の手法によって４５０℃より高い温度で堆積されるステップと、ソースドレイン・オーミック接触とゲート電極６０１を形成するステップとを備える。 （もっと読む）

【課題】高耐圧なＩＩＩ−窒化物デバイスを提供する。
【解決手段】半導体基板１、基板１上の活性層のスタックであって、それぞれの層はＩＩＩ−窒化物材料を含むスタック２−５、スタック２−５上のゲート８、ソース９およびドレインコンタクト１０、および基板１の裏側（活性層のスタックに接する側に対向する側）から基板１に接する活性層のスタックの下層まで基板中を延びるトレンチであって、トレンチはドレイン領域を完全に囲み、ドレインに向かうゲート領域の端と、ゲートに向かうドレイン領域の端との間に配置され、基板のドレイン領域は本質的に半導体材料から形成されるような幅を有するトレンチを含むＩＩＩ−窒化物デバイス。 （もっと読む）

【課題】印刷可能半導体素子を製造するとともに、印刷可能半導体素子を基板表面上に組み立てるための方法及びデバイスを提供する。
【解決手段】デバイス、デバイス部品は、幅広いフレキシブル電子デバイス及び光電子デバイス並びにデバイスの配列を高分子材料を備える基板上に形成する。伸張形態で良好な性能が得られる伸縮可能な半導体構造及び伸縮可能な電子デバイスを形成する。 （もっと読む）

【課題】薄膜抵抗又は基板抵抗によって数ｋΩから数十ｋΩの抵抗値を持つゲート抵抗のサイズが基板長さ、基板幅に比べて大きい。
【解決手段】能動層１０を有する半導体基板１１と、半導体基板の能動層１０にオーミック接触するソース電極１３及びドレイン電極１４と、能動層１０の上方に設けられたゲート電極１５と、半導体基板１１に設けられた非活性領域１６と、非活性領域１６上にゲート電極１５の一部が引出されて接触する導体１７と、非活性領域１６上で直流電圧が印加されるパッド電極１８と、パッド電極１８及び導体１７にオーミック接触し、非活性領域１６に設けられたゲート抵抗領域１９とを備え、ゲート抵抗領域１９は半導体基板１１へボロンイオンを注入することによって形成され、ボロンイオンの注入量によりゲート抵抗領域１９上のシート抵抗値を高めたことを備えたことを特徴とする半導体素子の構造が提供される。 （もっと読む）

【課題】印刷可能半導体素子を製造するとともに、印刷可能半導体素子を基板表面上に組み立てるための方法及びデバイス、及び伸張形態で良好な性能が得られる伸縮可能な半導体構造及び伸縮可能な電子デバイスを提供する。
【解決手段】予め歪みが加えられた拡張状態の弾性基板が与えられる。印刷可能な半導体構造の内面の少なくとも一部を、予め歪みが加えられた拡張状態の弾性基板の外面に対して結合される。半導体構造の内面を湾曲させることにより弾性基板を少なくとも部分的に緩和状態へと弛緩させる。湾曲した内面を有する半導体構造が弾性基板から他の基板、好ましくはフレキシブル基板へと転写される。 （もっと読む）

【課題】十分な感度を有したｐ型キャリアのホール素子の製造に適した半導体基板を提供する。
【解決手段】表面の全部または一部がシリコン結晶面であるベース基板と、前記ベース基板の上に位置し、前記シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、前記開口の底部の前記シリコン結晶面の上に位置する第１結晶層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、前記一対の第１金属層のそれぞれを結ぶ第１最短線と、前記一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にある半導体基板を提供する。 （もっと読む）