化合物半導体装置およびその製造方法
【課題】フェルミ準位ピン止めが低減された化合物半導体を用いたＭＯＳ型の化合物半導体装置がより容易に製造できるようにする。
【解決手段】化合物半導体からなる第１半導体層１０１を形成し、次に、第１半導体層１０１より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層１０２を、第１半導体層１０１の上に接して形成し、次に、第２半導体層１０２の上にアモルファス状態の金属酸化物からなる絶縁層１０３を形成する。
【解決手段】化合物半導体からなる第１半導体層１０１を形成し、次に、第１半導体層１０１より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層１０２を、第１半導体層１０１の上に接して形成し、次に、第２半導体層１０２の上にアモルファス状態の金属酸化物からなる絶縁層１０３を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いたＭＯＳ型の化合物半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
化合物半導体では、シリコンに対する二酸化炭素のような良好な酸化物絶縁層を得ることが容易ではない。このため、化合物半導体用いた金属−酸化物−半導体（ＭＯＳ）構造を形成するために、様々な材料および酸化膜（絶縁層）の形成方法が検討されている。
【０００３】
例えば、１９９０年代後半より、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法により、良好な酸化膜が形成可能であることが明らかにされはじめた（非特許文献１参照）。ＡＬＤ法は、当初はシリコン材料に適用されたが、２０００年代からは、化合物半導体にも適用され、ＡＬＤ法による酸化膜は、よい性能を示すことが判明してきた。特に、これまで問題となっていた酸化膜のリークに関しては、ＡＬＤ法を用いることで満足できる状態にまで改善できるようになっている。
【０００４】
しかしながら、ＭＯＳ構造においては、フェルミ準位ピン止め（Fermi Level Pinning）により、ゲート電極に印加したゲート電圧が、有効に化合物半導体中のキャリア濃度を可変することができない現象が観測されている（非特許文献２参照）。このフェルミ準位ピン止めとは、化合物半導体中または化合物半導体と酸化物との界面において存在する電荷捕捉準位が多いと、加えた電圧が、この準位に電荷を埋めていくために半導体自体のキャリア濃度には作用を及ぼさないことを指している。
【０００５】
シリコンにおいても同様な電荷捕捉準位は存在するが、シリコンにおける電荷捕捉準位の密度は３×１０11／ｃｍ2ｅＶ程度であり、ＩＩＩ−Ｖ族化合物半導体よりも２桁以上小さいためにそれほど大きな問題とならない。しかしながら、化合物半導体では、数ボルトの電圧に対しても無反応となる場合がある。このため、リークを抑えることができても、かなり大きな電圧を加えないと化合物半導体中のキャリア濃度を変調することができず、シリコン素子に比べてゲート変調特性が著しく劣っていた。
【０００６】
このようなフェルミ準位ピン止めを低減するためには、酸化膜と化合物半導体表面との間の界面準位の発生を抑える事が重要となる。このために、酸化膜形成の前に化合物半導体表面を清浄化する手段が検討されている。この清浄化の方法としては、大きく分けて３つある。
【０００７】
第１は、化合物半導体表面に清浄面が出ている状態で、酸化膜を成長する方法である。ただし、この方法でも、必ずしも界面準位が低減されないという報告もある。酸化膜成長前に、塩酸（ＨＣｌ）や水酸化アンモニウム(ＮＨ4ＯＨ)により化合物半導体の表面酸化膜を除去する方法も、この方法の１つである（非特許文献３参照）。
【０００８】
第２は、化合物半導体表面と酸化膜との界面に、バッファ層を設ける方法である（非特許文献４参照）。バッファ層としては、数原子層程度のシリコンや、アルミニウムおよびチタンなどの金属膜が用いられている（非特許文献２参照）。
【０００９】
第３は、化合物半導体表面に保護膜を設けておき、酸化膜の成長直前にこの保護膜を取り除くというものである。保護膜を形成する方法としては、硫化アンモニウム（（ＮＨ4）2Ｓx）や硫化ナトリウム（Ｎａ2Ｓ）などの硫黄化合物で、表面に形成されている酸化膜を硫化膜に置換する方法が有効であることが示されている（非特許文献５参照）。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】R.L.Puurunen, "Surface chemistry of atomic layer deposition: A case study for the trimethylalu- minum/water process", J.Appl.Phys. , vol.97, no.12, 121301, 2005.
【非特許文献２】長谷川 英機,「化合物半導体界面におけるバンドアラインメントとフェルミ準位ピンニング」,表面科学,Vol.29, No.2, pp.76-83, 2008.
【非特許文献３】Y.Xuan et al. , "Simplified Surface Preparation for GaAs Passivation Using Atomic Layer-Deposited High-κ Dielectrics", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol.54, no.8, pp.1811-1817 ,2007.
【非特許文献４】H.Hasegawa, "MBE growth and applications of silicon interface control layers", Thin Solid Films, vol.367,pp.58-67, 2000.
【非特許文献５】Y.Nannichi et al. , "A Model to Explain the Effective Passivation of the GaAs Surface by (NH4)2Sx Treatment", JAPANESE JOURNAL OF APPLIED PHYSICS,vol.27, no.12, pp. L2367-L2369, 1988.
【非特許文献６】R.People and J.C.Bean, "Calculation of critical layer thickness versus lattice mismatch for GexSi1-x/Si strained-layer heterostructures",Appl. Phys. Lett. , vol.47, no.3, pp.322-324, 1985.
【非特許文献７】G. Brammertz et al. , "Capacitance-Voltage Characterization of GaAs-Oxide Interfaces", J.Electrochem.Soc. , vol.155, no.12, pp.H945-H950, 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した技術では、次に示すような問題がある。
【００１２】
まず、第１の清浄表面の維持では、化合物半導体層表面の清浄な状態を維持して酸化膜を形成することが重要であるため、例えば、清浄な表面を形成した後は、大気に曝すことなく酸化膜を形成する必要がある。このように大気に曝すことなく酸化膜を形成するためには、化合物半導体層を形成した装置から、高真空状態を維持した状態で、酸化膜を形成する装置に基板を搬送することになる。化合物半導体層を形成する装置と酸化膜を形成する装置とは、供給する原料や成膜機構が異なるため、同一の装置で両者を形成することができないためである。しかしながら、これらの装置の間を高真空状態を維持した状態で基板を搬送するためには、非常に大がかりな装置が必要となる。
【００１３】
次に、第２のバッファ層形成技術では、バッファ層の形成時点では、化合物半導体層表面が清浄であることが重要である点には変わりはないため、上述同様に、非常に大がかりな装置が必要となるなどの問題がある。
【００１４】
次に、第３の保護膜を利用する技術では、ｎ型のＧａＡｓの場合にはあまり効果がないなど、必ずしもすべての化合物半導体に対して有効でないという問題がある。また、この技術では、溶液中に試料を浸すなどの手作業が入るために条件のばらつきが大きく再現性が一貫していないなどの問題もある。
【００１５】
本発明は、以上のような問題点を解消するためになされたものであり、フェルミ準位ピン止めが低減された化合物半導体を用いたＭＯＳ型の化合物半導体装置がより容易に製造できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る化合物半導体装置の製造方法は、化合物半導体からなる第１半導体層を形成する第１工程と、第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層を、第１半導体層の上に接して形成する第２工程と、第２半導体層の上に金属酸化物からなる絶縁層を形成する第３工程と、絶縁層の上に電極を形成する第４工程とを少なくとも備える。
【００１７】
上記化合物半導体装置の製造方法において、第１半導体層を形成した後、外気に晒すことなく第２半導体層を形成すればよい。これは、第１半導体層および第２半導体層は、同一の成膜装置で形成することで実現できる。
【００１８】
上記化合物半導体装置の製造方法において、絶縁層は、アモルファス状態の金属酸化物から構成するとよい。また、絶縁層は、原子層堆積法により形成すればよい。
【００１９】
また、本発明に係る化合物半導体装置は、化合物半導体からなる第１半導体層と、第１半導体層の上に接して形成された第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる第２半導体層と、第２半導体層の上に形成された金属酸化物からなる絶縁層と、絶縁層の上に形成された電極とを少なくとも備え、第２半導体層は、臨界膜厚以下とされている。
【００２０】
上記化合物半導体装置において、絶縁層は、アモルファス状態であるとよい。
【発明の効果】
【００２１】
以上説明したように、本発明によれば、化合物半導体からなる第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層を、第１半導体層の上に接して形成するようにしたので、フェルミ準位ピン止めが低減された化合物半導体を用いたＭＯＳ型の化合物半導体装置が、より容易に製造できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２２】
【図１Ａ】図１Ａは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【図２】図２は、ｎ型ＧａＡｓ基板を用いて実際に作製した金属−酸化物−半導体（ＭＯＳ）キャパシタの構成を示す断面図である。
【図３Ａ】図３Ａは、第２半導体層２０２を形成せずに、ｎ型ＧａＡｓ基板にＡｌ2Ｏ3からなる絶縁層を形成したＭＯＳキャパシタ（比較試料）のＣ−Ｖ特性を示す特性図である。
【図３Ｂ】図３Ｂは、ＧａＳｂからなる膜厚１ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタのＣ−Ｖ特性を示す特性図である。
【図３Ｃ】図３Ｃは、ＧａＳｂからなる膜厚３ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタのＣ−Ｖ特性を示す特性図である。
【図４Ａ】図４Ａは、第２半導体層２０２がない場合の比較試料の界面準位密度（Ｄit）の電圧依存性を示す特性図である。
【図４Ｂ】図４Ｂは、ＧａＳｂからなる膜厚１ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタの界面準位密度（Ｄit）の電圧依存性を示す特性図である。
【図４Ｃ】図４Ｃは、ＧａＳｂからなる膜厚３ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタの界面準位密度（Ｄit）の電圧依存性を示す特性図である。
【図５Ａ】図５Ａは、第２半導体層を用いていない比較試料のヒステリシスを示す特性図である。
【図５Ｂ】図５Ｂは、第２半導体層２０２を膜厚１ｎｍとした試料のヒステリシスを示す特性図である。
【図５Ｃ】図５Ｃは、第２半導体層２０２を膜厚３ｎｍとした試料のヒステリシスを示す特性図である。
【図６Ａ】図６Ａは、本発明の実施の形態における他の化合物半導体装置の構成例を示す一部断面図である。
【図６Ｂ】図６Ｂは、本発明の実施の形態における他の化合物半導体装置の構成例を示す一部断面図である。
【図７】図７は、本発明の実施例１における化合物半導体装置の構成を模式的に示す断面図である。
【図８】図８は、実施例１の化合物半導体装置の電流−電圧特性を示す特性図である。
【図９】図９は、本発明の実施例２における化合物半導体装置の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｄは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【００２４】
まず、図１Ａに示すように、化合物半導体からなる第１半導体層１０１を形成する（第１工程）。次に、図１Ｂに示すように、第１半導体層１０１より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層１０２を、第１半導体層１０１の上に接して形成する（第２工程）。ここで、「接して形成する」は、自然酸化膜などの汚染による他の層を介することなく、第１半導体層１０１の表面に、直接、第２半導体層１０２を形成する状態を示していることは、いうまでもない。
【００２５】
次に、図１Ｃに示すように、第２半導体層１０２の上にアモルファス状態の金属酸化物からなる絶縁層１０３を形成する（第３工程）。この後、図１Ｄに示すように、絶縁層１０３の上に電極１０４を形成する（第４工程）。
【００２６】
上述した本実施の形態における製造方法によれば、第２半導体層１０２を第１半導体層１０１に接して形成するので、第１半導体層１０１の表面が汚染されてこの表面に自然酸化膜が形成されるなどのことが抑制されるようになる。この結果、本実施の形態によれば、後述するように、フェルミ準位ピン止めを低減することができる。
【００２７】
また、第２半導体層１０２を化合物半導体から構成したので、第２半導体層１０２を第１半導体層１０１の接した状態に形成することが容易となる。このように、接した状態の形成は、例えば、第１半導体層１０１を形成した後、外気に晒すことなく第２半導体層１０２を形成することで実現できる。これは、同一の成膜装置で形成すればよい。本実施の形態によれば、第２半導体層１０２は、第１半導体層１０１と同様に化合物半導体から構成しているので、例えば、同一の製造装置を用いて形成することが可能になる。よく知られているように、化合物半導体は、組成が異なる複数種類の層を同一の装置で形成することが可能である。このため、大がかりな装置を用いることなく、第１半導体層１０１を形成した後で、外気に晒すことなく第２半導体層１０２を形成することが容易に可能となる。
【００２８】
また、絶縁層１０３は、アモルファス状態の金属酸化物から構成されているとよい。アモルファス状態とすることで、多結晶状態や結晶状態に比較して、絶縁層１０３におけるリーク電流の問題や捕獲準位（界面準位）などの問題を抑制できるようになる。アモルファス状態の金属酸化物からなる絶縁層１０３は、例えば、原子層堆積（ＡＬＤ）法により形成すればよい。原子層堆積法によれば、原子層（分子層）レベルの膜厚制御で、アモルファス状態の金属酸化物からなる絶縁層１０３が形成できる。
【００２９】
ここで、ＡＬＤ法について説明する。ＡＬＤ法は、形成しようとする膜を構成する各元素の原料を基板に交互に供給することにより、原子層単位で薄膜を形成する技術である。原子層堆積法では、例えば、各元素の原料を供給している間に１層だけが表面に吸着し、成長の自己停止作用により、余分な原料が成長に寄与しないことを利用している。
【００３０】
金属酸化物のＡＬＤ法による形成では、有機金属原料（プリカーサ）として、トリメチルアルミニウム（ＴＭＡ）やトリエチルアルミニウム（ＴＥＡ）などの金属アルミニウムを含む原料や、テトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）などの金属ハフニウムを含む原料を用いている。また、酸化物とするための酸素の原料（酸化剤）としては、水（Ｈ2Ｏ）を用いている。
【００３１】
これらの材料を用いたＡＬＤ法による金属酸化物薄膜の形成では、窒素ないしはアルゴンなどの希ガスを用いたキャリアガスにより各原料を輸送し、パルス状に交互にチャンバーに供給し、１原子層ずつ成長させる。１原子層ずつ成長する条件として、一般的にはチャンバー温度が８０℃から３５０℃程度までとすると、形成される酸化膜の結晶性はアモルファスとなる。
【００３２】
次に、第２半導体層１０２について、より詳細に説明する。第２半導体層１０２は、まず、臨界膜厚以下に形成することが重要である。ここで、第２半導体層１０２は、必ずしも第１半導体層１０１と格子整合が取れなくとも良い。臨界膜厚とは、第２半導体層１０２が、第１半導体層１０１の上に均一に平面的に成長できる最大の膜厚を指す。臨界膜厚を超えて形成した化合物半導体の層には、欠陥が入り結晶中の平面内で均一でなくなる。これに対し、臨界膜厚以下の第２半導体層１０２では、欠陥がなく均一な薄膜である。
【００３３】
臨界膜厚は、下地の材料および成長する材料に依存しており、「Ｐｅｏｐｌｅ」および「Ｂｅａｎ」の式を用いて計算することが可能である（非特許文献６参照）。例えば、第１半導体層１０１をＧａＡｓ基板とし、第２半導体層１０２をＧａＳｂから構成した場合、第２半導体層１０２は、５ｎｍ以下とすればよい。第２半導体層１０２として他の材料を用いた場合も同程度である。
【００３４】
具体例として、ｎ型ＧａＡｓ基板を用いて実際に作製した金属−酸化物−半導体（ＭＯＳ）キャパシタの評価を示す。
【００３５】
まず、図２に示すように、ｎ型のＧａＡｓからなる基板（第１半導体層）２０１の表面に、ＧａＳｂからなる第２半導体層２０２を形成する。第１半導体層２０１および第２半導体層２０２は、分子線エピタキシー（ＭＢＥ）法で形成した。第２半導体層２０２の形成は、基板２０１を成長した装置内で、基板２０１を形成した後で連続的に行う。これにより、基板２０１の表面に、汚染による自然酸化膜などを介することなく、接した状態で第２半導体層２０２が形成できる。また、第２半導体層２０２は、膜厚１ｎｍから３ｎｍの範囲で成長させた。
【００３６】
第２半導体層２０２を形成した後、ＡＬＤ法により成長させたＡｌ2Ｏ3からなる絶縁層２０３を形成する。ここで、絶縁層２０３の形成時点では、第２半導体層２０２が形成されているので、第１半導体層２０１の表面は、第２半導体層２０２で保護された状態となっている。従って、第２半導体層２０２を形成した後、第２半導体層２０２までを形成した装置より基板２０１を搬出し、これとは異なる装置で絶縁層２０３を形成しても、第１半導体層２０１の表面が汚染されるなどの特性劣化が抑制できる。このために、成長装置の簡便化、コストの削減を図り、かつ信頼性のある素子作製が可能となる。
【００３７】
次に、絶縁層２０３の上に電極２０４を形成する。電極２０４は、絶縁層２０３側のＴｉ層とこの上に形成したＡｕ層との２層構造としている。これらの金属の層は、蒸着および電子線蒸着により形成した。Ｔｉ層を介在させることで、Ａｕ層の密着性が向上する。また、ＭＯＳキャパシタにするために、基板２０１の裏面に、ＡｕＧｅＮｉ合金からなる裏面電極２０５を、蒸着により形成した。
【００３８】
第２半導体層２０２に対するＲＨＥＥＤを用いた測定では、膜厚１ｎｍから３ｎｍにおいて、ストリークまたはスポット状であることが確認されている。この測定結果より、得られた第２半導体層２０２は、単結晶成長に近い状態が実現できているか、多少の多結晶が含まれていることがわかる。
【００３９】
図３Ａは、第２半導体層２０２を形成せずに、ｎ型ＧａＡｓ基板にＡｌ2Ｏ3からなる絶縁層を形成したＭＯＳキャパシタの容量−電圧（Ｃ−Ｖ）特性を示す特性図である。この測定は、室温（３００Ｋ）で行い、周波数を１０ｋＨｚから１ＭＨｚまで可変した特性を示している。なお、この比較試料においても、絶縁層はＡＬＤ法で形成している。また、絶縁層は、ＡＬＤのサイクルを１５０回繰り返して形成しており、膜厚１５ｎｍ程度である。このＣ−Ｖ特性は、ＩＩＩ−Ｖ族化合物半導体によるＭＯＳキャパシタで観測される典型的なものである。
【００４０】
図３Ｂは、ＧａＳｂからなる膜厚１ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタのＣ−Ｖ特性を示す特性図である。上述した比較試料の場合と同様に、絶縁層２０３は膜厚１５ｎｍ程度であり、測定温度は３００Ｋである。この測定結果では、低周波において負の電圧側にキャパシタンス容量の大きな領域が存在する。これは、理想的な低周波でのＣ−Ｖ特性に見られる反転層、すなわち少数キャリアの誘起による現象と考えられ、第２半導体層２０２を設けたことにより、理想的なＣ−Ｖ特性が得られていることが示されている。
【００４１】
このような反転層の挙動は、理想的なＭＯＳキャパシタの振る舞いであるが、例えば荒れた界面を持つＳｉ／ＳｉＯ2の場合でも観測されており、第２半導体層２０２自体の欠陥、または界面の問題の可能性がある。このため、低温での測定も行い、これらの比較から、負電圧領域で見られる容量の増加が第２半導体層２０２自体の荒れた界面の影響ではないことを確認した。
【００４２】
同様に３ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタのＣ−Ｖ特性を図３Ｃに示す。同じように低周波数領域において負電圧側に反転層が見られる。この結果からも、反転層の存在は、第２半導体層２０２の存在によるものと考えられる。
【００４３】
次に、上述した３例でのＧ−Ｖ特性について説明する。Ｇ−Ｖ特性結果より界面準位密度（Ｄit）を見積もることができる（非特許文献７参照）。
【００４４】
まず、図４Ａは、第２半導体層２０２がない場合の比較試料の界面準位密度を示す特性図である。図４Ａにおいて、白丸は、３００Ｋの場合の界面準位密度の変化を示し、白三角は、２５０Ｋの場合の界面準位密度の変化を示し、白四角は、２００Ｋの場合の界面準位密度の変化を示している。室温（３００Ｋ）において、電圧が−１Ｖ（Ｖｇ＝−１Ｖ）付近では、６×１０11／ｃｍ2ｅＶとなっている。これは、ＡＬＤ法を用いずに絶縁層を形成した従来の場合に比較して、界面準位密度（Ｄit）が２桁程度低減している。この値はこれまでの報告されている最低値に匹敵するものである。しかしながら、比較試料では、印加する電圧が０より離れるに従い、界面準位密度が増加している。室温の条件では、特に顕著であり、−２Ｖから−４Ｖにかけては急激に増加している。このような増加は、電圧を加えても電圧印加による電界の効果が発現されていないことを示している。
【００４５】
これに対し、第２半導体層２０２を設けると、図４Ｂおよび図４Ｃに示すように、界面準位密度の増加が抑制されている。まず、図４Ｂは、第２半導体層２０２を膜厚１ｎｍとした場合の結果を示している。上述した比較試料の場合と比較し、電圧を加えない状態での界面準位密度は大きい。しかしながら、図４Ｂに示す結果では、電圧を加えた状態での界面準位密度の変化が緩やかであることが分かる。特に、低い温度条件でこの効果が明らかとなっている。また、図４Ｃは、第２半導体層２０２を膜厚３ｎｍとした場合を示しているが、この場合においても、電圧の高い領域での増加があまり大きくない。
【００４６】
以上の結果より、基板２０１にＧａＳｂ第２半導体層２０２を接触して設けることで、印加される電圧によるＭＯＳ界面制御特性が大きく改善されることが分かる。このように、第２半導体層２０２を設けることで、印加される電圧変化に対しても界面準位密度の増加が抑制されるので、ＭＯＳＦＥＴ構造ではゲート電圧に追随してキャリア濃度を変えられることになるものと推測される。
【００４７】
次に、第２半導体層の効果について考察する。図４Ａと図４Ｂとの比較でも分かるように、第２半導体層を設けると、電圧を印加していない状態における界面準位は、増加につながっている。別に行ったＸ線光電子分光（ＸＰＳ）の結果では、ＧａＡｓ基板に対してＧａＳｂ層を設けたＧａＳｂ／ＧａＡｓ界面、および、設けていないＡｌ2Ｏ3／ＧａＡｓの界面とを比較すると、界面準位密度は同程度であることが判明している。このため、第２半導体層を設けた方が界面準位密度が大きいというＧ−Ｖ特性の測定結果は、Ａｌ2Ｏ3／ＧａＳｂ界面もしくはＧａＳｂ中の不純物準位によるものと考えられる。この点では、第２半導体層があることは欠点となる。
【００４８】
ここで、第２半導体層（ＧａＳｂ層）を設けていない場合は、ｎ型のＧａＡｓからなる基板（第１半導体層）では、電圧を加えて行くに従い深い界面準位の影響が顕著となる。これに対し、第２半導体層を直接接して設けると、準位密度が同程度であっても、この場合はバンドギャップエネルギーが小さいため、準位は浅いものとなり、電圧を加えていっても、測定される準位密度があまり増加しないものと考えられる。
【００４９】
また、例えば、同じ装置内で連続して第１半導体層および第２半導体層を形成するなど、第２半導体層が第１半導体層の上に接して形成しても、これらの界面に、準位が存在する場合がある。このように、第１半導体層の界面（表面）に深い準位密度が残存していたとしても、これは少ないものと考えられる。このために、非常に早い緩和時間で準位が埋まり、結果として、影響が出てこないとも考えられる。
【００５０】
これらのことは、第２半導体層のバンドギャップエネルギーが、第１半導体層のバンドギャップエネルギーより小さくしているためと考えられる。
【００５１】
次に、実際に作製したＭＯＳキャパシタのヒステリシスについて説明する。電極に印加する電圧を負から正の値に掃引し、正から負の値に印加電圧を戻してくると、界面準位などの影響がある場合は、同じ値を取らずにヒステリシスが発生する。従って、ヒステリシスの状態により、界面準位による影響が把握できる。
【００５２】
測定では、まず、電極に印加する電圧を負から正の値に掃引し、次に、正から負の値に印加電圧を戻す電圧値を−３Ｖ，−２Ｖ，−１Ｖ，および０Ｖと変えている。また、図５Ａは、第２半導体層を用いていない比較試料の結果であり、図５Ｂは、第２半導体層２０２を膜厚１ｎｍとした試料の結果であり、図５Ｃは、第２半導体層２０２を膜厚３ｎｍとした試料の結果である。これらの結果から明らか内容に、第２半導体層を用いることで、ヒステリシスが小さくなることがわかる。この中では、第２半導体層２０２を膜厚３ｎｍとした試料のヒステリシスが最も小さい。
【００５３】
このように、第２半導体層を設けることでヒステリシスが小さくなることより、界面準位の影響が減少することがわかる。前述したように、第２半導体層を設けることで、界面準位はやや増加する傾向にあるが、これらのほとんどは電圧掃引に追従するため、実際の素子で問題となるヒステリシスには寄与しないものと考えられる。
【００５４】
以上のことより明らかなように、まず、化合物半導体からなる第１半導体層の上に、第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層を接して形成し、第２半導体層の上に金属酸化物からなる絶縁層および電極を順次積層した構成とすることで、電極に電圧を印加しても、界面準位に電荷が捕捉されることが抑制されるようになる。この結果、第２半導体層より下部の第１半導体層の表面近傍のキャリア、または第１半導体層中の二次元電子ガスの濃度を、電極に対する電圧印加により制御性良く可変することが可能となる。また、絶縁層を、例えば、ＡＬＤ法で形成するなど、アモルファス状態としておくことで、絶縁層との界面準位密度の低減が図れ、より好適である。
【００５５】
次に、第１半導体層および第２半導体層を構成する材料について説明する。例えば、第１半導体層を、ｎ型ＧａＡｓ、ｐ型ＧａＡｓ、ノンドープＧａＡｓとした場合、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅなどの材料から構成すればよい。ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅは、ＧａＡｓよりもバンドギャップエネルギーが小さい材料である。
【００５６】
また、第１半導体層を、ＩｎxＡｌ1-xＡｓ（０≦ｘ≦１）とした場合も、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅなどの材料から構成すればよい。また、第１半導体層を、ｎ型ＩｎＧａＡｓ、ｐ型ＩｎＧａＡｓ、ノンドープＩｎＧａＡｓとした場合も、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅなどの材料から構成すればよい。
【００５７】
また、第１半導体層は、ＩＩＩ−Ｖ族窒化半導体化合物であるＡｌＮ，ＧａＮ，ＡｌＧａＮから構成してもよい。この場合、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，Ｇｅなどの材料から構成すればよい。
【００５８】
また、第１半導体層は、ＩＩ−ＶＩ族化合物半導体であるＺｎＳ，ＺｎＯ，ＣｄＳ，ＺｎＳｅ，ＣｄＳｅ，ＺｎＴｅ，ＣｄＴｅから構成してもよい。この場合には、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅなどの材料から構成すればよい。
【００５９】
いずれにしても、第１半導体層と第２半導体層との間のバンドギャップエネルギー差が大きいほど、電圧を印加した場合の準位密度の増加抑制効果が、より顕著に得られるようになるものと考えられる。
【００６０】
次に、絶縁層の構成例について説明する。絶縁層は、金属酸化物から構成されていればよく、例えば、Ａｌ2Ｏ3またはＨｆＯ2を用いればよい。また、これらの材料を、ＡＬＤ法により堆積して形成すればよい。ＡＬＤ法により形成する場合、複数の原子層から構成すればよい。また、絶縁層は、図６Ａに示すように、Ａｌ2Ｏ3層６０３ａとＨｆＯ2層６０３ｂとの２層構造としてもよい。また、図６Ｂに示すように、Ａｌ2Ｏ3層６０３ａおよびＨｆＯ2層６０３ｂを複数積層した構造の絶縁層６０３としてもよい。ここで、ＡＬＤ法により形成される金属酸化物の特徴は、アモルファス状態である点である。これは、リーク電流の低減並びに電圧によるキャリア濃度の制御に本質的な働きをしていると考えられる。
【００６１】
次に、実施例を用いて化合物半導体装置の構成例について説明する。
【００６２】
［実施例１］
はじめに、実施例１について説明する。実施例１では、ＨＥＭＴ構造の化合物半導体装置について図７を用いて説明する。図７は、実施例１における化合物半導体装置の構成を模式的に示す断面図であり、ＨＥＭＴ素子である。
【００６３】
この化合物半導体装置は、半絶縁性のＧａＡｓからなる基板７０１の上に、膜厚２００ｎｍのＧａＡｓ層７０２，膜厚３ｎｍのＧａＡｓ層と膜厚３ｎｍのＡｌ0.35Ｇａ0.65Ａｓ層とを２０組積層した超格子層７０３、膜厚１０００ｎｍのＧａＡｓ層７０４，膜厚１０ｎｍのＡｌ0.35Ｇａ0.65Ａｓ層７０５，膜厚０．２８３ｎｍのＧａＡｓ層７０６，膜厚８０ｎｍのシリコンをドープしたＡｌ0.35Ｇａ0.65Ａｓ層７０７を備えている。
【００６４】
また、膜厚５ｎｍのＧａＡｓ層（第１半導体層）７０８，膜厚１ｎｍのＧａＳｂ層（第２半導体層）７０９，およびＡＬＤ法により形成したＡｌ2Ｏ3からなる絶縁層７１０を備えている。また、絶縁層７１０の上に、ＧａＡｓ層７０８とオーミックコンタクトするソース電極７１１，ドレイン電極７１２を備える。また、ソース電極７１１およびドレイン電極７１２の間の絶縁層７１０の上に、ゲート電極７１３を備える。ＧａＳｂ層７０９までの各化合物半導体層は、例えば、ＭＢＥ法による同一装置内で、連続的に成長することで形成している。
【００６５】
この化合物半導体装置（ＨＥＭＴ素子）の電流−電圧特性を測定すると、図８に示すように、ゲート電圧が高いほどソース・ドレイン間電流が多く流れているトランジスタ動作が確認される。なお、図８において、（ａ）は、ゲート電圧（Ｖg）が−２Ｖであり、（ｂ）は、ゲート電圧が１Ｖであり、（ｃ）は、ゲート電圧が３Ｖであり、（ｄ）は、ゲート電圧が５Ｖである。
【００６６】
このように、実施例１の化合物半導体装置の測定結果より、第２半導体層を用いる効果は、ＭＯＳ界面に限るものではなく、深い位置にある二次元電子ガスに対しても有用に制御できることを示している。このＨＥＭＴ素子はプロトタイプであり、ゲート幅２００μｍ、ゲート長３００μｍと、一般に市販されている通常のＨＥＭＴに比較して非常に大きな寸法構造であり、性能的には不利である。しかしながら、トランスコンダクタンス（ｇｍ）の値は、９２ｍＳ／ｍｍと市販品と同程度の非常に良い値が得られている。また、ゲート構造の微細化を行うことで更に良いｇｍが得られるものと考えられる。なお、電流−電圧特性としては、ノーマリーオフの特性となっている。
【００６７】
［実施例２］
次に、実施例２について説明する。実施例２では、逆ＨＥＭＴ構造の化合物半導体装置について図９を用いて説明する。図９は、実施例２における化合物半導体装置の構成を模式的に示す断面図であり、ＨＥＭＴ素子である。
【００６８】
この化合物半導体装置は、ＩｎＰからなる基板９０１の上に、膜厚２００ｎｍのアンドープのＩｎ0.52Ａｌ0.48Ａｓ層９０２、膜厚６ｎｍのｎ型ドープされたＩｎ0.48Ａｌ0.52Ａｓ層９０３，膜厚１０ｎｍのアンドープのＩｎ0.52Ａｌ0.48Ａｓ層９０４，膜厚２．５ｎｍのアンドープのＩｎ0.53Ｇａ0.47Ａｓ層９０５，膜厚１０ｎｍのアンドープのＩｎ0.70Ｇａ0.30Ａｓ層９０６，膜厚５ｎｍのアンドープのＩｎ0.53Ｇａ0.47Ａｓ層９０７を備えている。
【００６９】
また、膜厚２０ｎｍのアンドープのＩｎ0.52Ａｌ0.48Ａｓ層（第１半導体層）９０８，膜厚１ｎｍのＧａＳｂ層（第２半導体層）９０９、およびＡＬＤ法により形成したＡｌ2Ｏ3からなる絶縁層９１０を備えている。ＧａＳｂ層９０９までの各化合物半導体層は、例えば、ＭＢＥ法による同一装置内で、連続的に成長することで形成している。
【００７０】
また、この化合物半導体装置は、Ｉｎ0.48Ａｌ0.52Ａｓ層９０３からＧａＳｂ層９０９までの積層部分は、いわゆるリッジ形状に加工され、この積層構造の側部に、Ｎｂからなる超伝導電極９１１ａおよび超伝導電極９１１ｂを備えている。これら２つの電極により、上述した積層構造が挟まれた構成となっている。また、絶縁層９１０の上には、ゲート電極９１２が形成されている。この化合物半導体装置は、超伝導ＦＥＴであり、超伝導電極９１１ａおよび超伝導電極９１１ｂをソースおよびドレインとし、Ｉｎ0.70Ｇａ0.30Ａｓ層９０６に形成される二次元電子ガスを流れる超伝導電流を、ゲート電極９１２に印加するゲート電圧で制御できる。
【００７１】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの組み合わせおよび変形が実施可能であることは明白である。例えば、上述したＨＥＭＴ素子では、絶縁層をＡｌ2Ｏ3から構成したが、これに限るものではなく、ＨｆＯ2などの他の金属酸化物から構成してもよい。また、絶縁層は、Ａｌ2Ｏ3層とＨｆＯ2とを交互に積層した構造としてもよい。
【符号の説明】
【００７２】
１０１…第１半導体層、１０２…第２半導体層、１０３…絶縁層、１０４…電極。
【技術分野】
【０００１】
本発明は、化合物半導体を用いたＭＯＳ型の化合物半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
化合物半導体では、シリコンに対する二酸化炭素のような良好な酸化物絶縁層を得ることが容易ではない。このため、化合物半導体用いた金属−酸化物−半導体（ＭＯＳ）構造を形成するために、様々な材料および酸化膜（絶縁層）の形成方法が検討されている。
【０００３】
例えば、１９９０年代後半より、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法により、良好な酸化膜が形成可能であることが明らかにされはじめた（非特許文献１参照）。ＡＬＤ法は、当初はシリコン材料に適用されたが、２０００年代からは、化合物半導体にも適用され、ＡＬＤ法による酸化膜は、よい性能を示すことが判明してきた。特に、これまで問題となっていた酸化膜のリークに関しては、ＡＬＤ法を用いることで満足できる状態にまで改善できるようになっている。
【０００４】
しかしながら、ＭＯＳ構造においては、フェルミ準位ピン止め（Fermi Level Pinning）により、ゲート電極に印加したゲート電圧が、有効に化合物半導体中のキャリア濃度を可変することができない現象が観測されている（非特許文献２参照）。このフェルミ準位ピン止めとは、化合物半導体中または化合物半導体と酸化物との界面において存在する電荷捕捉準位が多いと、加えた電圧が、この準位に電荷を埋めていくために半導体自体のキャリア濃度には作用を及ぼさないことを指している。
【０００５】
シリコンにおいても同様な電荷捕捉準位は存在するが、シリコンにおける電荷捕捉準位の密度は３×１０11／ｃｍ2ｅＶ程度であり、ＩＩＩ−Ｖ族化合物半導体よりも２桁以上小さいためにそれほど大きな問題とならない。しかしながら、化合物半導体では、数ボルトの電圧に対しても無反応となる場合がある。このため、リークを抑えることができても、かなり大きな電圧を加えないと化合物半導体中のキャリア濃度を変調することができず、シリコン素子に比べてゲート変調特性が著しく劣っていた。
【０００６】
このようなフェルミ準位ピン止めを低減するためには、酸化膜と化合物半導体表面との間の界面準位の発生を抑える事が重要となる。このために、酸化膜形成の前に化合物半導体表面を清浄化する手段が検討されている。この清浄化の方法としては、大きく分けて３つある。
【０００７】
第１は、化合物半導体表面に清浄面が出ている状態で、酸化膜を成長する方法である。ただし、この方法でも、必ずしも界面準位が低減されないという報告もある。酸化膜成長前に、塩酸（ＨＣｌ）や水酸化アンモニウム(ＮＨ4ＯＨ)により化合物半導体の表面酸化膜を除去する方法も、この方法の１つである（非特許文献３参照）。
【０００８】
第２は、化合物半導体表面と酸化膜との界面に、バッファ層を設ける方法である（非特許文献４参照）。バッファ層としては、数原子層程度のシリコンや、アルミニウムおよびチタンなどの金属膜が用いられている（非特許文献２参照）。
【０００９】
第３は、化合物半導体表面に保護膜を設けておき、酸化膜の成長直前にこの保護膜を取り除くというものである。保護膜を形成する方法としては、硫化アンモニウム（（ＮＨ4）2Ｓx）や硫化ナトリウム（Ｎａ2Ｓ）などの硫黄化合物で、表面に形成されている酸化膜を硫化膜に置換する方法が有効であることが示されている（非特許文献５参照）。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】R.L.Puurunen, "Surface chemistry of atomic layer deposition: A case study for the trimethylalu- minum/water process", J.Appl.Phys. , vol.97, no.12, 121301, 2005.
【非特許文献２】長谷川 英機,「化合物半導体界面におけるバンドアラインメントとフェルミ準位ピンニング」,表面科学,Vol.29, No.2, pp.76-83, 2008.
【非特許文献３】Y.Xuan et al. , "Simplified Surface Preparation for GaAs Passivation Using Atomic Layer-Deposited High-κ Dielectrics", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol.54, no.8, pp.1811-1817 ,2007.
【非特許文献４】H.Hasegawa, "MBE growth and applications of silicon interface control layers", Thin Solid Films, vol.367,pp.58-67, 2000.
【非特許文献５】Y.Nannichi et al. , "A Model to Explain the Effective Passivation of the GaAs Surface by (NH4)2Sx Treatment", JAPANESE JOURNAL OF APPLIED PHYSICS,vol.27, no.12, pp. L2367-L2369, 1988.
【非特許文献６】R.People and J.C.Bean, "Calculation of critical layer thickness versus lattice mismatch for GexSi1-x/Si strained-layer heterostructures",Appl. Phys. Lett. , vol.47, no.3, pp.322-324, 1985.
【非特許文献７】G. Brammertz et al. , "Capacitance-Voltage Characterization of GaAs-Oxide Interfaces", J.Electrochem.Soc. , vol.155, no.12, pp.H945-H950, 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した技術では、次に示すような問題がある。
【００１２】
まず、第１の清浄表面の維持では、化合物半導体層表面の清浄な状態を維持して酸化膜を形成することが重要であるため、例えば、清浄な表面を形成した後は、大気に曝すことなく酸化膜を形成する必要がある。このように大気に曝すことなく酸化膜を形成するためには、化合物半導体層を形成した装置から、高真空状態を維持した状態で、酸化膜を形成する装置に基板を搬送することになる。化合物半導体層を形成する装置と酸化膜を形成する装置とは、供給する原料や成膜機構が異なるため、同一の装置で両者を形成することができないためである。しかしながら、これらの装置の間を高真空状態を維持した状態で基板を搬送するためには、非常に大がかりな装置が必要となる。
【００１３】
次に、第２のバッファ層形成技術では、バッファ層の形成時点では、化合物半導体層表面が清浄であることが重要である点には変わりはないため、上述同様に、非常に大がかりな装置が必要となるなどの問題がある。
【００１４】
次に、第３の保護膜を利用する技術では、ｎ型のＧａＡｓの場合にはあまり効果がないなど、必ずしもすべての化合物半導体に対して有効でないという問題がある。また、この技術では、溶液中に試料を浸すなどの手作業が入るために条件のばらつきが大きく再現性が一貫していないなどの問題もある。
【００１５】
本発明は、以上のような問題点を解消するためになされたものであり、フェルミ準位ピン止めが低減された化合物半導体を用いたＭＯＳ型の化合物半導体装置がより容易に製造できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る化合物半導体装置の製造方法は、化合物半導体からなる第１半導体層を形成する第１工程と、第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層を、第１半導体層の上に接して形成する第２工程と、第２半導体層の上に金属酸化物からなる絶縁層を形成する第３工程と、絶縁層の上に電極を形成する第４工程とを少なくとも備える。
【００１７】
上記化合物半導体装置の製造方法において、第１半導体層を形成した後、外気に晒すことなく第２半導体層を形成すればよい。これは、第１半導体層および第２半導体層は、同一の成膜装置で形成することで実現できる。
【００１８】
上記化合物半導体装置の製造方法において、絶縁層は、アモルファス状態の金属酸化物から構成するとよい。また、絶縁層は、原子層堆積法により形成すればよい。
【００１９】
また、本発明に係る化合物半導体装置は、化合物半導体からなる第１半導体層と、第１半導体層の上に接して形成された第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる第２半導体層と、第２半導体層の上に形成された金属酸化物からなる絶縁層と、絶縁層の上に形成された電極とを少なくとも備え、第２半導体層は、臨界膜厚以下とされている。
【００２０】
上記化合物半導体装置において、絶縁層は、アモルファス状態であるとよい。
【発明の効果】
【００２１】
以上説明したように、本発明によれば、化合物半導体からなる第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層を、第１半導体層の上に接して形成するようにしたので、フェルミ準位ピン止めが低減された化合物半導体を用いたＭＯＳ型の化合物半導体装置が、より容易に製造できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００２２】
【図１Ａ】図１Ａは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【図２】図２は、ｎ型ＧａＡｓ基板を用いて実際に作製した金属−酸化物−半導体（ＭＯＳ）キャパシタの構成を示す断面図である。
【図３Ａ】図３Ａは、第２半導体層２０２を形成せずに、ｎ型ＧａＡｓ基板にＡｌ2Ｏ3からなる絶縁層を形成したＭＯＳキャパシタ（比較試料）のＣ−Ｖ特性を示す特性図である。
【図３Ｂ】図３Ｂは、ＧａＳｂからなる膜厚１ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタのＣ−Ｖ特性を示す特性図である。
【図３Ｃ】図３Ｃは、ＧａＳｂからなる膜厚３ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタのＣ−Ｖ特性を示す特性図である。
【図４Ａ】図４Ａは、第２半導体層２０２がない場合の比較試料の界面準位密度（Ｄit）の電圧依存性を示す特性図である。
【図４Ｂ】図４Ｂは、ＧａＳｂからなる膜厚１ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタの界面準位密度（Ｄit）の電圧依存性を示す特性図である。
【図４Ｃ】図４Ｃは、ＧａＳｂからなる膜厚３ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタの界面準位密度（Ｄit）の電圧依存性を示す特性図である。
【図５Ａ】図５Ａは、第２半導体層を用いていない比較試料のヒステリシスを示す特性図である。
【図５Ｂ】図５Ｂは、第２半導体層２０２を膜厚１ｎｍとした試料のヒステリシスを示す特性図である。
【図５Ｃ】図５Ｃは、第２半導体層２０２を膜厚３ｎｍとした試料のヒステリシスを示す特性図である。
【図６Ａ】図６Ａは、本発明の実施の形態における他の化合物半導体装置の構成例を示す一部断面図である。
【図６Ｂ】図６Ｂは、本発明の実施の形態における他の化合物半導体装置の構成例を示す一部断面図である。
【図７】図７は、本発明の実施例１における化合物半導体装置の構成を模式的に示す断面図である。
【図８】図８は、実施例１の化合物半導体装置の電流−電圧特性を示す特性図である。
【図９】図９は、本発明の実施例２における化合物半導体装置の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｄは、本発明の実施の形態における化合物半導体装置の製造方法を説明するための、各工程における化合物半導体装置の状態を模式的に示す断面図である。
【００２４】
まず、図１Ａに示すように、化合物半導体からなる第１半導体層１０１を形成する（第１工程）。次に、図１Ｂに示すように、第１半導体層１０１より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層１０２を、第１半導体層１０１の上に接して形成する（第２工程）。ここで、「接して形成する」は、自然酸化膜などの汚染による他の層を介することなく、第１半導体層１０１の表面に、直接、第２半導体層１０２を形成する状態を示していることは、いうまでもない。
【００２５】
次に、図１Ｃに示すように、第２半導体層１０２の上にアモルファス状態の金属酸化物からなる絶縁層１０３を形成する（第３工程）。この後、図１Ｄに示すように、絶縁層１０３の上に電極１０４を形成する（第４工程）。
【００２６】
上述した本実施の形態における製造方法によれば、第２半導体層１０２を第１半導体層１０１に接して形成するので、第１半導体層１０１の表面が汚染されてこの表面に自然酸化膜が形成されるなどのことが抑制されるようになる。この結果、本実施の形態によれば、後述するように、フェルミ準位ピン止めを低減することができる。
【００２７】
また、第２半導体層１０２を化合物半導体から構成したので、第２半導体層１０２を第１半導体層１０１の接した状態に形成することが容易となる。このように、接した状態の形成は、例えば、第１半導体層１０１を形成した後、外気に晒すことなく第２半導体層１０２を形成することで実現できる。これは、同一の成膜装置で形成すればよい。本実施の形態によれば、第２半導体層１０２は、第１半導体層１０１と同様に化合物半導体から構成しているので、例えば、同一の製造装置を用いて形成することが可能になる。よく知られているように、化合物半導体は、組成が異なる複数種類の層を同一の装置で形成することが可能である。このため、大がかりな装置を用いることなく、第１半導体層１０１を形成した後で、外気に晒すことなく第２半導体層１０２を形成することが容易に可能となる。
【００２８】
また、絶縁層１０３は、アモルファス状態の金属酸化物から構成されているとよい。アモルファス状態とすることで、多結晶状態や結晶状態に比較して、絶縁層１０３におけるリーク電流の問題や捕獲準位（界面準位）などの問題を抑制できるようになる。アモルファス状態の金属酸化物からなる絶縁層１０３は、例えば、原子層堆積（ＡＬＤ）法により形成すればよい。原子層堆積法によれば、原子層（分子層）レベルの膜厚制御で、アモルファス状態の金属酸化物からなる絶縁層１０３が形成できる。
【００２９】
ここで、ＡＬＤ法について説明する。ＡＬＤ法は、形成しようとする膜を構成する各元素の原料を基板に交互に供給することにより、原子層単位で薄膜を形成する技術である。原子層堆積法では、例えば、各元素の原料を供給している間に１層だけが表面に吸着し、成長の自己停止作用により、余分な原料が成長に寄与しないことを利用している。
【００３０】
金属酸化物のＡＬＤ法による形成では、有機金属原料（プリカーサ）として、トリメチルアルミニウム（ＴＭＡ）やトリエチルアルミニウム（ＴＥＡ）などの金属アルミニウムを含む原料や、テトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）などの金属ハフニウムを含む原料を用いている。また、酸化物とするための酸素の原料（酸化剤）としては、水（Ｈ2Ｏ）を用いている。
【００３１】
これらの材料を用いたＡＬＤ法による金属酸化物薄膜の形成では、窒素ないしはアルゴンなどの希ガスを用いたキャリアガスにより各原料を輸送し、パルス状に交互にチャンバーに供給し、１原子層ずつ成長させる。１原子層ずつ成長する条件として、一般的にはチャンバー温度が８０℃から３５０℃程度までとすると、形成される酸化膜の結晶性はアモルファスとなる。
【００３２】
次に、第２半導体層１０２について、より詳細に説明する。第２半導体層１０２は、まず、臨界膜厚以下に形成することが重要である。ここで、第２半導体層１０２は、必ずしも第１半導体層１０１と格子整合が取れなくとも良い。臨界膜厚とは、第２半導体層１０２が、第１半導体層１０１の上に均一に平面的に成長できる最大の膜厚を指す。臨界膜厚を超えて形成した化合物半導体の層には、欠陥が入り結晶中の平面内で均一でなくなる。これに対し、臨界膜厚以下の第２半導体層１０２では、欠陥がなく均一な薄膜である。
【００３３】
臨界膜厚は、下地の材料および成長する材料に依存しており、「Ｐｅｏｐｌｅ」および「Ｂｅａｎ」の式を用いて計算することが可能である（非特許文献６参照）。例えば、第１半導体層１０１をＧａＡｓ基板とし、第２半導体層１０２をＧａＳｂから構成した場合、第２半導体層１０２は、５ｎｍ以下とすればよい。第２半導体層１０２として他の材料を用いた場合も同程度である。
【００３４】
具体例として、ｎ型ＧａＡｓ基板を用いて実際に作製した金属−酸化物−半導体（ＭＯＳ）キャパシタの評価を示す。
【００３５】
まず、図２に示すように、ｎ型のＧａＡｓからなる基板（第１半導体層）２０１の表面に、ＧａＳｂからなる第２半導体層２０２を形成する。第１半導体層２０１および第２半導体層２０２は、分子線エピタキシー（ＭＢＥ）法で形成した。第２半導体層２０２の形成は、基板２０１を成長した装置内で、基板２０１を形成した後で連続的に行う。これにより、基板２０１の表面に、汚染による自然酸化膜などを介することなく、接した状態で第２半導体層２０２が形成できる。また、第２半導体層２０２は、膜厚１ｎｍから３ｎｍの範囲で成長させた。
【００３６】
第２半導体層２０２を形成した後、ＡＬＤ法により成長させたＡｌ2Ｏ3からなる絶縁層２０３を形成する。ここで、絶縁層２０３の形成時点では、第２半導体層２０２が形成されているので、第１半導体層２０１の表面は、第２半導体層２０２で保護された状態となっている。従って、第２半導体層２０２を形成した後、第２半導体層２０２までを形成した装置より基板２０１を搬出し、これとは異なる装置で絶縁層２０３を形成しても、第１半導体層２０１の表面が汚染されるなどの特性劣化が抑制できる。このために、成長装置の簡便化、コストの削減を図り、かつ信頼性のある素子作製が可能となる。
【００３７】
次に、絶縁層２０３の上に電極２０４を形成する。電極２０４は、絶縁層２０３側のＴｉ層とこの上に形成したＡｕ層との２層構造としている。これらの金属の層は、蒸着および電子線蒸着により形成した。Ｔｉ層を介在させることで、Ａｕ層の密着性が向上する。また、ＭＯＳキャパシタにするために、基板２０１の裏面に、ＡｕＧｅＮｉ合金からなる裏面電極２０５を、蒸着により形成した。
【００３８】
第２半導体層２０２に対するＲＨＥＥＤを用いた測定では、膜厚１ｎｍから３ｎｍにおいて、ストリークまたはスポット状であることが確認されている。この測定結果より、得られた第２半導体層２０２は、単結晶成長に近い状態が実現できているか、多少の多結晶が含まれていることがわかる。
【００３９】
図３Ａは、第２半導体層２０２を形成せずに、ｎ型ＧａＡｓ基板にＡｌ2Ｏ3からなる絶縁層を形成したＭＯＳキャパシタの容量−電圧（Ｃ−Ｖ）特性を示す特性図である。この測定は、室温（３００Ｋ）で行い、周波数を１０ｋＨｚから１ＭＨｚまで可変した特性を示している。なお、この比較試料においても、絶縁層はＡＬＤ法で形成している。また、絶縁層は、ＡＬＤのサイクルを１５０回繰り返して形成しており、膜厚１５ｎｍ程度である。このＣ−Ｖ特性は、ＩＩＩ−Ｖ族化合物半導体によるＭＯＳキャパシタで観測される典型的なものである。
【００４０】
図３Ｂは、ＧａＳｂからなる膜厚１ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタのＣ−Ｖ特性を示す特性図である。上述した比較試料の場合と同様に、絶縁層２０３は膜厚１５ｎｍ程度であり、測定温度は３００Ｋである。この測定結果では、低周波において負の電圧側にキャパシタンス容量の大きな領域が存在する。これは、理想的な低周波でのＣ−Ｖ特性に見られる反転層、すなわち少数キャリアの誘起による現象と考えられ、第２半導体層２０２を設けたことにより、理想的なＣ−Ｖ特性が得られていることが示されている。
【００４１】
このような反転層の挙動は、理想的なＭＯＳキャパシタの振る舞いであるが、例えば荒れた界面を持つＳｉ／ＳｉＯ2の場合でも観測されており、第２半導体層２０２自体の欠陥、または界面の問題の可能性がある。このため、低温での測定も行い、これらの比較から、負電圧領域で見られる容量の増加が第２半導体層２０２自体の荒れた界面の影響ではないことを確認した。
【００４２】
同様に３ｎｍの第２半導体層２０２を備えるＭＯＳキャパシタのＣ−Ｖ特性を図３Ｃに示す。同じように低周波数領域において負電圧側に反転層が見られる。この結果からも、反転層の存在は、第２半導体層２０２の存在によるものと考えられる。
【００４３】
次に、上述した３例でのＧ−Ｖ特性について説明する。Ｇ−Ｖ特性結果より界面準位密度（Ｄit）を見積もることができる（非特許文献７参照）。
【００４４】
まず、図４Ａは、第２半導体層２０２がない場合の比較試料の界面準位密度を示す特性図である。図４Ａにおいて、白丸は、３００Ｋの場合の界面準位密度の変化を示し、白三角は、２５０Ｋの場合の界面準位密度の変化を示し、白四角は、２００Ｋの場合の界面準位密度の変化を示している。室温（３００Ｋ）において、電圧が−１Ｖ（Ｖｇ＝−１Ｖ）付近では、６×１０11／ｃｍ2ｅＶとなっている。これは、ＡＬＤ法を用いずに絶縁層を形成した従来の場合に比較して、界面準位密度（Ｄit）が２桁程度低減している。この値はこれまでの報告されている最低値に匹敵するものである。しかしながら、比較試料では、印加する電圧が０より離れるに従い、界面準位密度が増加している。室温の条件では、特に顕著であり、−２Ｖから−４Ｖにかけては急激に増加している。このような増加は、電圧を加えても電圧印加による電界の効果が発現されていないことを示している。
【００４５】
これに対し、第２半導体層２０２を設けると、図４Ｂおよび図４Ｃに示すように、界面準位密度の増加が抑制されている。まず、図４Ｂは、第２半導体層２０２を膜厚１ｎｍとした場合の結果を示している。上述した比較試料の場合と比較し、電圧を加えない状態での界面準位密度は大きい。しかしながら、図４Ｂに示す結果では、電圧を加えた状態での界面準位密度の変化が緩やかであることが分かる。特に、低い温度条件でこの効果が明らかとなっている。また、図４Ｃは、第２半導体層２０２を膜厚３ｎｍとした場合を示しているが、この場合においても、電圧の高い領域での増加があまり大きくない。
【００４６】
以上の結果より、基板２０１にＧａＳｂ第２半導体層２０２を接触して設けることで、印加される電圧によるＭＯＳ界面制御特性が大きく改善されることが分かる。このように、第２半導体層２０２を設けることで、印加される電圧変化に対しても界面準位密度の増加が抑制されるので、ＭＯＳＦＥＴ構造ではゲート電圧に追随してキャリア濃度を変えられることになるものと推測される。
【００４７】
次に、第２半導体層の効果について考察する。図４Ａと図４Ｂとの比較でも分かるように、第２半導体層を設けると、電圧を印加していない状態における界面準位は、増加につながっている。別に行ったＸ線光電子分光（ＸＰＳ）の結果では、ＧａＡｓ基板に対してＧａＳｂ層を設けたＧａＳｂ／ＧａＡｓ界面、および、設けていないＡｌ2Ｏ3／ＧａＡｓの界面とを比較すると、界面準位密度は同程度であることが判明している。このため、第２半導体層を設けた方が界面準位密度が大きいというＧ−Ｖ特性の測定結果は、Ａｌ2Ｏ3／ＧａＳｂ界面もしくはＧａＳｂ中の不純物準位によるものと考えられる。この点では、第２半導体層があることは欠点となる。
【００４８】
ここで、第２半導体層（ＧａＳｂ層）を設けていない場合は、ｎ型のＧａＡｓからなる基板（第１半導体層）では、電圧を加えて行くに従い深い界面準位の影響が顕著となる。これに対し、第２半導体層を直接接して設けると、準位密度が同程度であっても、この場合はバンドギャップエネルギーが小さいため、準位は浅いものとなり、電圧を加えていっても、測定される準位密度があまり増加しないものと考えられる。
【００４９】
また、例えば、同じ装置内で連続して第１半導体層および第２半導体層を形成するなど、第２半導体層が第１半導体層の上に接して形成しても、これらの界面に、準位が存在する場合がある。このように、第１半導体層の界面（表面）に深い準位密度が残存していたとしても、これは少ないものと考えられる。このために、非常に早い緩和時間で準位が埋まり、結果として、影響が出てこないとも考えられる。
【００５０】
これらのことは、第２半導体層のバンドギャップエネルギーが、第１半導体層のバンドギャップエネルギーより小さくしているためと考えられる。
【００５１】
次に、実際に作製したＭＯＳキャパシタのヒステリシスについて説明する。電極に印加する電圧を負から正の値に掃引し、正から負の値に印加電圧を戻してくると、界面準位などの影響がある場合は、同じ値を取らずにヒステリシスが発生する。従って、ヒステリシスの状態により、界面準位による影響が把握できる。
【００５２】
測定では、まず、電極に印加する電圧を負から正の値に掃引し、次に、正から負の値に印加電圧を戻す電圧値を−３Ｖ，−２Ｖ，−１Ｖ，および０Ｖと変えている。また、図５Ａは、第２半導体層を用いていない比較試料の結果であり、図５Ｂは、第２半導体層２０２を膜厚１ｎｍとした試料の結果であり、図５Ｃは、第２半導体層２０２を膜厚３ｎｍとした試料の結果である。これらの結果から明らか内容に、第２半導体層を用いることで、ヒステリシスが小さくなることがわかる。この中では、第２半導体層２０２を膜厚３ｎｍとした試料のヒステリシスが最も小さい。
【００５３】
このように、第２半導体層を設けることでヒステリシスが小さくなることより、界面準位の影響が減少することがわかる。前述したように、第２半導体層を設けることで、界面準位はやや増加する傾向にあるが、これらのほとんどは電圧掃引に追従するため、実際の素子で問題となるヒステリシスには寄与しないものと考えられる。
【００５４】
以上のことより明らかなように、まず、化合物半導体からなる第１半導体層の上に、第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層を接して形成し、第２半導体層の上に金属酸化物からなる絶縁層および電極を順次積層した構成とすることで、電極に電圧を印加しても、界面準位に電荷が捕捉されることが抑制されるようになる。この結果、第２半導体層より下部の第１半導体層の表面近傍のキャリア、または第１半導体層中の二次元電子ガスの濃度を、電極に対する電圧印加により制御性良く可変することが可能となる。また、絶縁層を、例えば、ＡＬＤ法で形成するなど、アモルファス状態としておくことで、絶縁層との界面準位密度の低減が図れ、より好適である。
【００５５】
次に、第１半導体層および第２半導体層を構成する材料について説明する。例えば、第１半導体層を、ｎ型ＧａＡｓ、ｐ型ＧａＡｓ、ノンドープＧａＡｓとした場合、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅなどの材料から構成すればよい。ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅは、ＧａＡｓよりもバンドギャップエネルギーが小さい材料である。
【００５６】
また、第１半導体層を、ＩｎxＡｌ1-xＡｓ（０≦ｘ≦１）とした場合も、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅなどの材料から構成すればよい。また、第１半導体層を、ｎ型ＩｎＧａＡｓ、ｐ型ＩｎＧａＡｓ、ノンドープＩｎＧａＡｓとした場合も、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅなどの材料から構成すればよい。
【００５７】
また、第１半導体層は、ＩＩＩ−Ｖ族窒化半導体化合物であるＡｌＮ，ＧａＮ，ＡｌＧａＮから構成してもよい。この場合、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，Ｇｅなどの材料から構成すればよい。
【００５８】
また、第１半導体層は、ＩＩ−ＶＩ族化合物半導体であるＺｎＳ，ＺｎＯ，ＣｄＳ，ＺｎＳｅ，ＣｄＳｅ，ＺｎＴｅ，ＣｄＴｅから構成してもよい。この場合には、第２半導体層は、ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ，ＩｎＮ，Ｇｅなどの材料から構成すればよい。
【００５９】
いずれにしても、第１半導体層と第２半導体層との間のバンドギャップエネルギー差が大きいほど、電圧を印加した場合の準位密度の増加抑制効果が、より顕著に得られるようになるものと考えられる。
【００６０】
次に、絶縁層の構成例について説明する。絶縁層は、金属酸化物から構成されていればよく、例えば、Ａｌ2Ｏ3またはＨｆＯ2を用いればよい。また、これらの材料を、ＡＬＤ法により堆積して形成すればよい。ＡＬＤ法により形成する場合、複数の原子層から構成すればよい。また、絶縁層は、図６Ａに示すように、Ａｌ2Ｏ3層６０３ａとＨｆＯ2層６０３ｂとの２層構造としてもよい。また、図６Ｂに示すように、Ａｌ2Ｏ3層６０３ａおよびＨｆＯ2層６０３ｂを複数積層した構造の絶縁層６０３としてもよい。ここで、ＡＬＤ法により形成される金属酸化物の特徴は、アモルファス状態である点である。これは、リーク電流の低減並びに電圧によるキャリア濃度の制御に本質的な働きをしていると考えられる。
【００６１】
次に、実施例を用いて化合物半導体装置の構成例について説明する。
【００６２】
［実施例１］
はじめに、実施例１について説明する。実施例１では、ＨＥＭＴ構造の化合物半導体装置について図７を用いて説明する。図７は、実施例１における化合物半導体装置の構成を模式的に示す断面図であり、ＨＥＭＴ素子である。
【００６３】
この化合物半導体装置は、半絶縁性のＧａＡｓからなる基板７０１の上に、膜厚２００ｎｍのＧａＡｓ層７０２，膜厚３ｎｍのＧａＡｓ層と膜厚３ｎｍのＡｌ0.35Ｇａ0.65Ａｓ層とを２０組積層した超格子層７０３、膜厚１０００ｎｍのＧａＡｓ層７０４，膜厚１０ｎｍのＡｌ0.35Ｇａ0.65Ａｓ層７０５，膜厚０．２８３ｎｍのＧａＡｓ層７０６，膜厚８０ｎｍのシリコンをドープしたＡｌ0.35Ｇａ0.65Ａｓ層７０７を備えている。
【００６４】
また、膜厚５ｎｍのＧａＡｓ層（第１半導体層）７０８，膜厚１ｎｍのＧａＳｂ層（第２半導体層）７０９，およびＡＬＤ法により形成したＡｌ2Ｏ3からなる絶縁層７１０を備えている。また、絶縁層７１０の上に、ＧａＡｓ層７０８とオーミックコンタクトするソース電極７１１，ドレイン電極７１２を備える。また、ソース電極７１１およびドレイン電極７１２の間の絶縁層７１０の上に、ゲート電極７１３を備える。ＧａＳｂ層７０９までの各化合物半導体層は、例えば、ＭＢＥ法による同一装置内で、連続的に成長することで形成している。
【００６５】
この化合物半導体装置（ＨＥＭＴ素子）の電流−電圧特性を測定すると、図８に示すように、ゲート電圧が高いほどソース・ドレイン間電流が多く流れているトランジスタ動作が確認される。なお、図８において、（ａ）は、ゲート電圧（Ｖg）が−２Ｖであり、（ｂ）は、ゲート電圧が１Ｖであり、（ｃ）は、ゲート電圧が３Ｖであり、（ｄ）は、ゲート電圧が５Ｖである。
【００６６】
このように、実施例１の化合物半導体装置の測定結果より、第２半導体層を用いる効果は、ＭＯＳ界面に限るものではなく、深い位置にある二次元電子ガスに対しても有用に制御できることを示している。このＨＥＭＴ素子はプロトタイプであり、ゲート幅２００μｍ、ゲート長３００μｍと、一般に市販されている通常のＨＥＭＴに比較して非常に大きな寸法構造であり、性能的には不利である。しかしながら、トランスコンダクタンス（ｇｍ）の値は、９２ｍＳ／ｍｍと市販品と同程度の非常に良い値が得られている。また、ゲート構造の微細化を行うことで更に良いｇｍが得られるものと考えられる。なお、電流−電圧特性としては、ノーマリーオフの特性となっている。
【００６７】
［実施例２］
次に、実施例２について説明する。実施例２では、逆ＨＥＭＴ構造の化合物半導体装置について図９を用いて説明する。図９は、実施例２における化合物半導体装置の構成を模式的に示す断面図であり、ＨＥＭＴ素子である。
【００６８】
この化合物半導体装置は、ＩｎＰからなる基板９０１の上に、膜厚２００ｎｍのアンドープのＩｎ0.52Ａｌ0.48Ａｓ層９０２、膜厚６ｎｍのｎ型ドープされたＩｎ0.48Ａｌ0.52Ａｓ層９０３，膜厚１０ｎｍのアンドープのＩｎ0.52Ａｌ0.48Ａｓ層９０４，膜厚２．５ｎｍのアンドープのＩｎ0.53Ｇａ0.47Ａｓ層９０５，膜厚１０ｎｍのアンドープのＩｎ0.70Ｇａ0.30Ａｓ層９０６，膜厚５ｎｍのアンドープのＩｎ0.53Ｇａ0.47Ａｓ層９０７を備えている。
【００６９】
また、膜厚２０ｎｍのアンドープのＩｎ0.52Ａｌ0.48Ａｓ層（第１半導体層）９０８，膜厚１ｎｍのＧａＳｂ層（第２半導体層）９０９、およびＡＬＤ法により形成したＡｌ2Ｏ3からなる絶縁層９１０を備えている。ＧａＳｂ層９０９までの各化合物半導体層は、例えば、ＭＢＥ法による同一装置内で、連続的に成長することで形成している。
【００７０】
また、この化合物半導体装置は、Ｉｎ0.48Ａｌ0.52Ａｓ層９０３からＧａＳｂ層９０９までの積層部分は、いわゆるリッジ形状に加工され、この積層構造の側部に、Ｎｂからなる超伝導電極９１１ａおよび超伝導電極９１１ｂを備えている。これら２つの電極により、上述した積層構造が挟まれた構成となっている。また、絶縁層９１０の上には、ゲート電極９１２が形成されている。この化合物半導体装置は、超伝導ＦＥＴであり、超伝導電極９１１ａおよび超伝導電極９１１ｂをソースおよびドレインとし、Ｉｎ0.70Ｇａ0.30Ａｓ層９０６に形成される二次元電子ガスを流れる超伝導電流を、ゲート電極９１２に印加するゲート電圧で制御できる。
【００７１】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの組み合わせおよび変形が実施可能であることは明白である。例えば、上述したＨＥＭＴ素子では、絶縁層をＡｌ2Ｏ3から構成したが、これに限るものではなく、ＨｆＯ2などの他の金属酸化物から構成してもよい。また、絶縁層は、Ａｌ2Ｏ3層とＨｆＯ2とを交互に積層した構造としてもよい。
【符号の説明】
【００７２】
１０１…第１半導体層、１０２…第２半導体層、１０３…絶縁層、１０４…電極。
【特許請求の範囲】
【請求項１】
化合物半導体からなる第１半導体層を形成する第１工程と、
前記第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層を、前記第１半導体層の上に接して形成する第２工程と、
前記第２半導体層の上に金属酸化物からなる絶縁層を形成する第３工程と、
前記絶縁層の上に電極を形成する第４工程と
を少なくとも備えることを特徴とする化合物半導体装置の製造方法。
【請求項２】
請求項１記載の化合物半導体装置の製造方法において、
前記第１半導体層を形成した後、外気に晒すことなく前記第２半導体層を形成することを特徴とする化合物半導体装置の製造方法。
【請求項３】
請求項２記載の化合物半導体装置の製造方法において、
前記第１半導体層および前記第２半導体層は、同一の成膜装置で形成することを特徴とする化合物半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の化合物半導体装置の製造方法において、
前記絶縁層は、アモルファス状態の金属酸化物から構成することを特徴とする化合物半導体装置の製造方法。
【請求項５】
請求項４記載の化合物半導体装置の製造方法において、
前記絶縁層は、原子層堆積法により形成することを特徴とする化合津物半導体装置の製造方法。
【請求項６】
化合物半導体からなる第１半導体層と、
前記第１半導体層の上に接して形成された前記第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる第２半導体層と、
前記第２半導体層の上に形成された金属酸化物からなる絶縁層と、
前記絶縁層の上に形成された電極と
を少なくとも備え、
前記第２半導体層は、臨界膜厚以下とされていることを特徴とする化合物半導体装置。
【請求項７】
請求項６記載の化合物半導体装置において、
前記絶縁層は、アモルファス状態であることを特徴とする化合物半導体装置。
【請求項１】
化合物半導体からなる第１半導体層を形成する第１工程と、
前記第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる臨界膜厚以下の第２半導体層を、前記第１半導体層の上に接して形成する第２工程と、
前記第２半導体層の上に金属酸化物からなる絶縁層を形成する第３工程と、
前記絶縁層の上に電極を形成する第４工程と
を少なくとも備えることを特徴とする化合物半導体装置の製造方法。
【請求項２】
請求項１記載の化合物半導体装置の製造方法において、
前記第１半導体層を形成した後、外気に晒すことなく前記第２半導体層を形成することを特徴とする化合物半導体装置の製造方法。
【請求項３】
請求項２記載の化合物半導体装置の製造方法において、
前記第１半導体層および前記第２半導体層は、同一の成膜装置で形成することを特徴とする化合物半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の化合物半導体装置の製造方法において、
前記絶縁層は、アモルファス状態の金属酸化物から構成することを特徴とする化合物半導体装置の製造方法。
【請求項５】
請求項４記載の化合物半導体装置の製造方法において、
前記絶縁層は、原子層堆積法により形成することを特徴とする化合津物半導体装置の製造方法。
【請求項６】
化合物半導体からなる第１半導体層と、
前記第１半導体層の上に接して形成された前記第１半導体層より小さいバンドギャップエネルギーの化合物半導体からなる第２半導体層と、
前記第２半導体層の上に形成された金属酸化物からなる絶縁層と、
前記絶縁層の上に形成された電極と
を少なくとも備え、
前記第２半導体層は、臨界膜厚以下とされていることを特徴とする化合物半導体装置。
【請求項７】
請求項６記載の化合物半導体装置において、
前記絶縁層は、アモルファス状態であることを特徴とする化合物半導体装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１３４２０６（Ｐ２０１２−１３４２０６Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８２７１４（Ｐ２０１０−２８２７１４）
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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