半導体装置およびその製造方法
【課題】 高周波特性を確保し、サイズを小型化し、かつ製造が容易な、正孔の蓄積を解消できる、耐圧性に優れた、半導体装置等を提供する。
【解決手段】 ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）であって、非導電性基板１上に位置する、チャネルとなる二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を形成する再成長層７（５，６）と、再成長層に接して位置する、ソース電極１１、ゲート電極１３およびドレイン電極１５を備え、ソース電極１１が、ゲート電極１３に比べて、非導電性基板１から遠い位置に位置することを特徴とする。
【解決手段】 ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）であって、非導電性基板１上に位置する、チャネルとなる二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を形成する再成長層７（５，６）と、再成長層に接して位置する、ソース電極１１、ゲート電極１３およびドレイン電極１５を備え、ソース電極１１が、ゲート電極１３に比べて、非導電性基板１から遠い位置に位置することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、とくに大電流のスイッチング素子に用いられる、高周波特性の良好な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いたトランジスタは、大電力の制御用トランジスタとして注目されている。
たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＨＦＥＴ（Heterostructure Field Effect Transistor）の提案がなされている（特許文献１）。この縦型ＧａＮ系ＦＥＴでは、耐圧性能やピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する構造が提案されている。
ＧａＮ系半導体装置のパワーデバイスへの応用では、高ドレイン電圧印加時にチャネルのドレイン近傍において高電界領域が生じ、高エネルギーの電子によるアバランシェ破壊が起き、正孔が形成される。ＧａＮのようなワイドギャップ半導体では、再結合時定数が大きいため、正孔がｉ−ＧａＮ層内に蓄積されてゆき、チャネルの暴走につながるキンク現象を引き起こすおそれがある。これを抑制するために、ＧａＮを用いた横型ＨＦＥＴにおいて、正孔引き抜き用の電極を備える構造が提案された（特許文献２）。これによれば、正孔の蓄積は解消することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【特許文献２】米国特許ＵＳ６，５５５，８５１ Ｂ２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の開口部を設けた縦型ＧａＮ系ＨＦＥＴでは、低いオン抵抗と優れた耐圧性能を得ることができる。しかし、ソース電極およびゲート電極と、ドレイン電極とは平行平板コンデンサを構成し、電極間の寄生容量として作用する。この寄生容量は、電力利得などの周波数限界を小さくするなどして、高周波特性を劣化させる。
また、上記の横型ＨＦＥＴでは、正孔引き抜き用の電極（ｐ側電極）を専用に形成している。このため、チップの小型化に大きな障害となる。さらに複雑に配列される横型ＨＦＥＴの電極の間に、正孔引き抜き専用の電極を割り込ませることは、高精度の微細加工技術を要し、現状、製造歩留まりの低下は避けられない。
【０００５】
本発明は、良好な高周波特性を有し、かつ耐圧性能の安定化を確保しやすい、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）である。この半導体装置は、非導電性基板上に位置する、チャネルとなる二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を形成するための再成長層と、再成長層に接して位置する、ソース電極、ゲート電極およびドレイン電極を備え、ソース電極が、ゲート電極に比べて、非導電性基板から遠い位置に位置することを特徴とする。
【０００７】
上記の構成によれば、基板が非導電性基板であるため、当該基板と、ソース電極、ゲート電極、ドレイン電極と、は寄生容量を形成することがない。このため、電流利得または電力利得の周波数限界を拡大することができる。
さらに、ドレイン電極付近のチャネルで発生する正孔は、ワイドギャップ半導体からなり再結合時定数が大きい半導体層に蓄積されてゆくため、このような箇所で耐圧性能が劣化する。このような正孔の蓄積による耐圧性能の不安定化を防止するために、ソース電極と非導電性基板との間に、たとえば正孔が流れ込みやすい部分またはｐ型層などの機構を設けることができる。この結果、正孔の蓄積による耐圧性能の不安定化を防止することができる。
【０００８】
ソース電極と非導電性基板との間に、チャネルで生成した正孔を吸収する部分を備え、ゲート電極と非導電性基板との間にはその正孔を吸収する部分がない構造とすることができる。
これによって、正孔の蓄積を軽減して耐圧性能を保つことができる。
【０００９】
再成長層と、非導電性基板との間に半絶縁性ＧａＮ系層が位置する構成とするのがよい。
これによって、電極の寄生容量を低くでき、良好な高周波特性を保持することができる。
【００１０】
少なくとも正孔を吸収するための部分であるｐ型層とｎ型ソース層とからなる積層体による高低差を表面に有し、再成長層は高低差の高地から斜面または壁面を経て低地を覆っており、ゲート電極およびドレイン電極は低地の上に位置し、少なくとも積層体は、その端の面で壁面もしくは斜面を形成し、ソース電極は、再成長層上に接して、積層体の高地の上から壁面または斜面の上を伝ってゲート電極が位置する低地の上にまで降りている構造をとることができる。
これによって、ドレイン付近のチャネルで発生する正孔をｐ型層に流入させることができ、たとえばチャネル下のｉ型半導体層またはｎ型半導体層または界面などに正孔が蓄積するのを防止することができる。これによって、ワイドギャップ半導体において再結合時定数が大きいために再結合消滅しにくい正孔の蓄積に起因する耐圧性能の不安定性を解消することができる。また、その構造は簡単であり、高い歩留まりで製造することができる。
なお、上述の半導体装置において上記積層体にｎ型ソース層を備えない場合があってもよい。すなわち再成長層がｐ型層上に接して位置する構造をとってもよい。この場合、ｎ型ソース層がないことでエピタキシャル層成長後の活性化アニールの際、ｐ型層が露出されるので、ｐ型層の水素の抜けが良くなり（脱水素の促進）、ｐ型層の活性化率が向上して電気抵抗を低くすることができる。その結果、正孔の引き抜き効率が改善し、耐圧性能を向上させることができる。ただし、ｎ型ソース層は、ソース電極からチャネルに至る経路を増やすので、その分、オン抵抗を低くできる利点はある。
【００１１】
ソース電極と正孔を吸収する部分とが該ソース電極下に埋め込まれた導電部によって導電接続されるのがよい。
これによって、導電部はソース電極下に埋め込まれるので小型サイズを保つことができる。その上で、正孔が流入するｐ型層を接地電位として、正孔を引き抜くことができる。この結果、正孔の蓄積に起因するキンク現象などを防止することができる。また、構造が簡単なので、高い製造歩留まりを得ることができる。
【００１２】
半導体装置がＧａＮ系半導体により形成され、再成長層がＡｌＧａＮ層、ＩｎＡｌＮ層、ＡｌＮ層、ＡｌＧａＩｎＮ層、およびＧａＮ層のいずれか１つまたは２つ以上を備える構成をとることができる。
これによって、ワイドギャップ半導体の典型例のＧａＮ系半導体、およびアバランシェ破壊が生じて正孔が生じやすい２ＤＥＧのチャネルにおいて、正孔を蓄積させずに移動させることができる。この結果、正孔の蓄積によるキンク現象などの耐圧性能の不安定性を除くことができる。その上で、バンドギャップが大きい半導体であるＧａＮ系に特有の、高い耐圧性能、低いオン抵抗などを得ることができる。
【００１３】
本発明の半導体装置の製造方法は、非導電性基板上に、順次、半絶縁性ＧａＮ系層／ｐ型ＧａＮ系層、を含むＧａＮ系積層体を形成する工程と、ＧａＮ系積層体を表面からエッチングして半絶縁性ＧａＮ系層内に届く凹部を形成する工程と、凹部およびその周囲の頂面を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、凹部の底面の再成長層上に接して、ゲート電極およびドレイン電極を形成する工程と、少なくとも凹部周囲の頂面および斜面の再成長層上に接して、ソース電極を形成する工程とを備えることを特徴とする。
【００１４】
この方法によって、寄生容量が小さく、このため高周波特性に優れ、正孔の蓄積が長じにくく耐圧性能が良好な、簡単な構造の半導体装置を高い歩留まりで製造することができる。
【００１５】
ソース電極を形成する工程では、再成長層表面からｐ型ＧａＮ系層に届く縦穴を設け、次いで、導電性材料で縦穴を埋めることで導電部を形成し、そのあと該導電部に接するようにソース電極を形成するのがよい。
これによって、正孔が流入しやすいｐ型ＧａＮ系層が、ソース電極下に埋め込まれた導電部によってソース電極または接地電極に導電接続される。このため、小型サイズを保ちながら、ｐ型ＧａＮ系層に流れ込んだ正孔はソース電極を経由してアースに引き抜かれることになる。この結果、正孔の蓄積は生じることはなく、安定して良好な耐圧性能を得ることができる。また上記の構造は簡単であり、微細加工において高精細な加工は必要としないので、製造歩留まりを確保することができる。
【００１６】
ＧａＮ系積層体におけるｐ型ＧａＮ系層上に接してｎ型ＧａＮ系ソース層を備え、該ｎ型ＧａＮ系ソース層は凹部周囲の頂面を構成し、また該ｎ型ＧａＮ系ソース層の端面は斜面に含まれ、再成長層が該ｎ型ＧａＮ系ソース層を含めて覆っている構成をとることができる。
これによって、ソース電極とｎ型ＧａＮ系ソース層との良好な導電接続が得られ、これがチャネルへの低抵抗での電子導入を実現することができる。この結果、より一層低いオン抵抗を得ることができる。ただし、ｎ型ＧａＮ系ソース層があることで、活性化アニール時にｐ型ＧａＮ系層の水素の抜けを悪くするおそれはある。
【発明の効果】
【００１７】
本発明によれば、高周波特性を確保し、かつ正孔の蓄積を解消しやすく、耐圧性能の不安定化を防止しやすい、半導体装置等を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】（ａ）は本発明の実施の形態１におけるＧａＮ系ＨＦＥＴ（半導体装置）を示す断面図（図２のＩＡ−ＩＡ線に沿う断面図）であり、（ｂ）は機能を説明するための図である。
【図２】図１のＧａＮ系ＨＦＥＴの平面図である。
【図３】図１のＧａＮ系ＨＦＥＴの製造において、エッチングによって凹部を形成した状態を示す図である。
【図４】ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。
【図５】開口部に、再成長層を形成した状態を示す図である。
【図６】ｐ型ＧａＮ層にオーミック接触する導電部を形成した状態を示す図である。
【図７】ソース電極、ゲート電極およびドレイン電極を形成した状態を示す図である。
【図８】（ａ）は本発明の実施の形態２におけるＧａＮ系ＨＦＥＴ（半導体装置）を示す断面図であり、（ｂ）は機能を説明するための図である。
【発明を実施するための形態】
【００１９】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における半導体装置であるＧａＮ系ＨＦＥＴ１０を示す断面図である。また図１（ｂ）は、機能上の特徴を示す図である。ＧａＮ系ＨＦＥＴ１０は、高抵抗支持基板（絶縁性基板）１と、その上にエピタキシャル成長したアンドープＧａＮ層２／ｐ型ＧａＮ層３／ｎ＋型ＧａＮソース層４、からなるＧａＮ系積層体１８を備える。
絶縁性基板１の種類によっては、その絶縁性基板１とアンドープＧａＮ層２との間にＡｌＧａＮ層またはＧａＮ層からなる半絶縁性バッファ層を挿入してもよい。その理由は、基板を絶縁性基板としたことと共通し、このあと説明する。
絶縁性基板１は、絶縁性であってＧａＮ系半導体層がエピタキシャル成長することが可能な基板であれば何でもよい。たとえばサファイア基板、絶縁性ＳｉＣ基板、絶縁性ＧａＮ基板などを用いることができる。
また、ｐ型ＧａＮ系半導体層は、本実施の形態ではｐ型ＧａＮ層２としているが、ｐ型ＡｌＧａＮ層を用いてもよい。
【００２０】
本実施の形態におけるＧａＮ系ＨＦＥＴ１０では、表面に位置する、ソース電極１１、ゲート電極１３およびドレイン電極１５の高さ位置（絶縁性基板１からの距離）が異なる。すなわち、表面は、ソース電極１１が大部分を占有する高地（頂部）Ｔ、ゲート電極１３およびドレイン電極１５が占有する底部（低地または底面）Ｂ、ならびに高地Ｔと低地Ｂとをつなぐ斜面部Ｓ、に分かれている。ソース電極１１は高地Ｔを占めながら斜面部Ｓを伝って底部Ｂにまで降りている。ソース電極１１が高地Ｔを占めるのは、ソース電極１１の下に、ｐ型ＧａＮ層３が位置するのに対し、一方、ゲート電極１３およびドレイン電極１５の下にはそのｐ型ＧａＮ層３が延在していないからである。そしてソース電極１１とｐ型ＧａＮ層３とは、導電部１７によって導電接続されている。
【００２１】
表面に位置する各電極１１，１３，１５の下には、電子走行層５と電子供給層６を備える再成長層７が配置されている。電子走行層５と電子走行層５よりもバンドギャップの大きい電子供給層６との界面の電子走行層５の側には二次元電子ガス（２ＤＥＧ）によるチャネルが形成される。再成長層７は、電子走行層５と電子供給層６との間にＡｌＮ中間層（図示せず）を備えていてもよい。ソース電極１１から導入される電子は、ゲート電極１３への電圧印加による２ＤＥＧ（チャネル）のオンオフ制御を受けてドレイン電極１５へと到達する。スイッチングを受ける電流は、斜面を降りたあとは基板面に並行に流れる。
【００２２】
本発明の実施の形態１におけるＧａＮ系ＨＦＥＴの構造上の特徴およびその作用はつぎのとおりである。
（１）ゲート電極１３等の電極と、半導体層を挟んで対向する基板に絶縁性基板１を用い、かつ、再成長層７を除く半導体層としてキャリア濃度５Ｅ１６ｃｍ−３以下のアンドープＧａＮ層２を用いている。これによって、ゲート電極１３等と平行平板コンデンサを形成する相手側の導電層がないために、電極寄生容量を大幅に減らすことができる。すなわち図１（ｂ）に示すように、主な電極寄生容量は、ゲート電極と再成長層７内の電子走行層５との間でのみ形成されるが、その大きさは大きくない。
この結果、高周波特性が大きく改善される。たとえば電力利得Ｇｕが得られなくなる限界周波数（電力利得遮断周波数）ｆｍａｚおよび／または電流利得｜ｈ２１｜２が得られなくなる限界周波数（電流利得遮断周波数）ｆｔを拡大することができる。スイッチング周波数は高周波化する傾向があり、良好な高周波特性が重視される。
ソース電極またはゲート電極がドレイン電極や導電性基板または導電性バッファ層と平行平板コンデンサを形成する縦型半導体装置の場合、ソース電極と、ドレイン電極または導電性基板との間には寄生容量が形成され、高周波特性が芳しくない。
（２）ｐ型ＧａＮ層３については次の作用を発揮する。
ドレイン電圧を高めたとき、チャネルのドレイン電極１５近傍において高電界領域ができて高エネルギーを有する電子によってアバランシェ破壊が起き、正孔が生成する。ＧａＮ系半導体はワイドバンドギャップなので、再結合時定数が長く、ＧａＮ系積層体１８とくにＧａＮ層２には正孔が高濃度に蓄積されてゆく。その結果、ドレイン電流−ドレイン電圧の飽和領域においてドレイン電流の増大などの暴走を招く。
図１（ｂ）に示すように、生じた正孔はｐ型ＧａＮ層３に流入しやすい。このｐ型ＧａＮ層３とソース電極１１とを導電部１７によって導電接続することで、正孔をｐ型ＧａＮ層３を通してソース電極１１からアースへと引き抜くことができる。これによって正孔の蓄積に起因するキンク現象などの耐圧性の不安定化を除くことができる。
本実施の形態におけるｐ型ＧａＮ層３は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によってエピタキシャル成長するのがよい。エピタキシャル成長したあと、活性化アニールなどによりシート抵抗の制御を容易に遂行することができる。一般的に、ＭＯＣＶＤ法を用い、活性化アニールによりシート抵抗を調整した実績としてＬＥＤ(Light Emitting Diode)などの例をあげることができる。一方、選択的にｐ型層を形成する方法としてはイオン注入法などが考えられるが、現状では十分低い抵抗を得ることができていない。導電部１７は、ｐ型ＧａＮ層３にオーミック接触している。
（３）斜面または段差付きＨＦＥＴ
ソース電極１１の高さ位置が、ゲート電極１３およびドレイン電極１５の高さ位置よりも高いのは、上記（２）におけるｐ型ＧａＮ層３を配置して正孔流入促進をはかる作用を得るための結果である。この高さの相違を適合させるために、導電部１７上のソース電極１１が占める高地Ｔと、ゲート電極１３およびドレイン電極１５が位置する底部Ｂとの間に斜面部Ｓが形成される。
（４）小型化
正孔を引き抜くための導電部１７は、ソース電極１１下に埋め込まれる。すなわち、平面的にみて、正孔の引き抜き電極とソース電極は重なっている。このため、従来の横型ＨＦＥＴのように、特別に専用の正孔の引き抜き電極を設ける構造に比べて大幅な微細化ができる。また、微細化した上で、その構造が簡単であり高精細加工を要しないので、製造歩留まりを向上させることができる。
さらに小型化は、電子の走行距離を短く、その厚みを大きくしやすいので、オン抵抗を低くすることができる。オン抵抗の低減は大電流のスイッチング素子にとって重要である。
（５）まとめ
本実施の形態におけるＨＦＥＴ１０は、（１）高周波特性を向上し、（２）正孔の蓄積が生じないようにして耐圧性能の安定化を実現しながら、（３）小型化によるオン抵抗の低減、（４）構造の簡素化による製造歩留まりを向上させる、ことができる。
上記（１）〜（４）を実現するために、ソース電極１１を高くして高地Ｔとし、ゲート電極１３およびドレイン電極１５を低くして底部Ｂとし、その間に斜面部Ｓを設けて、チャネルを形成する再成長層７をその表面に沿わせた。電子の流れは基板面に平行する完全な横型ではなく、斜行型とでもいうことができる。すなわち斜行型ＨＦＥＴということができる。
高地Ｔは、底部Ｂに比べてΔｈだけ大きいが、これは、主にｐ型ＧａＮ層３の挿入により、さらにｎ＋型ＧａＮソース層４の挿入による。また、底部Ｂに位置するアンドープＧａＮ層２をエッチングして少しの厚みを除いてもよい。この厚み減少も、Δｈに加算される。
正孔の蓄積に起因する耐圧性能の不安定性は、上記（２）によって除くことができる。しかし、大電流を流しながら耐圧性能を確保するには、図１（ａ）に示す、ゲート電極１３とドレイン電極１５との距離ｄ１を十分とる必要がある。少なくとも、ソース電極１１とゲート電極１３との距離ｄ２よりもｄ１を大きくするのがよい。
【００２３】
図２は、図１に示すＨＦＥＴ１０の平面図である。平面的にみて、ソース電極１１と、ドレイン電極１５とは櫛歯状に配列される。ゲート電極１３は、ソース電極１１とドレイン電極１５との間に並行するように位置する。ソース電極１１はソースパッド１１ｐから、またドレイン電極１５はドレインパッド１５ｐから延び出ている。ソースパッド１１ｐまたはドレインパッド１５ｐには、図示しない層間絶縁膜の上から、各電極パッド１１ｐ，１５ｐ上へとその層間絶縁膜を貫通して配線がなされている。ゲート電極１３についても、立体的に、ソース配線およびドレイン配線から絶縁性を確実に保って配線がなされる。
【００２４】
次に、本実施の形態におけるＧａＮ系ＨＦＥＴ１０の製造方法を説明する。まず、絶縁性基板１の上に、アンドープＧａＮ層２／ｐ型ＧａＮ層３／ｎ＋型ＧａＮソース層４、の積層体１８をエピタキシャル成長する（図３参照）。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良いＧａＮ系半導体層を能率よく形成できる。また、各層の膜厚、キャリア濃度は、次のとおりである。
・アンドープＧａＮ層２：厚み５．０μｍ、キャリア濃度５．０×１０１５ｃｍ−３
・ｐ型ＧａＮ層３：厚み０．５μｍ、キャリア濃度５．０×１０１８ｃｍ−３
・ｎ＋型ＧａＮソース層４：厚み０．３μｍ、キャリア濃度５．０×１０１７ｃｍ−３
【００２５】
次に、図３に示すように、ｎ＋型ＧａＮソース層４／ｐ型ＧａＮ層３を貫通してアンドープＧａＮ層２内にまで届く凹部２８を設ける。この凹部の形成のために、図４（ａ），（ｂ）に示すように、通常の露光技術を用いて、所定領域にレジストマスクＭ１を用いる。凹部２８は、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用い、ＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)により、ｎ＋型ＧａＮソース層４、ｐ型ＧａＮ層３、およびアンドープＧａＮ層２の一部をエッチングすることで形成される。これにより、ｎ＋型ＧａＮソース層４、ｐ型ＧａＮ層３、およびアンドープＧａＮ層２の端面は、開口部２８に露出して凹部の斜面部Ｓを構成する。斜面部Ｓは、エッチングされないで残るｎ＋型ＧａＮソース層４の表面の高地Ｔと、一部エッチングされて露出するアンドープＧａＮ層２の底部Ｂとをつないでいる。
この時点で、凹部２８の斜面Ｓには、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）にわたって、エッチングダメージが発生している。なお、凹部２８の斜面部Ｓは、基板表面に対し約１０°〜９０°の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストマスクＭ１を除去する。
【００２６】
続いて、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液をエッチング液として、凹部の斜面の異方性ウエットエッチングを行う（８０℃、数分〜数時間）。異方性ウエットエッチングによって、高密度プラズマを用いたＲＩＥによって凹部２８の斜面に生じたエッチングダメージを除去する。同時に、ｎ＋型ＧａＮソース層４、ｐ型ＧａＮ層３の端面の一部にそれぞれのｍ面（このあと明らかになる）を露出させる。
凹部２８の斜面は、ＧａＮ層２，３，４の端面で構成される。各ＧａＮ層の端面は、複数のほぼ基板面に垂直な面と、各垂直な面の間を補完するように形成された傾斜した面とが、凹部の斜面の傾斜方向（傾斜角度θ）に混在して形成されている。このＨＦＥＴ１０では、主面が｛ 0 0 0 1｝面である絶縁性基板１の場合、六方晶のＧａＮ系層（ＧａＮ、ＡｌＧａＮなど）を｛ 0 0 0 1｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させる。したがって、ＧａＮ層２，３，４における垂直な面は、｛ 1-1 0 0｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層５、ＡｌＧａＮ電子供給層６を再成長させることによって、ピエゾ電荷等の分極電荷がＡｌＧａＮ６／ＧａＮ５のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。これによって、ピンチオフ特性の改善を得ることができる。
図３，４等における凹部２８の壁面の傾斜角θが９０度に近いほど、壁面におけるｍ面または垂直面の占める割合が高くなる。よって、本実施の形態のＨＦＥＴ１０においてピンチオフ特性を向上するためには、傾斜角θが９０度に近い方が好ましく、たとえば６０度以上とするのがよい。
【００２７】
エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、凹部境界面に対するｍ面の割合は製造するＨＦＥＴ１０の仕様によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、ＴＭＡＨ水溶液に限られない。エッチング液として、基板の材質に応じて適切なものを用いればよい。
凹部２８は、平面的には、図２に示すように、導電部１７上のソース電極の部分を、一方の櫛歯状になるように形成される。
【００２８】
次に、図５に示すように、再成長層７を構成する、ＧａＮ電子走行層５およびＡｌＧａＮ電子供給層６を、凹部２８の底部Ｂ、斜面部Ｓおよび高地Ｔにわたって形成する。ＧａＮ電子走行層５とＡｌＧａＮ電子供給層６との間にＡｌＮ中間層を挿入してもよい。再成長層７の成長では、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層５を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。ＡｌＮ中間層を挿入する場合は、その後、成長温度を１０８０℃として、ＡｌＮ中間層およびＡｌＧａＮ電子供給層６を形成する。これによって凹部２８の底部Ｂ，斜面部Ｓおよび高地Ｔにわたって、電子走行層５、ＡｌＮ中間層、電子供給層６からなる再成長層７を形成することができる。なお、一例を挙げると、形成するＧａＮ電子走行層５、ＡｌＮ中間層、およびＡｌＧａＮ電子供給層６の厚さは、それぞれ、１００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層６のＡｌ組成は２５％である。
【００２９】
再成長層７は、凹部２８の斜面部での成長速度の低下を避けるため、ＧａＮ系積層体１８の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層５の形成から中間層および電子供給層６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくＭＢＥ法を用いてもよい。
【００３０】
その後、凹部２８の形成法と同様に、図示しないレジストＭを用いて導電部１７のパターンを形成し、このレジストＭをマスクとしてドライエッチングによりｐ型ＧａＮ層３内に届く孔を設ける。そして、このレジストＭを除去したのち、新たにレジストパターン（図示せず）を形成し蒸着法により電極金属を成膜し、リフトオフ法により導電部１７を形成する。その後、ｐ型ＧａＮ層３とオーミック接触をえるために合金化アニールを行う。導電部１７は、平面的には、櫛歯状のソース電極１１の高地に沿って延びている。
【００３１】
次いで、図７に示すように、ソース電極１１、ゲート電極１３、ドレイン電極１５を形成する。ソース電極１１およびドレイン電極１５の形成にあたっては、まず、通常の露光技術を用い、所定領域に開口部を有するフォトレジスト（図示せず）を形成する。次に、蒸着法により、ソース電極１１として高地（導電部１７の表面を含む）、斜面部Ｓおよび底部Ｂの再成長層７上に、またドレイン電極１５として底部Ｂの再成長層７上に、それぞれＴｉ／Ａｌ膜を形成する。これら金属膜１１，１５を蒸着したのちリフトオフ法を用いてレジストパターン等を除去する。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。これにより、Ｔｉ／Ａｌ膜とｎ＋型ＧａＮソース層４または再成長層７との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有するソース電極１１およびドレイン電極１５を形成することができる。
ソース電極１１およびドレイン電極１５としては、Ｔｉ／Ａｌ以外にも再成長層７とオーミックコンタクトする金属であればよい。
必ずしも行う必要はないが、ソース電極１１としてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層６およびＡｌＮ中間層を除去してもよい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を０．２Ωｍｍに低減することができる。
【００３２】
ゲート電極１３の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジスト（図示せず）を形成する。次に、蒸着法およびリフトオフ法を用い、凹部２８の底部Ｂに位置するＡｌＧａＮ電子供給層６上にＮｉ／Ａｕ膜を形成する。
なお、ゲート電極１１としては、Ｎｉ／Ａｕ以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極１３を形成する前に、例えばシリコン膜の絶縁膜（図示せず）をＣＶＤ法やスパッタ法を用いて、凹部２８の底部ＢのＡｌＧａＮ電子供給層６上に１０ｎｍ形成するようにしてもよい。これにより、ＭＩＳ−ＨＦＥＴ構造を有するＨＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。
【００３３】
その後、ドレイン電極１５、ゲート電極１３またはソース電極１１に接続する配線層(図示せず)を形成し、トランジスタ表面を保護する絶縁膜層(図示せず)を形成する。絶縁膜層としては、例えば、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。また、ボンディングパッド部(図示せず)の絶縁膜層をＲＩＥ法を用いて除去する。以上によりウェーハ表面の製造工程が完了する。
以上により図１に示すＨＦＥＴ１０が完成する。
【００３４】
（実施の形態２）
図８（ａ）は、本発明の実施の形態２における半導体装置であるＧａＮ系ＨＦＥＴ１０を示す断面図である。また図８（ｂ）は、機能上の特徴を示す図である。本発明の実施の形態と、実施の形態２との相違は、図８（ａ），（ｂ）に示すように、ｐ型ＧａＮ層３上に接して再成長層７が位置していて、図１（ａ），（ｂ）におけるｎ＋型ＧａＮソース層がない点にある。このため、導電部１７は、再成長層７（５，６）を貫通してｐ型ＧａＮ層３内に届く縦穴を充填することで、ソース電極１１とｐ型ＧａＮ層３とを導電接続する。
【００３５】
本実施の形態においては、ｎ＋型ＧａＮソース層がない、アンドープＧａＮ層２／ｐ型ＧａＮ層３、からなるＧａＮ系積層体１８を備える。この結果、ソース電極１１からチャネルまたは２ＤＥＧへの電子の流れは、ソース電極１１から、直接、なされる経路と、導電部１７を通る経路とから行われる。実施の形態１の半導体装置では、ｎ＋型ＧａＮソース層を経てチャネルにいたる経路もあったが、本実施の形態では、これがなくなる。この結果、オン抵抗は、本実施の形態よりも実施の形態１のほうが低くなる。
ｎ＋型ＧａＮソース層があるとエピタキシャル層成長後の活性化アニールにおいて、ｐ型ＧａＮ層の水素原子が抜けにくくなり、低い電気抵抗のｐ型ＧａＮ層を得にくくなる。本実施の形態におけるように、ｎ＋型ＧａＮソース層を省略し、ｐ型ＧａＮ層を露出した状態で活性化アニールすることで、水素原子の離脱を促進することができる。この結果、ｐ型ＧａＮ層の活性化率を向上し、電気抵抗を低くすることができる。その結果、正孔の引き抜き効率が改善し、耐圧向上に寄与することができる。
また、ｎ＋型ＧａＮソース層がないため、製造工程の簡略化等を得ることができる。
【００３６】
その他の点では、実施の形態１の半導体装置と共通する。したがって、図８（ａ），（ｂ）に示すＨＦＥＴ１０は、（１）高周波特性を向上し、（２）正孔の蓄積が生じないようにして耐圧性能の安定化を実現しながら、（３）小型化によるオン抵抗の低減、（４）構造の簡素化による製造歩留まりを向上させる、ことができる。
上記（１）〜（４）を実現するために、ソース電極１１を高くして高地Ｔとし、ゲート電極１３およびドレイン電極１５を低くして底部Ｂとし、その間に斜面部Ｓを設けて、チャネルを形成する再成長層７をその表面に沿わせる点も共通する。電子の流れが、斜行型といえる点も同じである。高地Ｔは、底部Ｂに比べてΔｈだけ大きいが、これは、主にｐ型ＧａＮ層３の挿入による。また、底部Ｂに位置するアンドープＧａＮ層２をエッチングして少しの厚みを除いてもよい。この厚み減少も、Δｈに加算される。
製造方法についても、ｎ＋型ＧａＮソース層がないというだけで、基本的に実施の形態１で説明した方法によって製造することができる。
【００３７】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００３８】
本発明の半導体装置によれば、パワーデバイス等での高周波化に対応して高周波特性を向上し、耐圧性能の不安定化を除き、小型化をはかることができる。このため、高周波特性の高いデバイスとしては低いオン抵抗を確保することができ、また加工が容易な簡単な構造を用いるため、製造歩留まりの向上も期待される
【符号の説明】
【００３９】
１ 絶縁性基板、２ アンドープＧａＮ層、３ ｐ型ＧａＮ層、４ ｎ＋型ＧａＮソース層、５ ＧａＮ電子走行層、６ ＡｌＧａＮ電子供給層、７ 再成長層、１０ ＨＦＥＴ、１１ ソース電極、１３ ゲート電極、１５ ドレイン電極、１７ 導電部、１８ ＧａＮ系積層体、２８ 凹部、Ｍ１ レジストパターン、Ｔ 高地（頂部）、Ｓ 斜面部、Ｂ 底部（低地）。
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、とくに大電流のスイッチング素子に用いられる、高周波特性の良好な半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いたトランジスタは、大電力の制御用トランジスタとして注目されている。
たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２ Dimensional Electron Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＨＦＥＴ（Heterostructure Field Effect Transistor）の提案がなされている（特許文献１）。この縦型ＧａＮ系ＦＥＴでは、耐圧性能やピンチオフ特性を改善するためにｐ型ＧａＮバリア層などを配置する構造が提案されている。
ＧａＮ系半導体装置のパワーデバイスへの応用では、高ドレイン電圧印加時にチャネルのドレイン近傍において高電界領域が生じ、高エネルギーの電子によるアバランシェ破壊が起き、正孔が形成される。ＧａＮのようなワイドギャップ半導体では、再結合時定数が大きいため、正孔がｉ−ＧａＮ層内に蓄積されてゆき、チャネルの暴走につながるキンク現象を引き起こすおそれがある。これを抑制するために、ＧａＮを用いた横型ＨＦＥＴにおいて、正孔引き抜き用の電極を備える構造が提案された（特許文献２）。これによれば、正孔の蓄積は解消することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【特許文献２】米国特許ＵＳ６，５５５，８５１ Ｂ２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の開口部を設けた縦型ＧａＮ系ＨＦＥＴでは、低いオン抵抗と優れた耐圧性能を得ることができる。しかし、ソース電極およびゲート電極と、ドレイン電極とは平行平板コンデンサを構成し、電極間の寄生容量として作用する。この寄生容量は、電力利得などの周波数限界を小さくするなどして、高周波特性を劣化させる。
また、上記の横型ＨＦＥＴでは、正孔引き抜き用の電極（ｐ側電極）を専用に形成している。このため、チップの小型化に大きな障害となる。さらに複雑に配列される横型ＨＦＥＴの電極の間に、正孔引き抜き専用の電極を割り込ませることは、高精度の微細加工技術を要し、現状、製造歩留まりの低下は避けられない。
【０００５】
本発明は、良好な高周波特性を有し、かつ耐圧性能の安定化を確保しやすい、半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）である。この半導体装置は、非導電性基板上に位置する、チャネルとなる二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を形成するための再成長層と、再成長層に接して位置する、ソース電極、ゲート電極およびドレイン電極を備え、ソース電極が、ゲート電極に比べて、非導電性基板から遠い位置に位置することを特徴とする。
【０００７】
上記の構成によれば、基板が非導電性基板であるため、当該基板と、ソース電極、ゲート電極、ドレイン電極と、は寄生容量を形成することがない。このため、電流利得または電力利得の周波数限界を拡大することができる。
さらに、ドレイン電極付近のチャネルで発生する正孔は、ワイドギャップ半導体からなり再結合時定数が大きい半導体層に蓄積されてゆくため、このような箇所で耐圧性能が劣化する。このような正孔の蓄積による耐圧性能の不安定化を防止するために、ソース電極と非導電性基板との間に、たとえば正孔が流れ込みやすい部分またはｐ型層などの機構を設けることができる。この結果、正孔の蓄積による耐圧性能の不安定化を防止することができる。
【０００８】
ソース電極と非導電性基板との間に、チャネルで生成した正孔を吸収する部分を備え、ゲート電極と非導電性基板との間にはその正孔を吸収する部分がない構造とすることができる。
これによって、正孔の蓄積を軽減して耐圧性能を保つことができる。
【０００９】
再成長層と、非導電性基板との間に半絶縁性ＧａＮ系層が位置する構成とするのがよい。
これによって、電極の寄生容量を低くでき、良好な高周波特性を保持することができる。
【００１０】
少なくとも正孔を吸収するための部分であるｐ型層とｎ型ソース層とからなる積層体による高低差を表面に有し、再成長層は高低差の高地から斜面または壁面を経て低地を覆っており、ゲート電極およびドレイン電極は低地の上に位置し、少なくとも積層体は、その端の面で壁面もしくは斜面を形成し、ソース電極は、再成長層上に接して、積層体の高地の上から壁面または斜面の上を伝ってゲート電極が位置する低地の上にまで降りている構造をとることができる。
これによって、ドレイン付近のチャネルで発生する正孔をｐ型層に流入させることができ、たとえばチャネル下のｉ型半導体層またはｎ型半導体層または界面などに正孔が蓄積するのを防止することができる。これによって、ワイドギャップ半導体において再結合時定数が大きいために再結合消滅しにくい正孔の蓄積に起因する耐圧性能の不安定性を解消することができる。また、その構造は簡単であり、高い歩留まりで製造することができる。
なお、上述の半導体装置において上記積層体にｎ型ソース層を備えない場合があってもよい。すなわち再成長層がｐ型層上に接して位置する構造をとってもよい。この場合、ｎ型ソース層がないことでエピタキシャル層成長後の活性化アニールの際、ｐ型層が露出されるので、ｐ型層の水素の抜けが良くなり（脱水素の促進）、ｐ型層の活性化率が向上して電気抵抗を低くすることができる。その結果、正孔の引き抜き効率が改善し、耐圧性能を向上させることができる。ただし、ｎ型ソース層は、ソース電極からチャネルに至る経路を増やすので、その分、オン抵抗を低くできる利点はある。
【００１１】
ソース電極と正孔を吸収する部分とが該ソース電極下に埋め込まれた導電部によって導電接続されるのがよい。
これによって、導電部はソース電極下に埋め込まれるので小型サイズを保つことができる。その上で、正孔が流入するｐ型層を接地電位として、正孔を引き抜くことができる。この結果、正孔の蓄積に起因するキンク現象などを防止することができる。また、構造が簡単なので、高い製造歩留まりを得ることができる。
【００１２】
半導体装置がＧａＮ系半導体により形成され、再成長層がＡｌＧａＮ層、ＩｎＡｌＮ層、ＡｌＮ層、ＡｌＧａＩｎＮ層、およびＧａＮ層のいずれか１つまたは２つ以上を備える構成をとることができる。
これによって、ワイドギャップ半導体の典型例のＧａＮ系半導体、およびアバランシェ破壊が生じて正孔が生じやすい２ＤＥＧのチャネルにおいて、正孔を蓄積させずに移動させることができる。この結果、正孔の蓄積によるキンク現象などの耐圧性能の不安定性を除くことができる。その上で、バンドギャップが大きい半導体であるＧａＮ系に特有の、高い耐圧性能、低いオン抵抗などを得ることができる。
【００１３】
本発明の半導体装置の製造方法は、非導電性基板上に、順次、半絶縁性ＧａＮ系層／ｐ型ＧａＮ系層、を含むＧａＮ系積層体を形成する工程と、ＧａＮ系積層体を表面からエッチングして半絶縁性ＧａＮ系層内に届く凹部を形成する工程と、凹部およびその周囲の頂面を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、凹部の底面の再成長層上に接して、ゲート電極およびドレイン電極を形成する工程と、少なくとも凹部周囲の頂面および斜面の再成長層上に接して、ソース電極を形成する工程とを備えることを特徴とする。
【００１４】
この方法によって、寄生容量が小さく、このため高周波特性に優れ、正孔の蓄積が長じにくく耐圧性能が良好な、簡単な構造の半導体装置を高い歩留まりで製造することができる。
【００１５】
ソース電極を形成する工程では、再成長層表面からｐ型ＧａＮ系層に届く縦穴を設け、次いで、導電性材料で縦穴を埋めることで導電部を形成し、そのあと該導電部に接するようにソース電極を形成するのがよい。
これによって、正孔が流入しやすいｐ型ＧａＮ系層が、ソース電極下に埋め込まれた導電部によってソース電極または接地電極に導電接続される。このため、小型サイズを保ちながら、ｐ型ＧａＮ系層に流れ込んだ正孔はソース電極を経由してアースに引き抜かれることになる。この結果、正孔の蓄積は生じることはなく、安定して良好な耐圧性能を得ることができる。また上記の構造は簡単であり、微細加工において高精細な加工は必要としないので、製造歩留まりを確保することができる。
【００１６】
ＧａＮ系積層体におけるｐ型ＧａＮ系層上に接してｎ型ＧａＮ系ソース層を備え、該ｎ型ＧａＮ系ソース層は凹部周囲の頂面を構成し、また該ｎ型ＧａＮ系ソース層の端面は斜面に含まれ、再成長層が該ｎ型ＧａＮ系ソース層を含めて覆っている構成をとることができる。
これによって、ソース電極とｎ型ＧａＮ系ソース層との良好な導電接続が得られ、これがチャネルへの低抵抗での電子導入を実現することができる。この結果、より一層低いオン抵抗を得ることができる。ただし、ｎ型ＧａＮ系ソース層があることで、活性化アニール時にｐ型ＧａＮ系層の水素の抜けを悪くするおそれはある。
【発明の効果】
【００１７】
本発明によれば、高周波特性を確保し、かつ正孔の蓄積を解消しやすく、耐圧性能の不安定化を防止しやすい、半導体装置等を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】（ａ）は本発明の実施の形態１におけるＧａＮ系ＨＦＥＴ（半導体装置）を示す断面図（図２のＩＡ−ＩＡ線に沿う断面図）であり、（ｂ）は機能を説明するための図である。
【図２】図１のＧａＮ系ＨＦＥＴの平面図である。
【図３】図１のＧａＮ系ＨＦＥＴの製造において、エッチングによって凹部を形成した状態を示す図である。
【図４】ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。
【図５】開口部に、再成長層を形成した状態を示す図である。
【図６】ｐ型ＧａＮ層にオーミック接触する導電部を形成した状態を示す図である。
【図７】ソース電極、ゲート電極およびドレイン電極を形成した状態を示す図である。
【図８】（ａ）は本発明の実施の形態２におけるＧａＮ系ＨＦＥＴ（半導体装置）を示す断面図であり、（ｂ）は機能を説明するための図である。
【発明を実施するための形態】
【００１９】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における半導体装置であるＧａＮ系ＨＦＥＴ１０を示す断面図である。また図１（ｂ）は、機能上の特徴を示す図である。ＧａＮ系ＨＦＥＴ１０は、高抵抗支持基板（絶縁性基板）１と、その上にエピタキシャル成長したアンドープＧａＮ層２／ｐ型ＧａＮ層３／ｎ＋型ＧａＮソース層４、からなるＧａＮ系積層体１８を備える。
絶縁性基板１の種類によっては、その絶縁性基板１とアンドープＧａＮ層２との間にＡｌＧａＮ層またはＧａＮ層からなる半絶縁性バッファ層を挿入してもよい。その理由は、基板を絶縁性基板としたことと共通し、このあと説明する。
絶縁性基板１は、絶縁性であってＧａＮ系半導体層がエピタキシャル成長することが可能な基板であれば何でもよい。たとえばサファイア基板、絶縁性ＳｉＣ基板、絶縁性ＧａＮ基板などを用いることができる。
また、ｐ型ＧａＮ系半導体層は、本実施の形態ではｐ型ＧａＮ層２としているが、ｐ型ＡｌＧａＮ層を用いてもよい。
【００２０】
本実施の形態におけるＧａＮ系ＨＦＥＴ１０では、表面に位置する、ソース電極１１、ゲート電極１３およびドレイン電極１５の高さ位置（絶縁性基板１からの距離）が異なる。すなわち、表面は、ソース電極１１が大部分を占有する高地（頂部）Ｔ、ゲート電極１３およびドレイン電極１５が占有する底部（低地または底面）Ｂ、ならびに高地Ｔと低地Ｂとをつなぐ斜面部Ｓ、に分かれている。ソース電極１１は高地Ｔを占めながら斜面部Ｓを伝って底部Ｂにまで降りている。ソース電極１１が高地Ｔを占めるのは、ソース電極１１の下に、ｐ型ＧａＮ層３が位置するのに対し、一方、ゲート電極１３およびドレイン電極１５の下にはそのｐ型ＧａＮ層３が延在していないからである。そしてソース電極１１とｐ型ＧａＮ層３とは、導電部１７によって導電接続されている。
【００２１】
表面に位置する各電極１１，１３，１５の下には、電子走行層５と電子供給層６を備える再成長層７が配置されている。電子走行層５と電子走行層５よりもバンドギャップの大きい電子供給層６との界面の電子走行層５の側には二次元電子ガス（２ＤＥＧ）によるチャネルが形成される。再成長層７は、電子走行層５と電子供給層６との間にＡｌＮ中間層（図示せず）を備えていてもよい。ソース電極１１から導入される電子は、ゲート電極１３への電圧印加による２ＤＥＧ（チャネル）のオンオフ制御を受けてドレイン電極１５へと到達する。スイッチングを受ける電流は、斜面を降りたあとは基板面に並行に流れる。
【００２２】
本発明の実施の形態１におけるＧａＮ系ＨＦＥＴの構造上の特徴およびその作用はつぎのとおりである。
（１）ゲート電極１３等の電極と、半導体層を挟んで対向する基板に絶縁性基板１を用い、かつ、再成長層７を除く半導体層としてキャリア濃度５Ｅ１６ｃｍ−３以下のアンドープＧａＮ層２を用いている。これによって、ゲート電極１３等と平行平板コンデンサを形成する相手側の導電層がないために、電極寄生容量を大幅に減らすことができる。すなわち図１（ｂ）に示すように、主な電極寄生容量は、ゲート電極と再成長層７内の電子走行層５との間でのみ形成されるが、その大きさは大きくない。
この結果、高周波特性が大きく改善される。たとえば電力利得Ｇｕが得られなくなる限界周波数（電力利得遮断周波数）ｆｍａｚおよび／または電流利得｜ｈ２１｜２が得られなくなる限界周波数（電流利得遮断周波数）ｆｔを拡大することができる。スイッチング周波数は高周波化する傾向があり、良好な高周波特性が重視される。
ソース電極またはゲート電極がドレイン電極や導電性基板または導電性バッファ層と平行平板コンデンサを形成する縦型半導体装置の場合、ソース電極と、ドレイン電極または導電性基板との間には寄生容量が形成され、高周波特性が芳しくない。
（２）ｐ型ＧａＮ層３については次の作用を発揮する。
ドレイン電圧を高めたとき、チャネルのドレイン電極１５近傍において高電界領域ができて高エネルギーを有する電子によってアバランシェ破壊が起き、正孔が生成する。ＧａＮ系半導体はワイドバンドギャップなので、再結合時定数が長く、ＧａＮ系積層体１８とくにＧａＮ層２には正孔が高濃度に蓄積されてゆく。その結果、ドレイン電流−ドレイン電圧の飽和領域においてドレイン電流の増大などの暴走を招く。
図１（ｂ）に示すように、生じた正孔はｐ型ＧａＮ層３に流入しやすい。このｐ型ＧａＮ層３とソース電極１１とを導電部１７によって導電接続することで、正孔をｐ型ＧａＮ層３を通してソース電極１１からアースへと引き抜くことができる。これによって正孔の蓄積に起因するキンク現象などの耐圧性の不安定化を除くことができる。
本実施の形態におけるｐ型ＧａＮ層３は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によってエピタキシャル成長するのがよい。エピタキシャル成長したあと、活性化アニールなどによりシート抵抗の制御を容易に遂行することができる。一般的に、ＭＯＣＶＤ法を用い、活性化アニールによりシート抵抗を調整した実績としてＬＥＤ(Light Emitting Diode)などの例をあげることができる。一方、選択的にｐ型層を形成する方法としてはイオン注入法などが考えられるが、現状では十分低い抵抗を得ることができていない。導電部１７は、ｐ型ＧａＮ層３にオーミック接触している。
（３）斜面または段差付きＨＦＥＴ
ソース電極１１の高さ位置が、ゲート電極１３およびドレイン電極１５の高さ位置よりも高いのは、上記（２）におけるｐ型ＧａＮ層３を配置して正孔流入促進をはかる作用を得るための結果である。この高さの相違を適合させるために、導電部１７上のソース電極１１が占める高地Ｔと、ゲート電極１３およびドレイン電極１５が位置する底部Ｂとの間に斜面部Ｓが形成される。
（４）小型化
正孔を引き抜くための導電部１７は、ソース電極１１下に埋め込まれる。すなわち、平面的にみて、正孔の引き抜き電極とソース電極は重なっている。このため、従来の横型ＨＦＥＴのように、特別に専用の正孔の引き抜き電極を設ける構造に比べて大幅な微細化ができる。また、微細化した上で、その構造が簡単であり高精細加工を要しないので、製造歩留まりを向上させることができる。
さらに小型化は、電子の走行距離を短く、その厚みを大きくしやすいので、オン抵抗を低くすることができる。オン抵抗の低減は大電流のスイッチング素子にとって重要である。
（５）まとめ
本実施の形態におけるＨＦＥＴ１０は、（１）高周波特性を向上し、（２）正孔の蓄積が生じないようにして耐圧性能の安定化を実現しながら、（３）小型化によるオン抵抗の低減、（４）構造の簡素化による製造歩留まりを向上させる、ことができる。
上記（１）〜（４）を実現するために、ソース電極１１を高くして高地Ｔとし、ゲート電極１３およびドレイン電極１５を低くして底部Ｂとし、その間に斜面部Ｓを設けて、チャネルを形成する再成長層７をその表面に沿わせた。電子の流れは基板面に平行する完全な横型ではなく、斜行型とでもいうことができる。すなわち斜行型ＨＦＥＴということができる。
高地Ｔは、底部Ｂに比べてΔｈだけ大きいが、これは、主にｐ型ＧａＮ層３の挿入により、さらにｎ＋型ＧａＮソース層４の挿入による。また、底部Ｂに位置するアンドープＧａＮ層２をエッチングして少しの厚みを除いてもよい。この厚み減少も、Δｈに加算される。
正孔の蓄積に起因する耐圧性能の不安定性は、上記（２）によって除くことができる。しかし、大電流を流しながら耐圧性能を確保するには、図１（ａ）に示す、ゲート電極１３とドレイン電極１５との距離ｄ１を十分とる必要がある。少なくとも、ソース電極１１とゲート電極１３との距離ｄ２よりもｄ１を大きくするのがよい。
【００２３】
図２は、図１に示すＨＦＥＴ１０の平面図である。平面的にみて、ソース電極１１と、ドレイン電極１５とは櫛歯状に配列される。ゲート電極１３は、ソース電極１１とドレイン電極１５との間に並行するように位置する。ソース電極１１はソースパッド１１ｐから、またドレイン電極１５はドレインパッド１５ｐから延び出ている。ソースパッド１１ｐまたはドレインパッド１５ｐには、図示しない層間絶縁膜の上から、各電極パッド１１ｐ，１５ｐ上へとその層間絶縁膜を貫通して配線がなされている。ゲート電極１３についても、立体的に、ソース配線およびドレイン配線から絶縁性を確実に保って配線がなされる。
【００２４】
次に、本実施の形態におけるＧａＮ系ＨＦＥＴ１０の製造方法を説明する。まず、絶縁性基板１の上に、アンドープＧａＮ層２／ｐ型ＧａＮ層３／ｎ＋型ＧａＮソース層４、の積層体１８をエピタキシャル成長する（図３参照）。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用いる。またはＭＯＣＶＤ法でなくＭＢＥ(分子線エピタキシャル)法を用いてもよい。これにより結晶性の良いＧａＮ系半導体層を能率よく形成できる。また、各層の膜厚、キャリア濃度は、次のとおりである。
・アンドープＧａＮ層２：厚み５．０μｍ、キャリア濃度５．０×１０１５ｃｍ−３
・ｐ型ＧａＮ層３：厚み０．５μｍ、キャリア濃度５．０×１０１８ｃｍ−３
・ｎ＋型ＧａＮソース層４：厚み０．３μｍ、キャリア濃度５．０×１０１７ｃｍ−３
【００２５】
次に、図３に示すように、ｎ＋型ＧａＮソース層４／ｐ型ＧａＮ層３を貫通してアンドープＧａＮ層２内にまで届く凹部２８を設ける。この凹部の形成のために、図４（ａ），（ｂ）に示すように、通常の露光技術を用いて、所定領域にレジストマスクＭ１を用いる。凹部２８は、誘導結合プラズマ（Inductivity Coupled Plasma）を用いて生成した高密度プラズマを用い、ＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)により、ｎ＋型ＧａＮソース層４、ｐ型ＧａＮ層３、およびアンドープＧａＮ層２の一部をエッチングすることで形成される。これにより、ｎ＋型ＧａＮソース層４、ｐ型ＧａＮ層３、およびアンドープＧａＮ層２の端面は、開口部２８に露出して凹部の斜面部Ｓを構成する。斜面部Ｓは、エッチングされないで残るｎ＋型ＧａＮソース層４の表面の高地Ｔと、一部エッチングされて露出するアンドープＧａＮ層２の底部Ｂとをつないでいる。
この時点で、凹部２８の斜面Ｓには、深さ数ｎｍ（１ｎｍ〜２０ｎｍ程度）にわたって、エッチングダメージが発生している。なお、凹部２８の斜面部Ｓは、基板表面に対し約１０°〜９０°の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。ＲＩＥが終了すると、有機洗浄を行い、アッシング等により、レジストマスクＭ１を除去する。
【００２６】
続いて、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液をエッチング液として、凹部の斜面の異方性ウエットエッチングを行う（８０℃、数分〜数時間）。異方性ウエットエッチングによって、高密度プラズマを用いたＲＩＥによって凹部２８の斜面に生じたエッチングダメージを除去する。同時に、ｎ＋型ＧａＮソース層４、ｐ型ＧａＮ層３の端面の一部にそれぞれのｍ面（このあと明らかになる）を露出させる。
凹部２８の斜面は、ＧａＮ層２，３，４の端面で構成される。各ＧａＮ層の端面は、複数のほぼ基板面に垂直な面と、各垂直な面の間を補完するように形成された傾斜した面とが、凹部の斜面の傾斜方向（傾斜角度θ）に混在して形成されている。このＨＦＥＴ１０では、主面が｛ 0 0 0 1｝面である絶縁性基板１の場合、六方晶のＧａＮ系層（ＧａＮ、ＡｌＧａＮなど）を｛ 0 0 0 1｝面（以下、Ｃ面とする）を成長面として、エピタキシャル成長させる。したがって、ＧａＮ層２，３，４における垂直な面は、｛ 1-1 0 0｝面（以下、ｍ面とする）となる。ｍ面は、Ｃ面とは異なり無極性面である。このため、ｍ面を成長面として、ＧａＮ電子走行層５、ＡｌＧａＮ電子供給層６を再成長させることによって、ピエゾ電荷等の分極電荷がＡｌＧａＮ６／ＧａＮ５のヘテロ界面に生じない。このためチャネルの最低エネルギーを低下させる向きの電界は生じない。これによって、ピンチオフ特性の改善を得ることができる。
図３，４等における凹部２８の壁面の傾斜角θが９０度に近いほど、壁面におけるｍ面または垂直面の占める割合が高くなる。よって、本実施の形態のＨＦＥＴ１０においてピンチオフ特性を向上するためには、傾斜角θが９０度に近い方が好ましく、たとえば６０度以上とするのがよい。
【００２７】
エッチングダメージの深さは、ＲＩＥの処理条件によって異なる。また、凹部境界面に対するｍ面の割合は製造するＨＦＥＴ１０の仕様によって異なる。したがって、これらの条件を考慮して、異方性エッチングは、エッチングダメージを除去でき、かつ、所定の特定が得られるようなエッチングの条件で行えばよい。なお、異方性ウエットエッチングを行うためのエッチング液は、ＴＭＡＨ水溶液に限られない。エッチング液として、基板の材質に応じて適切なものを用いればよい。
凹部２８は、平面的には、図２に示すように、導電部１７上のソース電極の部分を、一方の櫛歯状になるように形成される。
【００２８】
次に、図５に示すように、再成長層７を構成する、ＧａＮ電子走行層５およびＡｌＧａＮ電子供給層６を、凹部２８の底部Ｂ、斜面部Ｓおよび高地Ｔにわたって形成する。ＧａＮ電子走行層５とＡｌＧａＮ電子供給層６との間にＡｌＮ中間層を挿入してもよい。再成長層７の成長では、まず、ＭＯＣＶＤを用いて、不純物を添加しないＧａＮ電子走行層５を形成する。ＭＯＣＶＤにおける成長温度は、１０２０℃とする。ＡｌＮ中間層を挿入する場合は、その後、成長温度を１０８０℃として、ＡｌＮ中間層およびＡｌＧａＮ電子供給層６を形成する。これによって凹部２８の底部Ｂ，斜面部Ｓおよび高地Ｔにわたって、電子走行層５、ＡｌＮ中間層、電子供給層６からなる再成長層７を形成することができる。なお、一例を挙げると、形成するＧａＮ電子走行層５、ＡｌＮ中間層、およびＡｌＧａＮ電子供給層６の厚さは、それぞれ、１００ｎｍ、１ｎｍ、２４ｎｍであり、ＡｌＧａＮ電子供給層６のＡｌ組成は２５％である。
【００２９】
再成長層７は、凹部２８の斜面部での成長速度の低下を避けるため、ＧａＮ系積層体１８の成長温度より低い温度で、かつ高いＶ／ＩＩＩ比で形成することが好ましい。さらに、電子走行層５の形成から中間層および電子供給層６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくＭＢＥ法を用いてもよい。
【００３０】
その後、凹部２８の形成法と同様に、図示しないレジストＭを用いて導電部１７のパターンを形成し、このレジストＭをマスクとしてドライエッチングによりｐ型ＧａＮ層３内に届く孔を設ける。そして、このレジストＭを除去したのち、新たにレジストパターン（図示せず）を形成し蒸着法により電極金属を成膜し、リフトオフ法により導電部１７を形成する。その後、ｐ型ＧａＮ層３とオーミック接触をえるために合金化アニールを行う。導電部１７は、平面的には、櫛歯状のソース電極１１の高地に沿って延びている。
【００３１】
次いで、図７に示すように、ソース電極１１、ゲート電極１３、ドレイン電極１５を形成する。ソース電極１１およびドレイン電極１５の形成にあたっては、まず、通常の露光技術を用い、所定領域に開口部を有するフォトレジスト（図示せず）を形成する。次に、蒸着法により、ソース電極１１として高地（導電部１７の表面を含む）、斜面部Ｓおよび底部Ｂの再成長層７上に、またドレイン電極１５として底部Ｂの再成長層７上に、それぞれＴｉ／Ａｌ膜を形成する。これら金属膜１１，１５を蒸着したのちリフトオフ法を用いてレジストパターン等を除去する。その後、窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。これにより、Ｔｉ／Ａｌ膜とｎ＋型ＧａＮソース層４または再成長層７との界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトを有するソース電極１１およびドレイン電極１５を形成することができる。
ソース電極１１およびドレイン電極１５としては、Ｔｉ／Ａｌ以外にも再成長層７とオーミックコンタクトする金属であればよい。
必ずしも行う必要はないが、ソース電極１１としてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層６およびＡｌＮ中間層を除去してもよい。この場合、中間層による電子のバリアがなく、オーミックコンタクトにおける抵抗を０．２Ωｍｍに低減することができる。
【００３２】
ゲート電極１３の形成にあたっては、まず、通常の露光技術を用い、所定の開口部を有するフォトレジスト（図示せず）を形成する。次に、蒸着法およびリフトオフ法を用い、凹部２８の底部Ｂに位置するＡｌＧａＮ電子供給層６上にＮｉ／Ａｕ膜を形成する。
なお、ゲート電極１１としては、Ｎｉ／Ａｕ以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成する金属であってもよい。また、ゲート電極１３を形成する前に、例えばシリコン膜の絶縁膜（図示せず）をＣＶＤ法やスパッタ法を用いて、凹部２８の底部ＢのＡｌＧａＮ電子供給層６上に１０ｎｍ形成するようにしてもよい。これにより、ＭＩＳ−ＨＦＥＴ構造を有するＨＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。
【００３３】
その後、ドレイン電極１５、ゲート電極１３またはソース電極１１に接続する配線層(図示せず)を形成し、トランジスタ表面を保護する絶縁膜層(図示せず)を形成する。絶縁膜層としては、例えば、窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。また、ボンディングパッド部(図示せず)の絶縁膜層をＲＩＥ法を用いて除去する。以上によりウェーハ表面の製造工程が完了する。
以上により図１に示すＨＦＥＴ１０が完成する。
【００３４】
（実施の形態２）
図８（ａ）は、本発明の実施の形態２における半導体装置であるＧａＮ系ＨＦＥＴ１０を示す断面図である。また図８（ｂ）は、機能上の特徴を示す図である。本発明の実施の形態と、実施の形態２との相違は、図８（ａ），（ｂ）に示すように、ｐ型ＧａＮ層３上に接して再成長層７が位置していて、図１（ａ），（ｂ）におけるｎ＋型ＧａＮソース層がない点にある。このため、導電部１７は、再成長層７（５，６）を貫通してｐ型ＧａＮ層３内に届く縦穴を充填することで、ソース電極１１とｐ型ＧａＮ層３とを導電接続する。
【００３５】
本実施の形態においては、ｎ＋型ＧａＮソース層がない、アンドープＧａＮ層２／ｐ型ＧａＮ層３、からなるＧａＮ系積層体１８を備える。この結果、ソース電極１１からチャネルまたは２ＤＥＧへの電子の流れは、ソース電極１１から、直接、なされる経路と、導電部１７を通る経路とから行われる。実施の形態１の半導体装置では、ｎ＋型ＧａＮソース層を経てチャネルにいたる経路もあったが、本実施の形態では、これがなくなる。この結果、オン抵抗は、本実施の形態よりも実施の形態１のほうが低くなる。
ｎ＋型ＧａＮソース層があるとエピタキシャル層成長後の活性化アニールにおいて、ｐ型ＧａＮ層の水素原子が抜けにくくなり、低い電気抵抗のｐ型ＧａＮ層を得にくくなる。本実施の形態におけるように、ｎ＋型ＧａＮソース層を省略し、ｐ型ＧａＮ層を露出した状態で活性化アニールすることで、水素原子の離脱を促進することができる。この結果、ｐ型ＧａＮ層の活性化率を向上し、電気抵抗を低くすることができる。その結果、正孔の引き抜き効率が改善し、耐圧向上に寄与することができる。
また、ｎ＋型ＧａＮソース層がないため、製造工程の簡略化等を得ることができる。
【００３６】
その他の点では、実施の形態１の半導体装置と共通する。したがって、図８（ａ），（ｂ）に示すＨＦＥＴ１０は、（１）高周波特性を向上し、（２）正孔の蓄積が生じないようにして耐圧性能の安定化を実現しながら、（３）小型化によるオン抵抗の低減、（４）構造の簡素化による製造歩留まりを向上させる、ことができる。
上記（１）〜（４）を実現するために、ソース電極１１を高くして高地Ｔとし、ゲート電極１３およびドレイン電極１５を低くして底部Ｂとし、その間に斜面部Ｓを設けて、チャネルを形成する再成長層７をその表面に沿わせる点も共通する。電子の流れが、斜行型といえる点も同じである。高地Ｔは、底部Ｂに比べてΔｈだけ大きいが、これは、主にｐ型ＧａＮ層３の挿入による。また、底部Ｂに位置するアンドープＧａＮ層２をエッチングして少しの厚みを除いてもよい。この厚み減少も、Δｈに加算される。
製造方法についても、ｎ＋型ＧａＮソース層がないというだけで、基本的に実施の形態１で説明した方法によって製造することができる。
【００３７】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００３８】
本発明の半導体装置によれば、パワーデバイス等での高周波化に対応して高周波特性を向上し、耐圧性能の不安定化を除き、小型化をはかることができる。このため、高周波特性の高いデバイスとしては低いオン抵抗を確保することができ、また加工が容易な簡単な構造を用いるため、製造歩留まりの向上も期待される
【符号の説明】
【００３９】
１ 絶縁性基板、２ アンドープＧａＮ層、３ ｐ型ＧａＮ層、４ ｎ＋型ＧａＮソース層、５ ＧａＮ電子走行層、６ ＡｌＧａＮ電子供給層、７ 再成長層、１０ ＨＦＥＴ、１１ ソース電極、１３ ゲート電極、１５ ドレイン電極、１７ 導電部、１８ ＧａＮ系積層体、２８ 凹部、Ｍ１ レジストパターン、Ｔ 高地（頂部）、Ｓ 斜面部、Ｂ 底部（低地）。
【特許請求の範囲】
【請求項１】
ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）であって、
非導電性基板上に位置する、チャネルとなる二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を形成するための再成長層と、
前記再成長層に接して位置する、ソース電極、ゲート電極およびドレイン電極を備え、
前記ソース電極が、前記ゲート電極に比べて、前記非導電性基板から遠い位置に位置することを特徴とする、半導体装置。
【請求項２】
前記ソース電極と前記非導電性基板との間に、前記チャネルで生成した正孔を吸収する部分を備え、前記ゲート電極と前記非導電性基板との間にはその正孔を吸収する部分がないことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記再成長層と、前記非導電性基板との間に半絶縁性ＧａＮ系層が位置することを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
少なくとも前記正孔を吸収するための部分であるｐ型層とｎ型ソース層とからなる積層体による高低差を表面に有し、前記再成長層は前記高低差の高地から斜面または壁面を経て低地を覆っており、前記ゲート電極および前記ドレイン電極は前記低地の上に位置し、少なくとも前記積層体は、その端の面で壁面もしくは斜面を形成し、前記ソース電極は、前記再成長層上に接して、前記積層体の高地の上から前記壁面または斜面の上を伝って前記ゲート電極が位置する低地の上にまで降りていることを特徴とする、請求項２または３に記載の半導体装置。
【請求項５】
前記ソース電極と前記正孔を吸収する部分とが該ソース電極下に埋め込まれた導電部によって導電接続されていることを特徴とする、請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体装置がＧａＮ系半導体により形成され、前記再成長層がＡｌＧａＮ層、ＩｎＡｌＮ層、ＡｌＮ層、ＡｌＧａＩｎＮ層、およびＧａＮ層のいずれか１つまたは２つ以上を備えることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
非導電性基板上に、順次、半絶縁性ＧａＮ系層／ｐ型ＧａＮ系層、を含むＧａＮ系積層体を形成する工程と、
前記ＧａＮ系積層体を表面からエッチングして前記半絶縁性ＧａＮ系層内に届く凹部を形成する工程と、
前記凹部およびその周囲の頂面を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、
前記凹部の底面の前記再成長層上に接して、ゲート電極およびドレイン電極を形成する工程と、
少なくとも前記凹部の周囲の頂面および斜面の前記再成長層上に接して、ソース電極を形成する工程とを備えることを特徴とする、半導体装置の製造方法。
【請求項８】
前記ソース電極を形成する工程では、前記再成長層表面から前記ｐ型ＧａＮ系層に届く縦穴を設け、次いで、導電性材料で前記縦穴を埋めることで導電部を形成し、そのあと該導電部に接するように前記ソース電極を形成することを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ＧａＮ系積層体における前記ｐ型ＧａＮ系層上に接してｎ型ＧａＮ系ソース層を備え、該ｎ型ＧａＮ系ソース層は前記凹部周囲の頂面を構成し、また該ｎ型ＧａＮ系ソース層の端面は前記斜面に含まれ、前記再成長層が該ｎ型ＧａＮ系ソース層を含めて覆っていることを特徴とする、請求項７または８に記載の半導体装置の製造方法。
【請求項１】
ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）であって、
非導電性基板上に位置する、チャネルとなる二次元電子ガス（２ＤＥＧ：2 Dimensional Electron Gas）を形成するための再成長層と、
前記再成長層に接して位置する、ソース電極、ゲート電極およびドレイン電極を備え、
前記ソース電極が、前記ゲート電極に比べて、前記非導電性基板から遠い位置に位置することを特徴とする、半導体装置。
【請求項２】
前記ソース電極と前記非導電性基板との間に、前記チャネルで生成した正孔を吸収する部分を備え、前記ゲート電極と前記非導電性基板との間にはその正孔を吸収する部分がないことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記再成長層と、前記非導電性基板との間に半絶縁性ＧａＮ系層が位置することを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
少なくとも前記正孔を吸収するための部分であるｐ型層とｎ型ソース層とからなる積層体による高低差を表面に有し、前記再成長層は前記高低差の高地から斜面または壁面を経て低地を覆っており、前記ゲート電極および前記ドレイン電極は前記低地の上に位置し、少なくとも前記積層体は、その端の面で壁面もしくは斜面を形成し、前記ソース電極は、前記再成長層上に接して、前記積層体の高地の上から前記壁面または斜面の上を伝って前記ゲート電極が位置する低地の上にまで降りていることを特徴とする、請求項２または３に記載の半導体装置。
【請求項５】
前記ソース電極と前記正孔を吸収する部分とが該ソース電極下に埋め込まれた導電部によって導電接続されていることを特徴とする、請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体装置がＧａＮ系半導体により形成され、前記再成長層がＡｌＧａＮ層、ＩｎＡｌＮ層、ＡｌＮ層、ＡｌＧａＩｎＮ層、およびＧａＮ層のいずれか１つまたは２つ以上を備えることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
非導電性基板上に、順次、半絶縁性ＧａＮ系層／ｐ型ＧａＮ系層、を含むＧａＮ系積層体を形成する工程と、
前記ＧａＮ系積層体を表面からエッチングして前記半絶縁性ＧａＮ系層内に届く凹部を形成する工程と、
前記凹部およびその周囲の頂面を覆うように、電子走行層および電子供給層を含む再成長層を形成する工程と、
前記凹部の底面の前記再成長層上に接して、ゲート電極およびドレイン電極を形成する工程と、
少なくとも前記凹部の周囲の頂面および斜面の前記再成長層上に接して、ソース電極を形成する工程とを備えることを特徴とする、半導体装置の製造方法。
【請求項８】
前記ソース電極を形成する工程では、前記再成長層表面から前記ｐ型ＧａＮ系層に届く縦穴を設け、次いで、導電性材料で前記縦穴を埋めることで導電部を形成し、そのあと該導電部に接するように前記ソース電極を形成することを特徴とする、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ＧａＮ系積層体における前記ｐ型ＧａＮ系層上に接してｎ型ＧａＮ系ソース層を備え、該ｎ型ＧａＮ系ソース層は前記凹部周囲の頂面を構成し、また該ｎ型ＧａＮ系ソース層の端面は前記斜面に含まれ、前記再成長層が該ｎ型ＧａＮ系ソース層を含めて覆っていることを特徴とする、請求項７または８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２０９３７４（Ｐ２０１２−２０９３７４Ａ）
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願番号】特願２０１１−７２８４９（Ｐ２０１１−７２８４９）
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
【公開日】平成２４年１０月２５日（２０１２．１０．２５）
【国際特許分類】
【出願日】平成２３年３月２９日（２０１１．３．２９）
【出願人】（０００００２１３０）住友電気工業株式会社 (12,747)
【Ｆターム（参考）】
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