窒化物半導体素子及びその製造方法
【課題】高耐圧及び高電流の動作が可能な半導体素子及びその製造方法を提案する。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０の方向に突出した多数のパターン化された突起６１を備え、内部に窒化物半導体層３０にオーミック接合されるオーミックパターン６５を含むソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に、且つ、パターン化された突起６１を含んでソース電極６０上の少なくとも一部に亘って形成された誘電層４０と、一部が、誘電層４０を間に置いてソース電極６０のパターン化された突起６１部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極７０と、を含んでなる。
【解決手段】内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層３０と、窒化物半導体層３０にオーミック接合されたドレイン電極５０と、ドレイン電極５０の方向に突出した多数のパターン化された突起６１を備え、内部に窒化物半導体層３０にオーミック接合されるオーミックパターン６５を含むソース電極６０と、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に、且つ、パターン化された突起６１を含んでソース電極６０上の少なくとも一部に亘って形成された誘電層４０と、一部が、誘電層４０を間に置いてソース電極６０のパターン化された突起６１部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極７０と、を含んでなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子及びその製造方法に関し、具体的には、ノーマリオフ動作をする窒化物半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
グリーンエネルギー政策などにより、電力消費の低減に対する関心が増加しており、このために、電力変換効率の上昇は必須な要素である。電力変換において、パワースイッチング素子の効率が全体の電力変換効率を左右する。
【０００３】
現在、通常に利用されている電力素子はシリコンを利用したパワーＭＯＳＦＥＴやＩＧＢＴが殆どであるが、シリコン材料の限界により、素子の効率増加に限界が生じる。これを解決するために、窒化ガリウム（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ、ＧａＮ）などの窒化物半導体を利用したトランジスタを製作し、変換効率を高めようとする発明が特許出願されている。
【０００４】
しかし、ＧａＮを利用した、例えば、高電子移動度トランジスタ（ＨＥＭＴ）構造は、ゲート電圧が０Ｖ（ノーマル状態）である時、ドレイン電極とソース電極との間の抵抗が低いため、電流が流れるようになる「オン」状態になる。これにより、電流及び電力の消耗が発生し、これをオフ状態にするためには、ゲート電極に負の電圧（例えば、−５Ｖ）を加えなければならないという欠点がある（ノーマリオン（ｎｏｒｍａｌｌｙ−ｏｎ）構造）。
【０００５】
このようなノーマリオン構造の欠点を解決するために、従来、図６及び図７に示すものが提示されている。図６及び図７は、従来の高電子移動度ＨＥＭＴ構造を示す。
【０００６】
図６は、米国特許出願公開第２００７−０２９５９９３号明細書(特許文献１)に開示された図面である。図６では、ＡｌＧａＮ層でゲートＧの下部領域と、ゲートＧとドレインＤとの間のゲート電極Ｇに近い領域にイオンを注入し、ＡｌＧａＮ層１３３の成長により形成されたチャンネルの濃度を調節している。図６は、イオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を利用してゲートＧの下部のチャンネル領域１３１のキャリア濃度を調節し、ノーマリオフ（Ｎｏｒｍａｌｌｙ ｏｆｆ）動作を実現している。
【０００７】
図７は、米国特許第７０３８２５３号明細書（特許文献２）に開示された図面であり、第１及び第２の電子供与層１３３ａ、１３３ｂの間に形成されたチャンネル層１３１上に絶縁層１４０を塗布し、絶縁層１４０上にゲート電極Ｇを形成して、ゲート電極Ｇの下部に２ＤＥＧチャンネル１３５が形成されないようにしている。図７は、ゲートＧの下部をリセス（ｒｅｃｅｓｓ）工程を利用してエッチングし、ノーマリオフ（Ｎｏｒｍａｌｌｙ ｏｆｆ）動作を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２００７−０２９５９９３号明細書
【特許文献２】米国特許第７０３８２５３号明細書
【特許文献３】韓国公開特許第１０−２００５−００１０００４号公報
【特許文献４】米国特許第６６９００４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のようなノーマリオン構造の問題を解決し、ノーマリオフ動作をする半導体素子を具現する必要がある。
【００１０】
本発明は、上述の問題を解決するためのもので、半導体素子、例えばＦＥＴのソース領域にショットキー（Ｓｃｈｏｔｔｋｙ）電極を形成し、ドレイン方向に突出された多数のパターン化された突起を備え、さらに、下端部の境界面にオーミック接合されるオーミックパターン電極を備えて、ゲート電極の一部をソース電極の一部領域の上部に形成することにより、ノーマリオフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ、Ｎ−ｏｆｆ）またはエンハンスメントモード（Ｅｎｈａｎｃｅｍｅｎｔ Ｍｏｄｅ）動作して、高耐圧及び高電流の動作が可能な半導体素子及びその製造方法を提案することをその目的とする。
【課題を解決するための手段】
【００１１】
上述の課題を解決するために、本発明によると、基板の上部に配置され、内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層と、窒化物半導体層にオーミック接合されたドレイン電極と、ドレイン電極と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起を備え、窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極と、ドレイン電極とソース電極との間の窒化物半導体層上に、且つ、パターン化された突起を含んでソース電極上の少なくとも一部に亘って形成された誘電層と、ドレイン電極と離隔されるように誘電層上に配置され、一部が、誘電層を間に置いてソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極と、を含んでなる窒化物半導体素子が提案される。
【００１２】
本発明によると、オーミックパターンの少なくともドレイン方向の側面一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で誘電層と接合される。また、本発明によると、オーミックパターンのドレイン方向の一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で誘電層と接合される。
【００１３】
本発明によると、ソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極の一部は、ソース電極のオーミックパターンの少なくとも一部をカバーするように形成される。
【００１４】
本発明によると、オーミックパターンは、ドレイン電極の配列に並べて配置される。
【００１５】
本発明によると、窒化物半導体層は、基板上に配置され、窒化ガリウム系物質を含む第１の窒化物層と、第１の窒化物層上に異種接合され、第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層と、を含む。
【００１６】
好ましくは、第１の窒化物層は窒化ガリウム（ＧａＮ）を含み、第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含む。
【００１７】
上述の課題を解決するために、本発明によると、基板の上部に配置され、内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層と、窒化物半導体層にオーミック接合されたドレイン電極と、ドレイン電極と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起を備え、窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極と、ドレイン電極とソース電極との間の窒化物半導体層上に、且つ、パターン化された突起を含んでソース電極の少なくとも一部上に亘って形成された誘電層と、誘電層を間に置いて、ソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された第１の領域と、ドレイン電極とソース電極との間の誘電層上にドレイン電極と離隔されるように配置された第２の領域と、を含むゲート電極と、を含んでなる窒化物半導体素子が提案される。
【００１８】
本発明によると、オーミックパターンの少なくともドレイン方向の側面一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で誘電層と接合される。また、本発明によると、オーミックパターンのドレイン方向の一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で誘電層と接合される。
【００１９】
本発明によると、ゲート電極は、第１の領域と第２の領域とに分離され、第２の領域はフローティングゲートを形成する。
【００２０】
本発明によると、第１の領域は、ソース電極のオーミックパターンの少なくとも一部をカバーするように形成される。
【００２１】
本発明によると、オーミックパターンは、ドレイン電極の配列に並べて配置される。
【００２２】
本発明によると、窒化物半導体層は、基板上に配置され、窒化ガリウム系物質を含む第１の窒化物層と、第１の窒化物層上に異種接合され、第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層と、を含む。好ましくは、第１の窒化物層は窒化ガリウム（ＧａＮ）を含み、第２の窒化物層はアルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含む。
【００２３】
本発明によると、窒化物半導体素子は、基板と窒化物半導体層との間にバッファ層をさらに含む。
【００２４】
本発明によると、基板は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）の少なくとも何れか一つを用いた基板である。
【００２５】
本発明によると、誘電層は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３の少なくとも何れか一つを含んでなる。
【００２６】
本発明によると、窒化物半導体素子は、パワートランジスタ素子である。
【００２７】
上述の課題を果たすために、本発明によると、基板の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネルを生成する窒化物半導体層を形成する段階と、窒化物半導体層にオーミック接合されるドレイン電極と、ドレイン電極と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起を備え、窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極を形成する段階と、ドレイン電極とソース電極との間の窒化物半導体層上に、且つ、パターン化された突起を含んでソース電極上の少なくとも一部に亘って誘電層を形成する段階と、ドレイン電極と離隔されるように誘電層上にゲート電極を形成し、ゲート電極の一部をソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部の誘電層上に形成する段階と、を含んでなる窒化物半導体素子の製造方法が提案される。
【００２８】
本発明による製造方法は、上述のソース電極を形成する段階で、オーミックパターンの少なくともドレイン方向の側面一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにし、誘電層を形成する段階で、露出したオーミックパターンの少なくともドレイン方向の側面一部と誘電層が接合するように誘電層を形成する。また、本発明の実施形態によると、上述のソース電極を形成する段階で、オーミックパターンのドレイン方向の一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で露出するようにし、誘電層を形成する段階で、露出したオーミックパターンのドレイン方向の一部と誘電層が接合するように誘電層を形成する。
【００２９】
本発明の製造方法は、上述のゲート電極を形成する段階で、ソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極の一部が、ソース電極のオーミックパターンの少なくとも一部をカバーするようにゲート電極を形成する。
【００３０】
本発明の製造方法は、上述のソース電極を形成する段階で、オーミックパターンはドレイン電極の配列に並べて配置される。
【００３１】
本発明の製造方法は、上述の窒化物半導体層を形成する段階は、基板の上部に窒化ガリウム系物質を含む第１の窒化物層をエピタキシャル成長させて形成する段階と、第１の窒化物層をシード層として、第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層をエピタキシャル成長させて形成する段階と、を含む。
【００３２】
上述の課題を果たすために、本発明によると、基板の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネルを生成する窒化物半導体層を形成する段階と、窒化物半導体層にオーミック接合されるドレイン電極と、ドレイン電極と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起を備え、窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極を形成する段階と、ドレイン電極とソース電極との間の窒化物半導体層上に、且つ、パターン化された突起を含んでソース電極上の少なくとも一部に亘って誘電層を形成する段階と、誘電層を間に置いて、ソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された第１の領域と、ドレイン電極とソース電極との間の誘電層上にドレイン電極と離隔されるように配置された第２の領域と、を含むゲート電極を形成する段階と、を含んでなる窒化物半導体素子の製造方法が提案される。
【００３３】
本発明の製造方法は、上述のソース電極を形成する段階で、オーミックパターンの少なくともドレイン方向の側面一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにし、誘電層を形成する段階で、露出したオーミックパターンの少なくともドレイン方向の側面一部と誘電層が接合するように誘電層を形成する。また、本発明の実施形態によると、上述のソース電極を形成する段階で、オーミックパターンのドレイン方向の一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で露出するようにし、誘電層を形成する段階で、露出したオーミックパターンのドレイン方向の一部と誘電層が接合するように誘電層を形成する。
【００３４】
本発明の製造方法は、ゲート電極を形成する段階で、第１の領域と第２の領域を分離してゲート電極を形成し、第２の領域は、ドレイン電極とソース電極との間の誘電層上にフローティングゲートを形成する。
【００３５】
本発明の製造方法は、ゲート電極を形成する段階で、第１の領域はソース電極のオーミックパターンの少なくとも一部をカバーするように形成される。
【００３６】
たとえ本発明の好ましい実施形態として明示的に言及されていなくても、上述した技術的特徴の多様な組み合わせによる本発明の実施形態は、当業者に自明に具現される得る。
【発明の効果】
【００３７】
本発明によると、半導体素子、例えばＦＥＴのソース領域にショットキー（Ｓｃｈｏｔｔｋｙ）電極を形成し、ドレイン方向に突出された多数のパターン化された突起を備え、さらに、下端部の境界面にオーミック接合されるオーミックパターン電極を備え、ゲート電極の一部をソース電極の一部領域の上部に形成することにより、ノーマリオフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ、Ｎ−ｏｆｆ）またはエンハンスメントモード（Ｅｎｈａｎｃｅｍｅｎｔ Ｍｏｄｅ）動作して、高耐圧及び高電流の動作が可能な半導体素子を得ることができるようになる。
【００３８】
本発明半導体素子及びその製造方法は、既存のＧａＮノーマリオフ（Ｎ−ｏｆｆ）による素子に比べ、高耐圧及び高電流の動作が可能であるだけでなく、製造工程が簡単であるため、素子の製作が容易である。即ち、従来のノーマリオフ（Ｎ−ｏｆｆ）ＨＥＭＴのイオン注入、２００〜３００オングストロームの厚さのＡｌＧａＮ層エッチングなどの複雑な工程が不要であるため、その製作が容易である。
【００３９】
また、ソース電極のショットキー（Ｓｃｈｏｔｔｋｙ）障壁によって漏洩電流が防止される構造であり、既存のノーマリオフ（Ｎ−ｏｆｆ）ＨＥＭＴに比べ、漏洩電流が低く、耐圧が高くなる効果がある。さらに、本発明の実施形態によると、ショットキーソース電極の下端部の境界面のショットキー接合パターンの間にオーミックパターン電極のオーミック接合がなされ、オーミック接合による電流増加により、オン（ｏｎ）−抵抗が低くなり、高電流の動作が可能になった。
【００４０】
さらに、本発明によると、ゲート構造がソース電極のエッジ部分の上部及びドレイン電極とソース電極との間の誘電層上に形成されているため、電界が分散されて耐圧を高めるフィールドプレートの役割も同時に遂行することができ、ソース電極とゲート電極との間の距離が短いため、トランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）が高くなる長所がある。
【００４１】
本発明の多様な実施形態により、直接的に言及されていない多様な効果が、本発明の多様な構成から、当該技術分野において通常の知識を有する者によって導出される得ることは自明である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態による窒化物半導体素子の概略的な平面図である。
【図２ａ】図１による窒化物半導体素子のＩ−Ｉ'区間及びII−II'区間の断面図である。
【図２ｂ】図１による窒化物半導体素子のＩ−Ｉ'区間及びII−II'区間の断面図である。
【図３ａ】図２ａ及び図２ｂによる窒化物半導体素子の製造方法を概略的に示す図面である。
【図３ｂ】図２ａ及び図２ｂによる窒化物半導体素子の製造方法を概略的に示す図面である。
【図３ｃ】図２ａ及び図２ｂによる窒化物半導体素子の製造方法を概略的に示す図面である。
【図３ｄ】図２ａ及び図２ｂによる窒化物半導体素子の製造方法を概略的に示す図面である。
【図４ａ】本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。
【図４ｂ】本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。
【図５ａ】本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。
【図５ｂ】本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。
【図６】従来の高電子移動度ＨＥＭＴ構造を示す。
【図７】従来の高電子移動度ＨＥＭＴ構造を示す。
【発明を実施するための形態】
【００４３】
上述の課題を果たすための本発明の実施形態を、添付図面を参照して説明する。本説明において、同一の符号は同一の構成を意味し、重複したり、本発明の意味を限定して解釈する可能性のある付加的な説明は省略され得る。
【００４４】
具体的に説明するにあたり、本明細書において、一つの構成要素が他の構成要素と「直接連結」または「直接結合」などと言及されないかぎり、単純に「連結」または「結合」などと言及された場合には、「直接的に」連結または結合されているか、若しくは、それらの間にさらに他の構成要素が挿入されて連結または結合される形態として存在することもできる。
【００４５】
本明細書において、たとえ単数の表現が記載されていても、発明の概念に反することなく、解釈上矛盾したり明白に異なって解釈されないかぎり、複数の構成全体を代表する概念として用いることができることに留意すべきである。本明細書において、「含む」、「有する」、「備える」、「含んでなる」などの記載は、一つまたはそれ以上の他の特徴や構成要素、またはそれらの組み合わせの存在または付加可能性がある、と理解されるべきである。
【００４６】
また、本明細書で参照される図面は、本発明の実施形態を説明するための理想的な例示図であり、膜、層または領域などのサイズ、厚さなどは、技術内容を効果的に説明するために誇張されたものである。さらに、図面で例示された領域の形状は、素子の領域の特定形態を例示するためのものであり、発明の範囲を制限するものではない。
【００４７】
以下、添付図面を参照して、本発明の実施形態に係る半導体素子及び製造方法を具体的に説明する。
【００４８】
図１は本発明の実施形態による窒化物半導体素子の概略的な平面図である。
【００４９】
図２ａ及び図２ｂは、それぞれ図１における窒化物半導体素子のI−I'区間及びII−II'区間の断面図である。
【００５０】
図３ａから図３ｄは、図２ａ及び図２ｂに示す窒化物半導体素子の製造方法を概略的に示す図面である。
【００５１】
図４ａ及び図４ｂは、本発明の他の実施形態による窒化物半導体素子の概略的な断面図であり、図１のI−I'区間及びII−II'区間と同様の位置で切断した状態を示す。
【００５２】
図５ａ及び図５ｂは、本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図であり、図１のI−I'区間及びII−II'区間と同様の位置で切断した状態を示す。
【００５３】
まず、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照して、本発明の実施形態による窒化物半導体素子を具体的に説明する。
【００５４】
図１、図２ａと図２ｂ、または／及び図５ａと図５ｂを参照すると、本発明の実施形態による窒化物半導体素子は、基板１０の上部に配置された窒化物半導体層３０と、ドレイン電極５０と、ソース電極６０と、誘電層４０と、ゲート電極７０と、を含んでなる。
【００５５】
図２ａと図２ｂ、または／及び図５ａと図５ｂを参照すると、本実施形態において、窒化物半導体層３０は基板１０の上部に配置される。基板１０は、一般的に絶縁基板を用い、実質的に絶縁性を有する高抵抗性の基板を用いることができる。
【００５６】
本発明の実施形態によると、図２ａと図２ｂ、または／及び図５ａと図５ｂで、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）の少なくとも何れか一つを利用して製造することができ、または、公知の他の基板物質を利用して製造することができる。
【００５７】
窒化物半導体層３０は、基板１０の上部に直接形成することができる。好ましくは、窒化物半導体層３０は、窒化物単結晶薄膜をエピタキシャル成長させて形成することができる。窒化物半導体層３０を形成するためのエピタキシャル成長工程としては、液相成長法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、分子ビーム成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、有機金属気相蒸着法（ＭＯＣＶＤ：Ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ）などを用いることができる。
【００５８】
また、図４ａと図４ｂを参照すると、本発明の他の実施形態によると、基板１０と窒化物半導体層３０との間にバッファ層２０を備え、窒化物半導体層３０をバッファ層２０上に形成することができる。バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合（ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ）による問題点を解決するために提供される。バッファ層２０は、一つの層だけでなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む多数の層で形成することができる。また、バッファ層２０は、窒化ガリウムの他に、３−５族化合物半導体で形成することもできる。例えば、基板１０がサファイア基板１０である場合、窒化ガリウムを含む窒化物半導体層３０との格子定数及び熱膨脹係数の差によってミスマッチ（ｍｉｓｍａｔｃｈ）が生じることを防止するために、バッファ層２０の成長が重要である。
【００５９】
図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、窒化物半導体層３０の内部には２次元電子ガス（２ＤＥＧ）チャンネル３５が形成される。窒化物半導体素子のゲート電極７０にバイアス電圧を印加すると、窒化物半導体層３０の内部の２ＤＥＧチャンネル３５を介して電子が移動し、電流がドレイン電極５０とソース電極６０との間に流れるようになる。窒化物半導体層３０をなす窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが用いられる。
【００６０】
本発明の実施形態によると、窒化物半導体層３０は、異種接合された窒化ガリウム系の半導体層３０であり、異種接合された境界面で、エネルギーバンドギャップの差によって２次元電子ガスチャンネル３５が形成される。異種接合される窒化ガリウム系の半導体層３０で、異種接合の間の格子定数差が小さいほどバンドギャップと極性差が減るようになり、これにより、２ＤＥＧチャンネル３５の形成が抑制される。異種接合時のエネルギーバンドギャップの不連続性により、広いバンドギャップを有する物質から小さいバンドギャップを有する物質に自由電子が移動するようになる。このような電子は、異種接合の境界面に蓄積されて２ＤＥＧチャンネル３５を形成し、ドレイン電極５０とソース電極６０との間に電流が流れるようにする。
【００６１】
図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、窒化物半導体層３０は、第１の窒化物層３１と第２の窒化物層３３とを含む。第１の窒化物層３１は、基板１０上に配置され、窒化ガリウム系物質を含む。第２の窒化物層３３は、第１の窒化物層３１上に異種接合され、第１の窒化物層３１より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む。この際、第２の窒化物層３３は、第１の窒化物層３１内に形成される２ＤＥＧチャンネル３５に電子を供給する役割をする。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さに形成されることが好ましい。
【００６２】
好ましくは、本発明の実施形態によると、第１の窒化物層３１は窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含む。実施形態によると、第１の窒化物層３１は窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３はアルミニウム窒化ガリウム（ＡｌＧａＮ）を含むことが好ましい。
【００６３】
次に、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照して、本発明の実施形態の構成を説明する。
【００６４】
図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、本実施形態による窒化物半導体素子のドレイン電極５０とソース電極６０が窒化物半導体層３０に形成される。ドレイン電極５０は、窒化物半導体層３０にオーミック接合５０ａされている。
【００６５】
ソース電極６０は、ドレイン電極５０と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起６１を備え、窒化物半導体層３０にショットキー接合６０ａされる。多数のパターン化された突起６１は、例えば四角形の鋸歯（ｓａｗ−ｔｅｅｔｈ）状のパターンを有することができる。本発明の特徴である多数のパターン化された突起６１により、ショットキー接合によってその下部の窒化物半導体層３０、具体的には第２の窒化物層３３で空乏領域が形成され、逆方向電流の流れを遮断するようになる。ショットキー接合６０ａされるソース電極６０の構造により、窒化物半導体層が逆方向バイアスによって駆動される時、ソース電極６０のショットキー接合領域６０ａによって生成される空乏領域が拡張され、２ＤＥＧチャンネル３５を遮断して電流の流れを安定的に遮断することができる。これにより、逆方向電流の流れを遮断し、逆方向降伏電流を増加させて、ノーマリオフ（ｎｏｒｍａｌｌｙ−ｏｆｆ）状態を実現することができるようになる。特に、逆方向バイアス電圧を印加する時、ソース電極６０のドレイン方向側のコーナー近所のショットキー接合領域６０ａで空乏領域が大きく拡張される。一方、順方向バイアス電圧をかけると、ソース電極６０のショットキー接合領域６０ａによって生成される空乏領域が小くなり、２ＤＥＧチャンネル３５を介してドレイン電極５０とソース電極６０との間に電流が流れるようになる。
【００６６】
さらに、本発明では、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂに図示されたように、ソース電極６０の下端部に、窒化物半導体層３０にオーミック接合６５ａされるオーミックパターン６５を含ませてソース電極６０を形成する。本発明の特徴によると、ソース電極６０の下端部の境界面のショットキー接合６０ａパターンの間のオーミックパターン電極６５による電流増加により、オン（ｏｎ）−抵抗が低くなり、高電流の動作が可能になる。図１に図示されたように、オーミックパターン電極６５は棒状であることができ、図示されていないが、多数の棒状を配置することもできる。または、図示されていないが、オーミックパターン電極６５は、多数の小型棒パターンがラインをなすように形成することもできる。
【００６７】
図１を図示されたように、本発明の実施形態によると、オーミックパターン６５はドレイン電極５０の配列に並べて配置される。
【００６８】
本発明の実施形態によると、オーミックパターン６５の少なくともドレイン方向の側面一部が、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で誘電層４０と接合される。これにより、オーミックパターン６５のドレイン方向の側面一部のみが多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の断面上でのみ誘電層４０と接合されることもでき、オーミックパターン６５のドレイン方向の一部領域が多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域内まで露出し、誘電層４０と接合されることもできる。
【００６９】
具体的には、オーミックパターン６５のドレイン方向の一部が、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域で誘電層４０と接合される。この際、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域内まで露出して誘電層４０と接合されるオーミックパターン６５の領域が多くなると、電流が増加しやすいため高電流の作動が可能である面があるが、漏洩電流が多くなる。従って、オーミックパターン６５をパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域内まで露出させる場合、電流増加と漏洩電流の関係を考慮し、実験的に得られた適正な範囲内で露出するようにする。
【００７０】
図示されていないが、一例として、窒化物半導体層３０にオーミック接合６５ａされるオーミックパターン６５は、その全体がショットキー接合されるソース電極６０によって包囲されるように配置することもできる。
【００７１】
次に、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、本発明の実施形態による窒化物半導体素子の誘電層４０は、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に形成され、さらに、パターン化された突起６１を含んでソース電極６０の少なくとも一部上に亘って形成される。一例として、誘電層４０は、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上だけでなく、ソース電極６０のパターン化された突起６１全体と、その他のソース電極６０の一部領域に亘って形成される。
【００７２】
好ましくは、本発明の実施形態によると、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂで、誘電層４０は酸化膜からなることができ、実施形態によると、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３の少なくとも何れか一つを含んでなることができる。
【００７３】
次に、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、本実施形態による窒化物半導体素子のゲート電極７０は、ドレイン電極５０と離隔されるように誘電層４０上に配置される。さらに、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、ゲート電極７０の一部７１が、誘電層４０を間に置いて、ソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成される。好ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。ゲート電極７０に順方向バイアス電圧を印加すると、ソース電極６０のドレイン方向側のコーナー付近のショットキー接合領域６０ａで形成される空乏領域が小さくなり、２ＤＥＧチャンネル３５を介してドレイン電極５０とソース電極６０との間に電流が流れるようになる。
【００７４】
図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照して、本発明の他の実施形態によると、ソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成されたゲート電極の一部７１、７１'は、ソース電極６０のオーミックパターン６５の少なくとも一部をカバーするように形成される。
【００７５】
図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、ゲート構造が、ソース電極６０のエッジ部分の上部及びドレイン電極５０とソース電極６０との間の誘電層４０上に亘っているため、電界が分散する効果があり、これにより、ゲート構造自体が、耐圧を高めるフィールドプレートの役割を遂行するようになる。
【００７６】
また、図２ａと図２ｂ、または／及び図５ａと図５ｂを参照して、本発明の他の実施形態を説明する。
【００７７】
図２ａと図２ｂ、または／及び図５ａと図５ｂを参照すると、本発明の実施形態による窒化物半導体素子は、基板１０の上部に配置された窒化物半導体層３０と、ドレイン電極５０と、ソース電極６０と、誘電層４０と、ゲート電極７０と、を含んでなる。窒化物半導体層３０、ドレイン電極５０、ソース電極６０及び誘電層４０については上述の説明を参照する。
【００７８】
本実施形態において、ゲート電極７０は、第１の領域７１、７１’と第２の領域７３、７３’と、を含んでいる。第１の領域７１、７１’は、誘電層４０を間に置いてソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成されている。第２の領域７３、７３’は、ドレイン電極５０とソース電極６０との間の誘電層４０上に、ドレイン電極５０と離隔されるように配置される。第１の領域と第２の領域は、図２ａ及び図２ｂに図示されたように一体に形成されてもよく、または図５ａ及び図５ｂに図示されたように分離されてもよい。
【００７９】
図２ａと図２ｂ、または／及び図５ａと図５ｂを参照すると、本発明の実施形態において、第１の領域７１、７１’は、ソース電極６０のオーミックパターン６５の少なくとも一部をカバーするように形成される。
【００８０】
図５ａ及び図５ｂを参照して、本発明の実施形態を説明すると、ゲート電極７０の第１の領域７１’と第２の領域７３’は分離されている。この際、第２の領域７３’はフローティングゲートを形成する。第２の領域７３’がフローティングゲートの役割を遂行するため、第２の領域７３’によって電界が分散される効果がある。好ましくは、第２の領域７３’はソース電極６０に近く配置される。
【００８１】
図示されていないが、本発明の実施形態によると、第１の領域７１’と第２の領域７３’とに分離されたゲート電極７０の構造を有する窒化物半導体素子のオーミックパターン電極６５が、図１に図示されたように、ドレイン電極５０の配列に並べて配置される。オーミックパターン電極６５をソース電極６０の領域に配置させ、順方向バイアス電圧の印加によるオン（ｏｎ）抵抗を低くし、高電流の動作を可能にする。
【００８２】
図５ａ及び５ｂには図示されていないが、本発明の実施形態によると、図４ａ及び図４ｂに図示されたように、基板１０と窒化物半導体層３０との間にバッファ層２０を備え、窒化物半導体層３０をバッファ層２０上に形成することができる。
【００８３】
図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂに示す本発明の実施形態によると、ゲート電極７０に０（Ｖ）電圧を印加する時、２ＤＥＧチャンネル３５を介してドレイン電極５０とソース電極６０との間に流れる電流が、ソース電極６０領域のショットキー（Ｓｃｈｏｔｔｋｙ）障壁によって遮断される。そして、ゲート電極７０にしきい（ｔｈｒｅｓｈｏｌｄ）電圧以上を加えた時、ソース電極６０のドレイン方向のエッジ領域にキャリア（電子）濃度が高くなり、トンネリング（ｔｕｎｎｅｌｉｎｇ）現象によって電流が流れるようになる。この際、ゲートのしきい電圧は、誘電層４０の厚さなどによって決まる。これにより、既存のノーマリオフ（Ｎ−ｏｆｆ）ＨＥＭＴ構造に比べ、製作が容易であり、漏洩電流が少なくて高い耐圧を示す特性を有するようになる。
【００８４】
本発明の実施形態によると、ショットキーソース（Ｓｃｈｏｔｔｋｙ Ｓｏｕｒｃｅ）電極６０のドレイン方向の境界面に、例えば鋸歯状の多数のパターン化された突起６１を備える一方、ソース電極６０の領域に、例えばライン状のオーミックパターン電極６５を形成して、オーミック接合６５ａによる電流増加により、オン−抵抗が低くなり、高電流の作動が可能になる。
【００８５】
本発明の実施形態によると、上述の窒化物半導体素子はパワートランジスタ素子である。本発明の実施形態によるパワートランジスタは水平型ＨＥＭＴ構造を有する。
【００８６】
次に、本発明の実施形態による窒化物半導体の製造方法を、図面を参照して説明する。本発明による窒化物半導体の製造方法を説明するにあたり、図３ａから図３ｄだけでなく、上述した実施形態において言及された窒化物半導体素子及び図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂが参照され、その逆も同様である。
【００８７】
図３ａから図３ｄは本発明の実施形態による窒化物半導体の製造方法を示す。
【００８８】
好ましくは、本発明の実施形態によると、本発明の窒化物半導体素子の製造方法によって製造される素子はパワートランジスタである。
【００８９】
まず、図３ａを参照すると、基板１０の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネル３５を生成する窒化物半導体層３０を形成する。好ましくは、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）の少なくとも何れか一つを利用して製造されることができる。窒化物半導体層３０をなす窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが用いられる。
【００９０】
好ましくは、窒化物半導体層３０は、窒化物単結晶薄膜をエピタキシャル成長させて形成することができる。エピタキシャル成長時、過成長を防止するために、選択的に調節して成長させることが好ましい。もし、過成長された場合には、エッチバック（ｅｔｃｈ ｂａｃｋ）工程やＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して平坦化する過程をさらに行うことができる。
【００９１】
本発明の実施形態による窒化物半導体の製造方法において、図３ａに図示された第１の窒化物層３１及び第２の窒化物層３３は、エピタキシャル成長工程（Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ Ｐｒｅｃｅｓｓ）によって形成される。まず、第１の窒化物層３１を、基板１０の上部に窒化ガリウム系単結晶薄膜をエピタキシャル成長させて形成する。好ましくは、本発明の実施形態によると、第１の窒化物層３１を、窒化ガリウム（ＧａＮ）をエピタキシャル成長させて形成する。次に、第２の窒化物層３３は、第１の窒化物層３１をシード層として、第１の窒化物層３１より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む窒化物層をエピタキシャル成長させて形成する。好ましくは、本発明の実施形態によると、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含む窒化ガリウム系単結晶をエピタキシャル成長させて形成する。好ましくは、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）をエピタキシャル成長させて形成する。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さに形成されることが好ましい。
【００９２】
第１及び第２の窒化物層３３を形成するためのエピタキシャル成長工程としては、液相成長法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、分子ビーム成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、有機金属気相蒸着法（ＭＯＣＶＤ：Ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ）などが用いられることができる。
【００９３】
次に、図３ｂを参照すると、窒化物半導体層３０にドレイン電極５０及びソース電極６０を形成する。図３ｂで、ドレイン電極５０は、窒化物半導体層３０にオーミック接合５０ａされるように形成する。オーミック接合を完成するために熱処理することが可能である。窒化物半導体層３０上に金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）の少なくとも何れか一つの金属、金属シリサイド及びこれらの合金を用いてドレイン金属電極を形成する。ドレイン電極５０は多層構造に形成されることができる。
【００９４】
ソース電極６０は、ドレイン電極５０と離隔され、ドレイン電極の方向に突出された多数のパターン化された突起６１を備え、窒化物半導体層３０にショットキー接合６０ａされるように形成する。本発明の特徴である多数のパターン化された突起６１により、ショットキー接合によってその下部の窒化物半導体層３０、具体的には、第２の窒化物層３３で空乏領域が形成され、逆方向電流の流れを遮断するようになる。ショットキー接合６０ａされるソース電極６０は、窒化物半導体層３０とショットキー接合することができる物質、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）の少なくとも何れか一つの金属、金属シリサイド及びこれらの合金を用いて金属電極を形成することができる。ソース電極６０は多層構造に形成されることができる。
【００９５】
さらに、本発明のソース電極６０を形成する段階で、図３ｂに図示されたように、ソース電極６０の下端部に、窒化物半導体層３０にオーミック接合６５ａされるオーミックパターン６５を含ませてソース電極６０を形成する。これにより、ソース電極６０の下端部の境界面のショットキー接合６０ａパターンの間のオーミックパターン電極６５による電流増加により、オン（ｏｎ）−抵抗が低くなり、高電流の動作が可能になる。
【００９６】
図１に図示されたように、本発明の実施形態によると、ソース電極６０を形成する段階で、オーミックパターン６５はドレイン電極５０の配列に並べて配置される。
【００９７】
本発明の実施形態によると、ソース電極６０を形成する段階で、オーミックパターン６５の少なくともドレイン方向の側面一部が、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにする。さらに、誘電層４０を形成する段階で、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出したオーミックパターンの少なくともドレイン方向の側面一部と誘電層４０が接合するように誘電層４０を形成する。これにより、オーミックパターン６５のドレイン方向の側面一部のみが多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の断面上でのみ誘電層４０と接合されることもでき、オーミックパターン６５のドレイン方向の一部領域が多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域内まで露出し、誘電層４０と接合されることもできる。
【００９８】
具体的には、ソース電極６０を形成する段階で、オーミックパターン６５のドレイン方向の一部が多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域で露出するようにする。さらに、誘電層４０を形成する段階で、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域で露出したオーミックパターンのドレイン方向の一部と誘電層４０が接合するように誘電層４０を形成する。
【００９９】
図示されていないが、一例として、ソース電極６０を形成する段階で、窒化物半導体層３０にオーミック接合６５ａされるオーミックパターン６５は、その全体がショットキー接合されるソース電極６０によって包囲されるように配置することもできる。
【０１００】
本発明の実施形態によるドレイン電極５０とソース電極６０の形成過程を説明すると、基板１０の上部にエピタキシャル成長形成された窒化物半導体層３０上に、電極を形成するための金属層を電子ビーム蒸着器などによって蒸着させて形成し、金属層上にフォトレジストパターンを形成する。そして、フォトレジストパターンをエッチングマスクとして金属層をエッチングし、フォトレジストパターンを除去することにより金属電極５０、６０を形成することができる。
【０１０１】
この際、本発明の実施形態によると、ドレインオーミック電極５０の形成時、同時にまたは形成後に追加的なオーミック金属を蒸着する過程を行うことにより、ソース電極６０領域の一部に一定パターンを有するオーミックパターン電極６５を形成した後、ソース電極６０の残りの領域にショットキー接合電極を形成する。残りの領域にショットキー接合ソース電極６０を形成する時、フォトレジストパターンを利用して多数のパターン化された突起６１が形成されるようにする。
【０１０２】
図３ｃを参照すると、本発明の実施形態において、ドレイン電極５０とソース電極６０を形成した後、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に誘電層４０を形成する。この際、誘電層４０は、ソース電極６０のパターン化された突起６１を含み、少なくともソース電極６０の一部上に、好ましくはソース電極６０のパターン化された突起６１の全部とその他のドレイン方向のソース電極６０の一部領域に亘って形成される。好ましくは、誘電層４０は酸化膜からなることができ、実施形態によると、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３の少なくとも何れか一つを含んでなることができる。
【０１０３】
図３ｄを参照すると、本発明の実施形態において、図３ｃに示す誘電層４０を形成した後、ドレイン電極５０と離隔されるように、誘電層４０上にゲート電極７０を形成する。この際、図３ｄを参照すると、ゲート電極７０の一部７１がソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部の誘電層４０上に形成されるようにする。ゲート電極７０は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）の少なくとも何れか一つの金属、金属シリサイド及びこれらの合金を用いて形成されることができる。ゲート電極７０は、ドレイン電極５０または／及びソース電極６０と異なる金属を用いることができ、多層構造に形成することができる。好ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。
【０１０４】
本発明の実施形態によると、ゲート電極７０を形成する段階で、ソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成されたゲート電極７０の一部７１、７１'は、ソース電極６０のオーミックパターン６５の少なくとも一部をカバーするように形成される。
【０１０５】
本発明の実施形態によるゲート電極７０の形成過程を説明すると、誘電層４０上に電極を形成するための金属層を電子ビーム蒸着器などによって蒸着させて形成し、ゲート電極７０の一部がソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部の誘電層４０上に形成されるように、金属層上にフォトレジストパターンを形成する。そして、フォトレジストパターンをエッチングマスクとして金属層をエッチングする。エッチング後、フォトレジストパターンを除去することにより、金属電極を形成する。
【０１０６】
また、図３ｄ及び図５ａ、図５ｂを参照して、本発明の実施形態を説明すると、ゲート電極７０は、第１の領域７１と第２の領域７３とを含んでいる。ゲート電極７０の第１の領域７１は、誘電層４０を間に置いてソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成し、第２の領域７３は、ドレイン電極５０とソース電極６０との間の誘電層４０上に、ドレイン電極５０と離隔されて配置されるように、ゲート電極７０を形成する。第１の領域７１と第２の領域７３は、図３ｄに図示されたように一体に形成されてもよく、または図５ａ、図５ｂに図示されたように分離されてもよい。
【０１０７】
図３ｄ及び図５ａ、図５ｂを参照して、本発明の実施形態を説明すると、ゲート電極７０を形成する段階で、第１の領域７１、７１’は、ソース電極６０のオーミックパターン６５の少なくとも一部をカバーするように形成される。
【０１０８】
図５ａ、図５ｂを参照して、本発明の実施形態を説明すると、ゲート電極７０を形成する段階で、第１の領域７１と第２の領域７３を分離してゲート電極７０を形成し、第２の領域７３は、ドレイン電極５０とソース電極６０との間の誘電層４０上にフローティングゲートを形成する。
【０１０９】
本発明による窒化物半導体の製造方法の実施形態によれば、図４ａ及び図４ｂを参照すると、図５ａに図示された基板１０の上部に窒化物半導体層３０を形成する前に、基板１０上にバッファ層２０を形成する段階をさらに含むことができる。バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合（ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ）による問題点を解決するために提供される。バッファ層２０は、一つの層だけでなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む多数の層に形成されることができる。
【０１１０】
以上、上述の実施形態及び添付図面は、本発明の範囲を制限するものではなく、本発明に対する当該技術分野において通常の知識を有する者の理解を容易にするために例示的に説明されたものである。従って、本発明の多様な実施形態は、本発明の本質的な特性から外れない範囲内で変形された形態に具現されることができ、本発明の範囲は特許請求範囲に記載された発明によって解釈されるべきであり、当該技術分野において通常の知識を有する者による多様な変更、代案、均等物を含んでいる。
【符号の説明】
【０１１１】
１０ 基板
２０ バッファ層
３０ 窒化物半導体層
３１ 第１の窒化物層
３３ 第２の窒化物層
３５ ２ＤＥＧチャンネル
４０ 誘電層
５０ ドレイン電極
６０ ソース電極
６１ パターン化された突起
６５ オーミックパターン
７０ ゲート電極
７１、７１' 第１の領域
７３、７３' 第２の領域
【技術分野】
【０００１】
本発明は、窒化物半導体素子及びその製造方法に関し、具体的には、ノーマリオフ動作をする窒化物半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
グリーンエネルギー政策などにより、電力消費の低減に対する関心が増加しており、このために、電力変換効率の上昇は必須な要素である。電力変換において、パワースイッチング素子の効率が全体の電力変換効率を左右する。
【０００３】
現在、通常に利用されている電力素子はシリコンを利用したパワーＭＯＳＦＥＴやＩＧＢＴが殆どであるが、シリコン材料の限界により、素子の効率増加に限界が生じる。これを解決するために、窒化ガリウム（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ、ＧａＮ）などの窒化物半導体を利用したトランジスタを製作し、変換効率を高めようとする発明が特許出願されている。
【０００４】
しかし、ＧａＮを利用した、例えば、高電子移動度トランジスタ（ＨＥＭＴ）構造は、ゲート電圧が０Ｖ（ノーマル状態）である時、ドレイン電極とソース電極との間の抵抗が低いため、電流が流れるようになる「オン」状態になる。これにより、電流及び電力の消耗が発生し、これをオフ状態にするためには、ゲート電極に負の電圧（例えば、−５Ｖ）を加えなければならないという欠点がある（ノーマリオン（ｎｏｒｍａｌｌｙ−ｏｎ）構造）。
【０００５】
このようなノーマリオン構造の欠点を解決するために、従来、図６及び図７に示すものが提示されている。図６及び図７は、従来の高電子移動度ＨＥＭＴ構造を示す。
【０００６】
図６は、米国特許出願公開第２００７−０２９５９９３号明細書(特許文献１)に開示された図面である。図６では、ＡｌＧａＮ層でゲートＧの下部領域と、ゲートＧとドレインＤとの間のゲート電極Ｇに近い領域にイオンを注入し、ＡｌＧａＮ層１３３の成長により形成されたチャンネルの濃度を調節している。図６は、イオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を利用してゲートＧの下部のチャンネル領域１３１のキャリア濃度を調節し、ノーマリオフ（Ｎｏｒｍａｌｌｙ ｏｆｆ）動作を実現している。
【０００７】
図７は、米国特許第７０３８２５３号明細書（特許文献２）に開示された図面であり、第１及び第２の電子供与層１３３ａ、１３３ｂの間に形成されたチャンネル層１３１上に絶縁層１４０を塗布し、絶縁層１４０上にゲート電極Ｇを形成して、ゲート電極Ｇの下部に２ＤＥＧチャンネル１３５が形成されないようにしている。図７は、ゲートＧの下部をリセス（ｒｅｃｅｓｓ）工程を利用してエッチングし、ノーマリオフ（Ｎｏｒｍａｌｌｙ ｏｆｆ）動作を実現している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２００７−０２９５９９３号明細書
【特許文献２】米国特許第７０３８２５３号明細書
【特許文献３】韓国公開特許第１０−２００５−００１０００４号公報
【特許文献４】米国特許第６６９００４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のようなノーマリオン構造の問題を解決し、ノーマリオフ動作をする半導体素子を具現する必要がある。
【００１０】
本発明は、上述の問題を解決するためのもので、半導体素子、例えばＦＥＴのソース領域にショットキー（Ｓｃｈｏｔｔｋｙ）電極を形成し、ドレイン方向に突出された多数のパターン化された突起を備え、さらに、下端部の境界面にオーミック接合されるオーミックパターン電極を備えて、ゲート電極の一部をソース電極の一部領域の上部に形成することにより、ノーマリオフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ、Ｎ−ｏｆｆ）またはエンハンスメントモード（Ｅｎｈａｎｃｅｍｅｎｔ Ｍｏｄｅ）動作して、高耐圧及び高電流の動作が可能な半導体素子及びその製造方法を提案することをその目的とする。
【課題を解決するための手段】
【００１１】
上述の課題を解決するために、本発明によると、基板の上部に配置され、内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層と、窒化物半導体層にオーミック接合されたドレイン電極と、ドレイン電極と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起を備え、窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極と、ドレイン電極とソース電極との間の窒化物半導体層上に、且つ、パターン化された突起を含んでソース電極上の少なくとも一部に亘って形成された誘電層と、ドレイン電極と離隔されるように誘電層上に配置され、一部が、誘電層を間に置いてソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極と、を含んでなる窒化物半導体素子が提案される。
【００１２】
本発明によると、オーミックパターンの少なくともドレイン方向の側面一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で誘電層と接合される。また、本発明によると、オーミックパターンのドレイン方向の一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で誘電層と接合される。
【００１３】
本発明によると、ソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極の一部は、ソース電極のオーミックパターンの少なくとも一部をカバーするように形成される。
【００１４】
本発明によると、オーミックパターンは、ドレイン電極の配列に並べて配置される。
【００１５】
本発明によると、窒化物半導体層は、基板上に配置され、窒化ガリウム系物質を含む第１の窒化物層と、第１の窒化物層上に異種接合され、第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層と、を含む。
【００１６】
好ましくは、第１の窒化物層は窒化ガリウム（ＧａＮ）を含み、第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含む。
【００１７】
上述の課題を解決するために、本発明によると、基板の上部に配置され、内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層と、窒化物半導体層にオーミック接合されたドレイン電極と、ドレイン電極と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起を備え、窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極と、ドレイン電極とソース電極との間の窒化物半導体層上に、且つ、パターン化された突起を含んでソース電極の少なくとも一部上に亘って形成された誘電層と、誘電層を間に置いて、ソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された第１の領域と、ドレイン電極とソース電極との間の誘電層上にドレイン電極と離隔されるように配置された第２の領域と、を含むゲート電極と、を含んでなる窒化物半導体素子が提案される。
【００１８】
本発明によると、オーミックパターンの少なくともドレイン方向の側面一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で誘電層と接合される。また、本発明によると、オーミックパターンのドレイン方向の一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で誘電層と接合される。
【００１９】
本発明によると、ゲート電極は、第１の領域と第２の領域とに分離され、第２の領域はフローティングゲートを形成する。
【００２０】
本発明によると、第１の領域は、ソース電極のオーミックパターンの少なくとも一部をカバーするように形成される。
【００２１】
本発明によると、オーミックパターンは、ドレイン電極の配列に並べて配置される。
【００２２】
本発明によると、窒化物半導体層は、基板上に配置され、窒化ガリウム系物質を含む第１の窒化物層と、第１の窒化物層上に異種接合され、第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層と、を含む。好ましくは、第１の窒化物層は窒化ガリウム（ＧａＮ）を含み、第２の窒化物層はアルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含む。
【００２３】
本発明によると、窒化物半導体素子は、基板と窒化物半導体層との間にバッファ層をさらに含む。
【００２４】
本発明によると、基板は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）の少なくとも何れか一つを用いた基板である。
【００２５】
本発明によると、誘電層は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３の少なくとも何れか一つを含んでなる。
【００２６】
本発明によると、窒化物半導体素子は、パワートランジスタ素子である。
【００２７】
上述の課題を果たすために、本発明によると、基板の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネルを生成する窒化物半導体層を形成する段階と、窒化物半導体層にオーミック接合されるドレイン電極と、ドレイン電極と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起を備え、窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極を形成する段階と、ドレイン電極とソース電極との間の窒化物半導体層上に、且つ、パターン化された突起を含んでソース電極上の少なくとも一部に亘って誘電層を形成する段階と、ドレイン電極と離隔されるように誘電層上にゲート電極を形成し、ゲート電極の一部をソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部の誘電層上に形成する段階と、を含んでなる窒化物半導体素子の製造方法が提案される。
【００２８】
本発明による製造方法は、上述のソース電極を形成する段階で、オーミックパターンの少なくともドレイン方向の側面一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにし、誘電層を形成する段階で、露出したオーミックパターンの少なくともドレイン方向の側面一部と誘電層が接合するように誘電層を形成する。また、本発明の実施形態によると、上述のソース電極を形成する段階で、オーミックパターンのドレイン方向の一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で露出するようにし、誘電層を形成する段階で、露出したオーミックパターンのドレイン方向の一部と誘電層が接合するように誘電層を形成する。
【００２９】
本発明の製造方法は、上述のゲート電極を形成する段階で、ソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極の一部が、ソース電極のオーミックパターンの少なくとも一部をカバーするようにゲート電極を形成する。
【００３０】
本発明の製造方法は、上述のソース電極を形成する段階で、オーミックパターンはドレイン電極の配列に並べて配置される。
【００３１】
本発明の製造方法は、上述の窒化物半導体層を形成する段階は、基板の上部に窒化ガリウム系物質を含む第１の窒化物層をエピタキシャル成長させて形成する段階と、第１の窒化物層をシード層として、第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層をエピタキシャル成長させて形成する段階と、を含む。
【００３２】
上述の課題を果たすために、本発明によると、基板の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネルを生成する窒化物半導体層を形成する段階と、窒化物半導体層にオーミック接合されるドレイン電極と、ドレイン電極と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起を備え、窒化物半導体層にショットキー接合され、内部に窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極を形成する段階と、ドレイン電極とソース電極との間の窒化物半導体層上に、且つ、パターン化された突起を含んでソース電極上の少なくとも一部に亘って誘電層を形成する段階と、誘電層を間に置いて、ソース電極のパターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された第１の領域と、ドレイン電極とソース電極との間の誘電層上にドレイン電極と離隔されるように配置された第２の領域と、を含むゲート電極を形成する段階と、を含んでなる窒化物半導体素子の製造方法が提案される。
【００３３】
本発明の製造方法は、上述のソース電極を形成する段階で、オーミックパターンの少なくともドレイン方向の側面一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにし、誘電層を形成する段階で、露出したオーミックパターンの少なくともドレイン方向の側面一部と誘電層が接合するように誘電層を形成する。また、本発明の実施形態によると、上述のソース電極を形成する段階で、オーミックパターンのドレイン方向の一部が多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で露出するようにし、誘電層を形成する段階で、露出したオーミックパターンのドレイン方向の一部と誘電層が接合するように誘電層を形成する。
【００３４】
本発明の製造方法は、ゲート電極を形成する段階で、第１の領域と第２の領域を分離してゲート電極を形成し、第２の領域は、ドレイン電極とソース電極との間の誘電層上にフローティングゲートを形成する。
【００３５】
本発明の製造方法は、ゲート電極を形成する段階で、第１の領域はソース電極のオーミックパターンの少なくとも一部をカバーするように形成される。
【００３６】
たとえ本発明の好ましい実施形態として明示的に言及されていなくても、上述した技術的特徴の多様な組み合わせによる本発明の実施形態は、当業者に自明に具現される得る。
【発明の効果】
【００３７】
本発明によると、半導体素子、例えばＦＥＴのソース領域にショットキー（Ｓｃｈｏｔｔｋｙ）電極を形成し、ドレイン方向に突出された多数のパターン化された突起を備え、さらに、下端部の境界面にオーミック接合されるオーミックパターン電極を備え、ゲート電極の一部をソース電極の一部領域の上部に形成することにより、ノーマリオフ（Ｎｏｒｍａｌｌｙ−ｏｆｆ、Ｎ−ｏｆｆ）またはエンハンスメントモード（Ｅｎｈａｎｃｅｍｅｎｔ Ｍｏｄｅ）動作して、高耐圧及び高電流の動作が可能な半導体素子を得ることができるようになる。
【００３８】
本発明半導体素子及びその製造方法は、既存のＧａＮノーマリオフ（Ｎ−ｏｆｆ）による素子に比べ、高耐圧及び高電流の動作が可能であるだけでなく、製造工程が簡単であるため、素子の製作が容易である。即ち、従来のノーマリオフ（Ｎ−ｏｆｆ）ＨＥＭＴのイオン注入、２００〜３００オングストロームの厚さのＡｌＧａＮ層エッチングなどの複雑な工程が不要であるため、その製作が容易である。
【００３９】
また、ソース電極のショットキー（Ｓｃｈｏｔｔｋｙ）障壁によって漏洩電流が防止される構造であり、既存のノーマリオフ（Ｎ−ｏｆｆ）ＨＥＭＴに比べ、漏洩電流が低く、耐圧が高くなる効果がある。さらに、本発明の実施形態によると、ショットキーソース電極の下端部の境界面のショットキー接合パターンの間にオーミックパターン電極のオーミック接合がなされ、オーミック接合による電流増加により、オン（ｏｎ）−抵抗が低くなり、高電流の動作が可能になった。
【００４０】
さらに、本発明によると、ゲート構造がソース電極のエッジ部分の上部及びドレイン電極とソース電極との間の誘電層上に形成されているため、電界が分散されて耐圧を高めるフィールドプレートの役割も同時に遂行することができ、ソース電極とゲート電極との間の距離が短いため、トランスコンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）が高くなる長所がある。
【００４１】
本発明の多様な実施形態により、直接的に言及されていない多様な効果が、本発明の多様な構成から、当該技術分野において通常の知識を有する者によって導出される得ることは自明である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態による窒化物半導体素子の概略的な平面図である。
【図２ａ】図１による窒化物半導体素子のＩ−Ｉ'区間及びII−II'区間の断面図である。
【図２ｂ】図１による窒化物半導体素子のＩ−Ｉ'区間及びII−II'区間の断面図である。
【図３ａ】図２ａ及び図２ｂによる窒化物半導体素子の製造方法を概略的に示す図面である。
【図３ｂ】図２ａ及び図２ｂによる窒化物半導体素子の製造方法を概略的に示す図面である。
【図３ｃ】図２ａ及び図２ｂによる窒化物半導体素子の製造方法を概略的に示す図面である。
【図３ｄ】図２ａ及び図２ｂによる窒化物半導体素子の製造方法を概略的に示す図面である。
【図４ａ】本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。
【図４ｂ】本発明の他の実施形態による窒化物半導体素子の概略的な断面図である。
【図５ａ】本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。
【図５ｂ】本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図である。
【図６】従来の高電子移動度ＨＥＭＴ構造を示す。
【図７】従来の高電子移動度ＨＥＭＴ構造を示す。
【発明を実施するための形態】
【００４３】
上述の課題を果たすための本発明の実施形態を、添付図面を参照して説明する。本説明において、同一の符号は同一の構成を意味し、重複したり、本発明の意味を限定して解釈する可能性のある付加的な説明は省略され得る。
【００４４】
具体的に説明するにあたり、本明細書において、一つの構成要素が他の構成要素と「直接連結」または「直接結合」などと言及されないかぎり、単純に「連結」または「結合」などと言及された場合には、「直接的に」連結または結合されているか、若しくは、それらの間にさらに他の構成要素が挿入されて連結または結合される形態として存在することもできる。
【００４５】
本明細書において、たとえ単数の表現が記載されていても、発明の概念に反することなく、解釈上矛盾したり明白に異なって解釈されないかぎり、複数の構成全体を代表する概念として用いることができることに留意すべきである。本明細書において、「含む」、「有する」、「備える」、「含んでなる」などの記載は、一つまたはそれ以上の他の特徴や構成要素、またはそれらの組み合わせの存在または付加可能性がある、と理解されるべきである。
【００４６】
また、本明細書で参照される図面は、本発明の実施形態を説明するための理想的な例示図であり、膜、層または領域などのサイズ、厚さなどは、技術内容を効果的に説明するために誇張されたものである。さらに、図面で例示された領域の形状は、素子の領域の特定形態を例示するためのものであり、発明の範囲を制限するものではない。
【００４７】
以下、添付図面を参照して、本発明の実施形態に係る半導体素子及び製造方法を具体的に説明する。
【００４８】
図１は本発明の実施形態による窒化物半導体素子の概略的な平面図である。
【００４９】
図２ａ及び図２ｂは、それぞれ図１における窒化物半導体素子のI−I'区間及びII−II'区間の断面図である。
【００５０】
図３ａから図３ｄは、図２ａ及び図２ｂに示す窒化物半導体素子の製造方法を概略的に示す図面である。
【００５１】
図４ａ及び図４ｂは、本発明の他の実施形態による窒化物半導体素子の概略的な断面図であり、図１のI−I'区間及びII−II'区間と同様の位置で切断した状態を示す。
【００５２】
図５ａ及び図５ｂは、本発明のさらに他の実施形態による窒化物半導体素子の概略的な断面図であり、図１のI−I'区間及びII−II'区間と同様の位置で切断した状態を示す。
【００５３】
まず、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照して、本発明の実施形態による窒化物半導体素子を具体的に説明する。
【００５４】
図１、図２ａと図２ｂ、または／及び図５ａと図５ｂを参照すると、本発明の実施形態による窒化物半導体素子は、基板１０の上部に配置された窒化物半導体層３０と、ドレイン電極５０と、ソース電極６０と、誘電層４０と、ゲート電極７０と、を含んでなる。
【００５５】
図２ａと図２ｂ、または／及び図５ａと図５ｂを参照すると、本実施形態において、窒化物半導体層３０は基板１０の上部に配置される。基板１０は、一般的に絶縁基板を用い、実質的に絶縁性を有する高抵抗性の基板を用いることができる。
【００５６】
本発明の実施形態によると、図２ａと図２ｂ、または／及び図５ａと図５ｂで、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）の少なくとも何れか一つを利用して製造することができ、または、公知の他の基板物質を利用して製造することができる。
【００５７】
窒化物半導体層３０は、基板１０の上部に直接形成することができる。好ましくは、窒化物半導体層３０は、窒化物単結晶薄膜をエピタキシャル成長させて形成することができる。窒化物半導体層３０を形成するためのエピタキシャル成長工程としては、液相成長法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、分子ビーム成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、有機金属気相蒸着法（ＭＯＣＶＤ：Ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ）などを用いることができる。
【００５８】
また、図４ａと図４ｂを参照すると、本発明の他の実施形態によると、基板１０と窒化物半導体層３０との間にバッファ層２０を備え、窒化物半導体層３０をバッファ層２０上に形成することができる。バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合（ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ）による問題点を解決するために提供される。バッファ層２０は、一つの層だけでなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む多数の層で形成することができる。また、バッファ層２０は、窒化ガリウムの他に、３−５族化合物半導体で形成することもできる。例えば、基板１０がサファイア基板１０である場合、窒化ガリウムを含む窒化物半導体層３０との格子定数及び熱膨脹係数の差によってミスマッチ（ｍｉｓｍａｔｃｈ）が生じることを防止するために、バッファ層２０の成長が重要である。
【００５９】
図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、窒化物半導体層３０の内部には２次元電子ガス（２ＤＥＧ）チャンネル３５が形成される。窒化物半導体素子のゲート電極７０にバイアス電圧を印加すると、窒化物半導体層３０の内部の２ＤＥＧチャンネル３５を介して電子が移動し、電流がドレイン電極５０とソース電極６０との間に流れるようになる。窒化物半導体層３０をなす窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが用いられる。
【００６０】
本発明の実施形態によると、窒化物半導体層３０は、異種接合された窒化ガリウム系の半導体層３０であり、異種接合された境界面で、エネルギーバンドギャップの差によって２次元電子ガスチャンネル３５が形成される。異種接合される窒化ガリウム系の半導体層３０で、異種接合の間の格子定数差が小さいほどバンドギャップと極性差が減るようになり、これにより、２ＤＥＧチャンネル３５の形成が抑制される。異種接合時のエネルギーバンドギャップの不連続性により、広いバンドギャップを有する物質から小さいバンドギャップを有する物質に自由電子が移動するようになる。このような電子は、異種接合の境界面に蓄積されて２ＤＥＧチャンネル３５を形成し、ドレイン電極５０とソース電極６０との間に電流が流れるようにする。
【００６１】
図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、窒化物半導体層３０は、第１の窒化物層３１と第２の窒化物層３３とを含む。第１の窒化物層３１は、基板１０上に配置され、窒化ガリウム系物質を含む。第２の窒化物層３３は、第１の窒化物層３１上に異種接合され、第１の窒化物層３１より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む。この際、第２の窒化物層３３は、第１の窒化物層３１内に形成される２ＤＥＧチャンネル３５に電子を供給する役割をする。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さに形成されることが好ましい。
【００６２】
好ましくは、本発明の実施形態によると、第１の窒化物層３１は窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含む。実施形態によると、第１の窒化物層３１は窒化ガリウム（ＧａＮ）を含み、第２の窒化物層３３はアルミニウム窒化ガリウム（ＡｌＧａＮ）を含むことが好ましい。
【００６３】
次に、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照して、本発明の実施形態の構成を説明する。
【００６４】
図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、本実施形態による窒化物半導体素子のドレイン電極５０とソース電極６０が窒化物半導体層３０に形成される。ドレイン電極５０は、窒化物半導体層３０にオーミック接合５０ａされている。
【００６５】
ソース電極６０は、ドレイン電極５０と離隔配置され、ドレイン電極の方向に突出された多数のパターン化された突起６１を備え、窒化物半導体層３０にショットキー接合６０ａされる。多数のパターン化された突起６１は、例えば四角形の鋸歯（ｓａｗ−ｔｅｅｔｈ）状のパターンを有することができる。本発明の特徴である多数のパターン化された突起６１により、ショットキー接合によってその下部の窒化物半導体層３０、具体的には第２の窒化物層３３で空乏領域が形成され、逆方向電流の流れを遮断するようになる。ショットキー接合６０ａされるソース電極６０の構造により、窒化物半導体層が逆方向バイアスによって駆動される時、ソース電極６０のショットキー接合領域６０ａによって生成される空乏領域が拡張され、２ＤＥＧチャンネル３５を遮断して電流の流れを安定的に遮断することができる。これにより、逆方向電流の流れを遮断し、逆方向降伏電流を増加させて、ノーマリオフ（ｎｏｒｍａｌｌｙ−ｏｆｆ）状態を実現することができるようになる。特に、逆方向バイアス電圧を印加する時、ソース電極６０のドレイン方向側のコーナー近所のショットキー接合領域６０ａで空乏領域が大きく拡張される。一方、順方向バイアス電圧をかけると、ソース電極６０のショットキー接合領域６０ａによって生成される空乏領域が小くなり、２ＤＥＧチャンネル３５を介してドレイン電極５０とソース電極６０との間に電流が流れるようになる。
【００６６】
さらに、本発明では、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂに図示されたように、ソース電極６０の下端部に、窒化物半導体層３０にオーミック接合６５ａされるオーミックパターン６５を含ませてソース電極６０を形成する。本発明の特徴によると、ソース電極６０の下端部の境界面のショットキー接合６０ａパターンの間のオーミックパターン電極６５による電流増加により、オン（ｏｎ）−抵抗が低くなり、高電流の動作が可能になる。図１に図示されたように、オーミックパターン電極６５は棒状であることができ、図示されていないが、多数の棒状を配置することもできる。または、図示されていないが、オーミックパターン電極６５は、多数の小型棒パターンがラインをなすように形成することもできる。
【００６７】
図１を図示されたように、本発明の実施形態によると、オーミックパターン６５はドレイン電極５０の配列に並べて配置される。
【００６８】
本発明の実施形態によると、オーミックパターン６５の少なくともドレイン方向の側面一部が、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で誘電層４０と接合される。これにより、オーミックパターン６５のドレイン方向の側面一部のみが多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の断面上でのみ誘電層４０と接合されることもでき、オーミックパターン６５のドレイン方向の一部領域が多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域内まで露出し、誘電層４０と接合されることもできる。
【００６９】
具体的には、オーミックパターン６５のドレイン方向の一部が、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域で誘電層４０と接合される。この際、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域内まで露出して誘電層４０と接合されるオーミックパターン６５の領域が多くなると、電流が増加しやすいため高電流の作動が可能である面があるが、漏洩電流が多くなる。従って、オーミックパターン６５をパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域内まで露出させる場合、電流増加と漏洩電流の関係を考慮し、実験的に得られた適正な範囲内で露出するようにする。
【００７０】
図示されていないが、一例として、窒化物半導体層３０にオーミック接合６５ａされるオーミックパターン６５は、その全体がショットキー接合されるソース電極６０によって包囲されるように配置することもできる。
【００７１】
次に、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、本発明の実施形態による窒化物半導体素子の誘電層４０は、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に形成され、さらに、パターン化された突起６１を含んでソース電極６０の少なくとも一部上に亘って形成される。一例として、誘電層４０は、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上だけでなく、ソース電極６０のパターン化された突起６１全体と、その他のソース電極６０の一部領域に亘って形成される。
【００７２】
好ましくは、本発明の実施形態によると、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂで、誘電層４０は酸化膜からなることができ、実施形態によると、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３の少なくとも何れか一つを含んでなることができる。
【００７３】
次に、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、本実施形態による窒化物半導体素子のゲート電極７０は、ドレイン電極５０と離隔されるように誘電層４０上に配置される。さらに、図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、ゲート電極７０の一部７１が、誘電層４０を間に置いて、ソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成される。好ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。ゲート電極７０に順方向バイアス電圧を印加すると、ソース電極６０のドレイン方向側のコーナー付近のショットキー接合領域６０ａで形成される空乏領域が小さくなり、２ＤＥＧチャンネル３５を介してドレイン電極５０とソース電極６０との間に電流が流れるようになる。
【００７４】
図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照して、本発明の他の実施形態によると、ソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成されたゲート電極の一部７１、７１'は、ソース電極６０のオーミックパターン６５の少なくとも一部をカバーするように形成される。
【００７５】
図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂを参照すると、ゲート構造が、ソース電極６０のエッジ部分の上部及びドレイン電極５０とソース電極６０との間の誘電層４０上に亘っているため、電界が分散する効果があり、これにより、ゲート構造自体が、耐圧を高めるフィールドプレートの役割を遂行するようになる。
【００７６】
また、図２ａと図２ｂ、または／及び図５ａと図５ｂを参照して、本発明の他の実施形態を説明する。
【００７７】
図２ａと図２ｂ、または／及び図５ａと図５ｂを参照すると、本発明の実施形態による窒化物半導体素子は、基板１０の上部に配置された窒化物半導体層３０と、ドレイン電極５０と、ソース電極６０と、誘電層４０と、ゲート電極７０と、を含んでなる。窒化物半導体層３０、ドレイン電極５０、ソース電極６０及び誘電層４０については上述の説明を参照する。
【００７８】
本実施形態において、ゲート電極７０は、第１の領域７１、７１’と第２の領域７３、７３’と、を含んでいる。第１の領域７１、７１’は、誘電層４０を間に置いてソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成されている。第２の領域７３、７３’は、ドレイン電極５０とソース電極６０との間の誘電層４０上に、ドレイン電極５０と離隔されるように配置される。第１の領域と第２の領域は、図２ａ及び図２ｂに図示されたように一体に形成されてもよく、または図５ａ及び図５ｂに図示されたように分離されてもよい。
【００７９】
図２ａと図２ｂ、または／及び図５ａと図５ｂを参照すると、本発明の実施形態において、第１の領域７１、７１’は、ソース電極６０のオーミックパターン６５の少なくとも一部をカバーするように形成される。
【００８０】
図５ａ及び図５ｂを参照して、本発明の実施形態を説明すると、ゲート電極７０の第１の領域７１’と第２の領域７３’は分離されている。この際、第２の領域７３’はフローティングゲートを形成する。第２の領域７３’がフローティングゲートの役割を遂行するため、第２の領域７３’によって電界が分散される効果がある。好ましくは、第２の領域７３’はソース電極６０に近く配置される。
【００８１】
図示されていないが、本発明の実施形態によると、第１の領域７１’と第２の領域７３’とに分離されたゲート電極７０の構造を有する窒化物半導体素子のオーミックパターン電極６５が、図１に図示されたように、ドレイン電極５０の配列に並べて配置される。オーミックパターン電極６５をソース電極６０の領域に配置させ、順方向バイアス電圧の印加によるオン（ｏｎ）抵抗を低くし、高電流の動作を可能にする。
【００８２】
図５ａ及び５ｂには図示されていないが、本発明の実施形態によると、図４ａ及び図４ｂに図示されたように、基板１０と窒化物半導体層３０との間にバッファ層２０を備え、窒化物半導体層３０をバッファ層２０上に形成することができる。
【００８３】
図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂに示す本発明の実施形態によると、ゲート電極７０に０（Ｖ）電圧を印加する時、２ＤＥＧチャンネル３５を介してドレイン電極５０とソース電極６０との間に流れる電流が、ソース電極６０領域のショットキー（Ｓｃｈｏｔｔｋｙ）障壁によって遮断される。そして、ゲート電極７０にしきい（ｔｈｒｅｓｈｏｌｄ）電圧以上を加えた時、ソース電極６０のドレイン方向のエッジ領域にキャリア（電子）濃度が高くなり、トンネリング（ｔｕｎｎｅｌｉｎｇ）現象によって電流が流れるようになる。この際、ゲートのしきい電圧は、誘電層４０の厚さなどによって決まる。これにより、既存のノーマリオフ（Ｎ−ｏｆｆ）ＨＥＭＴ構造に比べ、製作が容易であり、漏洩電流が少なくて高い耐圧を示す特性を有するようになる。
【００８４】
本発明の実施形態によると、ショットキーソース（Ｓｃｈｏｔｔｋｙ Ｓｏｕｒｃｅ）電極６０のドレイン方向の境界面に、例えば鋸歯状の多数のパターン化された突起６１を備える一方、ソース電極６０の領域に、例えばライン状のオーミックパターン電極６５を形成して、オーミック接合６５ａによる電流増加により、オン−抵抗が低くなり、高電流の作動が可能になる。
【００８５】
本発明の実施形態によると、上述の窒化物半導体素子はパワートランジスタ素子である。本発明の実施形態によるパワートランジスタは水平型ＨＥＭＴ構造を有する。
【００８６】
次に、本発明の実施形態による窒化物半導体の製造方法を、図面を参照して説明する。本発明による窒化物半導体の製造方法を説明するにあたり、図３ａから図３ｄだけでなく、上述した実施形態において言及された窒化物半導体素子及び図１、図２ａと図２ｂ、図４ａと図４ｂ、または／及び図５ａと図５ｂが参照され、その逆も同様である。
【００８７】
図３ａから図３ｄは本発明の実施形態による窒化物半導体の製造方法を示す。
【００８８】
好ましくは、本発明の実施形態によると、本発明の窒化物半導体素子の製造方法によって製造される素子はパワートランジスタである。
【００８９】
まず、図３ａを参照すると、基板１０の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネル３５を生成する窒化物半導体層３０を形成する。好ましくは、基板１０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）の少なくとも何れか一つを利用して製造されることができる。窒化物半導体層３０をなす窒化物としては、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などが用いられる。
【００９０】
好ましくは、窒化物半導体層３０は、窒化物単結晶薄膜をエピタキシャル成長させて形成することができる。エピタキシャル成長時、過成長を防止するために、選択的に調節して成長させることが好ましい。もし、過成長された場合には、エッチバック（ｅｔｃｈ ｂａｃｋ）工程やＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して平坦化する過程をさらに行うことができる。
【００９１】
本発明の実施形態による窒化物半導体の製造方法において、図３ａに図示された第１の窒化物層３１及び第２の窒化物層３３は、エピタキシャル成長工程（Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ Ｐｒｅｃｅｓｓ）によって形成される。まず、第１の窒化物層３１を、基板１０の上部に窒化ガリウム系単結晶薄膜をエピタキシャル成長させて形成する。好ましくは、本発明の実施形態によると、第１の窒化物層３１を、窒化ガリウム（ＧａＮ）をエピタキシャル成長させて形成する。次に、第２の窒化物層３３は、第１の窒化物層３１をシード層として、第１の窒化物層３１より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む窒化物層をエピタキシャル成長させて形成する。好ましくは、本発明の実施形態によると、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含む窒化ガリウム系単結晶をエピタキシャル成長させて形成する。好ましくは、第２の窒化物層３３は、アルミニウム窒化ガリウム（ＡｌＧａＮ）をエピタキシャル成長させて形成する。一例として、電子を供与する第２の窒化物層３３は、第１の窒化物層３１より薄い厚さに形成されることが好ましい。
【００９２】
第１及び第２の窒化物層３３を形成するためのエピタキシャル成長工程としては、液相成長法（ＬＰＥ：Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）、化学気相蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、分子ビーム成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、有機金属気相蒸着法（ＭＯＣＶＤ：Ｍｅｔａｌｏｒｇａｎｉｃ ＣＶＤ）などが用いられることができる。
【００９３】
次に、図３ｂを参照すると、窒化物半導体層３０にドレイン電極５０及びソース電極６０を形成する。図３ｂで、ドレイン電極５０は、窒化物半導体層３０にオーミック接合５０ａされるように形成する。オーミック接合を完成するために熱処理することが可能である。窒化物半導体層３０上に金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）の少なくとも何れか一つの金属、金属シリサイド及びこれらの合金を用いてドレイン金属電極を形成する。ドレイン電極５０は多層構造に形成されることができる。
【００９４】
ソース電極６０は、ドレイン電極５０と離隔され、ドレイン電極の方向に突出された多数のパターン化された突起６１を備え、窒化物半導体層３０にショットキー接合６０ａされるように形成する。本発明の特徴である多数のパターン化された突起６１により、ショットキー接合によってその下部の窒化物半導体層３０、具体的には、第２の窒化物層３３で空乏領域が形成され、逆方向電流の流れを遮断するようになる。ショットキー接合６０ａされるソース電極６０は、窒化物半導体層３０とショットキー接合することができる物質、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）の少なくとも何れか一つの金属、金属シリサイド及びこれらの合金を用いて金属電極を形成することができる。ソース電極６０は多層構造に形成されることができる。
【００９５】
さらに、本発明のソース電極６０を形成する段階で、図３ｂに図示されたように、ソース電極６０の下端部に、窒化物半導体層３０にオーミック接合６５ａされるオーミックパターン６５を含ませてソース電極６０を形成する。これにより、ソース電極６０の下端部の境界面のショットキー接合６０ａパターンの間のオーミックパターン電極６５による電流増加により、オン（ｏｎ）−抵抗が低くなり、高電流の動作が可能になる。
【００９６】
図１に図示されたように、本発明の実施形態によると、ソース電極６０を形成する段階で、オーミックパターン６５はドレイン電極５０の配列に並べて配置される。
【００９７】
本発明の実施形態によると、ソース電極６０を形成する段階で、オーミックパターン６５の少なくともドレイン方向の側面一部が、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにする。さらに、誘電層４０を形成する段階で、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出したオーミックパターンの少なくともドレイン方向の側面一部と誘電層４０が接合するように誘電層４０を形成する。これにより、オーミックパターン６５のドレイン方向の側面一部のみが多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域の断面上でのみ誘電層４０と接合されることもでき、オーミックパターン６５のドレイン方向の一部領域が多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域内まで露出し、誘電層４０と接合されることもできる。
【００９８】
具体的には、ソース電極６０を形成する段階で、オーミックパターン６５のドレイン方向の一部が多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域で露出するようにする。さらに、誘電層４０を形成する段階で、多数のパターン化された突起６１のリセス（ｒｅｃｅｓｓ）領域で露出したオーミックパターンのドレイン方向の一部と誘電層４０が接合するように誘電層４０を形成する。
【００９９】
図示されていないが、一例として、ソース電極６０を形成する段階で、窒化物半導体層３０にオーミック接合６５ａされるオーミックパターン６５は、その全体がショットキー接合されるソース電極６０によって包囲されるように配置することもできる。
【０１００】
本発明の実施形態によるドレイン電極５０とソース電極６０の形成過程を説明すると、基板１０の上部にエピタキシャル成長形成された窒化物半導体層３０上に、電極を形成するための金属層を電子ビーム蒸着器などによって蒸着させて形成し、金属層上にフォトレジストパターンを形成する。そして、フォトレジストパターンをエッチングマスクとして金属層をエッチングし、フォトレジストパターンを除去することにより金属電極５０、６０を形成することができる。
【０１０１】
この際、本発明の実施形態によると、ドレインオーミック電極５０の形成時、同時にまたは形成後に追加的なオーミック金属を蒸着する過程を行うことにより、ソース電極６０領域の一部に一定パターンを有するオーミックパターン電極６５を形成した後、ソース電極６０の残りの領域にショットキー接合電極を形成する。残りの領域にショットキー接合ソース電極６０を形成する時、フォトレジストパターンを利用して多数のパターン化された突起６１が形成されるようにする。
【０１０２】
図３ｃを参照すると、本発明の実施形態において、ドレイン電極５０とソース電極６０を形成した後、ドレイン電極５０とソース電極６０との間の窒化物半導体層３０上に誘電層４０を形成する。この際、誘電層４０は、ソース電極６０のパターン化された突起６１を含み、少なくともソース電極６０の一部上に、好ましくはソース電極６０のパターン化された突起６１の全部とその他のドレイン方向のソース電極６０の一部領域に亘って形成される。好ましくは、誘電層４０は酸化膜からなることができ、実施形態によると、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３の少なくとも何れか一つを含んでなることができる。
【０１０３】
図３ｄを参照すると、本発明の実施形態において、図３ｃに示す誘電層４０を形成した後、ドレイン電極５０と離隔されるように、誘電層４０上にゲート電極７０を形成する。この際、図３ｄを参照すると、ゲート電極７０の一部７１がソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部の誘電層４０上に形成されるようにする。ゲート電極７０は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）、及び亜鉛（Ｚｎ）の少なくとも何れか一つの金属、金属シリサイド及びこれらの合金を用いて形成されることができる。ゲート電極７０は、ドレイン電極５０または／及びソース電極６０と異なる金属を用いることができ、多層構造に形成することができる。好ましくは、ゲート電極７０は、誘電層４０上にショットキー接合７０ａされる。
【０１０４】
本発明の実施形態によると、ゲート電極７０を形成する段階で、ソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成されたゲート電極７０の一部７１、７１'は、ソース電極６０のオーミックパターン６５の少なくとも一部をカバーするように形成される。
【０１０５】
本発明の実施形態によるゲート電極７０の形成過程を説明すると、誘電層４０上に電極を形成するための金属層を電子ビーム蒸着器などによって蒸着させて形成し、ゲート電極７０の一部がソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部の誘電層４０上に形成されるように、金属層上にフォトレジストパターンを形成する。そして、フォトレジストパターンをエッチングマスクとして金属層をエッチングする。エッチング後、フォトレジストパターンを除去することにより、金属電極を形成する。
【０１０６】
また、図３ｄ及び図５ａ、図５ｂを参照して、本発明の実施形態を説明すると、ゲート電極７０は、第１の領域７１と第２の領域７３とを含んでいる。ゲート電極７０の第１の領域７１は、誘電層４０を間に置いてソース電極６０のパターン化された突起部分６１及びドレイン方向のエッジ部分の上部に形成し、第２の領域７３は、ドレイン電極５０とソース電極６０との間の誘電層４０上に、ドレイン電極５０と離隔されて配置されるように、ゲート電極７０を形成する。第１の領域７１と第２の領域７３は、図３ｄに図示されたように一体に形成されてもよく、または図５ａ、図５ｂに図示されたように分離されてもよい。
【０１０７】
図３ｄ及び図５ａ、図５ｂを参照して、本発明の実施形態を説明すると、ゲート電極７０を形成する段階で、第１の領域７１、７１’は、ソース電極６０のオーミックパターン６５の少なくとも一部をカバーするように形成される。
【０１０８】
図５ａ、図５ｂを参照して、本発明の実施形態を説明すると、ゲート電極７０を形成する段階で、第１の領域７１と第２の領域７３を分離してゲート電極７０を形成し、第２の領域７３は、ドレイン電極５０とソース電極６０との間の誘電層４０上にフローティングゲートを形成する。
【０１０９】
本発明による窒化物半導体の製造方法の実施形態によれば、図４ａ及び図４ｂを参照すると、図５ａに図示された基板１０の上部に窒化物半導体層３０を形成する前に、基板１０上にバッファ層２０を形成する段階をさらに含むことができる。バッファ層２０は、基板１０と窒化物半導体層３０との格子不整合（ｌａｔｔｉｃｅ ｍｉｓｍａｔｃｈ）による問題点を解決するために提供される。バッファ層２０は、一つの層だけでなく、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、またはインジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）などを含む多数の層に形成されることができる。
【０１１０】
以上、上述の実施形態及び添付図面は、本発明の範囲を制限するものではなく、本発明に対する当該技術分野において通常の知識を有する者の理解を容易にするために例示的に説明されたものである。従って、本発明の多様な実施形態は、本発明の本質的な特性から外れない範囲内で変形された形態に具現されることができ、本発明の範囲は特許請求範囲に記載された発明によって解釈されるべきであり、当該技術分野において通常の知識を有する者による多様な変更、代案、均等物を含んでいる。
【符号の説明】
【０１１１】
１０ 基板
２０ バッファ層
３０ 窒化物半導体層
３１ 第１の窒化物層
３３ 第２の窒化物層
３５ ２ＤＥＧチャンネル
４０ 誘電層
５０ ドレイン電極
６０ ソース電極
６１ パターン化された突起
６５ オーミックパターン
７０ ゲート電極
７１、７１' 第１の領域
７３、７３' 第２の領域
【特許請求の範囲】
【請求項１】
基板の上部に配置され、内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層と、
前記窒化物半導体層にオーミック接合されたドレイン電極と、
前記ドレイン電極と離隔配置され、前記ドレイン電極の方向に突出された多数のパターン化された突起を備え、前記窒化物半導体層にショットキー接合され、下端部に前記窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極と、
前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に、且つ、前記パターン化された突起を含んで前記ソース電極上の少なくとも一部に亘って形成された誘電層と、
前記ドレイン電極と離隔されるように誘電層上に配置され、一部が、前記誘電層を間に置いて前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極と、
を含んでなる窒化物半導体素子。
【請求項２】
前記オーミックパターンの少なくともドレイン方向の側面一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で前記誘電層と接合されることを特徴とする請求項１に記載の窒化物半導体素子。
【請求項３】
前記オーミックパターンのドレイン方向の一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で前記誘電層と接合されることを特徴とする請求項１に記載の窒化物半導体素子。
【請求項４】
前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された前記ゲート電極の一部は、前記ソース電極のオーミックパターンの少なくとも一部をカバーするように形成されることを特徴とする請求項１に記載の窒化物半導体素子。
【請求項５】
前記オーミックパターンは、ドレイン電極の配列に並べて配置されることを特徴とする請求項１に記載の窒化物半導体素子。
【請求項６】
前記窒化物半導体層は、
前記基板上に配置され、窒化ガリウム系物質を含む第１の窒化物層と、前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層と、を含むことを特徴とする請求項１に記載の窒化物半導体素子。
【請求項７】
前記第１の窒化物層は窒化ガリウム（ＧａＮ）を含み、
前記第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含むことを特徴とする請求項６に記載の窒化物半導体素子。
【請求項８】
基板の上部に配置され、内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層と、
前記窒化物半導体層にオーミック接合されたドレイン電極と、
前記ドレイン電極と離隔配置され、前記ドレイン電極の方向に突出された多数のパターン化された突起を備え、前記窒化物半導体層にショットキー接合され、下端部に前記窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極と、
前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に、且つ、前記パターン化された突起を含み、前記ソース電極の少なくとも一部上に亘って形成された誘電層と、
前記誘電層を間に置いて、前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された第１の領域と、前記ドレイン電極と前記ソース電極との間の前記誘電層上に前記ドレイン電極と離隔されるように配置された第２の領域と、を含むゲート電極と、
を含んでなる窒化物半導体素子。
【請求項９】
前記オーミックパターンの少なくともドレイン方向の側面一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で前記誘電層と接合されることを特徴とする請求項８に記載の窒化物半導体素子。
【請求項１０】
前記オーミックパターンのドレイン方向の一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で前記誘電層と接合されることを特徴とする請求項８に記載の窒化物半導体素子。
【請求項１１】
前記ゲート電極は、前記第１の領域と前記第２の領域とに分離され、
前記第２の領域はフローティングゲートを形成することを特徴とする請求項８に記載の窒化物半導体素子。
【請求項１２】
前記第１の領域は、前記ソース電極のオーミックパターンの少なくとも一部をカバーするように形成されることを特徴とする請求項１１に記載の窒化物半導体素子。
【請求項１３】
前記オーミックパターンは、前記ドレイン電極の配列に並べて配置されることを特徴とする請求項１１に記載の窒化物半導体素子。
【請求項１４】
前記窒化物半導体層は、
前記基板上に配置され、窒化ガリウム系物質を含む第１の窒化物層と、前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層と、を含むことを特徴とする請求項１１に記載の窒化物半導体素子。
【請求項１５】
前記窒化物半導体素子は、前記基板と前記窒化物半導体層との間にバッファ層をさらに含むことを特徴とする請求項１から１４の何れか一つに記載の窒化物半導体素子。
【請求項１６】
前記基板は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）の少なくとも何れか一つを用いることを特徴とする請求項１から１４の何れか一つに記載の窒化物半導体素子。
【請求項１７】
前記誘電層は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３の少なくとも何れか一つを含んでなることを特徴とする請求項１から１４の何れか一つに記載の窒化物半導体素子。
【請求項１８】
前記窒化物半導体素子は、パワートランジスタ素子であることを特徴とする請求項１から１４の何れか一つに記載の窒化物半導体素子。
【請求項１９】
基板の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネルを生成する窒化物半導体層を形成する段階と、
前記窒化物半導体層にオーミック接合されるドレイン電極と、前記ドレイン電極と離隔配置され、前記ドレイン電極の方向に突出された多数のパターン化された突起を備え、前記窒化物半導体層にショットキー接合され、下端部に前記窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極を形成する段階と、
前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に、且つ、前記パターン化された突起を含んで前記ソース電極の少なくとも一部上に亘って誘電層を形成する段階と、
前記ドレイン電極と離隔されるように前記誘電層上にゲート電極を形成し、前記ゲート電極の一部を前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部の前記誘電層上に形成する段階と、
を含んでなる窒化物半導体素子の製造方法。
【請求項２０】
前記ソース電極を形成する段階で、前記オーミックパターンの少なくともドレイン方向の側面一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにし、
前記誘電層を形成する段階で、前記露出した前記オーミックパターンの少なくともドレイン方向の側面一部と前記誘電層が接合するように前記誘電層を形成することを特徴とする請求項１９に記載の窒化物半導体素子の製造方法。
【請求項２１】
前記ソース電極を形成する段階で、前記オーミックパターンのドレイン方向の一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で露出するようにし、
前記誘電層を形成する段階で、前記露出した前記オーミックパターンのドレイン方向の一部と前記誘電層が接合するように前記誘電層を形成することを特徴とする請求項１９に記載の窒化物半導体素子の製造方法。
【請求項２２】
前記ゲート電極を形成する段階で、前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された前記ゲート電極の一部が、前記ソース電極のオーミックパターンの少なくとも一部をカバーするように前記ゲート電極を形成することを特徴とする請求項１９に記載の窒化物半導体素子の製造方法。
【請求項２３】
基板の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネルを生成する窒化物半導体層を形成する段階と、
前記窒化物半導体層にオーミック接合されるドレイン電極と、前記ドレイン電極と離隔配置され、前記ドレイン電極の方向に突出された多数のパターン化された突起を備え、前記窒化物半導体層にショットキー接合され、下端部に前記窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極を形成する段階と、
前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に、且つ前記パターン化された突起を含んで前記ソース電極の少なくとも一部上に亘って誘電層を形成する段階と、
前記誘電層を間に置いて、前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された第１の領域と、前記ドレイン電極と前記ソース電極との間の前記誘電層上に前記ドレイン電極と離隔されるように配置された第２の領域と、を含むゲート電極を形成する段階と、
を含んでなる窒化物半導体素子の製造方法。
【請求項２４】
前記ソース電極を形成する段階で、前記オーミックパターンの少なくともドレイン方向の側面一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにし、
前記誘電層を形成する段階で、前記露出した前記オーミックパターンの少なくともドレイン方向の側面一部と前記誘電層が接合するように前記誘電層を形成することを特徴とする請求項２３に記載の窒化物半導体素子の製造方法。
【請求項２５】
前記ソース電極を形成する段階で、前記オーミックパターンのドレイン方向の一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で露出するようにし、
前記誘電層を形成する段階で、前記露出した前記オーミックパターンのドレイン方向の一部と前記誘電層が接合するように前記誘電層を形成することを特徴とする請求項２３に記載の窒化物半導体素子の製造方法。
【請求項２６】
前記ゲート電極を形成する段階で、前記第１の領域と前記第２の領域とを分離して前記ゲート電極を形成し、前記第２の領域は、前記ドレイン電極と前記ソース電極との間の前記誘電層上にフローティングゲートを形成することを特徴とする請求項２３に記載の窒化物半導体素子の製造方法。
【請求項１】
基板の上部に配置され、内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層と、
前記窒化物半導体層にオーミック接合されたドレイン電極と、
前記ドレイン電極と離隔配置され、前記ドレイン電極の方向に突出された多数のパターン化された突起を備え、前記窒化物半導体層にショットキー接合され、下端部に前記窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極と、
前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に、且つ、前記パターン化された突起を含んで前記ソース電極上の少なくとも一部に亘って形成された誘電層と、
前記ドレイン電極と離隔されるように誘電層上に配置され、一部が、前記誘電層を間に置いて前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成されたゲート電極と、
を含んでなる窒化物半導体素子。
【請求項２】
前記オーミックパターンの少なくともドレイン方向の側面一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で前記誘電層と接合されることを特徴とする請求項１に記載の窒化物半導体素子。
【請求項３】
前記オーミックパターンのドレイン方向の一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で前記誘電層と接合されることを特徴とする請求項１に記載の窒化物半導体素子。
【請求項４】
前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された前記ゲート電極の一部は、前記ソース電極のオーミックパターンの少なくとも一部をカバーするように形成されることを特徴とする請求項１に記載の窒化物半導体素子。
【請求項５】
前記オーミックパターンは、ドレイン電極の配列に並べて配置されることを特徴とする請求項１に記載の窒化物半導体素子。
【請求項６】
前記窒化物半導体層は、
前記基板上に配置され、窒化ガリウム系物質を含む第１の窒化物層と、前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層と、を含むことを特徴とする請求項１に記載の窒化物半導体素子。
【請求項７】
前記第１の窒化物層は窒化ガリウム（ＧａＮ）を含み、
前記第２の窒化物層は、アルミニウム窒化ガリウム（ＡｌＧａＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）の何れか一つを含むことを特徴とする請求項６に記載の窒化物半導体素子。
【請求項８】
基板の上部に配置され、内部に２次元電子ガス（２ＤＥＧ）チャンネルを形成する窒化物半導体層と、
前記窒化物半導体層にオーミック接合されたドレイン電極と、
前記ドレイン電極と離隔配置され、前記ドレイン電極の方向に突出された多数のパターン化された突起を備え、前記窒化物半導体層にショットキー接合され、下端部に前記窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極と、
前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に、且つ、前記パターン化された突起を含み、前記ソース電極の少なくとも一部上に亘って形成された誘電層と、
前記誘電層を間に置いて、前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された第１の領域と、前記ドレイン電極と前記ソース電極との間の前記誘電層上に前記ドレイン電極と離隔されるように配置された第２の領域と、を含むゲート電極と、
を含んでなる窒化物半導体素子。
【請求項９】
前記オーミックパターンの少なくともドレイン方向の側面一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で前記誘電層と接合されることを特徴とする請求項８に記載の窒化物半導体素子。
【請求項１０】
前記オーミックパターンのドレイン方向の一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で前記誘電層と接合されることを特徴とする請求項８に記載の窒化物半導体素子。
【請求項１１】
前記ゲート電極は、前記第１の領域と前記第２の領域とに分離され、
前記第２の領域はフローティングゲートを形成することを特徴とする請求項８に記載の窒化物半導体素子。
【請求項１２】
前記第１の領域は、前記ソース電極のオーミックパターンの少なくとも一部をカバーするように形成されることを特徴とする請求項１１に記載の窒化物半導体素子。
【請求項１３】
前記オーミックパターンは、前記ドレイン電極の配列に並べて配置されることを特徴とする請求項１１に記載の窒化物半導体素子。
【請求項１４】
前記窒化物半導体層は、
前記基板上に配置され、窒化ガリウム系物質を含む第１の窒化物層と、前記第１の窒化物層上に異種接合され、前記第１の窒化物層より広いエネルギーバンドギャップを有する異種の窒化ガリウム系物質を含む第２の窒化物層と、を含むことを特徴とする請求項１１に記載の窒化物半導体素子。
【請求項１５】
前記窒化物半導体素子は、前記基板と前記窒化物半導体層との間にバッファ層をさらに含むことを特徴とする請求項１から１４の何れか一つに記載の窒化物半導体素子。
【請求項１６】
前記基板は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）の少なくとも何れか一つを用いることを特徴とする請求項１から１４の何れか一つに記載の窒化物半導体素子。
【請求項１７】
前記誘電層は、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３の少なくとも何れか一つを含んでなることを特徴とする請求項１から１４の何れか一つに記載の窒化物半導体素子。
【請求項１８】
前記窒化物半導体素子は、パワートランジスタ素子であることを特徴とする請求項１から１４の何れか一つに記載の窒化物半導体素子。
【請求項１９】
基板の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネルを生成する窒化物半導体層を形成する段階と、
前記窒化物半導体層にオーミック接合されるドレイン電極と、前記ドレイン電極と離隔配置され、前記ドレイン電極の方向に突出された多数のパターン化された突起を備え、前記窒化物半導体層にショットキー接合され、下端部に前記窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極を形成する段階と、
前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に、且つ、前記パターン化された突起を含んで前記ソース電極の少なくとも一部上に亘って誘電層を形成する段階と、
前記ドレイン電極と離隔されるように前記誘電層上にゲート電極を形成し、前記ゲート電極の一部を前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部の前記誘電層上に形成する段階と、
を含んでなる窒化物半導体素子の製造方法。
【請求項２０】
前記ソース電極を形成する段階で、前記オーミックパターンの少なくともドレイン方向の側面一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにし、
前記誘電層を形成する段階で、前記露出した前記オーミックパターンの少なくともドレイン方向の側面一部と前記誘電層が接合するように前記誘電層を形成することを特徴とする請求項１９に記載の窒化物半導体素子の製造方法。
【請求項２１】
前記ソース電極を形成する段階で、前記オーミックパターンのドレイン方向の一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で露出するようにし、
前記誘電層を形成する段階で、前記露出した前記オーミックパターンのドレイン方向の一部と前記誘電層が接合するように前記誘電層を形成することを特徴とする請求項１９に記載の窒化物半導体素子の製造方法。
【請求項２２】
前記ゲート電極を形成する段階で、前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された前記ゲート電極の一部が、前記ソース電極のオーミックパターンの少なくとも一部をカバーするように前記ゲート電極を形成することを特徴とする請求項１９に記載の窒化物半導体素子の製造方法。
【請求項２３】
基板の上部に、内部に２次元電子ガス（２ＤＥＧ）チャンネルを生成する窒化物半導体層を形成する段階と、
前記窒化物半導体層にオーミック接合されるドレイン電極と、前記ドレイン電極と離隔配置され、前記ドレイン電極の方向に突出された多数のパターン化された突起を備え、前記窒化物半導体層にショットキー接合され、下端部に前記窒化物半導体層にオーミック接合されるオーミックパターンを含むソース電極を形成する段階と、
前記ドレイン電極と前記ソース電極との間の前記窒化物半導体層上に、且つ前記パターン化された突起を含んで前記ソース電極の少なくとも一部上に亘って誘電層を形成する段階と、
前記誘電層を間に置いて、前記ソース電極の前記パターン化された突起部分及びドレイン方向のエッジ部分の上部に形成された第１の領域と、前記ドレイン電極と前記ソース電極との間の前記誘電層上に前記ドレイン電極と離隔されるように配置された第２の領域と、を含むゲート電極を形成する段階と、
を含んでなる窒化物半導体素子の製造方法。
【請求項２４】
前記ソース電極を形成する段階で、前記オーミックパターンの少なくともドレイン方向の側面一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域の少なくとも断面上で露出するようにし、
前記誘電層を形成する段階で、前記露出した前記オーミックパターンの少なくともドレイン方向の側面一部と前記誘電層が接合するように前記誘電層を形成することを特徴とする請求項２３に記載の窒化物半導体素子の製造方法。
【請求項２５】
前記ソース電極を形成する段階で、前記オーミックパターンのドレイン方向の一部が前記多数のパターン化された突起のリセス（ｒｅｃｅｓｓ）領域で露出するようにし、
前記誘電層を形成する段階で、前記露出した前記オーミックパターンのドレイン方向の一部と前記誘電層が接合するように前記誘電層を形成することを特徴とする請求項２３に記載の窒化物半導体素子の製造方法。
【請求項２６】
前記ゲート電極を形成する段階で、前記第１の領域と前記第２の領域とを分離して前記ゲート電極を形成し、前記第２の領域は、前記ドレイン電極と前記ソース電極との間の前記誘電層上にフローティングゲートを形成することを特徴とする請求項２３に記載の窒化物半導体素子の製造方法。
【図１】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４ａ】
【図４ｂ】
【図５ａ】
【図５ｂ】
【図６】
【図７】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図３ｄ】
【図４ａ】
【図４ｂ】
【図５ａ】
【図５ｂ】
【図６】
【図７】
【公開番号】特開２０１２−２３１１２８（Ｐ２０１２−２３１１２８Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−８１１００（Ｐ２０１２−８１１００）
【出願日】平成２４年３月３０日（２０１２．３．３０）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年３月３０日（２０１２．３．３０）
【出願人】（５９４０２３７２２）サムソン エレクトロ−メカニックス カンパニーリミテッド． (1,585)
【Ｆターム（参考）】
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