半導体装置
【課題】トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させる半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、を備えた半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、を備えた半導体装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の技術として、半導体基板と、半導体基板の主面内に部分的に形成された素子分離絶縁膜と、素子分離絶縁膜によって規定される素子形成領域内において、半導体基板の主面上に部分的に形成されたゲート構造と、素子形成領域内において、半導体基板の主面内に形成され、ゲート構造の下方のチャネル形成領域を挟んで対を成すソース・ドレイン領域とを備え、素子形成領域の形状によって、ゲート構造が形成されている部分の半導体基板に加わるストレスが調整されることを特徴とする半導体装置の設計方法が知られている（例えば、特許文献１参照）。
【０００３】
この半導体装置の素子形成領域は、外周に沿って凸部が形成された上面構造を有している。従って、凸部が形成されていない場合を基準として、素子分離絶縁膜から半導体基板に加わるストレスが変化する。そのため、ゲート構造が形成されている部分の半導体基板に加わるストレスを、凸部の形成によって微調整することができ、その結果、ゲート構造を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の電流駆動能力を所望の値に設定することが可能となる。
【特許文献１】特開２００４―２８１６３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、を備えた半導体装置が提供される。
【発明の効果】
【０００６】
本発明によれば、トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させることができる。
【発明を実施するための最良の形態】
【０００７】
[第１の実施の形態]
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の上面図であり、図２は、本発明の第１の実施の形態に係るトランジスタの図１のII−II線に対応する場所の断面図である。図１は、図２に示すトランジスタのゲート側壁、ゲートシリサイド層およびシリサイド層の図示を省略している。
【０００８】
この半導体装置１は、図１および図２に示すように、半導体基板２と、半導体基板２に形成された素子分離領域３と、半導体基板２上に形成されたトランジスタ４と、を備えて概略構成されている。
【０００９】
半導体基板２は、Ｓｉ結晶やＳｉＧｅ結晶等のＳｉを主成分とするＳｉ系結晶（所定の結晶）からなる。本実施の形態を含め、以下に記載する各実施の形態における半導体基板２は、Ｓｉ結晶からなるものとする。
【００１０】
素子分離領域３は、ＳＴＩ（Shallow Trench Isolation）構造を有し、半導体基板２上に形成された所定のパターンを有する溝内に絶縁膜が埋め込まれたものである。この絶縁膜は、一例として、ＳｉＯ２膜である。
【００１１】
トランジスタ４は、図２に示すように、半導体基板２内に形成されたソース・ドレイン領域４０と、ゲート電極４３の下方に形成されたチャネル領域４１と、半導体基板２上にゲート絶縁膜４２を介して形成されたゲート電極４３と、ゲート電極４３の側面に形成されたゲート側壁４４と、ソース・ドレイン領域４０の上面に形成されたシリサイド層４５と、ゲート電極４３の上面に形成されたゲートシリサイド層４６と、シリサイド層４５を介してソース・ドレイン領域４０と上層の配線等を電気的に接続するコンタクトプラグ４７と、を備えて概略構成されている。以降の各実施の形態における上面図において、点線で図示されるコンタクトプラグ４７は、図２に示すコンタクトプラグ４７を垂直上方向からソース・ドレイン領域４０に投影したものである。
【００１２】
図３は、本発明の第１の実施の形態に係る半導体装置の図１のIII−III線に対応する場所の断面図である。ソース・ドレイン領域４０は、図１および図３に示すように、ゲート幅方向に突出して形成された凸部４００を有している。この凸部４００は、ソース・ドレイン領域４０に埋め込まれるエピタキシャル結晶と同じエピタキシャル結晶が埋め込まれる。
【００１３】
ソース・ドレイン領域４０は、半導体基板２を構成するＳｉ結晶の格子定数と異なる格子定数のエピタキシャル結晶が埋め込まれる。凸部４００が形成されたソース・ドレイン領域４０は、凸部４００が形成されないソース・ドレイン領域に比べ、より大きなチャネル方向の圧縮または引張歪みをチャネル領域４１に発生させることができる。
【００１４】
ここで、凸部４００は、コンタクトプラグ４７を形成する際の合わせずれによる接続不良を回避するために設けられたものではなく、チャネル領域４１に歪みを発生させる目的でソース・ドレイン領域４０に設けられるものであるため、コンタクトプラグ４７は、凸部４００に接続されない。すなわち、凸部４００は、ソース・ドレイン電流の経路として用いられない。
【００１５】
ソース・ドレイン領域４０は、チャネル領域４１のチャネル方位、およびトランジスタ４の導電型の組み合わせに基づいて埋め込まれるエピタキシャル結晶が異なる。例えば、チャネル方位が<１１０>であるとき、トランジスタ４の導電型がｎ型の場合は、チャネル方向に引張歪みが発生することによってトランジスタ４のキャリアの移動度が向上し、トランジスタ４の導電型がｐ型の場合は、チャネル方向に圧縮歪みが発生することによってトランジスタ４のキャリアの移動度が向上する。
【００１６】
また、例えば、チャネル方位が<１００>であるとき、トランジスタ４の導電型に関わらず、チャネル方向に引張歪みが発生することによって、トランジスタ４のキャリアの移動度が向上する。なお、<１１０>は、[１１０]、および[１１０]と等価な方向を表す。また、<１００>は、[１００]、および[１００]と等価な方向を表す。
【００１７】
チャネル領域４１にチャネル方向の引張歪みを発生させるとき、ソース・ドレイン領域４０には、半導体基板２を構成するＳｉ結晶の格子定数より小さい格子定数を有するエピタキシャル結晶、例えば、ＳｉＣ結晶等が埋め込まれる。また、チャネル領域４１にチャネル方向の圧縮歪みを発生させるとき、ソース・ドレイン領域４０には、半導体基板２を構成するＳｉ結晶の格子定数より大きい格子定数を有するエピタキシャル結晶、例えば、ＳｉＧｅ結晶等が埋め込まれる。
【００１８】
また、例えば、半導体基板２がＳｉ系結晶であるＳｉＧｅ結晶からなり、チャネル領域４１にチャネル方向の引張歪みを発生させるとき、ソース・ドレイン領域４０には、半導体基板２を構成するＳｉＧｅ結晶の格子定数より小さい格子定数を有するエピタキシャル結晶、例えば、ＳｉＣ結晶等が埋め込まれる。また、チャネル領域４１にチャネル方向の圧縮歪みを発生させるとき、ソース・ドレイン領域４０には、半導体基板２を構成するＳｉＧｅ結晶の格子定数より大きい格子定数を有するエピタキシャル結晶、例えば、半導体基板２を構成するＳｉＧｅ結晶よりもＧｅ濃度を高くしたＳｉＧｅ結晶等が埋め込まれる。
【００１９】
ゲート絶縁膜４２は、一例として、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、または高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００２０】
ゲート電極４３は、一例として、導電型不純物を含む多結晶Ｓｉ、または多結晶ＳｉＧｅからなり、トランジスタ４の導電型がｎ型であるとき、導電型不純物としてＡｓ、Ｐ等のｎ型不純物イオンが注入され、トランジスタ４の導電型がｐ型であるとき、導電型不純物としてＢ、ＢＦ２等のｐ型不純物イオンが注入される。なお、ゲート電極４３は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物からなるメタルゲート電極であっても良い。
【００２１】
ゲート側壁４４は、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁４４は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であっても良い。
【００２２】
シリサイド層４５およびゲートシリサイド層４６は、一例として、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｂ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。なお、ゲートシリサイド層４６は、ゲート電極４３の上部をシリサイド化することにより形成されるが、ゲート電極４３の全てをシリサイド化して、フルシリサイドゲート電極を形成しても良い。
【００２３】
コンタクトプラグ４７は、Ｗ、Ｉｒ、Ｐｔ等の電気抵抗率の低い金属材料からなる。
【００２４】
間隔Ｗ１は、図１に示すように、ソース・ドレイン領域４０のゲート幅方向の側部からゲート電極４３の端部までの間隔である。この間隔Ｗ１は、半導体装置１のデザインルール（設計基準）およびプロセスマージンから設定されるものである。ここで、デザインルールとは、半導体装置の最小寸法に基づいて決定される、半導体素子（例えば、トランジスタ）の平面的寸法や相互の位置関係、半導体素子間の立体的位置関係、および素子分離領域の間隔等を定めた規則である。また、プロセスマージンとは、半導体装置の加工プロセスで生じる寸法変動を考慮した加工の余裕度を示すものであり、加工プロセスの特性の変動によって生産される半導体装置の品質が変動した場合でも、生産された半導体装置が良品の範囲内に収まるように設定される。
【００２５】
幅Ｗ２は、図１に示すように、凸部４００のゲート幅方向の幅である。この幅Ｗ２は、トランジスタの集積化を妨げることがないように設定され、一例として、間隔Ｗ１以下に設定される。なお、幅Ｗ２は、トランジスタの集積化を妨げることがない程度であれば、間隔Ｗ１よりも大きくて良い。
【００２６】
間隔Ｗ３は、図１に示すように、ゲート電極４３と凸部４００の間隔である。この間隔Ｗ３は、半導体装置１のデザインルールおよびプロセスマージンから設定されるものである。半導体装置１は、ゲート電極４３と凸部４００の間隔としてＷ３を有するので、凸部４００は、ゲート電極４３の直下に形成されない。
【００２７】
幅Ｗ４は、ソース・ドレイン領域４０上に投影されたコンタクトプラグ４７の最大幅である。本実施の形態におけるコンタクトプラグ４７は、その断面が正方形状であるので、幅Ｗ４は、コンタクトプラグ４７の一辺の長さとなる。
【００２８】
（第１の実施の形態の効果）
上記した第１の実施の形態における半導体装置１によれば、凸部４００が形成されたソース・ドレイン領域４０は、凸部４００が形成されないソース・ドレイン領域よりも大きな圧縮または引張歪みをチャネル領域４１に発生させ、トランジスタ４の駆動力を向上させることができる。
【００２９】
また、半導体装置１は、ソース・ドレイン領域４０のゲート幅方向の側部からゲート電極４３の端部までの間隔であるＷ１と、凸部４００のゲート幅方向の幅であるＷ２とが、同程度の長さであるので、トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させることができる。
【００３０】
さらに、半導体装置１のソース・ドレイン領域４０は、チャネル領域４１のチャネル方位、およびトランジスタ４の導電型の組み合わせに基づいて埋め込まれるエピタキシャル結晶が選択されるので、チャネル領域４１に所望の大きさの圧縮または引張歪みを発生させることができ、トランジスタ４の駆動力をトランジスタ４の導電型にかかわらず向上させることができる。
【００３１】
凸部４００は、ソース・ドレイン電流の経路として用いられないので、コンタクトプラグ４７を接続する必要がなく、幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置を自由に設定することができ、チャネル領域４１に所望の大きさの圧縮または引張歪みを発生させることができる。
【００３２】
[第２の実施の形態]
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置の上面図である。以降の各実施の形態における上面図において、素子分離領域、ゲート側壁、ゲートシリサイド層およびシリサイド層の図示を省略するものとする。また、以降の各実施の形態においては、主に、第１の実施の形態と異なる点について説明する。なお、以降の各実施の形態においては、部材の機能および構成等、第１の実施の形態と同様の点については、簡単のため、同一の符号を付し、その説明は省略するものとする。
【００３３】
半導体装置１Ａは、図４に示すように、一例として、同一の導電型を有する第１〜第３のトランジスタ４Ａ〜４Ｃを有して概略構成されている。
【００３４】
第１のトランジスタ４Ａは、第１のゲート電極４３ａを有し、第２のトランジスタ４Ｂは、第２のゲート電極４３ｂを有し、第３のトランジスタ４Ｃは、第３のゲート電極４３ｃを有している。第１〜第３のゲート電極４３ａ〜４３ｃは、ソース・ドレイン領域４０Ａの上に、ゲート絶縁膜を介して形成されている。
【００３５】
また、ソース・ドレイン領域４０Ａは、第１〜第３のゲート電極４３ａ〜４３ｃを境界とすることによって、図４に示すように、第１〜第４のソース・ドレイン領域４０１〜４０４の４つの区域に分けられる。
【００３６】
第１のソース・ドレイン領域４０１は、第１のトランジスタ４Ａに属し、第２のソース・ドレイン領域４０２は、第１および第２のトランジスタ４Ａ、４Ｂに属し、第３のソース・ドレイン領域４０３は、第２および第３のトランジスタ４Ｂ、４Ｃに属し、第４のソース・ドレイン領域４０４は、第３のトランジスタ４Ｃに属している。
【００３７】
この半導体装置１Ａは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ａが形成されている。この第３のソース・ドレイン領域４０３は、コンタクトプラグ４７が接続されていないことから、凸部４００Ａは、コンタクトプラグ４７を接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ａが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００３８】
この凸部４００Ａが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００３９】
（第２の実施の形態の効果）
上記した第２の実施の形態における半導体装置１Ａによれば、凸部４００Ａが形成された第３のソース・ドレイン領域４０３は、凸部４００Ａが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００４０】
[第３の実施の形態]
図５は、本発明の第３の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｂは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｂが形成されている。また、この半導体装置１Ｂは、第３のソース・ドレイン領域４０３に、コンタクトプラグ４７Ｂが、シリサイド層を介して電気的に接続されている。
【００４１】
間隔Ｗ５は、図５に示すように、互いに最も近い、第３のソース・ドレイン領域４０３上に投影したコンタクトプラグ４７Ｂの辺の延長線と、凸部４００Ｂの辺の延長線と、の間隔を示しており、常に、凸部４００Ｂの延長線は、点線で示すコンタクトプラグ４７Ｂの外側にあるものとする。よって、凸部４００Ｂは、コンタクトプラグ４７Ｂを形成する際の合わせずれによる接続不良を回避するためや、コンタクトプラグ４７Ｂを接続するために設けられたものではなく、チャネル領域に歪みを発生させる目的で第３のソース・ドレイン領域４０３に形成されているのが、明らかとなる。
【００４２】
また、凸部４００Ｂは、コンタクトプラグ４７Ｂを接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２、間隔Ｗ３、および本実施の形態における間隔Ｗ５の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｂが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００４３】
この凸部４００Ｂが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００４４】
（第３の実施の形態の効果）
上記した第３の実施の形態における半導体装置１Ｂによれば、凸部４００Ｂが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｂが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００４５】
[第４の実施の形態]
図６は、本発明の第４の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｃは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｃが形成されている。また、この半導体装置１Ｃは、第３のソース・ドレイン領域４０３に、コンタクトプラグ４７Ｃが、シリサイド層を介して電気的に接続されている。
【００４６】
図６の斜線で示す領域４０３ａは、凸部４００Ｃ、および凸部４００Ｃと第３のソース・ドレイン領域４０３の凸部４００Ｃに対向する辺との間の領域を表している。
【００４７】
凸部４００Ｃは、第３のソース・ドレイン領域４０３に投影されたコンタクトプラグ４７Ｃの投影像の全体が、この領域４０３ａに含まれないような位置に形成される。言い換えるなら、凸部４００Ｃは、領域４０３ａ上にコンタクトプラグ４７Ｃの全体が含まれない位置に形成される。よって、凸部４００Ｃは、コンタクトプラグ４７Ｃを形成する際の合わせずれによる接続不良を回避するためや、コンタクトプラグ４７Ｃを接続するために設けられたものではなく、チャネル領域に歪みを発生させる目的で第３のソース・ドレイン領域４０３に形成されているのが、明らかとなる。
【００４８】
また、凸部４００Ｃは、コンタクトプラグ４７Ｃを接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２、間隔Ｗ３、および本実施の形態におけるコンタクトプラグ４７Ｃの投影像の全体が領域４０３ａに含まれないという条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｃが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００４９】
この凸部４００Ｃが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００５０】
（第４の実施の形態の効果）
上記した第４の実施の形態における半導体装置１Ｃによれば、凸部４００Ｃが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｃが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００５１】
[第５の実施の形態]
図７は、本発明の第５の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｄは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｄが形成されている。また、この半導体装置１Ｄは、第３のソース・ドレイン領域４０３に、コンタクトプラグ４７Ｄが、シリサイド層を介して電気的に接続されている。
【００５２】
この凸部４００Ｄは、ゲート長方向の一辺が幅Ｗ６となっており、この幅Ｗ６は、第３のソース・ドレイン領域４０３に投影したコンタクトプラグ４７Ｄの一辺の幅Ｗ４よりも小さい。よって、凸部４００Ｄは、コンタクトプラグ４７Ｄを形成する際の合わせずれによる接続不良を回避するためや、コンタクトプラグ４７Ｄを接続するために設けられたものではなく、チャネル領域に歪みを発生させる目的で第３のソース・ドレイン領域４０３に形成されているのが、明らかとなる。
【００５３】
また、凸部４００Ｄは、コンタクトプラグ４７Ｄを接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２、間隔Ｗ３、および本実施の形態における凸部４００Ｄの幅Ｗ６の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｄが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００５４】
この凸部４００Ｄが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００５５】
（第５の実施の形態の効果）
上記した第５の実施の形態における半導体装置１Ｄによれば、凸部４００Ｄが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｄが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００５６】
[第６の実施の形態]
図８は、本発明の第６の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｅは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｅが形成されている。
【００５７】
この半導体装置１Ｅのソース・ドレイン領域４０Ａは、ゲート幅方向の幅がＷ７であり、この幅Ｗ７は、一例として、コンタクトプラグ４７の幅Ｗ４の２倍以上あるものとする。つまり、コンタクトプラグ４７は、第３のソース・ドレイン領域４０３の上方に十分形成することができるにも関わらず形成されていないことから、凸部４００Ｅは、コンタクトプラグ４７を接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｅが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００５８】
この凸部４００Ｅが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００５９】
（第６の実施の形態の効果）
上記した第６の実施の形態における半導体装置１Ｅによれば、凸部４００Ｅが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｅが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００６０】
[第７の実施の形態]
図９は、本発明の第７の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｆは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｆが形成されている。
【００６１】
ソース・ドレイン領域４０Ａは、ゲート幅方向の幅がＷ８であり、第２のゲート電極４３ｂと第３のゲート電極４３ｃの間の間隔はＷ９である。このＷ８およびＷ９は、一例として、コンタクトプラグ４７の幅Ｗ４の２倍以上あるものとする。つまり、コンタクトプラグ４７は、第３のソース・ドレイン領域４０３の上方に十分形成することができるにも関わらず形成されていないことから、凸部４００Ｆは、コンタクトプラグ４７を接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｆが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００６２】
この凸部４００Ｆが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００６３】
（第７の実施の形態の効果）
上記した第７の実施の形態における半導体装置１Ｆによれば、凸部４００Ｆが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｆが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００６４】
[第８の実施の形態]
図１０は、本発明の第８の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｇは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｇが形成されている。
【００６５】
この第３のソース・ドレイン領域４０３は、その上方に２つのコンタクトプラグ４７Ｇが形成されている。また、ソース・ドレイン領域４０Ａは、ゲート幅方向の幅がＷ８であり、第２のゲート電極４３ｂと第３のゲート電極４３ｃの間の間隔はＷ９である。このＷ８およびＷ９は、一例として、コンタクトプラグ４７Ｇの幅Ｗ４の２倍以上あるものとする。つまり、コンタクトプラグ４７Ｇは、凸部４００Ｇの上方に十分形成することができるにも関わらず形成されていないことから、凸部４００Ｇは、コンタクトプラグ４７Ｇを接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｇが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００６６】
この凸部４００Ｇが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００６７】
（第８の実施の形態の効果）
上記した第８の実施の形態における半導体装置１Ｇによれば、凸部４００Ｇが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｇが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００６８】
[第９の実施の形態]
図１１は、本発明の第９の実施の形態に係る半導体装置の上面図である。上記した各実施の形態における半導体装置は、ソース・ドレイン領域に１つの凸部を有する場合について説明したが、本実施の形態では、複数の凸部を有する場合について説明する。
【００６９】
半導体装置１Ｈは、図１１に示すように、トランジスタ４Ｈを有し、トランジスタ４Ｈは、ソース・ドレイン領域４０Ｈと、ゲート電極４３と、を有している。
【００７０】
ソース・ドレイン領域４０Ｈには、ゲート電極４３を挟んで凸部４００Ｈおよび凸部４０１Ｈが形成されている。
【００７１】
凸部４００Ｈは、ソース・ドレイン領域４０Ｈのゲート幅方向の側部から突出するように形成され、凸部４０１Ｈは、ソース・ドレイン領域４０Ｈのゲート幅方向の側部から、凸部４００Ｈとは逆方向に突出して形成されている。
【００７２】
この凸部４００Ｈおよび４０１Ｈが形成されたソース・ドレイン領域４０Ｈは、第１の実施の形態と同様に、トランジスタ４Ｈの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００７３】
（第９の実施の形態の効果）
上記した第９の実施の形態における半導体装置１Ｈによれば、凸部４００Ｈおよび４０１Ｈが形成されたソース・ドレイン領域４０Ｈは、凸部４００Ｈおよび４０１Ｈが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを、トランジスタ４Ｈのチャネル領域に発生させることができるので、トランジスタ４Ｈの駆動力を向上させることができる。
【００７４】
（他の実施の形態について）
本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。
【００７５】
例えば、第１〜第８の実施の形態における凸部は、各ソース・ドレイン領域に１つ形成されたが、複数形成されても良く、また、第９の実施の形態に示したように、ソース・ドレイン領域の対向する側部だけでなく、同一の側部に複数形成されても良い。さらに、凸部は、これらの各実施の形態を組み合わせてソース・ドレイン領域に形成されても良い。
【図面の簡単な説明】
【００７６】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の上面図である。
【図２】図２は、本発明の第１の実施の形態に係るトランジスタの図１のII−II線に対応する場所の断面図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の図１のIII−III線に対応する場所の断面図である。
【図４】図４は、本発明の第２の実施の形態に係る半導体装置の上面図である。
【図５】図５は、本発明の第３の実施の形態に係る半導体装置の上面図である。
【図６】図６は、本発明の第４の実施の形態に係る半導体装置の上面図である。
【図７】図７は、本発明の第５の実施の形態に係る半導体装置の上面図である。
【図８】図８は、本発明の第６の実施の形態に係る半導体装置の上面図である。
【図９】図９は、本発明の第７の実施の形態に係る半導体装置の上面図である。
【図１０】図１０は、本発明の第８の実施の形態に係る半導体装置の上面図である。
【図１１】図１１は、本発明の第９の実施の形態に係る半導体装置の上面図である。
【符号の説明】
【００７７】
１、１Ａ〜１Ｈ…半導体装置、２…半導体基板、４、４Ｈ…トランジスタ、４Ａ〜４Ｃ…第１〜第３のトランジスタ、４０、４０Ａ、４０Ｈ…ソース・ドレイン領域、４７、４７Ｂ〜４７Ｄ、４７Ｇ…コンタクトプラグ、４００、４００Ａ〜４００Ｈ、４０１Ｈ…凸部、４０１〜４０４…第１〜第４のソース・ドレイン領域、４０３ａ…領域
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の技術として、半導体基板と、半導体基板の主面内に部分的に形成された素子分離絶縁膜と、素子分離絶縁膜によって規定される素子形成領域内において、半導体基板の主面上に部分的に形成されたゲート構造と、素子形成領域内において、半導体基板の主面内に形成され、ゲート構造の下方のチャネル形成領域を挟んで対を成すソース・ドレイン領域とを備え、素子形成領域の形状によって、ゲート構造が形成されている部分の半導体基板に加わるストレスが調整されることを特徴とする半導体装置の設計方法が知られている（例えば、特許文献１参照）。
【０００３】
この半導体装置の素子形成領域は、外周に沿って凸部が形成された上面構造を有している。従って、凸部が形成されていない場合を基準として、素子分離絶縁膜から半導体基板に加わるストレスが変化する。そのため、ゲート構造が形成されている部分の半導体基板に加わるストレスを、凸部の形成によって微調整することができ、その結果、ゲート構造を有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）の電流駆動能力を所望の値に設定することが可能となる。
【特許文献１】特開２００４―２８１６３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させる半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、を備えた半導体装置が提供される。
【発明の効果】
【０００６】
本発明によれば、トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させることができる。
【発明を実施するための最良の形態】
【０００７】
[第１の実施の形態]
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の上面図であり、図２は、本発明の第１の実施の形態に係るトランジスタの図１のII−II線に対応する場所の断面図である。図１は、図２に示すトランジスタのゲート側壁、ゲートシリサイド層およびシリサイド層の図示を省略している。
【０００８】
この半導体装置１は、図１および図２に示すように、半導体基板２と、半導体基板２に形成された素子分離領域３と、半導体基板２上に形成されたトランジスタ４と、を備えて概略構成されている。
【０００９】
半導体基板２は、Ｓｉ結晶やＳｉＧｅ結晶等のＳｉを主成分とするＳｉ系結晶（所定の結晶）からなる。本実施の形態を含め、以下に記載する各実施の形態における半導体基板２は、Ｓｉ結晶からなるものとする。
【００１０】
素子分離領域３は、ＳＴＩ（Shallow Trench Isolation）構造を有し、半導体基板２上に形成された所定のパターンを有する溝内に絶縁膜が埋め込まれたものである。この絶縁膜は、一例として、ＳｉＯ２膜である。
【００１１】
トランジスタ４は、図２に示すように、半導体基板２内に形成されたソース・ドレイン領域４０と、ゲート電極４３の下方に形成されたチャネル領域４１と、半導体基板２上にゲート絶縁膜４２を介して形成されたゲート電極４３と、ゲート電極４３の側面に形成されたゲート側壁４４と、ソース・ドレイン領域４０の上面に形成されたシリサイド層４５と、ゲート電極４３の上面に形成されたゲートシリサイド層４６と、シリサイド層４５を介してソース・ドレイン領域４０と上層の配線等を電気的に接続するコンタクトプラグ４７と、を備えて概略構成されている。以降の各実施の形態における上面図において、点線で図示されるコンタクトプラグ４７は、図２に示すコンタクトプラグ４７を垂直上方向からソース・ドレイン領域４０に投影したものである。
【００１２】
図３は、本発明の第１の実施の形態に係る半導体装置の図１のIII−III線に対応する場所の断面図である。ソース・ドレイン領域４０は、図１および図３に示すように、ゲート幅方向に突出して形成された凸部４００を有している。この凸部４００は、ソース・ドレイン領域４０に埋め込まれるエピタキシャル結晶と同じエピタキシャル結晶が埋め込まれる。
【００１３】
ソース・ドレイン領域４０は、半導体基板２を構成するＳｉ結晶の格子定数と異なる格子定数のエピタキシャル結晶が埋め込まれる。凸部４００が形成されたソース・ドレイン領域４０は、凸部４００が形成されないソース・ドレイン領域に比べ、より大きなチャネル方向の圧縮または引張歪みをチャネル領域４１に発生させることができる。
【００１４】
ここで、凸部４００は、コンタクトプラグ４７を形成する際の合わせずれによる接続不良を回避するために設けられたものではなく、チャネル領域４１に歪みを発生させる目的でソース・ドレイン領域４０に設けられるものであるため、コンタクトプラグ４７は、凸部４００に接続されない。すなわち、凸部４００は、ソース・ドレイン電流の経路として用いられない。
【００１５】
ソース・ドレイン領域４０は、チャネル領域４１のチャネル方位、およびトランジスタ４の導電型の組み合わせに基づいて埋め込まれるエピタキシャル結晶が異なる。例えば、チャネル方位が<１１０>であるとき、トランジスタ４の導電型がｎ型の場合は、チャネル方向に引張歪みが発生することによってトランジスタ４のキャリアの移動度が向上し、トランジスタ４の導電型がｐ型の場合は、チャネル方向に圧縮歪みが発生することによってトランジスタ４のキャリアの移動度が向上する。
【００１６】
また、例えば、チャネル方位が<１００>であるとき、トランジスタ４の導電型に関わらず、チャネル方向に引張歪みが発生することによって、トランジスタ４のキャリアの移動度が向上する。なお、<１１０>は、[１１０]、および[１１０]と等価な方向を表す。また、<１００>は、[１００]、および[１００]と等価な方向を表す。
【００１７】
チャネル領域４１にチャネル方向の引張歪みを発生させるとき、ソース・ドレイン領域４０には、半導体基板２を構成するＳｉ結晶の格子定数より小さい格子定数を有するエピタキシャル結晶、例えば、ＳｉＣ結晶等が埋め込まれる。また、チャネル領域４１にチャネル方向の圧縮歪みを発生させるとき、ソース・ドレイン領域４０には、半導体基板２を構成するＳｉ結晶の格子定数より大きい格子定数を有するエピタキシャル結晶、例えば、ＳｉＧｅ結晶等が埋め込まれる。
【００１８】
また、例えば、半導体基板２がＳｉ系結晶であるＳｉＧｅ結晶からなり、チャネル領域４１にチャネル方向の引張歪みを発生させるとき、ソース・ドレイン領域４０には、半導体基板２を構成するＳｉＧｅ結晶の格子定数より小さい格子定数を有するエピタキシャル結晶、例えば、ＳｉＣ結晶等が埋め込まれる。また、チャネル領域４１にチャネル方向の圧縮歪みを発生させるとき、ソース・ドレイン領域４０には、半導体基板２を構成するＳｉＧｅ結晶の格子定数より大きい格子定数を有するエピタキシャル結晶、例えば、半導体基板２を構成するＳｉＧｅ結晶よりもＧｅ濃度を高くしたＳｉＧｅ結晶等が埋め込まれる。
【００１９】
ゲート絶縁膜４２は、一例として、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、または高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００２０】
ゲート電極４３は、一例として、導電型不純物を含む多結晶Ｓｉ、または多結晶ＳｉＧｅからなり、トランジスタ４の導電型がｎ型であるとき、導電型不純物としてＡｓ、Ｐ等のｎ型不純物イオンが注入され、トランジスタ４の導電型がｐ型であるとき、導電型不純物としてＢ、ＢＦ２等のｐ型不純物イオンが注入される。なお、ゲート電極４３は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物からなるメタルゲート電極であっても良い。
【００２１】
ゲート側壁４４は、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁４４は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であっても良い。
【００２２】
シリサイド層４５およびゲートシリサイド層４６は、一例として、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｂ、ＮｉＰｔ、ＣｏＮｉ等の金属とＳｉとの化合物からなる。なお、ゲートシリサイド層４６は、ゲート電極４３の上部をシリサイド化することにより形成されるが、ゲート電極４３の全てをシリサイド化して、フルシリサイドゲート電極を形成しても良い。
【００２３】
コンタクトプラグ４７は、Ｗ、Ｉｒ、Ｐｔ等の電気抵抗率の低い金属材料からなる。
【００２４】
間隔Ｗ１は、図１に示すように、ソース・ドレイン領域４０のゲート幅方向の側部からゲート電極４３の端部までの間隔である。この間隔Ｗ１は、半導体装置１のデザインルール（設計基準）およびプロセスマージンから設定されるものである。ここで、デザインルールとは、半導体装置の最小寸法に基づいて決定される、半導体素子（例えば、トランジスタ）の平面的寸法や相互の位置関係、半導体素子間の立体的位置関係、および素子分離領域の間隔等を定めた規則である。また、プロセスマージンとは、半導体装置の加工プロセスで生じる寸法変動を考慮した加工の余裕度を示すものであり、加工プロセスの特性の変動によって生産される半導体装置の品質が変動した場合でも、生産された半導体装置が良品の範囲内に収まるように設定される。
【００２５】
幅Ｗ２は、図１に示すように、凸部４００のゲート幅方向の幅である。この幅Ｗ２は、トランジスタの集積化を妨げることがないように設定され、一例として、間隔Ｗ１以下に設定される。なお、幅Ｗ２は、トランジスタの集積化を妨げることがない程度であれば、間隔Ｗ１よりも大きくて良い。
【００２６】
間隔Ｗ３は、図１に示すように、ゲート電極４３と凸部４００の間隔である。この間隔Ｗ３は、半導体装置１のデザインルールおよびプロセスマージンから設定されるものである。半導体装置１は、ゲート電極４３と凸部４００の間隔としてＷ３を有するので、凸部４００は、ゲート電極４３の直下に形成されない。
【００２７】
幅Ｗ４は、ソース・ドレイン領域４０上に投影されたコンタクトプラグ４７の最大幅である。本実施の形態におけるコンタクトプラグ４７は、その断面が正方形状であるので、幅Ｗ４は、コンタクトプラグ４７の一辺の長さとなる。
【００２８】
（第１の実施の形態の効果）
上記した第１の実施の形態における半導体装置１によれば、凸部４００が形成されたソース・ドレイン領域４０は、凸部４００が形成されないソース・ドレイン領域よりも大きな圧縮または引張歪みをチャネル領域４１に発生させ、トランジスタ４の駆動力を向上させることができる。
【００２９】
また、半導体装置１は、ソース・ドレイン領域４０のゲート幅方向の側部からゲート電極４３の端部までの間隔であるＷ１と、凸部４００のゲート幅方向の幅であるＷ２とが、同程度の長さであるので、トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させることができる。
【００３０】
さらに、半導体装置１のソース・ドレイン領域４０は、チャネル領域４１のチャネル方位、およびトランジスタ４の導電型の組み合わせに基づいて埋め込まれるエピタキシャル結晶が選択されるので、チャネル領域４１に所望の大きさの圧縮または引張歪みを発生させることができ、トランジスタ４の駆動力をトランジスタ４の導電型にかかわらず向上させることができる。
【００３１】
凸部４００は、ソース・ドレイン電流の経路として用いられないので、コンタクトプラグ４７を接続する必要がなく、幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置を自由に設定することができ、チャネル領域４１に所望の大きさの圧縮または引張歪みを発生させることができる。
【００３２】
[第２の実施の形態]
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置の上面図である。以降の各実施の形態における上面図において、素子分離領域、ゲート側壁、ゲートシリサイド層およびシリサイド層の図示を省略するものとする。また、以降の各実施の形態においては、主に、第１の実施の形態と異なる点について説明する。なお、以降の各実施の形態においては、部材の機能および構成等、第１の実施の形態と同様の点については、簡単のため、同一の符号を付し、その説明は省略するものとする。
【００３３】
半導体装置１Ａは、図４に示すように、一例として、同一の導電型を有する第１〜第３のトランジスタ４Ａ〜４Ｃを有して概略構成されている。
【００３４】
第１のトランジスタ４Ａは、第１のゲート電極４３ａを有し、第２のトランジスタ４Ｂは、第２のゲート電極４３ｂを有し、第３のトランジスタ４Ｃは、第３のゲート電極４３ｃを有している。第１〜第３のゲート電極４３ａ〜４３ｃは、ソース・ドレイン領域４０Ａの上に、ゲート絶縁膜を介して形成されている。
【００３５】
また、ソース・ドレイン領域４０Ａは、第１〜第３のゲート電極４３ａ〜４３ｃを境界とすることによって、図４に示すように、第１〜第４のソース・ドレイン領域４０１〜４０４の４つの区域に分けられる。
【００３６】
第１のソース・ドレイン領域４０１は、第１のトランジスタ４Ａに属し、第２のソース・ドレイン領域４０２は、第１および第２のトランジスタ４Ａ、４Ｂに属し、第３のソース・ドレイン領域４０３は、第２および第３のトランジスタ４Ｂ、４Ｃに属し、第４のソース・ドレイン領域４０４は、第３のトランジスタ４Ｃに属している。
【００３７】
この半導体装置１Ａは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ａが形成されている。この第３のソース・ドレイン領域４０３は、コンタクトプラグ４７が接続されていないことから、凸部４００Ａは、コンタクトプラグ４７を接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ａが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００３８】
この凸部４００Ａが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００３９】
（第２の実施の形態の効果）
上記した第２の実施の形態における半導体装置１Ａによれば、凸部４００Ａが形成された第３のソース・ドレイン領域４０３は、凸部４００Ａが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００４０】
[第３の実施の形態]
図５は、本発明の第３の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｂは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｂが形成されている。また、この半導体装置１Ｂは、第３のソース・ドレイン領域４０３に、コンタクトプラグ４７Ｂが、シリサイド層を介して電気的に接続されている。
【００４１】
間隔Ｗ５は、図５に示すように、互いに最も近い、第３のソース・ドレイン領域４０３上に投影したコンタクトプラグ４７Ｂの辺の延長線と、凸部４００Ｂの辺の延長線と、の間隔を示しており、常に、凸部４００Ｂの延長線は、点線で示すコンタクトプラグ４７Ｂの外側にあるものとする。よって、凸部４００Ｂは、コンタクトプラグ４７Ｂを形成する際の合わせずれによる接続不良を回避するためや、コンタクトプラグ４７Ｂを接続するために設けられたものではなく、チャネル領域に歪みを発生させる目的で第３のソース・ドレイン領域４０３に形成されているのが、明らかとなる。
【００４２】
また、凸部４００Ｂは、コンタクトプラグ４７Ｂを接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２、間隔Ｗ３、および本実施の形態における間隔Ｗ５の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｂが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００４３】
この凸部４００Ｂが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００４４】
（第３の実施の形態の効果）
上記した第３の実施の形態における半導体装置１Ｂによれば、凸部４００Ｂが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｂが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００４５】
[第４の実施の形態]
図６は、本発明の第４の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｃは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｃが形成されている。また、この半導体装置１Ｃは、第３のソース・ドレイン領域４０３に、コンタクトプラグ４７Ｃが、シリサイド層を介して電気的に接続されている。
【００４６】
図６の斜線で示す領域４０３ａは、凸部４００Ｃ、および凸部４００Ｃと第３のソース・ドレイン領域４０３の凸部４００Ｃに対向する辺との間の領域を表している。
【００４７】
凸部４００Ｃは、第３のソース・ドレイン領域４０３に投影されたコンタクトプラグ４７Ｃの投影像の全体が、この領域４０３ａに含まれないような位置に形成される。言い換えるなら、凸部４００Ｃは、領域４０３ａ上にコンタクトプラグ４７Ｃの全体が含まれない位置に形成される。よって、凸部４００Ｃは、コンタクトプラグ４７Ｃを形成する際の合わせずれによる接続不良を回避するためや、コンタクトプラグ４７Ｃを接続するために設けられたものではなく、チャネル領域に歪みを発生させる目的で第３のソース・ドレイン領域４０３に形成されているのが、明らかとなる。
【００４８】
また、凸部４００Ｃは、コンタクトプラグ４７Ｃを接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２、間隔Ｗ３、および本実施の形態におけるコンタクトプラグ４７Ｃの投影像の全体が領域４０３ａに含まれないという条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｃが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００４９】
この凸部４００Ｃが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００５０】
（第４の実施の形態の効果）
上記した第４の実施の形態における半導体装置１Ｃによれば、凸部４００Ｃが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｃが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００５１】
[第５の実施の形態]
図７は、本発明の第５の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｄは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｄが形成されている。また、この半導体装置１Ｄは、第３のソース・ドレイン領域４０３に、コンタクトプラグ４７Ｄが、シリサイド層を介して電気的に接続されている。
【００５２】
この凸部４００Ｄは、ゲート長方向の一辺が幅Ｗ６となっており、この幅Ｗ６は、第３のソース・ドレイン領域４０３に投影したコンタクトプラグ４７Ｄの一辺の幅Ｗ４よりも小さい。よって、凸部４００Ｄは、コンタクトプラグ４７Ｄを形成する際の合わせずれによる接続不良を回避するためや、コンタクトプラグ４７Ｄを接続するために設けられたものではなく、チャネル領域に歪みを発生させる目的で第３のソース・ドレイン領域４０３に形成されているのが、明らかとなる。
【００５３】
また、凸部４００Ｄは、コンタクトプラグ４７Ｄを接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２、間隔Ｗ３、および本実施の形態における凸部４００Ｄの幅Ｗ６の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｄが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００５４】
この凸部４００Ｄが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００５５】
（第５の実施の形態の効果）
上記した第５の実施の形態における半導体装置１Ｄによれば、凸部４００Ｄが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｄが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００５６】
[第６の実施の形態]
図８は、本発明の第６の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｅは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｅが形成されている。
【００５７】
この半導体装置１Ｅのソース・ドレイン領域４０Ａは、ゲート幅方向の幅がＷ７であり、この幅Ｗ７は、一例として、コンタクトプラグ４７の幅Ｗ４の２倍以上あるものとする。つまり、コンタクトプラグ４７は、第３のソース・ドレイン領域４０３の上方に十分形成することができるにも関わらず形成されていないことから、凸部４００Ｅは、コンタクトプラグ４７を接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｅが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００５８】
この凸部４００Ｅが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００５９】
（第６の実施の形態の効果）
上記した第６の実施の形態における半導体装置１Ｅによれば、凸部４００Ｅが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｅが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００６０】
[第７の実施の形態]
図９は、本発明の第７の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｆは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｆが形成されている。
【００６１】
ソース・ドレイン領域４０Ａは、ゲート幅方向の幅がＷ８であり、第２のゲート電極４３ｂと第３のゲート電極４３ｃの間の間隔はＷ９である。このＷ８およびＷ９は、一例として、コンタクトプラグ４７の幅Ｗ４の２倍以上あるものとする。つまり、コンタクトプラグ４７は、第３のソース・ドレイン領域４０３の上方に十分形成することができるにも関わらず形成されていないことから、凸部４００Ｆは、コンタクトプラグ４７を接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｆが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００６２】
この凸部４００Ｆが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００６３】
（第７の実施の形態の効果）
上記した第７の実施の形態における半導体装置１Ｆによれば、凸部４００Ｆが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｆが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００６４】
[第８の実施の形態]
図１０は、本発明の第８の実施の形態に係る半導体装置の上面図である。この半導体装置１Ｇは、一例として、第３のソース・ドレイン領域４０３に、側部からゲート幅方向に突出する凸部４００Ｇが形成されている。
【００６５】
この第３のソース・ドレイン領域４０３は、その上方に２つのコンタクトプラグ４７Ｇが形成されている。また、ソース・ドレイン領域４０Ａは、ゲート幅方向の幅がＷ８であり、第２のゲート電極４３ｂと第３のゲート電極４３ｃの間の間隔はＷ９である。このＷ８およびＷ９は、一例として、コンタクトプラグ４７Ｇの幅Ｗ４の２倍以上あるものとする。つまり、コンタクトプラグ４７Ｇは、凸部４００Ｇの上方に十分形成することができるにも関わらず形成されていないことから、凸部４００Ｇは、コンタクトプラグ４７Ｇを接続する目的で形成されたものではないので、第１の実施の形態における幅Ｗ２と間隔Ｗ３の条件を満たす範囲で、その形状、および形成する位置が自由に設定される。よって凸部４００Ｇが形成された第３のソース・ドレイン領域４０３は、第２〜第３のトランジスタ４Ｂ、４Ｃのチャネル領域に所望の大きさの圧縮または引張歪みを発生させることができる。
【００６６】
この凸部４００Ｇが形成されたソース・ドレイン領域４０Ａは、第１の実施の形態と同様に、第１〜第３のトランジスタ４Ａ〜４Ｃの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００６７】
（第８の実施の形態の効果）
上記した第８の実施の形態における半導体装置１Ｇによれば、凸部４００Ｇが形成された第３のソース・ドレイン領域４０３は、凸部４００Ｇが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを第２および第３のトランジスタ４Ｂ、４Ｃのチャネル領域に発生させることができるので、第２および第３のトランジスタ４Ｂ、４Ｃの駆動力を向上させることができる。
【００６８】
[第９の実施の形態]
図１１は、本発明の第９の実施の形態に係る半導体装置の上面図である。上記した各実施の形態における半導体装置は、ソース・ドレイン領域に１つの凸部を有する場合について説明したが、本実施の形態では、複数の凸部を有する場合について説明する。
【００６９】
半導体装置１Ｈは、図１１に示すように、トランジスタ４Ｈを有し、トランジスタ４Ｈは、ソース・ドレイン領域４０Ｈと、ゲート電極４３と、を有している。
【００７０】
ソース・ドレイン領域４０Ｈには、ゲート電極４３を挟んで凸部４００Ｈおよび凸部４０１Ｈが形成されている。
【００７１】
凸部４００Ｈは、ソース・ドレイン領域４０Ｈのゲート幅方向の側部から突出するように形成され、凸部４０１Ｈは、ソース・ドレイン領域４０Ｈのゲート幅方向の側部から、凸部４００Ｈとは逆方向に突出して形成されている。
【００７２】
この凸部４００Ｈおよび４０１Ｈが形成されたソース・ドレイン領域４０Ｈは、第１の実施の形態と同様に、トランジスタ４Ｈの導電型、およびチャネル方位に応じたエピタキシャル結晶が埋め込まれる。
【００７３】
（第９の実施の形態の効果）
上記した第９の実施の形態における半導体装置１Ｈによれば、凸部４００Ｈおよび４０１Ｈが形成されたソース・ドレイン領域４０Ｈは、凸部４００Ｈおよび４０１Ｈが形成されないソース・ドレイン領域に比べて、大きな圧縮または引張歪みを、トランジスタ４Ｈのチャネル領域に発生させることができるので、トランジスタ４Ｈの駆動力を向上させることができる。
【００７４】
（他の実施の形態について）
本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。
【００７５】
例えば、第１〜第８の実施の形態における凸部は、各ソース・ドレイン領域に１つ形成されたが、複数形成されても良く、また、第９の実施の形態に示したように、ソース・ドレイン領域の対向する側部だけでなく、同一の側部に複数形成されても良い。さらに、凸部は、これらの各実施の形態を組み合わせてソース・ドレイン領域に形成されても良い。
【図面の簡単な説明】
【００７６】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の上面図である。
【図２】図２は、本発明の第１の実施の形態に係るトランジスタの図１のII−II線に対応する場所の断面図である。
【図３】図３は、本発明の第１の実施の形態に係る半導体装置の図１のIII−III線に対応する場所の断面図である。
【図４】図４は、本発明の第２の実施の形態に係る半導体装置の上面図である。
【図５】図５は、本発明の第３の実施の形態に係る半導体装置の上面図である。
【図６】図６は、本発明の第４の実施の形態に係る半導体装置の上面図である。
【図７】図７は、本発明の第５の実施の形態に係る半導体装置の上面図である。
【図８】図８は、本発明の第６の実施の形態に係る半導体装置の上面図である。
【図９】図９は、本発明の第７の実施の形態に係る半導体装置の上面図である。
【図１０】図１０は、本発明の第８の実施の形態に係る半導体装置の上面図である。
【図１１】図１１は、本発明の第９の実施の形態に係る半導体装置の上面図である。
【符号の説明】
【００７７】
１、１Ａ〜１Ｈ…半導体装置、２…半導体基板、４、４Ｈ…トランジスタ、４Ａ〜４Ｃ…第１〜第３のトランジスタ、４０、４０Ａ、４０Ｈ…ソース・ドレイン領域、４７、４７Ｂ〜４７Ｄ、４７Ｇ…コンタクトプラグ、４００、４００Ａ〜４００Ｈ、４０１Ｈ…凸部、４０１〜４０４…第１〜第４のソース・ドレイン領域、４０３ａ…領域
【特許請求の範囲】
【請求項１】
所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、
前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、
を備えた半導体装置。
【請求項２】
前記凸部は、前記凸部、および前記凸部と前記ソース・ドレイン領域の前記凸部に対向する辺との間の領域上に前記コンタクトプラグの全体が含まれない位置に形成される請求項１に記載の半導体装置。
【請求項３】
前記凸部は、前記ゲート電極の直下に形成されない請求項１に記載の半導体装置。
【請求項４】
前記凸部は、ゲート長方向の幅が、前記コンタクトプラグのゲート長方向の幅より小さく形成される請求項１に記載の半導体装置。
【請求項５】
前記凸部は、前記ゲート電極で前記ソース・ドレイン領域を区切った複数の区域のうち、前記コンタクトプラグが接続されない少なくとも１つの区域に形成される請求項１に記載の半導体装置。
【請求項１】
所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、
前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、
を備えた半導体装置。
【請求項２】
前記凸部は、前記凸部、および前記凸部と前記ソース・ドレイン領域の前記凸部に対向する辺との間の領域上に前記コンタクトプラグの全体が含まれない位置に形成される請求項１に記載の半導体装置。
【請求項３】
前記凸部は、前記ゲート電極の直下に形成されない請求項１に記載の半導体装置。
【請求項４】
前記凸部は、ゲート長方向の幅が、前記コンタクトプラグのゲート長方向の幅より小さく形成される請求項１に記載の半導体装置。
【請求項５】
前記凸部は、前記ゲート電極で前記ソース・ドレイン領域を区切った複数の区域のうち、前記コンタクトプラグが接続されない少なくとも１つの区域に形成される請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−１４１１５３（Ｐ２０１０−１４１１５３Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１６４３８（Ｐ２００８−３１６４３８）
【出願日】平成２０年１２月１２日（２００８．１２．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１２日（２００８．１２．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]