化合物半導体装置及びその製造方法
【課題】オン抵抗を大幅に低減し、十分な高電圧動作且つ高出力を得ることができる信頼性の高い化合物半導体装置を実現する。
【解決手段】ソース電極１２及びドレイン電極１３の下方の凹部７，８を充填し、電子供給層４の上方を覆う、Ｓｉを含むｎ−ＧａＮ層９が形成されており、ｎ−ＧａＮ層９は、ソース電極１２の下方及びドレイン電極１３下方に含まれるＳｉの方が、ゲート電極１５の近傍に含まれるＳｉよりも濃度が大きくなるように、Ｓｉ添加量を漸減させながら成長形成される。
【解決手段】ソース電極１２及びドレイン電極１３の下方の凹部７，８を充填し、電子供給層４の上方を覆う、Ｓｉを含むｎ−ＧａＮ層９が形成されており、ｎ−ＧａＮ層９は、ソース電極１２の下方及びドレイン電極１３下方に含まれるＳｉの方が、ゲート電極１５の近傍に含まれるＳｉよりも濃度が大きくなるように、Ｓｉ添加量を漸減させながら成長形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、窒化物系の化合物半導体であるＡｌＧａＮ／ＧａＮのヘテロ接合を利用し、ＧａＮ層を電子走行層とする化合物半導体装置であるＡｌＧａＮ／ＧａＮ・ＦＥＴ（電界効果トランジスタ）の開発が活発である。ＧａＮは、ワイドバンドギャップ、高い破壊電界強度、及び大きい飽和電子速度を有する材料であることから、高電圧動作且つ低オン抵抗・高出力特性を得る半導体装置の材料として極めて有望である。そのため、次世代の高効率スイッチング素子への適用を目指してＡｌＧａＮ／ＧａＮ・ＦＥＴの開発が活発に行われている現況にある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１２４２６２号公報
【特許文献２】特開２００１−１０２５６５号公報
【特許文献３】特開２００８−２２７０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的に、トランジスタを用いた高効率なスイッチング動作を実現するには、トランジスタのオン抵抗を低減することが必要である。
ＡｌＧａＮ／ＧａＮ・ＦＥＴにおけるオン抵抗を、図１を用いて説明する。ＡｌＧａＮ／ＧａＮ・ＦＥＴの場合、コンタクト抵抗は、ソース電極Ｓ及びドレイン電極Ｄとその下層のＡｌＧａＮからなる電子供給層との間に存在する抵抗である。電子走行層の電子供給層との界面近傍に生成される２次元電子ガス（２ＤＥＧ）においては、主に、ゲート−ソース間抵抗、ゲート−ドレイン間抵抗、及びゲート電極Ｇの下方におけるチャネル抵抗が存在する。コンタクト抵抗、ゲート−ソース間抵抗、ゲート−ドレイン間抵抗、及びチャネル抵抗を合算したものがオン抵抗とほぼ等価である。
【０００５】
ＡｌＧａＮ／ＧａＮ・ＦＥＴでは、ＡｌＧａＮ層のＡｌ組成を高くすることにより、チャネル抵抗が低下する。その一方で、Ａｌ組成が高いと障壁も高くなり、ソース電極及びドレイン電極のコンタクト抵抗が上昇する。このコンタクト抵抗の上昇は大きく、オン抵抗は、コンタクト抵抗及びチャネル抵抗をその要素として含むことから、全体的にみればオン抵抗は低減されず、寧ろ増大することがある。この場合、ＡｌＧａＮ／ＧａＮ・ＦＥＴの高効率動作が困難となる。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、オン抵抗を大幅に低減し、高電圧動作時において十分な高効率動作且つ高出力特性を得ることができる信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様は、電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層に形成された第１の凹部及び第２の凹部と、前記第１の凹部内及び前記第２の凹部内を埋め込み前記電子供給層の上方を覆う、不純物を含む化合物半導体層と、前記第１の凹部上方の前記化合物半導体層上方に形成されたソース電極と、前記第２の凹部上方の前記化合物半導体層上方に形成されたドレイン電極と、前記ソース電極及び前記ドレイン電極間の前記電子供給層上方に形成されたゲート電極とを含み、前記化合物半導体層は、前記ソース電極下方及び前記ドレイン電極下方に含まれる不純物の方が、前記ゲート電極近傍に含まれる不純物よりも濃度が大きい。
【０００８】
化合物半導体装置の製造方法の一態様は、電子走行層上方に電子供給層を形成し、前記電子供給層に第１の凹部及び第２の凹部を形成し、前記第１の凹部内、前記第２の凹部内及び前記電子供給層を、不純物の添加量を漸減させながら化合物半導体層で覆い、前記化合物半導体層上方の前記第１の凹部上方の位置にソース電極を形成し、前記化合物半導体層上方の前記第２の凹部上方の位置にドレイン電極を形成し、前記ソース電極及び前記ドレイン電極間の前記電子供給層上方にゲート電極を形成する。
【発明の効果】
【０００９】
上記の諸態様によれば、オン抵抗を大幅に低減し、高電圧動作時において十分な高効率動作且つ高出力特性を得ることができる信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】ＡｌＧａＮ／ＧａＮ・ＦＥＴにおけるオン抵抗を説明するための模式図である。
【図２】第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図３】図１に引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図４】図２に引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態による化合物半導体装置の他の例を示す概略断面図である。
【図６】従来のＡｌＧａＮ／ＧａＮ・ＦＥＴとの比較に基づき、そのオン抵抗について調べた一例について示す特性図である。
【図７】第２の実施形態による化合物半導体装置の製造方法の主要工程を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態による化合物半導体装置の製造方法の主要工程を工程順に示す概略断面図である。
【図９】第２の実施形態の変形例による化合物半導体装置の製造方法の主要工程を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態の変形例による化合物半導体装置の製造方法の主要工程を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＦＥＴを例示し、その構成を製造方法と共に説明する。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＦＥＴ以外にも、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等の窒化物半導体装置に適用可能である。
【００１２】
（第１の実施形態）
図２〜図４は、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【００１３】
先ず、図２（ａ）に示すように、核形成層２、電子走行層３及び電子供給層４を形成する。なお、化合物半導体装置では、電子走行層３の電子供給層４との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。図２（ａ）以降の各図において、２ＤＥＧを破線で示す。
詳細には、基板、例えばＳｉＣ基板１上に、例えば有機金属気相成長法、ここではＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法により、結晶成長装置を用いて、以下の各化合物半導体層を成長する。
例えば、インテンショナリーアンドープＡｌＮ（ｉ−ＡｌＮ）、インテンショナリーアンドープＧａＮ（ｉ−ＧａＮ）及びインテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）を順次堆積し、核形成層２、電子走行層３及び電子供給層４を積層形成する。ここで、核形成層２は膜厚０．１μｍ程度、電子走行層３は膜厚３μｍ程度、電子供給層４はＡｌXＧａ1-XＮ（０＜ｘ＜１）で例えばＡｌ0.25Ｇａ0.75Ｎとして膜厚２０ｎｍ程度に形成する。
【００１４】
上記のｉ−ＡｌＮ、ｉ−ＧａＮ及びｉ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用い、成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２５０℃程度とする。
【００１５】
続いて、図２（ｂ）に示すように、絶縁膜５を形成する。
詳細には、核形成層２、電子走行層３及び電子供給層４を形成した結晶成長装置を引き続き用いたIn-situにより、電子供給層４上に絶縁膜５を成長形成する。絶縁膜５としては、例えばシリコン窒化膜を膜厚５０ｎｍ程度に形成する。その後、ＳｉＣ基板１を結晶成長装置から取り出す。
ここで、結晶成長装置を用いたIn-situにより絶縁膜５を形成する代わりに、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、蒸着法又はスパッタ法等で絶縁膜を形成するようにしても良い。これらの手法で絶縁膜を形成する場合、電子供給層４の形成後にＳｉＣ基板１を結晶成長装置から取り出した後に、所定の堆積装置を用いて絶縁膜を成膜する。
【００１６】
続いて、図２（ｃ）に示すように、ＳＴＩ（Shallow Trench Isolation）法により素子分離構造６を形成する。
詳細には、先ず、リソグラフィー及び塩素系ガス等を用いたドライエッチングにより、絶縁膜５上における素子分離領域に、絶縁膜５及び電子供給層４を貫通して電子走行層３の一部を掘り込む深さの分離溝６ａを形成する。
【００１７】
次に、分離溝６ａ内を埋め込むように絶縁物、ここではＣＶＤ法等により絶縁膜５上にシリコン酸化物を堆積する。そして、例えばＣＭＰ（Chemical-Mechanical Polishing）法により、絶縁膜５のシリコン窒化物とシリコン酸化物との研磨レートの差異を利用して、絶縁膜５上のシリコン酸化物を研磨して除去する。このとき、分離溝６ａ内を充填する素子分離構造６が形成される。素子分離構造６の形成により、残存する電子供給層４上の領域が活性領域となる。
ここで、分離溝６ａを形成して分離溝６ａに絶縁物を充填する代わりに、素子分離領域に不純物をイオン注入し、素子分離領域における電子供給層４及び電子走行層３の一部を絶縁状態にする手法を用いても良い。
【００１８】
続いて、図３（ａ）に示すように、ソース電極及びドレイン電極の形成予定部位に凹部７，８を形成する。
詳細には、絶縁膜５上のソース電極及びドレイン電極の形成予定部位をリソグラフィー及び塩素系ガス等を用いたドライエッチングし、絶縁膜５を貫通して電子供給層４の所定深さに達する凹部７，８を形成する。
ドライエッチングのエッチング条件としては、エッチングガスとして例えば塩素を用いて流量３０ｓｃｃｍとし、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。このとき、エッチング深さには特に制限は無く、電子供給層４の所定深さに達する凹部７，８が形成される程度であれば良い。
ドライエッチングで用いたレジストは、灰化処理等により除去する。
【００１９】
続いて、図３（ｂ）に示すように、凹部７，８を埋め込み電子供給層４上を覆うように、ｎ−ＧａＮ層９を形成する。
詳細には、ＳｉＣ基板１を結晶成長装置内に導入し、例えば有機金属気相成長法、ここではＭＯＶＰＥ法により、不純物、ここではｎ型不純物の添加量を漸減させながら、ｎ−ＧａＮ層７を連続的に成長する。図３（ｂ）中において矢印で示すように、凹部７，８の底面から上方へｎ−ＧａＮの結晶成長が進行し、凹部７，８を充填するように成長した後、電子供給層４上で横方向に結晶成長が進行し、凹部７，８を埋め込み電子供給層４上を覆うｎ−ＧａＮ層９が形成される。
なお、ｎ−ＧａＮ層７を形成する際には、有機金属気相成長法としてＭＯＶＰＥ法の代わりにＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いても良い。
【００２０】
ｎ−ＧａＮ層９の成長に用いる原料ガスとして、トリメチルガリウムガス（Ｇａ源）及びアンモニアガスの混合ガスに加え、例えば希釈したＳｉＨ4を数ｃｃｍの流量で供給し、ｎ型不純物としてＳｉを添加する。トリメチルガリウムガスの流量を５ｃｃｍ〜５０ｃｃｍ程度、アンモニアガスの流量を１００ｃｃｍ〜１０ＬＭ程度とし、成長開始から終了まで、処理温度を９００℃〜１２５０℃の範囲で漸増させながら、Ｓｉの添加量が例えばキャリア濃度１×１０17／ｃｍ3〜５×１０19／ｃｍ3の範囲で漸減するように、ＳｉＨ4の流量を調節する。
【００２１】
Ｓｉの添加量の減少態様は、成長開始から終了まで一定の割合で減少させるように制御しても良いが、本実施形態では例えばＳｉの添加量を３段階に分ける。成長開始から凹部７，８を埋め込むまでの第１段階、電子供給層４上でゲート電極の形成予定部位に達しない程度まで横方向成長する第２段階、ゲート電極の形成予定部位を越えて電子供給層４上を完全に覆うまで横方向成長する第３段階とする。このとき、例えば各段階内ではＳｉの添加量をほぼ一定として、第１段階のＳｉの添加量＞第２段階のＳｉの添加量＞第３段階のＳｉの添加量となるように調節する。具体的には、第１段階では例えば１×１０19／ｃｍ3〜３×１０19／ｃｍ3程度、第２段階では例えば１×１０18／ｃｍ3〜１×１０19／ｃｍ3程度、第３段階では例えば１×１０17／ｃｍ3〜１×１０18／ｃｍ3程度とする。ｎ−ＧａＮ層９の第１段階で成長した部位を第１のｎ−ＧａＮ領域９ａ、第２段階で成長した部位を第２のｎ−ＧａＮ領域９ｂ、第３段階で成長した部位を第３のｎ−ＧａＮ領域９ｃとして図示する。
【００２２】
処理温度の上昇態様は、成長開始から終了まで一定の割合で上昇させるように制御しても良いが、本実施形態では、上記と同様に３段階に対応させて調節する。例えば各段階内では処理温度をほぼ一定として、第１段階の処理温度＜第２段階の処理温度＜第３段階の処理温度となるように調節制御する。具体的には、第１段階では例えば９００℃〜１１００℃程度、第２段階では例えば１１００℃〜１１８０℃程度、第３段階では例えば１１８０℃〜１２５０℃程度とする。
なお、処理温度を一定に保ち、Ｓｉの添加量のみを調節するようにしても良い。
【００２３】
また、処理温度の上昇態様を上記のように調節することにより、ｎ−ＧａＮ層９の転位状態（転位数）が制御される。処理温度が高いほど、ｎ−ＧａＮ層９の転位数は少なくなる。第１段階で成長した第１のｎ−ＧａＮ領域９ａでは、凹部７，８の底面のＡｌＧａＮ面から成長が開始されることに加え、処理温度が低温であるため、その後に成長する第２のｎ−ＧａＮ領域９ｂ及び第３のｎ−ＧａＮ領域９ｃよりも転位数が多い。
【００２４】
続いて、図３（ｃ）に示すように、ソース電極及びドレイン電極を形成するためのレジストマスク１１を形成する。
詳細には、ｎ−ＧａＮ層９上の全面にレジストを塗布し、リソグラフィーにより、活性領域のソース電極及びドレイン電極の形成予定部位に開口１１ａを有するレジストパターン１１を形成する。レジストパターン１１では、開口１１ａは、凹部７，８に対して、ゲート電極の形成予定部位側の端部１１ｂが当該形成予定部位側に偏倚して形成される。
【００２５】
続いて、図４（ａ）に示すように、ソース電極１２及びドレイン電極１３を形成する。
詳細には、電極材料として例えばＴａ，Ａｌ，Ｍ，Ａｕを用い、開口１１ａを埋め込むようにレジストパターン１１上に蒸着法により上記の順序で積層する。Ｍは、Ｔｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種の金属であり、ここでは例えばＮｉとする。なお、ソース電極１２及びドレイン電極１３の材料として、Ｔｉ／Ａｌを用いても良い。その後、加温した有機溶媒等を用いて、リフトオフ法によりレジストパターン１１をその上のＴａ，Ａｌ，Ｎｉ，Ａｕと共に除去する。その後、例えば５５０℃程度の温度によりＳｉＣ基板１にアニール処理を施す。以上により、ｎ−ＧａＮ層９上に、Ｔａ／Ａｌ／Ｍ／Ａｕがこの順で積層されてなる一対のオーミック電極であるソース電極１２及びドレイン電極１３が形成される。
【００２６】
ソース電極１２及びドレイン電極１３は、凹部７，８に対して、ゲート電極の形成予定部位側の端部１２ａ，１３ａが当該形成予定部位側に偏倚して形成される。本実施形態では、ソース電極１２及びドレイン電極１３のゲート電極の形成予定部位側の端部１２ａ，１３ａと凹部７，８との水平方向の離間距離ｄ１が例えば０．０５μｍ〜１．２μｍ程度、他方の端部１２ｂ，１３ｂと凹部７，８との水平方向の離間距離ｄ２が例えば０．０５μｍ〜０．５μｍ程度とされている。
【００２７】
ｎ−ＧａＮ層では、第１のｎ−ＧａＮ領域９ａの転位数は第２のｎ−ＧａＮ領域９ｂ及び第３のｎ−ＧａＮ領域９ｃよりも多い。そのため、図示のように、上記のアニール処理により、ソース電極１２及びドレイン電極１３の材料であるＴａ，Ａｌ，Ｎｉ，Ａｕの一部が、ソース電極１２及びドレイン電極１３の下部に存する第１のｎ−ＧａＮ領域９ａの転位を通って第１のｎ−ＧａＮ領域９ａ内、更には電子供給層４内に拡散する。このようにソース電極１２及びドレイン電極１３の材料の一部が第１のｎ−ＧａＮ領域９ａ内又は電子供給層４内に拡散することにより、ソース電極１２及びドレイン電極１３のオーミック特性が向上する。
【００２８】
続いて、図４（ｂ）に示すように、ｎ−ＧａＮ層９の第３のｎ−ＧａＮ領域９ｃにおけるゲート電極の形成予定部位に開口１４を形成する。
詳細には、全面にレジストを塗布し、リソグラフィーにより、第３のｎ−ＧａＮ領域９ｃにおけるゲート電極の形成予定部位を開口して露出するレジストマスク（不図示）を形成する。そして、このレジストマスクを用い、第３のｎ−ＧａＮ領域９ｃにおけるゲート電極の形成予定部位を塩素系ガス等を用いてドライエッチングする。以上により、ｎ−ＧａＮ層９の第３のｎ−ＧａＮ領域９ｃに、絶縁膜５の表面におけるゲート電極の形成予定部位を露出させる開口１４が形成される。
ドライエッチングで用いたレジストは、灰化処理等により除去する。
【００２９】
続いて、図４（ｃ）に示すように、ゲート電極１５を形成する。
詳細には、例えば蒸着法により電極材料、例えばＮｉ／Ａｕを開口１４を埋め込むようにレジストマスク上に積層する。その後、加温した有機溶媒等を用いてレジストマスクをその上のＮｉ／Ａｕと共にリフトオフ法により除去する。以上により、絶縁膜５上で開口１４内を充填し、第３のｎ−ＧａＮ領域９ｃの上方へ突起する、Ｎｉ／Ａｕからなるゲート電極１５が形成される。ゲート電極１５は、電子供給層４上でゲート絶縁膜として機能する絶縁膜５を介して形成されている。
しかる後、層間絶縁膜及び配線の形成等を経て、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
【００３０】
なお、ゲート電極１５を、ソース電極１２とドレイン電極１３との間の中央位置に形成する代わりに、ソース電極１２とドレイン電極１３との間でソース電極１２側に偏倚した位置に形成するようにしても良い。
例えば、図５に示すように、第３のｎ−ＧａＮ領域９ｃの開口１４を、ソース電極１２側に偏倚した部位に形成した後、絶縁膜５上で開口１４内を充填し、第３のｎ−ＧａＮ領域９ｃの上方へ突起するゲート電極１５を形成する。この場合、ソース電極１２については図４（ａ）と同様に、ソース電極１２ゲート電極１５側の端部１２ａと凹部７との水平方向の離間距離ｄ１は例えば０．０５μｍ〜１．２μｍ程度、他方の端部１２ｂと凹部７，８との水平方向の離間距離ｄ２は０．０５μｍ〜０．５μｍ程度とされる。一方、ドレイン電極１３については、ドレイン電極１３のゲート電極１５側の端部１３ａと凹部８との水平方向の離間距離ｄ３は、ｄ１よりも長く、例えば０．０５μｍ〜１０μｍ程度とすることができる。他方の端部１３ｂと凹部８との水平方向の離間距離ｄ４は、ｄ２と同程度で良い。
【００３１】
このように、ゲート電極１５をソース電極１２側にオフセットした位置（非対称位置）に形成することにより、ゲート耐圧を高めることができる。しかも、ゲート電極１５のオフセットに合わせてドレイン電極１３をゲート電極１５側に延ばすように形成することにより、オン抵抗の上昇を抑止することができる。
【００３２】
以下、本実施形態による化合半導体装置の機能を、図４（ｃ）を用いて説明する。
ソース電極１２及びドレイン電極１３は、Ａｌを含有しないｎ−ＧａＮ層９上に形成されており、ＡｌＧａＮ層上に形成された場合に較べて障壁が低くなり、ソース電極１２及びドレイン電極１３のコンタクト抵抗が低減する。ｎ−ＧａＮ層９は、ｎ型不純物であるＳｉを含有しており、ソース電極１２及びドレイン電極１３の下方に存する第１のｎ−ＧａＮ領域９ａではＳｉ濃度が高いため、この高Ｓｉ濃度の第１のｎ−ＧａＮ領域９ａにより更にコンタクト抵抗が低減する。ここで、ゲート−ソース間及びゲート−ドレイン間のｎ−ＧａＮのＳｉ濃度が高いと、ゲート−ソース間及びゲート−ドレイン間でリークパスが生じる虞がある。本実施形態では、ゲート−ソース間及びゲート−ドレイン間には第２のｎ−ＧａＮ領域９ｂ及び第３のｎ−ＧａＮ領域９ｃが形成されており、ｎ−ＧａＮ領域９ｂ及び第３のｎ−ＧａＮ領域９ｃは第１のｎ−ＧａＮ領域９ａよりもＳｉ濃度が低い。しかも、ゲート電極１５と一端で接する第３のｎ−ＧａＮ領域９ｃはｎ−ＧａＮ領域９ｂよりもＳｉ濃度が低い。この構成により、ゲート−ソース間及びゲート−ドレイン間のリークパスが抑止される。
【００３３】
ソース電極１２及びドレイン電極１３は、凹部７，８に対して、ゲート電極１５側の端部１２ａ，１３ａがゲート電極１５側に偏倚した非対称形状に形成されている。ソース電極１２及びドレイン電極１３のゲート電極１５側に張り出した部位１２ａ，１３ａに着目する。ＡｌＧａＮ／ＧａＮ・ＦＥＴでは、電子走行層３の電子供給層４との界面近傍に生成される２次元電子ガス（２ＤＥＧ）のうち、ソース電極１２及びドレイン電極１３の部位１２ｂ，１３ｂの下方に相当する部分では、その濃度が高く、電子がより流れ易い状態とされている。そのため、ゲート−ソース間抵抗及びゲート−ドレイン間抵抗が低減する。
【００３４】
このように、本実施形態では、ゲート−ソース間及びゲート−ドレイン間のリークパスを抑止するも、ソース電極１２及びドレイン電極１３のコンタクト抵抗が低減し、ゲート−ソース間抵抗及びゲート−ドレイン間抵抗も低減する。オン抵抗は、コンタクト抵抗とゲート−ソース間抵抗及びゲート−ドレイン間抵抗との和として評価されることから、ＡｌＧａＮ／ＧａＮ・ＦＥＴのオン抵抗は大幅に低減する。更に上記したように、ソース電極１２及びドレイン電極１３はその材料の一部が下層へ拡散した状態に形成されるため、オーミック特性が向上し、更なるコンタクト抵抗の低減に寄与する。
【００３５】
ここで、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴについて、ＡｌＧａＮからなる電子供給層上にソース電極及びドレイン電極が形成された従来のＡｌＧａＮ／ＧａＮ・ＦＥＴとの比較に基づき、そのオン抵抗について調べた一例について、図６を用いて説明する。
ここでは、電子供給層のＡｌＧａＮにおけるＡｌ組成を所定値、例えば３０％とした場合について実験した。従来のＡｌＧａＮ／ＧａＮ・ＦＥＴをサンプル１、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴでソース電極１２及びドレイン電極１３をゲート電極１５に偏倚させない構造のものをサンプル２、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴをサンプル３として、図６に示す。
【００３６】
オン抵抗は、サンプル１では７Ωｍｍ程度、サンプル２では６．３Ωｍｍ程度、サンプル３では５．４Ωｍｍ程度となった。このように、サンプル２，３は、サンプル１よりもオン抵抗が低減しており、サンプル２，３では前者よりも後者の方がオン抵抗が低減しているという結果が得られた。この結果より、サンプル２ではサンプル１に較べてコンタクト抵抗が低減したことからオン抵抗の改善が見られ、サンプル３ではサンプル１に較べてコンタクト抵抗とゲート−ソース間抵抗及びゲート−ドレイン間抵抗との双方が低減したことからオン抵抗の大幅な改善が見られることが確認された。
【００３７】
以上説明したように、本実施形態によれば、オン抵抗を大幅に低減し、優れたオーミック特性を有し、十分な高電圧動作且つ高出力を得ることができる信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
【００３８】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に化合物半導体装置を開示するが、ゲート電極を、電子供給層に形成した溝内を埋め込み上方に突出する形状にする、いわゆるゲートリセス構造の化合物半導体装置について例示する。ゲートリセス構造のＡｌＧａＮ／ＧａＮ・ＦＥＴは、印加電圧がオフの状態では電流が流れない、いわゆるノーマリーオフ動作を実現するものである。電源等に用いられるスイッチング素子には、ノーマリーオフ動作が好適であり、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴは主に、大きな電圧を供給するための電源回路に用いられる。
【００３９】
図７及び図８は、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
本実施形態では先ず、第１の実施形態の図２（ａ）〜図４（ｂ）と同様の諸工程を行い、図７（ａ）に示すように、図４（ｂ）と同様の状態を得る。
【００４０】
続いて、図７（ｂ）に示すように、形成された開口１４の底面に露出する絶縁膜５にその下層の電子供給層４の所定深さに達する凹部２１を形成する
詳細には、リソグラフィー及びドライエッチングにより、開口１４の底面に露出する絶縁膜５に対して、絶縁膜５を貫通し、電子供給層４の所定深さに達する凹部２１を形成する。
リソグラフィーに用いたレジストは、灰化処理又は剥離処理等により除去する。
【００４１】
続いて、図７（ｃ）に示すように、凹部２１の内壁面を含む半導体基板１の全面に絶縁膜２２を形成する。
詳細には、凹部２１の内壁を覆うように、半導体基板１の全面にＳｉＮ等の絶縁物をＣＶＤ法等により例えば膜厚５０ｎｍ程度に堆積する。これにより、凹部２１の内壁面には、ゲート絶縁膜として機能する絶縁膜２２が形成される。
【００４２】
続いて、図８（ａ），（ｂ）に示すように、ゲート電極２５を形成する。
先ず、図８（ａ）に示すように、下層レジスト２３（例えば、商品名ＰＭＧＩ:米国マイクロケム社製）及び上層レジスト２４（例えば、商品名ＰＦＩ３２−Ａ８:住友化学社製）をそれぞれ例えばスピンコート法により塗布形成する。紫外線露光により例えば０．８μｍ径程度の開口２４ａを上層レジスト２４に形成する。
【００４３】
次に、上層レジスト２４をマスクとして、下層レジスト２３をアルカリ現像液でウェットエッチングする。このエッチングにより、下層レジスト２３に開口２４ａよりも大きな開口２３ａが形成され、図示のような庇構造が形成させる。
次に、上層レジスト２４及び下層レジスト２３をマスクとして、開口２４ａ，２３ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ:膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト２４上に堆積されるゲートメタルの図示を省略する。
【００４４】
その後、図８（ｂ）に示すように、加温した有機溶剤を用いてリフトオフを行って下層レジスト２３及び上層レジスト２４と、上層レジスト２４上のゲートメタルを除去する。以上により、凹部２１及び開口１４内を絶縁膜２２を介して充填し、第３のｎ−ＧａＮ領域９ｃの上方へ突起する、Ｎｉ／Ａｕからなるゲート電極２５が形成される。
【００４５】
しかる後、層間絶縁膜及び配線の形成等を経て、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
【００４６】
以上説明したように、本実施形態によれば、オン抵抗を大幅に低減し、優れたオーミック特性を有し、十分な高電圧動作且つ高出力を得ることができる、大電力供給用の電源回路に適用して好適な信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
【００４７】
（変形例）
以下、本実施形態の変形例について説明する。本実施形態では、電子供給層４とゲート電極２６との間にゲート絶縁膜２３が設けられた、いわゆる絶縁ゲート型のＡｌＧａＮ／ＧａＮ・ＦＥＴを例示した。これに対して本例では、電子供給層４とゲート電極２６との間にゲート絶縁膜を有しない、いわゆるショットキー型のＡｌＧａＮ／ＧａＮ・ＦＥＴを例示する。
【００４８】
図９及び図１０は、第２の実施形態の変形例による化合物半導体装置の製造方法を工程順に示す概略断面図である。
本実施形態では先ず、第１の実施形態の図２（ａ）〜図４（ｂ）と同様の諸工程を行い、図９（ａ）に示すように、図４（ｂ）と同様の状態を得る。
【００４９】
続いて、図９（ｂ）に示すように、形成された開口１４の底面に露出する絶縁膜５にその下層の電子供給層４の所定深さに達する凹部３１を形成する。
詳細には、リソグラフィー及びドライエッチングにより、開口１４の底面に露出する絶縁膜５に対して、絶縁膜５を貫通し、電子供給層４の所定深さに達する凹部３１を形成する。凹部３１は、第２の実施形態の図７（ｂ）の凹部２１よりも幅狭に形成される。
リソグラフィーに用いたレジストは剥離処理等により除去する。
【００５０】
続いて、図１０（ａ），（ｂ）に示すように、ゲート電極３２を形成する。
先ず、図１０（ａ）に示すように、下層レジスト２３（例えば、商品名ＰＭＧＩ:米国マイクロケム社製）及び上層レジスト２４（例えば、商品名ＰＦＩ３２−Ａ８:住友化学社製）をそれぞれ例えばスピンコート法により塗布形成する。紫外線露光により例えば０．８μｍ径程度の開口２４ａを上層レジスト２４に形成する。
【００５１】
次に、上層レジスト２４をマスクとして、下層レジスト２３をアルカリ現像液でウェットエッチングする。このエッチングにより、下層レジスト２３に開口２４ａよりも大きな開口２３ａが形成され、図示のような庇構造が形成させる。
次に、上層レジスト２４及び下層レジスト２３をマスクとして、開口２４ａ，２３ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ:膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト２４上に堆積されるゲートメタルの図示を省略する。
【００５２】
その後、図１０（ｂ）に示すように、加温した有機溶剤を用いてリフトオフを行って下層レジスト２３及び上層レジスト２４と、上層レジスト２４上のゲートメタルを除去する。以上により、凹部３１及び開口１４内を充填し、第３のｎ−ＧａＮ領域９ｃの上方へ突起する、Ｎｉ／Ａｕからなるゲート電極３２が形成される。
【００５３】
しかる後、層間絶縁膜及び配線の形成等を経て、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
【００５４】
以上説明したように、本実施形態によれば、オン抵抗を大幅に低減し、優れたオーミック特性を有し、十分な高電圧動作且つ高出力を得ることができる、大電力供給用の電源回路に適用して好適な信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
【００５５】
以下、本件の諸態様を付記としてまとめて記載する。
【００５６】
（付記１）電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層に形成された第１の凹部及び第２の凹部と、
前記第１の凹部内及び前記第２の凹部内を埋め込み前記電子供給層の上方を覆う、不純物を含む化合物半導体層と、
前記第１の凹部上方の前記化合物半導体層上方に形成されたソース電極と、
前記第２の凹部上方の前記化合物半導体層上方に形成されたドレイン電極と、
前記ソース電極及び前記ドレイン電極間の前記電子供給層上方に形成されたゲート電極と
を含み、
前記化合物半導体層は、前記ソース電極下方及び前記ドレイン電極下方に含まれる不純物の方が、前記ゲート電極近傍に含まれる不純物よりも濃度が大きいことを特徴とする化合物半導体装置。
【００５７】
（付記２）前記ソース電極及び前記ドレイン電極は、前記第１の凹部及び前記第２の凹部に対して、前記ゲート電極側の端部が当該ゲート電極側に偏倚する非対称位置に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００５８】
（付記３）前記ソース電極及び前記ドレイン電極は、その材料の一部が前記第１の凹部内及び前記第２の凹部内の前記化合物半導体層内に拡散していることを特徴とする付記１又は２に記載の化合物半導体装置。
【００５９】
（付記４）前記ソース電極及び前記ドレイン電極は、Ｔｉ，Ａｌ，Ｍ，Ａｕが下層からこの順序で積層されてなり、前記ＭはＴｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種であることを特徴とする付記３に記載の化合物半導体装置。
【００６０】
（付記５）前記ソース電極及び前記ドレイン電極は、Ｔａ，Ａｌ，Ｍ，Ａｕが下層からこの順序で積層されてなり、前記ＭはＴｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種であることを特徴とする付記３に記載の化合物半導体装置。
【００６１】
（付記６）前記電子供給層の上面と前記化合物半導体層の下面との間に絶縁膜が形成されていることを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
【００６２】
（付記７）前記絶縁膜は、有機金属気相成長法により形成されたものであることを特徴とする付記６に記載の化合物半導体装置。
【００６３】
（付記８）電子走行層上方に電子供給層を形成し、
前記電子供給層に第１の凹部及び第２の凹部を形成し、
前記第１の凹部内、前記第２の凹部内及び前記電子供給層を、不純物の添加量を漸減させながら化合物半導体層で覆い、
前記化合物半導体層上方の前記第１の凹部上方の位置にソース電極を形成し、
前記化合物半導体層上方の前記第２の凹部上方の位置にドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極間の前記電子供給層上方にゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【００６４】
（付記９）前記ソース電極及び前記ドレイン電極を、前記第１の凹部及び前記第２の凹部に対して、前記ゲート電極側の端部が当該ゲート電極側に偏倚する非対称位置に形成することを特徴とする付記８に記載の化合物半導体装置の製造方法。
【００６５】
（付記１０）前記化合物半導体層を、前記第１の凹部内及び前記第２の凹部内に含まれる転位数の方が、前記ゲート電極近傍に含まれる転位数よりも大きくなるように形成することを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。
【００６６】
（付記１１）前記化合物半導体層を、その形成温度を漸増させて形成することを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００６７】
（付記１２）前記ソース電極及び前記ドレイン電極を、Ｔｉ，Ａｌ，Ｍ，Ａｕを下層からこの順序で積層して形成し、前記ＭはＴｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種であることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００６８】
（付記１３）前記ソース電極及び前記ドレイン電極を、Ｔａ，Ａｌ，Ｍ，Ａｕを下層からこの順序で積層して形成し、前記ＭはＴｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種であることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００６９】
（付記１４）前記電子供給層の上面と前記化合物半導体層の下面との間に絶縁膜を形成することを特徴とする付記８〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【００７０】
（付記１５）前記絶縁膜を、有機金属気相成長法により、前記電子供給層の形成時のIn-situで形成することを特徴とする付記１４に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７１】
１ ＳｉＣ基板
２ 核形成層
３ 電子走行層
４ 電子供給層
５，２２ 絶縁膜
６ 素子分離構造
６ａ 分離溝
７，８，２１，３１ 凹部
９ ｎ−ＧａＮ層
９ａ 第１のｎ−ＧａＮ領域
９ｂ 第２のｎ−ＧａＮ領域
９ｃ 第３のｎ−ＧａＮ領域
１１ レジストマスク
１１ａ，１４，２３ａ，２４ａ 開口
１１ｂ，１２ａ，１３ａ，１２ｂ，１３ｂ 端部
１２ ソース電極
１３ ドレイン電極
１５，２５，３２ ゲート電極
２３ 下層レジスト
２４ 上層レジスト
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、窒化物系の化合物半導体であるＡｌＧａＮ／ＧａＮのヘテロ接合を利用し、ＧａＮ層を電子走行層とする化合物半導体装置であるＡｌＧａＮ／ＧａＮ・ＦＥＴ（電界効果トランジスタ）の開発が活発である。ＧａＮは、ワイドバンドギャップ、高い破壊電界強度、及び大きい飽和電子速度を有する材料であることから、高電圧動作且つ低オン抵抗・高出力特性を得る半導体装置の材料として極めて有望である。そのため、次世代の高効率スイッチング素子への適用を目指してＡｌＧａＮ／ＧａＮ・ＦＥＴの開発が活発に行われている現況にある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１２４２６２号公報
【特許文献２】特開２００１−１０２５６５号公報
【特許文献３】特開２００８−２２７０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般的に、トランジスタを用いた高効率なスイッチング動作を実現するには、トランジスタのオン抵抗を低減することが必要である。
ＡｌＧａＮ／ＧａＮ・ＦＥＴにおけるオン抵抗を、図１を用いて説明する。ＡｌＧａＮ／ＧａＮ・ＦＥＴの場合、コンタクト抵抗は、ソース電極Ｓ及びドレイン電極Ｄとその下層のＡｌＧａＮからなる電子供給層との間に存在する抵抗である。電子走行層の電子供給層との界面近傍に生成される２次元電子ガス（２ＤＥＧ）においては、主に、ゲート−ソース間抵抗、ゲート−ドレイン間抵抗、及びゲート電極Ｇの下方におけるチャネル抵抗が存在する。コンタクト抵抗、ゲート−ソース間抵抗、ゲート−ドレイン間抵抗、及びチャネル抵抗を合算したものがオン抵抗とほぼ等価である。
【０００５】
ＡｌＧａＮ／ＧａＮ・ＦＥＴでは、ＡｌＧａＮ層のＡｌ組成を高くすることにより、チャネル抵抗が低下する。その一方で、Ａｌ組成が高いと障壁も高くなり、ソース電極及びドレイン電極のコンタクト抵抗が上昇する。このコンタクト抵抗の上昇は大きく、オン抵抗は、コンタクト抵抗及びチャネル抵抗をその要素として含むことから、全体的にみればオン抵抗は低減されず、寧ろ増大することがある。この場合、ＡｌＧａＮ／ＧａＮ・ＦＥＴの高効率動作が困難となる。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、オン抵抗を大幅に低減し、高電圧動作時において十分な高効率動作且つ高出力特性を得ることができる信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様は、電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層に形成された第１の凹部及び第２の凹部と、前記第１の凹部内及び前記第２の凹部内を埋め込み前記電子供給層の上方を覆う、不純物を含む化合物半導体層と、前記第１の凹部上方の前記化合物半導体層上方に形成されたソース電極と、前記第２の凹部上方の前記化合物半導体層上方に形成されたドレイン電極と、前記ソース電極及び前記ドレイン電極間の前記電子供給層上方に形成されたゲート電極とを含み、前記化合物半導体層は、前記ソース電極下方及び前記ドレイン電極下方に含まれる不純物の方が、前記ゲート電極近傍に含まれる不純物よりも濃度が大きい。
【０００８】
化合物半導体装置の製造方法の一態様は、電子走行層上方に電子供給層を形成し、前記電子供給層に第１の凹部及び第２の凹部を形成し、前記第１の凹部内、前記第２の凹部内及び前記電子供給層を、不純物の添加量を漸減させながら化合物半導体層で覆い、前記化合物半導体層上方の前記第１の凹部上方の位置にソース電極を形成し、前記化合物半導体層上方の前記第２の凹部上方の位置にドレイン電極を形成し、前記ソース電極及び前記ドレイン電極間の前記電子供給層上方にゲート電極を形成する。
【発明の効果】
【０００９】
上記の諸態様によれば、オン抵抗を大幅に低減し、高電圧動作時において十分な高効率動作且つ高出力特性を得ることができる信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】ＡｌＧａＮ／ＧａＮ・ＦＥＴにおけるオン抵抗を説明するための模式図である。
【図２】第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図３】図１に引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図４】図２に引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態による化合物半導体装置の他の例を示す概略断面図である。
【図６】従来のＡｌＧａＮ／ＧａＮ・ＦＥＴとの比較に基づき、そのオン抵抗について調べた一例について示す特性図である。
【図７】第２の実施形態による化合物半導体装置の製造方法の主要工程を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態による化合物半導体装置の製造方法の主要工程を工程順に示す概略断面図である。
【図９】第２の実施形態の変形例による化合物半導体装置の製造方法の主要工程を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態の変形例による化合物半導体装置の製造方法の主要工程を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＦＥＴを例示し、その構成を製造方法と共に説明する。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＦＥＴ以外にも、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等の窒化物半導体装置に適用可能である。
【００１２】
（第１の実施形態）
図２〜図４は、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【００１３】
先ず、図２（ａ）に示すように、核形成層２、電子走行層３及び電子供給層４を形成する。なお、化合物半導体装置では、電子走行層３の電子供給層４との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。図２（ａ）以降の各図において、２ＤＥＧを破線で示す。
詳細には、基板、例えばＳｉＣ基板１上に、例えば有機金属気相成長法、ここではＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法により、結晶成長装置を用いて、以下の各化合物半導体層を成長する。
例えば、インテンショナリーアンドープＡｌＮ（ｉ−ＡｌＮ）、インテンショナリーアンドープＧａＮ（ｉ−ＧａＮ）及びインテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）を順次堆積し、核形成層２、電子走行層３及び電子供給層４を積層形成する。ここで、核形成層２は膜厚０．１μｍ程度、電子走行層３は膜厚３μｍ程度、電子供給層４はＡｌXＧａ1-XＮ（０＜ｘ＜１）で例えばＡｌ0.25Ｇａ0.75Ｎとして膜厚２０ｎｍ程度に形成する。
【００１４】
上記のｉ−ＡｌＮ、ｉ−ＧａＮ及びｉ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用い、成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２５０℃程度とする。
【００１５】
続いて、図２（ｂ）に示すように、絶縁膜５を形成する。
詳細には、核形成層２、電子走行層３及び電子供給層４を形成した結晶成長装置を引き続き用いたIn-situにより、電子供給層４上に絶縁膜５を成長形成する。絶縁膜５としては、例えばシリコン窒化膜を膜厚５０ｎｍ程度に形成する。その後、ＳｉＣ基板１を結晶成長装置から取り出す。
ここで、結晶成長装置を用いたIn-situにより絶縁膜５を形成する代わりに、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、蒸着法又はスパッタ法等で絶縁膜を形成するようにしても良い。これらの手法で絶縁膜を形成する場合、電子供給層４の形成後にＳｉＣ基板１を結晶成長装置から取り出した後に、所定の堆積装置を用いて絶縁膜を成膜する。
【００１６】
続いて、図２（ｃ）に示すように、ＳＴＩ（Shallow Trench Isolation）法により素子分離構造６を形成する。
詳細には、先ず、リソグラフィー及び塩素系ガス等を用いたドライエッチングにより、絶縁膜５上における素子分離領域に、絶縁膜５及び電子供給層４を貫通して電子走行層３の一部を掘り込む深さの分離溝６ａを形成する。
【００１７】
次に、分離溝６ａ内を埋め込むように絶縁物、ここではＣＶＤ法等により絶縁膜５上にシリコン酸化物を堆積する。そして、例えばＣＭＰ（Chemical-Mechanical Polishing）法により、絶縁膜５のシリコン窒化物とシリコン酸化物との研磨レートの差異を利用して、絶縁膜５上のシリコン酸化物を研磨して除去する。このとき、分離溝６ａ内を充填する素子分離構造６が形成される。素子分離構造６の形成により、残存する電子供給層４上の領域が活性領域となる。
ここで、分離溝６ａを形成して分離溝６ａに絶縁物を充填する代わりに、素子分離領域に不純物をイオン注入し、素子分離領域における電子供給層４及び電子走行層３の一部を絶縁状態にする手法を用いても良い。
【００１８】
続いて、図３（ａ）に示すように、ソース電極及びドレイン電極の形成予定部位に凹部７，８を形成する。
詳細には、絶縁膜５上のソース電極及びドレイン電極の形成予定部位をリソグラフィー及び塩素系ガス等を用いたドライエッチングし、絶縁膜５を貫通して電子供給層４の所定深さに達する凹部７，８を形成する。
ドライエッチングのエッチング条件としては、エッチングガスとして例えば塩素を用いて流量３０ｓｃｃｍとし、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。このとき、エッチング深さには特に制限は無く、電子供給層４の所定深さに達する凹部７，８が形成される程度であれば良い。
ドライエッチングで用いたレジストは、灰化処理等により除去する。
【００１９】
続いて、図３（ｂ）に示すように、凹部７，８を埋め込み電子供給層４上を覆うように、ｎ−ＧａＮ層９を形成する。
詳細には、ＳｉＣ基板１を結晶成長装置内に導入し、例えば有機金属気相成長法、ここではＭＯＶＰＥ法により、不純物、ここではｎ型不純物の添加量を漸減させながら、ｎ−ＧａＮ層７を連続的に成長する。図３（ｂ）中において矢印で示すように、凹部７，８の底面から上方へｎ−ＧａＮの結晶成長が進行し、凹部７，８を充填するように成長した後、電子供給層４上で横方向に結晶成長が進行し、凹部７，８を埋め込み電子供給層４上を覆うｎ−ＧａＮ層９が形成される。
なお、ｎ−ＧａＮ層７を形成する際には、有機金属気相成長法としてＭＯＶＰＥ法の代わりにＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いても良い。
【００２０】
ｎ−ＧａＮ層９の成長に用いる原料ガスとして、トリメチルガリウムガス（Ｇａ源）及びアンモニアガスの混合ガスに加え、例えば希釈したＳｉＨ4を数ｃｃｍの流量で供給し、ｎ型不純物としてＳｉを添加する。トリメチルガリウムガスの流量を５ｃｃｍ〜５０ｃｃｍ程度、アンモニアガスの流量を１００ｃｃｍ〜１０ＬＭ程度とし、成長開始から終了まで、処理温度を９００℃〜１２５０℃の範囲で漸増させながら、Ｓｉの添加量が例えばキャリア濃度１×１０17／ｃｍ3〜５×１０19／ｃｍ3の範囲で漸減するように、ＳｉＨ4の流量を調節する。
【００２１】
Ｓｉの添加量の減少態様は、成長開始から終了まで一定の割合で減少させるように制御しても良いが、本実施形態では例えばＳｉの添加量を３段階に分ける。成長開始から凹部７，８を埋め込むまでの第１段階、電子供給層４上でゲート電極の形成予定部位に達しない程度まで横方向成長する第２段階、ゲート電極の形成予定部位を越えて電子供給層４上を完全に覆うまで横方向成長する第３段階とする。このとき、例えば各段階内ではＳｉの添加量をほぼ一定として、第１段階のＳｉの添加量＞第２段階のＳｉの添加量＞第３段階のＳｉの添加量となるように調節する。具体的には、第１段階では例えば１×１０19／ｃｍ3〜３×１０19／ｃｍ3程度、第２段階では例えば１×１０18／ｃｍ3〜１×１０19／ｃｍ3程度、第３段階では例えば１×１０17／ｃｍ3〜１×１０18／ｃｍ3程度とする。ｎ−ＧａＮ層９の第１段階で成長した部位を第１のｎ−ＧａＮ領域９ａ、第２段階で成長した部位を第２のｎ−ＧａＮ領域９ｂ、第３段階で成長した部位を第３のｎ−ＧａＮ領域９ｃとして図示する。
【００２２】
処理温度の上昇態様は、成長開始から終了まで一定の割合で上昇させるように制御しても良いが、本実施形態では、上記と同様に３段階に対応させて調節する。例えば各段階内では処理温度をほぼ一定として、第１段階の処理温度＜第２段階の処理温度＜第３段階の処理温度となるように調節制御する。具体的には、第１段階では例えば９００℃〜１１００℃程度、第２段階では例えば１１００℃〜１１８０℃程度、第３段階では例えば１１８０℃〜１２５０℃程度とする。
なお、処理温度を一定に保ち、Ｓｉの添加量のみを調節するようにしても良い。
【００２３】
また、処理温度の上昇態様を上記のように調節することにより、ｎ−ＧａＮ層９の転位状態（転位数）が制御される。処理温度が高いほど、ｎ−ＧａＮ層９の転位数は少なくなる。第１段階で成長した第１のｎ−ＧａＮ領域９ａでは、凹部７，８の底面のＡｌＧａＮ面から成長が開始されることに加え、処理温度が低温であるため、その後に成長する第２のｎ−ＧａＮ領域９ｂ及び第３のｎ−ＧａＮ領域９ｃよりも転位数が多い。
【００２４】
続いて、図３（ｃ）に示すように、ソース電極及びドレイン電極を形成するためのレジストマスク１１を形成する。
詳細には、ｎ−ＧａＮ層９上の全面にレジストを塗布し、リソグラフィーにより、活性領域のソース電極及びドレイン電極の形成予定部位に開口１１ａを有するレジストパターン１１を形成する。レジストパターン１１では、開口１１ａは、凹部７，８に対して、ゲート電極の形成予定部位側の端部１１ｂが当該形成予定部位側に偏倚して形成される。
【００２５】
続いて、図４（ａ）に示すように、ソース電極１２及びドレイン電極１３を形成する。
詳細には、電極材料として例えばＴａ，Ａｌ，Ｍ，Ａｕを用い、開口１１ａを埋め込むようにレジストパターン１１上に蒸着法により上記の順序で積層する。Ｍは、Ｔｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種の金属であり、ここでは例えばＮｉとする。なお、ソース電極１２及びドレイン電極１３の材料として、Ｔｉ／Ａｌを用いても良い。その後、加温した有機溶媒等を用いて、リフトオフ法によりレジストパターン１１をその上のＴａ，Ａｌ，Ｎｉ，Ａｕと共に除去する。その後、例えば５５０℃程度の温度によりＳｉＣ基板１にアニール処理を施す。以上により、ｎ−ＧａＮ層９上に、Ｔａ／Ａｌ／Ｍ／Ａｕがこの順で積層されてなる一対のオーミック電極であるソース電極１２及びドレイン電極１３が形成される。
【００２６】
ソース電極１２及びドレイン電極１３は、凹部７，８に対して、ゲート電極の形成予定部位側の端部１２ａ，１３ａが当該形成予定部位側に偏倚して形成される。本実施形態では、ソース電極１２及びドレイン電極１３のゲート電極の形成予定部位側の端部１２ａ，１３ａと凹部７，８との水平方向の離間距離ｄ１が例えば０．０５μｍ〜１．２μｍ程度、他方の端部１２ｂ，１３ｂと凹部７，８との水平方向の離間距離ｄ２が例えば０．０５μｍ〜０．５μｍ程度とされている。
【００２７】
ｎ−ＧａＮ層では、第１のｎ−ＧａＮ領域９ａの転位数は第２のｎ−ＧａＮ領域９ｂ及び第３のｎ−ＧａＮ領域９ｃよりも多い。そのため、図示のように、上記のアニール処理により、ソース電極１２及びドレイン電極１３の材料であるＴａ，Ａｌ，Ｎｉ，Ａｕの一部が、ソース電極１２及びドレイン電極１３の下部に存する第１のｎ−ＧａＮ領域９ａの転位を通って第１のｎ−ＧａＮ領域９ａ内、更には電子供給層４内に拡散する。このようにソース電極１２及びドレイン電極１３の材料の一部が第１のｎ−ＧａＮ領域９ａ内又は電子供給層４内に拡散することにより、ソース電極１２及びドレイン電極１３のオーミック特性が向上する。
【００２８】
続いて、図４（ｂ）に示すように、ｎ−ＧａＮ層９の第３のｎ−ＧａＮ領域９ｃにおけるゲート電極の形成予定部位に開口１４を形成する。
詳細には、全面にレジストを塗布し、リソグラフィーにより、第３のｎ−ＧａＮ領域９ｃにおけるゲート電極の形成予定部位を開口して露出するレジストマスク（不図示）を形成する。そして、このレジストマスクを用い、第３のｎ−ＧａＮ領域９ｃにおけるゲート電極の形成予定部位を塩素系ガス等を用いてドライエッチングする。以上により、ｎ−ＧａＮ層９の第３のｎ−ＧａＮ領域９ｃに、絶縁膜５の表面におけるゲート電極の形成予定部位を露出させる開口１４が形成される。
ドライエッチングで用いたレジストは、灰化処理等により除去する。
【００２９】
続いて、図４（ｃ）に示すように、ゲート電極１５を形成する。
詳細には、例えば蒸着法により電極材料、例えばＮｉ／Ａｕを開口１４を埋め込むようにレジストマスク上に積層する。その後、加温した有機溶媒等を用いてレジストマスクをその上のＮｉ／Ａｕと共にリフトオフ法により除去する。以上により、絶縁膜５上で開口１４内を充填し、第３のｎ−ＧａＮ領域９ｃの上方へ突起する、Ｎｉ／Ａｕからなるゲート電極１５が形成される。ゲート電極１５は、電子供給層４上でゲート絶縁膜として機能する絶縁膜５を介して形成されている。
しかる後、層間絶縁膜及び配線の形成等を経て、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
【００３０】
なお、ゲート電極１５を、ソース電極１２とドレイン電極１３との間の中央位置に形成する代わりに、ソース電極１２とドレイン電極１３との間でソース電極１２側に偏倚した位置に形成するようにしても良い。
例えば、図５に示すように、第３のｎ−ＧａＮ領域９ｃの開口１４を、ソース電極１２側に偏倚した部位に形成した後、絶縁膜５上で開口１４内を充填し、第３のｎ−ＧａＮ領域９ｃの上方へ突起するゲート電極１５を形成する。この場合、ソース電極１２については図４（ａ）と同様に、ソース電極１２ゲート電極１５側の端部１２ａと凹部７との水平方向の離間距離ｄ１は例えば０．０５μｍ〜１．２μｍ程度、他方の端部１２ｂと凹部７，８との水平方向の離間距離ｄ２は０．０５μｍ〜０．５μｍ程度とされる。一方、ドレイン電極１３については、ドレイン電極１３のゲート電極１５側の端部１３ａと凹部８との水平方向の離間距離ｄ３は、ｄ１よりも長く、例えば０．０５μｍ〜１０μｍ程度とすることができる。他方の端部１３ｂと凹部８との水平方向の離間距離ｄ４は、ｄ２と同程度で良い。
【００３１】
このように、ゲート電極１５をソース電極１２側にオフセットした位置（非対称位置）に形成することにより、ゲート耐圧を高めることができる。しかも、ゲート電極１５のオフセットに合わせてドレイン電極１３をゲート電極１５側に延ばすように形成することにより、オン抵抗の上昇を抑止することができる。
【００３２】
以下、本実施形態による化合半導体装置の機能を、図４（ｃ）を用いて説明する。
ソース電極１２及びドレイン電極１３は、Ａｌを含有しないｎ−ＧａＮ層９上に形成されており、ＡｌＧａＮ層上に形成された場合に較べて障壁が低くなり、ソース電極１２及びドレイン電極１３のコンタクト抵抗が低減する。ｎ−ＧａＮ層９は、ｎ型不純物であるＳｉを含有しており、ソース電極１２及びドレイン電極１３の下方に存する第１のｎ−ＧａＮ領域９ａではＳｉ濃度が高いため、この高Ｓｉ濃度の第１のｎ−ＧａＮ領域９ａにより更にコンタクト抵抗が低減する。ここで、ゲート−ソース間及びゲート−ドレイン間のｎ−ＧａＮのＳｉ濃度が高いと、ゲート−ソース間及びゲート−ドレイン間でリークパスが生じる虞がある。本実施形態では、ゲート−ソース間及びゲート−ドレイン間には第２のｎ−ＧａＮ領域９ｂ及び第３のｎ−ＧａＮ領域９ｃが形成されており、ｎ−ＧａＮ領域９ｂ及び第３のｎ−ＧａＮ領域９ｃは第１のｎ−ＧａＮ領域９ａよりもＳｉ濃度が低い。しかも、ゲート電極１５と一端で接する第３のｎ−ＧａＮ領域９ｃはｎ−ＧａＮ領域９ｂよりもＳｉ濃度が低い。この構成により、ゲート−ソース間及びゲート−ドレイン間のリークパスが抑止される。
【００３３】
ソース電極１２及びドレイン電極１３は、凹部７，８に対して、ゲート電極１５側の端部１２ａ，１３ａがゲート電極１５側に偏倚した非対称形状に形成されている。ソース電極１２及びドレイン電極１３のゲート電極１５側に張り出した部位１２ａ，１３ａに着目する。ＡｌＧａＮ／ＧａＮ・ＦＥＴでは、電子走行層３の電子供給層４との界面近傍に生成される２次元電子ガス（２ＤＥＧ）のうち、ソース電極１２及びドレイン電極１３の部位１２ｂ，１３ｂの下方に相当する部分では、その濃度が高く、電子がより流れ易い状態とされている。そのため、ゲート−ソース間抵抗及びゲート−ドレイン間抵抗が低減する。
【００３４】
このように、本実施形態では、ゲート−ソース間及びゲート−ドレイン間のリークパスを抑止するも、ソース電極１２及びドレイン電極１３のコンタクト抵抗が低減し、ゲート−ソース間抵抗及びゲート−ドレイン間抵抗も低減する。オン抵抗は、コンタクト抵抗とゲート−ソース間抵抗及びゲート−ドレイン間抵抗との和として評価されることから、ＡｌＧａＮ／ＧａＮ・ＦＥＴのオン抵抗は大幅に低減する。更に上記したように、ソース電極１２及びドレイン電極１３はその材料の一部が下層へ拡散した状態に形成されるため、オーミック特性が向上し、更なるコンタクト抵抗の低減に寄与する。
【００３５】
ここで、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴについて、ＡｌＧａＮからなる電子供給層上にソース電極及びドレイン電極が形成された従来のＡｌＧａＮ／ＧａＮ・ＦＥＴとの比較に基づき、そのオン抵抗について調べた一例について、図６を用いて説明する。
ここでは、電子供給層のＡｌＧａＮにおけるＡｌ組成を所定値、例えば３０％とした場合について実験した。従来のＡｌＧａＮ／ＧａＮ・ＦＥＴをサンプル１、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴでソース電極１２及びドレイン電極１３をゲート電極１５に偏倚させない構造のものをサンプル２、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴをサンプル３として、図６に示す。
【００３６】
オン抵抗は、サンプル１では７Ωｍｍ程度、サンプル２では６．３Ωｍｍ程度、サンプル３では５．４Ωｍｍ程度となった。このように、サンプル２，３は、サンプル１よりもオン抵抗が低減しており、サンプル２，３では前者よりも後者の方がオン抵抗が低減しているという結果が得られた。この結果より、サンプル２ではサンプル１に較べてコンタクト抵抗が低減したことからオン抵抗の改善が見られ、サンプル３ではサンプル１に較べてコンタクト抵抗とゲート−ソース間抵抗及びゲート−ドレイン間抵抗との双方が低減したことからオン抵抗の大幅な改善が見られることが確認された。
【００３７】
以上説明したように、本実施形態によれば、オン抵抗を大幅に低減し、優れたオーミック特性を有し、十分な高電圧動作且つ高出力を得ることができる信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
【００３８】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に化合物半導体装置を開示するが、ゲート電極を、電子供給層に形成した溝内を埋め込み上方に突出する形状にする、いわゆるゲートリセス構造の化合物半導体装置について例示する。ゲートリセス構造のＡｌＧａＮ／ＧａＮ・ＦＥＴは、印加電圧がオフの状態では電流が流れない、いわゆるノーマリーオフ動作を実現するものである。電源等に用いられるスイッチング素子には、ノーマリーオフ動作が好適であり、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴは主に、大きな電圧を供給するための電源回路に用いられる。
【００３９】
図７及び図８は、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
本実施形態では先ず、第１の実施形態の図２（ａ）〜図４（ｂ）と同様の諸工程を行い、図７（ａ）に示すように、図４（ｂ）と同様の状態を得る。
【００４０】
続いて、図７（ｂ）に示すように、形成された開口１４の底面に露出する絶縁膜５にその下層の電子供給層４の所定深さに達する凹部２１を形成する
詳細には、リソグラフィー及びドライエッチングにより、開口１４の底面に露出する絶縁膜５に対して、絶縁膜５を貫通し、電子供給層４の所定深さに達する凹部２１を形成する。
リソグラフィーに用いたレジストは、灰化処理又は剥離処理等により除去する。
【００４１】
続いて、図７（ｃ）に示すように、凹部２１の内壁面を含む半導体基板１の全面に絶縁膜２２を形成する。
詳細には、凹部２１の内壁を覆うように、半導体基板１の全面にＳｉＮ等の絶縁物をＣＶＤ法等により例えば膜厚５０ｎｍ程度に堆積する。これにより、凹部２１の内壁面には、ゲート絶縁膜として機能する絶縁膜２２が形成される。
【００４２】
続いて、図８（ａ），（ｂ）に示すように、ゲート電極２５を形成する。
先ず、図８（ａ）に示すように、下層レジスト２３（例えば、商品名ＰＭＧＩ:米国マイクロケム社製）及び上層レジスト２４（例えば、商品名ＰＦＩ３２−Ａ８:住友化学社製）をそれぞれ例えばスピンコート法により塗布形成する。紫外線露光により例えば０．８μｍ径程度の開口２４ａを上層レジスト２４に形成する。
【００４３】
次に、上層レジスト２４をマスクとして、下層レジスト２３をアルカリ現像液でウェットエッチングする。このエッチングにより、下層レジスト２３に開口２４ａよりも大きな開口２３ａが形成され、図示のような庇構造が形成させる。
次に、上層レジスト２４及び下層レジスト２３をマスクとして、開口２４ａ，２３ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ:膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト２４上に堆積されるゲートメタルの図示を省略する。
【００４４】
その後、図８（ｂ）に示すように、加温した有機溶剤を用いてリフトオフを行って下層レジスト２３及び上層レジスト２４と、上層レジスト２４上のゲートメタルを除去する。以上により、凹部２１及び開口１４内を絶縁膜２２を介して充填し、第３のｎ−ＧａＮ領域９ｃの上方へ突起する、Ｎｉ／Ａｕからなるゲート電極２５が形成される。
【００４５】
しかる後、層間絶縁膜及び配線の形成等を経て、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
【００４６】
以上説明したように、本実施形態によれば、オン抵抗を大幅に低減し、優れたオーミック特性を有し、十分な高電圧動作且つ高出力を得ることができる、大電力供給用の電源回路に適用して好適な信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
【００４７】
（変形例）
以下、本実施形態の変形例について説明する。本実施形態では、電子供給層４とゲート電極２６との間にゲート絶縁膜２３が設けられた、いわゆる絶縁ゲート型のＡｌＧａＮ／ＧａＮ・ＦＥＴを例示した。これに対して本例では、電子供給層４とゲート電極２６との間にゲート絶縁膜を有しない、いわゆるショットキー型のＡｌＧａＮ／ＧａＮ・ＦＥＴを例示する。
【００４８】
図９及び図１０は、第２の実施形態の変形例による化合物半導体装置の製造方法を工程順に示す概略断面図である。
本実施形態では先ず、第１の実施形態の図２（ａ）〜図４（ｂ）と同様の諸工程を行い、図９（ａ）に示すように、図４（ｂ）と同様の状態を得る。
【００４９】
続いて、図９（ｂ）に示すように、形成された開口１４の底面に露出する絶縁膜５にその下層の電子供給層４の所定深さに達する凹部３１を形成する。
詳細には、リソグラフィー及びドライエッチングにより、開口１４の底面に露出する絶縁膜５に対して、絶縁膜５を貫通し、電子供給層４の所定深さに達する凹部３１を形成する。凹部３１は、第２の実施形態の図７（ｂ）の凹部２１よりも幅狭に形成される。
リソグラフィーに用いたレジストは剥離処理等により除去する。
【００５０】
続いて、図１０（ａ），（ｂ）に示すように、ゲート電極３２を形成する。
先ず、図１０（ａ）に示すように、下層レジスト２３（例えば、商品名ＰＭＧＩ:米国マイクロケム社製）及び上層レジスト２４（例えば、商品名ＰＦＩ３２−Ａ８:住友化学社製）をそれぞれ例えばスピンコート法により塗布形成する。紫外線露光により例えば０．８μｍ径程度の開口２４ａを上層レジスト２４に形成する。
【００５１】
次に、上層レジスト２４をマスクとして、下層レジスト２３をアルカリ現像液でウェットエッチングする。このエッチングにより、下層レジスト２３に開口２４ａよりも大きな開口２３ａが形成され、図示のような庇構造が形成させる。
次に、上層レジスト２４及び下層レジスト２３をマスクとして、開口２４ａ，２３ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ:膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト２４上に堆積されるゲートメタルの図示を省略する。
【００５２】
その後、図１０（ｂ）に示すように、加温した有機溶剤を用いてリフトオフを行って下層レジスト２３及び上層レジスト２４と、上層レジスト２４上のゲートメタルを除去する。以上により、凹部３１及び開口１４内を充填し、第３のｎ−ＧａＮ領域９ｃの上方へ突起する、Ｎｉ／Ａｕからなるゲート電極３２が形成される。
【００５３】
しかる後、層間絶縁膜及び配線の形成等を経て、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
【００５４】
以上説明したように、本実施形態によれば、オン抵抗を大幅に低減し、優れたオーミック特性を有し、十分な高電圧動作且つ高出力を得ることができる、大電力供給用の電源回路に適用して好適な信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
【００５５】
以下、本件の諸態様を付記としてまとめて記載する。
【００５６】
（付記１）電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層に形成された第１の凹部及び第２の凹部と、
前記第１の凹部内及び前記第２の凹部内を埋め込み前記電子供給層の上方を覆う、不純物を含む化合物半導体層と、
前記第１の凹部上方の前記化合物半導体層上方に形成されたソース電極と、
前記第２の凹部上方の前記化合物半導体層上方に形成されたドレイン電極と、
前記ソース電極及び前記ドレイン電極間の前記電子供給層上方に形成されたゲート電極と
を含み、
前記化合物半導体層は、前記ソース電極下方及び前記ドレイン電極下方に含まれる不純物の方が、前記ゲート電極近傍に含まれる不純物よりも濃度が大きいことを特徴とする化合物半導体装置。
【００５７】
（付記２）前記ソース電極及び前記ドレイン電極は、前記第１の凹部及び前記第２の凹部に対して、前記ゲート電極側の端部が当該ゲート電極側に偏倚する非対称位置に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００５８】
（付記３）前記ソース電極及び前記ドレイン電極は、その材料の一部が前記第１の凹部内及び前記第２の凹部内の前記化合物半導体層内に拡散していることを特徴とする付記１又は２に記載の化合物半導体装置。
【００５９】
（付記４）前記ソース電極及び前記ドレイン電極は、Ｔｉ，Ａｌ，Ｍ，Ａｕが下層からこの順序で積層されてなり、前記ＭはＴｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種であることを特徴とする付記３に記載の化合物半導体装置。
【００６０】
（付記５）前記ソース電極及び前記ドレイン電極は、Ｔａ，Ａｌ，Ｍ，Ａｕが下層からこの順序で積層されてなり、前記ＭはＴｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種であることを特徴とする付記３に記載の化合物半導体装置。
【００６１】
（付記６）前記電子供給層の上面と前記化合物半導体層の下面との間に絶縁膜が形成されていることを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
【００６２】
（付記７）前記絶縁膜は、有機金属気相成長法により形成されたものであることを特徴とする付記６に記載の化合物半導体装置。
【００６３】
（付記８）電子走行層上方に電子供給層を形成し、
前記電子供給層に第１の凹部及び第２の凹部を形成し、
前記第１の凹部内、前記第２の凹部内及び前記電子供給層を、不純物の添加量を漸減させながら化合物半導体層で覆い、
前記化合物半導体層上方の前記第１の凹部上方の位置にソース電極を形成し、
前記化合物半導体層上方の前記第２の凹部上方の位置にドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極間の前記電子供給層上方にゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【００６４】
（付記９）前記ソース電極及び前記ドレイン電極を、前記第１の凹部及び前記第２の凹部に対して、前記ゲート電極側の端部が当該ゲート電極側に偏倚する非対称位置に形成することを特徴とする付記８に記載の化合物半導体装置の製造方法。
【００６５】
（付記１０）前記化合物半導体層を、前記第１の凹部内及び前記第２の凹部内に含まれる転位数の方が、前記ゲート電極近傍に含まれる転位数よりも大きくなるように形成することを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。
【００６６】
（付記１１）前記化合物半導体層を、その形成温度を漸増させて形成することを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００６７】
（付記１２）前記ソース電極及び前記ドレイン電極を、Ｔｉ，Ａｌ，Ｍ，Ａｕを下層からこの順序で積層して形成し、前記ＭはＴｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種であることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００６８】
（付記１３）前記ソース電極及び前記ドレイン電極を、Ｔａ，Ａｌ，Ｍ，Ａｕを下層からこの順序で積層して形成し、前記ＭはＴｉ，Ｔａ，Ｎｉ，Ｍｏ，Ｐｔから選ばれた１種であることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００６９】
（付記１４）前記電子供給層の上面と前記化合物半導体層の下面との間に絶縁膜を形成することを特徴とする付記８〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
【００７０】
（付記１５）前記絶縁膜を、有機金属気相成長法により、前記電子供給層の形成時のIn-situで形成することを特徴とする付記１４に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７１】
１ ＳｉＣ基板
２ 核形成層
３ 電子走行層
４ 電子供給層
５，２２ 絶縁膜
６ 素子分離構造
６ａ 分離溝
７，８，２１，３１ 凹部
９ ｎ−ＧａＮ層
９ａ 第１のｎ−ＧａＮ領域
９ｂ 第２のｎ−ＧａＮ領域
９ｃ 第３のｎ−ＧａＮ領域
１１ レジストマスク
１１ａ，１４，２３ａ，２４ａ 開口
１１ｂ，１２ａ，１３ａ，１２ｂ，１３ｂ 端部
１２ ソース電極
１３ ドレイン電極
１５，２５，３２ ゲート電極
２３ 下層レジスト
２４ 上層レジスト
【特許請求の範囲】
【請求項１】
電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層に形成された第１の凹部及び第２の凹部と、
前記第１の凹部内及び前記第２の凹部内を埋め込み前記電子供給層の上方を覆う、不純物を含む化合物半導体層と、
前記第１の凹部上方の前記化合物半導体層上方に形成されたソース電極と、
前記第２の凹部上方の前記化合物半導体層上方に形成されたドレイン電極と、
前記ソース電極及び前記ドレイン電極間の前記電子供給層上方に形成されたゲート電極と
を含み、
前記化合物半導体層は、前記ソース電極下方及び前記ドレイン電極下方に含まれる不純物の方が、前記ゲート電極近傍に含まれる不純物よりも濃度が大きいことを特徴とする化合物半導体装置。
【請求項２】
前記ソース電極及び前記ドレイン電極は、前記第１の凹部及び前記第２の凹部に対して、前記ゲート電極側の端部が当該ゲート電極側に偏倚する非対称位置に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ソース電極及び前記ドレイン電極は、その材料の一部が前記第１の凹部内及び前記第２の凹部内の前記化合物半導体層内に拡散していることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記電子供給層の上面と前記化合物半導体層の下面との間に絶縁膜が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
電子走行層上方に電子供給層を形成し、
前記電子供給層に第１の凹部及び第２の凹部を形成し、
前記第１の凹部内、前記第２の凹部内及び前記電子供給層を、不純物の添加量を漸減させながら化合物半導体層で覆い、
前記化合物半導体層上方の前記第１の凹部上方の位置にソース電極を形成し、
前記化合物半導体層上方の前記第２の凹部上方の位置にドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極間の前記電子供給層上方にゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記ソース電極及び前記ドレイン電極を、前記第１の凹部及び前記第２の凹部に対して、前記ゲート電極側の端部が当該ゲート電極側に偏倚する非対称位置に形成することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記化合物半導体層を、前記第１の凹部内及び前記第２の凹部内に含まれる転位数の方が、前記ゲート電極近傍に含まれる転位数よりも大きくなるように形成することを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
【請求項８】
前記化合物半導体層を、その形成温度を漸増させて形成することを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記電子供給層の上面と前記化合物半導体層の下面との間に絶縁膜を形成することを特徴とする請求項５〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記絶縁膜を、有機金属気相成長法により、前記電子供給層の形成時のIn-situで形成することを特徴とする請求項９に記載の化合物半導体装置の製造方法。
【請求項１】
電子走行層と、
前記電子走行層上方に形成された電子供給層と、
前記電子供給層に形成された第１の凹部及び第２の凹部と、
前記第１の凹部内及び前記第２の凹部内を埋め込み前記電子供給層の上方を覆う、不純物を含む化合物半導体層と、
前記第１の凹部上方の前記化合物半導体層上方に形成されたソース電極と、
前記第２の凹部上方の前記化合物半導体層上方に形成されたドレイン電極と、
前記ソース電極及び前記ドレイン電極間の前記電子供給層上方に形成されたゲート電極と
を含み、
前記化合物半導体層は、前記ソース電極下方及び前記ドレイン電極下方に含まれる不純物の方が、前記ゲート電極近傍に含まれる不純物よりも濃度が大きいことを特徴とする化合物半導体装置。
【請求項２】
前記ソース電極及び前記ドレイン電極は、前記第１の凹部及び前記第２の凹部に対して、前記ゲート電極側の端部が当該ゲート電極側に偏倚する非対称位置に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ソース電極及び前記ドレイン電極は、その材料の一部が前記第１の凹部内及び前記第２の凹部内の前記化合物半導体層内に拡散していることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記電子供給層の上面と前記化合物半導体層の下面との間に絶縁膜が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
電子走行層上方に電子供給層を形成し、
前記電子供給層に第１の凹部及び第２の凹部を形成し、
前記第１の凹部内、前記第２の凹部内及び前記電子供給層を、不純物の添加量を漸減させながら化合物半導体層で覆い、
前記化合物半導体層上方の前記第１の凹部上方の位置にソース電極を形成し、
前記化合物半導体層上方の前記第２の凹部上方の位置にドレイン電極を形成し、
前記ソース電極及び前記ドレイン電極間の前記電子供給層上方にゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記ソース電極及び前記ドレイン電極を、前記第１の凹部及び前記第２の凹部に対して、前記ゲート電極側の端部が当該ゲート電極側に偏倚する非対称位置に形成することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記化合物半導体層を、前記第１の凹部内及び前記第２の凹部内に含まれる転位数の方が、前記ゲート電極近傍に含まれる転位数よりも大きくなるように形成することを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
【請求項８】
前記化合物半導体層を、その形成温度を漸増させて形成することを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記電子供給層の上面と前記化合物半導体層の下面との間に絶縁膜を形成することを特徴とする請求項５〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記絶縁膜を、有機金属気相成長法により、前記電子供給層の形成時のIn-situで形成することを特徴とする請求項９に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−８２２１７（Ｐ２０１１−８２２１７Ａ）
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願番号】特願２００９−２３０８７８（Ｐ２００９−２３０８７８）
【出願日】平成２１年１０月２日（２００９．１０．２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年４月２１日（２０１１．４．２１）
【国際特許分類】
【出願日】平成２１年１０月２日（２００９．１０．２）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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