半導体装置
【課題】オン抵抗の増加を抑制する半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１導電型の半導体基板１と、第２導電型の延長ドレイン層２と、第１導電型のコレクタ層４と、コレクタ電極５と、第１導電型ベース層８と、複数の第２導電型エミッタ層９と、第１導電型コンタクト層１０と、エミッタ電極１１と、ゲート酸化膜１２と、ゲート電極１３とを備え、ベース層８はエミッタ電極１１からコレクタ電極５に向かう方向に対して垂直方向に離散的に形成されており、コンタクト層１０のコレクタ電極５側界面は、複数のエミッタ層９に隣接する領域ではゲート電極１３のエミッタ層９側界面の直下まで形成されており、コンタクト層１０のコレクタ電極５側界面は、エミッタ層９の直下においてはゲート電極１３のエミッタ層９側界面よりもエミッタ電極１１側に形成されている。
【解決手段】本発明の半導体装置は、第１導電型の半導体基板１と、第２導電型の延長ドレイン層２と、第１導電型のコレクタ層４と、コレクタ電極５と、第１導電型ベース層８と、複数の第２導電型エミッタ層９と、第１導電型コンタクト層１０と、エミッタ電極１１と、ゲート酸化膜１２と、ゲート電極１３とを備え、ベース層８はエミッタ電極１１からコレクタ電極５に向かう方向に対して垂直方向に離散的に形成されており、コンタクト層１０のコレクタ電極５側界面は、複数のエミッタ層９に隣接する領域ではゲート電極１３のエミッタ層９側界面の直下まで形成されており、コンタクト層１０のコレクタ電極５側界面は、エミッタ層９の直下においてはゲート電極１３のエミッタ層９側界面よりもエミッタ電極１１側に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧横型絶縁ゲート型バイポーラトランジスタなどの半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源装置では、高耐圧かつ大電流を流すパワーデバイスが用いられる。このパワーデバイスとしては、絶縁ゲートに印加される電圧によってスイッチング動作を行う、絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）や、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ）が用いられる。
【０００３】
以下に、ＩＧＢＴのスイッチング動作について説明する。一般的に、ＩＧＢＴをオン状態にするには、エミッタ電極とゲート電極の間に正のゲート電圧を印加してＰ型ベース層を反転させてチャネルを形成させる。このとき、エミッタ電極とコレクタ電極の間に正のコレクタ電圧を印加されるとＮ型エミッタ層からＰ型ベース層を介してＮ−型延長ドレイン層へと電子電流が流れる。このとき、Ｐ型コレクタ層、Ｎ−型延長ドレイン層、Ｐ型ベース層で構成されるＰＮＰバイポーラトランジスタが動作し、Ｐ型コレクタ層からＮ−型延長ドレイン層を介してＰ型ベース層へとホールが注入される。このホールはＰ型コレクタ層と電気的に接続したコレクタ電極から供給される。Ｐ型ベース層に注入されるホールは、Ｐ型ベース層とＮ型エミッタ層と電気的に接続されたエミッタ電極へと流れる。以上の動作によりコレクタ電極からエミッタ電極へと流れる電流をコレクタ電流と呼ぶ。一方、ＩＧＢＴをオフ状態にするには、エミッタ電極とゲート電極間のゲート電圧を零にすることにより、Ｎ型エミッタ層からＰ型ベース層を介してＮ−型延長ドレイン層へと流れる電子電流を遮断する。このとき、ＰＮＰバイポーラトランジスタも動作せず、コレクタ電流も流れない。
【０００４】
次にＩＧＢＴにおけるラッチアップ現象について説明する。ＩＧＢＴがオン状態のとき、Ｐ型コレクタ層、Ｎ−型延長ドレイン層、Ｐ型ベース層によるＰＮＰバイポーラ動作により、ホールがＰ型コレクタ層からＰ型ベース層へと注入される。一方、ＩＧＢＴではＮ−型延長ドレイン層、Ｐ型ベース層、Ｎ型エミッタ層による寄生ＮＰＮバイポーラトランジスタが形成されている。バイポーラ動作によりホールがＮ型エミッタ層の直下に形成されるＰ型ベース層へと注入されるとき、Ｐ型ベース層の抵抗とホール電流によって電圧降下が起こる。Ｐ型ベース層とＮ型エミッタ層の電位差が接合電圧以上となると、寄生バイポーラトランジスタがターンオンし、Ｎ型エミッタ層からＰ型ベース層を介してＮ−型延長ドレイン層へと電子電流が流れる。寄生バイポーラトランジスタがターンオンすると、ゲート電圧制御によるスイッチング動作が不可能となり、最悪の場合、パワーデバイスの破壊に至る。このようにホール電流がＰ型ベース層に注入されて寄生ＮＰＮバイポーラトランジスタがターンオンする現象をラッチアップと呼ぶ。また、ラッチアップが発生するときのコレクタ電流をラッチアップ電流と呼ぶ。
【０００５】
ホール電流によるラッチアップは、ＰＮＰバイポーラ動作だけでなく、アバランシェ状態においても同様に発生する。ＩＧＢＴなどのパワーデバイスをスイッチング電源に用いる場合、通常インダクタンス負荷が用いられる。ＩＧＢＴのターンオフ時、ＩＧＢＴのコレクタ電圧は数１００Ｖに上昇する。このとき、コレクタ電圧が降伏電圧以上に上昇した場合、アバランシェ状態となり、Ｎ−型延長ドレイン層とＰ型ベース層の間に多量の電子とホールが発生する。アバランシェ状態で発生したホールはＰ型ベース領域に流れ込む。このとき上記で説明したメカニズムと同様にラッチアップが発生し、パワーデバイスの破壊に至る。このようなアバランシェ状態によるラッチアップは、ＩＧＢＴだけでなくＭＯＳＦＥＴにおいても同様に発生する。なぜなら、ＭＯＳＦＥＴにおいてもＮ−型延長ドレイン層、Ｐ型ベース層、Ｎ型ソース層で構成されるＮＰＮ寄生バイポーラトランジスタを有しているからである。アバランシェ状態ではＰ型ベース層とＮ型ソース層の電位差が接合電圧以上となり、ＩＧＢＴと同様にラッチアップが発生する。このように、ＩＧＢＴやＭＯＳＦＥＴではラッチアップが発生する可能性があるため、その耐性を改善する必要がある。
【０００６】
そこで従来の半導体装置として、ラッチアップ電流を増加させることを目的とする横型絶縁バイポーラトランジスタ(以下、Ｌ−ＩＧＢＴ)について説明する。図１６（Ａ）は従来例にかかる半導体装置の構造について説明する平面図である。また、図１６（Ｂ）及び図１６（Ｃ）は従来例にかかる半導体装置の構造について説明する断面図であり、具体的には、図１６（Ａ）のＢ−Ｂ´線及びＣ−Ｃ´上における断面図である。
【０００７】
この従来例に示すＬ−ＩＧＢＴでは、Ｐ型半導体基板１０１の表面に、Ｎ−型延長ドレイン層１０２が形成され、Ｎ−型延長ドレイン層１０２表面にＮ型バッファ層１０３が形成され、その表面にＮ型バッファ層に覆われるようにＰ型コレクタ層１０４が形成されている。コレクタ電極１０５は、Ｐ型コレクタ層１０４と電気的に接続されている。また、Ｎ−型延長ドレイン層１０２の表面には、フィールド絶縁膜１０６を介して、層間膜１０７が形成されている。
【０００８】
一方、半導体基板１０１表面には、Ｐ型コレクタ層１０４とは離間してＰ型ベース層１０８が形成されている。Ｐ型ベース層１０８の表面には、複数の短冊型のＮ型エミッタ層１０９が離散的に形成されている。ここで、Ｎ型エミッタ層１０９は、Ｎ型エミッタ層からＰ型コレクタ層１０４に向かう方向とは垂直方向に離散的に形成されている。また、Ｐ型ベース層１０８表面には、Ｎ型エミッタ層１０９よりも深い領域までＰ＋型コンタクト層１１０が形成されている。エミッタ電極１１１は、Ｎ型エミッタ層１０９とＰ＋型コンタクト層１１０と電気的に接続されている。
【０００９】
また、Ｐ型ベース層１０８表面にはゲート酸化膜１１２を介してゲート電極１１３が接続されている。
【００１０】
ここで、従来例に示す半導体装置では、Ｎ型エミッタ層１０９の直下にはＰ型ベース１０８よりも低抵抗であるＰ＋型コンタクト層１１０が形成されているため、Ｎ型エミッタ層１０９とＰ＋型コンタクト層１１０の電位差の発生が抑制されることにより、ラッチアップ電流を増大することを図っている。
【特許文献１】特開２００８−１６７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示されるような半導体装置に生じる以下の問題を指摘する。特許文献１に示すＬ−ＩＧＢＴでは、Ｎ型エミッタ層１０９とＰ＋型コンタクト層１１０のコレクタ側界面がともにゲート電極のエミッタ側界面の直下まで形成されている。このとき、ゲート電極直下のＰ型ベース層１０８においてチャネル形成が十分になされないため、Ｎ型エミッタ層１０９からゲート電極直下のＰ型ベース層１０８を介して流れる電子電流が低下するため、オン抵抗が増加してしまう。
【００１２】
上記課題に鑑み本発明は、オン抵抗の増加を抑制する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明に係る第１の半導体装置は、第１導電型の半導体基板と、上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、上記延長ドレイン層表面に形成される第１導電型のコレクタ層と、上記コレクタ層とは離間して形成される第１導電型ベース層と、上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型エミッタ層と、上記ベース層表面から上記エミッタ層よりも深い領域まで形成される低抵抗の第１導電型コンタクト層と、上記エミッタ層と上記コンタクト層とを電気的に接続するエミッタ電極と、上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、上記エミッタ層は上記エミッタ電極から上記コレクタ電極に向かう方向に対して垂直な方向である第１の垂直方向に離散的に形成されており、上記コンタクト層のコレクタ電極側界面は、上記複数のエミッタ層に隣接する領域では上記ゲート電極のエミッタ電極側界面の直下まで形成されており、上記エミッタ層の直下においては、上記ゲート電極のエミッタ電極側界面よりもエミッタ電極側に界面を有している。
【００１４】
本発明に係る第１の半導体装置によると、エミッタ層の直下にベース層よりも低抵抗であるコンタクト層が形成されているため、エミッタ層とコンタクト層の電位差の発生が抑制されることにより、ラッチアップ電流を増大させることができる。また、本発明に係る第１の半導体装置においては、アバランシェ耐量を増大させることができる。
【００１５】
さらに、本発明に係る第１の半導体装置によると、コンタクト層のコレクタ電極側界面を、エミッタ層に隣接する領域ではゲート電極のエミッタ電極側界面の直下まで形成し、エミッタ層の直下においてはゲート電極のエミッタ電極側界面よりもエミッタ電極側に形成することにより、ゲート電極直下のベース領域においてチャネル形成が十分になされるため、エミッタ層からゲート電極直下のベース層を介して流れる電流を低下させない。すなわち、オン抵抗の増加を抑制することができる。
【００１６】
また、本発明に係る第１の半導体装置において、上記コンタクト層のコレクタ電極側界面からゲート電極のエミッタ電極側界面までの距離をＬＮとした場合に、０．５μｍ＜ＬＮ＜１．５μｍを満たすことが好ましい。
【００１７】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流の低下も抑制することができる。
【００１８】
また、本発明に係る第１の半導体装置において、上記エミッタ層の直下に存在する上記ベース層及び上記コンタクト層に関して、上記第１の垂直方向の抵抗をＲＰと表記した場合に、７Ω＜ＲＰ＜２００Ωを満たすことが好ましい。
【００１９】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流を増大させることができる。具体的には、ラッチアップ電流＞１００Ａ／ｃｍ2を満たすことができる。
【００２０】
また、本発明に係る第１の半導体装置において、上記エミッタ層の上記第１の垂直方向の長さをＷＮとした場合に、０．３μｍ＜ＷＮ＜２．０μｍを満たすことが好ましい。
【００２１】
このようにすると、オン抵抗の増加を抑制したまま７Ω＜ＲＰ＜２００Ωを満たすことができる。
【００２２】
また、本発明に係る第１の半導体装置において、上記延長ドレイン層の表層部に、上記ベース領域と電気的に接続された第１導電型の頂上半導体層を備えていることが望ましい。
【００２３】
このようにすると、延長ドレイン層内に頂上半導体層がさらに形成されているので、ＩＧＢＴ動作におけるターンオフ時に頂上半導体層からも半導体基板に残留している過剰キャリアを効率よく引き抜くことができる。
【００２４】
さらには、このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００２５】
また、本発明に係る第１の半導体装置において、上記延長ドレイン層内部に、上記ベース領域と電気的に接続された第１導電型の埋め込み半導体層をさらに備えていることが望ましい。
【００２６】
このようにすると、延長ドレイン層内に埋め込み半導体層が更に形成されているので、ＩＧＢＴ動作におけるターンオフ時に、埋め込み半導体層からも、半導体基板に残留している過剰キャリアを効率良く引き抜くことができる。
【００２７】
さらには、このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００２８】
上記の課題を解決するために、本発明に係る第２の半導体装置は、第１導電型の半導体基板と、上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、上記延長ドレイン層表面に形成される第１導電型のコレクタ層と、上記延長ドレイン層表面に形成される第２導電型のドレイン層と、上記コレクタ層及び上記ドレイン層と電気的に接続されるコレクタ／ドレイン電極と、上記コレクタ層及び上記ドレイン層とは離間して形成される第１導電型ベース層と、上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型エミッタ／ソース層と、上記ベース層表面から上記エミッタ／ソース層よりも深い領域まで形成される低抵抗の第１導電型コンタクト層と、上記エミッタ／ソース層と上記コンタクト層とを電気的に接続するエミッタ／ソース電極と、上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、上記エミッタ／ソース層は上記エミッタ／ソース電極から上記コレクタ／ドレイン電極に向かう方向に対して垂直な方向である第２の垂直方向に離散的に形成されており、上記コンタクト層のコレクタ／ドレイン電極側界面は、上記複数のエミッタ／ソース層に隣接する領域では上記ゲート電極のエミッタ／ソース電極側界面の直下まで形成されており、上記エミッタ／ソース層の直下においては、上記ゲート電極のエミッタ／ソース電極側界面よりもエミッタ／ソース電極側に界面を有している。
【００２９】
本発明に係る第２の半導体装置によると、エミッタ／ソース層の直下にベース層よりも低抵抗であるコンタクト層が形成されているため、エミッタ／ソース層とコンタクト層の電位差の発生が抑制されることにより、ラッチアップ電流を増大させることができる。また、本発明に係る第２の半導体装置においては、アバランシェ耐量を増大させることができる。
【００３０】
さらに、本発明に係る第２の半導体装置によると、コンタクト層のコレクタ／ドレイン電極側界面をエミッタ／ドレイン層に隣接する領域ではゲート電極のエミッタ／ソース電極側界面の直下まで形成し、エミッタ／ソース層の直下においてはゲート電極のエミッタ／ソース電極側界面よりもエミッタ／ソース電極側に形成することにより、ゲート電極直下のベース領域においてチャネル形成が十分になされるため、エミッタ／ソース層からゲート電極直下のベース層を介して流れる電流を低下させない。すなわち、オン抵抗の増加を抑制することができる。
【００３１】
また、本発明に係る第２の半導体装置において、上記コンタクト層のコレクタ／ドレイン電極側界面からゲート電極のエミッタ／ソース電極側界面までの距離をＬＮ´とした場合に、０．５μｍ＜ＬＮ´＜１．５μｍを満たすことが好ましい。
【００３２】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流の低下も抑制することができる。
【００３３】
また、本発明に係る第２の半導体装置において、上記エミッタ／ソース層の直下に存在する上記ベース層及び上記コンタクト層に関して、上記第２の垂直方向の抵抗をＲＰ´と表記した場合に、７Ω＜ＲＰ´＜２００Ωを満たすことが好ましい。
【００３４】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流を増大させることができる。具体的には、ラッチアップ電流＞１００Ａ／ｃｍ2を満たすことができる。
【００３５】
また、本発明に係る第２の半導体装置において、上記エミッタ／ソース層の上記第２の垂直方向の長さをＷＮ´とした場合に、０．３μｍ＜ＷＮ´＜２．０μｍを満たすことが好ましい。
【００３６】
このようにすると、オン抵抗の増加を抑制したまま７Ω＜ＲＰ´＜２００Ωを満たすことができる。
【００３７】
また、本発明に係る第２の半導体装置において、上記延長ドレイン層の表層部に、上記ベース領域と電気的に接続された第１導電型の頂上半導体層を備えていることが望ましい。
【００３８】
このようにすると、延長ドレイン層内に頂上半導体層がさらに形成されているので、ＩＧＢＴ動作におけるターンオフ時に頂上半導体層からも半導体基板に残留している過剰キャリアを効率よく引き抜くことができる。
【００３９】
さらには、このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００４０】
また、本発明に係る第２の半導体装置において、上記延長ドレイン層内部に、上記ベース領域と電気的に接続された第１導電型の埋め込み半導体層をさらに備えていることが望ましい。
【００４１】
このようにすると、延長ドレイン層内に埋め込み半導体層が更に形成されているので、ＩＧＢＴ動作におけるターンオフ時に、埋め込み半導体層からも、半導体基板に残留している過剰キャリアを効率良く引き抜くことができる。
【００４２】
さらには、このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００４３】
上記の課題を解決するために、本発明に係る第３の半導体装置は、第１導電型の半導体基板と、上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、上記延長ドレイン層表面に形成される第２導電型のドレイン層と、上記ドレイン層とは離間して形成される第１導電型ベース層と、上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型ソース層と、上記ベース層表面から上記ソース層よりも深い領域まで形成される低抵抗の第１導電型コンタクト層と、上記ソース層と上記コンタクト層とを電気的に接続するソース電極と、上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、上記ソース層は上記ソース電極から上記ドレイン電極に向かう方向に対して垂直な方向である第３の垂直方向に離散的に形成されており、上記コンタクト層のドレイン電極側界面は、上記複数のソース層に隣接する領域では上記ゲート電極のソース電極側界面の直下まで形成されており、上記ソース層の直下においては、上記ゲート電極のソース電極側界面よりもソース電極側に界面を有している。
【００４４】
本発明に係る第３の半導体装置によると、ソース層の直下にベース層よりも低抵抗であるコンタクト層が形成されているため、ソース層とコンタクト層の電位差の発生が抑制されることにより、ラッチアップ電流を増大させることができる。つまり、本発明に係る第３の半導体装置においては、アバランシェ耐量を増大させることができる。
【００４５】
さらに、本発明に係る第３の半導体装置によると、コンタクト層のドレイン電極側界面をソース層に隣接する領域ではゲート電極のソース電極側界面の直下まで形成し、ソース層の直下においてはゲート電極のソース電極側界面よりもソース電極側に形成することにより、ゲート電極直下のベース領域においてチャネル形成が十分になされるため、ソース層からゲート電極直下のベース層を介して流れる電流を低下させない。すなわち、オン抵抗の増加を抑制することができる。
【００４６】
また、本発明に係る第３の半導体装置において、上記コンタクト層のドレイン電極側界面からゲート電極のソース電極側界面までの距離をＬＮ´´とした場合に、０．５μｍ＜ＬＮ´´＜１．５μｍを満たすことが好ましい。
【００４７】
このようにすると、オン抵抗の増加を抑制したままアバランシェ耐量の低下も抑制することができる。
【００４８】
また、本発明に係る第３の半導体装置において、上記ソース層の直下に存在する上記ベース層及び上記コンタクト層に関して、上記第３の垂直方向の抵抗をＲＰ´´と表記した場合に、７Ω＜ＲＰ´´＜２００Ωを満たすことが好ましい。
【００４９】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流を増大させることができる。具体的には、アバランシェ破壊時にソースに流れる電流＞１００Ａ／ｃｍ2を満たすことができる。
【００５０】
また、本発明に係る第３の半導体装置において、上記ソース層の上記第３の垂直方向の長さをＷＮ´´とした場合に、０．３μｍ＜ＷＮ´´＜２．０μｍを満たすことが好ましい。
【００５１】
このようにすると、オン抵抗の増加を抑制したまま７Ω＜ＲＰ´´＜２００Ωを満たすことができる。
【００５２】
また、本発明に係る第３の半導体装置において、上記延長ドレイン層の表層部に、上記ベース領域と電気的に接続された第１導電型の頂上半導体層を備えていることが望ましい。
【００５３】
このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層の低抵抗化が実現できる。つまり、オン抵抗を小さくすることができる。
【００５４】
また、本発明に係る第３の半導体装置において、上記延長ドレイン層内部に、上記ベース領域と電気的に接続された第１導電型の埋め込み半導体層をさらに備えていることが望ましい。
【００５５】
このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層の低抵抗化が実現できる。つまり、オン抵抗を小さくすることができる。
【発明の効果】
【００５６】
以上のように本発明によれば、コンタクト層のコレクタ電極側界面をエミッタ層に隣接する領域ではゲート電極のエミッタ電極側界面の直下まで形成し、エミッタ層の直下においてはゲート電極のエミッタ電極側界面よりもエミッタ電極側に形成することにより、新たなプロセスを導入することなくオン抵抗の増加を抑制することができる。
【００５７】
さらにエミッタ層の直下に存在するベース層及びコンタクト層に関して、エミッタ電極からコレクタ電極５に向かう方向に対して垂直方向の抵抗をＲＰと表記した場合に７Ω＜ＲＰ＜２００Ωを満たすことにより、新たなプロセスを導入することなくラッチアップ電流＞１００Ａ／ｃｍ2を満たすことができる。
【発明を実施するための最良の形態】
【００５８】
以下に、本発明の半導体装置について、図面を参照しながら具体的に説明する。
【００５９】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１（Ａ）は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。図１（Ｂ）及び図１（Ｃ）は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図であり、それぞれ図１（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１（Ａ）においては、一部の構成要素の図示を省略している。
【００６０】
図１（Ｂ）及び図１（Ｃ）に示すように、本発明の第１の実施形態に係る半導体装置は、第１導電型の半導体基板１と、半導体基板の表面に形成される第２導電型の延長ドレイン層２と、延長ドレイン層２の表面に形成される第１導電型のコレクタ層４と、コレクタ層４と電気的に接続されるコレクタ電極５と、コレクタ層４とは離間して形成される第１導電型ベース層８と、ベース層８の表面に離散的に形成される短冊型の複数の第２導電型エミッタ層９と、ベース層８の表面からエミッタ層８よりも深い領域まで形成される第１導電型コンタクト層１０と、エミッタ層９とコンタクト層１０とを電気的に接続するエミッタ電極１１と、ベース層８の表面にゲート酸化膜１２を介して接続されるゲート電極１３とを備える。
【００６１】
エミッタ層８はエミッタ電極１１からコレクタ電極５に向かう方向に対して垂直な方向である第１の垂直方向に離散的に形成されている。コンタクト層１０のコレクタ電極５側沿面は、複数のエミッタ層９に隣接する領域ではゲート電極１３のエミッタ層９側沿面の直下まで形成されている。コンタクト層１０のコレクタ電極５側沿面は、エミッタ層９の直下においてはゲート電極１３のエミッタ層９側沿面よりもエミッタ電極１１側に形成されている。以下では、理解を容易にするため第１導電型がＰ型、第２導電型がＮ型であるものとして説明する。なお、第１導電型と第２の導電型とは、これに限らず逆の導電型であればよい。ここで、第１の垂直方向は、図中の矢線Ｗ１の方向であり、平面図において、つまり上面側又は下面側から見て、エミッタ電極１１からコレクタ電極５に向かう方向に対して垂直な方向をいう。
【００６２】
Ｐ−型半導体基板１（例えば濃度１×１０14／ｃｍ3程度）の表面にＮ−型延長ドレイン層２（例えば濃度１×１０16／ｃｍ3程度で深さ７μｍ程度）が形成されている。Ｎ−型延長ドレイン層２の表面には、Ｐ型コレクタ層４（例えば濃度１×１０19／ｃｍ3程度）が形成されている。
【００６３】
コレクタ電極５がＰ型コレクタ層４と電気的に接続されている。Ｎ−型延長ドレイン層２の表面には、フィールド絶縁膜６を介して層間膜７が形成されている。
【００６４】
Ｐ−型半導体基板１の表面には、Ｎ−型延長ドレイン層２と離間してＰ型ベース層８（例えば濃度１×１０17／ｃｍ3〜５×１０17／ｃｍ3程度、深さ１．５μｍ程度）が形成されている。Ｐ型ベース層８の表面内には、短冊型のＮ＋型エミッタ層９（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が離散的に複数形成されている。
【００６５】
また、Ｐ型ベース層８の表面からＮ＋型エミッタ層９よりも深い領域まで、Ｐ＋型コンタクト層１０（例えば濃度１×１０18／ｃｍ3程度、深さ１μｍ程度）が形成されている。Ｎ＋型エミッタ層９とＰ＋型コンタクト層１０の構造については後述する。
【００６６】
Ｎ＋型エミッタ層９とＰ型ベース層８はエミッタ電極１１を介して電気的に接続されている。また、Ｐ型ベース層８の表面に、ゲート酸化膜１２を介してゲート電極１３が形成されている。
【００６７】
ここで、Ｎ＋型エミッタ層９とＰ＋型コンタクト層１０の構造について説明する。Ｎ＋型エミッタ層９は、エミッタ電極１１からコレクタ電極５に向かう方向（以下、Ｌ１方向）とは第１の垂直方向に離散的に形成されている。Ｎ＋型エミッタ層９と上記第１の垂直方向に隣接する領域におけるＰ＋型コンタクト層１０のコレクタ電極５側界面は、ゲート電極１３のエミッタ電極１１側界面の直下に至るまで形成されている。一方、Ｎ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面は、ゲート電極１３のエミッタ電極１１側界面直下よりも上記Ｌ１方向に距離ＬＮだけエミッタ電極１１側に離れた位置に形成されている。
【００６８】
ここで、Ｎ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面が、ゲート電極１３のエミッタ電極１１側界面直下よりも上記Ｌ１方向に距離ＬＮだけエミッタ電極１１側に離れた位置に形成されている場合には、Ｐ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面は、ゲート電極１３のエミッタ電極１１側界面直下まで形成されている場合と比較して、コレクタ電流が大きくなる。Ｎ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面が、ゲート電極１３のエミッタ電極１１側界面直下よりも上記Ｌ１方向に距離ＬＮだけエミッタ電極１１側に離れた位置に形成されている場合には、Ｎ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面は、ゲート電極１３のエミッタ電極１１側界面直下まで形成されている場合と比較して、Ｎ＋型エミッタ層９からゲート酸化膜１２の直下のＰ型ベース層８を介してＮ−型延長ドレイン層２へと流れる電子電流量が大きくなるためである。
【００６９】
このようにＮ＋型エミッタ層９直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面をゲート電極１３のエミッタ電極１１側界面直下よりも上記Ｌ１方向に距離ＬＮだけエミッタ電極１１側に離れた位置に形成する場合において、ＬＮの長さは０．５μｍ＜ＬＮ＜１．５μｍとすることが好ましい。図２は、本願発明者らが第１の実施形態に基づき、ＬＮの異なる半導体装置を実際に試作し、ＬＮの長さに対してコレクタ電流とラッチアップ電流の関係を示したものである。コレクタ電流は、ゲート−エミッタ間に１０Ｖを印加、コレクタ−エミッタ間に６Ｖを印加し、ＩＧＢＴがオンしている状態におけるコレクタ電流を表している。つまり、コレクタ電流が大きいほど、オン抵抗が小さいことを示している。ラッチアップ電流は、ゲート−エミッタ間に１０Ｖを印加し、コレクタ−エミッタ間電圧を徐々に上昇させ、ＩＧＢＴがラッチアップを起こすときのコレクタ電流を表している。図２に示すように、ＬＮ＞０．９μｍの領域ではコレクタ電流が７８Ａ／ｃｍ2であるのに対して、ＬＮ＜０．９μｍの領域ではコレクタ電流が減少していることがわかる。コレクタ電流の減少を１０％以内にとどめる、つまりコレクタ電流＞７０Ａ／ｃｍ2を満足するためには、ＬＮ＞０．５μｍを満足することが好ましい。また、ＬＮを長くするとラッチアップ電流が徐々に減少している。ラッチアップ電流＞８０Ａ／ｃｍ2を満足するためには、ＬＮ＜１．５μｍを満足することが好ましい。つまり、ＬＮは０．５μｍ＜ＬＮ＜１．５μｍを満足することにより、コレクタ電流の減少を１０％以内にとどめ、ラッチアップ電流の減少も抑制することが可能となる。
【００７０】
さらに、Ｎ＋型エミッタ層９直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第１の垂直方向の抵抗ＲＰについて説明する。図３（Ｄ）は、図１（Ａ）における点線Ｄで囲んだ領域を拡大した平面図である。また、図３（Ｅ）及び図３（Ｆ）は、図３（Ｄ）におけるＥ−Ｅ´線及びＦ−Ｆ´線に沿った断面図を示している。
【００７１】
短冊状で上記第１の垂直方向の長さＷＮを持つＮ＋型エミッタ層９の上記第１の垂直方向の中央面ＧとＮ＋型エミッタ層９の上記第１の垂直方向の端面Ｈを考える。このとき、Ｎ＋型エミッタ層９直下で中央面Ｇに存在するホールがＮ型エミッタ９直下の端面Ｈまで移動する場合、ホールは以下に示す３つの抵抗の影響を受ける。
【００７２】
１． 中央面Ｇから上記第１の垂直方向に長さＸだけ移動するときに受ける、Ｐ型ベース層８の抵抗Ｒｂ
２． 中央面Ｇから上記第１の垂直方向に長さＸだけ移動するときに受ける、Ｐ＋型コンタクト層１０の抵抗Ｒｃ１
３． 中央面Ｇから上記第１の垂直方向にＸだけ離れた地点から、端面Ｈまで移動するときに受ける、Ｐ＋型コンタクト層１０の抵抗Ｒｃ２
【００７３】
これらの３つの抵抗の合成抵抗がＲＰであり、ＲＰは以下の式で表される。
【００７４】
ＲＰ＝（１／Ｒｂ＋１／Ｒｃ１）-1＋Ｒｃ２
【００７５】
このように、Ｎ＋型エミッタ層９直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第１の垂直方向の合成抵抗ＲＰを考えた場合、ＲＰは、７Ω＜ＲＰ＜２００Ωであることが好ましい。図４は、本願発明者らがＲＰの異なる半導体装置を実際に試作し、ＲＰの大きさに対してコレクタ電流とラッチアップ電流の関係を示したものである。コレクタ電流、ラッチアップ電流の定義は前述したものと同一である。図４に示すように、ＲＰ＜２００Ωとした場合には、ラッチアップ電流を１００Ａ／ｃｍ2以上にすることが可能となる。また、ＲＰが小さくなると、ラッチアップ電流がさらに増大することが分かる。また、コレクタ電流の大きさは７８Ａ／ｃｍ2程度であり、オン抵抗の増大は見られない。現在のＮ＋型エミッタ層９、Ｐ＋型コンタクト層１０の注入プロセスを考慮すると、ＲＰの下限は７Ω程度である。このように、Ｎ＋型エミッタ層９の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰを７Ω＜ＲＰ＜２００Ωとすることで、オン抵抗を増大させることなくラッチアップ電流を１００Ａ／ｃｍ2以上にすることができる。
【００７６】
このようにＮ＋型エミッタ層９の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰを７Ω＜ＲＰ＜２００Ωとする場合において、Ｎ＋型エミッタ層９の上記第１の垂直方向の長さＷＮは、０．３μｍ＜ＷＮ＜２．０μｍとすることが好ましい。このようにすると、Ｎ型エミッタ層、Ｐ＋型コンタクト層の注入プロセスを変更することなく、合成抵抗ＲＰを７Ω＜ＲＰ＜２００Ωとすることができる。
【００７７】
（変型例１）
以下に、第１の実施形態に係る半導体装置の第１の変型例に係る半導体装置について、図５を参照しながら説明する。図５（Ａ）は、本発明の第１の変型例に係る半導体装置の構造について示す平面図である。図５（Ｂ）及び図５（Ｃ）は、本発明の第１の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図５（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図５（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【００７８】
第１の変型例に係る半導体装置は、図５（Ｂ）及び図５（Ｃ）に示すように、Ｎ−型延長ドレイン層２の表層部に、Ｐ型ベース領域８と電気的に同電位であるＰ型頂上半導体層１４を備えていることを特徴としている。
【００７９】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、ＩＧＢＴ動作におけるターンオフ時に、Ｐ型頂上半導体層１４からもＰ型半導体基板１に残留しているホールを引き抜くことができるために、ターンオフの時間を早くすることができる。
【００８０】
さらには、このようにすると、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながらＮ−型延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、Ｎ−型延長ドレイン層２内での少数キャリアのライフタイムの短縮化が可能となり、スイッチング速度を改善することができる。
【００８１】
（変型例２）
以下に、第１の実施形態に係る半導体装置の第２の変型例に係る半導体装置について、図６を参照しながら説明する。図６（Ａ）は、本発明の第２の変型例に係る半導体装置の構造について示す平面図である。図６（Ｂ）及び図６（Ｃ）は、本発明の第２の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図６（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図６（Ａ）においては、一部の構成要素の図示を省略している。第２の変型例に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【００８２】
第２の変型例に係る半導体装置は、図６（Ｂ）及び図６（Ｃ）に示すように、Ｎ−型延長ドレイン層２の内部に、Ｐ型ベース層８と同電位であるＰ型の埋め込み半導体層１５を備えていることを特徴としている。
【００８３】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、ＩＧＢＴ動作におけるターンオフ時に、Ｐ型埋め込み半導体層１５からもＰ型半導体基板１に残留しているホールを引き抜くことができるために、ターンオフの時間を早くすることができる。
【００８４】
さらには、このようにすると、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながら延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、Ｎ−型延長ドレイン層２内での少数キャリアのライフタイムの短縮化が可能となり、スイッチング速度を改善することができる。
【００８５】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について、図７及び図８を参照しながら説明する。図７は、本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。図８（Ａ）は、図７における点線で囲んだ領域Ａを拡大した平面図である。図８（Ｂ）及び図８（Ｃ）は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図であり、それぞれ図８（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図７及び図８（Ａ）においては、一部の構成要素の図示を省略している。
【００８６】
図８（Ｂ）及び図８（Ｃ）に示すように、本発明の第２の実施形態に係る半導体装置は、第１導電型の半導体基板１と、半導体基板１の表面に形成される第２導電型の延長ドレイン層２と、延長ドレイン層２の表面に形成される第１導電型のコレクタ層４と、延長ドレイン層表面に形成される第２導電型のドレイン層１６と、コレクタ層４及びドレイン層１６と電気的に接続されるコレクタ／ドレイン電極５´と、コレクタ層４及びドレイン層１６とは離間して形成される第１導電型ベース層８と、ベース層８の表面に離散的に形成される短冊型の複数の第２導電型エミッタ／ソース層９´と、ベース層８の表面からエミッタ／ソース層９´よりも深い領域まで形成される第１導電型コンタクト層１０と、エミッタ／ソース層９´とコンタクト層１０とを電気的に接続するエミッタ／ソース電極１１´と、ベース層８の表面にゲート酸化膜１２を介して接続されるゲート電極１３を備える。
【００８７】
エミッタ／ソース層９´はエミッタ／ソース電極１１´からコレクタ／ドレイン電極５´に向かう方向に対して垂直な方向である第２の垂直方向に離散的に形成されている。ここで、第２の垂直方向は、図中の矢線Ｗ２の方向であり、平面図において、つまり上面側又は下面側から見て、エミッタ／ソース電極１１´からコレクタ／ドレイン電極５´に向かう方向に対して垂直な方向をいう。
【００８８】
コンタクト層１０のコレクタ／ドレイン電極５´側界面は、複数のエミッタ／ソース層９´に隣接する領域ではゲート電極１３のエミッタ／ソース電極１１´側界面の直下まで形成されている。
【００８９】
コンタクト層１０のコレクタ／ドレイン電極５´側界面は、エミッタ／ソース層９´の直下においてはゲート電極１３のエミッタ／ソース電極１１´側界面よりもエミッタ／ソース電極１１´側に形成されている。
【００９０】
Ｐ−型半導体基板１（例えば濃度１×１０14／ｃｍ3程度）の表面にＮ−型延長ドレイン層２（例えば濃度１×１０16／ｃｍ3程度で深さ７μｍ程度）が形成されている。延長ドレイン層２の表面には、Ｐ型コレクタ層４（例えば濃度１×１０19／ｃｍ3程度）が形成されている。さらに延長ドレイン層２の表面にはＮ＋型ドレイン層１６（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が形成されている。
【００９１】
コレクタ／ドレイン電極５´がＰ型コレクタ層４及びＮ＋型ドレイン層１６と電気的に接続されている。Ｎ−型延長ドレイン層２の表面には、フィールド絶縁膜６を介して層間膜７が形成されている。
【００９２】
Ｐ−型半導体基板１の表面には、Ｎ−型延長ドレイン層２と離間してＰ型ベース層８（例えば濃度１×１０17／ｃｍ3〜５×１０17／ｃｍ3程度、深さ１．５μｍ程度）が形成されている。Ｐ型ベース層８の表面内には、短冊型のＮ＋型エミッタ／ソース層９´（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が離散的に複数形成されている。
【００９３】
また、Ｐ型ベース層８の表面からＮ＋型エミッタ／ソース層９´よりも深い領域まで、Ｐ＋型コンタクト層１０（例えば濃度１×１０18／ｃｍ3程度、深さ１μｍ程度）が形成されている。Ｎ＋型エミッタ／ソース層９´とＰ＋型コンタクト層１０の構造については後述する。
【００９４】
Ｎ＋型エミッタ／ソース層９´とＰ型ベース層８はエミッタ／ソース電極１１´を介して電気的に接続されている。また、Ｐ型ベース層８の表面に、ゲート酸化膜１２を介してゲート電極１３が形成されている。
【００９５】
ここで、Ｎ＋型エミッタ／ソース層９´とＰ＋型コンタクト層１０の構造について説明する。Ｎ＋型エミッタ／ソース層９´は、エミッタ／ソース電極１１´からコレクタ／ドレイン電極５´に向かう方向（以下、Ｌ２方向）とは第２の垂直方向に離散的に形成されている。Ｎ＋型エミッタ／ソース層９´と上記第２の垂直方向に隣接する領域におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面は、ゲート電極１３のエミッタ／ソース電極１１´側界面の直下に至るまで形成されている。一方、Ｎ＋型エミッタ／ソース層９´の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面は、ゲート電極１３のエミッタ／ソース電極１１´側界面直下よりも上記Ｌ２方向に距離ＬＮ´だけエミッタ／ソース電極１１´側に離れた位置に形成されている。
【００９６】
このように、Ｎ−型延長ドレイン層２の表面にＰ型コレクタ層４及びＮ＋型ドレイン層１６を形成することにより、半導体装置に流れるコレクタ電流が比較的小さいときにはＭＯＳＦＥＴ動作をさせることができるとともに、コレクタ電流が大きくなるとＩＧＢＴ動作させることができるために、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。従って、待機時や軽負荷時にはＭＯＳＦＥＴ動作をさせるとともに重負荷時にはＩＧＢＴ動作をさせることができ、それによって軽負荷から重負荷までの全域に亘って損失を低減することができる。
【００９７】
ここで、Ｎ＋型エミッタ／ソース層９´の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面が、ゲート電極１３のエミッタ／ソース電極１１´側界面直下よりも上記Ｌ２方向に距離ＬＮ´だけエミッタ／ソース電極１１´側に離れた位置に形成されている場合には、Ｐ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面は、ゲート電極１３のエミッタ／ソース電極１１´側界面直下まで形成されている場合と比較して、コレクタ電流が大きくなる。Ｎ＋型エミッタ／ソース層９´の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面が、ゲート電極１３のエミッタ／ソース電極１１´側界面直下よりも上記Ｌ２方向に距離ＬＮ´だけエミッタ／ソース電極１１´側に離れた位置に形成されている場合には、Ｎ＋型エミッタ／ソース層９´の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面は、ゲート電極１３のエミッタ／ソース電極１１´側界面直下まで形成されている場合と比較して、Ｎ＋型エミッタ／ソース層９´からゲート酸化膜１２の直下のＰ型ベース層８を介してＮ−型延長ドレイン層２へと流れる電子電流量が大きくなるためである。
【００９８】
このようにＮ＋型エミッタ／ソース層９´直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面をゲート電極１３のエミッタ／ソース電極１１´側界面直下よりも上記Ｌ２方向に距離ＬＮ´だけエミッタ／ソース電極１１´側に離れた位置に形成する場合において、第１の実施形態に係る半導体装置と同様、ＬＮ´の長さは０．５μｍ＜ＬＮ´＜１．５μｍとすることが好ましい。０．５μｍ＜ＬＮ´＜１．５μｍを満足することにより、コレクタ電流の減少を１０％以内にとどめ、ラッチアップ電流の減少も抑制することが可能となる。
【００９９】
さらに、Ｎ＋型エミッタ／ソース層９´直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第２の垂直方向の抵抗ＲＰについて説明する。図９（Ｄ）は、図８（Ａ）における点線Ｄで囲んだ領域を拡大した平面図である。また、図９（Ｅ）及び図９（Ｆ）は、図８（Ｄ）におけるＥ−Ｅ´線及びＦ−Ｆ´線に沿った断面図を示している。
【０１００】
短冊状で上記第２の垂直方向の長さＷＮ´を持つＮ＋型エミッタ／ソース層９´の上記第２の垂直方向の中央面ＧとＮ＋型エミッタ／ソース層９´の上記第２の垂直方向の端面Ｈを考える。このとき、Ｎ＋型エミッタ／ソース層９´直下で中央面Ｇに存在するホールがＮ＋型エミッタ／ソース層９´直下の端面Ｈまで移動する場合、ホールは以下に示す３つの抵抗の影響を受ける。
【０１０１】
１． 中央面Ｇから上記第２の垂直方向に長さＸ´だけ移動するときに受ける、Ｐ型ベース層８の抵抗Ｒｂ´
２． 中央面Ｇから上記第２の垂直方向に長さＸ´だけ移動するときに受ける、Ｐ＋型コンタクト層の抵抗Ｒｃ１´
３． 中央面Ｇから上記第２の垂直方向にＸ´だけ離れた地点から、端面Ｈまで移動するときに受ける、Ｐ＋型コンタクト層の抵抗Ｒｃ２´
【０１０２】
これらの３つの抵抗の合成抵抗がＲＰ´であり、ＲＰ´は以下の式で表される。
【０１０３】
ＲＰ´＝（１／Ｒｂ´＋１／Ｒｃ１´）-1＋Ｒｃ２´
【０１０４】
Ｎ＋型エミッタ／ソース層９´直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第２の垂直方向の合成抵抗ＲＰ´について、第１の実施形態に係る半導体装置と同様に７Ω＜ＲＰ´＜２００Ωであることが好ましい。Ｎ＋型エミッタ／ソース層９´の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰ´を７Ω＜ＲＰ´＜２００Ωとすることで、オン抵抗を増大することなくラッチアップ電流を１００Ａ／ｃｍ2以上にすることができる。
【０１０５】
このようにＮ＋型エミッタ／ソース層９´の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰを７Ω＜ＲＰ´＜２００Ωとする場合において、Ｎ＋型エミッタ／ソース層９´の上記第２の垂直方向の長さＷＮ´は、０．３μｍ＜ＷＮ´＜２．０μｍとすることが好ましい。このようにすると、Ｎ型エミッタ層、Ｐ＋型コンタクト層の注入プロセスを変更することなく、合成抵抗ＲＰ´を７Ω＜ＲＰ´＜２００Ωとすることができる。
【０１０６】
（変型例１）
以下に、第２の実施形態に係る半導体装置の第１の変型例に係る半導体装置について、図１０を参照しながら説明する。図１０（Ａ）は、本発明の第１の変型例に係る半導体装置の構造について示す平面図である。図１０（Ｂ）及び（Ｃ）は、本発明の第１の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図１０（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１０（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第２の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【０１０７】
第１の変型例に係る半導体装置は、図１０（Ｂ）及び図１０（Ｃ）に示すように、Ｎ−型延長ドレイン層２の表層部に、Ｐ型ベース領域８と電気的に同電位であるＰ型頂上半導体層１４を備えていることを特徴としている。
【０１０８】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、ＩＧＢＴ動作におけるターンオフ時に、Ｐ型頂上半導体層１４からもＰ型半導体基板１に残留しているホールを引き抜くことができるために、ターンオフの時間を早くすることができる。
【０１０９】
さらには、このようにすると、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながら延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、Ｎ−型延長ドレイン層２内での少数キャリアのライフタイムの短縮化が可能となり、スイッチング速度を改善することができる。
【０１１０】
（変型例２）
以下に、第２の実施形態に係る半導体装置の第２の変型例に係る半導体装置について、図１１を参照しながら説明する。図１１（Ａ）は、本発明の第２の変型例に係る半導体装置の構造について示す平面図である。図１１（Ｂ）及び図１１（Ｃ）は、本発明の第２の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図１１（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１１（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【０１１１】
第２の変型例に係る半導体装置は、図１１（Ｂ）及び図１１（Ｃ）に示すように、Ｎ−型延長ドレイン層２の内部に、Ｐ型ベース層８と同電位であるＰ型埋め込み半導体層１５を備えていることを特徴としている。
【０１１２】
本変型例に係る半導体装置によると、このようにＰ型埋め込み半導体層１４を備えることにより、ＩＧＢＴ動作におけるターンオフ時に、Ｐ型埋め込み半導体層１５からもＰ型半導体基板１に残留しているホールを引き抜くことができるために、ターンオフの時間を早くすることができる。
【０１１３】
さらには、このようにすると、逆バイアス時に、Ｎ型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながらＮ−型延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、Ｎ−型延長ドレイン層２内での少数キャリアのライフタイムの短縮化が可能となり、スイッチング速度を改善することができる。
【０１１４】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置について、図１２を参照しながら説明する。図１２（Ａ）は、本発明の第３の実施形態に係る半導体装置の構造について示す平面図である。図１２（Ｂ）及び図１２（Ｃ）は、本発明の第３の実施形態に係る半導体装置の構造について示す断面図であり、それぞれ図１２（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１２（Ａ）においては、一部の構成要素の図示を省略している。
【０１１５】
図１２（Ｂ）及び図１２（Ｃ）に示すように、本発明の第３の実施形態に係る半導体装置は、第１導電型の半導体基板１と、半導体基板１の表面に形成される第２導電型の延長ドレイン層２と、延長ドレイン層２の表面に形成される第２導電型のドレイン層１６と、ドレイン層１６と電気的に接続されるドレイン電極５´´と、ドレイン層１６とは離間して形成される第１導電型ベース層８と、ベース層８の表面に離散的に形成される短冊型の複数の第２導電型ソース層９´´と、ベース層８の表面からソース層９´´よりも深い領域まで形成される第１導電型コンタクト層１０と、ソース層９´´とコンタクト層１０とを電気的に接続するソース電極１１´´と、ベース層８の表面にゲート酸化膜１２を介して接続されるゲート電極１３を備える。
【０１１６】
ソース９´´層はソース電極１１´´からドレイン電極５´´に向かう方向に対して垂直な方向である第３の垂直方向に離散的に形成されている。ここで、第３の垂直方向は、図中の矢線Ｗ３の方向であり、平面図において、つまり上面側又は下面側から見て、ソース電極１１´´からドレイン電極５´´に向かう方向に対して垂直な方向をいう。
【０１１７】
コンタクト層のドレイン電極５´´側界面は、複数のソース層９´´に隣接する領域ではゲート電極１３のソース電極１１´´側界面の直下まで形成されている。
【０１１８】
コンタクト層のドレイン電極５´´側界面は、ソース層９´´の直下においてはゲート電極１３のソース電極１１´´側界面よりもソース電極１１´´側に形成されている。
【０１１９】
Ｐ−型半導体基板１（例えば濃度１×１０14／ｃｍ3程度）の表面にＮ−型延長ドレイン層２（例えば濃度１×１０16／ｃｍ3程度で深さ７μｍ程度）が形成されている。延長ドレイン層２の表面には、Ｎ＋型ドレイン層１６（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が形成されている。
【０１２０】
ドレイン電極５´´がＮ型ドレイン層１６と電気的に接続されている。Ｎ−型延長ドレイン層２の表面には、フィールド絶縁膜６を介して層間膜７が形成されている。
【０１２１】
Ｐ−型半導体基板１の表面には、Ｎ−型延長ドレイン層２と離間してＰ型ベース層８（例えば濃度１×１０17／ｃｍ3〜５×１０17／ｃｍ3程度、深さ１．５μｍ程度）が形成されている。Ｐ型ベース層８の表面内には、短冊型のＮ＋型ソース層９´´（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が離散的に複数形成されている。
【０１２２】
また、Ｐ型ベース層８の表面からＮ＋型ソース層９´´よりも深い領域まで、Ｐ＋型コンタクト層１０（例えば濃度１×１０18／ｃｍ3程度、深さ１μｍ程度）が形成されている。Ｎ＋型ソース層９´´とＰ＋型コンタクト層１０の構造については後述する。
【０１２３】
Ｎ＋型ソース層９´´とＰ型ベース層８はソース電極１１´´を介して電気的に接続されている。また、Ｐ型ベース層８の表面に、ゲート酸化膜１２を介してゲート電極１３が形成されている。
【０１２４】
ここで、Ｎ＋型ソース層９´´とＰ＋型コンタクト層１０の構造について説明する。Ｎ＋型ソース層９´´は、ソース電極１１´´からドレイン電極５´´に向かう方向（以下、Ｌ３方向）とは第３の垂直方向に離散的に形成されている。Ｎ＋型ソース層９´´と上記第３の垂直方向に隣接する領域におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面は、ゲート電極１３のソース電極１１´´側界面の直下に至るまで形成されている。一方、Ｎ＋型ソース層９´´の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面は、ゲート電極１３のソース電極１１´´側界面直下よりも上記Ｌ３方向に距離ＬＮだけソース電極１１´´側に離れた位置に形成されている。
【０１２５】
ここで、Ｎ＋型ソース層９´´の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面が、ゲート電極１３のソース電極１１´´側界面直下よりも上記Ｌ３方向に距離ＬＮ´´だけソース電極１１´´側に離れた位置に形成されている場合には、Ｐ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面は、ゲート電極１３のソース電極１１´´側界面直下まで形成されている場合と比較して、ドレイン電流が大きくなる。Ｎ＋型ソース層９´´の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面が、ゲート電極１３のソース電極１１´´側界面直下よりも上記Ｌ３方向に距離ＬＮ´´だけソース電極１１´´側に離れた位置に形成されている場合には、Ｎ＋型ソース層９´´の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面は、ゲート電極１３のソース電極１１´´側界面直下まで形成されている場合と比較して、Ｎ＋型ソース層９´´からゲート酸化膜１２の直下のＰ型ベース層８を介してＮ−型延長ドレイン層２へと流れる電子電流量が大きくなるためである。
【０１２６】
このようにＮ＋型ソース層９´´直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面をゲート電極１３のソース電極１１´´側界面直下よりも上記Ｌ３方向に距離ＬＮ´´だけソース電極１１´´側に離れた位置に形成する場合において、第１の実施形態に係る半導体装置と同様、ＬＮ´´の長さは０．５μｍ＜ＬＮ´´＜１．５μｍとすることが好ましい。
【０１２７】
さらに、Ｎ＋型ソース層９´´直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第３の垂直方向の抵抗ＲＰ´´について説明する。図１３（Ｄ）は、図１２（Ａ）における点線Ｄで囲んだ領域を拡大した平面図である。また、図１３（Ｅ）及び図１３（Ｆ）は、図１２（Ｄ）におけるＥ−Ｅ´線及びＦ−Ｆ´線に沿った断面図を示している。
【０１２８】
短冊状で上記第３の垂直方向の長さＷＮ´´を持つＮ＋型ソース層９´´の上記第３の垂直方向の中央面ＧとＮ＋型ソース層９´´の上記第３の垂直方向の端面Ｈを考える。このとき、Ｎ＋型ソース層９´´直下で中央面Ｇに存在するホールがＮ＋型ソース層９´´直下の端面Ｈまで移動する場合、ホールは以下に示す３つの抵抗の影響を受ける。
【０１２９】
１． 中央面Ｇから上記第３の垂直方向に長さＸ´´だけ移動するときに受ける、Ｐ型ベース層８の抵抗Ｒｂ´´
２． 中央面Ｇから上記第３の垂直方向に長さＸ´´だけ移動するときに受ける、Ｐ＋型コンタクト層１０の抵抗Ｒｃ１´´
３． 中央面Ｇから上記第３の垂直方向にＸ´´だけ離れた地点から、端面Ｈまで移動するときに受ける、Ｐ＋型コンタクト層１０の抵抗Ｒｃ２´´
【０１３０】
これらの３つの抵抗の合成抵抗がＲＰ´´であり、ＲＰ´´は以下の式で表される。
【０１３１】
ＲＰ´´＝（１／Ｒｂ´´＋１／Ｒｃ１´´）-1＋Ｒｃ２´´
【０１３２】
Ｎ＋型ソース層９´´直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第３の垂直方向の合成抵抗ＲＰ´´について、第１の実施形態に係る半導体装置と同様に７Ω＜ＲＰ´´＜２００Ωであることが好ましい。Ｎ＋型ソース層９´´の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰ´´を７Ω＜ＲＰ´´＜２００Ωとすることで、オン抵抗を増大することなくラッチアップ電流を１００Ａ／ｃｍ2以上にすることができる。具体的には、アバランシェ破壊時にソースに流れる電流＞１００Ａ／ｃｍ2以上にすることができる。
【０１３３】
このようにＮ＋型ソース層９´´の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰ´´を７Ω＜ＲＰ´´＜２００Ωとする場合において、Ｎ＋型ソース層９´´の上記第３の垂直方向の長さＷＮ´´は、０．３μｍ＜ＷＮ´´＜２．０μｍとすることが好ましい。このようにすると、Ｎ型エミッタ層、Ｐ＋型コンタクト層の注入プロセスを変更することなく、合成抵抗ＲＰ´´を７Ω＜ＲＰ´´＜２００Ωとすることができる。
【０１３４】
（変型例１）
以下に、第３の実施形態に係る半導体装置の第１の変型例に係る半導体装置について、図１４を参照しながら説明する。図１４（Ａ）は、本発明の第１の変型例に係る半導体装置の構造について示す平面図である。図１４（Ｂ）及び図１４（Ｃ）は、本発明の第１の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図１４（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１４（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第３の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【０１３５】
第１の変型例に係る半導体装置は、図１４（Ｂ）及び図１４（Ｃ）に示すように、Ｎ−型延長ドレイン層２の表層部に、Ｐ型ベース領域８と電気的に同電位であるＰ型頂上半導体層１４を備えていることを特徴としている。
【０１３６】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながらＮ−型延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、オン電流を増加させることができる。
【０１３７】
（変型例２）
以下に、第３の実施形態に係る半導体装置の第２の変型例に係る半導体装置について、図１５を参照しながら説明する。図１５（Ａ）は、本発明の第２の変型例に係る半導体装置の構造について示す平面図である。図１５（Ｂ）及び図１５（Ｃ）は、本発明の第２の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図１５（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１５（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【０１３８】
第２の変型例に係る半導体装置は、図１５（Ｂ）及び図１５（Ｃ）に示すように、Ｎ−型延長ドレイン層２の内部に、Ｐ型ベース層８と同電位であるＰ型の埋め込み半導体層１５を備えていることを特徴としている。
【０１３９】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながらＮ−型延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、オン電流を増加させることができる。
【産業上の利用可能性】
【０１４０】
本発明の半導体装置は、オン抵抗を増大させることなくラッチアップ電流を増加させることができるため、スイッチング電源装置に用いられる高耐圧横型絶縁ゲート型バイポーラトランジスタなどの半導体装置に有効である。
【図面の簡単な説明】
【０１４１】
【図１】（Ａ）第１の実施形態に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´断面図、（Ｃ）Ｃ−Ｃ´断面図である。
【図２】ＬＮの長さを変化させた場合のコレクタ電流とラッチアップ電流の関係を示すグラフを示す図である。
【図３】（Ｄ）図１（Ａ）における点線Ｄで囲んだ領域を拡大した平面図、（Ｅ）Ｅ−Ｅ´線に沿った断面図、（Ｆ）Ｆ−Ｆ´線に沿った断面図である。
【図４】合成抵抗ＲＰを変化させた場合のコレクタ電流とラッチアップ電流の関係を示す図である。
【図５】（Ａ）第１の実施の形態における第１の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図６】（Ａ）第１の実施の形態における第２の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図７】第２の実施形態に係る半導体装置の構造について示す平面図である。
【図８】（Ａ）は、図７中の領域Ａを拡大した平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図９】（Ｄ）図８（Ａ）における点線Ｄで囲んだ領域を拡大した平面図、（Ｅ）Ｅ−Ｅ´線に沿った断面図、（Ｆ）Ｆ−Ｆ´線に沿った断面図である。
【図１０】（Ａ）第２の実施の形態における第１の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１１】（Ａ）第２の実施の形態に第２の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１２】（Ａ）本発明の第３の実施形態に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１３】（Ｄ）図１２（Ａ）における点線Ｄで囲んだ領域を拡大した平面図、（Ｅ）Ｅ−Ｅ´線に沿った断面図、（Ｆ）Ｆ−Ｆ´線に沿った断面図である。
【図１４】（Ａ）は、本発明の第１の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１５】（Ａ）本発明の第２の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１６】（Ａ）は従来例にかかる半導体装置の構造について説明する平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【符号の説明】
【０１４２】
１ 第１導電型半導体基板
２ 第２導電型延長ドレイン層
４ 第１導電型コレクタ層
５ コレクタ電極
５´ コレクタ／ドレイン電極
５´´ ドレイン電極
６ フィールド絶縁膜
７ 層間膜
８ 第１導電型ベース層
９ 第２導電型エミッタ層
９´ 第２導電型エミッタ／ソース層
９´´ 第２導電型ソース層
１０ 第１導電型コンタクト層
１１ エミッタ電極
１１´ エミッタ／ソース電極
１１´´ ソース電極
１２ ゲート酸化膜
１３ ゲート電極
１４ 第１導電型頂上半導体層
１５ 第１導電型埋め込み半導体層
１６ 第２導電型ドレイン層
１００ 従来の半導体装置
１０１ 第１導電型半導体基板
１０２ 第２導電型延長ドレイン層
１０３ 第２導電型バッファ層
１０４ 第１導電型コレクタ層
１０５ コレクタ電極
１０６ フィールド酸化膜
１０７ 層間膜
１０８ 第１導電型ベース層
１０９ 第２導電型エミッタ層
１１０ 第１導電型コンタクト層
１１１ エミッタ電極
１１２ ゲート酸化膜
１１３ ゲート電極
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、高耐圧横型絶縁ゲート型バイポーラトランジスタなどの半導体装置に関する。
【背景技術】
【０００２】
スイッチング電源装置では、高耐圧かつ大電流を流すパワーデバイスが用いられる。このパワーデバイスとしては、絶縁ゲートに印加される電圧によってスイッチング動作を行う、絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳＦＥＴ）や、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ）が用いられる。
【０００３】
以下に、ＩＧＢＴのスイッチング動作について説明する。一般的に、ＩＧＢＴをオン状態にするには、エミッタ電極とゲート電極の間に正のゲート電圧を印加してＰ型ベース層を反転させてチャネルを形成させる。このとき、エミッタ電極とコレクタ電極の間に正のコレクタ電圧を印加されるとＮ型エミッタ層からＰ型ベース層を介してＮ−型延長ドレイン層へと電子電流が流れる。このとき、Ｐ型コレクタ層、Ｎ−型延長ドレイン層、Ｐ型ベース層で構成されるＰＮＰバイポーラトランジスタが動作し、Ｐ型コレクタ層からＮ−型延長ドレイン層を介してＰ型ベース層へとホールが注入される。このホールはＰ型コレクタ層と電気的に接続したコレクタ電極から供給される。Ｐ型ベース層に注入されるホールは、Ｐ型ベース層とＮ型エミッタ層と電気的に接続されたエミッタ電極へと流れる。以上の動作によりコレクタ電極からエミッタ電極へと流れる電流をコレクタ電流と呼ぶ。一方、ＩＧＢＴをオフ状態にするには、エミッタ電極とゲート電極間のゲート電圧を零にすることにより、Ｎ型エミッタ層からＰ型ベース層を介してＮ−型延長ドレイン層へと流れる電子電流を遮断する。このとき、ＰＮＰバイポーラトランジスタも動作せず、コレクタ電流も流れない。
【０００４】
次にＩＧＢＴにおけるラッチアップ現象について説明する。ＩＧＢＴがオン状態のとき、Ｐ型コレクタ層、Ｎ−型延長ドレイン層、Ｐ型ベース層によるＰＮＰバイポーラ動作により、ホールがＰ型コレクタ層からＰ型ベース層へと注入される。一方、ＩＧＢＴではＮ−型延長ドレイン層、Ｐ型ベース層、Ｎ型エミッタ層による寄生ＮＰＮバイポーラトランジスタが形成されている。バイポーラ動作によりホールがＮ型エミッタ層の直下に形成されるＰ型ベース層へと注入されるとき、Ｐ型ベース層の抵抗とホール電流によって電圧降下が起こる。Ｐ型ベース層とＮ型エミッタ層の電位差が接合電圧以上となると、寄生バイポーラトランジスタがターンオンし、Ｎ型エミッタ層からＰ型ベース層を介してＮ−型延長ドレイン層へと電子電流が流れる。寄生バイポーラトランジスタがターンオンすると、ゲート電圧制御によるスイッチング動作が不可能となり、最悪の場合、パワーデバイスの破壊に至る。このようにホール電流がＰ型ベース層に注入されて寄生ＮＰＮバイポーラトランジスタがターンオンする現象をラッチアップと呼ぶ。また、ラッチアップが発生するときのコレクタ電流をラッチアップ電流と呼ぶ。
【０００５】
ホール電流によるラッチアップは、ＰＮＰバイポーラ動作だけでなく、アバランシェ状態においても同様に発生する。ＩＧＢＴなどのパワーデバイスをスイッチング電源に用いる場合、通常インダクタンス負荷が用いられる。ＩＧＢＴのターンオフ時、ＩＧＢＴのコレクタ電圧は数１００Ｖに上昇する。このとき、コレクタ電圧が降伏電圧以上に上昇した場合、アバランシェ状態となり、Ｎ−型延長ドレイン層とＰ型ベース層の間に多量の電子とホールが発生する。アバランシェ状態で発生したホールはＰ型ベース領域に流れ込む。このとき上記で説明したメカニズムと同様にラッチアップが発生し、パワーデバイスの破壊に至る。このようなアバランシェ状態によるラッチアップは、ＩＧＢＴだけでなくＭＯＳＦＥＴにおいても同様に発生する。なぜなら、ＭＯＳＦＥＴにおいてもＮ−型延長ドレイン層、Ｐ型ベース層、Ｎ型ソース層で構成されるＮＰＮ寄生バイポーラトランジスタを有しているからである。アバランシェ状態ではＰ型ベース層とＮ型ソース層の電位差が接合電圧以上となり、ＩＧＢＴと同様にラッチアップが発生する。このように、ＩＧＢＴやＭＯＳＦＥＴではラッチアップが発生する可能性があるため、その耐性を改善する必要がある。
【０００６】
そこで従来の半導体装置として、ラッチアップ電流を増加させることを目的とする横型絶縁バイポーラトランジスタ(以下、Ｌ−ＩＧＢＴ)について説明する。図１６（Ａ）は従来例にかかる半導体装置の構造について説明する平面図である。また、図１６（Ｂ）及び図１６（Ｃ）は従来例にかかる半導体装置の構造について説明する断面図であり、具体的には、図１６（Ａ）のＢ−Ｂ´線及びＣ−Ｃ´上における断面図である。
【０００７】
この従来例に示すＬ−ＩＧＢＴでは、Ｐ型半導体基板１０１の表面に、Ｎ−型延長ドレイン層１０２が形成され、Ｎ−型延長ドレイン層１０２表面にＮ型バッファ層１０３が形成され、その表面にＮ型バッファ層に覆われるようにＰ型コレクタ層１０４が形成されている。コレクタ電極１０５は、Ｐ型コレクタ層１０４と電気的に接続されている。また、Ｎ−型延長ドレイン層１０２の表面には、フィールド絶縁膜１０６を介して、層間膜１０７が形成されている。
【０００８】
一方、半導体基板１０１表面には、Ｐ型コレクタ層１０４とは離間してＰ型ベース層１０８が形成されている。Ｐ型ベース層１０８の表面には、複数の短冊型のＮ型エミッタ層１０９が離散的に形成されている。ここで、Ｎ型エミッタ層１０９は、Ｎ型エミッタ層からＰ型コレクタ層１０４に向かう方向とは垂直方向に離散的に形成されている。また、Ｐ型ベース層１０８表面には、Ｎ型エミッタ層１０９よりも深い領域までＰ＋型コンタクト層１１０が形成されている。エミッタ電極１１１は、Ｎ型エミッタ層１０９とＰ＋型コンタクト層１１０と電気的に接続されている。
【０００９】
また、Ｐ型ベース層１０８表面にはゲート酸化膜１１２を介してゲート電極１１３が接続されている。
【００１０】
ここで、従来例に示す半導体装置では、Ｎ型エミッタ層１０９の直下にはＰ型ベース１０８よりも低抵抗であるＰ＋型コンタクト層１１０が形成されているため、Ｎ型エミッタ層１０９とＰ＋型コンタクト層１１０の電位差の発生が抑制されることにより、ラッチアップ電流を増大することを図っている。
【特許文献１】特開２００８−１６７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示されるような半導体装置に生じる以下の問題を指摘する。特許文献１に示すＬ−ＩＧＢＴでは、Ｎ型エミッタ層１０９とＰ＋型コンタクト層１１０のコレクタ側界面がともにゲート電極のエミッタ側界面の直下まで形成されている。このとき、ゲート電極直下のＰ型ベース層１０８においてチャネル形成が十分になされないため、Ｎ型エミッタ層１０９からゲート電極直下のＰ型ベース層１０８を介して流れる電子電流が低下するため、オン抵抗が増加してしまう。
【００１２】
上記課題に鑑み本発明は、オン抵抗の増加を抑制する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明に係る第１の半導体装置は、第１導電型の半導体基板と、上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、上記延長ドレイン層表面に形成される第１導電型のコレクタ層と、上記コレクタ層とは離間して形成される第１導電型ベース層と、上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型エミッタ層と、上記ベース層表面から上記エミッタ層よりも深い領域まで形成される低抵抗の第１導電型コンタクト層と、上記エミッタ層と上記コンタクト層とを電気的に接続するエミッタ電極と、上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、上記エミッタ層は上記エミッタ電極から上記コレクタ電極に向かう方向に対して垂直な方向である第１の垂直方向に離散的に形成されており、上記コンタクト層のコレクタ電極側界面は、上記複数のエミッタ層に隣接する領域では上記ゲート電極のエミッタ電極側界面の直下まで形成されており、上記エミッタ層の直下においては、上記ゲート電極のエミッタ電極側界面よりもエミッタ電極側に界面を有している。
【００１４】
本発明に係る第１の半導体装置によると、エミッタ層の直下にベース層よりも低抵抗であるコンタクト層が形成されているため、エミッタ層とコンタクト層の電位差の発生が抑制されることにより、ラッチアップ電流を増大させることができる。また、本発明に係る第１の半導体装置においては、アバランシェ耐量を増大させることができる。
【００１５】
さらに、本発明に係る第１の半導体装置によると、コンタクト層のコレクタ電極側界面を、エミッタ層に隣接する領域ではゲート電極のエミッタ電極側界面の直下まで形成し、エミッタ層の直下においてはゲート電極のエミッタ電極側界面よりもエミッタ電極側に形成することにより、ゲート電極直下のベース領域においてチャネル形成が十分になされるため、エミッタ層からゲート電極直下のベース層を介して流れる電流を低下させない。すなわち、オン抵抗の増加を抑制することができる。
【００１６】
また、本発明に係る第１の半導体装置において、上記コンタクト層のコレクタ電極側界面からゲート電極のエミッタ電極側界面までの距離をＬＮとした場合に、０．５μｍ＜ＬＮ＜１．５μｍを満たすことが好ましい。
【００１７】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流の低下も抑制することができる。
【００１８】
また、本発明に係る第１の半導体装置において、上記エミッタ層の直下に存在する上記ベース層及び上記コンタクト層に関して、上記第１の垂直方向の抵抗をＲＰと表記した場合に、７Ω＜ＲＰ＜２００Ωを満たすことが好ましい。
【００１９】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流を増大させることができる。具体的には、ラッチアップ電流＞１００Ａ／ｃｍ2を満たすことができる。
【００２０】
また、本発明に係る第１の半導体装置において、上記エミッタ層の上記第１の垂直方向の長さをＷＮとした場合に、０．３μｍ＜ＷＮ＜２．０μｍを満たすことが好ましい。
【００２１】
このようにすると、オン抵抗の増加を抑制したまま７Ω＜ＲＰ＜２００Ωを満たすことができる。
【００２２】
また、本発明に係る第１の半導体装置において、上記延長ドレイン層の表層部に、上記ベース領域と電気的に接続された第１導電型の頂上半導体層を備えていることが望ましい。
【００２３】
このようにすると、延長ドレイン層内に頂上半導体層がさらに形成されているので、ＩＧＢＴ動作におけるターンオフ時に頂上半導体層からも半導体基板に残留している過剰キャリアを効率よく引き抜くことができる。
【００２４】
さらには、このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００２５】
また、本発明に係る第１の半導体装置において、上記延長ドレイン層内部に、上記ベース領域と電気的に接続された第１導電型の埋め込み半導体層をさらに備えていることが望ましい。
【００２６】
このようにすると、延長ドレイン層内に埋め込み半導体層が更に形成されているので、ＩＧＢＴ動作におけるターンオフ時に、埋め込み半導体層からも、半導体基板に残留している過剰キャリアを効率良く引き抜くことができる。
【００２７】
さらには、このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００２８】
上記の課題を解決するために、本発明に係る第２の半導体装置は、第１導電型の半導体基板と、上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、上記延長ドレイン層表面に形成される第１導電型のコレクタ層と、上記延長ドレイン層表面に形成される第２導電型のドレイン層と、上記コレクタ層及び上記ドレイン層と電気的に接続されるコレクタ／ドレイン電極と、上記コレクタ層及び上記ドレイン層とは離間して形成される第１導電型ベース層と、上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型エミッタ／ソース層と、上記ベース層表面から上記エミッタ／ソース層よりも深い領域まで形成される低抵抗の第１導電型コンタクト層と、上記エミッタ／ソース層と上記コンタクト層とを電気的に接続するエミッタ／ソース電極と、上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、上記エミッタ／ソース層は上記エミッタ／ソース電極から上記コレクタ／ドレイン電極に向かう方向に対して垂直な方向である第２の垂直方向に離散的に形成されており、上記コンタクト層のコレクタ／ドレイン電極側界面は、上記複数のエミッタ／ソース層に隣接する領域では上記ゲート電極のエミッタ／ソース電極側界面の直下まで形成されており、上記エミッタ／ソース層の直下においては、上記ゲート電極のエミッタ／ソース電極側界面よりもエミッタ／ソース電極側に界面を有している。
【００２９】
本発明に係る第２の半導体装置によると、エミッタ／ソース層の直下にベース層よりも低抵抗であるコンタクト層が形成されているため、エミッタ／ソース層とコンタクト層の電位差の発生が抑制されることにより、ラッチアップ電流を増大させることができる。また、本発明に係る第２の半導体装置においては、アバランシェ耐量を増大させることができる。
【００３０】
さらに、本発明に係る第２の半導体装置によると、コンタクト層のコレクタ／ドレイン電極側界面をエミッタ／ドレイン層に隣接する領域ではゲート電極のエミッタ／ソース電極側界面の直下まで形成し、エミッタ／ソース層の直下においてはゲート電極のエミッタ／ソース電極側界面よりもエミッタ／ソース電極側に形成することにより、ゲート電極直下のベース領域においてチャネル形成が十分になされるため、エミッタ／ソース層からゲート電極直下のベース層を介して流れる電流を低下させない。すなわち、オン抵抗の増加を抑制することができる。
【００３１】
また、本発明に係る第２の半導体装置において、上記コンタクト層のコレクタ／ドレイン電極側界面からゲート電極のエミッタ／ソース電極側界面までの距離をＬＮ´とした場合に、０．５μｍ＜ＬＮ´＜１．５μｍを満たすことが好ましい。
【００３２】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流の低下も抑制することができる。
【００３３】
また、本発明に係る第２の半導体装置において、上記エミッタ／ソース層の直下に存在する上記ベース層及び上記コンタクト層に関して、上記第２の垂直方向の抵抗をＲＰ´と表記した場合に、７Ω＜ＲＰ´＜２００Ωを満たすことが好ましい。
【００３４】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流を増大させることができる。具体的には、ラッチアップ電流＞１００Ａ／ｃｍ2を満たすことができる。
【００３５】
また、本発明に係る第２の半導体装置において、上記エミッタ／ソース層の上記第２の垂直方向の長さをＷＮ´とした場合に、０．３μｍ＜ＷＮ´＜２．０μｍを満たすことが好ましい。
【００３６】
このようにすると、オン抵抗の増加を抑制したまま７Ω＜ＲＰ´＜２００Ωを満たすことができる。
【００３７】
また、本発明に係る第２の半導体装置において、上記延長ドレイン層の表層部に、上記ベース領域と電気的に接続された第１導電型の頂上半導体層を備えていることが望ましい。
【００３８】
このようにすると、延長ドレイン層内に頂上半導体層がさらに形成されているので、ＩＧＢＴ動作におけるターンオフ時に頂上半導体層からも半導体基板に残留している過剰キャリアを効率よく引き抜くことができる。
【００３９】
さらには、このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００４０】
また、本発明に係る第２の半導体装置において、上記延長ドレイン層内部に、上記ベース領域と電気的に接続された第１導電型の埋め込み半導体層をさらに備えていることが望ましい。
【００４１】
このようにすると、延長ドレイン層内に埋め込み半導体層が更に形成されているので、ＩＧＢＴ動作におけるターンオフ時に、埋め込み半導体層からも、半導体基板に残留している過剰キャリアを効率良く引き抜くことができる。
【００４２】
さらには、このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層内での少数キャリアのライフタイムの短縮化を図ることができ、スイッチング速度を改善することができる。
【００４３】
上記の課題を解決するために、本発明に係る第３の半導体装置は、第１導電型の半導体基板と、上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、上記延長ドレイン層表面に形成される第２導電型のドレイン層と、上記ドレイン層とは離間して形成される第１導電型ベース層と、上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型ソース層と、上記ベース層表面から上記ソース層よりも深い領域まで形成される低抵抗の第１導電型コンタクト層と、上記ソース層と上記コンタクト層とを電気的に接続するソース電極と、上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、上記ソース層は上記ソース電極から上記ドレイン電極に向かう方向に対して垂直な方向である第３の垂直方向に離散的に形成されており、上記コンタクト層のドレイン電極側界面は、上記複数のソース層に隣接する領域では上記ゲート電極のソース電極側界面の直下まで形成されており、上記ソース層の直下においては、上記ゲート電極のソース電極側界面よりもソース電極側に界面を有している。
【００４４】
本発明に係る第３の半導体装置によると、ソース層の直下にベース層よりも低抵抗であるコンタクト層が形成されているため、ソース層とコンタクト層の電位差の発生が抑制されることにより、ラッチアップ電流を増大させることができる。つまり、本発明に係る第３の半導体装置においては、アバランシェ耐量を増大させることができる。
【００４５】
さらに、本発明に係る第３の半導体装置によると、コンタクト層のドレイン電極側界面をソース層に隣接する領域ではゲート電極のソース電極側界面の直下まで形成し、ソース層の直下においてはゲート電極のソース電極側界面よりもソース電極側に形成することにより、ゲート電極直下のベース領域においてチャネル形成が十分になされるため、ソース層からゲート電極直下のベース層を介して流れる電流を低下させない。すなわち、オン抵抗の増加を抑制することができる。
【００４６】
また、本発明に係る第３の半導体装置において、上記コンタクト層のドレイン電極側界面からゲート電極のソース電極側界面までの距離をＬＮ´´とした場合に、０．５μｍ＜ＬＮ´´＜１．５μｍを満たすことが好ましい。
【００４７】
このようにすると、オン抵抗の増加を抑制したままアバランシェ耐量の低下も抑制することができる。
【００４８】
また、本発明に係る第３の半導体装置において、上記ソース層の直下に存在する上記ベース層及び上記コンタクト層に関して、上記第３の垂直方向の抵抗をＲＰ´´と表記した場合に、７Ω＜ＲＰ´´＜２００Ωを満たすことが好ましい。
【００４９】
このようにすると、オン抵抗の増加を抑制したままラッチアップ電流を増大させることができる。具体的には、アバランシェ破壊時にソースに流れる電流＞１００Ａ／ｃｍ2を満たすことができる。
【００５０】
また、本発明に係る第３の半導体装置において、上記ソース層の上記第３の垂直方向の長さをＷＮ´´とした場合に、０．３μｍ＜ＷＮ´´＜２．０μｍを満たすことが好ましい。
【００５１】
このようにすると、オン抵抗の増加を抑制したまま７Ω＜ＲＰ´´＜２００Ωを満たすことができる。
【００５２】
また、本発明に係る第３の半導体装置において、上記延長ドレイン層の表層部に、上記ベース領域と電気的に接続された第１導電型の頂上半導体層を備えていることが望ましい。
【００５３】
このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層の低抵抗化が実現できる。つまり、オン抵抗を小さくすることができる。
【００５４】
また、本発明に係る第３の半導体装置において、上記延長ドレイン層内部に、上記ベース領域と電気的に接続された第１導電型の埋め込み半導体層をさらに備えていることが望ましい。
【００５５】
このようにすると、逆バイアス時に、延長ドレイン層内に空乏層が拡がりやすくなるため、高耐圧を維持しながら、延長ドレイン層に含まれる不純物濃度の高濃度化を図ることができるので、延長ドレイン層の低抵抗化が実現できる。つまり、オン抵抗を小さくすることができる。
【発明の効果】
【００５６】
以上のように本発明によれば、コンタクト層のコレクタ電極側界面をエミッタ層に隣接する領域ではゲート電極のエミッタ電極側界面の直下まで形成し、エミッタ層の直下においてはゲート電極のエミッタ電極側界面よりもエミッタ電極側に形成することにより、新たなプロセスを導入することなくオン抵抗の増加を抑制することができる。
【００５７】
さらにエミッタ層の直下に存在するベース層及びコンタクト層に関して、エミッタ電極からコレクタ電極５に向かう方向に対して垂直方向の抵抗をＲＰと表記した場合に７Ω＜ＲＰ＜２００Ωを満たすことにより、新たなプロセスを導入することなくラッチアップ電流＞１００Ａ／ｃｍ2を満たすことができる。
【発明を実施するための最良の形態】
【００５８】
以下に、本発明の半導体装置について、図面を参照しながら具体的に説明する。
【００５９】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１（Ａ）は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。図１（Ｂ）及び図１（Ｃ）は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図であり、それぞれ図１（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１（Ａ）においては、一部の構成要素の図示を省略している。
【００６０】
図１（Ｂ）及び図１（Ｃ）に示すように、本発明の第１の実施形態に係る半導体装置は、第１導電型の半導体基板１と、半導体基板の表面に形成される第２導電型の延長ドレイン層２と、延長ドレイン層２の表面に形成される第１導電型のコレクタ層４と、コレクタ層４と電気的に接続されるコレクタ電極５と、コレクタ層４とは離間して形成される第１導電型ベース層８と、ベース層８の表面に離散的に形成される短冊型の複数の第２導電型エミッタ層９と、ベース層８の表面からエミッタ層８よりも深い領域まで形成される第１導電型コンタクト層１０と、エミッタ層９とコンタクト層１０とを電気的に接続するエミッタ電極１１と、ベース層８の表面にゲート酸化膜１２を介して接続されるゲート電極１３とを備える。
【００６１】
エミッタ層８はエミッタ電極１１からコレクタ電極５に向かう方向に対して垂直な方向である第１の垂直方向に離散的に形成されている。コンタクト層１０のコレクタ電極５側沿面は、複数のエミッタ層９に隣接する領域ではゲート電極１３のエミッタ層９側沿面の直下まで形成されている。コンタクト層１０のコレクタ電極５側沿面は、エミッタ層９の直下においてはゲート電極１３のエミッタ層９側沿面よりもエミッタ電極１１側に形成されている。以下では、理解を容易にするため第１導電型がＰ型、第２導電型がＮ型であるものとして説明する。なお、第１導電型と第２の導電型とは、これに限らず逆の導電型であればよい。ここで、第１の垂直方向は、図中の矢線Ｗ１の方向であり、平面図において、つまり上面側又は下面側から見て、エミッタ電極１１からコレクタ電極５に向かう方向に対して垂直な方向をいう。
【００６２】
Ｐ−型半導体基板１（例えば濃度１×１０14／ｃｍ3程度）の表面にＮ−型延長ドレイン層２（例えば濃度１×１０16／ｃｍ3程度で深さ７μｍ程度）が形成されている。Ｎ−型延長ドレイン層２の表面には、Ｐ型コレクタ層４（例えば濃度１×１０19／ｃｍ3程度）が形成されている。
【００６３】
コレクタ電極５がＰ型コレクタ層４と電気的に接続されている。Ｎ−型延長ドレイン層２の表面には、フィールド絶縁膜６を介して層間膜７が形成されている。
【００６４】
Ｐ−型半導体基板１の表面には、Ｎ−型延長ドレイン層２と離間してＰ型ベース層８（例えば濃度１×１０17／ｃｍ3〜５×１０17／ｃｍ3程度、深さ１．５μｍ程度）が形成されている。Ｐ型ベース層８の表面内には、短冊型のＮ＋型エミッタ層９（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が離散的に複数形成されている。
【００６５】
また、Ｐ型ベース層８の表面からＮ＋型エミッタ層９よりも深い領域まで、Ｐ＋型コンタクト層１０（例えば濃度１×１０18／ｃｍ3程度、深さ１μｍ程度）が形成されている。Ｎ＋型エミッタ層９とＰ＋型コンタクト層１０の構造については後述する。
【００６６】
Ｎ＋型エミッタ層９とＰ型ベース層８はエミッタ電極１１を介して電気的に接続されている。また、Ｐ型ベース層８の表面に、ゲート酸化膜１２を介してゲート電極１３が形成されている。
【００６７】
ここで、Ｎ＋型エミッタ層９とＰ＋型コンタクト層１０の構造について説明する。Ｎ＋型エミッタ層９は、エミッタ電極１１からコレクタ電極５に向かう方向（以下、Ｌ１方向）とは第１の垂直方向に離散的に形成されている。Ｎ＋型エミッタ層９と上記第１の垂直方向に隣接する領域におけるＰ＋型コンタクト層１０のコレクタ電極５側界面は、ゲート電極１３のエミッタ電極１１側界面の直下に至るまで形成されている。一方、Ｎ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面は、ゲート電極１３のエミッタ電極１１側界面直下よりも上記Ｌ１方向に距離ＬＮだけエミッタ電極１１側に離れた位置に形成されている。
【００６８】
ここで、Ｎ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面が、ゲート電極１３のエミッタ電極１１側界面直下よりも上記Ｌ１方向に距離ＬＮだけエミッタ電極１１側に離れた位置に形成されている場合には、Ｐ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面は、ゲート電極１３のエミッタ電極１１側界面直下まで形成されている場合と比較して、コレクタ電流が大きくなる。Ｎ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面が、ゲート電極１３のエミッタ電極１１側界面直下よりも上記Ｌ１方向に距離ＬＮだけエミッタ電極１１側に離れた位置に形成されている場合には、Ｎ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面は、ゲート電極１３のエミッタ電極１１側界面直下まで形成されている場合と比較して、Ｎ＋型エミッタ層９からゲート酸化膜１２の直下のＰ型ベース層８を介してＮ−型延長ドレイン層２へと流れる電子電流量が大きくなるためである。
【００６９】
このようにＮ＋型エミッタ層９直下におけるＰ＋型コンタクト層１０のコレクタ電極５側界面をゲート電極１３のエミッタ電極１１側界面直下よりも上記Ｌ１方向に距離ＬＮだけエミッタ電極１１側に離れた位置に形成する場合において、ＬＮの長さは０．５μｍ＜ＬＮ＜１．５μｍとすることが好ましい。図２は、本願発明者らが第１の実施形態に基づき、ＬＮの異なる半導体装置を実際に試作し、ＬＮの長さに対してコレクタ電流とラッチアップ電流の関係を示したものである。コレクタ電流は、ゲート−エミッタ間に１０Ｖを印加、コレクタ−エミッタ間に６Ｖを印加し、ＩＧＢＴがオンしている状態におけるコレクタ電流を表している。つまり、コレクタ電流が大きいほど、オン抵抗が小さいことを示している。ラッチアップ電流は、ゲート−エミッタ間に１０Ｖを印加し、コレクタ−エミッタ間電圧を徐々に上昇させ、ＩＧＢＴがラッチアップを起こすときのコレクタ電流を表している。図２に示すように、ＬＮ＞０．９μｍの領域ではコレクタ電流が７８Ａ／ｃｍ2であるのに対して、ＬＮ＜０．９μｍの領域ではコレクタ電流が減少していることがわかる。コレクタ電流の減少を１０％以内にとどめる、つまりコレクタ電流＞７０Ａ／ｃｍ2を満足するためには、ＬＮ＞０．５μｍを満足することが好ましい。また、ＬＮを長くするとラッチアップ電流が徐々に減少している。ラッチアップ電流＞８０Ａ／ｃｍ2を満足するためには、ＬＮ＜１．５μｍを満足することが好ましい。つまり、ＬＮは０．５μｍ＜ＬＮ＜１．５μｍを満足することにより、コレクタ電流の減少を１０％以内にとどめ、ラッチアップ電流の減少も抑制することが可能となる。
【００７０】
さらに、Ｎ＋型エミッタ層９直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第１の垂直方向の抵抗ＲＰについて説明する。図３（Ｄ）は、図１（Ａ）における点線Ｄで囲んだ領域を拡大した平面図である。また、図３（Ｅ）及び図３（Ｆ）は、図３（Ｄ）におけるＥ−Ｅ´線及びＦ−Ｆ´線に沿った断面図を示している。
【００７１】
短冊状で上記第１の垂直方向の長さＷＮを持つＮ＋型エミッタ層９の上記第１の垂直方向の中央面ＧとＮ＋型エミッタ層９の上記第１の垂直方向の端面Ｈを考える。このとき、Ｎ＋型エミッタ層９直下で中央面Ｇに存在するホールがＮ型エミッタ９直下の端面Ｈまで移動する場合、ホールは以下に示す３つの抵抗の影響を受ける。
【００７２】
１． 中央面Ｇから上記第１の垂直方向に長さＸだけ移動するときに受ける、Ｐ型ベース層８の抵抗Ｒｂ
２． 中央面Ｇから上記第１の垂直方向に長さＸだけ移動するときに受ける、Ｐ＋型コンタクト層１０の抵抗Ｒｃ１
３． 中央面Ｇから上記第１の垂直方向にＸだけ離れた地点から、端面Ｈまで移動するときに受ける、Ｐ＋型コンタクト層１０の抵抗Ｒｃ２
【００７３】
これらの３つの抵抗の合成抵抗がＲＰであり、ＲＰは以下の式で表される。
【００７４】
ＲＰ＝（１／Ｒｂ＋１／Ｒｃ１）-1＋Ｒｃ２
【００７５】
このように、Ｎ＋型エミッタ層９直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第１の垂直方向の合成抵抗ＲＰを考えた場合、ＲＰは、７Ω＜ＲＰ＜２００Ωであることが好ましい。図４は、本願発明者らがＲＰの異なる半導体装置を実際に試作し、ＲＰの大きさに対してコレクタ電流とラッチアップ電流の関係を示したものである。コレクタ電流、ラッチアップ電流の定義は前述したものと同一である。図４に示すように、ＲＰ＜２００Ωとした場合には、ラッチアップ電流を１００Ａ／ｃｍ2以上にすることが可能となる。また、ＲＰが小さくなると、ラッチアップ電流がさらに増大することが分かる。また、コレクタ電流の大きさは７８Ａ／ｃｍ2程度であり、オン抵抗の増大は見られない。現在のＮ＋型エミッタ層９、Ｐ＋型コンタクト層１０の注入プロセスを考慮すると、ＲＰの下限は７Ω程度である。このように、Ｎ＋型エミッタ層９の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰを７Ω＜ＲＰ＜２００Ωとすることで、オン抵抗を増大させることなくラッチアップ電流を１００Ａ／ｃｍ2以上にすることができる。
【００７６】
このようにＮ＋型エミッタ層９の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰを７Ω＜ＲＰ＜２００Ωとする場合において、Ｎ＋型エミッタ層９の上記第１の垂直方向の長さＷＮは、０．３μｍ＜ＷＮ＜２．０μｍとすることが好ましい。このようにすると、Ｎ型エミッタ層、Ｐ＋型コンタクト層の注入プロセスを変更することなく、合成抵抗ＲＰを７Ω＜ＲＰ＜２００Ωとすることができる。
【００７７】
（変型例１）
以下に、第１の実施形態に係る半導体装置の第１の変型例に係る半導体装置について、図５を参照しながら説明する。図５（Ａ）は、本発明の第１の変型例に係る半導体装置の構造について示す平面図である。図５（Ｂ）及び図５（Ｃ）は、本発明の第１の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図５（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図５（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【００７８】
第１の変型例に係る半導体装置は、図５（Ｂ）及び図５（Ｃ）に示すように、Ｎ−型延長ドレイン層２の表層部に、Ｐ型ベース領域８と電気的に同電位であるＰ型頂上半導体層１４を備えていることを特徴としている。
【００７９】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、ＩＧＢＴ動作におけるターンオフ時に、Ｐ型頂上半導体層１４からもＰ型半導体基板１に残留しているホールを引き抜くことができるために、ターンオフの時間を早くすることができる。
【００８０】
さらには、このようにすると、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながらＮ−型延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、Ｎ−型延長ドレイン層２内での少数キャリアのライフタイムの短縮化が可能となり、スイッチング速度を改善することができる。
【００８１】
（変型例２）
以下に、第１の実施形態に係る半導体装置の第２の変型例に係る半導体装置について、図６を参照しながら説明する。図６（Ａ）は、本発明の第２の変型例に係る半導体装置の構造について示す平面図である。図６（Ｂ）及び図６（Ｃ）は、本発明の第２の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図６（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図６（Ａ）においては、一部の構成要素の図示を省略している。第２の変型例に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【００８２】
第２の変型例に係る半導体装置は、図６（Ｂ）及び図６（Ｃ）に示すように、Ｎ−型延長ドレイン層２の内部に、Ｐ型ベース層８と同電位であるＰ型の埋め込み半導体層１５を備えていることを特徴としている。
【００８３】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、ＩＧＢＴ動作におけるターンオフ時に、Ｐ型埋め込み半導体層１５からもＰ型半導体基板１に残留しているホールを引き抜くことができるために、ターンオフの時間を早くすることができる。
【００８４】
さらには、このようにすると、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながら延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、Ｎ−型延長ドレイン層２内での少数キャリアのライフタイムの短縮化が可能となり、スイッチング速度を改善することができる。
【００８５】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置について、図７及び図８を参照しながら説明する。図７は、本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。図８（Ａ）は、図７における点線で囲んだ領域Ａを拡大した平面図である。図８（Ｂ）及び図８（Ｃ）は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図であり、それぞれ図８（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図７及び図８（Ａ）においては、一部の構成要素の図示を省略している。
【００８６】
図８（Ｂ）及び図８（Ｃ）に示すように、本発明の第２の実施形態に係る半導体装置は、第１導電型の半導体基板１と、半導体基板１の表面に形成される第２導電型の延長ドレイン層２と、延長ドレイン層２の表面に形成される第１導電型のコレクタ層４と、延長ドレイン層表面に形成される第２導電型のドレイン層１６と、コレクタ層４及びドレイン層１６と電気的に接続されるコレクタ／ドレイン電極５´と、コレクタ層４及びドレイン層１６とは離間して形成される第１導電型ベース層８と、ベース層８の表面に離散的に形成される短冊型の複数の第２導電型エミッタ／ソース層９´と、ベース層８の表面からエミッタ／ソース層９´よりも深い領域まで形成される第１導電型コンタクト層１０と、エミッタ／ソース層９´とコンタクト層１０とを電気的に接続するエミッタ／ソース電極１１´と、ベース層８の表面にゲート酸化膜１２を介して接続されるゲート電極１３を備える。
【００８７】
エミッタ／ソース層９´はエミッタ／ソース電極１１´からコレクタ／ドレイン電極５´に向かう方向に対して垂直な方向である第２の垂直方向に離散的に形成されている。ここで、第２の垂直方向は、図中の矢線Ｗ２の方向であり、平面図において、つまり上面側又は下面側から見て、エミッタ／ソース電極１１´からコレクタ／ドレイン電極５´に向かう方向に対して垂直な方向をいう。
【００８８】
コンタクト層１０のコレクタ／ドレイン電極５´側界面は、複数のエミッタ／ソース層９´に隣接する領域ではゲート電極１３のエミッタ／ソース電極１１´側界面の直下まで形成されている。
【００８９】
コンタクト層１０のコレクタ／ドレイン電極５´側界面は、エミッタ／ソース層９´の直下においてはゲート電極１３のエミッタ／ソース電極１１´側界面よりもエミッタ／ソース電極１１´側に形成されている。
【００９０】
Ｐ−型半導体基板１（例えば濃度１×１０14／ｃｍ3程度）の表面にＮ−型延長ドレイン層２（例えば濃度１×１０16／ｃｍ3程度で深さ７μｍ程度）が形成されている。延長ドレイン層２の表面には、Ｐ型コレクタ層４（例えば濃度１×１０19／ｃｍ3程度）が形成されている。さらに延長ドレイン層２の表面にはＮ＋型ドレイン層１６（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が形成されている。
【００９１】
コレクタ／ドレイン電極５´がＰ型コレクタ層４及びＮ＋型ドレイン層１６と電気的に接続されている。Ｎ−型延長ドレイン層２の表面には、フィールド絶縁膜６を介して層間膜７が形成されている。
【００９２】
Ｐ−型半導体基板１の表面には、Ｎ−型延長ドレイン層２と離間してＰ型ベース層８（例えば濃度１×１０17／ｃｍ3〜５×１０17／ｃｍ3程度、深さ１．５μｍ程度）が形成されている。Ｐ型ベース層８の表面内には、短冊型のＮ＋型エミッタ／ソース層９´（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が離散的に複数形成されている。
【００９３】
また、Ｐ型ベース層８の表面からＮ＋型エミッタ／ソース層９´よりも深い領域まで、Ｐ＋型コンタクト層１０（例えば濃度１×１０18／ｃｍ3程度、深さ１μｍ程度）が形成されている。Ｎ＋型エミッタ／ソース層９´とＰ＋型コンタクト層１０の構造については後述する。
【００９４】
Ｎ＋型エミッタ／ソース層９´とＰ型ベース層８はエミッタ／ソース電極１１´を介して電気的に接続されている。また、Ｐ型ベース層８の表面に、ゲート酸化膜１２を介してゲート電極１３が形成されている。
【００９５】
ここで、Ｎ＋型エミッタ／ソース層９´とＰ＋型コンタクト層１０の構造について説明する。Ｎ＋型エミッタ／ソース層９´は、エミッタ／ソース電極１１´からコレクタ／ドレイン電極５´に向かう方向（以下、Ｌ２方向）とは第２の垂直方向に離散的に形成されている。Ｎ＋型エミッタ／ソース層９´と上記第２の垂直方向に隣接する領域におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面は、ゲート電極１３のエミッタ／ソース電極１１´側界面の直下に至るまで形成されている。一方、Ｎ＋型エミッタ／ソース層９´の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面は、ゲート電極１３のエミッタ／ソース電極１１´側界面直下よりも上記Ｌ２方向に距離ＬＮ´だけエミッタ／ソース電極１１´側に離れた位置に形成されている。
【００９６】
このように、Ｎ−型延長ドレイン層２の表面にＰ型コレクタ層４及びＮ＋型ドレイン層１６を形成することにより、半導体装置に流れるコレクタ電流が比較的小さいときにはＭＯＳＦＥＴ動作をさせることができるとともに、コレクタ電流が大きくなるとＩＧＢＴ動作させることができるために、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類を使い分けることができる。従って、待機時や軽負荷時にはＭＯＳＦＥＴ動作をさせるとともに重負荷時にはＩＧＢＴ動作をさせることができ、それによって軽負荷から重負荷までの全域に亘って損失を低減することができる。
【００９７】
ここで、Ｎ＋型エミッタ／ソース層９´の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面が、ゲート電極１３のエミッタ／ソース電極１１´側界面直下よりも上記Ｌ２方向に距離ＬＮ´だけエミッタ／ソース電極１１´側に離れた位置に形成されている場合には、Ｐ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面は、ゲート電極１３のエミッタ／ソース電極１１´側界面直下まで形成されている場合と比較して、コレクタ電流が大きくなる。Ｎ＋型エミッタ／ソース層９´の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面が、ゲート電極１３のエミッタ／ソース電極１１´側界面直下よりも上記Ｌ２方向に距離ＬＮ´だけエミッタ／ソース電極１１´側に離れた位置に形成されている場合には、Ｎ＋型エミッタ／ソース層９´の直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面は、ゲート電極１３のエミッタ／ソース電極１１´側界面直下まで形成されている場合と比較して、Ｎ＋型エミッタ／ソース層９´からゲート酸化膜１２の直下のＰ型ベース層８を介してＮ−型延長ドレイン層２へと流れる電子電流量が大きくなるためである。
【００９８】
このようにＮ＋型エミッタ／ソース層９´直下におけるＰ＋型コンタクト層１０のコレクタ／ドレイン電極５´側界面をゲート電極１３のエミッタ／ソース電極１１´側界面直下よりも上記Ｌ２方向に距離ＬＮ´だけエミッタ／ソース電極１１´側に離れた位置に形成する場合において、第１の実施形態に係る半導体装置と同様、ＬＮ´の長さは０．５μｍ＜ＬＮ´＜１．５μｍとすることが好ましい。０．５μｍ＜ＬＮ´＜１．５μｍを満足することにより、コレクタ電流の減少を１０％以内にとどめ、ラッチアップ電流の減少も抑制することが可能となる。
【００９９】
さらに、Ｎ＋型エミッタ／ソース層９´直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第２の垂直方向の抵抗ＲＰについて説明する。図９（Ｄ）は、図８（Ａ）における点線Ｄで囲んだ領域を拡大した平面図である。また、図９（Ｅ）及び図９（Ｆ）は、図８（Ｄ）におけるＥ−Ｅ´線及びＦ−Ｆ´線に沿った断面図を示している。
【０１００】
短冊状で上記第２の垂直方向の長さＷＮ´を持つＮ＋型エミッタ／ソース層９´の上記第２の垂直方向の中央面ＧとＮ＋型エミッタ／ソース層９´の上記第２の垂直方向の端面Ｈを考える。このとき、Ｎ＋型エミッタ／ソース層９´直下で中央面Ｇに存在するホールがＮ＋型エミッタ／ソース層９´直下の端面Ｈまで移動する場合、ホールは以下に示す３つの抵抗の影響を受ける。
【０１０１】
１． 中央面Ｇから上記第２の垂直方向に長さＸ´だけ移動するときに受ける、Ｐ型ベース層８の抵抗Ｒｂ´
２． 中央面Ｇから上記第２の垂直方向に長さＸ´だけ移動するときに受ける、Ｐ＋型コンタクト層の抵抗Ｒｃ１´
３． 中央面Ｇから上記第２の垂直方向にＸ´だけ離れた地点から、端面Ｈまで移動するときに受ける、Ｐ＋型コンタクト層の抵抗Ｒｃ２´
【０１０２】
これらの３つの抵抗の合成抵抗がＲＰ´であり、ＲＰ´は以下の式で表される。
【０１０３】
ＲＰ´＝（１／Ｒｂ´＋１／Ｒｃ１´）-1＋Ｒｃ２´
【０１０４】
Ｎ＋型エミッタ／ソース層９´直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第２の垂直方向の合成抵抗ＲＰ´について、第１の実施形態に係る半導体装置と同様に７Ω＜ＲＰ´＜２００Ωであることが好ましい。Ｎ＋型エミッタ／ソース層９´の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰ´を７Ω＜ＲＰ´＜２００Ωとすることで、オン抵抗を増大することなくラッチアップ電流を１００Ａ／ｃｍ2以上にすることができる。
【０１０５】
このようにＮ＋型エミッタ／ソース層９´の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰを７Ω＜ＲＰ´＜２００Ωとする場合において、Ｎ＋型エミッタ／ソース層９´の上記第２の垂直方向の長さＷＮ´は、０．３μｍ＜ＷＮ´＜２．０μｍとすることが好ましい。このようにすると、Ｎ型エミッタ層、Ｐ＋型コンタクト層の注入プロセスを変更することなく、合成抵抗ＲＰ´を７Ω＜ＲＰ´＜２００Ωとすることができる。
【０１０６】
（変型例１）
以下に、第２の実施形態に係る半導体装置の第１の変型例に係る半導体装置について、図１０を参照しながら説明する。図１０（Ａ）は、本発明の第１の変型例に係る半導体装置の構造について示す平面図である。図１０（Ｂ）及び（Ｃ）は、本発明の第１の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図１０（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１０（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第２の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【０１０７】
第１の変型例に係る半導体装置は、図１０（Ｂ）及び図１０（Ｃ）に示すように、Ｎ−型延長ドレイン層２の表層部に、Ｐ型ベース領域８と電気的に同電位であるＰ型頂上半導体層１４を備えていることを特徴としている。
【０１０８】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、ＩＧＢＴ動作におけるターンオフ時に、Ｐ型頂上半導体層１４からもＰ型半導体基板１に残留しているホールを引き抜くことができるために、ターンオフの時間を早くすることができる。
【０１０９】
さらには、このようにすると、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながら延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、Ｎ−型延長ドレイン層２内での少数キャリアのライフタイムの短縮化が可能となり、スイッチング速度を改善することができる。
【０１１０】
（変型例２）
以下に、第２の実施形態に係る半導体装置の第２の変型例に係る半導体装置について、図１１を参照しながら説明する。図１１（Ａ）は、本発明の第２の変型例に係る半導体装置の構造について示す平面図である。図１１（Ｂ）及び図１１（Ｃ）は、本発明の第２の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図１１（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１１（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【０１１１】
第２の変型例に係る半導体装置は、図１１（Ｂ）及び図１１（Ｃ）に示すように、Ｎ−型延長ドレイン層２の内部に、Ｐ型ベース層８と同電位であるＰ型埋め込み半導体層１５を備えていることを特徴としている。
【０１１２】
本変型例に係る半導体装置によると、このようにＰ型埋め込み半導体層１４を備えることにより、ＩＧＢＴ動作におけるターンオフ時に、Ｐ型埋め込み半導体層１５からもＰ型半導体基板１に残留しているホールを引き抜くことができるために、ターンオフの時間を早くすることができる。
【０１１３】
さらには、このようにすると、逆バイアス時に、Ｎ型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながらＮ−型延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、Ｎ−型延長ドレイン層２内での少数キャリアのライフタイムの短縮化が可能となり、スイッチング速度を改善することができる。
【０１１４】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置について、図１２を参照しながら説明する。図１２（Ａ）は、本発明の第３の実施形態に係る半導体装置の構造について示す平面図である。図１２（Ｂ）及び図１２（Ｃ）は、本発明の第３の実施形態に係る半導体装置の構造について示す断面図であり、それぞれ図１２（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１２（Ａ）においては、一部の構成要素の図示を省略している。
【０１１５】
図１２（Ｂ）及び図１２（Ｃ）に示すように、本発明の第３の実施形態に係る半導体装置は、第１導電型の半導体基板１と、半導体基板１の表面に形成される第２導電型の延長ドレイン層２と、延長ドレイン層２の表面に形成される第２導電型のドレイン層１６と、ドレイン層１６と電気的に接続されるドレイン電極５´´と、ドレイン層１６とは離間して形成される第１導電型ベース層８と、ベース層８の表面に離散的に形成される短冊型の複数の第２導電型ソース層９´´と、ベース層８の表面からソース層９´´よりも深い領域まで形成される第１導電型コンタクト層１０と、ソース層９´´とコンタクト層１０とを電気的に接続するソース電極１１´´と、ベース層８の表面にゲート酸化膜１２を介して接続されるゲート電極１３を備える。
【０１１６】
ソース９´´層はソース電極１１´´からドレイン電極５´´に向かう方向に対して垂直な方向である第３の垂直方向に離散的に形成されている。ここで、第３の垂直方向は、図中の矢線Ｗ３の方向であり、平面図において、つまり上面側又は下面側から見て、ソース電極１１´´からドレイン電極５´´に向かう方向に対して垂直な方向をいう。
【０１１７】
コンタクト層のドレイン電極５´´側界面は、複数のソース層９´´に隣接する領域ではゲート電極１３のソース電極１１´´側界面の直下まで形成されている。
【０１１８】
コンタクト層のドレイン電極５´´側界面は、ソース層９´´の直下においてはゲート電極１３のソース電極１１´´側界面よりもソース電極１１´´側に形成されている。
【０１１９】
Ｐ−型半導体基板１（例えば濃度１×１０14／ｃｍ3程度）の表面にＮ−型延長ドレイン層２（例えば濃度１×１０16／ｃｍ3程度で深さ７μｍ程度）が形成されている。延長ドレイン層２の表面には、Ｎ＋型ドレイン層１６（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が形成されている。
【０１２０】
ドレイン電極５´´がＮ型ドレイン層１６と電気的に接続されている。Ｎ−型延長ドレイン層２の表面には、フィールド絶縁膜６を介して層間膜７が形成されている。
【０１２１】
Ｐ−型半導体基板１の表面には、Ｎ−型延長ドレイン層２と離間してＰ型ベース層８（例えば濃度１×１０17／ｃｍ3〜５×１０17／ｃｍ3程度、深さ１．５μｍ程度）が形成されている。Ｐ型ベース層８の表面内には、短冊型のＮ＋型ソース層９´´（例えば濃度１×１０20／ｃｍ3程度、深さ０．５μｍ程度）が離散的に複数形成されている。
【０１２２】
また、Ｐ型ベース層８の表面からＮ＋型ソース層９´´よりも深い領域まで、Ｐ＋型コンタクト層１０（例えば濃度１×１０18／ｃｍ3程度、深さ１μｍ程度）が形成されている。Ｎ＋型ソース層９´´とＰ＋型コンタクト層１０の構造については後述する。
【０１２３】
Ｎ＋型ソース層９´´とＰ型ベース層８はソース電極１１´´を介して電気的に接続されている。また、Ｐ型ベース層８の表面に、ゲート酸化膜１２を介してゲート電極１３が形成されている。
【０１２４】
ここで、Ｎ＋型ソース層９´´とＰ＋型コンタクト層１０の構造について説明する。Ｎ＋型ソース層９´´は、ソース電極１１´´からドレイン電極５´´に向かう方向（以下、Ｌ３方向）とは第３の垂直方向に離散的に形成されている。Ｎ＋型ソース層９´´と上記第３の垂直方向に隣接する領域におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面は、ゲート電極１３のソース電極１１´´側界面の直下に至るまで形成されている。一方、Ｎ＋型ソース層９´´の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面は、ゲート電極１３のソース電極１１´´側界面直下よりも上記Ｌ３方向に距離ＬＮだけソース電極１１´´側に離れた位置に形成されている。
【０１２５】
ここで、Ｎ＋型ソース層９´´の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面が、ゲート電極１３のソース電極１１´´側界面直下よりも上記Ｌ３方向に距離ＬＮ´´だけソース電極１１´´側に離れた位置に形成されている場合には、Ｐ＋型エミッタ層９の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面は、ゲート電極１３のソース電極１１´´側界面直下まで形成されている場合と比較して、ドレイン電流が大きくなる。Ｎ＋型ソース層９´´の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面が、ゲート電極１３のソース電極１１´´側界面直下よりも上記Ｌ３方向に距離ＬＮ´´だけソース電極１１´´側に離れた位置に形成されている場合には、Ｎ＋型ソース層９´´の直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面は、ゲート電極１３のソース電極１１´´側界面直下まで形成されている場合と比較して、Ｎ＋型ソース層９´´からゲート酸化膜１２の直下のＰ型ベース層８を介してＮ−型延長ドレイン層２へと流れる電子電流量が大きくなるためである。
【０１２６】
このようにＮ＋型ソース層９´´直下におけるＰ＋型コンタクト層１０のドレイン電極５´´側界面をゲート電極１３のソース電極１１´´側界面直下よりも上記Ｌ３方向に距離ＬＮ´´だけソース電極１１´´側に離れた位置に形成する場合において、第１の実施形態に係る半導体装置と同様、ＬＮ´´の長さは０．５μｍ＜ＬＮ´´＜１．５μｍとすることが好ましい。
【０１２７】
さらに、Ｎ＋型ソース層９´´直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第３の垂直方向の抵抗ＲＰ´´について説明する。図１３（Ｄ）は、図１２（Ａ）における点線Ｄで囲んだ領域を拡大した平面図である。また、図１３（Ｅ）及び図１３（Ｆ）は、図１２（Ｄ）におけるＥ−Ｅ´線及びＦ−Ｆ´線に沿った断面図を示している。
【０１２８】
短冊状で上記第３の垂直方向の長さＷＮ´´を持つＮ＋型ソース層９´´の上記第３の垂直方向の中央面ＧとＮ＋型ソース層９´´の上記第３の垂直方向の端面Ｈを考える。このとき、Ｎ＋型ソース層９´´直下で中央面Ｇに存在するホールがＮ＋型ソース層９´´直下の端面Ｈまで移動する場合、ホールは以下に示す３つの抵抗の影響を受ける。
【０１２９】
１． 中央面Ｇから上記第３の垂直方向に長さＸ´´だけ移動するときに受ける、Ｐ型ベース層８の抵抗Ｒｂ´´
２． 中央面Ｇから上記第３の垂直方向に長さＸ´´だけ移動するときに受ける、Ｐ＋型コンタクト層１０の抵抗Ｒｃ１´´
３． 中央面Ｇから上記第３の垂直方向にＸ´´だけ離れた地点から、端面Ｈまで移動するときに受ける、Ｐ＋型コンタクト層１０の抵抗Ｒｃ２´´
【０１３０】
これらの３つの抵抗の合成抵抗がＲＰ´´であり、ＲＰ´´は以下の式で表される。
【０１３１】
ＲＰ´´＝（１／Ｒｂ´´＋１／Ｒｃ１´´）-1＋Ｒｃ２´´
【０１３２】
Ｎ＋型ソース層９´´直下におけるＰ型ベース層８及びＰ＋型コンタクト層１０の上記第３の垂直方向の合成抵抗ＲＰ´´について、第１の実施形態に係る半導体装置と同様に７Ω＜ＲＰ´´＜２００Ωであることが好ましい。Ｎ＋型ソース層９´´の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰ´´を７Ω＜ＲＰ´´＜２００Ωとすることで、オン抵抗を増大することなくラッチアップ電流を１００Ａ／ｃｍ2以上にすることができる。具体的には、アバランシェ破壊時にソースに流れる電流＞１００Ａ／ｃｍ2以上にすることができる。
【０１３３】
このようにＮ＋型ソース層９´´の直下に存在するＰ型ベース層８及びＰ＋型コンタクト層１０の合成抵抗ＲＰ´´を７Ω＜ＲＰ´´＜２００Ωとする場合において、Ｎ＋型ソース層９´´の上記第３の垂直方向の長さＷＮ´´は、０．３μｍ＜ＷＮ´´＜２．０μｍとすることが好ましい。このようにすると、Ｎ型エミッタ層、Ｐ＋型コンタクト層の注入プロセスを変更することなく、合成抵抗ＲＰ´´を７Ω＜ＲＰ´´＜２００Ωとすることができる。
【０１３４】
（変型例１）
以下に、第３の実施形態に係る半導体装置の第１の変型例に係る半導体装置について、図１４を参照しながら説明する。図１４（Ａ）は、本発明の第１の変型例に係る半導体装置の構造について示す平面図である。図１４（Ｂ）及び図１４（Ｃ）は、本発明の第１の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図１４（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１４（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第３の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【０１３５】
第１の変型例に係る半導体装置は、図１４（Ｂ）及び図１４（Ｃ）に示すように、Ｎ−型延長ドレイン層２の表層部に、Ｐ型ベース領域８と電気的に同電位であるＰ型頂上半導体層１４を備えていることを特徴としている。
【０１３６】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながらＮ−型延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、オン電流を増加させることができる。
【０１３７】
（変型例２）
以下に、第３の実施形態に係る半導体装置の第２の変型例に係る半導体装置について、図１５を参照しながら説明する。図１５（Ａ）は、本発明の第２の変型例に係る半導体装置の構造について示す平面図である。図１５（Ｂ）及び図１５（Ｃ）は、本発明の第２の変型例に係る半導体装置の構造について示す断面図であり、それぞれ図１５（Ａ）におけるＢ−Ｂ´線及びＣ−Ｃ´線に沿った断面図を示している。なお、図１５（Ａ）においては、一部の構成要素の図示を省略している。第１の変型例に係る半導体装置について、第１の実施形態に係る半導体装置と異なる点について、具体的に説明する。
【０１３８】
第２の変型例に係る半導体装置は、図１５（Ｂ）及び図１５（Ｃ）に示すように、Ｎ−型延長ドレイン層２の内部に、Ｐ型ベース層８と同電位であるＰ型の埋め込み半導体層１５を備えていることを特徴としている。
【０１３９】
本変型例に係る半導体装置によると、このようにＰ型頂上半導体層１４を備えることにより、逆バイアス時に、Ｎ−型延長ドレイン層２内に空乏層が広がりやすくなるため、高耐圧を維持しながらＮ−型延長ドレイン層２に含まれる不純物濃度の高濃度化を図ることができるため、オン電流を増加させることができる。
【産業上の利用可能性】
【０１４０】
本発明の半導体装置は、オン抵抗を増大させることなくラッチアップ電流を増加させることができるため、スイッチング電源装置に用いられる高耐圧横型絶縁ゲート型バイポーラトランジスタなどの半導体装置に有効である。
【図面の簡単な説明】
【０１４１】
【図１】（Ａ）第１の実施形態に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´断面図、（Ｃ）Ｃ−Ｃ´断面図である。
【図２】ＬＮの長さを変化させた場合のコレクタ電流とラッチアップ電流の関係を示すグラフを示す図である。
【図３】（Ｄ）図１（Ａ）における点線Ｄで囲んだ領域を拡大した平面図、（Ｅ）Ｅ−Ｅ´線に沿った断面図、（Ｆ）Ｆ−Ｆ´線に沿った断面図である。
【図４】合成抵抗ＲＰを変化させた場合のコレクタ電流とラッチアップ電流の関係を示す図である。
【図５】（Ａ）第１の実施の形態における第１の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図６】（Ａ）第１の実施の形態における第２の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図７】第２の実施形態に係る半導体装置の構造について示す平面図である。
【図８】（Ａ）は、図７中の領域Ａを拡大した平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図９】（Ｄ）図８（Ａ）における点線Ｄで囲んだ領域を拡大した平面図、（Ｅ）Ｅ−Ｅ´線に沿った断面図、（Ｆ）Ｆ−Ｆ´線に沿った断面図である。
【図１０】（Ａ）第２の実施の形態における第１の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１１】（Ａ）第２の実施の形態に第２の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１２】（Ａ）本発明の第３の実施形態に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１３】（Ｄ）図１２（Ａ）における点線Ｄで囲んだ領域を拡大した平面図、（Ｅ）Ｅ−Ｅ´線に沿った断面図、（Ｆ）Ｆ−Ｆ´線に沿った断面図である。
【図１４】（Ａ）は、本発明の第１の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１５】（Ａ）本発明の第２の変型例に係る半導体装置の構造について示す平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【図１６】（Ａ）は従来例にかかる半導体装置の構造について説明する平面図、（Ｂ）Ｂ−Ｂ´線に沿った断面図、（Ｃ）Ｃ−Ｃ´線に沿った断面図である。
【符号の説明】
【０１４２】
１ 第１導電型半導体基板
２ 第２導電型延長ドレイン層
４ 第１導電型コレクタ層
５ コレクタ電極
５´ コレクタ／ドレイン電極
５´´ ドレイン電極
６ フィールド絶縁膜
７ 層間膜
８ 第１導電型ベース層
９ 第２導電型エミッタ層
９´ 第２導電型エミッタ／ソース層
９´´ 第２導電型ソース層
１０ 第１導電型コンタクト層
１１ エミッタ電極
１１´ エミッタ／ソース電極
１１´´ ソース電極
１２ ゲート酸化膜
１３ ゲート電極
１４ 第１導電型頂上半導体層
１５ 第１導電型埋め込み半導体層
１６ 第２導電型ドレイン層
１００ 従来の半導体装置
１０１ 第１導電型半導体基板
１０２ 第２導電型延長ドレイン層
１０３ 第２導電型バッファ層
１０４ 第１導電型コレクタ層
１０５ コレクタ電極
１０６ フィールド酸化膜
１０７ 層間膜
１０８ 第１導電型ベース層
１０９ 第２導電型エミッタ層
１１０ 第１導電型コンタクト層
１１１ エミッタ電極
１１２ ゲート酸化膜
１１３ ゲート電極
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、
上記延長ドレイン層表面に形成される第１導電型のコレクタ層と、上記コレクタ層と電気的に接続されるコレクタ電極と、
上記コレクタ層とは離間して形成される第１導電型ベース層と、上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型エミッタ層と、
上記ベース層表面から上記エミッタ層よりも深い領域まで形成される第１導電型コンタクト層と、
上記エミッタ層と上記コンタクト層とを電気的に接続するエミッタ電極と、
上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、
上記エミッタ層は上記エミッタ電極から上記コレクタ電極に向かう方向に対して垂直な方向である第１の垂直方向に離散的に形成されており、
上記コンタクト層のコレクタ電極側界面は、上記複数のエミッタ層に隣接する領域では上記ゲート電極のエミッタ電極側界面の直下まで形成されており、
上記コンタクト層のコレクタ電極側界面は、上記エミッタ層の直下においては上記ゲート電極のエミッタ電極側界面よりもエミッタ電極側に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に示す半導体装置において、上記エミッタ層直下に存在する上記コンタクト層のコレクタ電極側界面からゲート直下までの距離をＬＮと定義するときに、０．５μｍ＜ＬＮ＜１．５μｍを満たすことを特徴とする半導体装置。
【請求項３】
請求項１に示す半導体装置において、上記エミッタ層の直下における上記ベース層及び上記コンタクト層で構成される上記第１の垂直方向の抵抗をＲＰと定義するときに、７Ω＜ＲＰ＜２００Ωであることを特徴とする半導体装置。
【請求項４】
請求項１に示す半導体装置において、上記エミッタ層の上記第１の垂直方向の長さをＷＮとした場合に、０．３μｍ＜ＷＮ＜２．０μｍを満たすことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか１項に示す半導体装置において、上記延長ドレイン層表層部に、第１導電型の頂上半導体層を備えることを特徴とする半導体装置。
【請求項６】
請求項１から請求項４のいずれか１項に示す半導体装置において、上記延長ドレイン層内部に、第１導電型の埋め込み半導体層を備えることを特徴とする半導体装置。
【請求項７】
第１導電型の半導体基板と、
上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、
上記延長ドレイン層表面に形成される第１導電型のコレクタ層と、
上記延長ドレイン層表面に形成される第２導電型のドレイン層と、
上記コレクタ層及び上記ドレイン層と電気的に接続されるコレクタ／ドレイン電極と、
上記コレクタ層及び上記ドレイン層とは離間して形成される第１導電型ベース層と、
上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型エミッタ／ソース層と、
上記ベース層表面から上記エミッタ／ソース層よりも深い領域まで形成される第１導電型コンタクト層と、
上記エミッタ／ソース層と上記コンタクト層とを電気的に接続するエミッタ／ソース電極と、
上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、
上記エミッタ／ソース層は上記エミッタ／ソース電極から上記コレクタ／ドレイン電極に向かう方向に対して垂直な方向である第２の垂直方向に離散的に形成されており、
上記コンタクト層のコレクタ／ドレイン電極側界面は、上記複数のエミッタ／ソース層に隣接する領域では上記ゲート電極のエミッタ／ソース電極側界面の直下まで形成されており、
上記コンタクト層のコレクタ／ドレイン電極側界面は、上記エミッタ／ソース層の直下においては上記ゲート電極のエミッタ／ソース電極側界面よりもエミッタ／ソース電極側に形成されていることを特徴とする半導体装置。
【請求項８】
請求項７に示す半導体装置において、上記エミッタ／ソース層直下に存在する上記コンタクト層のコレクタ／ドレイン電極側界面からゲート直下までの距離をＬＮ´と定義するときに、０．５μｍ＜ＬＮ´＜１．５μｍを満たすことを特徴とする半導体装置。
【請求項９】
請求項７に示す半導体装置において、上記エミッタ／ソース層の直下における上記ベース層及び上記コンタクト層で構成される上記第２の垂直方向の抵抗をＲＰ´定義するときに、７Ω＜ＲＰ´＜２００Ωであることを特徴とする半導体装置。
【請求項１０】
請求項７に示す半導体装置において、上記エミッタ／ソース層の上記第２の垂直方向の長さをＷＮ´とした場合に、０．３μｍ＜ＷＮ´＜２．０μｍを満たすことを特徴とする半導体装置。
【請求項１１】
請求項７から請求項１０のいずれか１項に示す半導体装置において、上記延長ドレイン層表層部に、第１導電型の頂上半導体層を備えることを特徴とする半導体装置。
【請求項１２】
請求項７から請求項１０のいずれか１項に示す半導体装置において、上記延長ドレイン層内部に、第１導電型の埋め込み半導体層を備えることを特徴とする半導体装置。
【請求項１３】
第１導電型の半導体基板と、
上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、
上記延長ドレイン層表面に形成される第２導電型のドレイン層と、
上記ドレイン層と電気的に接続されるドレイン電極と、
上記ドレイン層とは離間して形成される第１導電型ベース層と、
上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型ソース層と、
上記ベース層表面から上記ソース層よりも深い領域まで形成される第１導電型コンタクト層と、
上記ソース層と上記コンタクト層とを電気的に接続するソース電極と、
上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、
上記ソース層は上記ソース電極から上記ドレイン電極に向かう方向に対して垂直な方向である第３の垂直方向に離散的に形成されており、
上記コンタクト層のドレイン電極側界面は、上記複数のソース層に隣接する領域では上記ゲート電極のソース電極側界面の直下まで形成されており、
上記コンタクト層のドレイン電極側界面は、上記ソース層の直下においては上記ゲート電極のソース電極側界面よりもソース電極側に形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に示す半導体装置において、上記ソース層直下に存在する上記コンタクト層のドレイン電極側界面からゲート直下までの距離をＬＮ´´と定義するときに、０．５μｍ＜ＬＮ´´＜１．５μｍを満たすことを特徴とする半導体装置。
【請求項１５】
請求項１３に示す半導体装置において、上記ソース層の直下における上記ベース層及び上記コンタクト層で構成される上記第３の垂直方向の抵抗をＲＰ´´と定義するときに、７Ω＜ＲＰ´´＜２００Ωであることを特徴とする半導体装置。
【請求項１６】
請求項１３に示す半導体装置において、上記ソース層の上記第３の垂直方向の長さをＷＮ´´とした場合に、０．３μｍ＜ＷＮ´´＜２．０μｍを満たすことを特徴とする半導体装置。
【請求項１７】
請求項１３から請求項１６のいずれか１項に示す半導体装置において、上記延長ドレイン層表層部に、第１導電型の頂上半導体層を備えることを特徴とする半導体装置。
【請求項１８】
請求項１３から請求項１６のいずれか１項に示す半導体装置において、上記延長ドレイン層内部に、第１導電型の埋め込み半導体層を備えることを特徴とする半導体装置。
【請求項１】
第１導電型の半導体基板と、
上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、
上記延長ドレイン層表面に形成される第１導電型のコレクタ層と、上記コレクタ層と電気的に接続されるコレクタ電極と、
上記コレクタ層とは離間して形成される第１導電型ベース層と、上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型エミッタ層と、
上記ベース層表面から上記エミッタ層よりも深い領域まで形成される第１導電型コンタクト層と、
上記エミッタ層と上記コンタクト層とを電気的に接続するエミッタ電極と、
上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、
上記エミッタ層は上記エミッタ電極から上記コレクタ電極に向かう方向に対して垂直な方向である第１の垂直方向に離散的に形成されており、
上記コンタクト層のコレクタ電極側界面は、上記複数のエミッタ層に隣接する領域では上記ゲート電極のエミッタ電極側界面の直下まで形成されており、
上記コンタクト層のコレクタ電極側界面は、上記エミッタ層の直下においては上記ゲート電極のエミッタ電極側界面よりもエミッタ電極側に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に示す半導体装置において、上記エミッタ層直下に存在する上記コンタクト層のコレクタ電極側界面からゲート直下までの距離をＬＮと定義するときに、０．５μｍ＜ＬＮ＜１．５μｍを満たすことを特徴とする半導体装置。
【請求項３】
請求項１に示す半導体装置において、上記エミッタ層の直下における上記ベース層及び上記コンタクト層で構成される上記第１の垂直方向の抵抗をＲＰと定義するときに、７Ω＜ＲＰ＜２００Ωであることを特徴とする半導体装置。
【請求項４】
請求項１に示す半導体装置において、上記エミッタ層の上記第１の垂直方向の長さをＷＮとした場合に、０．３μｍ＜ＷＮ＜２．０μｍを満たすことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４のいずれか１項に示す半導体装置において、上記延長ドレイン層表層部に、第１導電型の頂上半導体層を備えることを特徴とする半導体装置。
【請求項６】
請求項１から請求項４のいずれか１項に示す半導体装置において、上記延長ドレイン層内部に、第１導電型の埋め込み半導体層を備えることを特徴とする半導体装置。
【請求項７】
第１導電型の半導体基板と、
上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、
上記延長ドレイン層表面に形成される第１導電型のコレクタ層と、
上記延長ドレイン層表面に形成される第２導電型のドレイン層と、
上記コレクタ層及び上記ドレイン層と電気的に接続されるコレクタ／ドレイン電極と、
上記コレクタ層及び上記ドレイン層とは離間して形成される第１導電型ベース層と、
上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型エミッタ／ソース層と、
上記ベース層表面から上記エミッタ／ソース層よりも深い領域まで形成される第１導電型コンタクト層と、
上記エミッタ／ソース層と上記コンタクト層とを電気的に接続するエミッタ／ソース電極と、
上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、
上記エミッタ／ソース層は上記エミッタ／ソース電極から上記コレクタ／ドレイン電極に向かう方向に対して垂直な方向である第２の垂直方向に離散的に形成されており、
上記コンタクト層のコレクタ／ドレイン電極側界面は、上記複数のエミッタ／ソース層に隣接する領域では上記ゲート電極のエミッタ／ソース電極側界面の直下まで形成されており、
上記コンタクト層のコレクタ／ドレイン電極側界面は、上記エミッタ／ソース層の直下においては上記ゲート電極のエミッタ／ソース電極側界面よりもエミッタ／ソース電極側に形成されていることを特徴とする半導体装置。
【請求項８】
請求項７に示す半導体装置において、上記エミッタ／ソース層直下に存在する上記コンタクト層のコレクタ／ドレイン電極側界面からゲート直下までの距離をＬＮ´と定義するときに、０．５μｍ＜ＬＮ´＜１．５μｍを満たすことを特徴とする半導体装置。
【請求項９】
請求項７に示す半導体装置において、上記エミッタ／ソース層の直下における上記ベース層及び上記コンタクト層で構成される上記第２の垂直方向の抵抗をＲＰ´定義するときに、７Ω＜ＲＰ´＜２００Ωであることを特徴とする半導体装置。
【請求項１０】
請求項７に示す半導体装置において、上記エミッタ／ソース層の上記第２の垂直方向の長さをＷＮ´とした場合に、０．３μｍ＜ＷＮ´＜２．０μｍを満たすことを特徴とする半導体装置。
【請求項１１】
請求項７から請求項１０のいずれか１項に示す半導体装置において、上記延長ドレイン層表層部に、第１導電型の頂上半導体層を備えることを特徴とする半導体装置。
【請求項１２】
請求項７から請求項１０のいずれか１項に示す半導体装置において、上記延長ドレイン層内部に、第１導電型の埋め込み半導体層を備えることを特徴とする半導体装置。
【請求項１３】
第１導電型の半導体基板と、
上記半導体基板の表面に形成される第２導電型の延長ドレイン層と、
上記延長ドレイン層表面に形成される第２導電型のドレイン層と、
上記ドレイン層と電気的に接続されるドレイン電極と、
上記ドレイン層とは離間して形成される第１導電型ベース層と、
上記ベース層の表面に離散的に形成される短冊型の複数の第２導電型ソース層と、
上記ベース層表面から上記ソース層よりも深い領域まで形成される第１導電型コンタクト層と、
上記ソース層と上記コンタクト層とを電気的に接続するソース電極と、
上記ベース層の表面にゲート酸化膜を介して接続されるゲート電極とを備えており、
上記ソース層は上記ソース電極から上記ドレイン電極に向かう方向に対して垂直な方向である第３の垂直方向に離散的に形成されており、
上記コンタクト層のドレイン電極側界面は、上記複数のソース層に隣接する領域では上記ゲート電極のソース電極側界面の直下まで形成されており、
上記コンタクト層のドレイン電極側界面は、上記ソース層の直下においては上記ゲート電極のソース電極側界面よりもソース電極側に形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３に示す半導体装置において、上記ソース層直下に存在する上記コンタクト層のドレイン電極側界面からゲート直下までの距離をＬＮ´´と定義するときに、０．５μｍ＜ＬＮ´´＜１．５μｍを満たすことを特徴とする半導体装置。
【請求項１５】
請求項１３に示す半導体装置において、上記ソース層の直下における上記ベース層及び上記コンタクト層で構成される上記第３の垂直方向の抵抗をＲＰ´´と定義するときに、７Ω＜ＲＰ´´＜２００Ωであることを特徴とする半導体装置。
【請求項１６】
請求項１３に示す半導体装置において、上記ソース層の上記第３の垂直方向の長さをＷＮ´´とした場合に、０．３μｍ＜ＷＮ´´＜２．０μｍを満たすことを特徴とする半導体装置。
【請求項１７】
請求項１３から請求項１６のいずれか１項に示す半導体装置において、上記延長ドレイン層表層部に、第１導電型の頂上半導体層を備えることを特徴とする半導体装置。
【請求項１８】
請求項１３から請求項１６のいずれか１項に示す半導体装置において、上記延長ドレイン層内部に、第１導電型の埋め込み半導体層を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１０−１９２８３３（Ｐ２０１０−１９２８３３Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２００９−３８１６２（Ｐ２００９−３８１６２）
【出願日】平成２１年２月２０日（２００９．２．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２１年２月２０日（２００９．２．２０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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