半導体装置
【課題】本発明は、MOSトランジスタの電流駆動能力をより向上させることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板1、PMOSトランジスタP1、およびSiC層10を備えている。半導体基板1は、シリコンから成る。PMOSトランジスタP1は、半導体基板1の上面内に形成される。SiC層は、PMOSトランジスタP1のチャネル領域の下方から、PMOSトランジスタP1を構成する電極領域内若しくは電極領域下に渡って、形成される。
【解決手段】本発明に係る半導体装置は、半導体基板1、PMOSトランジスタP1、およびSiC層10を備えている。半導体基板1は、シリコンから成る。PMOSトランジスタP1は、半導体基板1の上面内に形成される。SiC層は、PMOSトランジスタP1のチャネル領域の下方から、PMOSトランジスタP1を構成する電極領域内若しくは電極領域下に渡って、形成される。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置に係る発明であり、特に、MOSトランジスタを有する半導体装置に関するものである。
【背景技術】
【0002】
半導体装置において、チャネル領域に局所的な歪を印加することにより性能の向上を図る手法が近年、積極的に採用されている。チャネル領域に局所的な歪を印加する手法には、いくつかの方法がある。代表的な手法の1つとして、引張り応力(膜自身が伸びようとする力)または圧縮応力(膜自身が縮まろうとする力)を有する、シリコン窒化膜(SiN膜)を用いる手法がある(特許文献1)。
【0003】
PMOS(MOS:Metal Oxide Semiconductor)トランジスタに対して引張り応力を有するシリコン窒化膜、NMOSトランジスタに対しては圧縮応力を有するシリコン窒化膜を用いる。これにより、各MOSトランジスタにおけるキャリアの移動度を向上させることができる。なお、PMOSトランジスタにおいて、チャネルの長さ方向が結晶方位<100>と平行である場合には、圧縮応力を有するシリコン窒化膜の形成によっても、PMOSトランジスタにおけるキャリアの移動度を向上させることができる。
【0004】
【特許文献1】IEEE 2003、「Process−Strained Si(PSS)CMOS Technology Featuring 3D Strain Engineering」、C.H.Ge他、Taiwan Semiconductor Manufacturing Company,Ltd他
【発明の開示】
【発明が解決しようとする課題】
【0005】
ところで、MOSトランジスタの電流駆動力の向上と当該トランジスタの微細化を両立させることが困難になってきている。また、上記以外の構成により、MOSトランジスタの電流駆動能力を向上させる構造も望まれている。
【0006】
そこで、本発明は、MOSトランジスタの電流駆動能力をより向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る1の実施の形態においては、半導体装置は、シリコンから成る半導体基板内部に形成される、SiC層を備えている。当該SiC層は、PMOSトランジスタのチャネル領域の下方から、PMOSトランジスタを構成する電極領域内若しくは電極領域下に渡って、形成されている。
【発明の効果】
【0008】
上記実施の形態によれば、PMOSトランジスタのチャネル領域において、圧縮歪を発生させることができる。したがって、PMOSトランジスタの電流駆動能力の向上を図ることができる。
【発明を実施するための最良の形態】
【0009】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【0010】
<実施の形態1>
本実施の形態に係るPMOSトランジスタを備える半導体装置の構成を、断面図である図1に示す。
【0011】
図1に示すように、半導体基板1の上面内にはPMOSトランジスタP1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、酸化膜等から成る素子分離膜2が形成されている。なお、当該素子分離膜2により、PMOSトランジスタP1と、当該PMOSトランジスタP1と隣接する他の半導体素子とを、電気的に分離することができる。
【0012】
また、PMOSトランジスタP1は、ソース・ドレイン領域(電極領域と把握できる)3と、ゲート構造G1とから構成されている。ここで、ゲート構造G1は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域3の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G1の両側面には、積層構造のサイドウォール膜SWが形成されている。また、半導体基板1の表面内にPMOSトランジスタP1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域3に挟まれており、ゲート構造G1の下に形成される。
【0013】
さらに、本実施の形態では、PMOSトランジスタP1のチャネル領域の下方から、上記ソース・ドレイン領域3の下方に渡って、SiC(炭化シリコン)層10が形成されている。シリコンの格子定数とSiCの格子定数との相違に起因して、SiC層10は、シリコンから成る半導体基板1内部において、圧縮応力を有する。
【0014】
なお、図1に示すように、ゲート構造G1を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域3と電気的に接続するコンタクトプラグ8が、各々形成されている。
【0015】
以上のように、本実施の形態に係る半導体装置では、PMOSトランジスタP1のチャネル領域の下方から、上記ソース・ドレイン領域3の下方に渡って、SiC層10が形成されている。
【0016】
上記の通り、SiC層10は、シリコンから成る半導体基板1内部において、圧縮応力を有する。したがって、SiC層10はチャネル領域の大部分の下方に形成されているので、当該チャネル領域において圧縮歪が発生する。チャネル領域における当該圧縮歪の発生により、PMOSトランジスタP1の電流駆動能力を向上させることができる。
【0017】
また、ソース・ドレイン領域3内または下方において、SiC層10が形成されている場合には、ソース・ドレイン領域3に含まれるボロンなどの不純物が半導体基板1の内部に拡散することを抑制できる。つまり、図1の構成を有する半導体装置では、ショットチャネル効果を改善することができる。
【0018】
また、図2に示すようにPMOSトランジスタP1のチャネル長さ方向が、結晶方位<110>と平行であっても良い。ここで、図2は、図1の半導体装置を上から見た平面図である。なお、ソース・ドレイン領域3は半導体基板1の表面内に形成されるので、図2では、ソース・ドレイン領域3の輪郭は点線で図示している。図2のx方向(ゲート長方向)が、チャネル長さ方向であり、結晶方位<110>である。
【0019】
以上のように、PMOSトランジスタP1のチャネル長さ方向が、結晶方位<110>と平行であるので、チャネル領域における圧縮歪に起因したPMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0020】
また、図3に示すように、PMOSトランジスタP1を構成するゲート電極G1を覆うように、半導体基板1上に、SiN膜(シリコン窒化膜)11を形成しても良い。ここで、SiN膜11は、引張り応力を有する。換言すれば、図3に示すように形成された当該SiN膜11は、チャネル領域に圧縮応力を発生させる膜である。
【0021】
図3の構成を採用することにより、SiN膜11の引張り応力の影響により、PMOSトランジスタP1のチャネル領域に生じる圧縮歪は、さらに大きくなる。したがって、PMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0022】
また、図4に示すように、PMOSトランジスタP1のソース・ドレイン領域(電極領域)3は、少なくともSiGe(シリコンゲルマニウム)層12を含んでいても良い。なお、当該SiGe層12は、ソース・ドレイン領域3と共に、p型の不純物が導入されている。
【0023】
図4の構成を採用することにより、SiGe層12の格子定数とシリコンの格子定数との相違に起因して、PMOSトランジスタP1のチャネル領域に生じる圧縮歪は、さらに大きくなる。したがって、PMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0024】
なお、ソース・ドレイン領域3の全領域がSiGe層12で構成されていてもかまわない。
【0025】
また、次の構成も採用できる。つまり、図5に示す構成において、PMOSトランジスタP1のチャネル長さ方向が、結晶方位<110>と平行である。また、図5に示すように、PMOSトランジスタP1を構成するゲート電極G1を覆うように、半導体基板1上に、引張り応力を有するSiN膜11を形成する。さらに、PMOSトランジスタP1のソース・ドレイン領域3は、少なくともSiGe層12を含んでいる。
【0026】
また、図6に示すように、ソース・ドレイン領域(電極領域)3は、第一の電極領域3aと第二の電極領域3bとから構成されていても良い。ここで、第一の電極領域3aは、第一の深さを有し、シリコンから成る。他方、第二の電極領域3bは、第一の深さより深い第二の深さを有し、SiGeから成る。また、図6に示すように、水平方向において、第一の電極領域3aは、第二の電極領域3bと比較して、PMOSトランジスタP1のチャネル領域の近くに形成されている。また、SiC層10は、第二の電極領域3bと重ならず、チャネル領域下から第一の電極領域3aの下方に渡って、形成されている。
【0027】
上記の通り、SiGe自体は、図6の水平方向に広がる応力を有する。他方、SiC層10自体は、図6の水平方向に縮まる応力を有する。図6の構成では、上面方向から見た場合には、SiGe形成領域とSiC層10形成領域とが重複しない。したがって、SiGeによる応力とSiC層10による応力とが打ち消しあうことを防止できる。
【0028】
なお、図7に示すように、SiC層10は、PMOSトランジスタP1のチャネル領域の下方から、不純物拡散領域であるソース・ドレイン領域3内に渡って、形成されていても良い。
【0029】
次に、図5に示したPMOSトランジスタP1を有するCMOSの製造方法について、工程断面図を用いて説明する。ここで、各工程断面図の(A)は、図2のx方向(ゲート長方向)に沿っての断面図である。他方、各工程断面図の(B)は、図2のy方向(ゲート幅方向)に沿っての断面図である。
【0030】
はじめに、主面(上面)が(100)面である半導体基板1を用意する。次に、当該半導体基板1上に、膜厚が5〜10nm程度のパッド酸化膜20および膜厚が90nm程度のSiN膜21を、当該順に形成する。そして、通常のフォトリソグラフィ技術により、所定の開口部を有するレジストを、SiN膜21上に形成する。ここで、レジストは、活性領域となる領域の上方に残存している。そして、当該レジストをマスクとして用いて、SiN膜22、パッド酸化膜21および半導体基板1に対して、エッチング処理を実施する。その後、レジストを除去する。当該除去後の様子を、図8に示す。
【0031】
図8に示すように、活性領域となる領域上にのみ、パッド酸化膜21およびSiN膜22が残存している。換言すれば、後に素子分離膜2が形成される領域の上方においては、パッド酸化膜21およびSiN膜22が除去されている。さらに、後に素子分離膜2が形成される領域においては、半導体基板1の表面内には、所定の深さの溝22が形成されている。ここで、各トランジスタのチャネル長さ方向が<110>方向と平行となるように設計されている。
【0032】
次に、溝22内に、内壁酸化膜を10nm程度形成した後、Spin On Glass(SOG)やCVD(Chemical Vapor Deposition)により、溝22内およびSiN膜21上に酸化膜23を形成する。次に、酸化膜23が形成された半導体基板1に対して、500〜1100℃のアニール処理を実施する。その後、酸化膜23に対してCMP(Chemical Mechanical Polishing)を実施する。これにより、図9に示すように、SiN膜21上の酸化膜23は除去され、溝22には酸化膜23が残存する。
【0033】
次に、酸化膜23の一部、SiN膜21、およびパッド酸化膜20を除去する。これにより、図10に示すように、半導体基板1の上面を露出させると共に、半導体基板1の表面内に素子分離膜2を形成する。次に、図10のNMOS形成領域の半導体基板1に対して、ウエル形成のために、数十keVのエネルギー、数×1013/cm2の濃度で、ボロン注入を行う。さらに、チャネル注入のため数十keVのエネルギー、数×1012〜1013/cm2の濃度で、ボロン注入を行う。これに対して、図10のPMOS形成領域の半導体基板1に対して、ウエル形成のために、数百keVのエネルギー、数×1013/cm2の濃度で、リン注入を行う。さらに、チャネル注入のため数十keVのエネルギー、数×1012〜1013/cm2の濃度で、砒素注入を行う。
【0034】
次に、半導体基板1上に、酸化膜から成るゲート絶縁膜4およびポリシリコンから成るゲート電極5を当該順に堆積する。その後、ゲート絶縁膜4およびゲート電極5を、所定の形状にパターニングする(図11参照)。次に、ゲート絶縁膜4とゲート電極5とから成る積層体の両側面にオフセットスペーサSWaを形成する(図11参照)。その後、PMOS形成領域の半導体基板1に対して、数keV〜数十keVのエネルギーで、1×1014/cm2〜数×1015/cm2程度の濃度で、炭素を注入する。当該炭素注入により、図11の(A)に示すように、PMOS形成領域の半導体基板1内に、SiC層10が形成される。
【0035】
次に、オフセットスペーサSWaが形成されたゲート電極5を覆うように、半導体基板1上に、酸化膜および窒化膜を各々堆積する。そして、当該酸化膜、窒化膜に対して異方性エッチング処理を施すことにより、ゲート絶縁膜4とゲート電極5とから成る積層体の両側面に、サイドウォール膜SWbを形成する(図12参照)。その後、図12の(A)に示すように、PMOS形成領域において、後にソース・ドレイン領域3となる領域の一部をエッチング除去する。これにより、図12の(A)に示すように、PMOS形成領域の半導体基板1の表面内に、窪み25が形成される。
【0036】
ここで、窪み25の深さは、SiC層10に至らない深さである。なお、図6に示した構成を作製する場合には、SiC層10の一部もエッチング除去すれば良い。つまり、図6の構成を作製する場合には、エッチング処理により形成される窪みの底部は、SiC層10の形成位置より深い位置に存する。なお、図6の構成作製のための前記エッチング処理では、SiC層10の一部は除去されるが、当該窪みの側面には、SiC層10の他の部分が残存する。
【0037】
次に、上記窪み25に対して、SiGe(シリコンゲルマニウム)エピタキシャル成長処理を実施する。これにより、図13に示すように、PMOS形成領域の半導体基板1の表面内に、SiGe層12が形成される。図13に示すように、SiGe層12は、ゲート絶縁膜4とゲート電極5とから成る積層体の両脇に形成される。なお、図13の工程において、ゲート幅方向の工程断面図は図12の(B)と同じである。したがって、ゲート幅方向の工程断面図は、図13では図示を省略している。
【0038】
次に、図13に示した構造体に対して、各イオン注入処理を行う。NMOS形成領域の半導体基板1に対しては、数十keVのエネルギーで、数×1015/cm2の濃度で、砒素の注入を行う。他方、PMOS形成領域の半導体基板1に対しては、数keVのエネルギーで、数×1015/cm2の濃度で、ボロンの注入を行う。これらのイオン注入処理により、図14に示すように、NMOS形成領域の半導体基板1の表面内には、ソース・ドレイン領域30bが形成される。他方、PMOS形成領域の半導体基板1の表面内には、ソース・ドレイン領域3bが形成される。
【0039】
ここで、ソース・ドレイン領域30bは、NMOS形成領域に形成された、ゲート絶縁膜4とゲート電極5とから成る積層体の両脇に形成される。他方、ソース・ドレイン領域3bは、PMOS形成領域に形成された、ゲート絶縁膜4とゲート電極5とから成る積層体の両脇に形成される。なお、ソース・ドレイン領域3bの接合面は、SiGe層12とSiC層10の間に位置される。
【0040】
なお、図14の工程において、ゲート幅方向の工程断面図は図12の(B)と同じである。したがって、ゲート幅方向の工程断面図は、図14では図示を省略している。
【0041】
次に、図15に示すように、サイドウォール膜SWbの一部を除去し、ゲート絶縁膜4とゲート電極5とから成る積層体の側面に、L字状のサイドウォールSWcを残存させる。その後、前記積層体をマスクとして使用して、LDD(Lightly Doped Drain)注入処理を実施する。当該LDD注入により、膜厚の薄い部分のサイドウォール膜SWc下方において、エクステンション領域が形成される。具体的に、NMOS形成領域の半導体基板1の表面内には、当該エクステンション領域を含むソース・ドレイン領域30が形成される。これに対して、PMOS形成領域の半導体基板1の表面内には、当該エクステンション領域を含むソース・ドレイン領域3が形成される。
【0042】
ここで、上記LDD注入は、たとえば次のような条件で行われる。NMOS形成領域の半導体基板1に対しては、数keVのエネルギーで、1×1014〜数×1015/cm2程度の濃度での、砒素注入を行う。これに対して、PMOS形成領域の半導体基板1に対しては、数百eVのエネルギーで、1×1014〜数×1015/cm2程度の濃度での、ボロン注入を行う。さらに、900〜1250℃程度でのアニール処理により、不純物を活性化させる。
【0043】
次に、L字状のサイドウォール膜SWc上に、所定の膜厚の酸化膜を形成する。これにより、図16に示すように、ゲート絶縁膜4とゲート電極5とから成る積層体の両側面に、積層構造のサイドウォール膜SWが再度形成される。なお、当該サイドウォール膜SWの形成工程は省略可能である。つまり、ゲート絶縁膜4とゲート電極5とから成る積層体の両側面に、L字状のサイドウォール膜SWcのみを形成した状態(図15の状態)で、次の図17に示す工程を実施しても良い。
【0044】
次に、ソース・ドレイン領域3,30の上面およびゲート電極5の上面に対して、シリサイド処理を施す。これにより、図17に示すように、ソース・ドレイン領域3,30の上面およびゲート電極5の上面に、NiSi(ニッケルシリコン)から成るシリサイド膜6が各々形成される。その後、数十nm程度の膜厚を有するSiN膜11,16を、半導体基板1上に成膜する(図17参照)。ここで、当該SiN膜11,16は、ゲート電極5およびサイドウォール膜SWを覆うように形成される。
【0045】
ここで、上記SiN膜11,16は、Dual Stress Liner膜である。つまり、NMOS形成領域に形成されるSiN膜16は、圧縮応力を有する膜であり、PMOS形成領域に形成されるSiN膜11は、引張り応力を有する膜である。つまり、当該SiN膜16は、NMOSトランジスタのチャネル領域に引張り歪を発生させる膜であり、当該SiN膜11は、PMOSトランジスタのチャネル領域に圧縮歪を発生させる膜である。たとえば、同じSiN膜において、含有される水素の濃度を変化させる。これにより、当該SiN膜を、引張り応力を有する膜または圧縮応力を有する膜のどちらかの膜にすることができる。
【0046】
その後、シリコン酸化膜から成る層間絶縁膜7を、当該SiN膜11,16上に形成する(図17参照)。そして、フォトリソグラフィ技術を用いて、当該層間絶縁膜に複数のコンタクトホールを形成する。次に、各コンタクトホールに対して、Ti(チタン)/TiN(窒化チタン)、およびW(タングステン)を充填する。これにより、層間絶縁膜7には、複数のコンタクトプラグ8が形成される。なお、当該コンタクトプラグ8は、下層のソース・ドレイン領域3,30と上層に配設される配線(図示せず)とを電気的に接続する。
【0047】
なお、上述した工程において、SiGe層12の形成工程(窪み25の形成+エピタキシャル成長)およびSiN膜11の成膜工程を省略したとする。当該場合には、PMOS形成領域には、図5に示した構成のPMOSトランジスタP1でなく、図1に示した構成のPMOSトランジスタP1が作製される。
【0048】
<実施の形態2>
本実施の形態に係るNMOSトランジスタを備える半導体装置の構成を、断面図である図18に示す。
【0049】
図18に示すように、半導体基板1の上面内にはNMOSトランジスタN1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、酸化膜等から成る素子分離膜2が形成されている。なお、当該素子分離膜2により、NMOSトランジスタN1と、当該NMOSトランジスタN1と隣接する他の半導体素子とを、電気的に分離することができる。
【0050】
また、NMOSトランジスタN1は、ソース・ドレイン領域(電極領域と把握できる)30と、ゲート構造G11とから構成されている。ここで、ゲート構造G11は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域30の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G11の両側面には、積層構造のサイドウォール膜SWが形成されている。また、半導体基板1の表面内にNMOSトランジスタN1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域30に挟まれており、ゲート構造G11の下に形成される。
【0051】
ここで、図18に示すように、本実施の形態に係るソース・ドレイン領域30は、第一の電極領域36と第二の電極領域35とを有する構成となっている。ここで、第一の電極領域36および第二の電極領域35は、共にSiCから成る。また、第一の電極領域36の半導体基板1内の深さは、第二の電極領域35の半導体基板1内の深さよりも浅い。さらに、水平方向において、第一の電極領域36は、第二の電極領域35と比較して、NMOSトランジスタN1のチャネル領域の近くに形成されている。
【0052】
ここで、図18の構成では、NMOSトランジスタN1のソース・ドレイン電極30は、n型の不純物を含む第一、二の電極領域35,36と、前記と同じn型の不純物を含むシリコンとから構成されている。しかし、当該ソース・ドレイン電極30は、n型の不純物を含む第一、二の電極領域35,36のみにより構成されていても良い。
【0053】
なお、シリコンの格子定数とSiCの格子定数との相違に起因して、SiCから構成される各電極領域層35,36は、シリコンから成る半導体基板1内部において、圧縮応力を有する。
【0054】
なお、図18に示すように、ゲート構造G11を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域30と電気的に接続するコンタクトプラグ8が、各々形成されている。
【0055】
以上のように、本実施の形態に係る半導体装置では、NMOSトランジスタN1のソース・ドレイン電極30は、第一の電極領域36と第二の電極領域35とを有する。第一,二の電極領域35,36は、共にSiCから成る。
【0056】
上記の通り、SiCから成る第一、二の電極領域35,36は、シリコンから成る半導体基板1内部において、圧縮応力を有する。したがって、当該圧縮応力を有する電極領域35,36に挟まれるチャネル領域において、引張り歪が発生する。チャネル領域における当該引張り歪の発生により、NMOSトランジスタN1の電流駆動能力を向上させることができる。
【0057】
また、本実施の形態では、第一の電極領域36の深さは、第二の電極領域35の深さよりも浅い。さらに、水平方向において、第一の電極領域36の方が、よりチャネル領域側に形成されている。
【0058】
したがって、第一の電極領域36を有さない構成と比較して、チャネル領域付近の接合面におけるリーク電流の抑制をより図ることができる。
【0059】
また、図19に示すように、NMOSトランジスタN1を構成するゲート電極G11を覆うように、半導体基板1上に、SiN膜16を形成しても良い。ここで、SiN膜16は、圧縮応力を有する。換言すれば、図19に示すように形成されたSiN膜16は、NMOSトランジスタN1のチャネル領域に引張り歪を発生させる膜である。
【0060】
図19の構成を採用することにより、SiN膜16の圧縮応力の影響により、NMOSトランジスタN1のチャネル領域に生じる引張り歪は、さらに大きくなる。したがって、NMOSトランジスタN1の電流駆動能力をさらに向上させることができる。
【0061】
次に、図18に示したNMOSトランジスタN1のソース・ドレイン領域30の形成方法について、工程断面図を用いて説明する。
【0062】
表面内に所定の導電型のウエル領域および素子分離膜2が形成され、上面にゲート構造G11が形成された半導体基板1を用意する。ゲート構造G11は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート構造G11の両側面には、オフセットスペーサSWaが形成される。
【0063】
当該ゲート構造G11をマスクとして用いて、半導体基板1に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。当該炭素注入により、図20に示すように、ゲート構造G11の両脇の半導体基板1の表面内には、SiC領域40が形成される。
【0064】
さらに、当該ゲート構造G11をマスクとして用いて、半導体基板1に対して砒素を注入する。ここで、当該砒素注入は、たとえば、数keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。さらに、900〜1250℃程度でのアニール処理により、図20に示すように、ゲート構造G11の両脇の半導体基板1の表面内には、比較的浅い不純物拡散領域41が形成される。
【0065】
次に、オフセットスペーサSWa上に酸化膜等を形成することにより、図21に示すように、ゲート構造G11の両側面に積層構造のサイドウォール膜SWを形成する。
【0066】
サイドウォール膜SWが形成されたゲート構造G11をマスクとして用いて、半導体基板1に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数十keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。当該炭素注入により、図21に示すように、ゲート構造G11の両脇の半導体基板1の表面内には、段差形状を有するSiC領域が形成される。つまり、完成品において電極領域として機能する、上記第一の電極領域36および第二の電極領域35が形成される。
【0067】
さらに、サイドウォール膜SWが形成されたゲート構造G11をマスクとして用いて、半導体基板1に対して砒素を注入する。ここで、当該砒素注入は、たとえば、数十keVのエネルギーで、数×1015/cm2の濃度で実施される。当該砒素注入により、図21に示すように、ゲート構造G11の両脇の半導体基板1の表面内には、比較的浅い不純物拡散領域と比較的深い不純物拡散領域とから成るソース・ドレイン領域30が形成される。なお、当該ソース・ドレイン領域30には、上記第一の電極領域36および第二の電極領域35が含まれている。
【0068】
その後、図21に示した半導体基板1上に、層間絶縁膜を形成し、当該層間絶縁膜内にコンタクトプラグおよび配線を配設する。
【0069】
<実施の形態3>
本実施の形態に係るPMOSトランジスタを備える半導体装置の構成を、断面図である図22に示す。
【0070】
図22に示すように、半導体基板1の上面内にはPMOSトランジスタP1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、酸化膜等から成る素子分離膜2が形成されている。なお、当該素子分離膜2により、PMOSトランジスタP1と、当該PMOSトランジスタP1と隣接する他の半導体素子とを、電気的に分離することができる。
【0071】
また、PMOSトランジスタP1は、ソース・ドレイン領域(電極領域と把握できる)3と、ゲート構造G1とから構成されている。ここで、ゲート構造G1は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域3の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G1の両側面には、積層構造のサイドウォール膜SWが形成されている。また、半導体基板1の表面内にPMOSトランジスタP1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域3に挟まれており、ゲート構造G1の下に形成される。
【0072】
さらに、本実施の形態では、図23に示すようにPMOSトランジスタP1のチャネル長さ方向が、結晶方位<100>と平行であっても良い。ここで、図23は、図22の半導体装置を上から見た平面図である。なお、ソース・ドレイン領域3は半導体基板1の表面内に形成されるので、図23では、ソード・ドレイン領域3の輪郭は点線で図示している。図23のx方向(ゲート長方向)が、チャネル長さ方向であり、結晶方位<100>である。
【0073】
また、図22に示すように、本実施の形態に係るソース・ドレイン領域3は、第一の電極領域40と第二の電極領域41とを有する構成となっている。ここで、第一の電極領域40および第二の電極領域41は、共にSiCから成る。また、第一の電極領域40の半導体基板1内の深さは、第二の電極領域41の半導体基板1内の深さよりも浅い。さらに、水平方向において、第一の電極領域40は、第二の電極領域41と比較して、PMOSトランジスタP1のチャネル領域の近くに形成されている。
【0074】
ここで、図22の構成では、PMOSトランジスタP1のソース・ドレイン電極3は、p型の不純物を含む第一、二の電極領域40,41と、前記と同じp型の不純物を含むシリコンとから構成されている。しかし、当該ソース・ドレイン電極3は、p型の不純物を含む第一、二の電極領域40,41のみにより構成されていても良い。
【0075】
なお、シリコンの格子定数とSiCの格子定数との相違に起因して、SiCから構成される各電極領域層40,41は、シリコンから成る半導体基板1内部において、圧縮応力を有する。
【0076】
なお、図22に示すように、ゲート構造G1を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域3と電気的に接続するコンタクトプラグ8が、各々形成されている。
【0077】
以上のように、本実施の形態に係る半導体装置では、PMOSトランジスタP1のソース・ドレイン電極3は、第一の電極領域40と第二の電極領域41とを有する。第一,二の電極領域40,41は、共にSiCから成る。また、PMOSトランジスタP1のチャネル長さ方向が、結晶方位<100>と平行である。
【0078】
上記の通り、SiCから成る第一、二の電極領域40,41は、シリコンから成る半導体基板1内部において、圧縮応力を有する。したがって、当該圧縮応力を有する電極領域40,41に挟まれるチャネル領域において、引張り歪が発生する。ところで、上記チャネル長さ方向が結晶方位<110>と平行である場合には、チャネル領域における圧縮歪に起因して、PMOSトランジスタP1の電流駆動能力が向上する。ところが、上記チャネル長さ方向が結晶方位<100>と平行である場合(図23)には、チャネル領域における圧縮歪および引張り歪の両方に起因して、PMOSトランジスタP1の電流駆動能力が向上する。よって、上記構成により、チャネル領域における当該引張り歪の発生により、PMOSトランジスタP1の電流駆動能力を向上させることができる。
【0079】
また、本実施の形態では、第一の電極領域40の深さは、第二の電極領域41の深さよりも浅い。さらに、水平方向において、第一の電極領域40の方が、よりチャネル領域側に形成されている。
【0080】
したがって、第一の電極領域40を有さない構成と比較して、チャネル領域付近の接合面におけるリーク電流の抑制をより図ることができる。
【0081】
また、図24に示すように、PMOSトランジスタP1を構成するゲート電極G1を覆うように、半導体基板1上に、SiN膜16を形成しても良い。ここで、SiN膜16は、圧縮応力を有する。換言すれば、図24に示すように形成されたSiN膜16は、PMOSトランジスタP1のチャネル領域に引張り歪を発生させる膜である。ここで、図24に示すPMOSトランジスタP1においても、チャネル長方向は、結晶方位<100>と平行である。
【0082】
図24の構成を採用することにより、SiN膜16の圧縮応力の影響により、PMOSトランジスタP1のチャネル領域に生じる引張り歪は、さらに大きくなる。したがって、PMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0083】
次に、図22に示したPMOSトランジスタP1のソース・ドレイン領域3の形成方法について、工程断面図を用いて説明する。
【0084】
表面内に所定の導電型のウエル領域および素子分離膜2が形成され、上面にゲート構造G1が形成された半導体基板1を用意する。ゲート構造G1は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート構造G1の両側面には、オフセットスペーサSWaが形成される。
【0085】
当該ゲート構造G1をマスクとして用いて、半導体基板1に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。当該炭素注入により、図25に示すように、ゲート構造G1の両脇の半導体基板1の表面内には、SiC領域45が形成される。
【0086】
さらに、当該ゲート構造G1をマスクとして用いて、半導体基板1に対してボロンを注入する。ここで、当該ボロン注入は、たとえば、数百eVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。さらに、900〜1250℃程度でのアニール処理により、図25に示すように、ゲート構造G1の両脇の半導体基板1の表面内には、比較的浅い不純物拡散領域46が形成される。
【0087】
次に、オフセットスペーサSWa上に酸化膜等を形成することにより、図26に示すように、ゲート構造G1の両側面に積層構造のサイドウォール膜SWを形成する。
【0088】
サイドウォール膜SWが形成されたゲート構造G1をマスクとして用いて、半導体基板1に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数十keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。当該炭素注入により、図26に示すように、ゲート構造G1の両脇の半導体基板1の表面内には、段差形状を有するSiC領域が形成される。つまり、完成品において電極領域として機能する、上記第一の電極領域40および第二の電極領域41が形成される。
【0089】
さらに、サイドウォール膜SWが形成されたゲート構造G1をマスクとして用いて、半導体基板1に対してボロンを注入する。ここで、当該ボロン注入は、たとえば、数keVのエネルギーで、数×1015/cm2の濃度で実施される。さらに、900〜1250℃程度でのアニール処理により、図26に示すように、ゲート構造G1の両脇の半導体基板1の表面内には、比較的浅い不純物拡散領域と比較的深い不純物拡散領域とから成るソース・ドレイン領域3が形成される。なお、当該ソース・ドレイン領域3には、上記第一の電極領域40および第二の電極領域41が含まれている。
【0090】
その後、図26に示した半導体基板1上に、層間絶縁膜を形成し、当該層間絶縁膜内にコンタクトプラグおよび配線を配設する。
【0091】
<実施の形態4>
実施の形態1〜3において、さまざま形態のPMOSトランジスタP1およびNMOSトランジスタN1に言及した。これら、PMOSトランジスタP1とNMOSトランジスタN1とを組み合わせて、複数種類のCMOSを形成することができる。
【0092】
たとえば、実施の形態1で説明した図5の構成を有するPMOSトランジスタP1と、実施の形態2で説明した図19の構成を有するNMOSトランジスタN1とを組み合わせることにより、図27に示すCMOSを形成することができる。ここで、図2を用いて説明したように、PMOSトランジスタP1のチャネル長方向は、結晶方位<110>と平行である。
【0093】
また、実施の形態3で説明した図24の構成を有するPMOSトランジスタP1と、実施の形態2で説明した図19の構成を有するNMOSトランジスタN1とを組み合わせることにより、図28に示すCMOSを形成することができる。ここで、図23を用いて説明したように、PMOSトランジスタP1のチャネル長方向は、結晶方位<100>と平行である。
【0094】
なお、図28の構成を採用した場合には、第一、二の電極領域35,36,40,41の形成のための炭素注入処理は、NMOS形成領域とPMOS形成領域とで同時に実行できる。また、ゲート構造G1,G11を覆うSiN膜16も、Dual Stress Liner膜でなく、圧縮応力のみを有するSingle Stress Liner膜で良い。つまり、図28の構成を採用した場合には、CMOSの製造工程をより簡略化させることが可能である。
【0095】
<実施の形態5>
本実施の形態に係るNMOSトランジスタを備える半導体装置の構成を、断面図である図29に示す。
【0096】
図29に示すように、半導体基板1の上面内にはNMOSトランジスタN1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、積層構造の素子分離膜D1が形成されている。
【0097】
本実施の形態では、素子分離膜D1は、少なくとも酸化膜2と圧縮応力を有するSiN膜51とから構成されている。酸化膜2は、素子分離膜D1の底部から、半導体基板1の表面から10〜50nm程度の深さ位置まで形成されている。そして、当該酸化膜2の上面から半導体基板1の表面位置に至って、SiN膜51が形成されている。
【0098】
換言すれば、圧縮応力を有するSiN膜51は、NMOSトランジスタN1のチャネル領域と同じ深さ位置に形成されている。ここで、図29の構成では、SiN膜51は凹状に形成されており、当該凹部を充填するように、層間絶縁膜7の一部が形成されている。なお、当該素子分離膜D1により、NMOSトランジスタN1と、当該NMOSトランジスタN1と隣接する他の半導体素子とを、電気的に分離することができる。
【0099】
また、NMOSトランジスタN1は、ソース・ドレイン領域(電極領域と把握できる)30と、ゲート構造G11とから構成されている。ここで、ゲート構造G11は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域30の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G11の両側面には、積層構造のサイドウォール膜SWが形成されている。
【0100】
また、半導体基板1の表面内にNMOSトランジスタN1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域30に挟まれており、ゲート構造G11の下に形成される。また、当該チャネル領域は、水平方向において、上記素子分離膜D1を構成するSiN膜51により、ソース・ドレイン領域30を介して、挟まれている。
【0101】
なお、図29に示すように、ゲート構造G11を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域30と電気的に接続するコンタクトプラグ8が、各々形成されている。また、上述のように、層間絶縁膜7の一部は、凹状のSiN膜51の当該凹部を充填している。
【0102】
以上のように、本実施の形態に係る半導体装置では、素子分離膜D1は、圧縮応力を有するSiN膜51を少なくとも含んでいる。そして、当該圧縮応力を有するSiN膜51は、NMOSトランジスタN1のチャネル領域と同じ深さ位置に形成されている。
【0103】
したがって、SiN膜51は、素子分離膜D1の表面内において縮まろうとするので、チャネル領域において、引張り歪が発生する。チャネル領域における当該引張り歪の発生により、NMOSトランジスタN1の電流駆動能力を向上させることができる。
【0104】
また、図30に示すように、NMOSトランジスタN1を構成するゲート電極G11を覆うように、半導体基板1上に、上記圧縮応力を有するSiN膜51が形成されていても良い。
【0105】
図30の構成を採用することにより、SiN膜51の有する圧縮応力の影響により、NMOSトランジスタN1のチャネル領域に発生する引張り歪は、さらに大きくなる。したがって、NMOSトランジスタN1の電流駆動能力をさらに向上させることが可能となる。
【0106】
<実施の形態6>
本実施の形態に係るPMOSトランジスタを備える半導体装置の構成を、断面図である図31に示す。
【0107】
図31に示すように、半導体基板1の上面内にはPMOSトランジスタP1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、積層構造の素子分離膜D1が形成されている。
【0108】
本実施の形態では、素子分離膜D1は、少なくとも酸化膜2と圧縮応力を有するSiN膜51とから構成されている。酸化膜2は、素子分離膜D1の底部から、半導体基板1の表面から10〜50nm程度の深さ位置まで形成されている。そして、当該酸化膜2の上面から半導体基板1の表面位置に至って、SiN膜51が形成されている。
【0109】
換言すれば、SiN膜51は、PMOSトランジスタP1のチャネル領域と同じ深さ位置に形成されている。ここで、図31の構成では、SiN膜51は凹状に形成されており、当該凹部を充填するように、層間絶縁膜7の一部が形成されている。なお、当該素子分離膜D1により、PMOSトランジスタP1と、当該PMOSトランジスタP1と隣接する他の半導体素子とを、電気的に分離することができる。
【0110】
また、PMOSトランジスタP1は、ソース・ドレイン領域(電極領域と把握できる)3と、ゲート構造G1とから構成されている。ここで、ゲート構造G1は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域3の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G1の両側面には、積層構造のサイドウォール膜SWが形成されている。また、半導体基板1の表面内にPMOSトランジスタP1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域3に挟まれており、ゲート構造G1の下に形成される。
【0111】
また、図31に示すように、PMOSトランジスタP1のチャネルのチャネル長方向は、結晶方位<100>と平行である。
【0112】
なお、図31に示すように、ゲート構造G1を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域3と電気的に接続するコンタクトプラグ8が、各々形成されている。また、上述のように、層間絶縁膜7の一部は、凹状のSiN膜51の当該凹部を充填している。
【0113】
以上のように、本実施の形態に係る半導体装置では、素子分離膜D1は、圧縮応力を有するSiN膜51を少なくとも含んでいる。そして、当該SiN膜51は、PMOSトランジスタP1のチャネル領域と、同じ深さ位置に形成されている。加えて、PMOSトランジスタP1のチャネルのチャネル長方向は、結晶方位<100>と平行である。
【0114】
SiN膜51は、素子分離膜D1の表面内において縮まろうとするので、チャネル領域において、引張り歪が発生する。ところで、上記チャネル長さ方向が結晶方位<100>と平行である場合には、チャネル領域における圧縮歪および引張り歪の両方に起因して、PMOSトランジスタP1の電流駆動能力が向上する。したがって、上記構成により、チャネル領域における当該引張り歪の発生により、PMOSトランジスタP1の電流駆動能力を向上させることができる。
【0115】
また、図32に示すように、PMOSトランジスタP1を構成するゲート電極G1を覆うように、半導体基板1上に、SiN膜51を形成しても良い。ここで、SiN膜51は、上記の通り圧縮応力を有する。ここで、図32に示すPMOSトランジスタP1においても、チャネル長方向は、結晶方位<100>と平行である。
【0116】
図32の構成を採用することにより、SiN膜51の圧縮応力の影響により、PMOSトランジスタP1のチャネル領域に生じる引張り歪は、さらに大きくなる。したがって、PMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0117】
次に、図30に示したNMOSトランジスタN1および図32に示したPMOSトランジスタP1を有するCMOSの製造方法について、工程断面図を用いて説明する。
【0118】
はじめに、主面(上面)が(100)面である半導体基板1を用意する。次に、通常のフォトリソグラフィ技術により、当該半導体基板1の表面内に所定の深さの溝を形成する。そして、当該溝に酸化膜2を充填する。次に、実施の形態1でも説明したように、半導体基板1に対して、NMOSトランジスタN1のチャネル形成のためのイオン注入および、PMOSトランジスタP1のチャネル形成のためのイオン注入を行う。ここで、各トランジスタN1,P1のチャネル長さ方向が<100>方向と平行となるように設計されている。さらに、半導体基板1上に、ゲート絶縁膜4およびゲート電極5とが当該順に堆積して構成されるゲート構造G1,G11を各々形成する。以上までの工程により、図33の構成が形成される。
【0119】
次に、ゲート構造G1,G11をマスクとして使用して、各LDD注入処理を実施する。具体的に、ゲート構造G11をマスクとして使用して、NMOS形成領域の半導体基板1に対しては、数keVのエネルギーで、1×1014〜数×1015/cm2程度の濃度での、砒素注入を行う。また、ゲート構造G1をマスクとして使用して、PMOS形成領域の半導体基板1に対しては、数百eVのエネルギーで、1×1014〜数×1015/cm2程度の濃度での、ボロン注入を行う。
【0120】
前者のLDD注入処理により、図34に示すように、ゲート構造G11の両脇における半導体基板1の表面内に、LDD領域L1が形成される。また、後者のLDD注入処理により、図34に示すように、ゲート構造G1の両脇における半導体基板1の表面内に、LDD領域L2が形成される。
【0121】
次に、各ゲート構造G1,G11の両側面に、サイドウォール膜SWを形成する。そして、当該サイドウォール膜SWが形成されたゲート構造G1,G11をマスクとして使用して、各イオン注入処理を行う。
【0122】
具体的に、当該サイドウォール膜SWが形成されたゲート構造G11をマスクとして使用して、NMOS形成領域の半導体基板1に対しては、数十keVのエネルギーで、数×1015/cm2の濃度で、砒素の注入を行う。また、当該サイドウォール膜SWが形成されたゲート構造G1をマスクとして使用して、PMOS形成領域の半導体基板1に対しては、数keVのエネルギーで、数×1015/cm2の濃度で、ボロンの注入を行う。
【0123】
前者のイオン注入処理により、図35に示すように、ゲート構造G11の両脇における半導体基板1の表面何に、ソース・ドレイン領域30が形成される。ここで、ソース・ドレイン領域30は、当該イオン注入処理により形成される領域と上記LDD領域L1とから成る段差形状を有する。また、後者のイオン注入処理により、図35に示すように、ゲート構造G1の両脇における半導体基板1の表面何に、ソース・ドレイン領域3が形成される。ここで、ソース・ドレイン領域3は、当該イオン注入処理により形成される領域と上記LDD領域L2とから成る段差形状を有する。
【0124】
次に、ソース・ドレイン領域3,30の上面およびゲート電極5の上面に対して、シリサイド処理を施す。当該シリサイド処理により、図36に示すように、ソース・ドレイン領域3,30の上面およびゲート電極5の上面に、NiSiから成るシリサイド膜6が各々形成される。
【0125】
次に、酸化膜2に対して、ドライエッチング処理を施す。これにより、図37に示すように、酸化膜2の上面の一部を除去し、窪み60を形成する。当該窪み60の深さは、半導体基板1の表面から10nm〜50nm程度である。
【0126】
その後、数十nm程度の膜厚を有するSiN膜51を、半導体基板1上に成膜する(図38参照)。SiN膜51は、上記膜厚で、窪み60内においても形成される。また、SiN膜51は、サイドウォール膜SWが形成されたゲート構造G1,G11を覆うように形成される。ここで、上記SiN膜51は、Single Stress Liner膜である。つまり、NMOS形成領域およびPMOS形成領域の両方において、圧縮応力を有する。
【0127】
その後、シリコン酸化膜から成り、数百nm程度の膜厚を有する層間絶縁膜7を、当該SiN膜51上に形成する。ここで、図39に示すように、層間絶縁膜7は窪み60を完全に充填するように形成される。その後、実施の形態1で説明したように、層間絶縁膜7に、複数のコンタクトプラグ8を形成する(図39)。当該コンタクトプラグ8は、下層のソース・ドレイン領域3,30と上層に配設される配線(図示せず)とを電気的に接続する。
【0128】
なお、上記では、図30に示したNMOSトランジスタN1および図32に示したPMOSトランジスタP1を有するCMOS構造について言及した。しかし、上記各実施の形態に係るMOSトランジスタを任意に組み合わせて、CMOSを作成することもできる。たとえば、実施の形態2で説明したNMOSトランジスタN1と実施の形態6で説明したPMOSトランジスタP1とを組み合わせてCMOSを作成しても良い。他に、実施の形態3で説明したPMOSトランジスタP1と実施の形態5で説明したNMOSトランジスタN1とを組み合わせてCMOSを作成しても良い。
【図面の簡単な説明】
【0129】
【図1】実施の形態1に係るPMOSトランジスタの要部構成を示す断面図である。
【図2】実施の形態1に係るPMOSトランジスタを上方向から見た平面図である。
【図3】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図4】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図5】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図6】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図7】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図8】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図9】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図10】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図11】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図12】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図13】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図14】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図15】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図16】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図17】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図18】実施の形態2に係るNMOSトランジスタの要部構成を示す断面図である。
【図19】実施の形態2に係るNMOSトランジスタの他の構成を示す断面図である。
【図20】実施の形態2に係るNMOSトランジスタの製造方法を説明するための工程断面図である。
【図21】実施の形態2に係るNMOSトランジスタの製造方法を説明するための工程断面図である。
【図22】実施の形態3に係るPMOSトランジスタの要部構成を示す断面図である。
【図23】実施の形態3に係るPMOSトランジスタを上方向から見た平面図である。
【図24】実施の形態3に係るPMOSトランジスタの他の構成を示す断面図である。
【図25】実施の形態2に係るNMOSトランジスタの製造方法を説明するための工程断面図である。
【図26】実施の形態2に係るNMOSトランジスタの製造方法を説明するための工程断面図である。
【図27】実施の形態4に係るCMOS構造の一例を示す断面図である。
【図28】実施の形態4に係るCMOS構造の他の例を示す断面図である。
【図29】実施の形態5に係るNMOSトランジスタの要部構成を示す断面図である。
【図30】実施の形態5に係るNMOSトランジスタの他の構成を示す断面図である。
【図31】実施の形態6に係るPMOSトランジスタの要部構成を示す断面図である。
【図32】実施の形態6に係るPMOSトランジスタの他の構成を示す断面図である。
【図33】CMOSの製造方法を説明するための工程断面図である。
【図34】CMOSの製造方法を説明するための工程断面図である。
【図35】CMOSの製造方法を説明するための工程断面図である。
【図36】CMOSの製造方法を説明するための工程断面図である。
【図37】CMOSの製造方法を説明するための工程断面図である。
【図38】CMOSの製造方法を説明するための工程断面図である。
【図39】CMOSの製造方法を説明するための工程断面図である。
【符号の説明】
【0130】
1 半導体基板、2,D1 素子分離膜、3,30 ソース・ドレイン領域(電極領域、4 ゲート絶縁膜、5 ゲート電極、6 シリサイド膜、7 層間絶縁膜、8 コンタクトプラグ、10 SiC層、11,16,51 SiN膜、12 SiGe層、35,41 第二の電極領域、36,40 第一の電極領域、G1,G11 ゲート構造、SW サイドウォール膜、P1 PMOSトランジスタ、N1 NMOSトランジスタ。
【技術分野】
【0001】
この発明は、半導体装置に係る発明であり、特に、MOSトランジスタを有する半導体装置に関するものである。
【背景技術】
【0002】
半導体装置において、チャネル領域に局所的な歪を印加することにより性能の向上を図る手法が近年、積極的に採用されている。チャネル領域に局所的な歪を印加する手法には、いくつかの方法がある。代表的な手法の1つとして、引張り応力(膜自身が伸びようとする力)または圧縮応力(膜自身が縮まろうとする力)を有する、シリコン窒化膜(SiN膜)を用いる手法がある(特許文献1)。
【0003】
PMOS(MOS:Metal Oxide Semiconductor)トランジスタに対して引張り応力を有するシリコン窒化膜、NMOSトランジスタに対しては圧縮応力を有するシリコン窒化膜を用いる。これにより、各MOSトランジスタにおけるキャリアの移動度を向上させることができる。なお、PMOSトランジスタにおいて、チャネルの長さ方向が結晶方位<100>と平行である場合には、圧縮応力を有するシリコン窒化膜の形成によっても、PMOSトランジスタにおけるキャリアの移動度を向上させることができる。
【0004】
【特許文献1】IEEE 2003、「Process−Strained Si(PSS)CMOS Technology Featuring 3D Strain Engineering」、C.H.Ge他、Taiwan Semiconductor Manufacturing Company,Ltd他
【発明の開示】
【発明が解決しようとする課題】
【0005】
ところで、MOSトランジスタの電流駆動力の向上と当該トランジスタの微細化を両立させることが困難になってきている。また、上記以外の構成により、MOSトランジスタの電流駆動能力を向上させる構造も望まれている。
【0006】
そこで、本発明は、MOSトランジスタの電流駆動能力をより向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る1の実施の形態においては、半導体装置は、シリコンから成る半導体基板内部に形成される、SiC層を備えている。当該SiC層は、PMOSトランジスタのチャネル領域の下方から、PMOSトランジスタを構成する電極領域内若しくは電極領域下に渡って、形成されている。
【発明の効果】
【0008】
上記実施の形態によれば、PMOSトランジスタのチャネル領域において、圧縮歪を発生させることができる。したがって、PMOSトランジスタの電流駆動能力の向上を図ることができる。
【発明を実施するための最良の形態】
【0009】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【0010】
<実施の形態1>
本実施の形態に係るPMOSトランジスタを備える半導体装置の構成を、断面図である図1に示す。
【0011】
図1に示すように、半導体基板1の上面内にはPMOSトランジスタP1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、酸化膜等から成る素子分離膜2が形成されている。なお、当該素子分離膜2により、PMOSトランジスタP1と、当該PMOSトランジスタP1と隣接する他の半導体素子とを、電気的に分離することができる。
【0012】
また、PMOSトランジスタP1は、ソース・ドレイン領域(電極領域と把握できる)3と、ゲート構造G1とから構成されている。ここで、ゲート構造G1は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域3の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G1の両側面には、積層構造のサイドウォール膜SWが形成されている。また、半導体基板1の表面内にPMOSトランジスタP1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域3に挟まれており、ゲート構造G1の下に形成される。
【0013】
さらに、本実施の形態では、PMOSトランジスタP1のチャネル領域の下方から、上記ソース・ドレイン領域3の下方に渡って、SiC(炭化シリコン)層10が形成されている。シリコンの格子定数とSiCの格子定数との相違に起因して、SiC層10は、シリコンから成る半導体基板1内部において、圧縮応力を有する。
【0014】
なお、図1に示すように、ゲート構造G1を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域3と電気的に接続するコンタクトプラグ8が、各々形成されている。
【0015】
以上のように、本実施の形態に係る半導体装置では、PMOSトランジスタP1のチャネル領域の下方から、上記ソース・ドレイン領域3の下方に渡って、SiC層10が形成されている。
【0016】
上記の通り、SiC層10は、シリコンから成る半導体基板1内部において、圧縮応力を有する。したがって、SiC層10はチャネル領域の大部分の下方に形成されているので、当該チャネル領域において圧縮歪が発生する。チャネル領域における当該圧縮歪の発生により、PMOSトランジスタP1の電流駆動能力を向上させることができる。
【0017】
また、ソース・ドレイン領域3内または下方において、SiC層10が形成されている場合には、ソース・ドレイン領域3に含まれるボロンなどの不純物が半導体基板1の内部に拡散することを抑制できる。つまり、図1の構成を有する半導体装置では、ショットチャネル効果を改善することができる。
【0018】
また、図2に示すようにPMOSトランジスタP1のチャネル長さ方向が、結晶方位<110>と平行であっても良い。ここで、図2は、図1の半導体装置を上から見た平面図である。なお、ソース・ドレイン領域3は半導体基板1の表面内に形成されるので、図2では、ソース・ドレイン領域3の輪郭は点線で図示している。図2のx方向(ゲート長方向)が、チャネル長さ方向であり、結晶方位<110>である。
【0019】
以上のように、PMOSトランジスタP1のチャネル長さ方向が、結晶方位<110>と平行であるので、チャネル領域における圧縮歪に起因したPMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0020】
また、図3に示すように、PMOSトランジスタP1を構成するゲート電極G1を覆うように、半導体基板1上に、SiN膜(シリコン窒化膜)11を形成しても良い。ここで、SiN膜11は、引張り応力を有する。換言すれば、図3に示すように形成された当該SiN膜11は、チャネル領域に圧縮応力を発生させる膜である。
【0021】
図3の構成を採用することにより、SiN膜11の引張り応力の影響により、PMOSトランジスタP1のチャネル領域に生じる圧縮歪は、さらに大きくなる。したがって、PMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0022】
また、図4に示すように、PMOSトランジスタP1のソース・ドレイン領域(電極領域)3は、少なくともSiGe(シリコンゲルマニウム)層12を含んでいても良い。なお、当該SiGe層12は、ソース・ドレイン領域3と共に、p型の不純物が導入されている。
【0023】
図4の構成を採用することにより、SiGe層12の格子定数とシリコンの格子定数との相違に起因して、PMOSトランジスタP1のチャネル領域に生じる圧縮歪は、さらに大きくなる。したがって、PMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0024】
なお、ソース・ドレイン領域3の全領域がSiGe層12で構成されていてもかまわない。
【0025】
また、次の構成も採用できる。つまり、図5に示す構成において、PMOSトランジスタP1のチャネル長さ方向が、結晶方位<110>と平行である。また、図5に示すように、PMOSトランジスタP1を構成するゲート電極G1を覆うように、半導体基板1上に、引張り応力を有するSiN膜11を形成する。さらに、PMOSトランジスタP1のソース・ドレイン領域3は、少なくともSiGe層12を含んでいる。
【0026】
また、図6に示すように、ソース・ドレイン領域(電極領域)3は、第一の電極領域3aと第二の電極領域3bとから構成されていても良い。ここで、第一の電極領域3aは、第一の深さを有し、シリコンから成る。他方、第二の電極領域3bは、第一の深さより深い第二の深さを有し、SiGeから成る。また、図6に示すように、水平方向において、第一の電極領域3aは、第二の電極領域3bと比較して、PMOSトランジスタP1のチャネル領域の近くに形成されている。また、SiC層10は、第二の電極領域3bと重ならず、チャネル領域下から第一の電極領域3aの下方に渡って、形成されている。
【0027】
上記の通り、SiGe自体は、図6の水平方向に広がる応力を有する。他方、SiC層10自体は、図6の水平方向に縮まる応力を有する。図6の構成では、上面方向から見た場合には、SiGe形成領域とSiC層10形成領域とが重複しない。したがって、SiGeによる応力とSiC層10による応力とが打ち消しあうことを防止できる。
【0028】
なお、図7に示すように、SiC層10は、PMOSトランジスタP1のチャネル領域の下方から、不純物拡散領域であるソース・ドレイン領域3内に渡って、形成されていても良い。
【0029】
次に、図5に示したPMOSトランジスタP1を有するCMOSの製造方法について、工程断面図を用いて説明する。ここで、各工程断面図の(A)は、図2のx方向(ゲート長方向)に沿っての断面図である。他方、各工程断面図の(B)は、図2のy方向(ゲート幅方向)に沿っての断面図である。
【0030】
はじめに、主面(上面)が(100)面である半導体基板1を用意する。次に、当該半導体基板1上に、膜厚が5〜10nm程度のパッド酸化膜20および膜厚が90nm程度のSiN膜21を、当該順に形成する。そして、通常のフォトリソグラフィ技術により、所定の開口部を有するレジストを、SiN膜21上に形成する。ここで、レジストは、活性領域となる領域の上方に残存している。そして、当該レジストをマスクとして用いて、SiN膜22、パッド酸化膜21および半導体基板1に対して、エッチング処理を実施する。その後、レジストを除去する。当該除去後の様子を、図8に示す。
【0031】
図8に示すように、活性領域となる領域上にのみ、パッド酸化膜21およびSiN膜22が残存している。換言すれば、後に素子分離膜2が形成される領域の上方においては、パッド酸化膜21およびSiN膜22が除去されている。さらに、後に素子分離膜2が形成される領域においては、半導体基板1の表面内には、所定の深さの溝22が形成されている。ここで、各トランジスタのチャネル長さ方向が<110>方向と平行となるように設計されている。
【0032】
次に、溝22内に、内壁酸化膜を10nm程度形成した後、Spin On Glass(SOG)やCVD(Chemical Vapor Deposition)により、溝22内およびSiN膜21上に酸化膜23を形成する。次に、酸化膜23が形成された半導体基板1に対して、500〜1100℃のアニール処理を実施する。その後、酸化膜23に対してCMP(Chemical Mechanical Polishing)を実施する。これにより、図9に示すように、SiN膜21上の酸化膜23は除去され、溝22には酸化膜23が残存する。
【0033】
次に、酸化膜23の一部、SiN膜21、およびパッド酸化膜20を除去する。これにより、図10に示すように、半導体基板1の上面を露出させると共に、半導体基板1の表面内に素子分離膜2を形成する。次に、図10のNMOS形成領域の半導体基板1に対して、ウエル形成のために、数十keVのエネルギー、数×1013/cm2の濃度で、ボロン注入を行う。さらに、チャネル注入のため数十keVのエネルギー、数×1012〜1013/cm2の濃度で、ボロン注入を行う。これに対して、図10のPMOS形成領域の半導体基板1に対して、ウエル形成のために、数百keVのエネルギー、数×1013/cm2の濃度で、リン注入を行う。さらに、チャネル注入のため数十keVのエネルギー、数×1012〜1013/cm2の濃度で、砒素注入を行う。
【0034】
次に、半導体基板1上に、酸化膜から成るゲート絶縁膜4およびポリシリコンから成るゲート電極5を当該順に堆積する。その後、ゲート絶縁膜4およびゲート電極5を、所定の形状にパターニングする(図11参照)。次に、ゲート絶縁膜4とゲート電極5とから成る積層体の両側面にオフセットスペーサSWaを形成する(図11参照)。その後、PMOS形成領域の半導体基板1に対して、数keV〜数十keVのエネルギーで、1×1014/cm2〜数×1015/cm2程度の濃度で、炭素を注入する。当該炭素注入により、図11の(A)に示すように、PMOS形成領域の半導体基板1内に、SiC層10が形成される。
【0035】
次に、オフセットスペーサSWaが形成されたゲート電極5を覆うように、半導体基板1上に、酸化膜および窒化膜を各々堆積する。そして、当該酸化膜、窒化膜に対して異方性エッチング処理を施すことにより、ゲート絶縁膜4とゲート電極5とから成る積層体の両側面に、サイドウォール膜SWbを形成する(図12参照)。その後、図12の(A)に示すように、PMOS形成領域において、後にソース・ドレイン領域3となる領域の一部をエッチング除去する。これにより、図12の(A)に示すように、PMOS形成領域の半導体基板1の表面内に、窪み25が形成される。
【0036】
ここで、窪み25の深さは、SiC層10に至らない深さである。なお、図6に示した構成を作製する場合には、SiC層10の一部もエッチング除去すれば良い。つまり、図6の構成を作製する場合には、エッチング処理により形成される窪みの底部は、SiC層10の形成位置より深い位置に存する。なお、図6の構成作製のための前記エッチング処理では、SiC層10の一部は除去されるが、当該窪みの側面には、SiC層10の他の部分が残存する。
【0037】
次に、上記窪み25に対して、SiGe(シリコンゲルマニウム)エピタキシャル成長処理を実施する。これにより、図13に示すように、PMOS形成領域の半導体基板1の表面内に、SiGe層12が形成される。図13に示すように、SiGe層12は、ゲート絶縁膜4とゲート電極5とから成る積層体の両脇に形成される。なお、図13の工程において、ゲート幅方向の工程断面図は図12の(B)と同じである。したがって、ゲート幅方向の工程断面図は、図13では図示を省略している。
【0038】
次に、図13に示した構造体に対して、各イオン注入処理を行う。NMOS形成領域の半導体基板1に対しては、数十keVのエネルギーで、数×1015/cm2の濃度で、砒素の注入を行う。他方、PMOS形成領域の半導体基板1に対しては、数keVのエネルギーで、数×1015/cm2の濃度で、ボロンの注入を行う。これらのイオン注入処理により、図14に示すように、NMOS形成領域の半導体基板1の表面内には、ソース・ドレイン領域30bが形成される。他方、PMOS形成領域の半導体基板1の表面内には、ソース・ドレイン領域3bが形成される。
【0039】
ここで、ソース・ドレイン領域30bは、NMOS形成領域に形成された、ゲート絶縁膜4とゲート電極5とから成る積層体の両脇に形成される。他方、ソース・ドレイン領域3bは、PMOS形成領域に形成された、ゲート絶縁膜4とゲート電極5とから成る積層体の両脇に形成される。なお、ソース・ドレイン領域3bの接合面は、SiGe層12とSiC層10の間に位置される。
【0040】
なお、図14の工程において、ゲート幅方向の工程断面図は図12の(B)と同じである。したがって、ゲート幅方向の工程断面図は、図14では図示を省略している。
【0041】
次に、図15に示すように、サイドウォール膜SWbの一部を除去し、ゲート絶縁膜4とゲート電極5とから成る積層体の側面に、L字状のサイドウォールSWcを残存させる。その後、前記積層体をマスクとして使用して、LDD(Lightly Doped Drain)注入処理を実施する。当該LDD注入により、膜厚の薄い部分のサイドウォール膜SWc下方において、エクステンション領域が形成される。具体的に、NMOS形成領域の半導体基板1の表面内には、当該エクステンション領域を含むソース・ドレイン領域30が形成される。これに対して、PMOS形成領域の半導体基板1の表面内には、当該エクステンション領域を含むソース・ドレイン領域3が形成される。
【0042】
ここで、上記LDD注入は、たとえば次のような条件で行われる。NMOS形成領域の半導体基板1に対しては、数keVのエネルギーで、1×1014〜数×1015/cm2程度の濃度での、砒素注入を行う。これに対して、PMOS形成領域の半導体基板1に対しては、数百eVのエネルギーで、1×1014〜数×1015/cm2程度の濃度での、ボロン注入を行う。さらに、900〜1250℃程度でのアニール処理により、不純物を活性化させる。
【0043】
次に、L字状のサイドウォール膜SWc上に、所定の膜厚の酸化膜を形成する。これにより、図16に示すように、ゲート絶縁膜4とゲート電極5とから成る積層体の両側面に、積層構造のサイドウォール膜SWが再度形成される。なお、当該サイドウォール膜SWの形成工程は省略可能である。つまり、ゲート絶縁膜4とゲート電極5とから成る積層体の両側面に、L字状のサイドウォール膜SWcのみを形成した状態(図15の状態)で、次の図17に示す工程を実施しても良い。
【0044】
次に、ソース・ドレイン領域3,30の上面およびゲート電極5の上面に対して、シリサイド処理を施す。これにより、図17に示すように、ソース・ドレイン領域3,30の上面およびゲート電極5の上面に、NiSi(ニッケルシリコン)から成るシリサイド膜6が各々形成される。その後、数十nm程度の膜厚を有するSiN膜11,16を、半導体基板1上に成膜する(図17参照)。ここで、当該SiN膜11,16は、ゲート電極5およびサイドウォール膜SWを覆うように形成される。
【0045】
ここで、上記SiN膜11,16は、Dual Stress Liner膜である。つまり、NMOS形成領域に形成されるSiN膜16は、圧縮応力を有する膜であり、PMOS形成領域に形成されるSiN膜11は、引張り応力を有する膜である。つまり、当該SiN膜16は、NMOSトランジスタのチャネル領域に引張り歪を発生させる膜であり、当該SiN膜11は、PMOSトランジスタのチャネル領域に圧縮歪を発生させる膜である。たとえば、同じSiN膜において、含有される水素の濃度を変化させる。これにより、当該SiN膜を、引張り応力を有する膜または圧縮応力を有する膜のどちらかの膜にすることができる。
【0046】
その後、シリコン酸化膜から成る層間絶縁膜7を、当該SiN膜11,16上に形成する(図17参照)。そして、フォトリソグラフィ技術を用いて、当該層間絶縁膜に複数のコンタクトホールを形成する。次に、各コンタクトホールに対して、Ti(チタン)/TiN(窒化チタン)、およびW(タングステン)を充填する。これにより、層間絶縁膜7には、複数のコンタクトプラグ8が形成される。なお、当該コンタクトプラグ8は、下層のソース・ドレイン領域3,30と上層に配設される配線(図示せず)とを電気的に接続する。
【0047】
なお、上述した工程において、SiGe層12の形成工程(窪み25の形成+エピタキシャル成長)およびSiN膜11の成膜工程を省略したとする。当該場合には、PMOS形成領域には、図5に示した構成のPMOSトランジスタP1でなく、図1に示した構成のPMOSトランジスタP1が作製される。
【0048】
<実施の形態2>
本実施の形態に係るNMOSトランジスタを備える半導体装置の構成を、断面図である図18に示す。
【0049】
図18に示すように、半導体基板1の上面内にはNMOSトランジスタN1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、酸化膜等から成る素子分離膜2が形成されている。なお、当該素子分離膜2により、NMOSトランジスタN1と、当該NMOSトランジスタN1と隣接する他の半導体素子とを、電気的に分離することができる。
【0050】
また、NMOSトランジスタN1は、ソース・ドレイン領域(電極領域と把握できる)30と、ゲート構造G11とから構成されている。ここで、ゲート構造G11は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域30の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G11の両側面には、積層構造のサイドウォール膜SWが形成されている。また、半導体基板1の表面内にNMOSトランジスタN1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域30に挟まれており、ゲート構造G11の下に形成される。
【0051】
ここで、図18に示すように、本実施の形態に係るソース・ドレイン領域30は、第一の電極領域36と第二の電極領域35とを有する構成となっている。ここで、第一の電極領域36および第二の電極領域35は、共にSiCから成る。また、第一の電極領域36の半導体基板1内の深さは、第二の電極領域35の半導体基板1内の深さよりも浅い。さらに、水平方向において、第一の電極領域36は、第二の電極領域35と比較して、NMOSトランジスタN1のチャネル領域の近くに形成されている。
【0052】
ここで、図18の構成では、NMOSトランジスタN1のソース・ドレイン電極30は、n型の不純物を含む第一、二の電極領域35,36と、前記と同じn型の不純物を含むシリコンとから構成されている。しかし、当該ソース・ドレイン電極30は、n型の不純物を含む第一、二の電極領域35,36のみにより構成されていても良い。
【0053】
なお、シリコンの格子定数とSiCの格子定数との相違に起因して、SiCから構成される各電極領域層35,36は、シリコンから成る半導体基板1内部において、圧縮応力を有する。
【0054】
なお、図18に示すように、ゲート構造G11を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域30と電気的に接続するコンタクトプラグ8が、各々形成されている。
【0055】
以上のように、本実施の形態に係る半導体装置では、NMOSトランジスタN1のソース・ドレイン電極30は、第一の電極領域36と第二の電極領域35とを有する。第一,二の電極領域35,36は、共にSiCから成る。
【0056】
上記の通り、SiCから成る第一、二の電極領域35,36は、シリコンから成る半導体基板1内部において、圧縮応力を有する。したがって、当該圧縮応力を有する電極領域35,36に挟まれるチャネル領域において、引張り歪が発生する。チャネル領域における当該引張り歪の発生により、NMOSトランジスタN1の電流駆動能力を向上させることができる。
【0057】
また、本実施の形態では、第一の電極領域36の深さは、第二の電極領域35の深さよりも浅い。さらに、水平方向において、第一の電極領域36の方が、よりチャネル領域側に形成されている。
【0058】
したがって、第一の電極領域36を有さない構成と比較して、チャネル領域付近の接合面におけるリーク電流の抑制をより図ることができる。
【0059】
また、図19に示すように、NMOSトランジスタN1を構成するゲート電極G11を覆うように、半導体基板1上に、SiN膜16を形成しても良い。ここで、SiN膜16は、圧縮応力を有する。換言すれば、図19に示すように形成されたSiN膜16は、NMOSトランジスタN1のチャネル領域に引張り歪を発生させる膜である。
【0060】
図19の構成を採用することにより、SiN膜16の圧縮応力の影響により、NMOSトランジスタN1のチャネル領域に生じる引張り歪は、さらに大きくなる。したがって、NMOSトランジスタN1の電流駆動能力をさらに向上させることができる。
【0061】
次に、図18に示したNMOSトランジスタN1のソース・ドレイン領域30の形成方法について、工程断面図を用いて説明する。
【0062】
表面内に所定の導電型のウエル領域および素子分離膜2が形成され、上面にゲート構造G11が形成された半導体基板1を用意する。ゲート構造G11は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート構造G11の両側面には、オフセットスペーサSWaが形成される。
【0063】
当該ゲート構造G11をマスクとして用いて、半導体基板1に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。当該炭素注入により、図20に示すように、ゲート構造G11の両脇の半導体基板1の表面内には、SiC領域40が形成される。
【0064】
さらに、当該ゲート構造G11をマスクとして用いて、半導体基板1に対して砒素を注入する。ここで、当該砒素注入は、たとえば、数keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。さらに、900〜1250℃程度でのアニール処理により、図20に示すように、ゲート構造G11の両脇の半導体基板1の表面内には、比較的浅い不純物拡散領域41が形成される。
【0065】
次に、オフセットスペーサSWa上に酸化膜等を形成することにより、図21に示すように、ゲート構造G11の両側面に積層構造のサイドウォール膜SWを形成する。
【0066】
サイドウォール膜SWが形成されたゲート構造G11をマスクとして用いて、半導体基板1に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数十keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。当該炭素注入により、図21に示すように、ゲート構造G11の両脇の半導体基板1の表面内には、段差形状を有するSiC領域が形成される。つまり、完成品において電極領域として機能する、上記第一の電極領域36および第二の電極領域35が形成される。
【0067】
さらに、サイドウォール膜SWが形成されたゲート構造G11をマスクとして用いて、半導体基板1に対して砒素を注入する。ここで、当該砒素注入は、たとえば、数十keVのエネルギーで、数×1015/cm2の濃度で実施される。当該砒素注入により、図21に示すように、ゲート構造G11の両脇の半導体基板1の表面内には、比較的浅い不純物拡散領域と比較的深い不純物拡散領域とから成るソース・ドレイン領域30が形成される。なお、当該ソース・ドレイン領域30には、上記第一の電極領域36および第二の電極領域35が含まれている。
【0068】
その後、図21に示した半導体基板1上に、層間絶縁膜を形成し、当該層間絶縁膜内にコンタクトプラグおよび配線を配設する。
【0069】
<実施の形態3>
本実施の形態に係るPMOSトランジスタを備える半導体装置の構成を、断面図である図22に示す。
【0070】
図22に示すように、半導体基板1の上面内にはPMOSトランジスタP1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、酸化膜等から成る素子分離膜2が形成されている。なお、当該素子分離膜2により、PMOSトランジスタP1と、当該PMOSトランジスタP1と隣接する他の半導体素子とを、電気的に分離することができる。
【0071】
また、PMOSトランジスタP1は、ソース・ドレイン領域(電極領域と把握できる)3と、ゲート構造G1とから構成されている。ここで、ゲート構造G1は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域3の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G1の両側面には、積層構造のサイドウォール膜SWが形成されている。また、半導体基板1の表面内にPMOSトランジスタP1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域3に挟まれており、ゲート構造G1の下に形成される。
【0072】
さらに、本実施の形態では、図23に示すようにPMOSトランジスタP1のチャネル長さ方向が、結晶方位<100>と平行であっても良い。ここで、図23は、図22の半導体装置を上から見た平面図である。なお、ソース・ドレイン領域3は半導体基板1の表面内に形成されるので、図23では、ソード・ドレイン領域3の輪郭は点線で図示している。図23のx方向(ゲート長方向)が、チャネル長さ方向であり、結晶方位<100>である。
【0073】
また、図22に示すように、本実施の形態に係るソース・ドレイン領域3は、第一の電極領域40と第二の電極領域41とを有する構成となっている。ここで、第一の電極領域40および第二の電極領域41は、共にSiCから成る。また、第一の電極領域40の半導体基板1内の深さは、第二の電極領域41の半導体基板1内の深さよりも浅い。さらに、水平方向において、第一の電極領域40は、第二の電極領域41と比較して、PMOSトランジスタP1のチャネル領域の近くに形成されている。
【0074】
ここで、図22の構成では、PMOSトランジスタP1のソース・ドレイン電極3は、p型の不純物を含む第一、二の電極領域40,41と、前記と同じp型の不純物を含むシリコンとから構成されている。しかし、当該ソース・ドレイン電極3は、p型の不純物を含む第一、二の電極領域40,41のみにより構成されていても良い。
【0075】
なお、シリコンの格子定数とSiCの格子定数との相違に起因して、SiCから構成される各電極領域層40,41は、シリコンから成る半導体基板1内部において、圧縮応力を有する。
【0076】
なお、図22に示すように、ゲート構造G1を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域3と電気的に接続するコンタクトプラグ8が、各々形成されている。
【0077】
以上のように、本実施の形態に係る半導体装置では、PMOSトランジスタP1のソース・ドレイン電極3は、第一の電極領域40と第二の電極領域41とを有する。第一,二の電極領域40,41は、共にSiCから成る。また、PMOSトランジスタP1のチャネル長さ方向が、結晶方位<100>と平行である。
【0078】
上記の通り、SiCから成る第一、二の電極領域40,41は、シリコンから成る半導体基板1内部において、圧縮応力を有する。したがって、当該圧縮応力を有する電極領域40,41に挟まれるチャネル領域において、引張り歪が発生する。ところで、上記チャネル長さ方向が結晶方位<110>と平行である場合には、チャネル領域における圧縮歪に起因して、PMOSトランジスタP1の電流駆動能力が向上する。ところが、上記チャネル長さ方向が結晶方位<100>と平行である場合(図23)には、チャネル領域における圧縮歪および引張り歪の両方に起因して、PMOSトランジスタP1の電流駆動能力が向上する。よって、上記構成により、チャネル領域における当該引張り歪の発生により、PMOSトランジスタP1の電流駆動能力を向上させることができる。
【0079】
また、本実施の形態では、第一の電極領域40の深さは、第二の電極領域41の深さよりも浅い。さらに、水平方向において、第一の電極領域40の方が、よりチャネル領域側に形成されている。
【0080】
したがって、第一の電極領域40を有さない構成と比較して、チャネル領域付近の接合面におけるリーク電流の抑制をより図ることができる。
【0081】
また、図24に示すように、PMOSトランジスタP1を構成するゲート電極G1を覆うように、半導体基板1上に、SiN膜16を形成しても良い。ここで、SiN膜16は、圧縮応力を有する。換言すれば、図24に示すように形成されたSiN膜16は、PMOSトランジスタP1のチャネル領域に引張り歪を発生させる膜である。ここで、図24に示すPMOSトランジスタP1においても、チャネル長方向は、結晶方位<100>と平行である。
【0082】
図24の構成を採用することにより、SiN膜16の圧縮応力の影響により、PMOSトランジスタP1のチャネル領域に生じる引張り歪は、さらに大きくなる。したがって、PMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0083】
次に、図22に示したPMOSトランジスタP1のソース・ドレイン領域3の形成方法について、工程断面図を用いて説明する。
【0084】
表面内に所定の導電型のウエル領域および素子分離膜2が形成され、上面にゲート構造G1が形成された半導体基板1を用意する。ゲート構造G1は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート構造G1の両側面には、オフセットスペーサSWaが形成される。
【0085】
当該ゲート構造G1をマスクとして用いて、半導体基板1に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。当該炭素注入により、図25に示すように、ゲート構造G1の両脇の半導体基板1の表面内には、SiC領域45が形成される。
【0086】
さらに、当該ゲート構造G1をマスクとして用いて、半導体基板1に対してボロンを注入する。ここで、当該ボロン注入は、たとえば、数百eVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。さらに、900〜1250℃程度でのアニール処理により、図25に示すように、ゲート構造G1の両脇の半導体基板1の表面内には、比較的浅い不純物拡散領域46が形成される。
【0087】
次に、オフセットスペーサSWa上に酸化膜等を形成することにより、図26に示すように、ゲート構造G1の両側面に積層構造のサイドウォール膜SWを形成する。
【0088】
サイドウォール膜SWが形成されたゲート構造G1をマスクとして用いて、半導体基板1に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数十keVのエネルギーで、1×1014〜数×1015/cm2の濃度で実施される。当該炭素注入により、図26に示すように、ゲート構造G1の両脇の半導体基板1の表面内には、段差形状を有するSiC領域が形成される。つまり、完成品において電極領域として機能する、上記第一の電極領域40および第二の電極領域41が形成される。
【0089】
さらに、サイドウォール膜SWが形成されたゲート構造G1をマスクとして用いて、半導体基板1に対してボロンを注入する。ここで、当該ボロン注入は、たとえば、数keVのエネルギーで、数×1015/cm2の濃度で実施される。さらに、900〜1250℃程度でのアニール処理により、図26に示すように、ゲート構造G1の両脇の半導体基板1の表面内には、比較的浅い不純物拡散領域と比較的深い不純物拡散領域とから成るソース・ドレイン領域3が形成される。なお、当該ソース・ドレイン領域3には、上記第一の電極領域40および第二の電極領域41が含まれている。
【0090】
その後、図26に示した半導体基板1上に、層間絶縁膜を形成し、当該層間絶縁膜内にコンタクトプラグおよび配線を配設する。
【0091】
<実施の形態4>
実施の形態1〜3において、さまざま形態のPMOSトランジスタP1およびNMOSトランジスタN1に言及した。これら、PMOSトランジスタP1とNMOSトランジスタN1とを組み合わせて、複数種類のCMOSを形成することができる。
【0092】
たとえば、実施の形態1で説明した図5の構成を有するPMOSトランジスタP1と、実施の形態2で説明した図19の構成を有するNMOSトランジスタN1とを組み合わせることにより、図27に示すCMOSを形成することができる。ここで、図2を用いて説明したように、PMOSトランジスタP1のチャネル長方向は、結晶方位<110>と平行である。
【0093】
また、実施の形態3で説明した図24の構成を有するPMOSトランジスタP1と、実施の形態2で説明した図19の構成を有するNMOSトランジスタN1とを組み合わせることにより、図28に示すCMOSを形成することができる。ここで、図23を用いて説明したように、PMOSトランジスタP1のチャネル長方向は、結晶方位<100>と平行である。
【0094】
なお、図28の構成を採用した場合には、第一、二の電極領域35,36,40,41の形成のための炭素注入処理は、NMOS形成領域とPMOS形成領域とで同時に実行できる。また、ゲート構造G1,G11を覆うSiN膜16も、Dual Stress Liner膜でなく、圧縮応力のみを有するSingle Stress Liner膜で良い。つまり、図28の構成を採用した場合には、CMOSの製造工程をより簡略化させることが可能である。
【0095】
<実施の形態5>
本実施の形態に係るNMOSトランジスタを備える半導体装置の構成を、断面図である図29に示す。
【0096】
図29に示すように、半導体基板1の上面内にはNMOSトランジスタN1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、積層構造の素子分離膜D1が形成されている。
【0097】
本実施の形態では、素子分離膜D1は、少なくとも酸化膜2と圧縮応力を有するSiN膜51とから構成されている。酸化膜2は、素子分離膜D1の底部から、半導体基板1の表面から10〜50nm程度の深さ位置まで形成されている。そして、当該酸化膜2の上面から半導体基板1の表面位置に至って、SiN膜51が形成されている。
【0098】
換言すれば、圧縮応力を有するSiN膜51は、NMOSトランジスタN1のチャネル領域と同じ深さ位置に形成されている。ここで、図29の構成では、SiN膜51は凹状に形成されており、当該凹部を充填するように、層間絶縁膜7の一部が形成されている。なお、当該素子分離膜D1により、NMOSトランジスタN1と、当該NMOSトランジスタN1と隣接する他の半導体素子とを、電気的に分離することができる。
【0099】
また、NMOSトランジスタN1は、ソース・ドレイン領域(電極領域と把握できる)30と、ゲート構造G11とから構成されている。ここで、ゲート構造G11は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域30の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G11の両側面には、積層構造のサイドウォール膜SWが形成されている。
【0100】
また、半導体基板1の表面内にNMOSトランジスタN1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域30に挟まれており、ゲート構造G11の下に形成される。また、当該チャネル領域は、水平方向において、上記素子分離膜D1を構成するSiN膜51により、ソース・ドレイン領域30を介して、挟まれている。
【0101】
なお、図29に示すように、ゲート構造G11を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域30と電気的に接続するコンタクトプラグ8が、各々形成されている。また、上述のように、層間絶縁膜7の一部は、凹状のSiN膜51の当該凹部を充填している。
【0102】
以上のように、本実施の形態に係る半導体装置では、素子分離膜D1は、圧縮応力を有するSiN膜51を少なくとも含んでいる。そして、当該圧縮応力を有するSiN膜51は、NMOSトランジスタN1のチャネル領域と同じ深さ位置に形成されている。
【0103】
したがって、SiN膜51は、素子分離膜D1の表面内において縮まろうとするので、チャネル領域において、引張り歪が発生する。チャネル領域における当該引張り歪の発生により、NMOSトランジスタN1の電流駆動能力を向上させることができる。
【0104】
また、図30に示すように、NMOSトランジスタN1を構成するゲート電極G11を覆うように、半導体基板1上に、上記圧縮応力を有するSiN膜51が形成されていても良い。
【0105】
図30の構成を採用することにより、SiN膜51の有する圧縮応力の影響により、NMOSトランジスタN1のチャネル領域に発生する引張り歪は、さらに大きくなる。したがって、NMOSトランジスタN1の電流駆動能力をさらに向上させることが可能となる。
【0106】
<実施の形態6>
本実施の形態に係るPMOSトランジスタを備える半導体装置の構成を、断面図である図31に示す。
【0107】
図31に示すように、半導体基板1の上面内にはPMOSトランジスタP1が形成されている。ここで、半導体基板1は、シリコンから構成されており、当該半導体基板1の主面(上面)は、たとえば(100)面である。また、半導体基板1の表面内には、積層構造の素子分離膜D1が形成されている。
【0108】
本実施の形態では、素子分離膜D1は、少なくとも酸化膜2と圧縮応力を有するSiN膜51とから構成されている。酸化膜2は、素子分離膜D1の底部から、半導体基板1の表面から10〜50nm程度の深さ位置まで形成されている。そして、当該酸化膜2の上面から半導体基板1の表面位置に至って、SiN膜51が形成されている。
【0109】
換言すれば、SiN膜51は、PMOSトランジスタP1のチャネル領域と同じ深さ位置に形成されている。ここで、図31の構成では、SiN膜51は凹状に形成されており、当該凹部を充填するように、層間絶縁膜7の一部が形成されている。なお、当該素子分離膜D1により、PMOSトランジスタP1と、当該PMOSトランジスタP1と隣接する他の半導体素子とを、電気的に分離することができる。
【0110】
また、PMOSトランジスタP1は、ソース・ドレイン領域(電極領域と把握できる)3と、ゲート構造G1とから構成されている。ここで、ゲート構造G1は、ゲート絶縁膜4とゲート電極5とが当該順に積層された積層体である。なお、ゲート電極5の表面内およびソース・ドレイン領域3の表面内には、各々シリサイド膜6が形成されている。また、上記ゲート構造G1の両側面には、積層構造のサイドウォール膜SWが形成されている。また、半導体基板1の表面内にPMOSトランジスタP1のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域3に挟まれており、ゲート構造G1の下に形成される。
【0111】
また、図31に示すように、PMOSトランジスタP1のチャネルのチャネル長方向は、結晶方位<100>と平行である。
【0112】
なお、図31に示すように、ゲート構造G1を覆うように、層間絶縁膜7が形成されている。さらに、当該層間絶縁膜7の表面内には、シリサイド膜6を介してソース・ドレイン領域3と電気的に接続するコンタクトプラグ8が、各々形成されている。また、上述のように、層間絶縁膜7の一部は、凹状のSiN膜51の当該凹部を充填している。
【0113】
以上のように、本実施の形態に係る半導体装置では、素子分離膜D1は、圧縮応力を有するSiN膜51を少なくとも含んでいる。そして、当該SiN膜51は、PMOSトランジスタP1のチャネル領域と、同じ深さ位置に形成されている。加えて、PMOSトランジスタP1のチャネルのチャネル長方向は、結晶方位<100>と平行である。
【0114】
SiN膜51は、素子分離膜D1の表面内において縮まろうとするので、チャネル領域において、引張り歪が発生する。ところで、上記チャネル長さ方向が結晶方位<100>と平行である場合には、チャネル領域における圧縮歪および引張り歪の両方に起因して、PMOSトランジスタP1の電流駆動能力が向上する。したがって、上記構成により、チャネル領域における当該引張り歪の発生により、PMOSトランジスタP1の電流駆動能力を向上させることができる。
【0115】
また、図32に示すように、PMOSトランジスタP1を構成するゲート電極G1を覆うように、半導体基板1上に、SiN膜51を形成しても良い。ここで、SiN膜51は、上記の通り圧縮応力を有する。ここで、図32に示すPMOSトランジスタP1においても、チャネル長方向は、結晶方位<100>と平行である。
【0116】
図32の構成を採用することにより、SiN膜51の圧縮応力の影響により、PMOSトランジスタP1のチャネル領域に生じる引張り歪は、さらに大きくなる。したがって、PMOSトランジスタP1の電流駆動能力をさらに向上させることができる。
【0117】
次に、図30に示したNMOSトランジスタN1および図32に示したPMOSトランジスタP1を有するCMOSの製造方法について、工程断面図を用いて説明する。
【0118】
はじめに、主面(上面)が(100)面である半導体基板1を用意する。次に、通常のフォトリソグラフィ技術により、当該半導体基板1の表面内に所定の深さの溝を形成する。そして、当該溝に酸化膜2を充填する。次に、実施の形態1でも説明したように、半導体基板1に対して、NMOSトランジスタN1のチャネル形成のためのイオン注入および、PMOSトランジスタP1のチャネル形成のためのイオン注入を行う。ここで、各トランジスタN1,P1のチャネル長さ方向が<100>方向と平行となるように設計されている。さらに、半導体基板1上に、ゲート絶縁膜4およびゲート電極5とが当該順に堆積して構成されるゲート構造G1,G11を各々形成する。以上までの工程により、図33の構成が形成される。
【0119】
次に、ゲート構造G1,G11をマスクとして使用して、各LDD注入処理を実施する。具体的に、ゲート構造G11をマスクとして使用して、NMOS形成領域の半導体基板1に対しては、数keVのエネルギーで、1×1014〜数×1015/cm2程度の濃度での、砒素注入を行う。また、ゲート構造G1をマスクとして使用して、PMOS形成領域の半導体基板1に対しては、数百eVのエネルギーで、1×1014〜数×1015/cm2程度の濃度での、ボロン注入を行う。
【0120】
前者のLDD注入処理により、図34に示すように、ゲート構造G11の両脇における半導体基板1の表面内に、LDD領域L1が形成される。また、後者のLDD注入処理により、図34に示すように、ゲート構造G1の両脇における半導体基板1の表面内に、LDD領域L2が形成される。
【0121】
次に、各ゲート構造G1,G11の両側面に、サイドウォール膜SWを形成する。そして、当該サイドウォール膜SWが形成されたゲート構造G1,G11をマスクとして使用して、各イオン注入処理を行う。
【0122】
具体的に、当該サイドウォール膜SWが形成されたゲート構造G11をマスクとして使用して、NMOS形成領域の半導体基板1に対しては、数十keVのエネルギーで、数×1015/cm2の濃度で、砒素の注入を行う。また、当該サイドウォール膜SWが形成されたゲート構造G1をマスクとして使用して、PMOS形成領域の半導体基板1に対しては、数keVのエネルギーで、数×1015/cm2の濃度で、ボロンの注入を行う。
【0123】
前者のイオン注入処理により、図35に示すように、ゲート構造G11の両脇における半導体基板1の表面何に、ソース・ドレイン領域30が形成される。ここで、ソース・ドレイン領域30は、当該イオン注入処理により形成される領域と上記LDD領域L1とから成る段差形状を有する。また、後者のイオン注入処理により、図35に示すように、ゲート構造G1の両脇における半導体基板1の表面何に、ソース・ドレイン領域3が形成される。ここで、ソース・ドレイン領域3は、当該イオン注入処理により形成される領域と上記LDD領域L2とから成る段差形状を有する。
【0124】
次に、ソース・ドレイン領域3,30の上面およびゲート電極5の上面に対して、シリサイド処理を施す。当該シリサイド処理により、図36に示すように、ソース・ドレイン領域3,30の上面およびゲート電極5の上面に、NiSiから成るシリサイド膜6が各々形成される。
【0125】
次に、酸化膜2に対して、ドライエッチング処理を施す。これにより、図37に示すように、酸化膜2の上面の一部を除去し、窪み60を形成する。当該窪み60の深さは、半導体基板1の表面から10nm〜50nm程度である。
【0126】
その後、数十nm程度の膜厚を有するSiN膜51を、半導体基板1上に成膜する(図38参照)。SiN膜51は、上記膜厚で、窪み60内においても形成される。また、SiN膜51は、サイドウォール膜SWが形成されたゲート構造G1,G11を覆うように形成される。ここで、上記SiN膜51は、Single Stress Liner膜である。つまり、NMOS形成領域およびPMOS形成領域の両方において、圧縮応力を有する。
【0127】
その後、シリコン酸化膜から成り、数百nm程度の膜厚を有する層間絶縁膜7を、当該SiN膜51上に形成する。ここで、図39に示すように、層間絶縁膜7は窪み60を完全に充填するように形成される。その後、実施の形態1で説明したように、層間絶縁膜7に、複数のコンタクトプラグ8を形成する(図39)。当該コンタクトプラグ8は、下層のソース・ドレイン領域3,30と上層に配設される配線(図示せず)とを電気的に接続する。
【0128】
なお、上記では、図30に示したNMOSトランジスタN1および図32に示したPMOSトランジスタP1を有するCMOS構造について言及した。しかし、上記各実施の形態に係るMOSトランジスタを任意に組み合わせて、CMOSを作成することもできる。たとえば、実施の形態2で説明したNMOSトランジスタN1と実施の形態6で説明したPMOSトランジスタP1とを組み合わせてCMOSを作成しても良い。他に、実施の形態3で説明したPMOSトランジスタP1と実施の形態5で説明したNMOSトランジスタN1とを組み合わせてCMOSを作成しても良い。
【図面の簡単な説明】
【0129】
【図1】実施の形態1に係るPMOSトランジスタの要部構成を示す断面図である。
【図2】実施の形態1に係るPMOSトランジスタを上方向から見た平面図である。
【図3】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図4】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図5】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図6】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図7】実施の形態1に係るPMOSトランジスタの他の構成を示す断面図である。
【図8】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図9】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図10】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図11】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図12】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図13】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図14】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図15】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図16】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図17】実施の形態1に係るPMOSトランジスタの製造方法を説明するための工程断面図である。
【図18】実施の形態2に係るNMOSトランジスタの要部構成を示す断面図である。
【図19】実施の形態2に係るNMOSトランジスタの他の構成を示す断面図である。
【図20】実施の形態2に係るNMOSトランジスタの製造方法を説明するための工程断面図である。
【図21】実施の形態2に係るNMOSトランジスタの製造方法を説明するための工程断面図である。
【図22】実施の形態3に係るPMOSトランジスタの要部構成を示す断面図である。
【図23】実施の形態3に係るPMOSトランジスタを上方向から見た平面図である。
【図24】実施の形態3に係るPMOSトランジスタの他の構成を示す断面図である。
【図25】実施の形態2に係るNMOSトランジスタの製造方法を説明するための工程断面図である。
【図26】実施の形態2に係るNMOSトランジスタの製造方法を説明するための工程断面図である。
【図27】実施の形態4に係るCMOS構造の一例を示す断面図である。
【図28】実施の形態4に係るCMOS構造の他の例を示す断面図である。
【図29】実施の形態5に係るNMOSトランジスタの要部構成を示す断面図である。
【図30】実施の形態5に係るNMOSトランジスタの他の構成を示す断面図である。
【図31】実施の形態6に係るPMOSトランジスタの要部構成を示す断面図である。
【図32】実施の形態6に係るPMOSトランジスタの他の構成を示す断面図である。
【図33】CMOSの製造方法を説明するための工程断面図である。
【図34】CMOSの製造方法を説明するための工程断面図である。
【図35】CMOSの製造方法を説明するための工程断面図である。
【図36】CMOSの製造方法を説明するための工程断面図である。
【図37】CMOSの製造方法を説明するための工程断面図である。
【図38】CMOSの製造方法を説明するための工程断面図である。
【図39】CMOSの製造方法を説明するための工程断面図である。
【符号の説明】
【0130】
1 半導体基板、2,D1 素子分離膜、3,30 ソース・ドレイン領域(電極領域、4 ゲート絶縁膜、5 ゲート電極、6 シリサイド膜、7 層間絶縁膜、8 コンタクトプラグ、10 SiC層、11,16,51 SiN膜、12 SiGe層、35,41 第二の電極領域、36,40 第一の電極領域、G1,G11 ゲート構造、SW サイドウォール膜、P1 PMOSトランジスタ、N1 NMOSトランジスタ。
【特許請求の範囲】
【請求項1】
シリコンから成る半導体基板と、
前記半導体基板の上面内に形成されるPMOSトランジスタと、
前記PMOSトランジスタのチャネル領域の下方から、前記PMOSトランジスタを構成する電極領域内若しくは前記電極領域下に渡って、形成されるSiC層とを、備えている、
ことを特徴とする半導体装置。
【請求項2】
前記PMOSトランジスタのチャネル長さ方向は、
結晶方位<110>と平行である、
ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記PMOSトランジスタを構成するゲート電極を覆うように、前記半導体基板上に形成され、前記チャネル領域に圧縮歪を発生させるSiN膜を、さらに備えている、
ことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記PMOSトランジスタの電極領域は、
SiGe層を含んでいる、
ことを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記電極領域は、
第一の深さを有し、シリコンから成る第一の電極領域と、
前記第一の深さより深い第二の深さを有し、SiGeから成る第二の電極領域とから、構成されており、
水平方向において、前記第一の電極領域は、
前記第二の電極領域と比較して、前記PMOSトランジスタのチャネル領域の近くに形成されており、
前記SiC層は、
前記チャネル領域下から前記第一の電極領域の下方に渡って、形成されている、
ことを特徴とする請求項4に記載の半導体装置。
【請求項6】
シリコンから成る半導体基板と、
前記半導体基板の上面内に形成されるMOSトランジスタとを、備えており、
前記MOSトランジスタの電極領域は、
第一の深さを有し、SiCから成る第一の電極領域と、
前記第一の深さより深い第二の深さを有し、SiCから成る第二の電極領域とから、構成されており、
水平方向において、前記第一の電極領域は、
前記第二の電極領域と比較して、前記MOSトランジスタのチャネル領域の近くに形成されている、
ことを特徴とする半導体装置。
【請求項7】
前記MOSトランジスタは、
NMOSトランジスタである、
ことを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記MOSトランジスタは、
PMOSトランジスタであり、
前記PMOSトランジスタのチャネル長さ方向は、
結晶方位<100>と平行である、
ことを特徴とする請求項6に記載の半導体装置。
【請求項9】
前記MOSトランジスタを構成するゲート電極を覆うように、前記半導体基板上に形成され、前記チャネル領域に引張り歪を発生させるSiN膜を、さらに備えている、
ことを特徴とする請求項6に記載の半導体装置。
【請求項10】
シリコンから成る半導体基板と、
前記半導体基板の上面内に形成されるMOSトランジスタと、
前記半導体基板の表面内に形成されており、前記MOSトランジスタと他の半導体素子とを電気的に分離する素子分離膜とを、備えており、
前記素子分離膜は、
前記MOSトランジスタのチャネル領域に引張り歪を発生させるSiN膜を含んでおり、
前記SiN膜は、
前記チャネル領域と同じ深さ位置に形成されている、
ことを特徴とする半導体装置。
【請求項11】
前記MOSトランジスタは、
NMOSトランジスタである、
ことを特徴とする請求項10に記載の半導体装置。
【請求項12】
前記MOSトランジスタは、
PMOSトランジスタであり、
前記PMOSトランジスタのチャネル長さ方向は、
結晶方位<100>と平行である、
ことを特徴とする請求項10に記載の半導体装置。
【請求項13】
前記SiN膜は、
前記MOSトランジスタを構成するゲート電極を覆うように、前記半導体基板上にも形成されている、
ことを特徴とする請求項10に記載の半導体装置。
【請求項1】
シリコンから成る半導体基板と、
前記半導体基板の上面内に形成されるPMOSトランジスタと、
前記PMOSトランジスタのチャネル領域の下方から、前記PMOSトランジスタを構成する電極領域内若しくは前記電極領域下に渡って、形成されるSiC層とを、備えている、
ことを特徴とする半導体装置。
【請求項2】
前記PMOSトランジスタのチャネル長さ方向は、
結晶方位<110>と平行である、
ことを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記PMOSトランジスタを構成するゲート電極を覆うように、前記半導体基板上に形成され、前記チャネル領域に圧縮歪を発生させるSiN膜を、さらに備えている、
ことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記PMOSトランジスタの電極領域は、
SiGe層を含んでいる、
ことを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記電極領域は、
第一の深さを有し、シリコンから成る第一の電極領域と、
前記第一の深さより深い第二の深さを有し、SiGeから成る第二の電極領域とから、構成されており、
水平方向において、前記第一の電極領域は、
前記第二の電極領域と比較して、前記PMOSトランジスタのチャネル領域の近くに形成されており、
前記SiC層は、
前記チャネル領域下から前記第一の電極領域の下方に渡って、形成されている、
ことを特徴とする請求項4に記載の半導体装置。
【請求項6】
シリコンから成る半導体基板と、
前記半導体基板の上面内に形成されるMOSトランジスタとを、備えており、
前記MOSトランジスタの電極領域は、
第一の深さを有し、SiCから成る第一の電極領域と、
前記第一の深さより深い第二の深さを有し、SiCから成る第二の電極領域とから、構成されており、
水平方向において、前記第一の電極領域は、
前記第二の電極領域と比較して、前記MOSトランジスタのチャネル領域の近くに形成されている、
ことを特徴とする半導体装置。
【請求項7】
前記MOSトランジスタは、
NMOSトランジスタである、
ことを特徴とする請求項6に記載の半導体装置。
【請求項8】
前記MOSトランジスタは、
PMOSトランジスタであり、
前記PMOSトランジスタのチャネル長さ方向は、
結晶方位<100>と平行である、
ことを特徴とする請求項6に記載の半導体装置。
【請求項9】
前記MOSトランジスタを構成するゲート電極を覆うように、前記半導体基板上に形成され、前記チャネル領域に引張り歪を発生させるSiN膜を、さらに備えている、
ことを特徴とする請求項6に記載の半導体装置。
【請求項10】
シリコンから成る半導体基板と、
前記半導体基板の上面内に形成されるMOSトランジスタと、
前記半導体基板の表面内に形成されており、前記MOSトランジスタと他の半導体素子とを電気的に分離する素子分離膜とを、備えており、
前記素子分離膜は、
前記MOSトランジスタのチャネル領域に引張り歪を発生させるSiN膜を含んでおり、
前記SiN膜は、
前記チャネル領域と同じ深さ位置に形成されている、
ことを特徴とする半導体装置。
【請求項11】
前記MOSトランジスタは、
NMOSトランジスタである、
ことを特徴とする請求項10に記載の半導体装置。
【請求項12】
前記MOSトランジスタは、
PMOSトランジスタであり、
前記PMOSトランジスタのチャネル長さ方向は、
結晶方位<100>と平行である、
ことを特徴とする請求項10に記載の半導体装置。
【請求項13】
前記SiN膜は、
前記MOSトランジスタを構成するゲート電極を覆うように、前記半導体基板上にも形成されている、
ことを特徴とする請求項10に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【公開番号】特開2009−94113(P2009−94113A)
【公開日】平成21年4月30日(2009.4.30)
【国際特許分類】
【出願番号】特願2007−260492(P2007−260492)
【出願日】平成19年10月4日(2007.10.4)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成21年4月30日(2009.4.30)
【国際特許分類】
【出願日】平成19年10月4日(2007.10.4)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
[ Back to top ]