半導体装置及び半導体装置の製造方法
【課題】閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供する。
【解決手段】基板2と、STI素子分離領域3と、活性領域4と、活性領域4に形成された第1ゲートトレンチ5と、第1ゲートトレンチ5の底部に設けられた第2ゲートトレンチ6と、第1及び第2ゲートトレンチ5,6にゲート絶縁膜7を介して埋め込み形成されたゲート電極8と、第1ゲートトレンチ5の幅方向両側の活性領域4にイオンを注入することによって形成されたソース/ドレイン領域9とを備え、第2ゲートトレンチ6と第2ゲートトレンチ6の長手方向に位置するSTI素子分離領域3との間に、チャネルを構成するシリコン薄膜部10が設けられていることを特徴とする半導体装置1。
【解決手段】基板2と、STI素子分離領域3と、活性領域4と、活性領域4に形成された第1ゲートトレンチ5と、第1ゲートトレンチ5の底部に設けられた第2ゲートトレンチ6と、第1及び第2ゲートトレンチ5,6にゲート絶縁膜7を介して埋め込み形成されたゲート電極8と、第1ゲートトレンチ5の幅方向両側の活性領域4にイオンを注入することによって形成されたソース/ドレイン領域9とを備え、第2ゲートトレンチ6と第2ゲートトレンチ6の長手方向に位置するSTI素子分離領域3との間に、チャネルを構成するシリコン薄膜部10が設けられていることを特徴とする半導体装置1。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【0002】
近年、DRAM(Dynamic Random Access Memory)などの半導体装置では、微細化が進むにつれて、MOS(Metal Oxide Semiconductor)トランジスタのゲート長(Lgate)が短くなっている。これに伴って、ゲートで制御できない基板電流が大量に流れてしまう、いわゆるショートチャネル効果もより顕著なものとなってきている。
【0003】
そこで、DRAMのセルアレイトランジスタに用いられるMOSトランジスタなどでは、このようなショートチャネル効果を防止するために、チャネル領域の不純物濃度を上げる等の対策がとられている。しかしながら、チャネル領域の不純物濃度を上げると、ソース・ドレイン接合部近傍の電界が強くなり、リーク電流が増大することによって、リフレッシュ特性が悪くなるといった問題が発生してしまう。
【0004】
この対策として、例えばトレンチゲート型トランジスタ(リセスチャネルトランジスタともいう)と呼ばれる半導体基板を掘り込んでトランジスタのチャンネル構造を3次元化し、実効的なゲート長を長くするといった技術が開発されている。これにより、不純物濃度を上げることなくショートチャネル効果を抑制することができるため、リフレッシュ特性の悪化が発生しない。
【0005】
しかしながら、従来のトレンチゲート型トランジスタでは、ショートチャネル効果を抑制することが出来るものの、接合リーク電流の増大やゲート電圧の上昇といった問題があった。
【0006】
そこで、特許文献1には、トレンチゲート内に立体的なSOI(Silicon ON Insulator)構造を形成し、そのシリコン層をチャネル領域として用いる半導体装置とその製造方法が提案されている。
【0007】
すなわち、特許文献1には、活性領域にゲートトレンチを形成することにより、STI(Shallow Trench Isolation)の側壁に接するフィン状のシリコン薄膜を形成し、このフィン状のシリコン薄膜をトランジスタのチャネルとして用いる半導体装置およびその製造方法が記載されている。この特許文献1に記載の半導体装置によれば、立体的なSOIチャネルをセルアレイトランジスタとして用いることにより、閾値電圧を小さくできると共に、キャパシタへの書き込み特性の向上ができるとしており、いわゆる完全空乏化トランジスタの一部の特性を付加できるとしている。
【特許文献1】特開2007−158269号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献1に記載の立体的なSOIチャネルを形成する方法では、STI形成時のマスクを利用してゲートトレンチ加工を行ない、フィン状のSOIチャネルを形成しているため、フィン状のSOIチャネル形成時の加工を高精度に再現性よく行なうことが困難であるという問題があった。この結果、形成されるフィン状のSOIチャネル形状の揺らぎ(高さや幅)により、トランジスタの特性がばらついてしまうという問題があった。また、ゲートトレンチの底部から開口部(半導体基板表面)まで完全空乏型のフィン状のSOIチャネルを形成しているので、ソース・ドレイン間に電流が流れやすくなってしまい、トランジスタの閾値電圧の制御が困難であるという問題があった。
【課題を解決するための手段】
【0009】
上記の目的を達成するために、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置は、少なくとも表層がシリコンからなる基板と、前記基板の表層に形成された埋め込み絶縁膜からなるSTI素子分離領域と、前記STI素子分離領域によって区画形成された活性領域と、前記活性領域に形成された第1ゲートトレンチと、前記第1ゲートトレンチの底部に設けられた第2ゲートトレンチと、前記第1及び第2ゲートトレンチにゲート絶縁膜を介して埋め込み形成されたゲート電極と、前記第1ゲートトレンチの幅方向両側の活性領域にイオンを注入することによって形成されたソース/ドレイン領域とを備え、前記第2ゲートトレンチと前記第2ゲートトレンチの長手方向に位置する前記STI素子分離領域との間に、チャネルを構成するシリコン薄膜部が設けられていることを特徴とする。
【0010】
また、本発明の半導体装置の製造方法は、埋め込み絶縁膜からなるSTI素子分離領域によって区画形成された活性領域にシリコン窒化膜を積層し、前記シリコン窒化膜をマスクとして第1ゲートトレンチを形成する工程と、前記第1ゲートトレンチの内壁にシリコン酸化膜を積層した後、当該第1ゲートトレンチ底部のシリコン酸化膜を除去し、前記シリコン酸化膜をマスクとして第2ゲートトレンチと、前記第2ゲートトレンチの長手方向両側にシリコン薄膜部とを形成する工程と、前記第1及び第2ゲートトレンチの内壁にゲート絶縁膜を形成した後にゲート電極を形成する工程と、前記第1ゲートトレンチの幅方向両側の活性領域に、前記第1ゲートトレンチの底部よりも浅い位置までイオンを注入してソース/ドレイン領域を形成する工程とを含むことを特徴とする。
【発明の効果】
【0011】
以上説明したように、本発明の半導体装置によれば、第2ゲートトレンチと、この第2ゲートトレンチの長手方向に位置するSTI素子分離領域との間に、チャネルを構成するシリコン薄膜部が設けられた構成としている。そして、このシリコン薄膜部の位置、形状(高さ、幅)が高精度に制御されているため、閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供することができる。
【0012】
また、本発明の半導体装置の製造方法によれば、第1ゲートトレンチの内壁にシリコン酸化膜を積層した後、この第1ゲートトレンチ底部のシリコン酸化膜を除去し、シリコン酸化膜をマスクとして第2ゲートトレンチと、第2ゲートトレンチの長手方向両側にシリコン薄膜部とを形成する構成としている。このため、ゲートトレンチ内に立体的なSOI構造からなるフィン状チャネルを形成する場合でも、このチャネルを構成するシリコン薄膜部の幅や高さなどの形状制御を簡便な方法によって高精度且つ再現性よく行うことができる。したがって、閾値電圧が制御されて且つ特性のばらつきが抑制された上記半導体装置を製造することができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【0014】
<第1の実施形態>
本実施の形態では、例えば半導体装置としてDRAMのメモリセルアレイ内のトレンチゲート型FET(Field EFFECT Transistor)に、本発明を適用した場合を例に挙げて説明する。
【0015】
図1(a)に示すように、DRAMのメモリセルには、STI素子分離領域3に囲まれた活性領域4が区画形成されている。また、活性領域4上を縦断するように、ワード線となるゲート電極8が配置されている。さらに、図1(b)に示すように、ゲート電極8と交差する活性領域4がトレンチゲート形成領域Sとなっている。そして、このトレンチゲート形成領域Sに、例えば図2(a)に示すようなトレンチゲート型FET1が形成されている。
【0016】
このトレンチゲート型FET1は、図2(a)に示すように、表層がシリコンからなる半導体基板2と、半導体基板2の表層に形成された埋め込み絶縁膜からなるSTI素子分離領域3と、STI素子分離領域3によって区画形成された活性領域4と、活性領域4に形成された第1ゲートトレンチ5と、第1ゲートトレンチの底部に設けられた第2ゲートトレンチ6と、第1及び第2ゲートトレンチ5,6にゲート絶縁膜7を介して埋め込み形成されたゲート電極8と、第1ゲートトレンチの幅方向両側の活性領域4にイオンを注入することによって形成されたソース/ドレイン領域9,9とを備えている。
【0017】
ソース/ドレイン領域9は、図2(a)に示すように、第1ゲートトレンチ5の底部よりも浅い位置までイオンを注入されている。また、第2ゲートトレンチ6と、第2ゲートトレンチ6の長手方向に位置するSTI素子分離領域3との間にシリコン薄膜部10が設けられており、このシリコン薄膜部10がトレンチゲート型FET1のチャネルを構成する。
【0018】
具体的には、シリコン薄膜部10は、図2(a)及び図2(b)に示すように、第2ゲートトレンチ6の底部と同じ高さから第1ゲートトレンチ5の底部と同じ高さに亘って半導体基板2の表面と垂直な方向に立設されている。すなわち、シリコン薄膜10は、第2ゲートトレンチ6と素子分離領域3との間に沿って、第2ゲートトレンチ6と対応する幅及び高さを有している。そして、このシリコン薄膜部10の幅は、例えば10〜30nm程度、高さは、例えば40〜70nm程度とすることが好ましい。なお、図2(b)においては、STI素子分離領域3及びゲート絶縁膜7の図示を省略するものとする。
【0019】
また、このトレンチゲート型FET1は、更に、ゲート電極8の両側面を覆うサイドウォールスペイサと、ゲート電極8上に積層されたハードマスクと、ゲート電極8、ソース/ドレイン領域9が形成された面上を覆う層間絶縁膜と、層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグとを備えることによって、DRAM内のセルトランジスタを構成している。また、DRAM内には、周辺トランジスタや、ビット線、ワード線、容量コンタクトプラグ、キャパシタ、配線等が設けられている。
なお、図2(a)及び図2(b)においては、上記サイドウォールスペイサと、ハードマスクと、ゲート電極8及びソース/ドレイン領域9上を覆う層間絶縁膜と、コンタクトホールに埋め込まれたコンタクトプラグと、ソース電極及びドレイン電極との図示を省略するものとする。
【0020】
以上説明した構造により、トレンチゲート型FET1は、ソース領域とドレイン領域との電位差が閾値を超えたとき、第2ゲートトレンチ6と素子分離領域3との間のシリコン薄膜部10をチャネルとして機能させることができる。
【0021】
次に、本実施形態のトレンチゲート型FET1を用いたDRAMの製造方法について、図3〜図20を参照しながら説明する。なお、図3〜図20は、本実施形態の半導体装置の製造方法を示す工程図であり、(a)は、図1(b)におけるA−A’線による断面図、(b)は、図1(b)におけるB−B’線による断面図、(c)は、図1(b)におけるC−C’線による断面図、(d)は、周辺回路に用いるトランジスタの断面図である。
【0022】
上記DRAMを製造する際は、先ず、半導体基板2にSTI素子分離領域3を形成することによって、セルアレイ領域内に複数の活性領域4を区画形成する。
【0023】
具体的には、先ず、図3に示すように、シリコンからなる半導体基板2の表層上に、シリコン酸化膜からなるパッド酸化膜11とシリコン窒化膜からなるフィールド窒化膜12とを順次積層して形成する。なお、本例では、熱酸化法を用いて、厚さ約9nmのパッド酸化膜11と、LP−CVD(Low Pressure−chemical Vapor Deposition)法を用いて、厚さ約120nmのフィールド窒化膜12とを成膜した。
【0024】
このフィールド窒化膜12は、活性領域4を覆うマスク層(図1(a)参照)となり、後述するSTI素子分離領域3を形成する際には、例えばシリコン酸化膜からなる埋め込み絶縁膜酸化膜のCMPストッパとしても利用される。
【0025】
次に、リソグラフィ技術及びドライエッチング技術を用いてパターニングを行う。具体的には、図1(a)に示されるような活性領域4の形状にフィールド窒化膜12及びパッド酸化膜11をパターニングし、それ以外のフィールド窒化膜12及びパッド酸化膜11をエッチング除去する(図3)。
【0026】
次に、図4に示すように、パターニングされたフィールド窒化膜12をマスクとして、半導体基板2の表層をドライエッチングによりパターニングする。これにより、半導体基板2の表層には、STI素子分離領域3のためのSTIトレンチ13が形成されることになる。なお、本例では、深さ約200nmのSTIトレンチ13を形成した。また、このときフィールド窒化膜12も50nm程度削られて、エッチング後の厚さは70nm程度となる。
【0027】
次に、図5に示すように、半導体基板2上にシリコン酸化膜14を成膜しながら、このシリコン酸化膜14をSTIトレンチ13内に埋め込み形成する。そして、フィールド窒化膜12をストッパとして、シリコン酸化膜14が成膜された面を化学的機械研磨(CMP:Chemical Mechanical Polishing)により研磨しながら、フィールド窒化膜12の表面が露出するまで平坦化を行う。なお、本例では、HDP−CVD(High Density Plasma−Chemical Vapor Deposition)法を用いて、シリコン酸化膜14を成膜した。
【0028】
次に、図6に示すように、CMP研磨後にシリコン酸化膜14のウェットエッチングを行い、シリコン酸化膜14の高さを調整する。続いて、ウェットエッチングにより、フィールド窒化膜12を除去する。これにより、STI素子分離領域3が形成される。なお、STI素子分離領域3の半導体基板2の表面上からの突き出し量(半導体基板2の表面とSTI素子分離領域3表面との高さの差)を25nm程度となるように調整する。この突き出し量は、以下に説明する洗浄工程や酸化膜ウェットエッチ工程を経ることにより、最終的には10nm程度となる。
【0029】
STI素子分離領域3の形成後は、図示を省略するが、セル領域及び周辺領域のトランジスタのためのウェル及びチャネル形成のためのイオン注入を行い、活性化のための熱処理を行う。
【0030】
次に、図7に示すように、シリコン窒化膜を積層してトレンチゲートマスク15を形成する。このトレンチゲートマスク15は、第1ゲートトレンチ5を形成するためのマスクである。本例では、120nm程度のトレンチゲートマスク15を形成した。
【0031】
次に、図8に示すように、トレンチゲートマスク15上にレジストを塗布した後、レジストをリソグラフィ技術によりパターニングしながら、第1ゲートトレンチ5に対応した形状のレジストパターン16を形成する。なお、この際、図8(a)のA−A’断面の全て及び図8(c)のC−C’断面の一部を除いて、レジストパターン16からなるマスクが形成される。
【0032】
次に、図9に示すように、ドライエッチング技術を用い、レジストパターン16をマスクとしてトレンチゲートマスク15をエッチングにより除去する。また、このトレンチゲートマスク15のエッチングでは、シリコン酸化膜からなるパッド酸化膜11がストッパとなるようなエッチング条件を用いる。なお、シリコン窒化膜からなるトレンチゲートマスク16のドライエッチングには、テトラフロロカーボン(CF4)及びトリフロロメタン(CHF3)を含む混合ガスプラズマによる異方性ドライエッチング法を用いる。このガスプラズマでは、パッド酸化膜11に対するトレンチゲートマスク15のエッチング速度比が5よりも大きくなるため、パッド酸化膜11をストッパとしてトレンチゲートマスク15のエッチングを停止させることができる。
【0033】
次に、図10に示すように、シリコン窒化膜を約20nm程度成膜した後にエッチバック処理を行って、トレンチゲートマスク15にサイドウォール17を形成する。このサイドウォール17は、図10(c)に示すC−C’断面方向のトレンチゲートマスク15の開口幅を狭めるために形成される。本例では、サイドウォール17,17間の開口部18の幅は、20nm程度としている。
【0034】
次に、図11に示すように、サイドウォール17をマスクとして半導体基板2をドライエッチングし、第1ゲートトレンチ5を形成する。本例では、第1ゲートトレンチ5の形成は、まず、開口部18から露出するパッド酸化膜11をドライエッチングする。続いて、半導体基板2を80nm程度ドライエッチングすることにより、第1ゲートトレンチ5を形成する。このドライエッチングは、例えば、塩素(Cl2)及び臭化水素(HBr)を少なくとも含有する混合ガスプラズマを用いて行う。
【0035】
ここで、STI素子分離領域3の側面が鉛直方向に対して約3°〜10°の範囲で半導体基板2側に傾斜しているため、図11(a)に示されるA−A’断面では、第1ゲートトレンチ5の形成と同時にシリコン薄膜部10aが形成される。このシリコン薄膜部10aは、STI素子分離領域3の側面に接するように20nm程度の高さに形成される。
【0036】
この第1ゲートトレンチ5を形成する際のドライエッチングにより、後にフィン状チャネルを構成するシリコン薄膜部10aの上端の位置を決定することができる。ここで、ドライエッチング条件とシリコンのエッチング速度との相関を正確に求めることができるため、ドライエッチングの時間を制御することで、高精度且つ再現性よく第1ゲートトレンチ5を所望の深さとなるように形成することができる。また、半導体基板2上には極めて多くの第1ゲートトレンチ5が形成されることになるが、半導体基板2上の第1ゲートトレンチ5の開口面積が一定であるため、全ての第1ゲートトレンチ5を所望の深さとなるように一括形成することができる。すなわち、トレンチゲート型FET1のフィン状チャネルを構成する複数のシリコン薄膜部10aの上端の位置を高精度且つ再現性よく一括形成することができる。
【0037】
次に、図12に示すように、第1ゲートトレンチ5の内壁の半導体基板2表面にシリコン酸化膜19を形成する。本例では、熱酸化法を用いて、第1ゲートトレンチ5の内壁に亘って厚さ約10nmのシリコン酸化膜19を成膜した。なお、この熱酸化には、酸素とジクロロエチレン(C2H2Cl2)との混合ガスを用いることが好ましい。このジクロロエチレンを原料ガスとする熱酸化では、第1トレンチ5の内壁の上方に形成される酸化膜の膜厚を、下方に形成される酸化膜の膜厚よりも厚く形成できる利点がある。そして、このシリコン酸化膜19を後述する第2ゲートトレンチ6を形成する際のマスクとして用いる。
【0038】
次に、図13に示すように、ドライエッチング技術を用いて、シリコン酸化膜19をエッチバックして第1トレンチゲート5の底面に形成されたシリコン酸化膜19を除去する。これにより、第1トレンチゲート5の内壁の側面のみにシリコン酸化膜からなるサイドウォール20が形成される。なお、図12(a)に示されるA−A’断面では、シリコン薄膜部10の表面がこのサイドウォール20で被覆される。
【0039】
次に、図14に示すように、STI素子分離領域3、シリコン窒化膜からなるサイドウォール17、第1ゲートトレンチ5に形成されたサイドウォール20をマスクとし、半導体基板2をさらにエッチングして第2ゲートトレンチ6を形成する。本例では、第2ゲートトレンチ6を、半導体基板2表面から約135nm程度の深さとなるように形成する。このドライエッチング条件としては、例えば、塩素(Cl2)、臭化水素(HBr)、酸素(O2)の混合ガスプラズマによる異方性ドライエッチング法を用いる。また、混合ガスプラズマによるドライエッチングでは、半導体基板2のシリコン酸化膜に対するエッチング速度比が20より大きくすることができるので、厚さ10nmのサイドウォール20をマスクとして第2ゲートトレンチ6を形成することができる。
【0040】
ここで、第2ゲートトレンチ6の形成と同時に、STI素子分離領域3と第2ゲートトレンチ6との間には、シリコン薄膜部10bが形成される。このシリコン薄膜部10bは、半導体基板2の表面と垂直な方向に延在している。また、シリコン薄膜部10bは、第2ゲートトレンチ6とこの第2ゲートトレンチ6の長手方向両側のSTI素子分離領域3とに接するように一対で形成されており、トレンチ型FET1のフィン状チャネルを構成するシリコン薄膜部10となる。
【0041】
次に、図15に示すように、シリコン窒化膜からなるトレンチゲートマスク15及びサイドウォール17を窒化膜ウェットエッチングにより除去し、続いてシリコン酸化膜からなるサイドウォール20及びパッド酸化膜11を酸化膜ウェットエッチングにより除去する。これにより、第1ゲートトレンチ5、第2ゲートトレンチ6、シリコン薄膜部10と共に、STI素子分離領域3によって区画形成された活性領域4が表面に露出した状態となる。
【0042】
ここで、トレンチゲートマスク15及びサイドウォール17を除去する前に、第2ゲートトレンチ6の内壁に新たに8nm程度の熱酸化膜を形成し、この熱酸化膜をスルー膜として第2ゲートトレンチ6の底部に閾値電圧(Vt)調整用のイオン注入を行うことが好ましい。この熱酸化膜は、窒化膜ウェットエッチングにおいて、半導体基板2のシリコン表面を薬液のダメージから保護する役目も果たす。
【0043】
次に、図16に示すように、露出した活性領域4の表面、第1ゲートトレンチ5の側壁、第2ゲートトレンチ6の内壁を酸化させることによってゲート絶縁膜7を形成する。なお、本例では、熱酸化法を用いて厚さ約5〜6nm程度のゲート絶縁膜7を形成した。
【0044】
次に、図17に示すように、ゲート電極8を形成する。ゲート電極8の形成は、先ず、ポリシリコン(多結晶シリコン)21を例えばCVD法により約70nm程度成膜する。なお、ポリシリコン21は、成膜時にリンやボロンなどの不純物を含有させることができる。あるいは、ノンドープのポリシリコンを形成した後、イオン注入法を用いて不純物を導入してもよい。また、ゲート電極8としてボロンを多量に含んだポリシリコンを用いる場合は、ゲート絶縁膜7として用いるシリコン酸化膜にプラズマ処理などを行い、予め窒素を添加しておくことが好ましい。さらに、ポリシリコン21は、成膜時に非晶質シリコンで成膜した後、熱処理してポリシリコンとすることもできる。
【0045】
次に、ポリシリコン21を成膜後、金属層として厚さ10nmの窒化タングステン(WN)と、厚さ50nmのタングステン(W)とを順次成膜する。さらに、ハードマスク23となるシリコン窒化膜23aと、シリコン酸化膜とをそれぞれ、140nmと80nm程度成膜する。
【0046】
次に、リソグラフィ技術及びドライエッチング技術を用いて、ゲート電極8をパターニングする。具体的には、シリコン酸化膜上に塗布したレジストをリソグラフィ技術によりパターニングしながら、ゲート電極8に対応した計上のレジストパターン(図示せず)を形成する。そして、このレジストパターンをマスクとして、シリコン酸化膜及びシリコン窒化膜23aをドライエッチングにより順次パターニングする。さらに、このレジストパターンをプラズマ剥離にて除去した後、パターニングされたシリコン酸化膜及びシリコン窒化膜23aをマスクとして、窒化タングステン及びタングステンをドライエッチングする。これにより、W/WN膜22が形成される。なお、ドライエッチング後には、シリコン酸化膜も同時にエッチングされて消滅する。
【0047】
次に、タングステン(W)の半導体基板2への飛散を防ぐ為に例えば13nm程度のシリコン窒化膜を全面に形成し、エッチバック法によりW/WN膜22及びシリコン窒化膜23aの側壁にシリコン窒化膜からなるサイドウォール23bを形成する。その後、シリコン窒化膜23a及びサイドウォール23bからなるハードマスク23をマスクとしてポリシリコン21をエッチングしてゲート電極8の形状にパターニングする。これにより、図17(a)及び図17(c)に示されるメモリセル領域には、第1ゲートトレンチ5及び第2ゲートトレンチ6内にポリシリコン21が埋め込まれたトレンチゲート型FET1のゲート電極8が、図17(d)に示される周辺回路部には、周辺回路トランジスタのゲート電極108がそれぞれ形成される。
【0048】
次に、シリコン窒化膜23aおよびサイドウォール23bからなるハードマスク23をマスクとして半導体基板2の表面(活性領域4)にイオン注入することによって、所望のLDD(Lightly Doped Drain)領域24を形成する。
【0049】
次に、図18に示すように、半導体基板2上に、上記ハードマスク23として用いた同種の絶縁膜(ここではシリコン窒化膜)を形成し、異方性エッチングを用いてシリコン窒化膜をエッチバックする。これにより、サイドウォール23b及びゲート電極8の両側面にシリコン窒化膜が残存し、この残存したシリコン窒化膜によってサイドウォールスペイサ25が形成される。なお、本例では、LP−CVD法を用いて、厚さ約40nmのシリコン窒化膜を成膜し、最終的にサイドウォールスペイサ25の厚さは30nm程度とした。
【0050】
その後、周辺回路部の周辺回路トランジスタのソース/ドレイン領域109へのイオン注入を行なう。
【0051】
次に、図19に示すように、半導体基板2上の全面を覆うように、BPSG膜(BoroPhospho Silicate Glass)とTEOS−NSG膜からなる第1の層間絶縁膜26を形成する。なお、本例では、CVD法によりBPSG膜を600nm〜700nm程度成膜した後、800℃のリフローとCMP技術により、このBPSG膜の表面の平坦化を行い、その上にTEOS−NSG膜を200nm程度成膜する。
【0052】
次に、図20に示すように、第1の層間絶縁膜26を貫通して半導体基板2上に到達するコンタクトホール27を形成する。コンタクトホール27は、ドライエッチング法により、半導体基板2の表面に到達した時点でドライエッチングをストップする。
【0053】
その後、コンタクトホール27を通して半導体基板2の表面(活性領域4)にリンやヒ素の注入を行うことによって、ソース/ドレイン領域9を形成する。なお、本例では、リンの注入条件を20keVの加速エネルギーでドープ量を5.0×1012cm−3程度とし、ヒ素の注入条件を同じく10keVで1.0×1013cm−3程度とした。これにより、第1ゲートトレンチ5の底部よりも浅い位置に接合部を有するソース/ドレイン領域9を形成することができる。なお、フィン状のチャネルを構成するシリコン薄膜部10は、上記ソース/ドレイン領域9とは対向しない位置関係となる。
【0054】
以上の工程により、STI素子分離領域3と第2ゲートトレンチ6との間に形成されたシリコン薄膜部10がチャネルを構成するトレンチゲート型FET1を製造することができる。
【0055】
そして、ソース/ドレイン領域9を形成した後、リンをドープしたアモルファスシリコン膜をコンタクトホール27内に充填しながら第1の層間絶縁膜26上に堆積する。その後、ドライエッチング法やCMP法を用いて、第1の層間絶縁膜26上のアモルファスシリコン膜のみを除去することにより、コンタクトプラグ28を形成する。なお、アモルファスシリコン膜中の不純物濃度は、1.0×1020〜4.5×1020cm−3とする。
【0056】
また、コンタクトプラグ28を形成した後、このコンタクトプラグ28中の不純物を活性化するための熱処理を行なう。なお、コンタクトプラグ28には、Wなどの高融点金属を用いることもできる。ここで、コンタクトプラグ28に高融点金属を用いる場合には、高融点金属と半導体基板2の活性領域4との間にTiNなどのバリアメタルを形成しておく必要がある。また、半導体基板2の表面からバリアメタル部を離す為には、コンタクトホール27を形成した後、予め半導体基板2の表面に選択エピタキシャル成長シリコン膜を形成しておくことが好ましい。
【0057】
その後、周知の方法を用いて周辺回路トランジスタのコンタクトプラグの形成、ビット線の形成、キャパシタおよび配線(Al,Cu)等を形成し、セルアレイトランジスタとしてゲートトレンチ内に一対のフィン状のチャネルを有するDRAMを作成することができる。
【0058】
以上説明したように、本実施形態のトレンチゲート型FET1によれば、第2ゲートトレンチ6と、この第2ゲートトレンチ6の長手方向に位置するSTI素子分離領域3との間に、チャネルを構成するシリコン薄膜部10,10が設けられた構成となっている。そして、このシリコン薄膜部10,10の位置、形状(高さ、幅)が高精度に制御されているため、閾値電圧が制御されて、且つ特性のばらつきが抑制されたトレンチゲート型FET1を提供することができる。
【0059】
本実施形態のトレンチゲート型FET1の製造方法によれば、第1ゲートトレンチ5を形成した後、この第1ゲートトレンチ5の側壁にシリコン酸化膜からなるサイドウォール20を形成し、このサイドウォール20をマスクとして第2ゲートトレンチ6を形成することにより、第2ゲートトレンチ6とSTI素子分離領域3との間に挟まれたシリコン薄膜部10を形成している。このように、第1及び第2ゲートトレンチ5,6の形成に、制御性に優れたドライエッチング法を用いているのでチャネルを構成するシリコン薄膜部10,10を所望の高さに容易に制御することができる。
【0060】
また、膜厚制御性に優れた熱酸化法で形成したシリコン酸化膜19からサイドウォール20を形成し、このサイドウォール20をマスクとして第2ゲートトレンチ6を形成しているため、サイドウォール20(シリコン酸化膜19)の膜厚を高精度に制御することが可能となる。これにより所望のフィン状のチャネルとなるようにシリコン薄膜部10,10の幅を制御することができる。
【0061】
したがって、形成される位置、高さおよび幅が制御されたシリコン薄膜部10を高精度に、且つ再現性よく形成することが可能となる。また、フィン状のチャネルを構成するシリコン薄膜部10をゲートトレンチ内の下方(すなわち、第2ゲートトレンチ6の側部)に形成し、上方(すなわち、第1ゲートトレンチ5の側部)には形成されないように制御できるので、閾値電圧など特性制御が容易になり、性能のバラツキが抑制されたトランジスタを有する半導体装置を製造することができる。
【0062】
さらに、本実施形態のトレンチゲート型FET1の製造方法によれば、第1及び第2トレンチゲート5,6の側面及び底面をチャネルとして使用し、チャネル幅を確保することができる。これにより、チャネル抵抗低減による書き込み電流を確保することができる。
更にまた、第1及び第2トレンチゲート5,6の側面のチャネル領域を薄くかつ高くすることにより、チャネル領域の一部を完全乏化させることができる。このため、サブスレッショールド特性の優れた(Ioff低減、S値改善)トランジスタを作成することができる。すなわち、従来のトレンチゲートの場合よりもVt及びS値のばらつきを抑えることが出来る。
【0063】
ここで、図21は、本発明の半導体装置の製造方法により作成したトランジスタの電流−電圧特性を示している。図21中の(a)は本発明を適用したトランジスタの特性プロファイル、(b)はフィン状チャネルのない従来の単純トレンチ型のトランジスタの場合の特性プロファイルである。また、図21中の(a)及び(b)は、ソース/ドレイン間に1.0Vの電圧を印加した状態におけるドレイン電流(Id)のゲート電圧(Vg)依存性である。なお、特性プロファイルの直線部の傾きがサブスレッショールド係数(S係数)であり、このS係数が小さいほうが電流−電圧特性が優れたものとなっている。
【0064】
図21に示すように、本発明を適用した特性プロファイル(a)のS係数は、83mV/decadeであるのに対し、従来技術の特性プロファイル(b)のS係数は、93mV/decadeであった。これにより、本発明を適用したトランジスタは、S係数が大幅に改善されていることが確認された。
【0065】
<第2の実施形態>
次に、本発明を適用した第2の実施形態について説明する。本実施形態では、第1の実施形態のトレンチゲート型FET1の製造方法とは異なる構成となっている。このため、図22〜図24を用いて本実施形態の半導体装置の製造方法について説明する。したがって、本実施形態の半導体装置の製造方法については、第1の実施形態と同一の構成部分については同じ符号を付すると共に説明を省略する。
【0066】
本実施形態のトレンチゲート型FET1の製造方法では、図12に示すように熱酸化によるシリコン酸化膜19の形成に代えて、CVDを用いてシリコン酸化膜を形成する構成となっている。したがって、図11に示される第1ゲートトレンチ5を形成する工程までは第1の実施形態と同一であるため、説明を省略する。
【0067】
図22に示すように、第1ゲートトレンチ5を形成した後、表面全面に厚さ20nmのシリコン酸化膜29をCVD法により堆積する。より具体的には、TEOSを原料とするプラズマCVD法、モノシラン(SiH4)あるいはジクロロシラン(SiH2Cl2)と一酸化二窒素(N2O)とを原料とする熱CVD法などを用いることができる。また、数nm程度熱酸化膜を形成した後に、上記CVD法で形成するシリコン酸化膜29を積層してもよい。ここで、CVD法は、気相からの反応分子の堆積により膜を形成するので、半導体基板2の表面のシリコンが酸化によって消費されることがなく、いずれの領域にも均一な厚さを有するシリコン酸化膜29の形成が可能となる。
【0068】
次に、図23に示すように、ドライエッチング法を用いてシリコン酸化膜29をエッチバックして、メモリセルアレイ領域の表面及び第1ゲートトレンチ5の底部に形成されているシリコン酸化膜29を除去する。これにより、第1ゲートトレンチ5の側壁にサイドウォール30を形成する。
【0069】
次に、図24に示すように、サイドウォール30をマスクとしてドライエッチングを行い、第2ゲートトレンチ6を形成する。このドライエッチングには、第1の実施形態と同様に、例えば、Cl2、HBr、O2の混合ガスプラズマを用いることができる。これにより、サイドウォール30から露出しているシリコンからなる半導体基板2の、シリコン酸化膜からなるサイドウォール30に対するエッチング速度比を20以上とすることができる。
なお、以降の工程は、第1の実施形態と同様の構成となる。
【0070】
本実施形態の半導体装置の製造方法によれば、第1ゲートトレンチ5の側壁に形成するサイドウォール30を、CVD法を用いて形成したシリコン酸化膜29から形成しているため、第1ゲートトレンチ5の開口部までサイドウォール13を形成することができる。これにより、第2ゲートトレンチ6を形成する際のドライエッチングのマスクとしての厚さを実質的に厚くすることができるため、第1の実施形態の場合に比べてさらに加工精度を向上させることができる。
【0071】
また、CVD法で堆積するシリコン酸化膜29は、熱酸化法で形成する酸化膜19とは異なり、シリコン酸化膜の形成時に半導体基板2の表面のシリコンを消費することがない。すなわち、熱酸化によりシリコン酸化膜を形成する場合は、第1ゲートトレンチ5の内壁に存在するシリコンによって形成可能な膜厚に制約が生じるが、CVD法を用いてシリコン酸化膜を形成する場合は、第1ゲートトレンチ5が埋まらない限り、堆積する膜厚が制限されるおそれはない。したがって、サイドウォール30を所望の膜厚に設定することが可能である。すなわち、フィン状のチャネルを構成するシリコン薄膜部10の幅を任意に制御することができる。
【0072】
一例として、サイドウォール30を厚く堆積すると第2ゲートトレンチ6の開口幅が狭くなり、結果的に、チャネル部となる第2ゲートトレンチ6の底面の面積を縮小することができる。その結果、シリコン薄膜部10,10のみが支配的なチャネル部となり、トレンチゲート型FET1の特性は、完全空乏化トランジスタの特性に近くなる。これにより、閾値電圧やS係数値といった特性値のバラツキをさらに低減することが可能となる。
【図面の簡単な説明】
【0073】
【図1】図1は、本発明の半導体装置を説明するための図であり、図1(a)は、DRAMのセルアレイレイアウトを示す平面図であり、図1(b)は、トレンチゲート形成領域の拡大平面図である。
【図2】図2は、本発明を適用したトレンチゲート型FETの一例を示す斜視図であり、図2(a)は断面図であり、図2(b)はシリコン薄膜部を説明するための斜視図である。
【図3】図3は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図4】図4は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図5】図5は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図6】図6は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図7】図7は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図8】図8は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図9】図9は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図10】図10は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図11】図11は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図12】図12は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図13】図13は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図14】図14は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図15】図15は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図16】図16は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図17】図17は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図18】図18は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図19】図19は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図20】図20は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図21】図21は、本発明のトレンチゲート型FETの電流−電圧特性を示す図であり、図21(a)は本発明のトレンチゲート型FETの特性プロファイルであり、図21(b)は従来の単純トレンチ型トランジスタの特性プロファイルである。
【図22】図22は、本発明を適用した第2実施形態のDRAMの製造工程を順に示す図である。
【図23】図23は、本発明を適用した第2実施形態のDRAMの製造工程を順に示す図である。
【図24】図24は、本発明を適用した第2実施形態のDRAMの製造工程を順に示す図である。
【符号の説明】
【0074】
1…トレンチゲート型FET(半導体装置)、2…半導体基板(基板)、3…STI素子分離領域、4…活性領域、5…第1ゲートトレンチ、6…第2ゲートトレンチ、7…ゲート絶縁膜、8…ゲート電極、9…ソース/ドレイン領域、10…シリコン薄膜部、11…パッド酸化膜、12…フィールド窒化膜、13…STIトレンチ、14…シリコン酸化膜、15…トレンチゲートマスク、16…レジストパターン、17…サイドウォール、18…開口部、19…シリコン酸化膜、20…サイドウォール、21…ポリシリコン、22…W/WN膜、23…ハードマスク、24…LDD領域、25…サイドウォールスペイサ、26…第1の層間絶縁膜、27…コンタクトホール、28…コンタクトプラグ、29…シリコン酸化膜、30…サイドウォール、108…ゲート電極、109…ソース/ドレイン領域、S…トレンチゲート形成領域
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【0002】
近年、DRAM(Dynamic Random Access Memory)などの半導体装置では、微細化が進むにつれて、MOS(Metal Oxide Semiconductor)トランジスタのゲート長(Lgate)が短くなっている。これに伴って、ゲートで制御できない基板電流が大量に流れてしまう、いわゆるショートチャネル効果もより顕著なものとなってきている。
【0003】
そこで、DRAMのセルアレイトランジスタに用いられるMOSトランジスタなどでは、このようなショートチャネル効果を防止するために、チャネル領域の不純物濃度を上げる等の対策がとられている。しかしながら、チャネル領域の不純物濃度を上げると、ソース・ドレイン接合部近傍の電界が強くなり、リーク電流が増大することによって、リフレッシュ特性が悪くなるといった問題が発生してしまう。
【0004】
この対策として、例えばトレンチゲート型トランジスタ(リセスチャネルトランジスタともいう)と呼ばれる半導体基板を掘り込んでトランジスタのチャンネル構造を3次元化し、実効的なゲート長を長くするといった技術が開発されている。これにより、不純物濃度を上げることなくショートチャネル効果を抑制することができるため、リフレッシュ特性の悪化が発生しない。
【0005】
しかしながら、従来のトレンチゲート型トランジスタでは、ショートチャネル効果を抑制することが出来るものの、接合リーク電流の増大やゲート電圧の上昇といった問題があった。
【0006】
そこで、特許文献1には、トレンチゲート内に立体的なSOI(Silicon ON Insulator)構造を形成し、そのシリコン層をチャネル領域として用いる半導体装置とその製造方法が提案されている。
【0007】
すなわち、特許文献1には、活性領域にゲートトレンチを形成することにより、STI(Shallow Trench Isolation)の側壁に接するフィン状のシリコン薄膜を形成し、このフィン状のシリコン薄膜をトランジスタのチャネルとして用いる半導体装置およびその製造方法が記載されている。この特許文献1に記載の半導体装置によれば、立体的なSOIチャネルをセルアレイトランジスタとして用いることにより、閾値電圧を小さくできると共に、キャパシタへの書き込み特性の向上ができるとしており、いわゆる完全空乏化トランジスタの一部の特性を付加できるとしている。
【特許文献1】特開2007−158269号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献1に記載の立体的なSOIチャネルを形成する方法では、STI形成時のマスクを利用してゲートトレンチ加工を行ない、フィン状のSOIチャネルを形成しているため、フィン状のSOIチャネル形成時の加工を高精度に再現性よく行なうことが困難であるという問題があった。この結果、形成されるフィン状のSOIチャネル形状の揺らぎ(高さや幅)により、トランジスタの特性がばらついてしまうという問題があった。また、ゲートトレンチの底部から開口部(半導体基板表面)まで完全空乏型のフィン状のSOIチャネルを形成しているので、ソース・ドレイン間に電流が流れやすくなってしまい、トランジスタの閾値電圧の制御が困難であるという問題があった。
【課題を解決するための手段】
【0009】
上記の目的を達成するために、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置は、少なくとも表層がシリコンからなる基板と、前記基板の表層に形成された埋め込み絶縁膜からなるSTI素子分離領域と、前記STI素子分離領域によって区画形成された活性領域と、前記活性領域に形成された第1ゲートトレンチと、前記第1ゲートトレンチの底部に設けられた第2ゲートトレンチと、前記第1及び第2ゲートトレンチにゲート絶縁膜を介して埋め込み形成されたゲート電極と、前記第1ゲートトレンチの幅方向両側の活性領域にイオンを注入することによって形成されたソース/ドレイン領域とを備え、前記第2ゲートトレンチと前記第2ゲートトレンチの長手方向に位置する前記STI素子分離領域との間に、チャネルを構成するシリコン薄膜部が設けられていることを特徴とする。
【0010】
また、本発明の半導体装置の製造方法は、埋め込み絶縁膜からなるSTI素子分離領域によって区画形成された活性領域にシリコン窒化膜を積層し、前記シリコン窒化膜をマスクとして第1ゲートトレンチを形成する工程と、前記第1ゲートトレンチの内壁にシリコン酸化膜を積層した後、当該第1ゲートトレンチ底部のシリコン酸化膜を除去し、前記シリコン酸化膜をマスクとして第2ゲートトレンチと、前記第2ゲートトレンチの長手方向両側にシリコン薄膜部とを形成する工程と、前記第1及び第2ゲートトレンチの内壁にゲート絶縁膜を形成した後にゲート電極を形成する工程と、前記第1ゲートトレンチの幅方向両側の活性領域に、前記第1ゲートトレンチの底部よりも浅い位置までイオンを注入してソース/ドレイン領域を形成する工程とを含むことを特徴とする。
【発明の効果】
【0011】
以上説明したように、本発明の半導体装置によれば、第2ゲートトレンチと、この第2ゲートトレンチの長手方向に位置するSTI素子分離領域との間に、チャネルを構成するシリコン薄膜部が設けられた構成としている。そして、このシリコン薄膜部の位置、形状(高さ、幅)が高精度に制御されているため、閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供することができる。
【0012】
また、本発明の半導体装置の製造方法によれば、第1ゲートトレンチの内壁にシリコン酸化膜を積層した後、この第1ゲートトレンチ底部のシリコン酸化膜を除去し、シリコン酸化膜をマスクとして第2ゲートトレンチと、第2ゲートトレンチの長手方向両側にシリコン薄膜部とを形成する構成としている。このため、ゲートトレンチ内に立体的なSOI構造からなるフィン状チャネルを形成する場合でも、このチャネルを構成するシリコン薄膜部の幅や高さなどの形状制御を簡便な方法によって高精度且つ再現性よく行うことができる。したがって、閾値電圧が制御されて且つ特性のばらつきが抑制された上記半導体装置を製造することができる。
【発明を実施するための最良の形態】
【0013】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【0014】
<第1の実施形態>
本実施の形態では、例えば半導体装置としてDRAMのメモリセルアレイ内のトレンチゲート型FET(Field EFFECT Transistor)に、本発明を適用した場合を例に挙げて説明する。
【0015】
図1(a)に示すように、DRAMのメモリセルには、STI素子分離領域3に囲まれた活性領域4が区画形成されている。また、活性領域4上を縦断するように、ワード線となるゲート電極8が配置されている。さらに、図1(b)に示すように、ゲート電極8と交差する活性領域4がトレンチゲート形成領域Sとなっている。そして、このトレンチゲート形成領域Sに、例えば図2(a)に示すようなトレンチゲート型FET1が形成されている。
【0016】
このトレンチゲート型FET1は、図2(a)に示すように、表層がシリコンからなる半導体基板2と、半導体基板2の表層に形成された埋め込み絶縁膜からなるSTI素子分離領域3と、STI素子分離領域3によって区画形成された活性領域4と、活性領域4に形成された第1ゲートトレンチ5と、第1ゲートトレンチの底部に設けられた第2ゲートトレンチ6と、第1及び第2ゲートトレンチ5,6にゲート絶縁膜7を介して埋め込み形成されたゲート電極8と、第1ゲートトレンチの幅方向両側の活性領域4にイオンを注入することによって形成されたソース/ドレイン領域9,9とを備えている。
【0017】
ソース/ドレイン領域9は、図2(a)に示すように、第1ゲートトレンチ5の底部よりも浅い位置までイオンを注入されている。また、第2ゲートトレンチ6と、第2ゲートトレンチ6の長手方向に位置するSTI素子分離領域3との間にシリコン薄膜部10が設けられており、このシリコン薄膜部10がトレンチゲート型FET1のチャネルを構成する。
【0018】
具体的には、シリコン薄膜部10は、図2(a)及び図2(b)に示すように、第2ゲートトレンチ6の底部と同じ高さから第1ゲートトレンチ5の底部と同じ高さに亘って半導体基板2の表面と垂直な方向に立設されている。すなわち、シリコン薄膜10は、第2ゲートトレンチ6と素子分離領域3との間に沿って、第2ゲートトレンチ6と対応する幅及び高さを有している。そして、このシリコン薄膜部10の幅は、例えば10〜30nm程度、高さは、例えば40〜70nm程度とすることが好ましい。なお、図2(b)においては、STI素子分離領域3及びゲート絶縁膜7の図示を省略するものとする。
【0019】
また、このトレンチゲート型FET1は、更に、ゲート電極8の両側面を覆うサイドウォールスペイサと、ゲート電極8上に積層されたハードマスクと、ゲート電極8、ソース/ドレイン領域9が形成された面上を覆う層間絶縁膜と、層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグとを備えることによって、DRAM内のセルトランジスタを構成している。また、DRAM内には、周辺トランジスタや、ビット線、ワード線、容量コンタクトプラグ、キャパシタ、配線等が設けられている。
なお、図2(a)及び図2(b)においては、上記サイドウォールスペイサと、ハードマスクと、ゲート電極8及びソース/ドレイン領域9上を覆う層間絶縁膜と、コンタクトホールに埋め込まれたコンタクトプラグと、ソース電極及びドレイン電極との図示を省略するものとする。
【0020】
以上説明した構造により、トレンチゲート型FET1は、ソース領域とドレイン領域との電位差が閾値を超えたとき、第2ゲートトレンチ6と素子分離領域3との間のシリコン薄膜部10をチャネルとして機能させることができる。
【0021】
次に、本実施形態のトレンチゲート型FET1を用いたDRAMの製造方法について、図3〜図20を参照しながら説明する。なお、図3〜図20は、本実施形態の半導体装置の製造方法を示す工程図であり、(a)は、図1(b)におけるA−A’線による断面図、(b)は、図1(b)におけるB−B’線による断面図、(c)は、図1(b)におけるC−C’線による断面図、(d)は、周辺回路に用いるトランジスタの断面図である。
【0022】
上記DRAMを製造する際は、先ず、半導体基板2にSTI素子分離領域3を形成することによって、セルアレイ領域内に複数の活性領域4を区画形成する。
【0023】
具体的には、先ず、図3に示すように、シリコンからなる半導体基板2の表層上に、シリコン酸化膜からなるパッド酸化膜11とシリコン窒化膜からなるフィールド窒化膜12とを順次積層して形成する。なお、本例では、熱酸化法を用いて、厚さ約9nmのパッド酸化膜11と、LP−CVD(Low Pressure−chemical Vapor Deposition)法を用いて、厚さ約120nmのフィールド窒化膜12とを成膜した。
【0024】
このフィールド窒化膜12は、活性領域4を覆うマスク層(図1(a)参照)となり、後述するSTI素子分離領域3を形成する際には、例えばシリコン酸化膜からなる埋め込み絶縁膜酸化膜のCMPストッパとしても利用される。
【0025】
次に、リソグラフィ技術及びドライエッチング技術を用いてパターニングを行う。具体的には、図1(a)に示されるような活性領域4の形状にフィールド窒化膜12及びパッド酸化膜11をパターニングし、それ以外のフィールド窒化膜12及びパッド酸化膜11をエッチング除去する(図3)。
【0026】
次に、図4に示すように、パターニングされたフィールド窒化膜12をマスクとして、半導体基板2の表層をドライエッチングによりパターニングする。これにより、半導体基板2の表層には、STI素子分離領域3のためのSTIトレンチ13が形成されることになる。なお、本例では、深さ約200nmのSTIトレンチ13を形成した。また、このときフィールド窒化膜12も50nm程度削られて、エッチング後の厚さは70nm程度となる。
【0027】
次に、図5に示すように、半導体基板2上にシリコン酸化膜14を成膜しながら、このシリコン酸化膜14をSTIトレンチ13内に埋め込み形成する。そして、フィールド窒化膜12をストッパとして、シリコン酸化膜14が成膜された面を化学的機械研磨(CMP:Chemical Mechanical Polishing)により研磨しながら、フィールド窒化膜12の表面が露出するまで平坦化を行う。なお、本例では、HDP−CVD(High Density Plasma−Chemical Vapor Deposition)法を用いて、シリコン酸化膜14を成膜した。
【0028】
次に、図6に示すように、CMP研磨後にシリコン酸化膜14のウェットエッチングを行い、シリコン酸化膜14の高さを調整する。続いて、ウェットエッチングにより、フィールド窒化膜12を除去する。これにより、STI素子分離領域3が形成される。なお、STI素子分離領域3の半導体基板2の表面上からの突き出し量(半導体基板2の表面とSTI素子分離領域3表面との高さの差)を25nm程度となるように調整する。この突き出し量は、以下に説明する洗浄工程や酸化膜ウェットエッチ工程を経ることにより、最終的には10nm程度となる。
【0029】
STI素子分離領域3の形成後は、図示を省略するが、セル領域及び周辺領域のトランジスタのためのウェル及びチャネル形成のためのイオン注入を行い、活性化のための熱処理を行う。
【0030】
次に、図7に示すように、シリコン窒化膜を積層してトレンチゲートマスク15を形成する。このトレンチゲートマスク15は、第1ゲートトレンチ5を形成するためのマスクである。本例では、120nm程度のトレンチゲートマスク15を形成した。
【0031】
次に、図8に示すように、トレンチゲートマスク15上にレジストを塗布した後、レジストをリソグラフィ技術によりパターニングしながら、第1ゲートトレンチ5に対応した形状のレジストパターン16を形成する。なお、この際、図8(a)のA−A’断面の全て及び図8(c)のC−C’断面の一部を除いて、レジストパターン16からなるマスクが形成される。
【0032】
次に、図9に示すように、ドライエッチング技術を用い、レジストパターン16をマスクとしてトレンチゲートマスク15をエッチングにより除去する。また、このトレンチゲートマスク15のエッチングでは、シリコン酸化膜からなるパッド酸化膜11がストッパとなるようなエッチング条件を用いる。なお、シリコン窒化膜からなるトレンチゲートマスク16のドライエッチングには、テトラフロロカーボン(CF4)及びトリフロロメタン(CHF3)を含む混合ガスプラズマによる異方性ドライエッチング法を用いる。このガスプラズマでは、パッド酸化膜11に対するトレンチゲートマスク15のエッチング速度比が5よりも大きくなるため、パッド酸化膜11をストッパとしてトレンチゲートマスク15のエッチングを停止させることができる。
【0033】
次に、図10に示すように、シリコン窒化膜を約20nm程度成膜した後にエッチバック処理を行って、トレンチゲートマスク15にサイドウォール17を形成する。このサイドウォール17は、図10(c)に示すC−C’断面方向のトレンチゲートマスク15の開口幅を狭めるために形成される。本例では、サイドウォール17,17間の開口部18の幅は、20nm程度としている。
【0034】
次に、図11に示すように、サイドウォール17をマスクとして半導体基板2をドライエッチングし、第1ゲートトレンチ5を形成する。本例では、第1ゲートトレンチ5の形成は、まず、開口部18から露出するパッド酸化膜11をドライエッチングする。続いて、半導体基板2を80nm程度ドライエッチングすることにより、第1ゲートトレンチ5を形成する。このドライエッチングは、例えば、塩素(Cl2)及び臭化水素(HBr)を少なくとも含有する混合ガスプラズマを用いて行う。
【0035】
ここで、STI素子分離領域3の側面が鉛直方向に対して約3°〜10°の範囲で半導体基板2側に傾斜しているため、図11(a)に示されるA−A’断面では、第1ゲートトレンチ5の形成と同時にシリコン薄膜部10aが形成される。このシリコン薄膜部10aは、STI素子分離領域3の側面に接するように20nm程度の高さに形成される。
【0036】
この第1ゲートトレンチ5を形成する際のドライエッチングにより、後にフィン状チャネルを構成するシリコン薄膜部10aの上端の位置を決定することができる。ここで、ドライエッチング条件とシリコンのエッチング速度との相関を正確に求めることができるため、ドライエッチングの時間を制御することで、高精度且つ再現性よく第1ゲートトレンチ5を所望の深さとなるように形成することができる。また、半導体基板2上には極めて多くの第1ゲートトレンチ5が形成されることになるが、半導体基板2上の第1ゲートトレンチ5の開口面積が一定であるため、全ての第1ゲートトレンチ5を所望の深さとなるように一括形成することができる。すなわち、トレンチゲート型FET1のフィン状チャネルを構成する複数のシリコン薄膜部10aの上端の位置を高精度且つ再現性よく一括形成することができる。
【0037】
次に、図12に示すように、第1ゲートトレンチ5の内壁の半導体基板2表面にシリコン酸化膜19を形成する。本例では、熱酸化法を用いて、第1ゲートトレンチ5の内壁に亘って厚さ約10nmのシリコン酸化膜19を成膜した。なお、この熱酸化には、酸素とジクロロエチレン(C2H2Cl2)との混合ガスを用いることが好ましい。このジクロロエチレンを原料ガスとする熱酸化では、第1トレンチ5の内壁の上方に形成される酸化膜の膜厚を、下方に形成される酸化膜の膜厚よりも厚く形成できる利点がある。そして、このシリコン酸化膜19を後述する第2ゲートトレンチ6を形成する際のマスクとして用いる。
【0038】
次に、図13に示すように、ドライエッチング技術を用いて、シリコン酸化膜19をエッチバックして第1トレンチゲート5の底面に形成されたシリコン酸化膜19を除去する。これにより、第1トレンチゲート5の内壁の側面のみにシリコン酸化膜からなるサイドウォール20が形成される。なお、図12(a)に示されるA−A’断面では、シリコン薄膜部10の表面がこのサイドウォール20で被覆される。
【0039】
次に、図14に示すように、STI素子分離領域3、シリコン窒化膜からなるサイドウォール17、第1ゲートトレンチ5に形成されたサイドウォール20をマスクとし、半導体基板2をさらにエッチングして第2ゲートトレンチ6を形成する。本例では、第2ゲートトレンチ6を、半導体基板2表面から約135nm程度の深さとなるように形成する。このドライエッチング条件としては、例えば、塩素(Cl2)、臭化水素(HBr)、酸素(O2)の混合ガスプラズマによる異方性ドライエッチング法を用いる。また、混合ガスプラズマによるドライエッチングでは、半導体基板2のシリコン酸化膜に対するエッチング速度比が20より大きくすることができるので、厚さ10nmのサイドウォール20をマスクとして第2ゲートトレンチ6を形成することができる。
【0040】
ここで、第2ゲートトレンチ6の形成と同時に、STI素子分離領域3と第2ゲートトレンチ6との間には、シリコン薄膜部10bが形成される。このシリコン薄膜部10bは、半導体基板2の表面と垂直な方向に延在している。また、シリコン薄膜部10bは、第2ゲートトレンチ6とこの第2ゲートトレンチ6の長手方向両側のSTI素子分離領域3とに接するように一対で形成されており、トレンチ型FET1のフィン状チャネルを構成するシリコン薄膜部10となる。
【0041】
次に、図15に示すように、シリコン窒化膜からなるトレンチゲートマスク15及びサイドウォール17を窒化膜ウェットエッチングにより除去し、続いてシリコン酸化膜からなるサイドウォール20及びパッド酸化膜11を酸化膜ウェットエッチングにより除去する。これにより、第1ゲートトレンチ5、第2ゲートトレンチ6、シリコン薄膜部10と共に、STI素子分離領域3によって区画形成された活性領域4が表面に露出した状態となる。
【0042】
ここで、トレンチゲートマスク15及びサイドウォール17を除去する前に、第2ゲートトレンチ6の内壁に新たに8nm程度の熱酸化膜を形成し、この熱酸化膜をスルー膜として第2ゲートトレンチ6の底部に閾値電圧(Vt)調整用のイオン注入を行うことが好ましい。この熱酸化膜は、窒化膜ウェットエッチングにおいて、半導体基板2のシリコン表面を薬液のダメージから保護する役目も果たす。
【0043】
次に、図16に示すように、露出した活性領域4の表面、第1ゲートトレンチ5の側壁、第2ゲートトレンチ6の内壁を酸化させることによってゲート絶縁膜7を形成する。なお、本例では、熱酸化法を用いて厚さ約5〜6nm程度のゲート絶縁膜7を形成した。
【0044】
次に、図17に示すように、ゲート電極8を形成する。ゲート電極8の形成は、先ず、ポリシリコン(多結晶シリコン)21を例えばCVD法により約70nm程度成膜する。なお、ポリシリコン21は、成膜時にリンやボロンなどの不純物を含有させることができる。あるいは、ノンドープのポリシリコンを形成した後、イオン注入法を用いて不純物を導入してもよい。また、ゲート電極8としてボロンを多量に含んだポリシリコンを用いる場合は、ゲート絶縁膜7として用いるシリコン酸化膜にプラズマ処理などを行い、予め窒素を添加しておくことが好ましい。さらに、ポリシリコン21は、成膜時に非晶質シリコンで成膜した後、熱処理してポリシリコンとすることもできる。
【0045】
次に、ポリシリコン21を成膜後、金属層として厚さ10nmの窒化タングステン(WN)と、厚さ50nmのタングステン(W)とを順次成膜する。さらに、ハードマスク23となるシリコン窒化膜23aと、シリコン酸化膜とをそれぞれ、140nmと80nm程度成膜する。
【0046】
次に、リソグラフィ技術及びドライエッチング技術を用いて、ゲート電極8をパターニングする。具体的には、シリコン酸化膜上に塗布したレジストをリソグラフィ技術によりパターニングしながら、ゲート電極8に対応した計上のレジストパターン(図示せず)を形成する。そして、このレジストパターンをマスクとして、シリコン酸化膜及びシリコン窒化膜23aをドライエッチングにより順次パターニングする。さらに、このレジストパターンをプラズマ剥離にて除去した後、パターニングされたシリコン酸化膜及びシリコン窒化膜23aをマスクとして、窒化タングステン及びタングステンをドライエッチングする。これにより、W/WN膜22が形成される。なお、ドライエッチング後には、シリコン酸化膜も同時にエッチングされて消滅する。
【0047】
次に、タングステン(W)の半導体基板2への飛散を防ぐ為に例えば13nm程度のシリコン窒化膜を全面に形成し、エッチバック法によりW/WN膜22及びシリコン窒化膜23aの側壁にシリコン窒化膜からなるサイドウォール23bを形成する。その後、シリコン窒化膜23a及びサイドウォール23bからなるハードマスク23をマスクとしてポリシリコン21をエッチングしてゲート電極8の形状にパターニングする。これにより、図17(a)及び図17(c)に示されるメモリセル領域には、第1ゲートトレンチ5及び第2ゲートトレンチ6内にポリシリコン21が埋め込まれたトレンチゲート型FET1のゲート電極8が、図17(d)に示される周辺回路部には、周辺回路トランジスタのゲート電極108がそれぞれ形成される。
【0048】
次に、シリコン窒化膜23aおよびサイドウォール23bからなるハードマスク23をマスクとして半導体基板2の表面(活性領域4)にイオン注入することによって、所望のLDD(Lightly Doped Drain)領域24を形成する。
【0049】
次に、図18に示すように、半導体基板2上に、上記ハードマスク23として用いた同種の絶縁膜(ここではシリコン窒化膜)を形成し、異方性エッチングを用いてシリコン窒化膜をエッチバックする。これにより、サイドウォール23b及びゲート電極8の両側面にシリコン窒化膜が残存し、この残存したシリコン窒化膜によってサイドウォールスペイサ25が形成される。なお、本例では、LP−CVD法を用いて、厚さ約40nmのシリコン窒化膜を成膜し、最終的にサイドウォールスペイサ25の厚さは30nm程度とした。
【0050】
その後、周辺回路部の周辺回路トランジスタのソース/ドレイン領域109へのイオン注入を行なう。
【0051】
次に、図19に示すように、半導体基板2上の全面を覆うように、BPSG膜(BoroPhospho Silicate Glass)とTEOS−NSG膜からなる第1の層間絶縁膜26を形成する。なお、本例では、CVD法によりBPSG膜を600nm〜700nm程度成膜した後、800℃のリフローとCMP技術により、このBPSG膜の表面の平坦化を行い、その上にTEOS−NSG膜を200nm程度成膜する。
【0052】
次に、図20に示すように、第1の層間絶縁膜26を貫通して半導体基板2上に到達するコンタクトホール27を形成する。コンタクトホール27は、ドライエッチング法により、半導体基板2の表面に到達した時点でドライエッチングをストップする。
【0053】
その後、コンタクトホール27を通して半導体基板2の表面(活性領域4)にリンやヒ素の注入を行うことによって、ソース/ドレイン領域9を形成する。なお、本例では、リンの注入条件を20keVの加速エネルギーでドープ量を5.0×1012cm−3程度とし、ヒ素の注入条件を同じく10keVで1.0×1013cm−3程度とした。これにより、第1ゲートトレンチ5の底部よりも浅い位置に接合部を有するソース/ドレイン領域9を形成することができる。なお、フィン状のチャネルを構成するシリコン薄膜部10は、上記ソース/ドレイン領域9とは対向しない位置関係となる。
【0054】
以上の工程により、STI素子分離領域3と第2ゲートトレンチ6との間に形成されたシリコン薄膜部10がチャネルを構成するトレンチゲート型FET1を製造することができる。
【0055】
そして、ソース/ドレイン領域9を形成した後、リンをドープしたアモルファスシリコン膜をコンタクトホール27内に充填しながら第1の層間絶縁膜26上に堆積する。その後、ドライエッチング法やCMP法を用いて、第1の層間絶縁膜26上のアモルファスシリコン膜のみを除去することにより、コンタクトプラグ28を形成する。なお、アモルファスシリコン膜中の不純物濃度は、1.0×1020〜4.5×1020cm−3とする。
【0056】
また、コンタクトプラグ28を形成した後、このコンタクトプラグ28中の不純物を活性化するための熱処理を行なう。なお、コンタクトプラグ28には、Wなどの高融点金属を用いることもできる。ここで、コンタクトプラグ28に高融点金属を用いる場合には、高融点金属と半導体基板2の活性領域4との間にTiNなどのバリアメタルを形成しておく必要がある。また、半導体基板2の表面からバリアメタル部を離す為には、コンタクトホール27を形成した後、予め半導体基板2の表面に選択エピタキシャル成長シリコン膜を形成しておくことが好ましい。
【0057】
その後、周知の方法を用いて周辺回路トランジスタのコンタクトプラグの形成、ビット線の形成、キャパシタおよび配線(Al,Cu)等を形成し、セルアレイトランジスタとしてゲートトレンチ内に一対のフィン状のチャネルを有するDRAMを作成することができる。
【0058】
以上説明したように、本実施形態のトレンチゲート型FET1によれば、第2ゲートトレンチ6と、この第2ゲートトレンチ6の長手方向に位置するSTI素子分離領域3との間に、チャネルを構成するシリコン薄膜部10,10が設けられた構成となっている。そして、このシリコン薄膜部10,10の位置、形状(高さ、幅)が高精度に制御されているため、閾値電圧が制御されて、且つ特性のばらつきが抑制されたトレンチゲート型FET1を提供することができる。
【0059】
本実施形態のトレンチゲート型FET1の製造方法によれば、第1ゲートトレンチ5を形成した後、この第1ゲートトレンチ5の側壁にシリコン酸化膜からなるサイドウォール20を形成し、このサイドウォール20をマスクとして第2ゲートトレンチ6を形成することにより、第2ゲートトレンチ6とSTI素子分離領域3との間に挟まれたシリコン薄膜部10を形成している。このように、第1及び第2ゲートトレンチ5,6の形成に、制御性に優れたドライエッチング法を用いているのでチャネルを構成するシリコン薄膜部10,10を所望の高さに容易に制御することができる。
【0060】
また、膜厚制御性に優れた熱酸化法で形成したシリコン酸化膜19からサイドウォール20を形成し、このサイドウォール20をマスクとして第2ゲートトレンチ6を形成しているため、サイドウォール20(シリコン酸化膜19)の膜厚を高精度に制御することが可能となる。これにより所望のフィン状のチャネルとなるようにシリコン薄膜部10,10の幅を制御することができる。
【0061】
したがって、形成される位置、高さおよび幅が制御されたシリコン薄膜部10を高精度に、且つ再現性よく形成することが可能となる。また、フィン状のチャネルを構成するシリコン薄膜部10をゲートトレンチ内の下方(すなわち、第2ゲートトレンチ6の側部)に形成し、上方(すなわち、第1ゲートトレンチ5の側部)には形成されないように制御できるので、閾値電圧など特性制御が容易になり、性能のバラツキが抑制されたトランジスタを有する半導体装置を製造することができる。
【0062】
さらに、本実施形態のトレンチゲート型FET1の製造方法によれば、第1及び第2トレンチゲート5,6の側面及び底面をチャネルとして使用し、チャネル幅を確保することができる。これにより、チャネル抵抗低減による書き込み電流を確保することができる。
更にまた、第1及び第2トレンチゲート5,6の側面のチャネル領域を薄くかつ高くすることにより、チャネル領域の一部を完全乏化させることができる。このため、サブスレッショールド特性の優れた(Ioff低減、S値改善)トランジスタを作成することができる。すなわち、従来のトレンチゲートの場合よりもVt及びS値のばらつきを抑えることが出来る。
【0063】
ここで、図21は、本発明の半導体装置の製造方法により作成したトランジスタの電流−電圧特性を示している。図21中の(a)は本発明を適用したトランジスタの特性プロファイル、(b)はフィン状チャネルのない従来の単純トレンチ型のトランジスタの場合の特性プロファイルである。また、図21中の(a)及び(b)は、ソース/ドレイン間に1.0Vの電圧を印加した状態におけるドレイン電流(Id)のゲート電圧(Vg)依存性である。なお、特性プロファイルの直線部の傾きがサブスレッショールド係数(S係数)であり、このS係数が小さいほうが電流−電圧特性が優れたものとなっている。
【0064】
図21に示すように、本発明を適用した特性プロファイル(a)のS係数は、83mV/decadeであるのに対し、従来技術の特性プロファイル(b)のS係数は、93mV/decadeであった。これにより、本発明を適用したトランジスタは、S係数が大幅に改善されていることが確認された。
【0065】
<第2の実施形態>
次に、本発明を適用した第2の実施形態について説明する。本実施形態では、第1の実施形態のトレンチゲート型FET1の製造方法とは異なる構成となっている。このため、図22〜図24を用いて本実施形態の半導体装置の製造方法について説明する。したがって、本実施形態の半導体装置の製造方法については、第1の実施形態と同一の構成部分については同じ符号を付すると共に説明を省略する。
【0066】
本実施形態のトレンチゲート型FET1の製造方法では、図12に示すように熱酸化によるシリコン酸化膜19の形成に代えて、CVDを用いてシリコン酸化膜を形成する構成となっている。したがって、図11に示される第1ゲートトレンチ5を形成する工程までは第1の実施形態と同一であるため、説明を省略する。
【0067】
図22に示すように、第1ゲートトレンチ5を形成した後、表面全面に厚さ20nmのシリコン酸化膜29をCVD法により堆積する。より具体的には、TEOSを原料とするプラズマCVD法、モノシラン(SiH4)あるいはジクロロシラン(SiH2Cl2)と一酸化二窒素(N2O)とを原料とする熱CVD法などを用いることができる。また、数nm程度熱酸化膜を形成した後に、上記CVD法で形成するシリコン酸化膜29を積層してもよい。ここで、CVD法は、気相からの反応分子の堆積により膜を形成するので、半導体基板2の表面のシリコンが酸化によって消費されることがなく、いずれの領域にも均一な厚さを有するシリコン酸化膜29の形成が可能となる。
【0068】
次に、図23に示すように、ドライエッチング法を用いてシリコン酸化膜29をエッチバックして、メモリセルアレイ領域の表面及び第1ゲートトレンチ5の底部に形成されているシリコン酸化膜29を除去する。これにより、第1ゲートトレンチ5の側壁にサイドウォール30を形成する。
【0069】
次に、図24に示すように、サイドウォール30をマスクとしてドライエッチングを行い、第2ゲートトレンチ6を形成する。このドライエッチングには、第1の実施形態と同様に、例えば、Cl2、HBr、O2の混合ガスプラズマを用いることができる。これにより、サイドウォール30から露出しているシリコンからなる半導体基板2の、シリコン酸化膜からなるサイドウォール30に対するエッチング速度比を20以上とすることができる。
なお、以降の工程は、第1の実施形態と同様の構成となる。
【0070】
本実施形態の半導体装置の製造方法によれば、第1ゲートトレンチ5の側壁に形成するサイドウォール30を、CVD法を用いて形成したシリコン酸化膜29から形成しているため、第1ゲートトレンチ5の開口部までサイドウォール13を形成することができる。これにより、第2ゲートトレンチ6を形成する際のドライエッチングのマスクとしての厚さを実質的に厚くすることができるため、第1の実施形態の場合に比べてさらに加工精度を向上させることができる。
【0071】
また、CVD法で堆積するシリコン酸化膜29は、熱酸化法で形成する酸化膜19とは異なり、シリコン酸化膜の形成時に半導体基板2の表面のシリコンを消費することがない。すなわち、熱酸化によりシリコン酸化膜を形成する場合は、第1ゲートトレンチ5の内壁に存在するシリコンによって形成可能な膜厚に制約が生じるが、CVD法を用いてシリコン酸化膜を形成する場合は、第1ゲートトレンチ5が埋まらない限り、堆積する膜厚が制限されるおそれはない。したがって、サイドウォール30を所望の膜厚に設定することが可能である。すなわち、フィン状のチャネルを構成するシリコン薄膜部10の幅を任意に制御することができる。
【0072】
一例として、サイドウォール30を厚く堆積すると第2ゲートトレンチ6の開口幅が狭くなり、結果的に、チャネル部となる第2ゲートトレンチ6の底面の面積を縮小することができる。その結果、シリコン薄膜部10,10のみが支配的なチャネル部となり、トレンチゲート型FET1の特性は、完全空乏化トランジスタの特性に近くなる。これにより、閾値電圧やS係数値といった特性値のバラツキをさらに低減することが可能となる。
【図面の簡単な説明】
【0073】
【図1】図1は、本発明の半導体装置を説明するための図であり、図1(a)は、DRAMのセルアレイレイアウトを示す平面図であり、図1(b)は、トレンチゲート形成領域の拡大平面図である。
【図2】図2は、本発明を適用したトレンチゲート型FETの一例を示す斜視図であり、図2(a)は断面図であり、図2(b)はシリコン薄膜部を説明するための斜視図である。
【図3】図3は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図4】図4は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図5】図5は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図6】図6は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図7】図7は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図8】図8は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図9】図9は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図10】図10は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図11】図11は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図12】図12は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図13】図13は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図14】図14は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図15】図15は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図16】図16は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図17】図17は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図18】図18は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図19】図19は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図20】図20は、本発明を適用した第1実施形態のDRAMの製造工程を順に示す図である。
【図21】図21は、本発明のトレンチゲート型FETの電流−電圧特性を示す図であり、図21(a)は本発明のトレンチゲート型FETの特性プロファイルであり、図21(b)は従来の単純トレンチ型トランジスタの特性プロファイルである。
【図22】図22は、本発明を適用した第2実施形態のDRAMの製造工程を順に示す図である。
【図23】図23は、本発明を適用した第2実施形態のDRAMの製造工程を順に示す図である。
【図24】図24は、本発明を適用した第2実施形態のDRAMの製造工程を順に示す図である。
【符号の説明】
【0074】
1…トレンチゲート型FET(半導体装置)、2…半導体基板(基板)、3…STI素子分離領域、4…活性領域、5…第1ゲートトレンチ、6…第2ゲートトレンチ、7…ゲート絶縁膜、8…ゲート電極、9…ソース/ドレイン領域、10…シリコン薄膜部、11…パッド酸化膜、12…フィールド窒化膜、13…STIトレンチ、14…シリコン酸化膜、15…トレンチゲートマスク、16…レジストパターン、17…サイドウォール、18…開口部、19…シリコン酸化膜、20…サイドウォール、21…ポリシリコン、22…W/WN膜、23…ハードマスク、24…LDD領域、25…サイドウォールスペイサ、26…第1の層間絶縁膜、27…コンタクトホール、28…コンタクトプラグ、29…シリコン酸化膜、30…サイドウォール、108…ゲート電極、109…ソース/ドレイン領域、S…トレンチゲート形成領域
【特許請求の範囲】
【請求項1】
少なくとも表層がシリコンからなる基板と、
前記基板の表層に形成された埋め込み絶縁膜からなるSTI素子分離領域と、
前記STI素子分離領域によって区画形成された活性領域と、
前記活性領域に形成された第1ゲートトレンチと、
前記第1ゲートトレンチの底部に設けられた第2ゲートトレンチと、
前記第1及び第2ゲートトレンチにゲート絶縁膜を介して埋め込み形成されたゲート電極と、
前記第1ゲートトレンチの幅方向両側の活性領域にイオンを注入することによって形成されたソース/ドレイン領域とを備え、
前記第2ゲートトレンチと前記第2ゲートトレンチの長手方向に位置する前記STI素子分離領域との間に、チャネルを構成するシリコン薄膜部が設けられていることを特徴とする半導体装置。
【請求項2】
埋め込み絶縁膜からなるSTI素子分離領域によって区画形成された活性領域にシリコン窒化膜を積層し、前記シリコン窒化膜をマスクとして第1ゲートトレンチを形成する工程と、
前記第1ゲートトレンチの内壁にシリコン酸化膜を積層した後、当該第1ゲートトレンチ底部のシリコン酸化膜を除去し、前記シリコン酸化膜をマスクとして第2ゲートトレンチと、前記第2ゲートトレンチの長手方向両側にシリコン薄膜部とを形成する工程と、
前記第1及び第2ゲートトレンチの内壁にゲート絶縁膜を形成した後にゲート電極を形成する工程と、
前記第1ゲートトレンチの幅方向両側の活性領域に、前記第1ゲートトレンチの底部よりも浅い位置までイオンを注入してソース/ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項3】
前記第2ゲートトレンチの幅が、シリコン酸化膜からなるサイドウォールを用いて規制されていることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記サイドウォールが、前記第1ゲートトレンチの内壁に、CVD法によりシリコン酸化膜を堆積させて形成することを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項1】
少なくとも表層がシリコンからなる基板と、
前記基板の表層に形成された埋め込み絶縁膜からなるSTI素子分離領域と、
前記STI素子分離領域によって区画形成された活性領域と、
前記活性領域に形成された第1ゲートトレンチと、
前記第1ゲートトレンチの底部に設けられた第2ゲートトレンチと、
前記第1及び第2ゲートトレンチにゲート絶縁膜を介して埋め込み形成されたゲート電極と、
前記第1ゲートトレンチの幅方向両側の活性領域にイオンを注入することによって形成されたソース/ドレイン領域とを備え、
前記第2ゲートトレンチと前記第2ゲートトレンチの長手方向に位置する前記STI素子分離領域との間に、チャネルを構成するシリコン薄膜部が設けられていることを特徴とする半導体装置。
【請求項2】
埋め込み絶縁膜からなるSTI素子分離領域によって区画形成された活性領域にシリコン窒化膜を積層し、前記シリコン窒化膜をマスクとして第1ゲートトレンチを形成する工程と、
前記第1ゲートトレンチの内壁にシリコン酸化膜を積層した後、当該第1ゲートトレンチ底部のシリコン酸化膜を除去し、前記シリコン酸化膜をマスクとして第2ゲートトレンチと、前記第2ゲートトレンチの長手方向両側にシリコン薄膜部とを形成する工程と、
前記第1及び第2ゲートトレンチの内壁にゲート絶縁膜を形成した後にゲート電極を形成する工程と、
前記第1ゲートトレンチの幅方向両側の活性領域に、前記第1ゲートトレンチの底部よりも浅い位置までイオンを注入してソース/ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項3】
前記第2ゲートトレンチの幅が、シリコン酸化膜からなるサイドウォールを用いて規制されていることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記サイドウォールが、前記第1ゲートトレンチの内壁に、CVD法によりシリコン酸化膜を堆積させて形成することを特徴とする請求項3に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2010−50133(P2010−50133A)
【公開日】平成22年3月4日(2010.3.4)
【国際特許分類】
【出願番号】特願2008−210556(P2008−210556)
【出願日】平成20年8月19日(2008.8.19)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成22年3月4日(2010.3.4)
【国際特許分類】
【出願日】平成20年8月19日(2008.8.19)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
[ Back to top ]