【課題】互いに異なる特性を備える複数の電界効果トランジスタを同一基板上に有する半導体装置の製造歩留まりを向上させる。
【解決手段】異方性のドライエッチングと等方性のウェットエッチングまたは等方性のドライエッチングとを組み合わせることにより、互いにサイドウォール長の異なる３種類のサイドウォールＳＷＬ，ＳＷＭ，ＳＷＨを形成する。異方性のドライエッチングの回数を減らすことにより、配置密度の高い第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の削れを防止することができる。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。 （もっと読む）

【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【課題】高耐圧の電界効果トランジスタを有する半導体装置のキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に配置した。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】所望の特性を果たす複数種類のトランジスタを少ない工程数で製造する形成方法を提供する。
【解決手段】半導体装置は、第１の深さに達する素子分離領域１２と、第１導電型の第１および第２のウェルと、第１のウェルに形成され、第１の厚さのゲート絶縁膜ＧＩ１と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第１のトランジスタ１７と、第２のウェルに形成され、第１の厚さより薄い第２の厚さのゲート絶縁膜ＧＩ２と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第２のトランジスタ１８と、を有し、第１のウェルは、第１の深さと同等又はより深い深さにのみ極大値を有する第１の不純物濃度分布を有し、第２のウェルは、第１のウェルと同一の第１の不純物濃度分布に第１の深さより浅い第２の深さに極大値を有する不純物濃度分布を重ね合わせ、全体としても第２の深さにも極大値を示す第２の不純物濃度分布を有する。 （もっと読む）

【課題】１０Ｖ以上のリード破壊耐圧を有する高耐圧回路を備えた半導体装置を実現することのできる技術を提供する。
【解決手段】１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳ４のソースを構成するｎ型半導体領域７およびドレインを構成するｎ型半導体領域７をそれぞれ囲んで、ｐ型第１ウェル３にｎ型第２ウェル８を形成し、ソースを構成するｎ型半導体領域７を囲むｎ型第２ウェル８とドレインを構成するｎ型半導体領域７を囲むｎ型第２ウェル８との間にｐ型チャネルストッパ層１３を形成し、ｎ型第２ウェル８とｐ型第１ウェル３との界面より深く、ｐ型第１ウェル３と基板２との界面より浅い領域に、ｐ型第１ウェル３またはｐ型チャネルストッパ層１３よりも不純物濃度の高いｐ型埋め込み層１６を形成する。 （もっと読む）

【課題】高耐圧および高ＥＳＤ耐性を有し、かつ、他のＭＯＳトランジスタとの混載が容易なＭＯＳトランジスタを備える、半導体装置を提供する。
【解決手段】半導体基板２の表層部には、ソース領域１３とディープＮ型ウェル８、Ｎ型ウェル１０およびコンタクト領域１１からなるドレイン領域とが間隔を空けて形成されている。半導体基板２上には、ゲート絶縁膜１４が形成されている。そして、ドレイン領域とゲート絶縁膜１４との間には、ドレイン−ゲート分離部９が介在されている。このドレイン−ゲート分離部９によって、ドレイン領域とゲート絶縁膜１４とは、それらの間に間隔を空けた非接触な状態に分離されている。 （もっと読む）

【課題】低電圧領域のウェル領域とドリフト拡散領域とを同時に形成してイオン注入工程の数を短縮することで、工程の単純化を達成できるＤＭＯＳ素子及びその製造方法を提供する。
【解決手段】高電圧トランジスタ領域及び低電圧トランジスタ領域と、前記高電圧トランジスタ領域に形成されたドリフト拡散領域と、前記低電圧トランジスタ領域に形成されたウェル領域と、を含み、前記ドリフト拡散領域と前記ウェル領域が同一の深さを有することを特徴とするＤＭＯＳ素子を構成する。 （もっと読む）

【課題】新たな工程を追加することなく、サブスレッショルド特性におけるハンプ特性を抑制する薄膜トランジスタを提供する。
【解決手段】第１の導電型の薄膜トランジスタを有する薄膜トランジスタ基板であって、ソース／ドレイン領域３１間に配置された第１の導電型のチャネル領域３２を有する半導体層３と、ゲート絶縁膜５を介して半導体層３の対面側に形成されるゲート電極６を有し、チャネル領域３２のチャネル幅方向の両端部４に対応するゲート電極６に開口部６１を有し、開口部６１に対応するチャネル領域４では、ゲート電極６に対応するチャネル領域よりも第１の導電型の不純物濃度が高い高濃度不純物領域が形成されている薄膜トランジスタ基板。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】本発明はイオン注入により不純物領域を形成する工程を含む半導体装置の製造方法に関し、微細な不純物領域の形成を容易にすることができると共にイオン注入毎に膜除去を行う必要がなく工数の削減を図ることを課題とする。
【解決手段】シリコン基板１０に不純物領域をイオン注入方法によって選択的に形成する半導体装置の製造方法において、前記シリコン基板１０上にイオン注入防止材料膜２０を形成する工程と、このイオン注入防止材料膜２０上にホトレジスト１４を形成する工程と、イオン注入箇所が開口するようにホトレジスト１４をパターニングする工程と、前記イオン注入箇所のイオン注入防止材料膜２０をイオン注入に適した膜厚まで除去する工程と、前記シリコン基板１０に前記ホトレジスト１４及びイオン注入防止材料膜２０をマスクとしてイオン注入を行う工程とを有する。 （もっと読む）

【課題】 ポケット領域の不純物濃度のばらつきを抑制し、ＭＯＳトランジスタの特性のばらつきを防止することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板に、活性領域及び逆導電型活性領域を形成する。逆導電型活性領域をレジストパターンで覆う。レジストパターンをマスクとして活性領域の表層部に不純物をイオン注入する。活性領域の縁を含み、かつ基板表面に対して垂直な仮想面を、レジストパターンに最も近い基板上の点を支点として、レジストパターンに向かって、レジストパターンに接触するまで傾けたときのチルト角をθ_０とする。イオン注入工程において、基板法線方向からのチルト角がθ_０よりも大きく、かつレジストパターンの上端を通過したイオンが、活性領域よりもレジストパターン側に入射する方位からイオン注入を行い、かつ活性領域内に入射する方位からはイオン注入を行わない。 （もっと読む）

【課題】誘電体分離型半導体装置の、絶縁分離領域を最小面積とし、かつオン抵抗の増大を回避する。
【解決手段】本発明の誘電体分離型半導体装置は、ＭＯＳトランジスタの反転層であるチャネルが形成されるウエル領域では、内部での不純物濃度が表面より高い不純物濃度になっており、低不純物濃度のドレイン領域と接触しているためドレイン電圧が印加されたときに形成される空乏層が狭く抑えられ、ソース領域とドレイン領域をより近接させた場合でも短チャネル効果を起こすことがなく、ゲート長の短いＭＯＳトランジスタとすることができるため、伝達コンダクタンスｇｍを大きくすることができて、ゲート幅を縮小できる。 （もっと読む）

【課題】工程段階を減少させ、同一の基板上に高電圧及び低電圧トランジスタをともに形成した半導体素子及び方法を提供する。
【解決手段】基板内に第１の深さで形成された分離領域により分離される、高電圧非対称ＮＭＯＳ，ＰＭＯＳ及び低電圧ＮＭＯＳ、ＰＭＯＳを備え、高電圧非対称ＮＭＯＳのドレーン領域、及び低電圧ＰＭＯＳのチヤネル領域は、第２の深さの第１ドーパントが注入される。また高電圧ＰＭＯＳのドレーン及び低電圧ＮＭＯＳのチヤネル領域は、第３の深さの第２ドーパントが注入され、かつ第２、第３の深さは第１の深さより浅いことを特徴とするＣＭＯＳ集積回路。 （もっと読む）

【課題】 オフセット型のトランジスタを含む半導体装置であって、信頼性が向上した半導体装置の製造方法を提供すること。
【解決手段】 半導体層１０に、第１素子形成領域１０ＨＶ、第１素子分離絶縁層２０、第２素子形成領域１０ＬＶに、第２素子分離絶縁層２２を形成する工程と、第１素子形成領域１０ＨＶに、第１トランジスタ１００を、第２素子形成領域１０ＬＶに、チャネルの導電型が同一である第２トランジスタ２００の形成工程と、第１素子形成領域１０ＨＶに、チャネル領域１０８、ソース・ドレイン領域１１０、１２２、オフセット絶縁層２４、第１ウエル１２とガードリング形成領域１２０ａを含む不純物領域１２２の形成工程と、第１ウエル１２、第２ウェル１４の上方にゲート絶縁層１０２、２０２、ゲート電極１０４、２０４の形成工程と、第２ウエル１４に、ソース・ドレイン領域２１２，２１０を形成する。 （もっと読む）

【課題】高耐圧電界効果トランジスタのキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に形成する。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】 所望の耐圧を有し、大きな駆動電流を流すことが可能な半導体装置を提供する。
【解決手段】 本発明に係る半導体装置は，
半導体層１０と、
半導体層１０の上に形成されたゲート絶縁層３０と、
ゲート絶縁層３０の上に形成されたゲート電極３２と、
半導体層１０に形成されたドレインである高濃度不純物層３６と、
高濃度不純物層３６とゲート絶縁層３０下のチャネル領域との間に形成されたオフセット不純物層４０と、
高濃度不純物層３６のうちの少なくとも一部と重なっており、高濃度不純物層３６よりも深く形成された低濃度不純物層４２と、を含み、
オフセット不純物層４０の不純物濃度は、低濃度不純物層４２の不純物濃度よりも濃く、
低濃度不純物層４２のチャネル長方向における端４３のうちの少なくとも一方は，オフセット不純物層形成領域４１の内側に位置している。 （もっと読む）

【課題】 ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタのＬＯＣＯＳ酸化膜端の電界を緩和し耐圧を向上させると共に、電界緩和層を工程追加することなく形成する。
【解決手段】 ＬＯＣＯＳオフセットドレイン型高耐圧ＭＯＳトランジスタの高濃度ドレイン層１０９Ａを、Ｐ型電界緩和層１０４内においてＬＯＣＯＳ酸化膜１０５の端部から一定の距離をおいて形成し、ＬＯＣＯＳ酸化膜１０５の端部の濃度勾配を緩やかにし、電界集中を防ぎ、耐圧を向上させる。一方、ＬＤＭＯＳトランジスタのボディ層を利用することで、製造工程を追加することなく電界緩和層を形成することができる。 （もっと読む）

【課題】 同一の基板に高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴとが形成される半導体集積回路装置の製造工程数を削減する。
【解決手段】 素子分離溝２Ａの幅ｗ１が、ゲート電極１０Ｄの延在する方向と直行する方向において、低耐圧のゲート電極となった多結晶シリコン膜の膜厚（ｔ１）と、ゲート絶縁膜８の膜厚（ｔ２）と、ゲート電極１０Ｄの加工上の位置合わせ余裕寸法（ｔ３）との和より大きくなるようにし、平面においてゲート電極１０Ｄと重ならない領域ではその多結晶シリコン膜の膜厚（ｔ１）より大きくなるように素子分離溝２Ａを予め形成しておく。 （もっと読む）