【課題】ノイズおよび抵抗バラツキが小さな拡散抵抗の製造方法を提供することを目的とする。
【解決手段】半導体基板の表面付近にｐ型拡散層１１４を形成する工程と、拡散抵抗体となるｐ型拡散層１１４の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護するカバー膜１２５を形成する工程と、カバー膜１２５を形成する工程の後、カバー膜１２５の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で拡散抵抗体のコンタクト部となるｐ型拡散層１１６を形成する工程とを含む。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。 （もっと読む）

【課題】ポリシリコン抵抗体の上に急速熱酸化処理により形成され、シリサイド化ブロック用酸化膜の一部として用いる熱酸化膜の膜厚が多種のポリシリコン抵抗体間でばらつくことにより、ポリシリコン抵抗体が部分的にシリサイド化されることを回避する。
【解決手段】多種のポリシリコン抵抗体全てにおいて、急速熱酸化処理によりポリシリコン抵抗体上に生成される熱酸化膜の膜厚と、ポリシリコン抵抗体を含む非シリサイド化領域に形成された保護酸化膜の膜厚との和が、シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となるように、保護酸化膜の膜厚を決定する。多種のポリシリコン抵抗体間で急速熱酸化処理により生成される熱酸化膜の膜厚に差が生じる場合でも、熱酸化膜と保護酸化膜とをシリサイド化ブロック用酸化膜として用いることにより、充分なブロック性能を確保することができる。 （もっと読む）

【課題】 アバランシェ耐量が高く、保護する高耐圧トランジスタと同製造工程を用いて形成できる高耐圧ESD保護ダイオードを提供する。
【解決手段】 カソード領域８を構成するN型低濃度半導体基板１とアノード領域７を構成するP型低濃度拡散領域１４から形成されるPN接合部の基板表面上に、ゲート酸化膜１２を形成し、ゲート酸化膜１２とフィールド酸化膜４にまたがって設けられたゲート電極１３をゲートプラグ２８を介してアノード電極２０と電気的に接続することを特徴とする構造により、アバランシェ降伏時にPN接合における電界が緩和し、高アバランシェ耐量を得る。またフィールド酸化膜４の長さを変化させることで、耐圧を調整できる。 （もっと読む）

【課題】容量変化比の大きな可変容量ダイオード及び当該可変容量ダイオードを備えた半導体装置を提供することを目的とする。
【解決手段】半導体基板１の表面上に可変容量ダイオードを構成するＰ⁻層７及びＮ^＋層８、ＭＯＳトランジスタを構成するソース層１０及びドレイン層１１を形成する。次に、Ｎ^＋層８，ソース層１０及びドレイン層１１を露出させるコンタクトホール１３，１４を有する層間絶縁膜１２を形成する。次に、コンタクトホール１３内で露出したＮ^＋層８を被覆するレジスト層１５を形成する。次に、コンタクトホール１４を介して高濃度のＮ型不純物イオンをソース層１０及びドレイン層１１に注入してＮ^＋＋層１６を形成する。この際、不純物イオンがＮ^＋層８に注入されないようにする。次に、コンタクトホール１３，１４内にカソード電極１７，金属配線１８を形成する。 （もっと読む）

【課題】抵抗素子の占有面積を広げずに抵抗素子の抵抗値を上げることができることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、絶縁膜２上に形成された複数の抵抗素子４ｂと、絶縁膜２上及び複数の抵抗素子４ｂ上に形成された第２の絶縁膜８と、第２の絶縁膜８に埋め込まれ、複数の抵抗素子４ｂの両端部それぞれ上に位置する複数の導電プラグ９ｂと、第２の絶縁膜８上に形成され、複数の導電プラグ９ｂを介して複数の抵抗素子４ｂを直列に接続する配線１０ｂとを具備する。半導体基板１に形成され、ポリシリコンからなるゲート電極４ａを有するトランジスタを具備していてもよい。ゲート電極４ａｂの表層はシリサイド化されており、ポリシリコン抵抗４ｂの表層はシリサイド化されていないのが好ましい。 （もっと読む）

【目的】高耐圧化及びサイズの縮小化が容易であり、また製造ＴＡＴが短く低コストのＭＯＳトランジスタ集積素子及び製造方法を提供する。
【解決手段】 高耐圧ＭＯＳトランジスタの形成領域に第１の低濃度拡散層を形成する第１ステップと、高耐圧ＭＯＳトランジスタの形成領域及び低耐圧ＭＯＳトランジスタの形成領域を分離する分離トレンチ及び上記高耐圧ＭＯＳトランジスタのゲートトレンチを同時に形成する第２ステップと、低耐圧ＭＯＳトランジスタの形成領域にプレート型ゲート電極を形成する第３ステップと、低耐圧ＭＯＳトランジスタの形成領域に第２の低濃度拡散層を形成する第４ステップと、を有している。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】ＳＯＩデバイスにおいて、ＳＯＩ層が薄膜化されてもＰＮ接合ダイオードやバイポーラトランジスタにおけるＰＮ接合面積を大きくすることができる半導体装置を得ること。
【解決手段】Ｐ型半導体基板１上に埋込み酸化膜層２と半導体膜３Ｐが順に積層されたＳＯＩ基板上に、ＭＯＳトランジスタ１０ＮとＰＮ接合ダイオード３０が形成される半導体装置であって、ＰＮ接合ダイオード３０は、埋込み酸化膜層２と半導体膜３Ｐを除去して得られる半導体基板１上の領域に成長したエピタキシャル層中に、Ｐ型高濃度拡散層３２ＰとＮ型高濃度拡散層３３Ｎを形成してなる。 （もっと読む）

【課題】 微細化してもリーク電流の増大及び不純物領域の抵抗の上昇を防止できるツェナーダイオード構造及びその製造方法を提供する。
【解決手段】 ツェナーダイオードは、ｐｎ接合を生じるように形成されたｎ型半導体層２並びにｐ型半導体層３及び４と、ｎ型半導体層２とｐ型半導体層３及び４とのｐｎ接合部を覆う絶縁膜５と、ｎ型半導体層２と電気的に接続するカソード電極配線６ａと、ｐ型半導体層４と電気的に接続するアノード電極配線６ｂとを備えている。ｐ型半導体層３及び４からなるｐ型半導体領域は、第１の拡散深さ及び第１のピーク濃度を持つ第１のｐ型不純物濃度分布と第１の拡散深さよりも浅い第２の拡散深さ及び第１のピーク濃度よりも高い第２のピーク濃度を持つ第２のｐ型不純物濃度分布とを重ね合わせた不純物濃度分布を有する。第１のｐ型不純物濃度分布のｐｎ接合部での濃度は第２のｐ型不純物濃度分布のｐｎ接合部での濃度よりも高い。 （もっと読む）

【課題】 ＣＭＯＳプロセスに容易に組み込むことができ、小面積でも比較的大電流が流せると共に低リーク性能に優れるダイオードを有する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 Ｐ型基盤１１に複数のウェル領域を形成する際、その一つをダイオード用ウェル領域（Ｎ型）１２１ｄとする。次に、反転防止層１６１の形成と同時にダイオード用ウェル領域１２１ｄ内にＰ型のダイオードベース領域１６２を形成する。その後、フィールド酸化膜１９を形成する。Ｎチャネル型やＰチャネル型のＭＯＳＦＥＴのソース／ドレイン領域の形成時と同一の工程でＮ型の第１電極用拡散層２２１及び第２電極用拡散層２２２、Ｐ型の第３電極用拡散層２３を形成する。第１電極用拡散層２２１に接続される配線を形成してカソード端子ＫＴとし、第２電極用拡散層２２２と第３電極用拡散層２３が共通接続される配線を形成してアノード端子ＡＴとする。 （もっと読む）

【課題】ゲート絶縁膜の破壊耐圧よりも低い接合耐圧を有するｐｎ接合ダイオードを形成し、これを用いた保護回路によりＭＯＳトランジスタのゲート絶縁膜破壊を防止する。
【解決手段】回路保護用のｐｎ接合ダイオード素子は、ｐ型半導体基板２１に形成されたｐウェル領域２３と、ｐウェル領域２３に接してｐ型半導体基板２１の上部に設けられたｎ型拡散層２４とから構成されている。ｐウェル領域２３は、基板表面において、隣接するｎ型拡散層２４との間でｐｎ接合界面を形成する。このｐｎ接合界面でのｐ型、ｎ型の不純物濃度は各々Ｃ２，Ｃ１であり、これらはｎ型拡散層２４の底面におけるｐウェル領域２３の不純物濃度Ｃ３よりも高いため、接合耐圧は通常のｐｎ接合に比べて低下する。このｐｎ接合ダイオード素子を保護素子として入出力回路に接続することで、保護素子として用いることができる。 （もっと読む）

【課題】ジャンクジョンブレークダウン電圧（ＪＢＶ）の低下なしで電流誘導能力を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域を有する半導体基板上に多数のゲートを形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域のゲート両側半導体基板内に低濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域に高濃度ＢＦ_２イオンを注入して前記低濃度ｐ型イオン注入領域内に高濃度ｐ型イオン注入領域を形成する段階と、前記高電圧ＰＭＯＳトランジスタ領域および低電圧素子領域に低濃度のｎ型不純物イオンを注入する段階とを含む。 （もっと読む）

【課題】ＬＤＤ構造のトランジスタ素子の特性に悪影響を与えることなく同一基板上に高抵抗体素子を形成する。
【解決手段】シリコン基板１にＮウェル領域３、素子分離酸化膜５、ゲート酸化膜７、ポリサイドゲート電極９、低濃度拡散領域１７，２１を形成した後、シリコン基板１上全面にＣＶＤ酸化膜を形成し、さらにその上に抵抗値制御のための不純物としてＢＦ₂を導入した高抵抗体素子パターン２５を形成し、ＣＶＤ酸化膜のエッチバックを行なってサイドウォールスペーサ１５ａ及びＣＶＤ酸化膜パターン１５ｂを形成し、高抵抗体素子パターン２５の両端側に低抵抗領域２９を形成して抵抗体領域２７を形成する。 （もっと読む）

【課題】 ＳＯＩ部の素子に対して閾値電圧の制御及び短チャネル効果の改善を比較的簡単に行うことのできる素子構造及びその製造方法を提供する。
【解決手段】 半導体装置１０は、支持基板１３と、前記支持基板上に設けられ、５−１０ｎｍの厚さを有する埋め込み絶縁膜１４と、前記埋め込み絶縁膜上に設けられたシリコン層１５と、前記シリコン層に設けられたＭＯＳＦＥＴ１１と、前記ＭＯＳＦＥＴ１１の下部にあって前記支持基板１３中に局所的に設けられたトリプルウエル領域１７、１８とからなる。 （もっと読む）