【課題】互いに異なる特性を備える複数の電界効果トランジスタを同一基板上に有する半導体装置の製造歩留まりを向上させる。
【解決手段】異方性のドライエッチングと等方性のウェットエッチングまたは等方性のドライエッチングとを組み合わせることにより、互いにサイドウォール長の異なる３種類のサイドウォールＳＷＬ，ＳＷＭ，ＳＷＨを形成する。異方性のドライエッチングの回数を減らすことにより、配置密度の高い第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の削れを防止することができる。 （もっと読む）

【課題】半導体装置の製造方法において工程数の削減を図ること。
【解決手段】領域HV_p、LV_n、LL_nに第１〜第３のゲート電極３６ａ〜３６ｃを形成する工程と、領域LV_nを覆い、かつ、領域HV_pと領域LL_nを露出するマスクパターン４０を形成する工程と、マスクパターン４０をマスクにしたイオン注入でp型ソースドレインエクステンション４１とp型ポケット領域４２を形成する工程と、マスクパターン４０をマスクにしたイオン注入でn型ソースドレインエクステンション４５を形成する工程と、領域HV_pと領域LL_nを覆い、かつ、第２の領域LV_nを露出するマスクパターン５２を形成する工程と、マスクパターン５２をマスクにしてインジウムをシリコン基板１にイオン注入し、p型ポケット領域５４を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】ＭＯＳトランジスタのチャネル領域に、基板上に形成した応力膜からより効率的に応力を印加する半導体装置の構造及びその製造方法を提供する。
【解決手段】ＭＯＳトランジスタは、ｎ型またはｐ型のソース・ドレイン領域２１ｅ〜ｈと、素子分離領域２１Ｉからチャネル領域に向かって延在し、ソース・ドレイン領域２１ｅ〜ｈを覆って形成された、引張応力、圧縮応力のいずれかである応力膜２７Ａ、２７Ｂを備える。応力膜２７Ａ，２７Ｂは、ゲート電極２３Ａ，２３Ｂの側壁面に沿って、ただし側壁面からは隙間３２Ａ〜Ｄを介して形成される。ソース・ドレイン領域２１ｅ〜ｈがｎ型である場合、応力膜の応力は引張応力であり、ソース・ドレイン領域２１ｅ〜ｈがｐ型である場合、応力膜の応力は圧縮応力である。 （もっと読む）

【課題】本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【課題】同一の半導体基板上に数種類のトランジスタを簡易なプロセスによって形成する半導体装置の製造方法の提供。
【解決手段】ＬＤＭＯＳ領域１００とオフセットドレインＭＯＳ領域２００とに、同時に、第２導電型の第１ウェル３０を形成する工程と、ＬＤＭＯＳ領域１００の第１ウェル３０と、ＣＭＯＳ領域１００とに、同時に、第１導電型の第２ウェル３２を形成する工程と、ＣＭＯＳ領域３００に、第２導電型の第２ウェル３４を形成する工程と、オフセットドレインＭＯＳ領域２００に第１導電型のオフセット層２２を形成する工程とを含み、第１ウェル３０は、第２ウェル３２，３４よりも深いウェルであり、第２ウェル３２，３４は、高エネルギーイオン注入法によって形成されたレトログレードウェルである、半導体装置の製造方法。 （もっと読む）

【課題】高い電圧で作動が可能なトランジスター、中間電圧で作動が可能なトランジスター及び低い電圧で作動が可能なトランジスターが集積された半導体チップを提供する。
【解決手段】半導体素子は、第１導電型不純物が注入された第１領域１１１を含む半導体基板１１０と、第１領域１１１上に第１活性領域及ＡＲ１び第２活性領域ＡＲ２を定義して配置される素子分離膜１２０と、第１活性領域ＡＲ１に第１間隔で相互離隔されて、第２導電型不純物が注入されて形成される第１ＬＤＤ領域１５１と、及び第２活性領域ＡＲ２に前記第１間隔より狭い第２間隔で相互離隔されて、第２導電型不純物が注入されて形成される第２ＬＤＤ領域１５２を含む。 （もっと読む）

二重ゲート電極（６０，５０）及びそれを形成する方法を述べた。第１の金属／シリコンのゲート積層と第１のゲート誘電体（４０）とが第１のドープされた領域の上に形成される。金属／ゲート積層（６０，５０）は第１のゲート誘電体（４０）上の金属部（５０）と、金属部（５０）上の第１のゲート部（６０）とからなる。シリコンゲート（６０）と第２のゲート誘電体（４０）は第２のドープされた領域の上に形成される。一実施例において、第１と第２のゲート部はＰ＋にドープされたシリコン・ゲルマニウムであり、金属部はＴａＳｉＮである。他の実施例において、第１と第２のゲート部はＮ＋にドープされたポリシリコンであり、金属部はＴａＳｉＮである。図５は概要を示す。
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【課題】 ２種類以上の電源電圧に対応するように複数のＭＯＳＦＥＴを同一半導体基板上に混載する半導体装置において、微細化を進めても高性能を維持することが可能なゲート構造を提供する。
【解決手段】 半導体基板１に形成され、高誘電体材料を用いたゲート絶縁膜９を備えたＭＯＳＦＥＴと高誘電体材料を含まないゲート絶縁膜１０を備えたＭＯＳＦＥＴを有し前記高誘電体材料を用いたゲート絶縁膜を備えたＭＯＳＦＥＴのゲート電極がシリサイドもしくは金属で構成され、前記高誘電体材料を含まないゲート絶縁膜を備えたＭＯＳＦＥＴのゲート電極が多結晶又は非晶質シリコンもしくはシリコンゲルマニウムから構成されている。１つの半導体基板に混載された低電圧動作ＭＯＳＦＥＴ及び高電圧動作ＭＯＳＦＥＴの各々に最適なゲート電極を提供することが可能となり微細化を進めて素子性能低下を避ける。 （もっと読む）

【課題】 電流のリークが生じにくい半導体装置を提供する。
【解決手段】 半導体基板１に形成された素子分離膜２と、高電圧駆動トランジスタのゲート酸化膜３ａと、ゲート酸化膜３ａ上に形成されたゲート電極４ａと、半導体基板１に形成され、低電圧駆動トランジスタのソース及びドレインとして機能する不純物領域７ｂと、半導体基板１上、素子分離膜２ａ，２ｂ上及びゲート電極４ａ上それぞれに形成された第１のエッチングストッパー膜９と、第１のエッチングストッパー膜９上に形成され、不純物領域７ｂの上方に位置する第２のエッチングストッパー膜１０と、第１のエッチングストッパー膜９上、及び第２のエッチングストッパー膜１０上に形成された絶縁膜１１と、絶縁膜１１に形成され、不純物領域７ｂ上に位置する接続孔１１ｂとを具備する。 （もっと読む）

【課題】
酸化シリコンより誘電率の高い高誘電率絶縁膜を有する半導体装置を提供する。
【解決手段】
半導体装置の製造方法は、（ａ）シリコン基板の活性領域表面にＳｉＯまたはＳｉＯＮの界面層を形成し、（ｂ）界面層上方に酸化シリコンより高い誘電率を有するＨｆＳｉＯＮ等の高誘電率のゲート絶縁膜を形成し、（ｃ）ゲート絶縁膜上方にポリシリコンのゲート電極を形成し、（ｄ）高誘電率のゲート絶縁膜形成前後の少なくとも一方で、基板表面をパッシヴェーション処理し、（ｅ）少なくともゲート電極、高誘電率のゲート絶縁膜をパターニングして絶縁ゲート電極構造を形成し、（ｆ）絶縁ゲート電極構造両側の活性領域にソース／ドレイン領域を形成する。 （もっと読む）

【課題】 １つの半導体装置を複数種の電源電圧に対応させる。
【解決手段】 ソース領域４に隣接する領域に、ソース領域４とドレイン領域５の間に形成されるチャネル領域６と同導電型のポケット領域７を形成してチャネル濃度を下げるために、ソース領域４とドレイン領域５の間の領域を、不純物濃度がソース領域４側で高くドレイン領域５側で低い非対称の濃度プロファイルにする。これにより、ドレインバイアスを印加した時のインパクトイオン化によって生じる電流を低減し、ホットキャリアに起因する特性劣化を抑えてホットキャリア耐性を向上させ、複数種の電源電圧に対応させる。 （もっと読む）

【課題】 ＣＭＯＳを基板上に有する半導体集積回路装置において、ｐＭＯＳトランジスタにおいてＳｉＧｅ混晶層よりなる圧縮応力発生源を、基板中、前記ｐＭＯＳトランジスタのチャネル領域に可能な限り近接させて配置し、同時にｎＭＯＳトランジスタにおいて、ソース／ドレイン拡散領域の間に充分な距離を確保してリーク電流の発生を抑制する。
【解決手段】 ｐＭＯＳトランジスタのゲート電極側壁絶縁膜を、ＨＦ耐性を有する膜により形成し、ｐＭＯＳトランジスタの素子領域に前記ｐ型ＳｉＧｅ混晶層がエピタキシャル成長するトレンチを、前記ｐＭＯＳトランジスタのチャネル領域に近接して形成すると同時に、ｎＭＯＳトランジスタ領域においては、ゲート電極の側壁絶縁膜の外側にさらに別の側壁絶縁膜を形成し、基板中にイオン注入により形成されるｎ型ソース／ドレイン領域の間に充分な距離を確保する。 （もっと読む）

【課題】 ＳＡＬＩＣＩＤＥ技術を容易に適用することが可能な半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１は、半導体基板１１に形成された一対の拡散層２１と、一対の拡散層２１に挟まれた領域上に形成されたゲート電極２３と、ゲート電極２３の側面に形成された一層以上の絶縁膜２５と、絶縁膜３５を挟んでゲート電極２３側面に形成されたサイドウォール２６と、拡散層２１の上部であって絶縁膜２５下およびサイドウォール２６下を含まない領域に形成された高濃度拡散層２４とより構成された高耐圧ＭＯＳＦＥＴ２０を有する。絶縁膜２５は例えば窒化シリコンで形成される。サイドウォール２６は例えば酸化シリコンで形成される。 （もっと読む）

不純物のゲート絶縁膜突き抜けを抑制できると共にソース／ドレイン領域の容量増大、リーク電流増大を抑制できる半導体装置の製造方法を提供する。 半導体装置の製造方法は、ｎ型ウェル内にｎ型閾値調整領域を有する半導体基板上にゲート絶縁膜を介して、ゲート電極を形成し、低い加速エネルギで、ｐ型不純物をイオン注入してゲート電極両側の半導体基板内にエクステンション領域を形成し、ゲート電極の側壁上に、サイドウォールスペーサを形成し、ゲート電極内で実質的異常テーリングを生じない低いドーズ量、比較的高い加速エネルギで、ｐ型不純物をイオン注入して閾値調整領域より深いｐ型ソース／ドレイン領域を形成し、半導体基板に原子をイオン注入し、ゲート電極とソース・ドレイン領域の上層をアモルファス化し、高ドーズ量で、ｐ型不純物をイオン注入し、ソース／ドレイン領域内に高濃度領域を形成し、イオン注入した不純物を活性化する。
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【課題】半導体装置の性能を向上させることが可能な技術を提供する。
【解決手段】ゲート構造２０及びオフセットスペーサ５ａ，５ｂを覆って半導体基板１上に下層膜８、中層膜９及び上層膜１０を順に形成する。下層膜８及び上層膜１０は、ＬＰＣＶＤ法を用いてＴＥＯＳを分解することにより形成されるシリコン酸化膜である。そして、下層膜８、中層膜９及び上層膜１０を部分的に除去して半導体基板１を露出させ、ゲート構造２０の側面上に下層膜８、中層膜９及び上層膜１０を含むサイドウォールスペーサをオフセットスペーサ５ａを介して形成する。 （もっと読む）

Ｓｉ基板（１１）の表面にｐウェル（１２）を形成し、素子分離絶縁膜（１３）を形成する。次に、全面に薄いＳｉＯ_２膜（１４ａ）を形成し、その上に希土類金属（例えばＬａ、Ｙ）及びＡｌを含有する酸化膜を絶縁膜（１４ｂ）として形成する。
更に、絶縁膜（１４ｂ）上にポリＳｉ膜（１５）を形成する。その後、例えば１０００℃程度の熱処理を行うことによって、ＳｉＯ_２膜（１４ａ）と絶縁膜（１４ｂ）とを反応させ、希土類金属及びＡｌを含有するシリケート膜を形成する。即ち、ＳｉＯ_２膜（１４ａ）及び絶縁膜（１４ｂ）を単一のシリケート膜とする。
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【課題】 製造工程の短縮が可能なＢｉＣＭＯＳ型半導体装置の製造方法を提供する。
【解決手段】 エピタキシャル層１２を形成したシリコン基板１１表面に、素子分離領域１５で分離されたバイポーラ／ＭＯＳトランジスタとなる領域を形成し、シリコン基板１１表面に絶縁膜４１を形成する工程と、エミッタ及びソース／ドレイン用の開口４２を形成する工程と、これらのトランジスタ領域にポリシリコン膜を形成し、ｎ型のＰを導入する工程と、絶縁膜４１の開口４２及びその周辺部にあるポリシリコン膜にｎ型のＡｓを選択的に導入する工程と、絶縁膜４１上のポリシリコン膜を残してエミッタ電極５１、開口４２のポリシリコン膜を残してソース／ドレイン電極５２及びゲート電極５３を形成する工程と、半導体基板１１を熱処理して、ｎ型不純物をベース領域２３及びウェル領域３３に拡散させて、エミッタ領域２５及びソース／ドレイン領域３２を形成する工程とを有する。 （もっと読む）

【課題】 本発明は、ゲート電極の空乏化を抑制すると共に、シリサイドの高抵抗化を防止することができる半導体装置及びその製造方法を提供する。
【解決手段】 ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、膜を酸化することにより、ゲート絶縁膜上に、当該膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、第１の膜上に酸化膜を形成するステップと、酸化膜を除去するステップと、第１の膜上に、半導体材料を含み、第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、第２の膜及び第１の膜にエッチングを行うことにより、ゲート電極を形成するステップとを備えることを特徴とする。 （もっと読む）