高誘電率のゲート絶縁膜を有する半導体装置及びそれの製造方法
【課題】本発明はゲート構造物として高誘電率を有する物質として、高誘電率を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【解決手段】半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。
【解決手段】半導体装置及びその製造方法において、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそれの製造方法に係わり、より詳細にはゲート構造物として高誘電率（ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ）を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体装置が高集積化することによって、ゲート電極の長さと前記ゲート電極の下に位置するチャンネルの長さが短くなる傾向にある。これによって、前記ゲート電極とチャンネルとのキャパシタンスを増加させ、トランジスタの動作向上のために薄い厚さを有するゲート絶縁膜を採用している。しかし、前記ゲート絶縁膜として主に用いられているシリコン酸化膜又はシリコン酸窒化膜は薄い厚さを有する場合、前記ゲート電極とチャンネルとの漏洩電流増加のような不良が発生するので、前記ゲート絶縁膜の信頼性の確保が難しい。
【０００３】
したがって、前記シリコン酸化膜又はシリコン酸窒化膜を代替するためのものであって、薄い等価酸化膜の厚さを維持しかつ、ゲート電極とチャンネルとの間の漏洩電流を十分に減少させることができる高誘電率を有する物質からなるゲート絶縁膜に対する研究が活発に進行しつつある。
【０００４】
前記高誘電率を有する物質からなるゲート絶縁膜は、例えば、特許文献１、特許文献２、及び特許文献３などに開示されている。前記特許文献１、特許文献２、及び特許文献３などに開示されているものによると、ハフニウム酸化物、ジルコニウム酸化物、セリウム酸化物、アルミニウム酸化物、チタニウム酸化物、イットリウム酸化物又はこれらの混合物などのような高誘電率を有する物質を用いてゲート絶縁膜を形成する。
【０００５】
しかし、前記高誘電率を有する物質からなるゲート絶縁膜を用いる場合、基板とゲート絶縁膜の界面でのトラップ（ｔｒａｐ）現象によってチャンネル領域で電子移動度（ｍｏｂｉｌｉｔｙ）が減少し、その結果、しきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が高くなる不良が発生する。
【０００６】
したがって、従来には漏洩電流としきい電圧などを同時に十分に減少させ、信頼性を確保したゲート絶縁膜の形成が容易でない。
【０００７】
なお、相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳトランジスタの場合には、前記ゲート絶縁膜を形成する高誘電率を有する物質の種類によってＮＭＯＳトランジスタでのしきい電圧とＰＭＯＳトランジスタでのしきい電圧とが互いに異なるように示される。したがって、最近にはＮＭＯＳトランジスタのゲート絶縁膜とＰＭＯＳトランジスタのゲート絶縁膜を互いに異なるように形成する方法が提示されている。例えば、特許文献４及び特許文献５には、ＮＭＯＳトランジスタのゲート絶縁膜としてはシリコン酸化物又はシリコン酸窒化物と高誘電率を有する金属酸化物を用いて形成し、ＰＭＯＳトランジスタのゲート絶縁膜としてはシリコン酸化物又はシリコン酸化物を用いて形成する相補型トランジスタが開示されている。なお、特許文献６には、ＮＭＯＳトランジスタの場合、ゲート絶縁膜とＴａＡｌＮ膜を有し、ＰＭＯＳトランジスタの場合、ゲート絶縁膜とＴｉＡｌＮ膜を有する相補型トランジスタが開示されている。また、特許文献７には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの全てに高誘電率を有する金属酸化物を用いてゲート絶縁膜を形成し、特にＮＭＯＳトランジスタの場合、前記ゲート絶縁膜上にＴａＳｉＮ膜を更に形成したゲート構造物を有する相補型トランジスタが開示されている。
【０００８】
しかし、前記ＮＭＯＳトランジスタのゲート絶縁膜とＰＭＯＳトランジスタのゲート絶縁膜を互いに異なる物質を用いて形成することにかかわらず、漏洩電流としきい電圧などを同時に十分減少させて、信頼性を確保したＮＭＯＳトランジスタのゲート絶縁膜とＰＭＯＳトランジスタのゲート絶縁膜の形成が容易でない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６，５２８，８５８号明細書
【特許文献２】米国特許第６，６１７，２１０号明細書
【特許文献３】米国特許出願公報第２００２−０１９０３０２号明細書
【特許文献４】米国特許第６，５４５，３２４号明細書
【特許文献５】米国特許第６，４４４，５１２号明細書
【特許文献６】韓国特許出願公報第２００３−０００５７２号明細書
【特許文献７】米国特許第６，５１８，１０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、漏洩電流としきい電圧などを同時に十分減少させて信頼性を確保した高誘電率のゲート絶縁膜を含む半導体装置を提供することにある。
【００１１】
本発明の他の目的は、前述した半導体装置を製造するのに適合する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するための本発明の望ましい実施例による半導体装置は、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物、及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含む。
【００１３】
本発明の望ましい他の実施例による半導体装置は、基板上に形成され、ハフニウムアルミニウム酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物、及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｐ型不純物がドーピングされたソース／ドレイン領域を含む。
【００１４】
本発明の望ましいまた他の実施例による半導体装置は、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜パターンと前記第１ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含む第１ゲート構造物と、前記第１ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含む第１トランジスタ、及び前記基板上に形成され、ハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜パターンと前記第２ゲート絶縁膜パターン上に形成される第２ゲート導電膜パターンを含む第２ゲート構造物と、前記第２ゲート構造物と隣接する基板の表面部位に配置されており、ｐ型不純物がドーピングされたソース／ドレイン領域を含む第２トランジスタを含む。
【００１５】
本発明の望ましいまた他の実施例による半導体装置は、第１不純物領域と、前記第１不純物領域と異なる種類の不純物を含む第２不純物領域を有する半導体基板、及び前記第１不純物領域と前記第２不純物領域との間に延びられた半導体基板上に形成され、前記第１不純物領域には第１高誘電率物質を含み、前記第２不純物領域には前記第１高誘電率物質とは異なる第２高誘電率物質を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を有するゲート構造物を含む。
【００１６】
本発明の望ましいまた他の実施例による半導体装置は、第１不純物領域と、前記第１不純物領域と異なる種類の不純物を含む第２不純物領域を有する半導体基板と、前記第１不純物領域の半導体基板上に形成され、第１高誘電率物質を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成される第１ゲート電極を含む第１ゲート構造物、及び前記第２不純物領域の半導体基板上に形成され、前記第１高誘電率物質とは異なる第２高誘電率物質を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成される第２ゲート電極を含む第２ゲート構造物を含む。
【００１７】
本発明の望ましい実施例による半導体装置の製造方法は、基板上にハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜を形成した後、前記ゲート絶縁膜上に第１ゲート導電膜を形成する。そして、前記ゲート導電膜と第１ゲート絶縁膜を順次パターニングしてゲート絶縁膜パターンと第１ゲート導電膜パターンを含むゲート構造物を形成し、前記ゲート構造物と隣接する基板の表面部位にｎ型不純物をドーピングしてソース／ドレイン領域を形成する。
【００１８】
本発明の望ましい他の実施例による半導体装置の製造方法は、基板上にハフニウムアルミニウム酸化物含有固体物質を含むゲート絶縁膜を形成した後、前記ゲート絶縁膜上に第１ゲート導電膜を形成する。そして、前記ゲート導電膜と第１ゲート絶縁膜を順次パターンニングしてゲート絶縁膜パターンと第１ゲート絶縁膜パターンを含むゲート構造物を形成し、前記ゲート構造物と隣接する基板の表面部位にｐ型不純物をドーピングしてソース／ドレイン領域を形成する。
【００１９】
本発明の望ましいまた他の実施例による半導体装置の製造方法は、 基板の第１領域上にハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜を形成する。そして、前記第１ゲート絶縁膜上に第１ゲート導電膜を形成した後、前記基板の第２領域上にハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する。その後、前記第１ゲート導電膜と第１ゲート絶縁膜を順次パターンニングして第１ゲート絶縁膜パターンと第１ゲート導電膜パターンを含む第１ゲート構造物を形成した後、前記第２ゲート導電膜と、第２ゲート絶縁膜を順次パターンニングして第２ゲート絶縁膜パターンと第２ゲート導電膜パターンを含む第２ゲート構造物を形成する。そして、前記第１ゲート構造物と隣接する基板の表面部位にｎ型不純物をドーピングして第１ソース／ドレイン領域を形成することで、前記基板の第１領域に第１トランジスタを形成し、前記第２ゲート構造物と隣接する基板の表面部位にｐ型不純物をドーピングして第２ソース／ドレイン領域を形成することで、前記基板の第２領域に第２トランジスタを形成する。
【００２０】
本発明の望ましいまた他の実施例による半導体装置の製造方法は、 第１領域と第２領域を有する基板を準備する。そして、前記基板上にハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する。その後、前記基板の第２領域上に形成された第１ゲート導電膜と第１ゲート導電膜を除去して前記基板の第１領域上に予備−第１ゲート絶縁膜パターンと予備−第２ゲート導電膜パターンを形成した後、
前記基板の第２領域表面と、前記予備−第１ゲート導電膜パターンの側壁及び表面上にハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜を連続形成する。そして、前記第２ゲート絶縁膜上に第２ゲート導電膜を形成した後、前記予備−第１ゲート導電膜パターンの表面が露出するまで前記第２ゲート導電膜及び前記予備−第１ゲート導電膜パターン上に形成された第２ゲート絶縁膜を除去して前記基板の第２領域上に予備−第２絶縁膜パターンと予備−第２ゲート導電膜パターンを形成する。その後、前記予備−第１ゲート導電膜パターンと予備−第１ゲート絶縁膜パターンをパターニングして第１ゲート導電膜パターンと第１ゲート絶縁膜パターンを含む第１ゲート構造物を形成し、前記予備−第２ゲート導電膜パターンと予備第２ゲート絶縁膜パターンをパターニングして第２ゲート導電膜パターンと第２ゲート絶縁膜パターンを含む第２構造物を形成する。そして、前記第１ゲート構造物と隣接する基板の第１領域の表面部位にｎ型不純物をドーピングして第１ソース／ドレイン領域を形成することで前記基板の第１領域に第１トランジスタを形成し、前記第２ゲート構造物と隣接する第２領域表面部位にｐ型不純物をドーピングして第２ソース／ドレイン領域を形成することで、前記基板の第２領域に第２トランジスタを形成する。
【００２１】
前記本発明の望ましいまた他の実施例による半導体装置の製造方法は、第１不純物領域と第２不純物領域を含む半導体基板を準備する。そして、前記第１不純物領域と前記第２不純物領域との間に延びられた前記半導体基板上に第１高誘電率物質を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する。その後、前記第２不純物領域に形成された前記第１ゲート導電膜と前記第１ゲート絶縁膜を除去する。そして、前記第１不純物領域の前記第１ゲート導電膜と前記除去によって露出した半導体基板上に第２高誘電率物質を含む第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する。その後、十分な厚さで形成された前記第２ゲート導電膜を部分的にポリシング及び／又はエッチングして前記第１不純物領域に形成された第２ゲート導電膜を除去した後、前記第２ゲート導電膜上に第３ゲート導電膜を形成する。
【００２２】
本発明では、半導体装置であるＮＭＯＳトランジスタ、ＰＭＯＳトトランジスタ、及び相補型ＭＯＳトランジスタのそれぞれに対する構造と製造方法に対して説明する。ＮＭＯＳトランジスタの場合には、ハフニウムシリコン酸化物を用いてゲート絶縁膜（又はゲート絶縁膜パターン）を形成し、ＰＭＯＳトランジスタの場合にはハフニウムアルミニウム酸化物を用いてゲート絶縁膜（又はゲート絶縁膜パターン）を形成し、相補型トランジスタの場合にはハフニウムシリコン酸化物を用いてＮＭＯＳトランジスタのゲート絶縁膜（又はゲート絶縁膜パターン）を形成し、ハフニウムアルミニウム酸化物を用いてＰＭＯＳトランジスタのゲート絶縁膜（又はゲート絶縁膜パターン）を形成する。
【００２３】
したがって、漏洩電流としきい電圧などを同時に十分減少させて信頼性を確保したゲート絶縁膜を容易に獲得することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１による半導体装置を概略的に示す断面図である。
【図２】図１の半導体装置を製造する方法を概略的に示す断面図である。
【図３】図１の半導体装置を製造する方法を概略的に示す断面図である。
【図４】図１の半導体装置を製造する方法を概略的に示す断面図である。
【図５】本発明の実施例２による半導体装置を概略的に示す断面図である。
【図６】図５の半導体装置を製造する方法を概略的に示す断面図である。
【図７】図５の半導体装置を製造する方法を概略的に示す断面図である。
【図８】図５の半導体装置を製造する方法を概略的に示す断面図である。
【図９】本発明の実施例３による半導体装置を概略的に示す断面図である。
【図１０】図９の半導体装置を製造する方法を概略的に示す断面図である。
【図１１】図９の半導体装置を製造する方法を概略的に示す断面図である。
【図１２】本発明の実施例４による半導体装置を概略的に示す断面図である。
【図１３】図１２の半導体装置を製造する方法を概略的に示す断面図である。
【図１４】図１２の半導体装置を製造する方法を概略的に示す断面図である。
【図１５】本発明の実施例５による半導体装置を概略的に示す断面図である。
【図１６】本発明の実施例６による半導体装置を概略的に示す断面図である。
【図１７】図１６の半導体装置を製造する方法を概略的に示す断面図である。
【図１８】図１６の半導体装置を製造する方法を概略的に示す断面図である。
【図１９】図１６の半導体装置を製造する方法を概略的に示す断面図である。
【図２０】本発明の実施例７による半導体装置を概略的に示す断面図である。
【図２１】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２２】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２３】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２４】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２５】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２６】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２７】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２８】本発明の実施例８による半導体装置を概略的に示す断面図である。
【図２９】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３０】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３１】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３２】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３３】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３４】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３５】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３６】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３７】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３８】本発明の実施例９による半導体装置を概略的に示す断面図である。
【図３９】図２８の半導体装置を幅方向に沿って切ったゲート電極のパターンニング前の断面図である。
【図４０】図３８の半導体装置を幅方向に沿って切った電極のパターニング前の断面図である。
【図４１】本発明の実施例で説明する半導体装置を示す平面図である。
【図４２】本発明の方法によって製造したサンプルに対してしきい電圧を測定した結果を示すグラフである。
【図４３】本発明の方法によって製造したサンプルに対してＮＭＯＳトランジスタの電界によるＧｍ値を示すグラフである。
【図４４】本発明の方法によって製造したサンプルに対してＰＭＯＳトランジスタの電界によるＧｍ値を示すグラフである。
【図４５】本発明の方法よって製造したサンプルに対してＰＭＯＳトランジスタの時間によるしきい電圧の変化を示すグラフである。
【図４６】本発明の方法よって製造したサンプルに対してＮＭＯＳトランジスタの時間によるしきい電圧の変化を示すグラフである。
【図４７】本発明の方法によって製造したサンプルに対してＮＭＯＳトランジスタのＣ−Ｖ曲線を示すグラフである。
【図４８】本発明の方法によって製造したサンプルに対してＰＭＯＳトランジスタのＣ−Ｖ曲線を示すグラフである。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明について具体的に説明する。
【００２６】
（実施例１）
図１は、本発明の実施例１による半導体装置を概略的に示す断面図である。
【００２７】
図１を参照すると、半導体基板１０にＮＭＯＳトランジスタが形成されている。半導体基板１０の例としては、シリコン基板、ＳＯＩ基板等が挙げられる。そして、前記半導体基板１０は、半導体基板全体であり得り、部分的にＮＭＯＳトランジスタが形成されるＮＭＯＳ領域であり得る。前記ＮＭＯＳ領域にはｐ型不純物をドーピングさせてｐ型ウェルを形成して、ＮＭＯＳトランジスタを形成することができる。前記半導体基板１０がｐ型本体を有する基板であれば、そのまま使用することもできる。
【００２８】
図示したように、半導体基板１０には素子分離のためのトレンチ素子分離膜１２が形成されている。形成されたＮＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物２０ａと、前記ゲート構造物２０ａと隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域１８ａを含む。
【００２９】
そして、前記ゲート構造物２０ａは、ゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａを含む。前記ゲート絶縁膜パターン１４ａは、ハフニウムシリコン酸化物含有固体物質で構成される。前記ゲート絶縁膜パターン１４ａの厚さは約５０Å以下、好ましくは約２〜５０Å、より好ましくは約５〜５０Åである。
【００３０】
又、前記ゲート絶縁膜パターン１４ａは、より緻密な構造で形成するために、前記ハフニウムシリコン酸化物含有固体物質に窒素が更に含まれることが好ましい。このように、前記ゲート絶縁膜パターン１４ａが緻密な構造を有する場合、後続するソース／ドレイン領域を形成するための不純物のドーピングで発生することができる不純物浸透（ｐｅｎｅｔｒａｔｉｏｎ）等の不良を抑制することができる。
【００３１】
前記ゲート絶縁膜パターン１４ａ上に前記ゲート導電膜パターン１６ａが形成されている。前記ゲート導電膜パターン１６ａは、ポリシリコンで構成される。前記ポリシリコンの例としては、アンドーピングされたポリシリコン又はドーピングされたポリシリコン等が挙げられる。前記アンドーピングされたポリシリコンを用いる場合には、ＮＭＯＳトランジスタのソース／ドレイン領域を形成する時、ｎ型不純物がドーピングされ、ドーピングされたポリシリコンに転換される。特に、前記アンドーピングされたポリシリコンを用いてゲート導電膜パターン１６ａを形成した後、ｎ型不純物をドーピングさせることにより、より優れた電気的特性を確保することができる。そして、前記ゲート導電膜パターン１６ａは約１０００Å以下の厚さを有することが好ましい。
【００３２】
図２乃至図４は、本実施例による半導体装置の製造方法を示す断面図である。
【００３３】
図２を参照すると、半導体基板としてシリコン基板１０を準備し、前記シリコン基板１０にイオン注入を実施してｐ型不純物をドーピングさせ、前記シリコン基板１０の上部にｐ型ウェル（図示せず）を形成する。その後、前記シリコン基板１０にトレンチ素子分離方法によってトレンチ素子分離膜１２を形成して、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【００３４】
前記シリコン基板１０上にハフニウムシリコン酸化物固体含有物質で構成されたゲート絶縁膜１４を形成する。前記ゲート絶縁膜１４は、化学気相蒸着又は原子層積層によって形成することができる。前記化学気相蒸着によって前記ゲート絶縁膜を形成する場合には、前記化学気相蒸着はハフニウムソース物質とシリコンソース物質及び酸素ソース物質を用い、約４００〜５００℃の温度と約１〜５Ｔｏｒｒの圧力の工程条件で行われる。前記ハフニウムソース物質の例としてはＨｆＣｌ４等が挙げられ、前記シリコンソース物質の例としてはＳｉＨ２Ｃｌ２（ＤＣＳ）、ＳｉＨ４、又はこれらの混合物等が挙げられ、前記酸素ソース物質の例としては、Ｏ２、Ｏ３、酸素ラジカル等が挙げられる。
【００３５】
そして、前記原子層積層によって前記ゲート絶縁膜１４を形成する場合には、前記原子層積層はハフニウムソース物質とシリコンソース物質及び酸素ソース物質を用い、約１５０〜５００℃の温度と約０．１〜５Ｔｏｒｒの圧力の工程条件で行われる。特に、前記原子層積層では、積層と洗浄を反復実施することにより、所望する厚さを有するゲート絶縁膜１４を容易に獲得する。又、前記原子層積層の場合には、低温工程が可能であり、優れたスタップカバレージを得ることができ、厚さ制御が容易である。そして、前記原子層積層方法で用いることができるハフニウムソース物質の例としては、Ｈｆ（ＯｔＢｕ）４、Ｈｆ（ＮＥｔＭｅ）４、ＨＦ（ＭＭＰ）４、Ｈｆ（ＮＥｔ２）４、Ｈｆ（ＮＭｅ２）等のような金属有機前駆体が挙げられ、前記シリコンソース物質の例としては、ＴＤＭＡＳ（ｔｅｔｒａｋｉｓ ｄｉｍｅｔｈｙｌ ａｍｉｎｏ ｓｉｌｉｃｏｎ）等が挙げられ、前記酸素ソース物質の例としては、Ｈ２Ｏ、Ｈ２Ｏ２、Ｏ３、又はＯ２プラズマ等が挙げられる。
【００３６】
本実施例では、前記ゲート絶縁膜１４は原子層積層で形成する。具体的に、前記シリコン基板１０を蒸着チャンバー内に位置させる。そして、約３００℃の温度と約１Ｔｏｒｒの圧力を有するように工程条件を設定した後、前記シリコン基板１０の上部にハフニウムソース物質として金属有機前駆体であるＨｆ（ＯｔＢｕ）４を約１秒間導入する。これによって、前記シリコン基板１０上にＨｆ（ＯｔＢｕ）４の一部分が化学吸着される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約１秒間導入する。これによって、前記シリコン基板１０上に化学吸着されない（物理吸着）Ｈｆ（ＯｔＢｕ）４の残り部分を除去する。そして、前記シリコン基板１０の上部に酸素ソース物理としてＯ３を約３秒間導入する。従って、前記シリコン基板１０上に化学吸着されたＨｆ（ＯｔＢｕ）４の一部分とＯ３が反応し、その結果、原子層単位のハフニウム−酸化物で構成される薄膜が形成される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約３秒間導入して、前記シリコン基板１０上に化学的に反応しないＯ３を除去する。その後、前記シリコン基板１０の上部にシリコンソース物質としてＴＤＭＡＳを約１秒間導入する。これによって、前記シリコン基板１０上にＴＤＭＡＳの一部分が化学吸着される。そして、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約１秒間導入する。これによって、前記シリコン基板１０上に化学吸着されないＴＤＭＡＳの残り部分を除去する。その後、前記シリコン基板１０の上部に酸素ソース物質としてＯ３を約３秒間導入する。従って、前記基板１０上に化学吸着されたＴＤＭＡＳの一部分と前記Ｏ３が反応し、その結果、原子層単位のシリコン−酸化物で構成される薄膜が形成される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約３秒間導入する。これによって、前記シリコン基板１０上に化学的に反応しないＯ３を除去する。
【００３７】
ここで、前記原子層単位のハフニウム−酸化物薄膜の形成と原子層単位のシリコン−酸化物薄膜の形成を反復行う。これによって、前記シリコン基板１０上にハフニウムシリコン酸化物含有固体物質で構成されたゲート絶縁膜１４が形成される。この際、ゲート絶縁膜１４の厚さは約１０Åを有するように形成する。従って、前記ゲート絶縁膜をパターニングすることにより獲得する、図１に図示した前記ゲート絶縁膜パターン１４ａの厚さも約１０Åの厚さを有する。
【００３８】
又、図１に示された前記ゲート絶縁膜パターン１４ａをより緻密な構造で形成するために、前記ハフニウムシリコン酸化物含有固体物質に窒素を更に含ませる。従って、本実施例では、前記ゲート絶縁膜１４を形成した後、前記ゲート絶縁膜１４を窒化雰囲気で熱処理させる工程を更に行うことができる。
【００３９】
具体的に、前記熱処理を実施する温度が約７５０℃未満であれば、パターニングのためのゲート絶縁膜のエッチング（特に、フッ素を含有する洗浄液を用いたウェットエッチング）でエッチング率が低くなる原因を提供するので好ましくなく、前記熱処理を実施する温度が約１０５０℃を超過すると、前記ゲート絶縁膜の結晶化が容易に発生するので好ましくない。従って、前記ゲート絶縁膜の熱処理は窒素原子を含むガスを使用し、約７５０〜１０５０℃の温度を有する工程条件で行うことが好ましい。
【００４０】
ここで、前記窒素原子を含むガスの例としては、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２、及びＮＨ３等が挙げられる。これは単独で使用することもでき、場合によって二つ以上のガスを混合して使用することもできる。特に、前記ゲート絶縁膜を熱処理することにより、後続されるソース／ドレイン領域の形成のための不純物のドーピングで発生することができる不純物浸透等の不良を充分に防止することもできる。
【００４１】
その後、前記ゲート絶縁膜１４上にポリシリコンで構成されたゲート導電膜１６を約１０００Å以下の厚さを有するように形成する。前記ゲート導電膜１６は、例えば、化学気相蒸着によって形成することができる。前記化学気相蒸着方法では、シラン（ＳｉＨ４）をソースガスとして使用し、約６００〜６５０℃の温度と約２５〜１５０Ｐａの圧力の工程条件でポリシリコンを蒸着して、前記ゲート導電膜１６を形成する。特に、本実施例では、前記ゲート導電膜１６はＳｉＨ４をソースガスとして使用し、約６００℃の温度と約２５Ｐａの圧力の工程条件を有する低圧化学気相蒸着（ＬＰＣＶＤ）を実施し形成して、約９５０Åの厚さを有するように形成する。
【００４２】
図３を参照すると、前記シリコン基板１０上に形成したゲート絶縁膜１４とゲート導電膜１６をパターニングして、ゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａで構成されるゲート構造物２０ａを形成する。
【００４３】
具体的に、前記ゲート導電膜１６上にフォトレジスト膜（図示せず）を形成した後、フォト工程を実施して、ゲート電極形成領域をカバーしながら、前記ゲート導電膜１６の表面を部分的に露出させる領域を有するフォトレジストパターンを形成する。その後、前記フォトレジストパターンをエッチングマスクとして用いて、露出された領域のゲート導電膜１６とゲート絶縁膜１４を順次にエッチングする。その後、ストリップ及びアッシングを実施して、前記フォトレジストパターンを除去して、ゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａで構成されるゲート構造物２０ａを形成する。
【００４４】
図４を参照すると、イオン注入を実施して前記ゲート構造物２０ａと隣接するシリコン基板１０の表面部位にｎ型不純物としてボロンをドーピングさせて、シリコン基板１０の表面部位にソース／ドレイン領域１８ａを形成する。この際、前記ソース／ドレイン領域１８ａにドーピングされたｎ型不純物は高濃度（ｎ＋）を有する。これによって、前記ゲート構造物２０ａとソース／ドレイン領域１８ａを含むＮＭＯＳトランジスタを完成する。
【００４５】
本実施例では、ゲート絶縁膜パターン１４ａを高誘電率を有する物質としてハフニウムシリコン酸化物含有固体物質を用いて形成するので、ＮＭＯＳトランジスタの駆動時にしきい電圧を減少させることができ、同時に漏洩電流の発生を抑制することができる。
【００４６】
（実施例２）
図５は、本発明の実施例２による半導体装置を概略的に示す断面図である。
【００４７】
図１に示される半導体装置がＮＭＯＳトランジスタである反面、図５に示される本実施例の半導体装置はＰＭＯＳトランジスタである。そして、本実施例では、実施例１と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【００４８】
図５を参照すると、半導体基板１０にはＰＭＯＳトランジスタが形成されている。前記半導体基板１０については、実施例１で説明したものと同じである。しかし、ＰＭＯＳトランジスタを形成するためには、前記半導体基板１０は半導体基板全体であり得り、部分的にＰＭＯＳトランジスタが形成されるＰＭＯＳ領域であり得る。前記ＰＭＯＳ領域にはｎ型不純物をドーピングさせて、ｎ型ウェルを形成して、ＰＭＯＳトランジスタを形成することができる。
【００４９】
図示したように、半導体基板１０にはトレンチ素子分離膜１２が形成されている。そして、形成されたＰＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物２０ｂと前記ゲート構造物２０ｂと隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域１８ｂを含む。
【００５０】
前記ゲート構造物２０ｂは、ゲート絶縁膜パターン１４ｂとゲート導電膜パターン１６ｂを含む。前記ゲート絶縁膜パターン１４ｂは、ハフニウムアルミニウム酸化物含有固体物質で構成される。前記ゲート絶縁膜パターン１４ｂの厚さは約５０Å以下、好ましくは約２〜５０Å、より好ましくは約５〜５０Åである。
【００５１】
又、前記ゲート絶縁膜パターン１４ｂは、より緻密な構造で形成するために、前記ハフニウムアルミニウム酸化物含有固体物質に窒素が更に含まれることが好ましい。このように、前記ゲート絶縁膜パターン１４ｂが緻密な構造を有する場合、後続されるソース／ドレイン領域の形成のための不純物のドーピングで発生することができる不純物浸透のような不良を抑制することができる。特に、ＰＭＯＳトランジスタの場合、前記ゲート絶縁膜パターン１４ｂを緻密な構造を有するように形成することにより、ボロン浸透のような不良を抑制することができる。
【００５２】
前記ゲート絶縁膜パターン１４ｂ上にゲート導電膜パターン１６ｂが形成されている。本実施例によるゲート導電膜パターン１６ｂは、実施例１のゲート導電膜パターン１６ａと類似である。但し、本実施例に図示したトランジスタがＰＭＯＳなので、実施例１のゲート導電膜パターン１６ａにはｎ型不純物がドーピングされた反面、本実施例のゲート導電膜パターン１６ｂにはｐ型不純物がドーピングされる。
【００５３】
図６乃至図８は、本実施例による半導体装置の製造方法を示す断面図である。
【００５４】
図６を参照すると、図２で説明した方法と同じ方法で、半導体基板としてシリコン基板１０を準備し、前記シリコン基板１０の全体又はＰＭＯＳ形成領域にｎ型不純物をドーピングさせて、前記シリコン基板１０の上部にｎ型ウェル（図示せず）を形成する。その後、実施例１と同様にトレンチ素子分離膜１２を形成して、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【００５５】
前記シリコン基板１０上にハフニウムアルミニウム酸化物固体含有物質で構成されたゲート絶縁膜１４’を形成する。前記ゲート絶縁膜１４’は、化学気相蒸着又は原子層積層によって形成することができる。
【００５６】
前記原子層積層によって前記ゲート絶縁膜１４’を形成する場合には、前記原子層積層はハフニウムソース物質とアルミニウムソース物質及び酸素ソース物質を使用し、約２００〜５００℃の温度と約０．１〜５Ｔｏｒｒの圧力の工程条件で行われる。特に、実施例１と同様に本実施例の前記原子層積層でも、積層と洗浄を反復実施することにより、所望する厚さを有するゲート絶縁膜１４’を容易に獲得する。本実施例の前記ハフニウムソース物質の例は、実施例１と同じである。そして、前記アルミニウムソース物質の例としては、ＴＭＡ（ｔｒｉｍｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ）、ＡｌＣｌ３、ＡｌＨ３Ｎ（ＣＨ３）３、Ｃ６Ｈ１５ＡｌＯ、（Ｃ４Ｈ９）２ＡｌＨ、（ＣＨ３）２ＡｌＣｌ、（Ｃ２Ｈ５）３Ａｌ、（Ｃ４Ｈ９）３Ａｌ等が挙げられ、前記酸素ソース物質の例としては、Ｈ２Ｏ、Ｈ２Ｏ２、Ｏ３、又はＯ２プラズマ等が挙げられる。
【００５７】
本実施例では、前記ゲート絶縁膜１４’は原子層積層で形成する。ここで、前記ゲート絶縁膜１４’の形成は実施例１と類似である。
【００５８】
具体的に、前記シリコン基板１０を蒸着チャンバー内に位置させる。そして、約３００℃の温度と約１Ｔｏｒｒの圧力を有する工程条件を設定した後、前記シリコン基板１０の上部にハフニウムソース物質として金属有機前駆体であるＨｆ（ＯｔＢｕ）４を約１秒間導入する。これによって、前記シリコン基板１０上にＨｆ（ＯｔＢｕ）４の一部分が化学吸着される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約１秒間導入する。これによって、前記シリコン基板１０上に化学吸着されない（物理吸着）Ｈｆ（ＯｔＢｕ）４の残り部分を除去する。そして、前記シリコン基板１０の上部に酸素ソース物質としてＯ３を約３秒間導入する。従って、前記シリコン基板１０上に化学吸着されたＨｆ（ＯｔＢｕ）４の一部分とＯ３が反応し、その結果、原子層単位のハフニウム−酸化物で構成される薄膜が形成される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約３秒間導入して、前記シリコン基板１０上に化学的に反応しないＯ３を除去する。その後、前記シリコン基板１０の上部にアルミニウムソース物質としてＴＭＡを約１秒間導入する。これによって、前記シリコン基板１０上にＴＭＡの一部分が化学吸着される。そして、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約１秒間導入する。これによって、前記シリコン基板１０上に化学吸着されないＴＭＡの残り部分を除去する。その後、前記シリコン基板１０の上部に酸素ソース物質としてＯ３を約３秒間導入する。従って、前記シリコン基板１０上に化学吸着されたＴＭＡの一部分と前記Ｏ３が反応し、その結果、原子層単位のアルミニウム−酸化物で構成される薄膜が形成される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約３秒間導入する。これによって、前記シリコン基板１０上に化学的に反応しないＯ３を除去する。
【００５９】
ここで、前記原子層単位のハフニウム−酸化物薄膜の形成と原子層単位のアルミニウム−酸化物薄膜の形成を反復して行う。これによって、前記シリコン基板１０上にハフニウムアルミニウム酸化物含有固定物質で構成されたゲート絶縁膜１４’が形成される。この際、ゲート絶縁膜１４’の厚さは、約１０Åを有するように形成する。従って、前記ゲート絶縁膜１４’をパターニングすることにより形成されるゲート絶縁膜パターン１４ｂの厚さも約１０Åである。
【００６０】
又、図５に示される前記ゲート絶縁膜パターン１４ｂをより緻密な構造で形成するために、前記ハフニウムアルミニウム酸化物含有固体物質に窒素を更に含ませる。従って、本実施例では、前記ゲート絶縁膜１４’を形成した後、前記ゲート絶縁膜１４’を窒化雰囲気で熱処理させる工程を更に行うことができる。ここで、前記熱処理させる工程は実施例１と同じである。
【００６１】
このように、前記原子層積層によって前記シリコン基板１０上にゲート絶縁膜１４’を形成した後、前記ゲート絶縁膜１４’上にポリシリコンで構成されたゲート導電膜１６を形成する。ここで、前記ゲート導電膜１６の形成は、実施例１で説明したものと同じである。
【００６２】
図７を参照すると、前記シリコン基板１０上に形成したゲート絶縁膜１４’とゲート導電膜１６をパターニングして、ゲート絶縁膜パターン１４ｂとゲート導電膜パターン１６ｂで構成されるゲート構造物２０ｂを形成する。前記ゲート構造物２０ｂの形成方法は、実施例１で説明したものと同じである。
【００６３】
図８を参照すると、イオン注入を実施して前記ゲート構造物２０ｂと隣接するシリコン基板１０の表面部位にｐ型不純物としてリン（Ｐ）をドーピングさせ、シリコン基板１０の表面部位にソース／ドレイン領域１８ｂを形成する。この際、前記ソース／ドレイン領域１８ｂにドーピングされたｐ型不純物は高濃度（ｐ＋）を有する。これによって、前記ゲート構造物２０ｂとソース／ドレイン領域１８ｂを含むＰＭＯＳトランジスタを完成する。
【００６４】
本実施例では、ゲート絶縁膜パターン１４ｂを高誘電率を有する物質として、ハフニウムアルミニウム酸化物含有固体物質を用いて形成するので、ＰＭＯＳトランジスタの駆動時にしきい電圧を低めることができ、漏洩電流の発生を抑制することができる。
【００６５】
（実施例３）
図９は、本発明の実施例３による半導体装置を概略的に示す断面図である。本実施例では、実施例１と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【００６６】
図９を参照すると、半導体基板１０にＮＭＯＳトランジスタが形成されている。前記半導体基板１０については、実施例１で説明したものと同じである。又、半導体基板１０にはトレンチ素子分離膜１２が形成されている。
【００６７】
そして、形成されたＮＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物５０ａと前記ゲート構造物５０ａと隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域１８ａを含む。
【００６８】
前記ゲート構造物５０ａは、第１薄膜パターン５１ａ、ゲート絶縁膜パターン１４ａ、第２薄膜パターン５３ａ、第１ゲート導電膜パターン１６ａ、及び第２ゲート導電膜パターン５５ａを含む。ここで、前記ゲート絶縁膜パターン１４ａと第１ゲート導電膜パターン１６ａについては、実施例１で説明したものと同じである。
【００６９】
本実施例のゲート構造物５０ａには、前記半導体基板１０とゲート絶縁膜パターン１４ａとの間に第１薄膜パターン５１ａが形成されている。本実施例のＮＭＯＳトランジスタにおいて、前記第１薄膜パターン５１ａは、前記ゲート絶縁膜パターン１４ａと同様に絶縁物質で構成される。前記第１薄膜パターン５１ａは、前記半導体基板１０とゲート絶縁膜パターン１４ａとの間の界面で発生することができるハフニウム等の物質移動等を抑制する。従って、前記第１薄膜パターン５１ａは、シリコン含有固体物質を用いて形成することができる。このようなシリコン含有固体物質の例としては、シリコン酸化物又はシリコン酸窒化物等が挙げられる。
【００７０】
ここで、前記第１薄膜パターン５１ａは、前記シリコン酸化物又はシリコン酸窒化物で構成される第１薄膜を形成した後、前記第１薄膜をパターニングして形成する。前記第１薄膜は主に化学気相蒸着方法によって形成し、低圧で形成することが好ましい。前記シリコン酸化物を低圧化学気相蒸着によって第１薄膜に形成する場合、ＳｉＣｌ２Ｈ２をソース物質として用い、約８５０〜９５０℃の温度の工程条件で蒸着工程を行うことが好ましい。
【００７１】
そして、前記ゲート絶縁膜パターン１４ａと第１ゲート導電膜パターン１６ａとの間には、第２薄膜パターン５３ａが形成されている。本実施例のＮＭＯＳトランジスタにおいて、前記第２薄膜パターン５３ａは、前記第１ゲート導電膜パターン１６ａと同様に導電性を有する。又、前記第２薄膜パターン５３ａは、前記ＮＭＯＳトランジスタの電極機能を有する前記第１ゲート導電膜パターン１６ａの劣化を防止する。前記第２薄膜パターン５３ａは、タンタル含有固体物質で構成されることが好ましい。このようなタンタル含有固定物質の例としては、タンタル窒化物が挙げられる。
【００７２】
前記第２薄膜パターン５３ａは、前記タンタル窒化物で構成される第２薄膜を形成した後、前記第２薄膜をパターニングして形成する。前記第２薄膜は、例えば、原子層積層方法によって形成することができる。原子層積層方法によって前記第２薄膜を形成する場合、タンタルソース物質と窒素ソース物質を用い、６５０℃以下の温度と０．３〜１０Ｔｏｒｒの圧力の工程条件で前記原子層積層方法を行う。特に、積層と浄化を反復実施することにより、所望する厚さを有する第２薄膜を獲得する。そして、前記タンタルソース物質の例としては、ＴａＦ５、ＴａＣｌ５、ＴａＢｒ５、ＴａＩ５等のようなタンタルハライド前駆体が挙げられる。
【００７３】
前記第１ゲート導電膜パターン１６ａ上には、第２ゲート導電膜パターン５５ａが形成されている。本実施例のＮＭＯＳトランジスタにおいて、前記第２ゲート導電膜パターン５５ａは、前記第１ゲート導電膜パターン１６ａと同様に導電性物質で構成される。従って、前記第２ゲート導電膜パターン５５ａは、第１ゲート導電膜パターン１６ａと共にＮＭＯＳトランジスタの電極機能を有する。
【００７４】
本実施例のように、前記第２ゲート導電膜パターン５５ａを形成する場合、前記第１ゲート導電膜パターン１６ａと前記第２ゲート導電膜パターン５５ａの全体が、約１０００Å以下の範囲内で適切な厚さを有することが好ましい。しかし、本実施例とは異なり、前記第２ゲート導電膜パターン５５ａを省略する場合、前記第１ゲート導電膜パターン１６ａ自体が約１０００Å以下の範囲内で適切な厚さを有するように形成する。
【００７５】
特に、前記第２ゲート導電膜パターン５５ａは、ポリシリコン、金属、金属窒化物等で構成される。これは単独で用いることが好ましく、場合によって二つ以上を混合して用いることもできる。前記金属の例としては、タングステン、モリブデン、チタニウム、タンタル、アルミニウム、銅、ハフニウム、ジルコニウム等が挙げられる。これは単独で用いることが好ましく、場合によって二つ以上を混合して用いることもできる。そして、前記金属窒化物の例としては、モリブデン窒化物、チタニウム窒化物、タンタル窒化物、ハフニウム窒化物、ジルコニウム窒化物、アルミニウム窒化物、タンタルシリコン窒化物等が挙げられる。これは単独で用いることが好ましく、場合によって二つ以上を混合して用いることもできる。
【００７６】
又、前記第２ゲート導電膜パターン５５ａは、前記ポリシリコン、金属、又は金属窒化物で構成される第２ゲート導電膜を形成した後、前記第２ゲート導電膜をパターニングして形成する。前記第２ゲート導電膜は、化学気相蒸着又は原子層積層によって形成する。特に、前記ポリシリコン又は金属で構成される第２ゲート導電膜を形成する場合には、前記化学気相蒸着を行うことが好ましく、前記金属窒化物で構成される第２ゲート導電膜を形成する場合には、前記原子層積層を行うことが好ましい。
【００７７】
図１０及び図１１は、本実施例による半導体装置の製造方法を示す断面図である。
【００７８】
図１０を参照すると、図２で説明した方法と同じ方法で、半導体基板としてｐ型ウェル（図示せず）が形成されたシリコン基板１０を準備する。その後、実施例１と同様にトレンチ素子分離膜１２を形成し、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【００７９】
そして、前記シリコン基板１０上にシリコン酸化物で構成された第１薄膜５１を形成する。前記第１薄膜５１はＳｉＣｌ２Ｈ２をソース物質として用い、約９００℃の温度の工程条件で低圧化学気相蒸着工程を行って形成する。その後、実施例１と同じ方法で前記第１薄膜５１上にハフニウムシリコン酸化物含有固体物質で構成されたゲート絶縁膜１４を形成する。又、前記ゲート絶縁膜１４を形成した後、実施例１で説明した熱処理を更に行うこともできる。
【００８０】
その後、前記ゲート絶縁膜１４上にタンタル窒化物で構成された第２薄膜５３を形成する。前記第２薄膜５３は、タンタルハライド前駆体と窒素ガスを用い、約５００℃の温度と約１Ｔｏｒｒの圧力の工程条件で原子層積層工程を行って形成する。その後、実施例１と同じ方法で前記第２薄膜５３上に第１ゲート導電膜１６を形成する。そして、前記第１ゲート導電膜１６上にポリシリコンで構成された第２ゲート導電膜５５を形成する。
【００８１】
図１１を参照すると、図３で説明した方法と同じ方法で、前記シリコン基板１０上に形成した前記第２ゲート導電膜５５、第１ゲート導電膜１６、第２薄膜５３、ゲート絶縁膜１４、及び第１薄膜５１をパターニングし、第１薄膜パターン５１ａ、ゲート絶縁膜パターン１４ａ、第２薄膜パターン５３ａ、第１ゲート導電膜パターン１６ａ、及び第２ゲート導電膜パターン５５ａで構成されるゲート構造物５０ａを形成する。
【００８２】
その後、図４で説明した方法と同じ方法でイオン注入を実施して、前記ゲート構造物５０ａと隣接するシリコン基板１０の表面部位にソース／ドレイン領域１８ａを形成する。これによって、前記ゲート構造物５０ａとソース／ドレイン領域１８ａを含むＮＭＯＳトランジスタを完成する。特に、本実施例のＮＭＯＳトランジスタにおいて、前記ゲート構造物５０ａに含まれる第１薄膜パターン５１ａ、第２薄膜パターン５３ａ、及び第２ゲート導電膜パターン５５ａのそれぞれは選択的に付加することができる。
【００８３】
このように、本実施例では第１薄膜パターン５１ａ、第２薄膜パターン５３ａ、第２ゲート導電膜パターン５５ａを選択的に付加することができるので、ＮＭＯＳトランジスタの駆動時により効率的にしきい電圧を低めることができ、同時に漏洩電流の発生を抑制することができる。
【００８４】
（実施例４）
図１２は、本発明の実施例４による半導体装置を概略的に示す断面図である。本実施例では、実施例２及び実施例３と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【００８５】
図１２を参照すると、半導体基板１０にＰＭＯＳトランジスタが形成されている。前記半導体基板１０については、実施例２で説明したものと同じである。又、半導体基板１０にはトレンチ素子分離膜１２が形成されている。
【００８６】
そして、形成されたＰＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物５０ｂと前記ゲート構造物５０ｂと隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域１８ｂを含む。
【００８７】
前記ゲート構造物５０ｂは、第１薄膜パターン５１ｂ、ゲート絶縁膜パターン１４ｂ、第２薄膜パターン５３ｂ、第１ゲート導電膜パターン１６ｂ、及び第２ゲート導電膜パターン５５ｂを含む。ここで、前記ゲート絶縁膜パターン１４ｂと第１ゲート導電膜パターン１６ｂについては、実施例２で説明したものと同じである。
【００８８】
しかし、本実施例のゲート構造物５０ｂには、前記半導体基板１０とゲート絶縁膜パターン１４ｂとの間に第１薄膜パターン５１ｂが形成されており、前記ゲート絶縁膜パターン１４ｂと第１ゲート導電膜パターン１６ｂとの間に第２薄膜パターン５３ｂが形成されており、第１ゲート導電膜パターン１６ｂ上に第２ゲート導電膜パターン５５ｂが形成されている。
【００８９】
ここで、本実施例による第１薄膜パターン５１ｂは、実施例３の第１薄膜パターン５１ａと類似である。又、本実施例による第２薄膜パターン５３ｂは、実施例３の第２薄膜パターン５３ａと類似である。又、本実施例による第２ゲート絶縁膜パターン５５ｂは、実施例３の第２ゲート絶縁膜パターン５５ａと類似である。
【００９０】
但し、本実施例に図示したトランジスタがＰＭＯＳなので、実施例３の第２薄膜パターン５３ａと第２ゲート絶縁膜パターン５３ａにはｎ型不純物がドーピングされたたが、本実施例の第２薄膜パターン５３ｂと第２ゲート絶縁膜パターン５５ｂにはｐ型不純物がドーピングされる。又、実施例３の第１薄膜パターン５１ａがＮＭＯＳトランジスタに適合した特性を有するが、本実施例の第１薄膜パターン５１ｂはＰＭＯＳトランジスタに適合した特性を有する。
【００９１】
図１３及び図１４は、本実施例による半導体装置の製造方法を示す断面図である。
【００９２】
図１３を参照すると、図６で説明した方法と同じ方法で、半導体基板としてｎ型ウェル（図示せず）が形成されたシリコン基板１０を準備する。その後、実施例２と同様にトレンチ素子分離膜１２を形成し、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【００９３】
そして、前記シリコン基板１０上に実施例３と同じ第１薄膜５１を形成する。その後、実施例２と同じ方法で前記第１薄膜５１上にハフニウムアルミニウム酸化物含有固体物質で構成されたゲート絶縁膜１４’を形成する。又、前記ゲート絶縁膜１４’を形成した後、実施例１で説明した熱処理を更に行うこともできる。
【００９４】
続けて、前記ゲート絶縁膜１４’上に実施例３と同じ第２薄膜５３を形成する。その後、実施例２と同じ方法で前記第２薄膜５３上に第１ゲート導電膜１６を形成する。そして、前記第１ゲート導電膜１６上に実施例３と同じ第２ゲート導電膜５５を形成する。
【００９５】
図１４を参照すると、図７で説明した方法と同じ方法で、前記シリコン基板１０上に形成した前記第２ゲート導電膜５５、第１ゲート導電膜１６、第２薄膜５３、ゲート絶縁膜１４’、及び第１薄膜５１をパターニングして、第１薄膜パターン５１ｂ、ゲート絶縁膜パターン１４ｂ、第２薄膜パターン５３ｂ、第１ゲート導電膜パターン１６ｂ、及び第２ゲート導電膜パターン５５ｂで構成されるゲート構造物５０ｂを形成する。
【００９６】
その後、図４で説明した方法と同じ方法で、イオン注入を実施して前記ゲート構造物５０ｂと隣接するシリコン基板１０の表面部位にソース／ドレイン領域１８ｂを形成する。これによって、前記ゲート構造物５０ｂとソース／ドレイン領域１８ｂを含むＰＭＯＳトランジスタを完成する。
【００９７】
そして、本実施例ではソース／ドレイン領域１８ｂを形成するためのイオン注入でリン（Ｐ）のようなｐ型不純物を選択する。従って、実施例３のｎ型不純物がドーピングされた第２薄膜パターン５３ａと第２ゲート導電膜パターン５５ａとは異なり、本実施例の第２薄膜パターン５３ｂと第２ゲート導電膜パターン５５ｂにはＰＭＯＳトランジスタとしてｐ型不純物がドーピングされる。
【００９８】
特に、本実施例のＰＭＯＳトランジスタにおいて、前記ゲート構造物５０ｂに含まれる第１薄膜パターン５１ｂ、第２薄膜パターン５３ｂ、及び第２ゲート導電膜パターン５５ｂのそれぞれは選択的に付加することができる。
【００９９】
このように、本実施例では第１薄膜パターン５１ｂ、第２薄膜パターン５３ｂ、第２ゲート導電膜パターン５５ｂを選択的に付加することができるので、ＰＭＯＳトランジスタの駆動時により効率的にしきい電圧を低めることができ、同時に漏洩電流の発生を抑制することができる。
【０１００】
（実施例５）
図１５は、本発明の実施例５による半導体装置を概略的に示す断面図である。本実施例では、実施例１と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【０１０１】
図１５を参照すると、半導体基板１０にはＮＭＯＳトランジスタが形成されている。前記半導体基板１０については、実施例１で説明したものと同じである。又、半導体基板１０にはトレンチ素子分離膜１２が形成されている。
【０１０２】
そして、形成されたＮＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物６７と、前記ゲート構造物６７と隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域６８を含む。
【０１０３】
前記ゲート構造物６７は、ゲート絶縁膜パターン６４ａ、ゲート導電膜パターン６６ａ、及びゲートスペーサ６９を含む。本実施例でのゲート絶縁膜パターン６４ａ及びゲート導電膜パターン６６ａのそれぞれは、実施例１のゲート絶縁膜パターン１４ａ及びゲート導電膜パターン１６ｂのそれぞれと同じである。
【０１０４】
しかし、本実施例のゲート構造物６７には、前記ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａの両側壁のそれぞれにゲートスペーサ６９が形成されている。又、本実施例のソース／ドレイン領域６８は、浅い接合領域６８ａと深い接合領域６８ｂを有する。
【０１０５】
本実施例による半導体装置を製造するためには、まず図２で説明した方法と同じ方法で、半導体基板としてｐ型ウェル（図示せず）が形成されたシリコン基板１０を準備する。その後、実施例１と同様にトレンチ素子分離膜１２を形成し、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【０１０６】
そして、実施例１と同じ方法で前記シリコン基板１０上にゲート絶縁膜とゲート導電膜を順次に形成した後、前記ゲート導電膜とゲート絶縁膜をパターニングして、ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａを形成する。その後、第１イオン注入を実施して浅い接合を有するソース／ドレイン領域６８ａを形成する。前記第１イオン注入では、前記ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａがイオン注入マスクの役割を果たし、低濃度を有するｎ型不純物（ｎ−）をドーピングする。
【０１０７】
そして、前記ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａの両側壁にゲートスペーサ６９を形成する。具体的に、前記ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａが形成されたシリコン基板１０上にシリコン窒化物のような絶縁物質で構成された薄膜（図示せず）を形成した後、前記薄膜を全面エッチングしてゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａの両側壁のそれぞれに前記薄膜を残留させることにより、前記薄膜によってゲートスペーサ６９が形成される。これによって、前記シリコン基板１０上にはゲート絶縁膜パターン６４ａ、ゲート導電膜パターン６６ａ、及びゲートスペーサ６９を含むゲート構造物６７が形成される。
【０１０８】
その後、第２イオン注入を実施して深い接合を有するソース／ドレイン領域４８ｂを形成する。前記第２イオン注入では前記ゲートスペーサ６９を含むゲート構造物６７がイオン注入マスクの役割を果たし、高濃度を有するｎ型不純物（ｎ＋）をドーピングする。
【０１０９】
従って、本実施例ではゲート絶縁膜パターン６４ａ、ゲート導電膜パターン６６ａ、及びゲートスペーサ６９を含むゲート構造物６７及び前記ゲート構造物６７と隣接する半導体基板１０の表面部位に形成された浅い接合領域６８ａと深い接合領域６８ｂを含むソース／ドレイン領域６８を有するＮＭＯＳトランジスタを具現する。
【０１１０】
（実施例６）
図１６は、本発明の実施例６による半導体装置を概略的に示す断面図である。本実施例では実施例１及び実施例２と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【０１１１】
図１６を参照すると、半導体基板１００には第１トランジスタとしてＮＭＯＳトランジスタが形成されており、第２トランジスタとしてＰＭＯＳトランジスタが形成されている。即ち、前記半導体基板１００にはＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む相補型トランジスタが形成されている。前記半導体基板１００については、前記ＮＭＯＳトランジスタが形成されているＮＭＯＳ領域は、実施例１で説明したものと同じであり、前記ＰＭＯＳトランジスタが形成されているＰＭＯＳ領域は、実施例２で説明したものと同じである。又、前記半導体基板１００にはトレンチ素子分離膜１０２が形成されている。
【０１１２】
そして、形成されたＮＭＯＳトランジスタは、半導体基板１００上に形成された第１ゲート構造物１０７と前記第１ゲート構造物１０７と隣接する半導体基板１００の表面に形成された第１ソース／ドレイン領域１０８を含み、形成されたＰＭＯＳトランジスタは半導体基板１００上に形成された第２ゲート構造物１１７と前記第２ゲート構造物１１７と隣接する半導体基板１００の表面に形成された第２ソース／ドレイン領域１１８を含む。
【０１１３】
前記第１ゲート構造物１０７は、第１ゲート絶縁膜パターン１０４と第１ゲート導電膜パターン１０６を含む。ここで、前記第１ゲート絶縁膜パターン１０４と第１ゲート導電膜パターン１０６のそれぞれは、実施例１のゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａのそれぞれと同じである。そして、前記第２ゲート構造物１１７は、第２ゲート絶縁膜パターン１１４と第２ゲート導電膜パターン１１６を含む。ここで、前記第２ゲート絶縁膜パターン１１４と第２ゲート導電膜パターン１１６のそれぞれは、実施例２のゲート絶縁膜パターン１４ｂとゲート導電膜パターン１６ｂのそれぞれと同じである。
【０１１４】
図１７乃至図１９は、図１６の半導体装置を製造する方法を概略的に示す断面図である。
【０１１５】
図１７を参照すると、半導体基板としてシリコン基板１００を準備する。前記シリコン基板１００にはＮＭＯＳ領域にｐ型不純物がドーピングされたｐ型ウェルが形成されており、ＰＭＯＳ領域にｎ型不純物がドーピングされたｎ型ウェルが形成されている。その後、トレンチ素子分離膜１０２を形成して、前記シリコン基板１００をアクティブ領域とフィールド領域に画定する。
【０１１６】
そして、前記シリコン基板のＮＭＯＳ領域に実施例１と同じ方法で第１ゲート絶縁膜パターン１０４と前記第１ゲート絶縁膜パターン１０４上に形成された第１ゲート導電膜パターン１０６を含む第１ゲート構造物１０７を形成する。
【０１１７】
図１８を参照すると、前記シリコン基板１００のＰＭＯＳ領域に実施例２と同じ方法で第２ゲート絶縁膜パターン１１４と前記第２ゲート絶縁膜パターン１１４上に形成された第２ゲート導電膜パターン１１６を含む第２ゲート構造物１１７を形成する。
【０１１８】
図１９を参照すると、第１イオン注入を実施して、前記シリコン基板１００のＮＭＯＳ領域に形成された第１ゲート構造物１０７と隣接するシリコン基板１００の表面部位にｎ型不純物としてボロンをドーピングさせて、シリコン基板１００の表面部位に第１ソース／ドレイン領域１０８を形成する。この際、前記第１ソース／ドレイン領域１０８にドーピングされたｎ型不純物は高濃度（ｎ＋）を有する。続けて、第２イオン注入を実施して、前記シリコン基板１００のＰＭＯＳ領域に形成された第２ゲート構造物１１７と隣接するシリコン基板１００の表面部位にｐ型不純物としてリンをドーピングさせて、シリコン基板１００の表面部位に第２ソース／ドレイン領域１１８を形成する。この際、前記第２ソース／ドレイン領域１１８にドーピングされたｐ型不純物は高濃度（ｐ＋）を有する。
【０１１９】
これによって、前記第１ゲート構造物１０７と第１ソース／ドレイン領域１０８を含むＮＭＯＳトランジスタと前記第２ゲート構造物１１７と第２ソース／ドレイン領域１１８を含むＰＭＯＳトランジスタで構成される相補型ＭＯＳトランジスタを完成する。
【０１２０】
本実施例では前記ＮＭＯＳトランジスタのゲート絶縁膜パターン１０４の特性により適合した高誘電率を有する物質を選択し、前記ＰＭＯＳトランジスタのゲート絶縁膜パターン１１４の特性により適合した高誘電率を有する物質を選択する。従って、本実施例は優れた特性と信頼性を有する相補型ＭＯＳトランジスタの具現が可能である。
【０１２１】
（実施例７）
図２０は、本発明の実施例７による半導体装置を概略的に示す断面図である。本実施例では実施例１、実施例２、及び実施例６と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【０１２２】
図２０を参照すると、半導体基板１３０には第１トランジスタとしてＮＭＯＳトランジスタが形成されており、第２トランジスタとしてＰＭＯＳトランジスタが形成されている。前記半導体基板１３０については、前記ＮＭＯＳトランジスタが形成されているＮＭＯＳ領域は、実施例１で説明したものと同じであり、前記ＰＭＯＳトランジスタが形成されているＰＭＯＳ領域は、実施例２で説明したものと同じである。又、前記半導体基板１００にはトレンチ素子分離膜１３２が形成されている。
【０１２３】
そして、形成されたＮＭＯＳトランジスタは、半導体基板１３０上に形成された第１ゲート構造物１３７と、前記第１ゲート構造物１３７と隣接する半導体基板１３０の表面に形成された第１ソース／ドレイン領域１３８を含み、形成されたＰＭＯＳトランジスタは半導体基板１３０上に形成された第２ゲート構造物１４７と、前記第２ゲート構造物１４７と隣接する半導体基板１３０の表面に形成された第２ソース／ドレイン領域１４８を含む。
【０１２４】
前記第１ゲート構造物１３７は、第１ゲート絶縁膜パターン１３４ｂ、第１ゲート導電膜パターン１３６ｂ、及び第３ゲート導電膜パターン１５０ｂを含む。そして、前記第２ゲート構造物１４７は、第２ゲート絶縁膜パターン１４４ｂ、第２ゲート導電膜パターン１４６ｃ、及び第４ゲート導電膜パターン１５６ｂを含む。ここで、前記第１ゲート絶縁膜パターン１３４ｂと第１ゲート導電膜パターン１３６ｂのそれぞれは、実施例１のゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａのそれぞれと類似であり、前記第２ゲート絶縁膜パターン１４４ｂと第２ゲート導電膜パターン１４６ｃのそれぞれは、実施例２のゲート絶縁膜パターン１４ｂとゲート導電膜パターン１６ｂのそれぞれと類似である。
【０１２５】
図２１乃至図２７は、図２０の半導体装置を製造する方法を概略的に示す断面図である。
【０１２６】
図２１を参照すると、半導体基板としてシリコン基板１３０を準備する。前記シリコン基板１３０は、実施例６の半導体基板１００と同じである。その後、前記シリコン基板１３０にトレンチ素子分離膜１３２を形成して、アクティブ領域とフィールド領域に画定する。
【０１２７】
そして、前記シリコン基板１３０上に第１ゲート絶縁膜１３４と第１ゲート導電膜１３６を形成する。前記第１ゲート絶縁膜１３４は、実施例１のゲート絶縁膜１４と同じであり、前記第１ゲート導電膜１３６は約１５００Åの厚さを有するように形成することを除いては、実施例１のゲート導電膜１６と同じである。その後、前記シリコン基板１３０のＰＭＯＳ領域上に形成されている第１ゲート導電膜１３６の表面を露出させるフォトレジストパターン１３５を形成する。
【０１２８】
図２２を参照すると、前記フォトレジストパターン１３５をエッチングマスクとして用いたエッチングを実施して、前記露出された第１ゲート導電膜１３６と第１ゲート絶縁膜１３４を順次に除去する。前記エッチングでは希釈されたＨＦ溶液を用いる。そして、前記フォトレジストパターン１３５を除去する。その結果、前記シリコン基板１３０のＮＭＯＳ領域上には、予備−第１ゲート絶縁膜パターン１３４ａと予備−第１ゲート導電膜パターン１３６ａが形成される。
【０１２９】
続けて、前記シリコン基板１３０のＰＭＯＳ領域と前記予備−第１ゲート導電膜パターン１３６ａ上に第２ゲート絶縁膜１４４を連続的に形成する。前記第２ゲート絶縁膜１３４は、実施例２のゲート絶縁膜１４’と同じ方法で形成する。
【０１３０】
図２３を参照すると、前記第２ゲート絶縁膜１４４が形成されている結果物上に第２ゲート導電膜１４６を形成する。前記第２ゲート導電膜１４６は、約１５００Åの厚さを有するように形成することを除いては、実施例１のゲート導電膜１６と同じである。
【０１３１】
図２４を参照すると、化学機械的研磨によって前記第２ゲート導電膜１４６の一部を除去する。その結果、一部が除去されることにより、厚さが薄くなった第２ゲート導電膜１４６ａが得られる。
【０１３２】
図２５を参照すると、前記予備−第１ゲート導電膜パターン１３６ａの表面が露出されるまでエッチバックを行う。その結果、前記シリコン基板１３０のＮＭＯＳ領域上には、予備−第１ゲート絶縁膜パターン１３４ａと予備−第１ゲート導電膜パターン１３６ｂが形成され、ＰＭＯＳ領域上には、予備−第２ゲート絶縁膜パターン１４４ａと予備−第２ゲート導電膜パターン１４６ｂが形成される。
【０１３３】
特に、前記化学機械的研磨とエッチバックを行った結果、前記予備−第１ゲート導電膜パターン１３６ａと予備−第２ゲート導電膜パターン１４６ｂのそれぞれの厚さは約５００である。従って、前記化学機械的研磨とエッジバックを行った後、前記ＮＭＯＳ領域には約５００Åの厚さを有する予備−第１ゲート導電膜パターン１３６ａが形成され、前記ＰＭＯＳ領域には約５００Åの厚さを有する予備−第２ゲート導電膜パターン１４６ｂが形成される。
【０１３４】
図２６を参照すると、前記予備−第１ゲート導電膜１３６ａと予備−第２ゲート導電膜パターン１４６ｂ上に第３ゲート導電膜１５０を形成する。
【０１３５】
図２７を参照すると、化学機械的研磨を実施して、前記第３ゲート導電膜１５０の一部を除去することにより、平坦な表面を有する第３ゲート導電膜１５０ａを形成する。特に、前記化学機械的研磨を行って獲得する平坦な表面を有する第３ゲート導電膜１５０ａは、約４５０Åの厚さを有するように工程を調節する。
【０１３６】
続けて、第１パターニングと第１不純物のドーピングを順次に行って、前記シリコン基板１３０のＮＭＯＳ領域に第１ゲート構造物１３７と第１ソース／ドレイン領域１３８を含むＮＭＯＳトランジスタを形成する。そして、第２パターニングと第２不純物のドーピングを順次に行って、前記シリコン基板１３０のＰＭＯＳ領域に第２ゲート構造物１４７と第２ソース／ドレイン領域１４８を含むＰＭＯＳトランジスタを形成する。第１パターニング及び第２パターニングは同時に行うこともでき、別の工程で行うこともできる。同時に行う場合には、第１不純物及び第２不純物ドーピング工程を別のイオン注入マスクを形成して行う。その結果、図２０に示すような相補型トランジスタを完成する。
【０１３７】
このように、本実施例によると、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれに適合したゲート絶縁膜を形成することにより、優れた特性と信頼性を有する相補型ＭＯＳトランジスタの具現が可能である。
【０１３８】
（実施例８）
図２８は、本発明の実施例８による半導体装置のゲート構造物を示す断面図である。図４２は、本発明の実施例で説明する半導体装置を示す平面図である。そして、図４２のＡＡ’線に沿って切断すると、図２８のＰＭＯＳ構造物が現れ、図４２のＣＣ’線に沿って切断すると、図２８のＮＭＯＳ構造物が現れる。又、本実施例では、実施例１、実施例２、実施例６、及び実施例７と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【０１３９】
図２８を参照すると、半導体基板１３０は絶縁領域１３２を含む。前記絶縁領域１３２は、主にトレンチ素子分離膜として前記半導体装置のＰＭＯＳアクティブ領域とＮＭＯＳアクティブ領域とに分離する。図２８の左側に図示された前記ＮＭＯＳ領域には、ｎ型不純物がドーピングされたソース／ドレイン領域１３８と前記ソース／ドレイン領域１３８との間に形成されるチャンネル領域を含むトランジスタがある。前記ＮＭＯＳ領域でのゲート構造物１３７は、前記ソース／ドレイン領域１３８間のチャンネル領域上に形成される。前記ゲート構造物１３７は、第１ゲート絶縁膜１３４ｂ又はゲート誘電膜を含む。そして、金属含有ポリシリコン（ｍｅｔａｌ ｉｎｓｅｒｔｅｄ ｐｏｌｙｓｉｌｉｃｏｎ：ＭＩＰＳ）で構成されるゲート電極が前記ゲート絶縁膜１３４ｂ上に形成される。前記ゲート電極は、金属（又は、金属窒化物）で構成されるゲート導電膜１３５ｂと、第１ポリシリコン膜１３６ｂと第２ポリシリコン膜１５０ｂである導電性ポリシリコンで構成されるゲート導電膜を含む。又、前記第１ポリシリコン膜１３６ｂと前記第２ポリシリコン膜１５０ｂは、前記金属ゲート導電膜１３５ｂと共に電気的経路を形成する。
【０１４０】
同様に、図２８の右側に図示された前記ＰＭＯＳ領域には、ｐ型不純物がドーピングされたソース／ドレイン領域１４８と前記ソース／ドレイン領域１４８間に形成されるチャンネル領域を含むトランジスタがある。前記ＰＭＯＳ領域でのゲート構造物１４７は、前記ソース／ドレイン領域１４８間のチャンネル領域上に形成される。前記ゲート構造物１４７は、第１ゲート絶縁膜１４４ｂ又はゲート誘電膜を含む。そして、前記ゲート構造物１４７は、前記ゲート絶縁膜１４４ｂ上に形成される多層構造のゲート電極を含む。前記ＰＭＯＳ領域の前記ゲート電極は、金属（又は、金属窒化物）で構成されるゲート導電膜１４５ｂと、ドーピングされたポリシリコン膜１４６ｃ、１５６ｂのような二つのゲート導電膜を含む。
【０１４１】
前記ｎ型の不純物がドーピングされたソース／ドレイン領域１３８間に形成された前記ゲート構造物１３７において、前記ゲート絶縁膜１３４ｂは前記ＮＭＯＳ領域のドーピングに用いられた不純物に基づいて選択される第１高誘電率物質を用いて形成する。又、前記ＰＭＯＳ領域での前記ゲート構造物１４７において、前記ゲート絶縁膜１４４ｂは前記第１高誘電率物質とは互いに異なる第２高誘電率物質を用いて形成することができる。
【０１４２】
本実施例において、前記第１高誘電率物質の例としては、ハフニウム、ジルコニウム、チタニウム等を含む金属酸化物が挙げられる。特に、前記ハフニウム、ジルコニウム、チタニウム等は単独で用いるか、二つ以上を混合し使用する。そして、前記第２高誘電率物質の例としては、アルミニウム、ランタン、イットリウム等を含む金属酸化物が挙げられる。特に、前記アルミニウム、ランタン、イットリウム等は単独で用いるか、二つ以上を混合し使用する。より具体的に、前記第１高誘電率物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、ジルコニウムシリコン酸窒化物等が挙げられ、これは単独又は二つ以上を混合し使用する。又、前記第２高誘電率物質は、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウムアルミニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、ジルコニウムアルミニウム酸窒化物等が挙げられ、これは単独又は二つ以上を混合し使用する。
【０１４３】
前述したように、前記ゲート構造物１３７、１４７は、金属（又は、金属窒化物）のゲート導電膜とポリシリコンのゲート導電膜で構成される多層薄膜構造を有する。しかし、本実施例では前記ゲート構造物の構造に限定されず、導電性電極構造物のような知られた範囲内で多様な変形が可能である。
【０１４４】
図２９乃至図３６は、図２８の半導体装置を製造する方法を示す断面図であり、図３７は、図２８の半導体装置を製造した後、後続工程を行う方法を示す断面図である。そして、図２９乃至図３６での製造方法を簡単に変形することにより、以下で説明する図３８の半導体装置を製造することができるのは充分に理解できる。
【０１４５】
図２９を参照すると、半導体基板１３０にトレンチ素子分離領域１３２としてトレンチ素子分離膜を形成した後、前記半導体基板１３０上に第１ゲート絶縁膜１３４を形成する。前記第１ゲート絶縁膜１３４は、化学気相蒸着又は原子層積層を行って形成することができる。ここで、前記半導体基板１３０上にシリコン酸化膜、シリコン酸窒化膜等のようなインタフェース薄膜（図示せず）を形成した後、前記インタフェース薄膜上に前記第１ゲート絶縁膜１３４を形成することもできる。従って、前記半導体基板１３０と前記第１ゲート絶縁膜１３４との間に前記インタフェース薄膜が介在される場合もある。そして、前記第１ゲート絶縁膜１３４上にモリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、ハフニウム（Ｈｆ）、ハフニウム窒化物（ＨｆＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、アルミニウム（Ａｌ）、アルミニウム窒化物（ＡｌＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）等のような物質で構成される第１金属膜（又は、金属窒化膜）１３５を形成する。特に、前記第１金属膜１３５は、約２００未満の厚さを有するように形成する。そして、前記第１金属膜（又は、金属窒化膜）１３５は、金属含有ポリシリコンで構成されるゲート電極ではない導電性ポリシリコンで構成されるゲート電極を用いる場合には、その省略が可能である。続けて、前記第１金属膜１３５上にドーピングされたポリシリコンで構成されるか、又は、ポリシリコンと金属窒化物等で構成される多層構造物を含む第１ゲート導電膜１３６を形成する。
【０１４６】
そして、前記ゲート導電膜１３６上にフォトレジストパターン６０５を形成した後、前記フォトレジストパターン６０５をエッチングマスクとして用いて、ドライエッチング又はウェットエッチングを行う。前記エッチングを行った結果、図３０に示すように、第１ゲート導電膜パターン１３６ａ、第１金属膜パターン１３５ａ、及び第１ゲート絶縁膜パターン１３４ａが形成される。その後、前記ＰＭＯＳ領域の半導体基板１３０の表面と前記第１ゲート導電膜パターン１３６ａ上に第２ゲート絶縁膜１４４を形成する。ここで、前記第２ゲート絶縁膜１４４は、前記第１ゲート絶縁膜パターン１３４ａの第１高誘電率物質とは異なる第２高誘電率物質で構成される。続けて、前記第１金属膜１３５と同じ物質又は他の物質で構成される第２金属膜（又は、金属窒化膜）１４５を前記第２ゲート絶縁膜１４４の表面上に形成する。そして、前記第２金属膜１４５の場合にも、導電性ポリシリコンで構成されるゲート電極を用いる場合には、その省略が可能である。
【０１４７】
特に、前記第２ゲート絶縁膜１４４がハフニウムシリコン酸化物で構成される場合、前記第２ゲート絶縁膜１４４を形成する方法は、実施例１のハフニウムシリコン酸化物で構成されるゲート絶縁膜を形成する方法と同じである。又、前記第２ゲート絶縁膜１４４がハフニウムアルミニウム酸化物で構成される場合、前記第２ゲート絶縁膜１４４を形成する方法は、実施例２のハフニウムアルミニウム酸化物で構成されるゲート絶縁膜を形成する方法と同じである。
【０１４８】
図３１を参照すると、前記ＮＭＯＳ領域と前記ＰＭＯＳ領域に第２ゲート導電膜１４６を形成する。前記第２ゲート導電膜１４６は、ドーピングされたポリシリコンで構成されるか、又は、ポリシリコンと金属窒化物で構成される多層薄膜の構造を含む。特に、図３１に示すように、前記ＮＭＯＳ領域とＰＭＯＳ領域での段差は、前記ＮＭＯＳ領域にエッチングされない第１ゲート絶縁膜パターン１３４ａ、第１金属膜パターン１３５ａ、及び第１ゲート導電膜パターン１３６ａに起因する。又、本実施例で前記段差は約５００Å未満に調整されることが好ましい。
【０１４９】
図３２を参照すると、前記第２ゲート導電膜１４６を対象として化学機械的研磨等のような工程を行って、前記段差が除去された低い厚さを有する第２ゲート導電膜１４６ａを形成する。特に、本実施例では化学機械的研磨よりはエッチングを行って、前記第２ゲート導電膜１４６の厚さを低くすることが好ましく、前記化学機械的研磨とエッチングを共に行って、前記第２ゲート導電膜１４６の厚さを低くすることがより好ましい。特に、前記化学機械的研磨を行って、前記ＮＭＯＳ領域の金属膜１４５が露出されない厚さ程度を有するように、前記第２ゲート導電膜１４６ａを残留させる。
【０１５０】
図３３を参照すると、ゲート構造物を形成するための工程を継続行う。具体的に、全面ドライエッチングを行って、前記ＰＭＯＳ領域には第２ゲート導電膜パターン１４６ｂを形成し、前記ＮＭＯＳ領域には前記金属膜１４５及び前記第２ゲート絶縁膜１４４を除去する。その結果、前記ＰＭＯＳ領域には前記ＮＭＯＳ領域に対応する第２ゲート絶縁膜パターン１４４ａと金属膜パターン１４５ａが形成される。
【０１５１】
この場合、本実施例では前記第２ゲート導電膜パターン１４６ｂを約５００未満の厚さを有するように形成することが好ましく、前記金属膜１３５、１４５は、約２００未満の厚さを有するように形成することが好ましい。特に、前記金属膜１３５、１４５の場合には、約１〜５０Åの厚さを有するように形成することがより好ましい。
【０１５２】
前記第１高誘電率物質の前記第１ゲート絶縁膜１３４ａは、ハフニウム、ジルコニウム、チタニウム、又はこれらの混合物で構成される金属酸化物を積層した後、窒化雰囲気で熱処理して形成し、前記第２高誘電率物質の前記第２ゲート絶縁膜１４４ａは、アルミニウム、ランタン、イットリウム、又はこれらの混合物で構成される金属酸化物を積層した後、窒化雰囲気で熱処理して形成することが好ましい。
【０１５３】
図３４を参照すると、前記結果物上にドーピングされたポリシリコンなどのような物質からなる第３ゲート導電膜１５０を形成する。そして、前記第３ゲート導電膜１５０を化学機械的研磨のような工程を遂行して、図３５に示したように、前記第３ゲート導電膜を平坦な表面を有する第３ゲート導電膜構造物１５０ａに形成する。特に、本実施例では、前記ゲート導電膜構造物１５０ａが約４５０Åの厚さを有するよう平坦化を遂行することが望ましい。前記第３ゲート導電膜構造物１５０ａは、ドーピングされたポリシリコン、金属、金属窒化物などを用いて形成する。特に、前記金属又は金属窒化物の例としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、モリブデン窒化物（ＭｏＮ）、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、ハフニウム窒化物（ＨｆＮ）、ジルコニウム（Ｚｒ）、モリブデン窒化物（ＭｏＮ）、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、ハフニウム窒化物（ＨｆＮ）、ジルコニウム窒化物（ＺｒＮ）、アルミニウム窒化物（ＡｌＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）などを挙げることができる。本実施例では、前記ＮＭＯＳ領域の前記第１金属膜パターン１３５ａの厚さが前記第１ゲート導電膜パターン１３６ａと前記第３ゲート導電膜構造物１５０ａの全体厚さ、又は前記第２ゲート導電膜パターン１４６ｂと前記第３ゲート導電物構造物１５０ａの全体厚さに比べて約１／２未満で形成されることが望ましい。したがって、前記第３ゲート導電膜構造物１５０ａの厚さを適切に調節することによって前記厚さの調節が十分可能である。その後、図３５に示した結果物をパターニングして図３６及び図１に示したように第１ゲート構造物１３７と第２ゲート構造物１４７を形成する。
【０１５４】
その後、前記半導体基板に不純物をドーピングして前記ＮＭＯＳ領域には第１ソース／ドレイン領域１３８を形成し、前記ＰＭＯＳ領域には第２ソース／ドレイン領域１４８を形成する。そして、図３７に示したように、前記第１ゲート構造物１３７の両壁と前記第２ゲート構造物１４７の量壁のそれぞれに絶縁物質からなるスペーサ６００を形成する。その後、前記スペーサをマスクとして用いて前記半導体基板に不純物をドーピングさせる。その結果、前記ソース／ドレイン領域にはＬＤＤ構造が形成される。
【０１５５】
（実施例９）
図３８は、本発明の実施例９による半導体装置のゲート電極構造物を示す断面図である。そして、実施例８と同様に、図４１のＡＡ’に沿って見るとＰＭＯＳ構造物が示され、図４１のＣＣ’に沿って見ると図３８のＮＭＯＳ構造物が示される。また、本実施例では、実施例８と同じ部材に対して同じ参照符号で示し、重複した説明は省略する。
図３８を参照すると、本実施例ではＮＭＯＳ領域のゲート構造物１４７の金属からなるゲート導電膜１３６ｂ上にゲート導電膜１６０ｂを形成し、またＰＭＯＳ領域のゲート構造物１４７の金属層１４５ｂ上に単一薄膜のゲート導電膜１６０ｂがパターンニングされて形成されることを除いては実施例８と同じ構成を有す。
【０１５６】
（実施例１０）
図２８及び図３８では、それぞれのＮＭＯＳ領域とＰＭＯＳ領域でのゲート構造は別個の構造を有することを示した反面、図４１の平面図を参照すると、前記別個の構造に見えるＮＭＯＳ領域とＰＭＯＳ領域は図４１のＢＢ’に沿って切った横方向を拡張する単一ゲート構造物５２０領域であることもできる。前記横方向に沿って切ることによって示される本実施例に対する構造を図３９と図４０を参照して具体的に説明すると、図３９は図２８の横断面図と一致し、図３８は図４０の横断面図と一致する。より具体的に、図３９は、左側にはＮＭＯＳ領域と、右側にはＰＭＯＳ領域を有する図２８と一致し、図２８のＮＭＯＳ領域とＰＭＯＳ領域との関係は図３９の参照符号３００のようである。しかし、図３９の参照符号３０５が指摘するように、ＰＭＯＳ構造は一般的に記述されたように図２８のＮＭＯＳ構造の薄膜を参考して配列することができ、その逆も同じである。図３９を参照した本実施例では、参照符号３００で示したように、ＮＭＯＳとＰＭＯＳ配列を参照して説明する。同様に、図４０を参照すると、第１不純物の活性領域と第２不純物の活性領域は参照符号４００が示すように図３８の第１不純物領域及び第２不純物領域のそれぞれと一致し、参照符号４０５で示したような選択的な配列は本発明のより具体的な異なる実施例になることもできる。そして、参照符号１３６ｂと参照符号３３６ｂが互いに対応し、図２８の参照符号と図３９の参照符号は互いに対応し、図３８の参照符号と図４０の参照符号の場合にも同様に対応する。
【０１５７】
図３９を参照すると、トレンチ素子分離膜で構成される絶縁領域３３２を含む半導体基板３３０があり、前記絶縁領域３３２の両側には参照符号３００及び３０５のＮＭＯＳ領域とＰＭＯＳ領域で示す第１活性領域である第１不純物領域と第２活性領域である第２不純物領域が形成される。そして、前記半導体基板３３０の前記第１不純物領域上に第１ゲート絶縁膜３３４ｂが形成される。なお、前記第１ゲート絶縁膜３３４ｂ上に第１ゲート電極が形成されるものの、図３９に示したように、前記第１ゲート電極は金属膜（又は金属窒化膜）３３５ｂ、第１ポリシリコン膜３３６ｂ及び第３ポリシリコン膜３０５ｂを含む。したがって、本実施例の前記ＮＭＯＳ領域に形成される第１ゲート構造物は前記第１ゲート絶縁膜３３４ｂ、前記金属窒化膜３３５ｂ、及び前記ポリシリコン膜３３６ｂ、３５０ｂを含む。
【０１５８】
図３９の右側に位置するＰＭＯＳ領域に形成されるゲート構造物に対して説明する。前記第１ゲート絶縁膜３３４ｂとは異なる高誘電率物質からなる第２ゲート絶縁膜３３４ｂが前記半導体基板上に形成される。そして、前記ゲート絶縁膜３４４ｂ上に多層薄膜構造を有する第２ゲート電極が形成される。特に、前記第２ゲート電極は金属膜（又は金属窒化膜）３４５ｂ、第２ポリシリコン膜３４６ｃ及び第３ポリシリコン膜３５０ｂを含む。したがって、本実施例においての前記ＰＭＯＳ領域に形成される第２ゲート構造物は前記第２ゲート絶縁膜３４４ｂ、前記金属窒化膜３４５ｂ及び前記ポリシリコン膜３４６ｃ、３５０ｂを含む。
【０１５９】
その後、図４１に示したゲート構造物５２０を参照して、図３９に示したゲート構造物をより詳細に説明する。前記ゲート構造物は、第１及び第２ドーピングされた活性領域間の絶縁領域３３２の上部に第１不純物領域と第２不純物領域との間に延びられて形成される。そして、前記ゲート構造物は、前記第１不純物領域と前記第２不純物領域（図３９の参照符号３００のＮＭＯＳ領域とＰＭＯＳ領域との間又は参照符号３０５のＰＭＯＳ領域とＮＭＯＳ領域との間）との間の絶縁領域３３２上部に形成されるフェンス構造物３７０を含む。前記フェンス構造物３７０は前記半導体基板３３０から前記ゲート電極の方に延びられる薄膜を含み、前記ゲート絶縁膜３３４ｂ、３４４ｂのような高誘電率物質からなる。特に、本実施例の前記フェンス構造物３７０は、前記第２ゲート絶縁膜３４４Ｂの高誘電率物質からなる。また、図２８及び図３９に示したように、前記ゲート構造物は前記第１不純物領域上部のＮＭＯＳ素子のチャンネル領域から前記第２不純物領域上部のＰＭＯＳ素子のチャンネル領域に延びられる。そして、図３９に示したように、前記フェンス構造物３７０は、前記絶縁領域の上部に形成されるが、場合によっては前記フェンス構造物３７０は前記絶縁領域上部でない他の位置の前記ＮＭＯＳ素子と前記ＰＭＯＳ素子との間にも形成することができる。
【０１６０】
図３８の整列と対応する図４０の参照符号４００の場合には、左側にＮＭＯＳ領域が位置し、右側にＰＭＯＳ領域が位置する。しかし、他の実施例としては、図４０の参照符号４０５のように、左側にＰＭＯＳ領域が位置し、右側にＮＭＯＳ領域が位置することも可能である。
【０１６１】
図４０を参照すると、前記半導体基板４３０のＮＭＯＳ領域とＰＭＯＳ領域との間にトレンチ素子分離膜のような絶縁領域４３２が形成される。前記ＮＭＯＳ領域上に形成されるゲート構造物は前記半導体基板４３０上に形成される第１高誘電率物質からなる第１ゲート絶縁膜４３４ｂと前記第１ゲート絶縁膜４３４ｂ上に形成される第１ゲート電極を含む。特に、前記ゲート電極は前記第１ゲート絶縁膜４３４ｂ上に形成される多層薄膜で構成される。前記ゲート電極は、金属膜（又は金属窒化膜）４３５ｂ、第１導電性ポリシリコン膜４３６ｂ及び第２導電性ポリシリコン膜４６０ｂを含む。そして、ＰＭＯＳ領域の場合には、前記半導体基板４３０上に第２高誘電率物質からなる第２ゲート絶縁膜４４４ｂ及び前記第２ゲート絶縁膜４４４ｂ上に形成される多層薄膜の第２ゲート電極を含む。特に、図４０に示したように、前記ＰＭＯＳ領域の前記第２ゲート電極は、金属膜（又は金属窒化膜）４４５ｂ及び前記金属膜４４５ｂ上に形成される前記第２導電性ポリシリコン膜４６０ｂを含む。そして、前記絶縁領域４３２の上部に前記半導体基板４３０から離れた形態に延びられるよう形成されるフェンス構造物４７０を含む。前記フェンス構造物４７０は、前記第２ゲート絶縁膜４４４ｂによって形成される高誘電率物質からなる薄膜と前記金属膜（又は金属窒化膜）４４５ｂによって形成される金属薄膜を含む。
【０１６２】
また、図４１では、活性領域である第１不純物領域と第２不純物領域との間に延びられたゲート構造物を有する半導体装置を示す。前記ゲート構造物５２０は、ＰＭＯＳ素子領域５０５とＮＭＯＳ素子領域５１０との間に延びられた形態に形成される。そして、図４１の前記ＮＭＯＳ素子領域５１０と前記ＰＭＯＳ素子領域５０５より更に明るく見える部分が絶縁領域５１５に該当する。
【０１６３】
しきい電圧に対する評価
図４２は、本発明の実施例による方法によって製造したゲート絶縁膜を有する半導体装置及び従来のゲート絶縁膜を有する半導体装置でのしきい電圧を測定した結果を示すグラフである。
【０１６４】
図４２を参照すると、第１サンプルとしては実施例１と同じ原子層の積層と窒素雰囲気の熱処理及びパターニングを遂行してハフニウムシリコン酸化物含有固体物質からなり、窒素が添加されたゲート絶縁膜パターン（ＨｆＳｉＯＮ）を準備した。なお、第２サンプルとしては実施例２と同じ原子層積層と窒素雰囲気の熱処理及びパターニングを遂行してハフニウムアルミニウム酸化物含有固体物質からなり、窒素が添加されたゲート絶縁膜パターン（ＨｆＡｌＯＮ）を含む準備をした。また、第３サンプルとしては従来の方法によってシリコン酸化物からなるゲート絶縁膜パターン（ＳｉＯＮ）を準備した。
【０１６５】
前記サンプルに対するしきい電圧を測定した結果、第１サンプルはＰＭＯＳトランジスタで約−０．９Ｖを示すが、ＮＭＯＳトランジスタで約−０．３Ｖを示すことがわかる。そして、前記第２サンプルはＰＭＯＳトランジスタ及びＮＭＯＳトランジスタいずれも約−０．６Ｖを示すことがわかった。また、前記第３サンプルは、ＰＭＯＳトランジスタで約−０．３Ｖを示すが、ＮＭＯＳトランジスタで約−０．３５Ｖを示すことがわかった（前記しきい電圧は約１０μｍの幅と約１μｍの長さを有する範囲内で測定した）。
【０１６６】
前記測定の結果、高誘電率を有する物質の種類によってＮＭＯＳトランジスタとＰＭＯＳトランジスタでのしきい電圧が互いに異なるように示されることがわかる。特に、ＮＭＯＳトランジスタでは、前記第１サンプルが相対的に良好なしきい電圧を示し、ＰＭＯＳトランジスタでは前記第２サンプルが相対的に良子なしきい電圧を示すことがわかる。
【０１６７】
したがって、ＮＭＯＳトランジスタのゲート絶縁膜パターンとしては、ハフニウムシリコン酸化物含有固体物質で形成することが望ましく、ＰＭＯＳトランジスタのゲート絶縁膜パターンとしてはハフニウムアルミニウム酸化物含有固体物質で形成することが望ましい。
【０１６８】
移動度（ｍｏｂｉｌｉｔｙ）特性に対する評価
図４３は、本発明の方法によって製造したサンプルと従来方法によって製造したサンプルに対してＮＭＯＳトランジスタの電界によるＧｍ値を示すグラフであり、図４４は、本発明の方法によって製造したサンプルに対してＰＭＯＳトランジスタの電界によるＧｍ値を示すグラフである。
【０１６９】
図４３及び図４４において、ＣＥＴ（ｃａｐａｃｉｔａｎｃｅ ｍｅａｓｕｒｅｄ ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）はキャパシタンスから計算された等価酸化膜の厚さを示し、Ｖｇはゲート電圧を示し、Ｖｔｈはしきい電圧を示す。そして、第４サンプル、第５サンプル、及び第６サンプルのそれぞれは前記第１サンプル、第２サンプル、第３サンプルと同じものを用いた。
【０１７０】
なお、移動度特性を調べるために、前記第４サンプル、第５サンプル、第６サンプルのそれぞれに対するＧｍ（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）を測定した（前記Ｇｍの測定は約５０μｍの幅と約５０μｍの長さを有する範囲内で測定した）。
【０１７１】
前記測定結果、第４サンプル、第６サンプルを基準としてＮＭＯＳトランジスタでは移動度が約７０〜８０％を示し、ＰＭＯＳトランジスタでは移動度が約８０〜１００％を示すことがわかった。そして、第５サンプルの場合、第６サンプルを基準としてＮＭＯＳトランジスタでは移動度が約５０〜６０％を示し、ＰＭＯＳトランジスタでは移動度が約８０〜９０％を示すことがわかった。
【０１７２】
ＮＭＯＳトランジスタでは、前記第４サンプルが相対的に良子な移動度特性を示し、ＰＭＯＳトランジスタでは前記第５サンプルが相対的に良子な移動度特性を示す。これからＮＭＯＳトランジスタのゲート絶縁膜パターンとしてはハフニウムシリコン酸化物含有固体物質で形成することが望ましく、ＰＭＯＳトランジスタのゲート絶縁膜パターンとしてハフニウムアルミニウム酸化物含有固体物質で形成することが望ましいということがわかった。
【０１７３】
ＢＴＩ（ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｉｎｓｔａｂｉｌｉｔｙ）特性に対する評価
図４５は、本発明の方法によって製造したサンプルと従来方法によって製造したサンプルに対してＰＭＯＳトランジスタの時間によるしきい電圧の変化を示すグラフであり、図４６は本発明の方法によって製造したサンプルと従来方法によって製造したサンプルに対してＮＭＯＳトランジスタの時間によるしきい電圧の変化を示すグラフである。
【０１７４】
図４５及び図４６において、第１１サンプルと第１３サンプルは第１サンプルと同じであり、第１２サンプルと第１４サンプルは第２サンプルと同じであり、第１５サンプルは第３サンプルと同じである。
前記ＢＴＩ特性を調べるために、前記第１１〜第１５サンプルのそれぞれに対するしきい電圧の変化（ΔＶｔｈ）を測定した。特に、約１２５℃の温度にて前記第１１〜第１５サンプルのそれぞれに約１０ＭＶ／ｃｍの電圧を加えた後、Ｉｄ−Ｖｇ曲線をスウィープ（ｓｗｅｅｐ）するときに示されるしきい電圧の変化を測定した。
【０１７５】
前記測定結果、図４５に示したように、ＰＭＯＳトランジスタでは前記第１１〜第１４サンプルの全てが前記第１５サンプルと類似なしきい電圧の変化を示していることを確認することができた。しかし、図４６に示したように、ＮＭＯＳトランジスタでは、前記第１１サンプルと第１３サンプルの場合には、前記第１５サンプルと類似なＢＴＩ特性を示していることがわかるが、前記第１２サンプルと第１４サンプルの場合前記第１５サンプルに比べて多少激しいデグラデーション（ｄｅｇｒａｄａｔｉｏｎ）を示すことを確認することができた。
【０１７６】
それによって、ＮＭＯＳトランジスタのゲート絶縁膜としてはハフニウムシリコン酸化物含有固体物質で形成することが望ましく、ＰＭＯＳトランジスタのゲート絶縁膜パターンとしてはハフニウムアルミニウム酸化物含有固体物質で形成することが望ましい。
【０１７７】
Ｃ−Ｖ曲線に対する評価
図４７は、本発明の方法によって製造したサンプルに対してＮＭＯＳトランジスタのＣ−Ｖ曲線を示すグラフであり、図４８は、本発明の方法によって製造したサンプルに対してＰＭＯＳトランジスタのＣ−Ｖ曲線を示すグラフである。
【０１７８】
図４７及び図４８において、第２１サンプルとしては第１サンプル上に約２０Åの厚さを有するタンタル窒化膜パターンとポリシリコンからなるゲート導電膜パターンが順次積層した形態を有するよう準備して、第２２サンプルは第１サンプル上にただポリシリコンからなるゲート導電膜パターンが積層された形態を有するよう準備した。そして、第２３サンプルは、第２サンプル上に約２０Åの厚さを有するタンタル窒化膜パターンとポリシリコンからなるゲート導電膜パターンが順次積層された形態を有するよう準備し、第２４サンプルは第２サンプル上にただポリシリコンからなるゲート導電膜パターンが積層された形態を有するよう準備した。
【０１７９】
前記第２１〜第２４サンプルそれぞれに対するＣ−Ｖ曲線を測定した結果、前記第２１サンプルが第２２サンプルに比べて良子なＣ−Ｖ曲線を有することを確認することができ、前記第２３サンプルが第２４サンプルに比べて良子なＣ−Ｖ曲線を有することを確認することができる。
【０１８０】
したがって、高誘電率を有するゲート絶縁膜パターンを形成する場合、前記ゲート絶縁膜パターンとゲート導電膜パターンとの間にはタンタル窒化物のようなタンタル含有固体物質からなる薄膜を介在することが効率的である。
【産業上の利用可能性】
【０１８１】
このように、本発明による半導体装置は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれに相対的に優秀な特性を有する互いに異なる物質を用いて形成する。したがって、漏洩電流としき電圧などを同時に十分減少させて信頼性を確保した半導体装置を製造することができる。
したがって、本発明はＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれに対する最適の動作特性を有する半導体装置を提供する効果を有する。
【０１８２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【符号の説明】
【０１８３】
１０、１００、１３０、３３０、４３０ 半導体基板
１２、２０、１０２、１３２ トレンチ素子分離膜
１４ ゲート絶縁膜
１６ ゲート導電膜
５１ 第１薄膜
５３ 第２薄膜
５５ 第２ゲート導電膜
６７、５２０ ゲート構造物
６８、１３８ ソース／ドレイン領域
１０４ 第１ゲート絶縁膜パターン
１０６ 第１ゲート導電膜パターン
１０７、１３７ 第１ゲート構造物
１０８、１３８ 第１ソース／ドレイン領域
１１４ 第２ゲート絶縁膜パターン
１１６ 第２ゲート導電膜パターン
１１７、１４７ 第２ゲート構造物
１１８、１４８ 第２ソース／ドレイン領域
１３２、３３２、４３２、５１５ 絶縁領域
１３４ 第１ゲート絶縁膜
１３５、６０５ フォトレジストパターン
１３６ 第１ゲート導電膜
１４４ 第２ゲート絶縁膜
１４６ 第２ゲート導電膜
１５０ 第３ゲート導電膜
３７０、４７０ フェンス構造物
５０５ ＰＭＯＳ素子領域
５１０ ＮＭＯＳ素子領域
【技術分野】
【０００１】
本発明は、半導体装置及びそれの製造方法に係わり、より詳細にはゲート構造物として高誘電率（ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ）を有する物質からなるゲート絶縁膜を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体装置が高集積化することによって、ゲート電極の長さと前記ゲート電極の下に位置するチャンネルの長さが短くなる傾向にある。これによって、前記ゲート電極とチャンネルとのキャパシタンスを増加させ、トランジスタの動作向上のために薄い厚さを有するゲート絶縁膜を採用している。しかし、前記ゲート絶縁膜として主に用いられているシリコン酸化膜又はシリコン酸窒化膜は薄い厚さを有する場合、前記ゲート電極とチャンネルとの漏洩電流増加のような不良が発生するので、前記ゲート絶縁膜の信頼性の確保が難しい。
【０００３】
したがって、前記シリコン酸化膜又はシリコン酸窒化膜を代替するためのものであって、薄い等価酸化膜の厚さを維持しかつ、ゲート電極とチャンネルとの間の漏洩電流を十分に減少させることができる高誘電率を有する物質からなるゲート絶縁膜に対する研究が活発に進行しつつある。
【０００４】
前記高誘電率を有する物質からなるゲート絶縁膜は、例えば、特許文献１、特許文献２、及び特許文献３などに開示されている。前記特許文献１、特許文献２、及び特許文献３などに開示されているものによると、ハフニウム酸化物、ジルコニウム酸化物、セリウム酸化物、アルミニウム酸化物、チタニウム酸化物、イットリウム酸化物又はこれらの混合物などのような高誘電率を有する物質を用いてゲート絶縁膜を形成する。
【０００５】
しかし、前記高誘電率を有する物質からなるゲート絶縁膜を用いる場合、基板とゲート絶縁膜の界面でのトラップ（ｔｒａｐ）現象によってチャンネル領域で電子移動度（ｍｏｂｉｌｉｔｙ）が減少し、その結果、しきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が高くなる不良が発生する。
【０００６】
したがって、従来には漏洩電流としきい電圧などを同時に十分に減少させ、信頼性を確保したゲート絶縁膜の形成が容易でない。
【０００７】
なお、相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳトランジスタの場合には、前記ゲート絶縁膜を形成する高誘電率を有する物質の種類によってＮＭＯＳトランジスタでのしきい電圧とＰＭＯＳトランジスタでのしきい電圧とが互いに異なるように示される。したがって、最近にはＮＭＯＳトランジスタのゲート絶縁膜とＰＭＯＳトランジスタのゲート絶縁膜を互いに異なるように形成する方法が提示されている。例えば、特許文献４及び特許文献５には、ＮＭＯＳトランジスタのゲート絶縁膜としてはシリコン酸化物又はシリコン酸窒化物と高誘電率を有する金属酸化物を用いて形成し、ＰＭＯＳトランジスタのゲート絶縁膜としてはシリコン酸化物又はシリコン酸化物を用いて形成する相補型トランジスタが開示されている。なお、特許文献６には、ＮＭＯＳトランジスタの場合、ゲート絶縁膜とＴａＡｌＮ膜を有し、ＰＭＯＳトランジスタの場合、ゲート絶縁膜とＴｉＡｌＮ膜を有する相補型トランジスタが開示されている。また、特許文献７には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの全てに高誘電率を有する金属酸化物を用いてゲート絶縁膜を形成し、特にＮＭＯＳトランジスタの場合、前記ゲート絶縁膜上にＴａＳｉＮ膜を更に形成したゲート構造物を有する相補型トランジスタが開示されている。
【０００８】
しかし、前記ＮＭＯＳトランジスタのゲート絶縁膜とＰＭＯＳトランジスタのゲート絶縁膜を互いに異なる物質を用いて形成することにかかわらず、漏洩電流としきい電圧などを同時に十分減少させて、信頼性を確保したＮＭＯＳトランジスタのゲート絶縁膜とＰＭＯＳトランジスタのゲート絶縁膜の形成が容易でない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６，５２８，８５８号明細書
【特許文献２】米国特許第６，６１７，２１０号明細書
【特許文献３】米国特許出願公報第２００２−０１９０３０２号明細書
【特許文献４】米国特許第６，５４５，３２４号明細書
【特許文献５】米国特許第６，４４４，５１２号明細書
【特許文献６】韓国特許出願公報第２００３−０００５７２号明細書
【特許文献７】米国特許第６，５１８，１０６号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、漏洩電流としきい電圧などを同時に十分減少させて信頼性を確保した高誘電率のゲート絶縁膜を含む半導体装置を提供することにある。
【００１１】
本発明の他の目的は、前述した半導体装置を製造するのに適合する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するための本発明の望ましい実施例による半導体装置は、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物、及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含む。
【００１３】
本発明の望ましい他の実施例による半導体装置は、基板上に形成され、ハフニウムアルミニウム酸化物含有固体物質を含むゲート絶縁膜パターンと前記ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含むゲート構造物、及び前記ゲート構造物と隣接する基板の表面部位に配置されており、ｐ型不純物がドーピングされたソース／ドレイン領域を含む。
【００１４】
本発明の望ましいまた他の実施例による半導体装置は、基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜パターンと前記第１ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含む第１ゲート構造物と、前記第１ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含む第１トランジスタ、及び前記基板上に形成され、ハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜パターンと前記第２ゲート絶縁膜パターン上に形成される第２ゲート導電膜パターンを含む第２ゲート構造物と、前記第２ゲート構造物と隣接する基板の表面部位に配置されており、ｐ型不純物がドーピングされたソース／ドレイン領域を含む第２トランジスタを含む。
【００１５】
本発明の望ましいまた他の実施例による半導体装置は、第１不純物領域と、前記第１不純物領域と異なる種類の不純物を含む第２不純物領域を有する半導体基板、及び前記第１不純物領域と前記第２不純物領域との間に延びられた半導体基板上に形成され、前記第１不純物領域には第１高誘電率物質を含み、前記第２不純物領域には前記第１高誘電率物質とは異なる第２高誘電率物質を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を有するゲート構造物を含む。
【００１６】
本発明の望ましいまた他の実施例による半導体装置は、第１不純物領域と、前記第１不純物領域と異なる種類の不純物を含む第２不純物領域を有する半導体基板と、前記第１不純物領域の半導体基板上に形成され、第１高誘電率物質を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成される第１ゲート電極を含む第１ゲート構造物、及び前記第２不純物領域の半導体基板上に形成され、前記第１高誘電率物質とは異なる第２高誘電率物質を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成される第２ゲート電極を含む第２ゲート構造物を含む。
【００１７】
本発明の望ましい実施例による半導体装置の製造方法は、基板上にハフニウムシリコン酸化物含有固体物質を含むゲート絶縁膜を形成した後、前記ゲート絶縁膜上に第１ゲート導電膜を形成する。そして、前記ゲート導電膜と第１ゲート絶縁膜を順次パターニングしてゲート絶縁膜パターンと第１ゲート導電膜パターンを含むゲート構造物を形成し、前記ゲート構造物と隣接する基板の表面部位にｎ型不純物をドーピングしてソース／ドレイン領域を形成する。
【００１８】
本発明の望ましい他の実施例による半導体装置の製造方法は、基板上にハフニウムアルミニウム酸化物含有固体物質を含むゲート絶縁膜を形成した後、前記ゲート絶縁膜上に第１ゲート導電膜を形成する。そして、前記ゲート導電膜と第１ゲート絶縁膜を順次パターンニングしてゲート絶縁膜パターンと第１ゲート絶縁膜パターンを含むゲート構造物を形成し、前記ゲート構造物と隣接する基板の表面部位にｐ型不純物をドーピングしてソース／ドレイン領域を形成する。
【００１９】
本発明の望ましいまた他の実施例による半導体装置の製造方法は、 基板の第１領域上にハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜を形成する。そして、前記第１ゲート絶縁膜上に第１ゲート導電膜を形成した後、前記基板の第２領域上にハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する。その後、前記第１ゲート導電膜と第１ゲート絶縁膜を順次パターンニングして第１ゲート絶縁膜パターンと第１ゲート導電膜パターンを含む第１ゲート構造物を形成した後、前記第２ゲート導電膜と、第２ゲート絶縁膜を順次パターンニングして第２ゲート絶縁膜パターンと第２ゲート導電膜パターンを含む第２ゲート構造物を形成する。そして、前記第１ゲート構造物と隣接する基板の表面部位にｎ型不純物をドーピングして第１ソース／ドレイン領域を形成することで、前記基板の第１領域に第１トランジスタを形成し、前記第２ゲート構造物と隣接する基板の表面部位にｐ型不純物をドーピングして第２ソース／ドレイン領域を形成することで、前記基板の第２領域に第２トランジスタを形成する。
【００２０】
本発明の望ましいまた他の実施例による半導体装置の製造方法は、 第１領域と第２領域を有する基板を準備する。そして、前記基板上にハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する。その後、前記基板の第２領域上に形成された第１ゲート導電膜と第１ゲート導電膜を除去して前記基板の第１領域上に予備−第１ゲート絶縁膜パターンと予備−第２ゲート導電膜パターンを形成した後、
前記基板の第２領域表面と、前記予備−第１ゲート導電膜パターンの側壁及び表面上にハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜を連続形成する。そして、前記第２ゲート絶縁膜上に第２ゲート導電膜を形成した後、前記予備−第１ゲート導電膜パターンの表面が露出するまで前記第２ゲート導電膜及び前記予備−第１ゲート導電膜パターン上に形成された第２ゲート絶縁膜を除去して前記基板の第２領域上に予備−第２絶縁膜パターンと予備−第２ゲート導電膜パターンを形成する。その後、前記予備−第１ゲート導電膜パターンと予備−第１ゲート絶縁膜パターンをパターニングして第１ゲート導電膜パターンと第１ゲート絶縁膜パターンを含む第１ゲート構造物を形成し、前記予備−第２ゲート導電膜パターンと予備第２ゲート絶縁膜パターンをパターニングして第２ゲート導電膜パターンと第２ゲート絶縁膜パターンを含む第２構造物を形成する。そして、前記第１ゲート構造物と隣接する基板の第１領域の表面部位にｎ型不純物をドーピングして第１ソース／ドレイン領域を形成することで前記基板の第１領域に第１トランジスタを形成し、前記第２ゲート構造物と隣接する第２領域表面部位にｐ型不純物をドーピングして第２ソース／ドレイン領域を形成することで、前記基板の第２領域に第２トランジスタを形成する。
【００２１】
前記本発明の望ましいまた他の実施例による半導体装置の製造方法は、第１不純物領域と第２不純物領域を含む半導体基板を準備する。そして、前記第１不純物領域と前記第２不純物領域との間に延びられた前記半導体基板上に第１高誘電率物質を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する。その後、前記第２不純物領域に形成された前記第１ゲート導電膜と前記第１ゲート絶縁膜を除去する。そして、前記第１不純物領域の前記第１ゲート導電膜と前記除去によって露出した半導体基板上に第２高誘電率物質を含む第２ゲート絶縁膜を形成し、前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する。その後、十分な厚さで形成された前記第２ゲート導電膜を部分的にポリシング及び／又はエッチングして前記第１不純物領域に形成された第２ゲート導電膜を除去した後、前記第２ゲート導電膜上に第３ゲート導電膜を形成する。
【００２２】
本発明では、半導体装置であるＮＭＯＳトランジスタ、ＰＭＯＳトトランジスタ、及び相補型ＭＯＳトランジスタのそれぞれに対する構造と製造方法に対して説明する。ＮＭＯＳトランジスタの場合には、ハフニウムシリコン酸化物を用いてゲート絶縁膜（又はゲート絶縁膜パターン）を形成し、ＰＭＯＳトランジスタの場合にはハフニウムアルミニウム酸化物を用いてゲート絶縁膜（又はゲート絶縁膜パターン）を形成し、相補型トランジスタの場合にはハフニウムシリコン酸化物を用いてＮＭＯＳトランジスタのゲート絶縁膜（又はゲート絶縁膜パターン）を形成し、ハフニウムアルミニウム酸化物を用いてＰＭＯＳトランジスタのゲート絶縁膜（又はゲート絶縁膜パターン）を形成する。
【００２３】
したがって、漏洩電流としきい電圧などを同時に十分減少させて信頼性を確保したゲート絶縁膜を容易に獲得することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１による半導体装置を概略的に示す断面図である。
【図２】図１の半導体装置を製造する方法を概略的に示す断面図である。
【図３】図１の半導体装置を製造する方法を概略的に示す断面図である。
【図４】図１の半導体装置を製造する方法を概略的に示す断面図である。
【図５】本発明の実施例２による半導体装置を概略的に示す断面図である。
【図６】図５の半導体装置を製造する方法を概略的に示す断面図である。
【図７】図５の半導体装置を製造する方法を概略的に示す断面図である。
【図８】図５の半導体装置を製造する方法を概略的に示す断面図である。
【図９】本発明の実施例３による半導体装置を概略的に示す断面図である。
【図１０】図９の半導体装置を製造する方法を概略的に示す断面図である。
【図１１】図９の半導体装置を製造する方法を概略的に示す断面図である。
【図１２】本発明の実施例４による半導体装置を概略的に示す断面図である。
【図１３】図１２の半導体装置を製造する方法を概略的に示す断面図である。
【図１４】図１２の半導体装置を製造する方法を概略的に示す断面図である。
【図１５】本発明の実施例５による半導体装置を概略的に示す断面図である。
【図１６】本発明の実施例６による半導体装置を概略的に示す断面図である。
【図１７】図１６の半導体装置を製造する方法を概略的に示す断面図である。
【図１８】図１６の半導体装置を製造する方法を概略的に示す断面図である。
【図１９】図１６の半導体装置を製造する方法を概略的に示す断面図である。
【図２０】本発明の実施例７による半導体装置を概略的に示す断面図である。
【図２１】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２２】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２３】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２４】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２５】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２６】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２７】図２０の半導体装置を製造する方法を概略的に示す断面図である。
【図２８】本発明の実施例８による半導体装置を概略的に示す断面図である。
【図２９】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３０】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３１】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３２】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３３】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３４】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３５】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３６】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３７】図２８の半導体装置を製造する方法を概略的に示す断面図である。
【図３８】本発明の実施例９による半導体装置を概略的に示す断面図である。
【図３９】図２８の半導体装置を幅方向に沿って切ったゲート電極のパターンニング前の断面図である。
【図４０】図３８の半導体装置を幅方向に沿って切った電極のパターニング前の断面図である。
【図４１】本発明の実施例で説明する半導体装置を示す平面図である。
【図４２】本発明の方法によって製造したサンプルに対してしきい電圧を測定した結果を示すグラフである。
【図４３】本発明の方法によって製造したサンプルに対してＮＭＯＳトランジスタの電界によるＧｍ値を示すグラフである。
【図４４】本発明の方法によって製造したサンプルに対してＰＭＯＳトランジスタの電界によるＧｍ値を示すグラフである。
【図４５】本発明の方法よって製造したサンプルに対してＰＭＯＳトランジスタの時間によるしきい電圧の変化を示すグラフである。
【図４６】本発明の方法よって製造したサンプルに対してＮＭＯＳトランジスタの時間によるしきい電圧の変化を示すグラフである。
【図４７】本発明の方法によって製造したサンプルに対してＮＭＯＳトランジスタのＣ−Ｖ曲線を示すグラフである。
【図４８】本発明の方法によって製造したサンプルに対してＰＭＯＳトランジスタのＣ−Ｖ曲線を示すグラフである。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明について具体的に説明する。
【００２６】
（実施例１）
図１は、本発明の実施例１による半導体装置を概略的に示す断面図である。
【００２７】
図１を参照すると、半導体基板１０にＮＭＯＳトランジスタが形成されている。半導体基板１０の例としては、シリコン基板、ＳＯＩ基板等が挙げられる。そして、前記半導体基板１０は、半導体基板全体であり得り、部分的にＮＭＯＳトランジスタが形成されるＮＭＯＳ領域であり得る。前記ＮＭＯＳ領域にはｐ型不純物をドーピングさせてｐ型ウェルを形成して、ＮＭＯＳトランジスタを形成することができる。前記半導体基板１０がｐ型本体を有する基板であれば、そのまま使用することもできる。
【００２８】
図示したように、半導体基板１０には素子分離のためのトレンチ素子分離膜１２が形成されている。形成されたＮＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物２０ａと、前記ゲート構造物２０ａと隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域１８ａを含む。
【００２９】
そして、前記ゲート構造物２０ａは、ゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａを含む。前記ゲート絶縁膜パターン１４ａは、ハフニウムシリコン酸化物含有固体物質で構成される。前記ゲート絶縁膜パターン１４ａの厚さは約５０Å以下、好ましくは約２〜５０Å、より好ましくは約５〜５０Åである。
【００３０】
又、前記ゲート絶縁膜パターン１４ａは、より緻密な構造で形成するために、前記ハフニウムシリコン酸化物含有固体物質に窒素が更に含まれることが好ましい。このように、前記ゲート絶縁膜パターン１４ａが緻密な構造を有する場合、後続するソース／ドレイン領域を形成するための不純物のドーピングで発生することができる不純物浸透（ｐｅｎｅｔｒａｔｉｏｎ）等の不良を抑制することができる。
【００３１】
前記ゲート絶縁膜パターン１４ａ上に前記ゲート導電膜パターン１６ａが形成されている。前記ゲート導電膜パターン１６ａは、ポリシリコンで構成される。前記ポリシリコンの例としては、アンドーピングされたポリシリコン又はドーピングされたポリシリコン等が挙げられる。前記アンドーピングされたポリシリコンを用いる場合には、ＮＭＯＳトランジスタのソース／ドレイン領域を形成する時、ｎ型不純物がドーピングされ、ドーピングされたポリシリコンに転換される。特に、前記アンドーピングされたポリシリコンを用いてゲート導電膜パターン１６ａを形成した後、ｎ型不純物をドーピングさせることにより、より優れた電気的特性を確保することができる。そして、前記ゲート導電膜パターン１６ａは約１０００Å以下の厚さを有することが好ましい。
【００３２】
図２乃至図４は、本実施例による半導体装置の製造方法を示す断面図である。
【００３３】
図２を参照すると、半導体基板としてシリコン基板１０を準備し、前記シリコン基板１０にイオン注入を実施してｐ型不純物をドーピングさせ、前記シリコン基板１０の上部にｐ型ウェル（図示せず）を形成する。その後、前記シリコン基板１０にトレンチ素子分離方法によってトレンチ素子分離膜１２を形成して、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【００３４】
前記シリコン基板１０上にハフニウムシリコン酸化物固体含有物質で構成されたゲート絶縁膜１４を形成する。前記ゲート絶縁膜１４は、化学気相蒸着又は原子層積層によって形成することができる。前記化学気相蒸着によって前記ゲート絶縁膜を形成する場合には、前記化学気相蒸着はハフニウムソース物質とシリコンソース物質及び酸素ソース物質を用い、約４００〜５００℃の温度と約１〜５Ｔｏｒｒの圧力の工程条件で行われる。前記ハフニウムソース物質の例としてはＨｆＣｌ４等が挙げられ、前記シリコンソース物質の例としてはＳｉＨ２Ｃｌ２（ＤＣＳ）、ＳｉＨ４、又はこれらの混合物等が挙げられ、前記酸素ソース物質の例としては、Ｏ２、Ｏ３、酸素ラジカル等が挙げられる。
【００３５】
そして、前記原子層積層によって前記ゲート絶縁膜１４を形成する場合には、前記原子層積層はハフニウムソース物質とシリコンソース物質及び酸素ソース物質を用い、約１５０〜５００℃の温度と約０．１〜５Ｔｏｒｒの圧力の工程条件で行われる。特に、前記原子層積層では、積層と洗浄を反復実施することにより、所望する厚さを有するゲート絶縁膜１４を容易に獲得する。又、前記原子層積層の場合には、低温工程が可能であり、優れたスタップカバレージを得ることができ、厚さ制御が容易である。そして、前記原子層積層方法で用いることができるハフニウムソース物質の例としては、Ｈｆ（ＯｔＢｕ）４、Ｈｆ（ＮＥｔＭｅ）４、ＨＦ（ＭＭＰ）４、Ｈｆ（ＮＥｔ２）４、Ｈｆ（ＮＭｅ２）等のような金属有機前駆体が挙げられ、前記シリコンソース物質の例としては、ＴＤＭＡＳ（ｔｅｔｒａｋｉｓ ｄｉｍｅｔｈｙｌ ａｍｉｎｏ ｓｉｌｉｃｏｎ）等が挙げられ、前記酸素ソース物質の例としては、Ｈ２Ｏ、Ｈ２Ｏ２、Ｏ３、又はＯ２プラズマ等が挙げられる。
【００３６】
本実施例では、前記ゲート絶縁膜１４は原子層積層で形成する。具体的に、前記シリコン基板１０を蒸着チャンバー内に位置させる。そして、約３００℃の温度と約１Ｔｏｒｒの圧力を有するように工程条件を設定した後、前記シリコン基板１０の上部にハフニウムソース物質として金属有機前駆体であるＨｆ（ＯｔＢｕ）４を約１秒間導入する。これによって、前記シリコン基板１０上にＨｆ（ＯｔＢｕ）４の一部分が化学吸着される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約１秒間導入する。これによって、前記シリコン基板１０上に化学吸着されない（物理吸着）Ｈｆ（ＯｔＢｕ）４の残り部分を除去する。そして、前記シリコン基板１０の上部に酸素ソース物理としてＯ３を約３秒間導入する。従って、前記シリコン基板１０上に化学吸着されたＨｆ（ＯｔＢｕ）４の一部分とＯ３が反応し、その結果、原子層単位のハフニウム−酸化物で構成される薄膜が形成される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約３秒間導入して、前記シリコン基板１０上に化学的に反応しないＯ３を除去する。その後、前記シリコン基板１０の上部にシリコンソース物質としてＴＤＭＡＳを約１秒間導入する。これによって、前記シリコン基板１０上にＴＤＭＡＳの一部分が化学吸着される。そして、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約１秒間導入する。これによって、前記シリコン基板１０上に化学吸着されないＴＤＭＡＳの残り部分を除去する。その後、前記シリコン基板１０の上部に酸素ソース物質としてＯ３を約３秒間導入する。従って、前記基板１０上に化学吸着されたＴＤＭＡＳの一部分と前記Ｏ３が反応し、その結果、原子層単位のシリコン−酸化物で構成される薄膜が形成される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約３秒間導入する。これによって、前記シリコン基板１０上に化学的に反応しないＯ３を除去する。
【００３７】
ここで、前記原子層単位のハフニウム−酸化物薄膜の形成と原子層単位のシリコン−酸化物薄膜の形成を反復行う。これによって、前記シリコン基板１０上にハフニウムシリコン酸化物含有固体物質で構成されたゲート絶縁膜１４が形成される。この際、ゲート絶縁膜１４の厚さは約１０Åを有するように形成する。従って、前記ゲート絶縁膜をパターニングすることにより獲得する、図１に図示した前記ゲート絶縁膜パターン１４ａの厚さも約１０Åの厚さを有する。
【００３８】
又、図１に示された前記ゲート絶縁膜パターン１４ａをより緻密な構造で形成するために、前記ハフニウムシリコン酸化物含有固体物質に窒素を更に含ませる。従って、本実施例では、前記ゲート絶縁膜１４を形成した後、前記ゲート絶縁膜１４を窒化雰囲気で熱処理させる工程を更に行うことができる。
【００３９】
具体的に、前記熱処理を実施する温度が約７５０℃未満であれば、パターニングのためのゲート絶縁膜のエッチング（特に、フッ素を含有する洗浄液を用いたウェットエッチング）でエッチング率が低くなる原因を提供するので好ましくなく、前記熱処理を実施する温度が約１０５０℃を超過すると、前記ゲート絶縁膜の結晶化が容易に発生するので好ましくない。従って、前記ゲート絶縁膜の熱処理は窒素原子を含むガスを使用し、約７５０〜１０５０℃の温度を有する工程条件で行うことが好ましい。
【００４０】
ここで、前記窒素原子を含むガスの例としては、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２、及びＮＨ３等が挙げられる。これは単独で使用することもでき、場合によって二つ以上のガスを混合して使用することもできる。特に、前記ゲート絶縁膜を熱処理することにより、後続されるソース／ドレイン領域の形成のための不純物のドーピングで発生することができる不純物浸透等の不良を充分に防止することもできる。
【００４１】
その後、前記ゲート絶縁膜１４上にポリシリコンで構成されたゲート導電膜１６を約１０００Å以下の厚さを有するように形成する。前記ゲート導電膜１６は、例えば、化学気相蒸着によって形成することができる。前記化学気相蒸着方法では、シラン（ＳｉＨ４）をソースガスとして使用し、約６００〜６５０℃の温度と約２５〜１５０Ｐａの圧力の工程条件でポリシリコンを蒸着して、前記ゲート導電膜１６を形成する。特に、本実施例では、前記ゲート導電膜１６はＳｉＨ４をソースガスとして使用し、約６００℃の温度と約２５Ｐａの圧力の工程条件を有する低圧化学気相蒸着（ＬＰＣＶＤ）を実施し形成して、約９５０Åの厚さを有するように形成する。
【００４２】
図３を参照すると、前記シリコン基板１０上に形成したゲート絶縁膜１４とゲート導電膜１６をパターニングして、ゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａで構成されるゲート構造物２０ａを形成する。
【００４３】
具体的に、前記ゲート導電膜１６上にフォトレジスト膜（図示せず）を形成した後、フォト工程を実施して、ゲート電極形成領域をカバーしながら、前記ゲート導電膜１６の表面を部分的に露出させる領域を有するフォトレジストパターンを形成する。その後、前記フォトレジストパターンをエッチングマスクとして用いて、露出された領域のゲート導電膜１６とゲート絶縁膜１４を順次にエッチングする。その後、ストリップ及びアッシングを実施して、前記フォトレジストパターンを除去して、ゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａで構成されるゲート構造物２０ａを形成する。
【００４４】
図４を参照すると、イオン注入を実施して前記ゲート構造物２０ａと隣接するシリコン基板１０の表面部位にｎ型不純物としてボロンをドーピングさせて、シリコン基板１０の表面部位にソース／ドレイン領域１８ａを形成する。この際、前記ソース／ドレイン領域１８ａにドーピングされたｎ型不純物は高濃度（ｎ＋）を有する。これによって、前記ゲート構造物２０ａとソース／ドレイン領域１８ａを含むＮＭＯＳトランジスタを完成する。
【００４５】
本実施例では、ゲート絶縁膜パターン１４ａを高誘電率を有する物質としてハフニウムシリコン酸化物含有固体物質を用いて形成するので、ＮＭＯＳトランジスタの駆動時にしきい電圧を減少させることができ、同時に漏洩電流の発生を抑制することができる。
【００４６】
（実施例２）
図５は、本発明の実施例２による半導体装置を概略的に示す断面図である。
【００４７】
図１に示される半導体装置がＮＭＯＳトランジスタである反面、図５に示される本実施例の半導体装置はＰＭＯＳトランジスタである。そして、本実施例では、実施例１と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【００４８】
図５を参照すると、半導体基板１０にはＰＭＯＳトランジスタが形成されている。前記半導体基板１０については、実施例１で説明したものと同じである。しかし、ＰＭＯＳトランジスタを形成するためには、前記半導体基板１０は半導体基板全体であり得り、部分的にＰＭＯＳトランジスタが形成されるＰＭＯＳ領域であり得る。前記ＰＭＯＳ領域にはｎ型不純物をドーピングさせて、ｎ型ウェルを形成して、ＰＭＯＳトランジスタを形成することができる。
【００４９】
図示したように、半導体基板１０にはトレンチ素子分離膜１２が形成されている。そして、形成されたＰＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物２０ｂと前記ゲート構造物２０ｂと隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域１８ｂを含む。
【００５０】
前記ゲート構造物２０ｂは、ゲート絶縁膜パターン１４ｂとゲート導電膜パターン１６ｂを含む。前記ゲート絶縁膜パターン１４ｂは、ハフニウムアルミニウム酸化物含有固体物質で構成される。前記ゲート絶縁膜パターン１４ｂの厚さは約５０Å以下、好ましくは約２〜５０Å、より好ましくは約５〜５０Åである。
【００５１】
又、前記ゲート絶縁膜パターン１４ｂは、より緻密な構造で形成するために、前記ハフニウムアルミニウム酸化物含有固体物質に窒素が更に含まれることが好ましい。このように、前記ゲート絶縁膜パターン１４ｂが緻密な構造を有する場合、後続されるソース／ドレイン領域の形成のための不純物のドーピングで発生することができる不純物浸透のような不良を抑制することができる。特に、ＰＭＯＳトランジスタの場合、前記ゲート絶縁膜パターン１４ｂを緻密な構造を有するように形成することにより、ボロン浸透のような不良を抑制することができる。
【００５２】
前記ゲート絶縁膜パターン１４ｂ上にゲート導電膜パターン１６ｂが形成されている。本実施例によるゲート導電膜パターン１６ｂは、実施例１のゲート導電膜パターン１６ａと類似である。但し、本実施例に図示したトランジスタがＰＭＯＳなので、実施例１のゲート導電膜パターン１６ａにはｎ型不純物がドーピングされた反面、本実施例のゲート導電膜パターン１６ｂにはｐ型不純物がドーピングされる。
【００５３】
図６乃至図８は、本実施例による半導体装置の製造方法を示す断面図である。
【００５４】
図６を参照すると、図２で説明した方法と同じ方法で、半導体基板としてシリコン基板１０を準備し、前記シリコン基板１０の全体又はＰＭＯＳ形成領域にｎ型不純物をドーピングさせて、前記シリコン基板１０の上部にｎ型ウェル（図示せず）を形成する。その後、実施例１と同様にトレンチ素子分離膜１２を形成して、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【００５５】
前記シリコン基板１０上にハフニウムアルミニウム酸化物固体含有物質で構成されたゲート絶縁膜１４’を形成する。前記ゲート絶縁膜１４’は、化学気相蒸着又は原子層積層によって形成することができる。
【００５６】
前記原子層積層によって前記ゲート絶縁膜１４’を形成する場合には、前記原子層積層はハフニウムソース物質とアルミニウムソース物質及び酸素ソース物質を使用し、約２００〜５００℃の温度と約０．１〜５Ｔｏｒｒの圧力の工程条件で行われる。特に、実施例１と同様に本実施例の前記原子層積層でも、積層と洗浄を反復実施することにより、所望する厚さを有するゲート絶縁膜１４’を容易に獲得する。本実施例の前記ハフニウムソース物質の例は、実施例１と同じである。そして、前記アルミニウムソース物質の例としては、ＴＭＡ（ｔｒｉｍｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ）、ＡｌＣｌ３、ＡｌＨ３Ｎ（ＣＨ３）３、Ｃ６Ｈ１５ＡｌＯ、（Ｃ４Ｈ９）２ＡｌＨ、（ＣＨ３）２ＡｌＣｌ、（Ｃ２Ｈ５）３Ａｌ、（Ｃ４Ｈ９）３Ａｌ等が挙げられ、前記酸素ソース物質の例としては、Ｈ２Ｏ、Ｈ２Ｏ２、Ｏ３、又はＯ２プラズマ等が挙げられる。
【００５７】
本実施例では、前記ゲート絶縁膜１４’は原子層積層で形成する。ここで、前記ゲート絶縁膜１４’の形成は実施例１と類似である。
【００５８】
具体的に、前記シリコン基板１０を蒸着チャンバー内に位置させる。そして、約３００℃の温度と約１Ｔｏｒｒの圧力を有する工程条件を設定した後、前記シリコン基板１０の上部にハフニウムソース物質として金属有機前駆体であるＨｆ（ＯｔＢｕ）４を約１秒間導入する。これによって、前記シリコン基板１０上にＨｆ（ＯｔＢｕ）４の一部分が化学吸着される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約１秒間導入する。これによって、前記シリコン基板１０上に化学吸着されない（物理吸着）Ｈｆ（ＯｔＢｕ）４の残り部分を除去する。そして、前記シリコン基板１０の上部に酸素ソース物質としてＯ３を約３秒間導入する。従って、前記シリコン基板１０上に化学吸着されたＨｆ（ＯｔＢｕ）４の一部分とＯ３が反応し、その結果、原子層単位のハフニウム−酸化物で構成される薄膜が形成される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約３秒間導入して、前記シリコン基板１０上に化学的に反応しないＯ３を除去する。その後、前記シリコン基板１０の上部にアルミニウムソース物質としてＴＭＡを約１秒間導入する。これによって、前記シリコン基板１０上にＴＭＡの一部分が化学吸着される。そして、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約１秒間導入する。これによって、前記シリコン基板１０上に化学吸着されないＴＭＡの残り部分を除去する。その後、前記シリコン基板１０の上部に酸素ソース物質としてＯ３を約３秒間導入する。従って、前記シリコン基板１０上に化学吸着されたＴＭＡの一部分と前記Ｏ３が反応し、その結果、原子層単位のアルミニウム−酸化物で構成される薄膜が形成される。その後、前記シリコン基板１０の上部にパージガスとしてアルゴンガスを約３秒間導入する。これによって、前記シリコン基板１０上に化学的に反応しないＯ３を除去する。
【００５９】
ここで、前記原子層単位のハフニウム−酸化物薄膜の形成と原子層単位のアルミニウム−酸化物薄膜の形成を反復して行う。これによって、前記シリコン基板１０上にハフニウムアルミニウム酸化物含有固定物質で構成されたゲート絶縁膜１４’が形成される。この際、ゲート絶縁膜１４’の厚さは、約１０Åを有するように形成する。従って、前記ゲート絶縁膜１４’をパターニングすることにより形成されるゲート絶縁膜パターン１４ｂの厚さも約１０Åである。
【００６０】
又、図５に示される前記ゲート絶縁膜パターン１４ｂをより緻密な構造で形成するために、前記ハフニウムアルミニウム酸化物含有固体物質に窒素を更に含ませる。従って、本実施例では、前記ゲート絶縁膜１４’を形成した後、前記ゲート絶縁膜１４’を窒化雰囲気で熱処理させる工程を更に行うことができる。ここで、前記熱処理させる工程は実施例１と同じである。
【００６１】
このように、前記原子層積層によって前記シリコン基板１０上にゲート絶縁膜１４’を形成した後、前記ゲート絶縁膜１４’上にポリシリコンで構成されたゲート導電膜１６を形成する。ここで、前記ゲート導電膜１６の形成は、実施例１で説明したものと同じである。
【００６２】
図７を参照すると、前記シリコン基板１０上に形成したゲート絶縁膜１４’とゲート導電膜１６をパターニングして、ゲート絶縁膜パターン１４ｂとゲート導電膜パターン１６ｂで構成されるゲート構造物２０ｂを形成する。前記ゲート構造物２０ｂの形成方法は、実施例１で説明したものと同じである。
【００６３】
図８を参照すると、イオン注入を実施して前記ゲート構造物２０ｂと隣接するシリコン基板１０の表面部位にｐ型不純物としてリン（Ｐ）をドーピングさせ、シリコン基板１０の表面部位にソース／ドレイン領域１８ｂを形成する。この際、前記ソース／ドレイン領域１８ｂにドーピングされたｐ型不純物は高濃度（ｐ＋）を有する。これによって、前記ゲート構造物２０ｂとソース／ドレイン領域１８ｂを含むＰＭＯＳトランジスタを完成する。
【００６４】
本実施例では、ゲート絶縁膜パターン１４ｂを高誘電率を有する物質として、ハフニウムアルミニウム酸化物含有固体物質を用いて形成するので、ＰＭＯＳトランジスタの駆動時にしきい電圧を低めることができ、漏洩電流の発生を抑制することができる。
【００６５】
（実施例３）
図９は、本発明の実施例３による半導体装置を概略的に示す断面図である。本実施例では、実施例１と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【００６６】
図９を参照すると、半導体基板１０にＮＭＯＳトランジスタが形成されている。前記半導体基板１０については、実施例１で説明したものと同じである。又、半導体基板１０にはトレンチ素子分離膜１２が形成されている。
【００６７】
そして、形成されたＮＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物５０ａと前記ゲート構造物５０ａと隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域１８ａを含む。
【００６８】
前記ゲート構造物５０ａは、第１薄膜パターン５１ａ、ゲート絶縁膜パターン１４ａ、第２薄膜パターン５３ａ、第１ゲート導電膜パターン１６ａ、及び第２ゲート導電膜パターン５５ａを含む。ここで、前記ゲート絶縁膜パターン１４ａと第１ゲート導電膜パターン１６ａについては、実施例１で説明したものと同じである。
【００６９】
本実施例のゲート構造物５０ａには、前記半導体基板１０とゲート絶縁膜パターン１４ａとの間に第１薄膜パターン５１ａが形成されている。本実施例のＮＭＯＳトランジスタにおいて、前記第１薄膜パターン５１ａは、前記ゲート絶縁膜パターン１４ａと同様に絶縁物質で構成される。前記第１薄膜パターン５１ａは、前記半導体基板１０とゲート絶縁膜パターン１４ａとの間の界面で発生することができるハフニウム等の物質移動等を抑制する。従って、前記第１薄膜パターン５１ａは、シリコン含有固体物質を用いて形成することができる。このようなシリコン含有固体物質の例としては、シリコン酸化物又はシリコン酸窒化物等が挙げられる。
【００７０】
ここで、前記第１薄膜パターン５１ａは、前記シリコン酸化物又はシリコン酸窒化物で構成される第１薄膜を形成した後、前記第１薄膜をパターニングして形成する。前記第１薄膜は主に化学気相蒸着方法によって形成し、低圧で形成することが好ましい。前記シリコン酸化物を低圧化学気相蒸着によって第１薄膜に形成する場合、ＳｉＣｌ２Ｈ２をソース物質として用い、約８５０〜９５０℃の温度の工程条件で蒸着工程を行うことが好ましい。
【００７１】
そして、前記ゲート絶縁膜パターン１４ａと第１ゲート導電膜パターン１６ａとの間には、第２薄膜パターン５３ａが形成されている。本実施例のＮＭＯＳトランジスタにおいて、前記第２薄膜パターン５３ａは、前記第１ゲート導電膜パターン１６ａと同様に導電性を有する。又、前記第２薄膜パターン５３ａは、前記ＮＭＯＳトランジスタの電極機能を有する前記第１ゲート導電膜パターン１６ａの劣化を防止する。前記第２薄膜パターン５３ａは、タンタル含有固体物質で構成されることが好ましい。このようなタンタル含有固定物質の例としては、タンタル窒化物が挙げられる。
【００７２】
前記第２薄膜パターン５３ａは、前記タンタル窒化物で構成される第２薄膜を形成した後、前記第２薄膜をパターニングして形成する。前記第２薄膜は、例えば、原子層積層方法によって形成することができる。原子層積層方法によって前記第２薄膜を形成する場合、タンタルソース物質と窒素ソース物質を用い、６５０℃以下の温度と０．３〜１０Ｔｏｒｒの圧力の工程条件で前記原子層積層方法を行う。特に、積層と浄化を反復実施することにより、所望する厚さを有する第２薄膜を獲得する。そして、前記タンタルソース物質の例としては、ＴａＦ５、ＴａＣｌ５、ＴａＢｒ５、ＴａＩ５等のようなタンタルハライド前駆体が挙げられる。
【００７３】
前記第１ゲート導電膜パターン１６ａ上には、第２ゲート導電膜パターン５５ａが形成されている。本実施例のＮＭＯＳトランジスタにおいて、前記第２ゲート導電膜パターン５５ａは、前記第１ゲート導電膜パターン１６ａと同様に導電性物質で構成される。従って、前記第２ゲート導電膜パターン５５ａは、第１ゲート導電膜パターン１６ａと共にＮＭＯＳトランジスタの電極機能を有する。
【００７４】
本実施例のように、前記第２ゲート導電膜パターン５５ａを形成する場合、前記第１ゲート導電膜パターン１６ａと前記第２ゲート導電膜パターン５５ａの全体が、約１０００Å以下の範囲内で適切な厚さを有することが好ましい。しかし、本実施例とは異なり、前記第２ゲート導電膜パターン５５ａを省略する場合、前記第１ゲート導電膜パターン１６ａ自体が約１０００Å以下の範囲内で適切な厚さを有するように形成する。
【００７５】
特に、前記第２ゲート導電膜パターン５５ａは、ポリシリコン、金属、金属窒化物等で構成される。これは単独で用いることが好ましく、場合によって二つ以上を混合して用いることもできる。前記金属の例としては、タングステン、モリブデン、チタニウム、タンタル、アルミニウム、銅、ハフニウム、ジルコニウム等が挙げられる。これは単独で用いることが好ましく、場合によって二つ以上を混合して用いることもできる。そして、前記金属窒化物の例としては、モリブデン窒化物、チタニウム窒化物、タンタル窒化物、ハフニウム窒化物、ジルコニウム窒化物、アルミニウム窒化物、タンタルシリコン窒化物等が挙げられる。これは単独で用いることが好ましく、場合によって二つ以上を混合して用いることもできる。
【００７６】
又、前記第２ゲート導電膜パターン５５ａは、前記ポリシリコン、金属、又は金属窒化物で構成される第２ゲート導電膜を形成した後、前記第２ゲート導電膜をパターニングして形成する。前記第２ゲート導電膜は、化学気相蒸着又は原子層積層によって形成する。特に、前記ポリシリコン又は金属で構成される第２ゲート導電膜を形成する場合には、前記化学気相蒸着を行うことが好ましく、前記金属窒化物で構成される第２ゲート導電膜を形成する場合には、前記原子層積層を行うことが好ましい。
【００７７】
図１０及び図１１は、本実施例による半導体装置の製造方法を示す断面図である。
【００７８】
図１０を参照すると、図２で説明した方法と同じ方法で、半導体基板としてｐ型ウェル（図示せず）が形成されたシリコン基板１０を準備する。その後、実施例１と同様にトレンチ素子分離膜１２を形成し、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【００７９】
そして、前記シリコン基板１０上にシリコン酸化物で構成された第１薄膜５１を形成する。前記第１薄膜５１はＳｉＣｌ２Ｈ２をソース物質として用い、約９００℃の温度の工程条件で低圧化学気相蒸着工程を行って形成する。その後、実施例１と同じ方法で前記第１薄膜５１上にハフニウムシリコン酸化物含有固体物質で構成されたゲート絶縁膜１４を形成する。又、前記ゲート絶縁膜１４を形成した後、実施例１で説明した熱処理を更に行うこともできる。
【００８０】
その後、前記ゲート絶縁膜１４上にタンタル窒化物で構成された第２薄膜５３を形成する。前記第２薄膜５３は、タンタルハライド前駆体と窒素ガスを用い、約５００℃の温度と約１Ｔｏｒｒの圧力の工程条件で原子層積層工程を行って形成する。その後、実施例１と同じ方法で前記第２薄膜５３上に第１ゲート導電膜１６を形成する。そして、前記第１ゲート導電膜１６上にポリシリコンで構成された第２ゲート導電膜５５を形成する。
【００８１】
図１１を参照すると、図３で説明した方法と同じ方法で、前記シリコン基板１０上に形成した前記第２ゲート導電膜５５、第１ゲート導電膜１６、第２薄膜５３、ゲート絶縁膜１４、及び第１薄膜５１をパターニングし、第１薄膜パターン５１ａ、ゲート絶縁膜パターン１４ａ、第２薄膜パターン５３ａ、第１ゲート導電膜パターン１６ａ、及び第２ゲート導電膜パターン５５ａで構成されるゲート構造物５０ａを形成する。
【００８２】
その後、図４で説明した方法と同じ方法でイオン注入を実施して、前記ゲート構造物５０ａと隣接するシリコン基板１０の表面部位にソース／ドレイン領域１８ａを形成する。これによって、前記ゲート構造物５０ａとソース／ドレイン領域１８ａを含むＮＭＯＳトランジスタを完成する。特に、本実施例のＮＭＯＳトランジスタにおいて、前記ゲート構造物５０ａに含まれる第１薄膜パターン５１ａ、第２薄膜パターン５３ａ、及び第２ゲート導電膜パターン５５ａのそれぞれは選択的に付加することができる。
【００８３】
このように、本実施例では第１薄膜パターン５１ａ、第２薄膜パターン５３ａ、第２ゲート導電膜パターン５５ａを選択的に付加することができるので、ＮＭＯＳトランジスタの駆動時により効率的にしきい電圧を低めることができ、同時に漏洩電流の発生を抑制することができる。
【００８４】
（実施例４）
図１２は、本発明の実施例４による半導体装置を概略的に示す断面図である。本実施例では、実施例２及び実施例３と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【００８５】
図１２を参照すると、半導体基板１０にＰＭＯＳトランジスタが形成されている。前記半導体基板１０については、実施例２で説明したものと同じである。又、半導体基板１０にはトレンチ素子分離膜１２が形成されている。
【００８６】
そして、形成されたＰＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物５０ｂと前記ゲート構造物５０ｂと隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域１８ｂを含む。
【００８７】
前記ゲート構造物５０ｂは、第１薄膜パターン５１ｂ、ゲート絶縁膜パターン１４ｂ、第２薄膜パターン５３ｂ、第１ゲート導電膜パターン１６ｂ、及び第２ゲート導電膜パターン５５ｂを含む。ここで、前記ゲート絶縁膜パターン１４ｂと第１ゲート導電膜パターン１６ｂについては、実施例２で説明したものと同じである。
【００８８】
しかし、本実施例のゲート構造物５０ｂには、前記半導体基板１０とゲート絶縁膜パターン１４ｂとの間に第１薄膜パターン５１ｂが形成されており、前記ゲート絶縁膜パターン１４ｂと第１ゲート導電膜パターン１６ｂとの間に第２薄膜パターン５３ｂが形成されており、第１ゲート導電膜パターン１６ｂ上に第２ゲート導電膜パターン５５ｂが形成されている。
【００８９】
ここで、本実施例による第１薄膜パターン５１ｂは、実施例３の第１薄膜パターン５１ａと類似である。又、本実施例による第２薄膜パターン５３ｂは、実施例３の第２薄膜パターン５３ａと類似である。又、本実施例による第２ゲート絶縁膜パターン５５ｂは、実施例３の第２ゲート絶縁膜パターン５５ａと類似である。
【００９０】
但し、本実施例に図示したトランジスタがＰＭＯＳなので、実施例３の第２薄膜パターン５３ａと第２ゲート絶縁膜パターン５３ａにはｎ型不純物がドーピングされたたが、本実施例の第２薄膜パターン５３ｂと第２ゲート絶縁膜パターン５５ｂにはｐ型不純物がドーピングされる。又、実施例３の第１薄膜パターン５１ａがＮＭＯＳトランジスタに適合した特性を有するが、本実施例の第１薄膜パターン５１ｂはＰＭＯＳトランジスタに適合した特性を有する。
【００９１】
図１３及び図１４は、本実施例による半導体装置の製造方法を示す断面図である。
【００９２】
図１３を参照すると、図６で説明した方法と同じ方法で、半導体基板としてｎ型ウェル（図示せず）が形成されたシリコン基板１０を準備する。その後、実施例２と同様にトレンチ素子分離膜１２を形成し、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【００９３】
そして、前記シリコン基板１０上に実施例３と同じ第１薄膜５１を形成する。その後、実施例２と同じ方法で前記第１薄膜５１上にハフニウムアルミニウム酸化物含有固体物質で構成されたゲート絶縁膜１４’を形成する。又、前記ゲート絶縁膜１４’を形成した後、実施例１で説明した熱処理を更に行うこともできる。
【００９４】
続けて、前記ゲート絶縁膜１４’上に実施例３と同じ第２薄膜５３を形成する。その後、実施例２と同じ方法で前記第２薄膜５３上に第１ゲート導電膜１６を形成する。そして、前記第１ゲート導電膜１６上に実施例３と同じ第２ゲート導電膜５５を形成する。
【００９５】
図１４を参照すると、図７で説明した方法と同じ方法で、前記シリコン基板１０上に形成した前記第２ゲート導電膜５５、第１ゲート導電膜１６、第２薄膜５３、ゲート絶縁膜１４’、及び第１薄膜５１をパターニングして、第１薄膜パターン５１ｂ、ゲート絶縁膜パターン１４ｂ、第２薄膜パターン５３ｂ、第１ゲート導電膜パターン１６ｂ、及び第２ゲート導電膜パターン５５ｂで構成されるゲート構造物５０ｂを形成する。
【００９６】
その後、図４で説明した方法と同じ方法で、イオン注入を実施して前記ゲート構造物５０ｂと隣接するシリコン基板１０の表面部位にソース／ドレイン領域１８ｂを形成する。これによって、前記ゲート構造物５０ｂとソース／ドレイン領域１８ｂを含むＰＭＯＳトランジスタを完成する。
【００９７】
そして、本実施例ではソース／ドレイン領域１８ｂを形成するためのイオン注入でリン（Ｐ）のようなｐ型不純物を選択する。従って、実施例３のｎ型不純物がドーピングされた第２薄膜パターン５３ａと第２ゲート導電膜パターン５５ａとは異なり、本実施例の第２薄膜パターン５３ｂと第２ゲート導電膜パターン５５ｂにはＰＭＯＳトランジスタとしてｐ型不純物がドーピングされる。
【００９８】
特に、本実施例のＰＭＯＳトランジスタにおいて、前記ゲート構造物５０ｂに含まれる第１薄膜パターン５１ｂ、第２薄膜パターン５３ｂ、及び第２ゲート導電膜パターン５５ｂのそれぞれは選択的に付加することができる。
【００９９】
このように、本実施例では第１薄膜パターン５１ｂ、第２薄膜パターン５３ｂ、第２ゲート導電膜パターン５５ｂを選択的に付加することができるので、ＰＭＯＳトランジスタの駆動時により効率的にしきい電圧を低めることができ、同時に漏洩電流の発生を抑制することができる。
【０１００】
（実施例５）
図１５は、本発明の実施例５による半導体装置を概略的に示す断面図である。本実施例では、実施例１と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【０１０１】
図１５を参照すると、半導体基板１０にはＮＭＯＳトランジスタが形成されている。前記半導体基板１０については、実施例１で説明したものと同じである。又、半導体基板１０にはトレンチ素子分離膜１２が形成されている。
【０１０２】
そして、形成されたＮＭＯＳトランジスタは、半導体基板１０上に形成されたゲート構造物６７と、前記ゲート構造物６７と隣接する半導体基板１０の表面部位に形成されたソース／ドレイン領域６８を含む。
【０１０３】
前記ゲート構造物６７は、ゲート絶縁膜パターン６４ａ、ゲート導電膜パターン６６ａ、及びゲートスペーサ６９を含む。本実施例でのゲート絶縁膜パターン６４ａ及びゲート導電膜パターン６６ａのそれぞれは、実施例１のゲート絶縁膜パターン１４ａ及びゲート導電膜パターン１６ｂのそれぞれと同じである。
【０１０４】
しかし、本実施例のゲート構造物６７には、前記ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａの両側壁のそれぞれにゲートスペーサ６９が形成されている。又、本実施例のソース／ドレイン領域６８は、浅い接合領域６８ａと深い接合領域６８ｂを有する。
【０１０５】
本実施例による半導体装置を製造するためには、まず図２で説明した方法と同じ方法で、半導体基板としてｐ型ウェル（図示せず）が形成されたシリコン基板１０を準備する。その後、実施例１と同様にトレンチ素子分離膜１２を形成し、前記シリコン基板１０をアクティブ領域とフィールド領域に画定する。
【０１０６】
そして、実施例１と同じ方法で前記シリコン基板１０上にゲート絶縁膜とゲート導電膜を順次に形成した後、前記ゲート導電膜とゲート絶縁膜をパターニングして、ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａを形成する。その後、第１イオン注入を実施して浅い接合を有するソース／ドレイン領域６８ａを形成する。前記第１イオン注入では、前記ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａがイオン注入マスクの役割を果たし、低濃度を有するｎ型不純物（ｎ−）をドーピングする。
【０１０７】
そして、前記ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａの両側壁にゲートスペーサ６９を形成する。具体的に、前記ゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａが形成されたシリコン基板１０上にシリコン窒化物のような絶縁物質で構成された薄膜（図示せず）を形成した後、前記薄膜を全面エッチングしてゲート絶縁膜パターン６４ａとゲート導電膜パターン６６ａの両側壁のそれぞれに前記薄膜を残留させることにより、前記薄膜によってゲートスペーサ６９が形成される。これによって、前記シリコン基板１０上にはゲート絶縁膜パターン６４ａ、ゲート導電膜パターン６６ａ、及びゲートスペーサ６９を含むゲート構造物６７が形成される。
【０１０８】
その後、第２イオン注入を実施して深い接合を有するソース／ドレイン領域４８ｂを形成する。前記第２イオン注入では前記ゲートスペーサ６９を含むゲート構造物６７がイオン注入マスクの役割を果たし、高濃度を有するｎ型不純物（ｎ＋）をドーピングする。
【０１０９】
従って、本実施例ではゲート絶縁膜パターン６４ａ、ゲート導電膜パターン６６ａ、及びゲートスペーサ６９を含むゲート構造物６７及び前記ゲート構造物６７と隣接する半導体基板１０の表面部位に形成された浅い接合領域６８ａと深い接合領域６８ｂを含むソース／ドレイン領域６８を有するＮＭＯＳトランジスタを具現する。
【０１１０】
（実施例６）
図１６は、本発明の実施例６による半導体装置を概略的に示す断面図である。本実施例では実施例１及び実施例２と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【０１１１】
図１６を参照すると、半導体基板１００には第１トランジスタとしてＮＭＯＳトランジスタが形成されており、第２トランジスタとしてＰＭＯＳトランジスタが形成されている。即ち、前記半導体基板１００にはＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む相補型トランジスタが形成されている。前記半導体基板１００については、前記ＮＭＯＳトランジスタが形成されているＮＭＯＳ領域は、実施例１で説明したものと同じであり、前記ＰＭＯＳトランジスタが形成されているＰＭＯＳ領域は、実施例２で説明したものと同じである。又、前記半導体基板１００にはトレンチ素子分離膜１０２が形成されている。
【０１１２】
そして、形成されたＮＭＯＳトランジスタは、半導体基板１００上に形成された第１ゲート構造物１０７と前記第１ゲート構造物１０７と隣接する半導体基板１００の表面に形成された第１ソース／ドレイン領域１０８を含み、形成されたＰＭＯＳトランジスタは半導体基板１００上に形成された第２ゲート構造物１１７と前記第２ゲート構造物１１７と隣接する半導体基板１００の表面に形成された第２ソース／ドレイン領域１１８を含む。
【０１１３】
前記第１ゲート構造物１０７は、第１ゲート絶縁膜パターン１０４と第１ゲート導電膜パターン１０６を含む。ここで、前記第１ゲート絶縁膜パターン１０４と第１ゲート導電膜パターン１０６のそれぞれは、実施例１のゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａのそれぞれと同じである。そして、前記第２ゲート構造物１１７は、第２ゲート絶縁膜パターン１１４と第２ゲート導電膜パターン１１６を含む。ここで、前記第２ゲート絶縁膜パターン１１４と第２ゲート導電膜パターン１１６のそれぞれは、実施例２のゲート絶縁膜パターン１４ｂとゲート導電膜パターン１６ｂのそれぞれと同じである。
【０１１４】
図１７乃至図１９は、図１６の半導体装置を製造する方法を概略的に示す断面図である。
【０１１５】
図１７を参照すると、半導体基板としてシリコン基板１００を準備する。前記シリコン基板１００にはＮＭＯＳ領域にｐ型不純物がドーピングされたｐ型ウェルが形成されており、ＰＭＯＳ領域にｎ型不純物がドーピングされたｎ型ウェルが形成されている。その後、トレンチ素子分離膜１０２を形成して、前記シリコン基板１００をアクティブ領域とフィールド領域に画定する。
【０１１６】
そして、前記シリコン基板のＮＭＯＳ領域に実施例１と同じ方法で第１ゲート絶縁膜パターン１０４と前記第１ゲート絶縁膜パターン１０４上に形成された第１ゲート導電膜パターン１０６を含む第１ゲート構造物１０７を形成する。
【０１１７】
図１８を参照すると、前記シリコン基板１００のＰＭＯＳ領域に実施例２と同じ方法で第２ゲート絶縁膜パターン１１４と前記第２ゲート絶縁膜パターン１１４上に形成された第２ゲート導電膜パターン１１６を含む第２ゲート構造物１１７を形成する。
【０１１８】
図１９を参照すると、第１イオン注入を実施して、前記シリコン基板１００のＮＭＯＳ領域に形成された第１ゲート構造物１０７と隣接するシリコン基板１００の表面部位にｎ型不純物としてボロンをドーピングさせて、シリコン基板１００の表面部位に第１ソース／ドレイン領域１０８を形成する。この際、前記第１ソース／ドレイン領域１０８にドーピングされたｎ型不純物は高濃度（ｎ＋）を有する。続けて、第２イオン注入を実施して、前記シリコン基板１００のＰＭＯＳ領域に形成された第２ゲート構造物１１７と隣接するシリコン基板１００の表面部位にｐ型不純物としてリンをドーピングさせて、シリコン基板１００の表面部位に第２ソース／ドレイン領域１１８を形成する。この際、前記第２ソース／ドレイン領域１１８にドーピングされたｐ型不純物は高濃度（ｐ＋）を有する。
【０１１９】
これによって、前記第１ゲート構造物１０７と第１ソース／ドレイン領域１０８を含むＮＭＯＳトランジスタと前記第２ゲート構造物１１７と第２ソース／ドレイン領域１１８を含むＰＭＯＳトランジスタで構成される相補型ＭＯＳトランジスタを完成する。
【０１２０】
本実施例では前記ＮＭＯＳトランジスタのゲート絶縁膜パターン１０４の特性により適合した高誘電率を有する物質を選択し、前記ＰＭＯＳトランジスタのゲート絶縁膜パターン１１４の特性により適合した高誘電率を有する物質を選択する。従って、本実施例は優れた特性と信頼性を有する相補型ＭＯＳトランジスタの具現が可能である。
【０１２１】
（実施例７）
図２０は、本発明の実施例７による半導体装置を概略的に示す断面図である。本実施例では実施例１、実施例２、及び実施例６と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【０１２２】
図２０を参照すると、半導体基板１３０には第１トランジスタとしてＮＭＯＳトランジスタが形成されており、第２トランジスタとしてＰＭＯＳトランジスタが形成されている。前記半導体基板１３０については、前記ＮＭＯＳトランジスタが形成されているＮＭＯＳ領域は、実施例１で説明したものと同じであり、前記ＰＭＯＳトランジスタが形成されているＰＭＯＳ領域は、実施例２で説明したものと同じである。又、前記半導体基板１００にはトレンチ素子分離膜１３２が形成されている。
【０１２３】
そして、形成されたＮＭＯＳトランジスタは、半導体基板１３０上に形成された第１ゲート構造物１３７と、前記第１ゲート構造物１３７と隣接する半導体基板１３０の表面に形成された第１ソース／ドレイン領域１３８を含み、形成されたＰＭＯＳトランジスタは半導体基板１３０上に形成された第２ゲート構造物１４７と、前記第２ゲート構造物１４７と隣接する半導体基板１３０の表面に形成された第２ソース／ドレイン領域１４８を含む。
【０１２４】
前記第１ゲート構造物１３７は、第１ゲート絶縁膜パターン１３４ｂ、第１ゲート導電膜パターン１３６ｂ、及び第３ゲート導電膜パターン１５０ｂを含む。そして、前記第２ゲート構造物１４７は、第２ゲート絶縁膜パターン１４４ｂ、第２ゲート導電膜パターン１４６ｃ、及び第４ゲート導電膜パターン１５６ｂを含む。ここで、前記第１ゲート絶縁膜パターン１３４ｂと第１ゲート導電膜パターン１３６ｂのそれぞれは、実施例１のゲート絶縁膜パターン１４ａとゲート導電膜パターン１６ａのそれぞれと類似であり、前記第２ゲート絶縁膜パターン１４４ｂと第２ゲート導電膜パターン１４６ｃのそれぞれは、実施例２のゲート絶縁膜パターン１４ｂとゲート導電膜パターン１６ｂのそれぞれと類似である。
【０１２５】
図２１乃至図２７は、図２０の半導体装置を製造する方法を概略的に示す断面図である。
【０１２６】
図２１を参照すると、半導体基板としてシリコン基板１３０を準備する。前記シリコン基板１３０は、実施例６の半導体基板１００と同じである。その後、前記シリコン基板１３０にトレンチ素子分離膜１３２を形成して、アクティブ領域とフィールド領域に画定する。
【０１２７】
そして、前記シリコン基板１３０上に第１ゲート絶縁膜１３４と第１ゲート導電膜１３６を形成する。前記第１ゲート絶縁膜１３４は、実施例１のゲート絶縁膜１４と同じであり、前記第１ゲート導電膜１３６は約１５００Åの厚さを有するように形成することを除いては、実施例１のゲート導電膜１６と同じである。その後、前記シリコン基板１３０のＰＭＯＳ領域上に形成されている第１ゲート導電膜１３６の表面を露出させるフォトレジストパターン１３５を形成する。
【０１２８】
図２２を参照すると、前記フォトレジストパターン１３５をエッチングマスクとして用いたエッチングを実施して、前記露出された第１ゲート導電膜１３６と第１ゲート絶縁膜１３４を順次に除去する。前記エッチングでは希釈されたＨＦ溶液を用いる。そして、前記フォトレジストパターン１３５を除去する。その結果、前記シリコン基板１３０のＮＭＯＳ領域上には、予備−第１ゲート絶縁膜パターン１３４ａと予備−第１ゲート導電膜パターン１３６ａが形成される。
【０１２９】
続けて、前記シリコン基板１３０のＰＭＯＳ領域と前記予備−第１ゲート導電膜パターン１３６ａ上に第２ゲート絶縁膜１４４を連続的に形成する。前記第２ゲート絶縁膜１３４は、実施例２のゲート絶縁膜１４’と同じ方法で形成する。
【０１３０】
図２３を参照すると、前記第２ゲート絶縁膜１４４が形成されている結果物上に第２ゲート導電膜１４６を形成する。前記第２ゲート導電膜１４６は、約１５００Åの厚さを有するように形成することを除いては、実施例１のゲート導電膜１６と同じである。
【０１３１】
図２４を参照すると、化学機械的研磨によって前記第２ゲート導電膜１４６の一部を除去する。その結果、一部が除去されることにより、厚さが薄くなった第２ゲート導電膜１４６ａが得られる。
【０１３２】
図２５を参照すると、前記予備−第１ゲート導電膜パターン１３６ａの表面が露出されるまでエッチバックを行う。その結果、前記シリコン基板１３０のＮＭＯＳ領域上には、予備−第１ゲート絶縁膜パターン１３４ａと予備−第１ゲート導電膜パターン１３６ｂが形成され、ＰＭＯＳ領域上には、予備−第２ゲート絶縁膜パターン１４４ａと予備−第２ゲート導電膜パターン１４６ｂが形成される。
【０１３３】
特に、前記化学機械的研磨とエッチバックを行った結果、前記予備−第１ゲート導電膜パターン１３６ａと予備−第２ゲート導電膜パターン１４６ｂのそれぞれの厚さは約５００である。従って、前記化学機械的研磨とエッジバックを行った後、前記ＮＭＯＳ領域には約５００Åの厚さを有する予備−第１ゲート導電膜パターン１３６ａが形成され、前記ＰＭＯＳ領域には約５００Åの厚さを有する予備−第２ゲート導電膜パターン１４６ｂが形成される。
【０１３４】
図２６を参照すると、前記予備−第１ゲート導電膜１３６ａと予備−第２ゲート導電膜パターン１４６ｂ上に第３ゲート導電膜１５０を形成する。
【０１３５】
図２７を参照すると、化学機械的研磨を実施して、前記第３ゲート導電膜１５０の一部を除去することにより、平坦な表面を有する第３ゲート導電膜１５０ａを形成する。特に、前記化学機械的研磨を行って獲得する平坦な表面を有する第３ゲート導電膜１５０ａは、約４５０Åの厚さを有するように工程を調節する。
【０１３６】
続けて、第１パターニングと第１不純物のドーピングを順次に行って、前記シリコン基板１３０のＮＭＯＳ領域に第１ゲート構造物１３７と第１ソース／ドレイン領域１３８を含むＮＭＯＳトランジスタを形成する。そして、第２パターニングと第２不純物のドーピングを順次に行って、前記シリコン基板１３０のＰＭＯＳ領域に第２ゲート構造物１４７と第２ソース／ドレイン領域１４８を含むＰＭＯＳトランジスタを形成する。第１パターニング及び第２パターニングは同時に行うこともでき、別の工程で行うこともできる。同時に行う場合には、第１不純物及び第２不純物ドーピング工程を別のイオン注入マスクを形成して行う。その結果、図２０に示すような相補型トランジスタを完成する。
【０１３７】
このように、本実施例によると、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれに適合したゲート絶縁膜を形成することにより、優れた特性と信頼性を有する相補型ＭＯＳトランジスタの具現が可能である。
【０１３８】
（実施例８）
図２８は、本発明の実施例８による半導体装置のゲート構造物を示す断面図である。図４２は、本発明の実施例で説明する半導体装置を示す平面図である。そして、図４２のＡＡ’線に沿って切断すると、図２８のＰＭＯＳ構造物が現れ、図４２のＣＣ’線に沿って切断すると、図２８のＮＭＯＳ構造物が現れる。又、本実施例では、実施例１、実施例２、実施例６、及び実施例７と同じ部材には同じ参照符号を付与し、その重複説明は省略する。
【０１３９】
図２８を参照すると、半導体基板１３０は絶縁領域１３２を含む。前記絶縁領域１３２は、主にトレンチ素子分離膜として前記半導体装置のＰＭＯＳアクティブ領域とＮＭＯＳアクティブ領域とに分離する。図２８の左側に図示された前記ＮＭＯＳ領域には、ｎ型不純物がドーピングされたソース／ドレイン領域１３８と前記ソース／ドレイン領域１３８との間に形成されるチャンネル領域を含むトランジスタがある。前記ＮＭＯＳ領域でのゲート構造物１３７は、前記ソース／ドレイン領域１３８間のチャンネル領域上に形成される。前記ゲート構造物１３７は、第１ゲート絶縁膜１３４ｂ又はゲート誘電膜を含む。そして、金属含有ポリシリコン（ｍｅｔａｌ ｉｎｓｅｒｔｅｄ ｐｏｌｙｓｉｌｉｃｏｎ：ＭＩＰＳ）で構成されるゲート電極が前記ゲート絶縁膜１３４ｂ上に形成される。前記ゲート電極は、金属（又は、金属窒化物）で構成されるゲート導電膜１３５ｂと、第１ポリシリコン膜１３６ｂと第２ポリシリコン膜１５０ｂである導電性ポリシリコンで構成されるゲート導電膜を含む。又、前記第１ポリシリコン膜１３６ｂと前記第２ポリシリコン膜１５０ｂは、前記金属ゲート導電膜１３５ｂと共に電気的経路を形成する。
【０１４０】
同様に、図２８の右側に図示された前記ＰＭＯＳ領域には、ｐ型不純物がドーピングされたソース／ドレイン領域１４８と前記ソース／ドレイン領域１４８間に形成されるチャンネル領域を含むトランジスタがある。前記ＰＭＯＳ領域でのゲート構造物１４７は、前記ソース／ドレイン領域１４８間のチャンネル領域上に形成される。前記ゲート構造物１４７は、第１ゲート絶縁膜１４４ｂ又はゲート誘電膜を含む。そして、前記ゲート構造物１４７は、前記ゲート絶縁膜１４４ｂ上に形成される多層構造のゲート電極を含む。前記ＰＭＯＳ領域の前記ゲート電極は、金属（又は、金属窒化物）で構成されるゲート導電膜１４５ｂと、ドーピングされたポリシリコン膜１４６ｃ、１５６ｂのような二つのゲート導電膜を含む。
【０１４１】
前記ｎ型の不純物がドーピングされたソース／ドレイン領域１３８間に形成された前記ゲート構造物１３７において、前記ゲート絶縁膜１３４ｂは前記ＮＭＯＳ領域のドーピングに用いられた不純物に基づいて選択される第１高誘電率物質を用いて形成する。又、前記ＰＭＯＳ領域での前記ゲート構造物１４７において、前記ゲート絶縁膜１４４ｂは前記第１高誘電率物質とは互いに異なる第２高誘電率物質を用いて形成することができる。
【０１４２】
本実施例において、前記第１高誘電率物質の例としては、ハフニウム、ジルコニウム、チタニウム等を含む金属酸化物が挙げられる。特に、前記ハフニウム、ジルコニウム、チタニウム等は単独で用いるか、二つ以上を混合し使用する。そして、前記第２高誘電率物質の例としては、アルミニウム、ランタン、イットリウム等を含む金属酸化物が挙げられる。特に、前記アルミニウム、ランタン、イットリウム等は単独で用いるか、二つ以上を混合し使用する。より具体的に、前記第１高誘電率物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、ジルコニウムシリコン酸窒化物等が挙げられ、これは単独又は二つ以上を混合し使用する。又、前記第２高誘電率物質は、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウムアルミニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、ジルコニウムアルミニウム酸窒化物等が挙げられ、これは単独又は二つ以上を混合し使用する。
【０１４３】
前述したように、前記ゲート構造物１３７、１４７は、金属（又は、金属窒化物）のゲート導電膜とポリシリコンのゲート導電膜で構成される多層薄膜構造を有する。しかし、本実施例では前記ゲート構造物の構造に限定されず、導電性電極構造物のような知られた範囲内で多様な変形が可能である。
【０１４４】
図２９乃至図３６は、図２８の半導体装置を製造する方法を示す断面図であり、図３７は、図２８の半導体装置を製造した後、後続工程を行う方法を示す断面図である。そして、図２９乃至図３６での製造方法を簡単に変形することにより、以下で説明する図３８の半導体装置を製造することができるのは充分に理解できる。
【０１４５】
図２９を参照すると、半導体基板１３０にトレンチ素子分離領域１３２としてトレンチ素子分離膜を形成した後、前記半導体基板１３０上に第１ゲート絶縁膜１３４を形成する。前記第１ゲート絶縁膜１３４は、化学気相蒸着又は原子層積層を行って形成することができる。ここで、前記半導体基板１３０上にシリコン酸化膜、シリコン酸窒化膜等のようなインタフェース薄膜（図示せず）を形成した後、前記インタフェース薄膜上に前記第１ゲート絶縁膜１３４を形成することもできる。従って、前記半導体基板１３０と前記第１ゲート絶縁膜１３４との間に前記インタフェース薄膜が介在される場合もある。そして、前記第１ゲート絶縁膜１３４上にモリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、チタニウム（Ｔｉ）、チタニウム窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、ハフニウム（Ｈｆ）、ハフニウム窒化物（ＨｆＮ）、ジルコニウム（Ｚｒ）、ジルコニウム窒化物（ＺｒＮ）、アルミニウム（Ａｌ）、アルミニウム窒化物（ＡｌＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）等のような物質で構成される第１金属膜（又は、金属窒化膜）１３５を形成する。特に、前記第１金属膜１３５は、約２００未満の厚さを有するように形成する。そして、前記第１金属膜（又は、金属窒化膜）１３５は、金属含有ポリシリコンで構成されるゲート電極ではない導電性ポリシリコンで構成されるゲート電極を用いる場合には、その省略が可能である。続けて、前記第１金属膜１３５上にドーピングされたポリシリコンで構成されるか、又は、ポリシリコンと金属窒化物等で構成される多層構造物を含む第１ゲート導電膜１３６を形成する。
【０１４６】
そして、前記ゲート導電膜１３６上にフォトレジストパターン６０５を形成した後、前記フォトレジストパターン６０５をエッチングマスクとして用いて、ドライエッチング又はウェットエッチングを行う。前記エッチングを行った結果、図３０に示すように、第１ゲート導電膜パターン１３６ａ、第１金属膜パターン１３５ａ、及び第１ゲート絶縁膜パターン１３４ａが形成される。その後、前記ＰＭＯＳ領域の半導体基板１３０の表面と前記第１ゲート導電膜パターン１３６ａ上に第２ゲート絶縁膜１４４を形成する。ここで、前記第２ゲート絶縁膜１４４は、前記第１ゲート絶縁膜パターン１３４ａの第１高誘電率物質とは異なる第２高誘電率物質で構成される。続けて、前記第１金属膜１３５と同じ物質又は他の物質で構成される第２金属膜（又は、金属窒化膜）１４５を前記第２ゲート絶縁膜１４４の表面上に形成する。そして、前記第２金属膜１４５の場合にも、導電性ポリシリコンで構成されるゲート電極を用いる場合には、その省略が可能である。
【０１４７】
特に、前記第２ゲート絶縁膜１４４がハフニウムシリコン酸化物で構成される場合、前記第２ゲート絶縁膜１４４を形成する方法は、実施例１のハフニウムシリコン酸化物で構成されるゲート絶縁膜を形成する方法と同じである。又、前記第２ゲート絶縁膜１４４がハフニウムアルミニウム酸化物で構成される場合、前記第２ゲート絶縁膜１４４を形成する方法は、実施例２のハフニウムアルミニウム酸化物で構成されるゲート絶縁膜を形成する方法と同じである。
【０１４８】
図３１を参照すると、前記ＮＭＯＳ領域と前記ＰＭＯＳ領域に第２ゲート導電膜１４６を形成する。前記第２ゲート導電膜１４６は、ドーピングされたポリシリコンで構成されるか、又は、ポリシリコンと金属窒化物で構成される多層薄膜の構造を含む。特に、図３１に示すように、前記ＮＭＯＳ領域とＰＭＯＳ領域での段差は、前記ＮＭＯＳ領域にエッチングされない第１ゲート絶縁膜パターン１３４ａ、第１金属膜パターン１３５ａ、及び第１ゲート導電膜パターン１３６ａに起因する。又、本実施例で前記段差は約５００Å未満に調整されることが好ましい。
【０１４９】
図３２を参照すると、前記第２ゲート導電膜１４６を対象として化学機械的研磨等のような工程を行って、前記段差が除去された低い厚さを有する第２ゲート導電膜１４６ａを形成する。特に、本実施例では化学機械的研磨よりはエッチングを行って、前記第２ゲート導電膜１４６の厚さを低くすることが好ましく、前記化学機械的研磨とエッチングを共に行って、前記第２ゲート導電膜１４６の厚さを低くすることがより好ましい。特に、前記化学機械的研磨を行って、前記ＮＭＯＳ領域の金属膜１４５が露出されない厚さ程度を有するように、前記第２ゲート導電膜１４６ａを残留させる。
【０１５０】
図３３を参照すると、ゲート構造物を形成するための工程を継続行う。具体的に、全面ドライエッチングを行って、前記ＰＭＯＳ領域には第２ゲート導電膜パターン１４６ｂを形成し、前記ＮＭＯＳ領域には前記金属膜１４５及び前記第２ゲート絶縁膜１４４を除去する。その結果、前記ＰＭＯＳ領域には前記ＮＭＯＳ領域に対応する第２ゲート絶縁膜パターン１４４ａと金属膜パターン１４５ａが形成される。
【０１５１】
この場合、本実施例では前記第２ゲート導電膜パターン１４６ｂを約５００未満の厚さを有するように形成することが好ましく、前記金属膜１３５、１４５は、約２００未満の厚さを有するように形成することが好ましい。特に、前記金属膜１３５、１４５の場合には、約１〜５０Åの厚さを有するように形成することがより好ましい。
【０１５２】
前記第１高誘電率物質の前記第１ゲート絶縁膜１３４ａは、ハフニウム、ジルコニウム、チタニウム、又はこれらの混合物で構成される金属酸化物を積層した後、窒化雰囲気で熱処理して形成し、前記第２高誘電率物質の前記第２ゲート絶縁膜１４４ａは、アルミニウム、ランタン、イットリウム、又はこれらの混合物で構成される金属酸化物を積層した後、窒化雰囲気で熱処理して形成することが好ましい。
【０１５３】
図３４を参照すると、前記結果物上にドーピングされたポリシリコンなどのような物質からなる第３ゲート導電膜１５０を形成する。そして、前記第３ゲート導電膜１５０を化学機械的研磨のような工程を遂行して、図３５に示したように、前記第３ゲート導電膜を平坦な表面を有する第３ゲート導電膜構造物１５０ａに形成する。特に、本実施例では、前記ゲート導電膜構造物１５０ａが約４５０Åの厚さを有するよう平坦化を遂行することが望ましい。前記第３ゲート導電膜構造物１５０ａは、ドーピングされたポリシリコン、金属、金属窒化物などを用いて形成する。特に、前記金属又は金属窒化物の例としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、モリブデン窒化物（ＭｏＮ）、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、ハフニウム窒化物（ＨｆＮ）、ジルコニウム（Ｚｒ）、モリブデン窒化物（ＭｏＮ）、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、ハフニウム窒化物（ＨｆＮ）、ジルコニウム窒化物（ＺｒＮ）、アルミニウム窒化物（ＡｌＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）などを挙げることができる。本実施例では、前記ＮＭＯＳ領域の前記第１金属膜パターン１３５ａの厚さが前記第１ゲート導電膜パターン１３６ａと前記第３ゲート導電膜構造物１５０ａの全体厚さ、又は前記第２ゲート導電膜パターン１４６ｂと前記第３ゲート導電物構造物１５０ａの全体厚さに比べて約１／２未満で形成されることが望ましい。したがって、前記第３ゲート導電膜構造物１５０ａの厚さを適切に調節することによって前記厚さの調節が十分可能である。その後、図３５に示した結果物をパターニングして図３６及び図１に示したように第１ゲート構造物１３７と第２ゲート構造物１４７を形成する。
【０１５４】
その後、前記半導体基板に不純物をドーピングして前記ＮＭＯＳ領域には第１ソース／ドレイン領域１３８を形成し、前記ＰＭＯＳ領域には第２ソース／ドレイン領域１４８を形成する。そして、図３７に示したように、前記第１ゲート構造物１３７の両壁と前記第２ゲート構造物１４７の量壁のそれぞれに絶縁物質からなるスペーサ６００を形成する。その後、前記スペーサをマスクとして用いて前記半導体基板に不純物をドーピングさせる。その結果、前記ソース／ドレイン領域にはＬＤＤ構造が形成される。
【０１５５】
（実施例９）
図３８は、本発明の実施例９による半導体装置のゲート電極構造物を示す断面図である。そして、実施例８と同様に、図４１のＡＡ’に沿って見るとＰＭＯＳ構造物が示され、図４１のＣＣ’に沿って見ると図３８のＮＭＯＳ構造物が示される。また、本実施例では、実施例８と同じ部材に対して同じ参照符号で示し、重複した説明は省略する。
図３８を参照すると、本実施例ではＮＭＯＳ領域のゲート構造物１４７の金属からなるゲート導電膜１３６ｂ上にゲート導電膜１６０ｂを形成し、またＰＭＯＳ領域のゲート構造物１４７の金属層１４５ｂ上に単一薄膜のゲート導電膜１６０ｂがパターンニングされて形成されることを除いては実施例８と同じ構成を有す。
【０１５６】
（実施例１０）
図２８及び図３８では、それぞれのＮＭＯＳ領域とＰＭＯＳ領域でのゲート構造は別個の構造を有することを示した反面、図４１の平面図を参照すると、前記別個の構造に見えるＮＭＯＳ領域とＰＭＯＳ領域は図４１のＢＢ’に沿って切った横方向を拡張する単一ゲート構造物５２０領域であることもできる。前記横方向に沿って切ることによって示される本実施例に対する構造を図３９と図４０を参照して具体的に説明すると、図３９は図２８の横断面図と一致し、図３８は図４０の横断面図と一致する。より具体的に、図３９は、左側にはＮＭＯＳ領域と、右側にはＰＭＯＳ領域を有する図２８と一致し、図２８のＮＭＯＳ領域とＰＭＯＳ領域との関係は図３９の参照符号３００のようである。しかし、図３９の参照符号３０５が指摘するように、ＰＭＯＳ構造は一般的に記述されたように図２８のＮＭＯＳ構造の薄膜を参考して配列することができ、その逆も同じである。図３９を参照した本実施例では、参照符号３００で示したように、ＮＭＯＳとＰＭＯＳ配列を参照して説明する。同様に、図４０を参照すると、第１不純物の活性領域と第２不純物の活性領域は参照符号４００が示すように図３８の第１不純物領域及び第２不純物領域のそれぞれと一致し、参照符号４０５で示したような選択的な配列は本発明のより具体的な異なる実施例になることもできる。そして、参照符号１３６ｂと参照符号３３６ｂが互いに対応し、図２８の参照符号と図３９の参照符号は互いに対応し、図３８の参照符号と図４０の参照符号の場合にも同様に対応する。
【０１５７】
図３９を参照すると、トレンチ素子分離膜で構成される絶縁領域３３２を含む半導体基板３３０があり、前記絶縁領域３３２の両側には参照符号３００及び３０５のＮＭＯＳ領域とＰＭＯＳ領域で示す第１活性領域である第１不純物領域と第２活性領域である第２不純物領域が形成される。そして、前記半導体基板３３０の前記第１不純物領域上に第１ゲート絶縁膜３３４ｂが形成される。なお、前記第１ゲート絶縁膜３３４ｂ上に第１ゲート電極が形成されるものの、図３９に示したように、前記第１ゲート電極は金属膜（又は金属窒化膜）３３５ｂ、第１ポリシリコン膜３３６ｂ及び第３ポリシリコン膜３０５ｂを含む。したがって、本実施例の前記ＮＭＯＳ領域に形成される第１ゲート構造物は前記第１ゲート絶縁膜３３４ｂ、前記金属窒化膜３３５ｂ、及び前記ポリシリコン膜３３６ｂ、３５０ｂを含む。
【０１５８】
図３９の右側に位置するＰＭＯＳ領域に形成されるゲート構造物に対して説明する。前記第１ゲート絶縁膜３３４ｂとは異なる高誘電率物質からなる第２ゲート絶縁膜３３４ｂが前記半導体基板上に形成される。そして、前記ゲート絶縁膜３４４ｂ上に多層薄膜構造を有する第２ゲート電極が形成される。特に、前記第２ゲート電極は金属膜（又は金属窒化膜）３４５ｂ、第２ポリシリコン膜３４６ｃ及び第３ポリシリコン膜３５０ｂを含む。したがって、本実施例においての前記ＰＭＯＳ領域に形成される第２ゲート構造物は前記第２ゲート絶縁膜３４４ｂ、前記金属窒化膜３４５ｂ及び前記ポリシリコン膜３４６ｃ、３５０ｂを含む。
【０１５９】
その後、図４１に示したゲート構造物５２０を参照して、図３９に示したゲート構造物をより詳細に説明する。前記ゲート構造物は、第１及び第２ドーピングされた活性領域間の絶縁領域３３２の上部に第１不純物領域と第２不純物領域との間に延びられて形成される。そして、前記ゲート構造物は、前記第１不純物領域と前記第２不純物領域（図３９の参照符号３００のＮＭＯＳ領域とＰＭＯＳ領域との間又は参照符号３０５のＰＭＯＳ領域とＮＭＯＳ領域との間）との間の絶縁領域３３２上部に形成されるフェンス構造物３７０を含む。前記フェンス構造物３７０は前記半導体基板３３０から前記ゲート電極の方に延びられる薄膜を含み、前記ゲート絶縁膜３３４ｂ、３４４ｂのような高誘電率物質からなる。特に、本実施例の前記フェンス構造物３７０は、前記第２ゲート絶縁膜３４４Ｂの高誘電率物質からなる。また、図２８及び図３９に示したように、前記ゲート構造物は前記第１不純物領域上部のＮＭＯＳ素子のチャンネル領域から前記第２不純物領域上部のＰＭＯＳ素子のチャンネル領域に延びられる。そして、図３９に示したように、前記フェンス構造物３７０は、前記絶縁領域の上部に形成されるが、場合によっては前記フェンス構造物３７０は前記絶縁領域上部でない他の位置の前記ＮＭＯＳ素子と前記ＰＭＯＳ素子との間にも形成することができる。
【０１６０】
図３８の整列と対応する図４０の参照符号４００の場合には、左側にＮＭＯＳ領域が位置し、右側にＰＭＯＳ領域が位置する。しかし、他の実施例としては、図４０の参照符号４０５のように、左側にＰＭＯＳ領域が位置し、右側にＮＭＯＳ領域が位置することも可能である。
【０１６１】
図４０を参照すると、前記半導体基板４３０のＮＭＯＳ領域とＰＭＯＳ領域との間にトレンチ素子分離膜のような絶縁領域４３２が形成される。前記ＮＭＯＳ領域上に形成されるゲート構造物は前記半導体基板４３０上に形成される第１高誘電率物質からなる第１ゲート絶縁膜４３４ｂと前記第１ゲート絶縁膜４３４ｂ上に形成される第１ゲート電極を含む。特に、前記ゲート電極は前記第１ゲート絶縁膜４３４ｂ上に形成される多層薄膜で構成される。前記ゲート電極は、金属膜（又は金属窒化膜）４３５ｂ、第１導電性ポリシリコン膜４３６ｂ及び第２導電性ポリシリコン膜４６０ｂを含む。そして、ＰＭＯＳ領域の場合には、前記半導体基板４３０上に第２高誘電率物質からなる第２ゲート絶縁膜４４４ｂ及び前記第２ゲート絶縁膜４４４ｂ上に形成される多層薄膜の第２ゲート電極を含む。特に、図４０に示したように、前記ＰＭＯＳ領域の前記第２ゲート電極は、金属膜（又は金属窒化膜）４４５ｂ及び前記金属膜４４５ｂ上に形成される前記第２導電性ポリシリコン膜４６０ｂを含む。そして、前記絶縁領域４３２の上部に前記半導体基板４３０から離れた形態に延びられるよう形成されるフェンス構造物４７０を含む。前記フェンス構造物４７０は、前記第２ゲート絶縁膜４４４ｂによって形成される高誘電率物質からなる薄膜と前記金属膜（又は金属窒化膜）４４５ｂによって形成される金属薄膜を含む。
【０１６２】
また、図４１では、活性領域である第１不純物領域と第２不純物領域との間に延びられたゲート構造物を有する半導体装置を示す。前記ゲート構造物５２０は、ＰＭＯＳ素子領域５０５とＮＭＯＳ素子領域５１０との間に延びられた形態に形成される。そして、図４１の前記ＮＭＯＳ素子領域５１０と前記ＰＭＯＳ素子領域５０５より更に明るく見える部分が絶縁領域５１５に該当する。
【０１６３】
しきい電圧に対する評価
図４２は、本発明の実施例による方法によって製造したゲート絶縁膜を有する半導体装置及び従来のゲート絶縁膜を有する半導体装置でのしきい電圧を測定した結果を示すグラフである。
【０１６４】
図４２を参照すると、第１サンプルとしては実施例１と同じ原子層の積層と窒素雰囲気の熱処理及びパターニングを遂行してハフニウムシリコン酸化物含有固体物質からなり、窒素が添加されたゲート絶縁膜パターン（ＨｆＳｉＯＮ）を準備した。なお、第２サンプルとしては実施例２と同じ原子層積層と窒素雰囲気の熱処理及びパターニングを遂行してハフニウムアルミニウム酸化物含有固体物質からなり、窒素が添加されたゲート絶縁膜パターン（ＨｆＡｌＯＮ）を含む準備をした。また、第３サンプルとしては従来の方法によってシリコン酸化物からなるゲート絶縁膜パターン（ＳｉＯＮ）を準備した。
【０１６５】
前記サンプルに対するしきい電圧を測定した結果、第１サンプルはＰＭＯＳトランジスタで約−０．９Ｖを示すが、ＮＭＯＳトランジスタで約−０．３Ｖを示すことがわかる。そして、前記第２サンプルはＰＭＯＳトランジスタ及びＮＭＯＳトランジスタいずれも約−０．６Ｖを示すことがわかった。また、前記第３サンプルは、ＰＭＯＳトランジスタで約−０．３Ｖを示すが、ＮＭＯＳトランジスタで約−０．３５Ｖを示すことがわかった（前記しきい電圧は約１０μｍの幅と約１μｍの長さを有する範囲内で測定した）。
【０１６６】
前記測定の結果、高誘電率を有する物質の種類によってＮＭＯＳトランジスタとＰＭＯＳトランジスタでのしきい電圧が互いに異なるように示されることがわかる。特に、ＮＭＯＳトランジスタでは、前記第１サンプルが相対的に良好なしきい電圧を示し、ＰＭＯＳトランジスタでは前記第２サンプルが相対的に良子なしきい電圧を示すことがわかる。
【０１６７】
したがって、ＮＭＯＳトランジスタのゲート絶縁膜パターンとしては、ハフニウムシリコン酸化物含有固体物質で形成することが望ましく、ＰＭＯＳトランジスタのゲート絶縁膜パターンとしてはハフニウムアルミニウム酸化物含有固体物質で形成することが望ましい。
【０１６８】
移動度（ｍｏｂｉｌｉｔｙ）特性に対する評価
図４３は、本発明の方法によって製造したサンプルと従来方法によって製造したサンプルに対してＮＭＯＳトランジスタの電界によるＧｍ値を示すグラフであり、図４４は、本発明の方法によって製造したサンプルに対してＰＭＯＳトランジスタの電界によるＧｍ値を示すグラフである。
【０１６９】
図４３及び図４４において、ＣＥＴ（ｃａｐａｃｉｔａｎｃｅ ｍｅａｓｕｒｅｄ ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）はキャパシタンスから計算された等価酸化膜の厚さを示し、Ｖｇはゲート電圧を示し、Ｖｔｈはしきい電圧を示す。そして、第４サンプル、第５サンプル、及び第６サンプルのそれぞれは前記第１サンプル、第２サンプル、第３サンプルと同じものを用いた。
【０１７０】
なお、移動度特性を調べるために、前記第４サンプル、第５サンプル、第６サンプルのそれぞれに対するＧｍ（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）を測定した（前記Ｇｍの測定は約５０μｍの幅と約５０μｍの長さを有する範囲内で測定した）。
【０１７１】
前記測定結果、第４サンプル、第６サンプルを基準としてＮＭＯＳトランジスタでは移動度が約７０〜８０％を示し、ＰＭＯＳトランジスタでは移動度が約８０〜１００％を示すことがわかった。そして、第５サンプルの場合、第６サンプルを基準としてＮＭＯＳトランジスタでは移動度が約５０〜６０％を示し、ＰＭＯＳトランジスタでは移動度が約８０〜９０％を示すことがわかった。
【０１７２】
ＮＭＯＳトランジスタでは、前記第４サンプルが相対的に良子な移動度特性を示し、ＰＭＯＳトランジスタでは前記第５サンプルが相対的に良子な移動度特性を示す。これからＮＭＯＳトランジスタのゲート絶縁膜パターンとしてはハフニウムシリコン酸化物含有固体物質で形成することが望ましく、ＰＭＯＳトランジスタのゲート絶縁膜パターンとしてハフニウムアルミニウム酸化物含有固体物質で形成することが望ましいということがわかった。
【０１７３】
ＢＴＩ（ｂｉａｓ ｔｅｍｐｅｒａｔｕｒｅ ｉｎｓｔａｂｉｌｉｔｙ）特性に対する評価
図４５は、本発明の方法によって製造したサンプルと従来方法によって製造したサンプルに対してＰＭＯＳトランジスタの時間によるしきい電圧の変化を示すグラフであり、図４６は本発明の方法によって製造したサンプルと従来方法によって製造したサンプルに対してＮＭＯＳトランジスタの時間によるしきい電圧の変化を示すグラフである。
【０１７４】
図４５及び図４６において、第１１サンプルと第１３サンプルは第１サンプルと同じであり、第１２サンプルと第１４サンプルは第２サンプルと同じであり、第１５サンプルは第３サンプルと同じである。
前記ＢＴＩ特性を調べるために、前記第１１〜第１５サンプルのそれぞれに対するしきい電圧の変化（ΔＶｔｈ）を測定した。特に、約１２５℃の温度にて前記第１１〜第１５サンプルのそれぞれに約１０ＭＶ／ｃｍの電圧を加えた後、Ｉｄ−Ｖｇ曲線をスウィープ（ｓｗｅｅｐ）するときに示されるしきい電圧の変化を測定した。
【０１７５】
前記測定結果、図４５に示したように、ＰＭＯＳトランジスタでは前記第１１〜第１４サンプルの全てが前記第１５サンプルと類似なしきい電圧の変化を示していることを確認することができた。しかし、図４６に示したように、ＮＭＯＳトランジスタでは、前記第１１サンプルと第１３サンプルの場合には、前記第１５サンプルと類似なＢＴＩ特性を示していることがわかるが、前記第１２サンプルと第１４サンプルの場合前記第１５サンプルに比べて多少激しいデグラデーション（ｄｅｇｒａｄａｔｉｏｎ）を示すことを確認することができた。
【０１７６】
それによって、ＮＭＯＳトランジスタのゲート絶縁膜としてはハフニウムシリコン酸化物含有固体物質で形成することが望ましく、ＰＭＯＳトランジスタのゲート絶縁膜パターンとしてはハフニウムアルミニウム酸化物含有固体物質で形成することが望ましい。
【０１７７】
Ｃ−Ｖ曲線に対する評価
図４７は、本発明の方法によって製造したサンプルに対してＮＭＯＳトランジスタのＣ−Ｖ曲線を示すグラフであり、図４８は、本発明の方法によって製造したサンプルに対してＰＭＯＳトランジスタのＣ−Ｖ曲線を示すグラフである。
【０１７８】
図４７及び図４８において、第２１サンプルとしては第１サンプル上に約２０Åの厚さを有するタンタル窒化膜パターンとポリシリコンからなるゲート導電膜パターンが順次積層した形態を有するよう準備して、第２２サンプルは第１サンプル上にただポリシリコンからなるゲート導電膜パターンが積層された形態を有するよう準備した。そして、第２３サンプルは、第２サンプル上に約２０Åの厚さを有するタンタル窒化膜パターンとポリシリコンからなるゲート導電膜パターンが順次積層された形態を有するよう準備し、第２４サンプルは第２サンプル上にただポリシリコンからなるゲート導電膜パターンが積層された形態を有するよう準備した。
【０１７９】
前記第２１〜第２４サンプルそれぞれに対するＣ−Ｖ曲線を測定した結果、前記第２１サンプルが第２２サンプルに比べて良子なＣ−Ｖ曲線を有することを確認することができ、前記第２３サンプルが第２４サンプルに比べて良子なＣ−Ｖ曲線を有することを確認することができる。
【０１８０】
したがって、高誘電率を有するゲート絶縁膜パターンを形成する場合、前記ゲート絶縁膜パターンとゲート導電膜パターンとの間にはタンタル窒化物のようなタンタル含有固体物質からなる薄膜を介在することが効率的である。
【産業上の利用可能性】
【０１８１】
このように、本発明による半導体装置は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれに相対的に優秀な特性を有する互いに異なる物質を用いて形成する。したがって、漏洩電流としき電圧などを同時に十分減少させて信頼性を確保した半導体装置を製造することができる。
したがって、本発明はＮＭＯＳトランジスタとＰＭＯＳトランジスタのそれぞれに対する最適の動作特性を有する半導体装置を提供する効果を有する。
【０１８２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【符号の説明】
【０１８３】
１０、１００、１３０、３３０、４３０ 半導体基板
１２、２０、１０２、１３２ トレンチ素子分離膜
１４ ゲート絶縁膜
１６ ゲート導電膜
５１ 第１薄膜
５３ 第２薄膜
５５ 第２ゲート導電膜
６７、５２０ ゲート構造物
６８、１３８ ソース／ドレイン領域
１０４ 第１ゲート絶縁膜パターン
１０６ 第１ゲート導電膜パターン
１０７、１３７ 第１ゲート構造物
１０８、１３８ 第１ソース／ドレイン領域
１１４ 第２ゲート絶縁膜パターン
１１６ 第２ゲート導電膜パターン
１１７、１４７ 第２ゲート構造物
１１８、１４８ 第２ソース／ドレイン領域
１３２、３３２、４３２、５１５ 絶縁領域
１３４ 第１ゲート絶縁膜
１３５、６０５ フォトレジストパターン
１３６ 第１ゲート導電膜
１４４ 第２ゲート絶縁膜
１４６ 第２ゲート導電膜
１５０ 第３ゲート導電膜
３７０、４７０ フェンス構造物
５０５ ＰＭＯＳ素子領域
５１０ ＮＭＯＳ素子領域
【特許請求の範囲】
【請求項１】
基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜パターンと前記第１ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含む第１ゲート構造物と、前記第１ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含む第１トランジスタと、
前記基板上に形成され、ハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜パターンと前記第２ゲート絶縁膜パターン上に形成される第２ゲート導電膜パターンを含む第２ゲート構造物と、前記第２ゲート構造物と隣接する基板の表面部位に配置されており、ｐ型不純物がドーピングされたソース／ドレイン領域を含む第２トランジスタと、を含む半導体装置。
【請求項２】
前記第１ゲート導電膜パターンと前記第２ゲート導電膜パターンのそれぞれは、ポリシリコンからなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ゲート絶縁膜パターンと第２ゲート絶縁膜パターンのそれぞれは、窒素を更に含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記基板と第１ゲート絶縁膜パターンとの間に形成され、シリコン含有固体物質を含む第１薄膜パターン及び前記基板と第２ゲート絶縁膜パターンの間に形成され、シリコン含有固体物質を含む第２薄膜パターンを更に含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１ゲート絶縁膜パターンと第１ゲート導電膜パターンとの間に形成され、タンタル含有固体物質を含む第３薄膜パターン及び前記第２ゲート絶縁膜パターンと第２ゲート導電膜パターンの間に形成され、タンタル含有固体物質を含む第４薄膜パターンを更に含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１ゲート導電膜パターン上に形成され、ポリシリコン、金属膜、及び金属窒化物で構成される群から選択されるいずれか一つを含む第３ゲート導電膜パターン及び前記第２ゲート導電膜パターン上に形成され、ポリシリコン、金属膜、及び金属窒化物で構成される群から選択されるいずれか一つを含む第４ゲート導電膜パターンを更に含むことを特徴とする請求項１記載の半導体装置。
【請求項７】
第１不純物領域と、前記第１不純物領域と異なる種類の不純物を含む第２不純物領域を有する半導体基板と、
前記第１不純物領域と前記第２不純物領域との間に延びられた半導体基板上に形成され、前記第１不純物領域には第１高誘電率物質を含み、前記第２不純物領域には前記第１高誘電率物質とは異なる第２高誘電率物質を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を有するゲート構造物と、を含むことを特徴とする半導体装置。
【請求項８】
前記第１不純物領域はＮＭＯＳ素子を含み、前記第２不純物領域はＰＭＯＳ素子を含む場合、前記第１高誘電率物質のゲート絶縁膜は前記ＮＭＯＳ素子のチャンネル領域上に形成され、前記第２高誘電率物質のゲート絶縁膜は前記ＰＭＯＳ素子のチャンネル領域上に形成されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１高誘電率物質は、ハフニウム、ジルコニウム、及びチタニウムで構成される群から選択されるいずれか一つを含む金属酸化物を含み、前記第２高誘電率物質は、アルミニウム、ランタン、及びイットリウムで構成される群から選択されるいずれか一つを含む金属酸化物を含むことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１高誘電率物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、及びジルコニウムシリコン酸窒化物で構成される群から選択されるいずれか一つを含み、前記第２高誘電率物質は、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、及びジルコニウムアルミニウム酸窒化物で構成される群から選択されるいずれか一つを含むことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記ゲート電極は、金属膜又は金属窒化膜と、ポリシリコン膜を含む多層構造物を含むことを特徴とする請求項７記載の半導体装置。
【請求項１２】
前記ゲート構造物は、前記第１不純物領域と前記第２不純物領域との間の絶縁領域上部に形成されるフェンス構造物を含み、前記フェンス構造物は、前記第１高誘電率物質又は前記第２高誘電率物質のうち、いずれか一つを含み、前記半導体基板上部の前記ゲート電極の方向に延びられた薄膜を含むことを特徴とする請求項７記載の半導体装置。
【請求項１３】
前記ゲート構造物は、前記第１不純物領域のＮＭＯＳ素子のチャンネル領域から前記第２不純物領域のＮＭＯＳ素子のチャンネル領域まで延びられ、前記ＮＭＯＳ素子のチャンネル領域と前記ＰＭＯＳ素子のチャンネル領域との間に形成されるフェンス構造物を含み、前記フェンス構造物は、前記第１高誘電率物質又は前記第２高誘電率物質のうち、いずれか一つを含み、前記半導体基板の上部の前記ゲート電極の方向に延びられた薄膜を含むことを特徴とする請求項７記載の半導体装置。
【請求項１４】
第１不純物領域と、前記第１不純物領域と異なる種類の不純物を含む第２不純物領域を有する半導体基板と、
前記第１不純物領域の半導体基板上に形成され、第１高誘電率物質を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成される第１ゲート電極を含む第１ゲート構造物と、
前記第２不純物領域の半導体基板上に形成され、前記第１高誘電率物質とは異なる第２高誘電率物質を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成される第２ゲート電極を含む第２ゲート構造物を含むことを特徴とする半導体装置。
【請求項１５】
前記第１不純物領域は、ＮＭＯＳ素子を含み、前記第２不純物領域はＰＭＯＳ素子を含む場合、前記第１ゲート絶縁膜は前記ＮＭＯＳ素子のチャンネル領域上に形成され、前記第２ゲート絶縁膜は前記ＰＭＯＳ素子のチャンネル領域上に形成されることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第１高誘電率物質は、ハフニウム、ジルコニウム、及びチタニウムで構成される群から選択されるいずれか一つを含む金属酸化物を含み、前記第２高誘電率物質は、アルミニウム、ランタン、及びイットリウムで構成される群から選択されるいずれか一つを含む金属酸化物を含むことを特徴とする請求項１４記載の半導体装置。
【請求項１７】
前記第１高誘電率物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、及びジルコニウム酸窒化物で構成される群から選択されるいずれか一つを含み、前記第２高誘電率物質は、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウムアルミニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、及びジルコニウムアルミニウム酸窒化物で構成される群から選択されるいずれか一つを含むことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１ゲート電極と前記第２ゲート電極は、金属膜又は金属窒化膜と、ポリシリコン膜を含む多層構造物で構成されることを特徴とする請求項１６記載の半導体装置。
【請求項１９】
前記第１ゲート電極と前記第２ゲート電極は、前記ＮＭＯＳ素子と前記ＰＭＯＳ素子との間に延びられた単一電極構造物を含み、前記第１ゲート電極と前記第２ゲート電極が一般的なゲート電極であるとき、前記単一電極構造物は、前記第１不純物領域と第２不純物領域との間の絶縁領域をかけて延びられ、前記絶縁領域の上部に形成されるフェンス構造物を含み、前記フェンス構造物は前記第１高誘電率物質又は前記第２高誘電率物質のうち、いずれか一つを含み、前記半導体基板上部の前記一般的なゲート電極の方に延びられた薄膜を含むことを特徴とする請求項１４記載の半導体装置。
【請求項２０】
基板の第１領域上にハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する段階と、
前記基板の第２領域上にハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜を形成する段階と、
前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する段階と、
前記第１ゲート導電膜と第１ゲート絶縁膜を順次パターンニングして第１ゲート絶縁膜パターンと第１ゲート導電膜パターンを含む第１ゲート構造物を形成する段階と、
前記第２ゲート導電膜と、第２ゲート絶縁膜を順次パターンニングして第２ゲート絶縁膜パターンと第２ゲート導電膜パターンを含む第２ゲート構造物を形成する段階と、
前記第１ゲート構造物と隣接する基板の表面部位にｎ型不純物をドーピングして第１ソース／ドレイン領域を形成することで、前記基板の第１領域に第１トランジスタを形成する段階と、
前記第２ゲート構造物と隣接する基板の表面部位にｐ型不純物をドーピングして第２ソース／ドレイン領域を形成することで、前記基板の第２領域に第２トランジスタを形成する段階と、を含む半導体装置の製造方法。
【請求項２１】
前記第１ゲート絶縁膜と、第２ゲート絶縁膜のそれぞれは、化学気相蒸着又は原子層積層によって形成することを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
前記第１ゲート絶縁膜を形成する前、前記基板の第１領域上にシリコン含有固体物質を含む第１薄膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２３】
前記第２ゲート絶縁膜を形成する前、前記基板の第２領域上にシリコン含有固体物質を含む第２薄膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２４】
前記第１ゲート絶縁膜を形成した後、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２、及びＮＨ３で構成される群から選択されるいずれか一つを用いた熱処理によって前記第１ゲート絶縁膜に窒素を添加させる段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２５】
前記第２ゲート絶縁膜を形成した後、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２、及びＮＨ３で構成される群から選択されるいずれか一つを用いた熱処理によって前記第２ゲート絶縁膜に窒素を添加させる段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２６】
前記第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上にタンタル含有固体物質を含む第３薄膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２７】
前記第２ゲート絶縁膜を形成した後、前記第２ゲート絶縁膜上にタンタル含有固体物質を含む第４薄膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２８】
前記第１ゲート導電膜を形成した後、前記第１ゲート導電膜上に第３ゲート導電膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２９】
前記第２ゲート導電膜を形成した後、前記第２ゲート導電膜上に第４ゲート導電膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項３０】
第１領域と第２領域を有する基板を準備する段階と、
前記基板上にハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する段階と、
前記基板の第２領域上に形成された第１ゲート導電膜と第１ゲート導電膜を除去して前記基板の第１領域上に予備−第１ゲート絶縁膜パターンと予備−第２ゲート導電膜パターンを形成する段階と、
前記基板の第２領域表面と、前記予備−第１ゲート導電膜パターンの側壁及び表面上にハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜を連続形成する段階と、
前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する段階と、
前記予備−第１ゲート導電膜パターンの表面が露出するまで前記第２ゲート導電膜及び前記予備−第１ゲート導電膜パターン上に形成された第２ゲート絶縁膜を除去して前記基板の第２領域上に予備−第２絶縁膜パターンと予備−第２ゲート導電膜パターンを形成する段階と、
前記予備−第１ゲート導電膜パターンと予備−第１ゲート絶縁膜パターンをパターニングして第１ゲート導電膜パターンと第１ゲート絶縁膜パターンを含む第１ゲート構造物を形成する段階と、
前記予備−第２ゲート導電膜パターンと予備第２ゲート絶縁膜パターンをパターニングして第２ゲート導電膜パターンと第２ゲート絶縁膜パターンを含む第２構造物を形成する段階と、
前記第１ゲート構造物と隣接する基板の第１領域の表面部位にｎ型不純物をドーピングして第１ソース／ドレイン領域を形成することで前記基板の第１領域に第１トランジスタを形成する段階と、
前記第２ゲート構造物と隣接する第２領域表面部位にｐ型不純物をドーピングして第２ソース／ドレイン領域を形成することで、前記基板の第２領域に第２トランジスタを形成する段階と、を含むことを特徴とする半導体装置の製造方法。
【請求項３１】
前記第１ゲート絶縁膜と第２ゲート絶縁膜のそれぞれは、化学気相蒸着又は原子層積層によって形成することを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３２】
前記第１ゲート絶縁膜を形成する前に、前記基板上にシリコン含有固体物質を含む第１薄膜を形成する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３３】
前記第１ゲート絶縁膜を形成した後、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２、及びＮＨ３で構成される群から選択されるいずれか一つを用いた熱処理によって前記第１ゲート絶縁膜に窒素を添加する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３４】
前記第２ゲート絶縁膜を形成した後、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２及びＮＨ３で構成される群から選択されるいずれか一つを用いた熱処理によって前記第２ゲート絶縁膜に窒素を添加する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３５】
前記第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上にタンタル含有固体物質を含む第３薄膜を形成する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３６】
前記第２ゲート絶縁膜を形成した後、前記第２ゲート絶縁膜上にタンタル含有固体物質を含む第４薄膜を形成する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３７】
前記予備−第２ゲート絶縁膜パターンと予備−第２ゲート導電膜パターンを形成した後、前記予備−第１ゲート導電膜パターンと予備−第２ゲート導電膜パターン上に第３ゲート導電膜を連続形成する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３８】
第１不純物領域と第２不純物領域を含む半導体基板を準備する段階と、
前記第１不純物領域と前記第２不純物領域との間に延びられた前記半導体基板上に第１高誘電率物質を含む第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する段階と、
前記第２不純物領域に形成された前記第１ゲート導電膜と前記第１ゲート絶縁膜を除去する段階と、
前記第１不純物領域の前記第１ゲート導電膜と前記除去によって露出した半導体基板上に第２高誘電率物質を含む第２ゲート絶縁膜を形成する段階と、
前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する段階と、
十分な厚さで形成された前記第２ゲート導電膜を部分的にポリシング及び／又はエッチングして前記第１不純物領域に形成された第２ゲート導電膜を除去する段階と、
前記第２ゲート導電膜上に第３ゲート導電膜を形成する段階と、を含むことを特徴とする半導体装置の製造方法。
【請求項３９】
前記第１ゲート導電膜を形成する前に、
前記第１ゲート絶縁膜上に金属膜を形成する段階と、
前記第２不純物領域に形成された前記第１ゲート導電膜と前記第１ゲート絶縁膜を除去するとき前記金属膜を除去する段階と、を更に含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４０】
前記第２ゲート導電膜を形成する前に、
前記第２ゲート絶縁膜上に金属膜を形成する段階を更に含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４１】
前記金属膜は、モリブデン、チタニウム、タンタル、ハフニウム、ジルコニウム、アルミニウム、タングステン、タンタルシリサイド、タンタルアルミニウム、チタニウムシリサイド、チタニウムアルミニウム、及びこれらの混合された金属窒化物で構成される群から選択されるいずれか一つを含むことを特徴とする請求項４０記載の半導体装置の製造方法。
【請求項４２】
前記金属膜は、２００Å未満の厚さを有することを特徴とする請求項４１記載の半導体装置の製造方法。
【請求項４３】
前記金属膜は、１〜５０Åの厚さを有することを特徴とする請求項４２記載の半導体装置の製造方法。
【請求項４４】
前記第１ゲート絶縁膜を形成する前に、
前記第１不純物領域と前記第２不純物領域との間に絶縁領域を形成する段階を更に含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４５】
前記第１ゲート絶縁膜を形成する前に、
前記半導体基板上にインタフェース薄膜を形成する段階を更に含み、
前記インタフェース薄膜上に前記第１ゲート絶縁膜を形成することを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４６】
前記是第１ゲート導電膜と前記第２ゲート導電膜はポリシリコンを含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４７】
前記第１高誘電率物質と前記第２高誘電率物質は、互いに異なる物質を含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４８】
前記第１不純物領域はｐ型不純物領域を含み、前記第２不純物領域はｎ型不純物領域を含み、
前記第１不純物領域と前記第２不純物領域との間に延びられるように形成し、前記第１高誘電率物質の前記第１ゲート絶縁膜はハフニウム、ジルコニウム、及びタンタルで構成される群から選択されるいずれか一つを含む金属酸化物を積層した後、前記金属酸化物を窒化雰囲気で熱処理して形成することを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４９】
前記第２高誘電率物質の前記第２ゲート絶縁膜は、アルミニウム、ランタン、及びイットリウムで構成される群から選択されるいずれか一つを含む金属酸化物を積層した後、前記金属酸化物を窒化雰囲気で熱処理して形成することを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項５０】
チャンネル領域の上部に延びられた前記第１ゲート構造物の間の前記第１不純物領域にｎ型不純物がドーピングされたソース／ドレイン領域を形成する段階と、
前記第２ゲート構造物の間の前記第２不純物領域にｐ型不純物がドーピングされたソース／ドレイン領域を形成する段階と、を更に含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項５１】
前記エッチング及び／又はポリシングする段階は、
前記第１不純物領域の前記第２ゲート絶縁膜が露出する前まで前記第２ゲート導電膜をポリシングする段階と、
前記ポリシングされたゲート絶縁膜と前記第２ゲート絶縁膜をエッチングして前記第１不純物領域の前記第２ゲート絶縁膜を除去する段階と、を含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項５２】
前記第１ゲート導電膜を除去する段階は、
前記第１不純物領域の前記第１ゲート導電膜を前記第１ゲート導電膜と前記第３ゲート導電膜又は前記第２ゲート導電膜と前記第３ゲート導電膜の全体厚さの１／２未満の厚さで除去することを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項１】
基板上に形成され、ハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜パターンと前記第１ゲート絶縁膜パターン上に形成される第１ゲート導電膜パターンを含む第１ゲート構造物と、前記第１ゲート構造物と隣接する基板の表面部位に配置されており、ｎ型不純物がドーピングされたソース／ドレイン領域を含む第１トランジスタと、
前記基板上に形成され、ハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜パターンと前記第２ゲート絶縁膜パターン上に形成される第２ゲート導電膜パターンを含む第２ゲート構造物と、前記第２ゲート構造物と隣接する基板の表面部位に配置されており、ｐ型不純物がドーピングされたソース／ドレイン領域を含む第２トランジスタと、を含む半導体装置。
【請求項２】
前記第１ゲート導電膜パターンと前記第２ゲート導電膜パターンのそれぞれは、ポリシリコンからなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ゲート絶縁膜パターンと第２ゲート絶縁膜パターンのそれぞれは、窒素を更に含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記基板と第１ゲート絶縁膜パターンとの間に形成され、シリコン含有固体物質を含む第１薄膜パターン及び前記基板と第２ゲート絶縁膜パターンの間に形成され、シリコン含有固体物質を含む第２薄膜パターンを更に含むことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１ゲート絶縁膜パターンと第１ゲート導電膜パターンとの間に形成され、タンタル含有固体物質を含む第３薄膜パターン及び前記第２ゲート絶縁膜パターンと第２ゲート導電膜パターンの間に形成され、タンタル含有固体物質を含む第４薄膜パターンを更に含むことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１ゲート導電膜パターン上に形成され、ポリシリコン、金属膜、及び金属窒化物で構成される群から選択されるいずれか一つを含む第３ゲート導電膜パターン及び前記第２ゲート導電膜パターン上に形成され、ポリシリコン、金属膜、及び金属窒化物で構成される群から選択されるいずれか一つを含む第４ゲート導電膜パターンを更に含むことを特徴とする請求項１記載の半導体装置。
【請求項７】
第１不純物領域と、前記第１不純物領域と異なる種類の不純物を含む第２不純物領域を有する半導体基板と、
前記第１不純物領域と前記第２不純物領域との間に延びられた半導体基板上に形成され、前記第１不純物領域には第１高誘電率物質を含み、前記第２不純物領域には前記第１高誘電率物質とは異なる第２高誘電率物質を含むゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極を有するゲート構造物と、を含むことを特徴とする半導体装置。
【請求項８】
前記第１不純物領域はＮＭＯＳ素子を含み、前記第２不純物領域はＰＭＯＳ素子を含む場合、前記第１高誘電率物質のゲート絶縁膜は前記ＮＭＯＳ素子のチャンネル領域上に形成され、前記第２高誘電率物質のゲート絶縁膜は前記ＰＭＯＳ素子のチャンネル領域上に形成されることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１高誘電率物質は、ハフニウム、ジルコニウム、及びチタニウムで構成される群から選択されるいずれか一つを含む金属酸化物を含み、前記第２高誘電率物質は、アルミニウム、ランタン、及びイットリウムで構成される群から選択されるいずれか一つを含む金属酸化物を含むことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１高誘電率物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、及びジルコニウムシリコン酸窒化物で構成される群から選択されるいずれか一つを含み、前記第２高誘電率物質は、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、及びジルコニウムアルミニウム酸窒化物で構成される群から選択されるいずれか一つを含むことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記ゲート電極は、金属膜又は金属窒化膜と、ポリシリコン膜を含む多層構造物を含むことを特徴とする請求項７記載の半導体装置。
【請求項１２】
前記ゲート構造物は、前記第１不純物領域と前記第２不純物領域との間の絶縁領域上部に形成されるフェンス構造物を含み、前記フェンス構造物は、前記第１高誘電率物質又は前記第２高誘電率物質のうち、いずれか一つを含み、前記半導体基板上部の前記ゲート電極の方向に延びられた薄膜を含むことを特徴とする請求項７記載の半導体装置。
【請求項１３】
前記ゲート構造物は、前記第１不純物領域のＮＭＯＳ素子のチャンネル領域から前記第２不純物領域のＮＭＯＳ素子のチャンネル領域まで延びられ、前記ＮＭＯＳ素子のチャンネル領域と前記ＰＭＯＳ素子のチャンネル領域との間に形成されるフェンス構造物を含み、前記フェンス構造物は、前記第１高誘電率物質又は前記第２高誘電率物質のうち、いずれか一つを含み、前記半導体基板の上部の前記ゲート電極の方向に延びられた薄膜を含むことを特徴とする請求項７記載の半導体装置。
【請求項１４】
第１不純物領域と、前記第１不純物領域と異なる種類の不純物を含む第２不純物領域を有する半導体基板と、
前記第１不純物領域の半導体基板上に形成され、第１高誘電率物質を含む第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成される第１ゲート電極を含む第１ゲート構造物と、
前記第２不純物領域の半導体基板上に形成され、前記第１高誘電率物質とは異なる第２高誘電率物質を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成される第２ゲート電極を含む第２ゲート構造物を含むことを特徴とする半導体装置。
【請求項１５】
前記第１不純物領域は、ＮＭＯＳ素子を含み、前記第２不純物領域はＰＭＯＳ素子を含む場合、前記第１ゲート絶縁膜は前記ＮＭＯＳ素子のチャンネル領域上に形成され、前記第２ゲート絶縁膜は前記ＰＭＯＳ素子のチャンネル領域上に形成されることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第１高誘電率物質は、ハフニウム、ジルコニウム、及びチタニウムで構成される群から選択されるいずれか一つを含む金属酸化物を含み、前記第２高誘電率物質は、アルミニウム、ランタン、及びイットリウムで構成される群から選択されるいずれか一つを含む金属酸化物を含むことを特徴とする請求項１４記載の半導体装置。
【請求項１７】
前記第１高誘電率物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸窒化物、ジルコニウム酸窒化物、及びジルコニウム酸窒化物で構成される群から選択されるいずれか一つを含み、前記第２高誘電率物質は、アルミニウム酸化物、ハフニウムアルミニウム酸化物、ランタン酸化物、ハフニウムランタン酸化物、ジルコニウムアルミニウム酸化物、アルミニウム酸窒化物、ハフニウムアルミニウム酸窒化物、ランタン酸窒化物、ハフニウムランタン酸窒化物、及びジルコニウムアルミニウム酸窒化物で構成される群から選択されるいずれか一つを含むことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１ゲート電極と前記第２ゲート電極は、金属膜又は金属窒化膜と、ポリシリコン膜を含む多層構造物で構成されることを特徴とする請求項１６記載の半導体装置。
【請求項１９】
前記第１ゲート電極と前記第２ゲート電極は、前記ＮＭＯＳ素子と前記ＰＭＯＳ素子との間に延びられた単一電極構造物を含み、前記第１ゲート電極と前記第２ゲート電極が一般的なゲート電極であるとき、前記単一電極構造物は、前記第１不純物領域と第２不純物領域との間の絶縁領域をかけて延びられ、前記絶縁領域の上部に形成されるフェンス構造物を含み、前記フェンス構造物は前記第１高誘電率物質又は前記第２高誘電率物質のうち、いずれか一つを含み、前記半導体基板上部の前記一般的なゲート電極の方に延びられた薄膜を含むことを特徴とする請求項１４記載の半導体装置。
【請求項２０】
基板の第１領域上にハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する段階と、
前記基板の第２領域上にハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜を形成する段階と、
前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する段階と、
前記第１ゲート導電膜と第１ゲート絶縁膜を順次パターンニングして第１ゲート絶縁膜パターンと第１ゲート導電膜パターンを含む第１ゲート構造物を形成する段階と、
前記第２ゲート導電膜と、第２ゲート絶縁膜を順次パターンニングして第２ゲート絶縁膜パターンと第２ゲート導電膜パターンを含む第２ゲート構造物を形成する段階と、
前記第１ゲート構造物と隣接する基板の表面部位にｎ型不純物をドーピングして第１ソース／ドレイン領域を形成することで、前記基板の第１領域に第１トランジスタを形成する段階と、
前記第２ゲート構造物と隣接する基板の表面部位にｐ型不純物をドーピングして第２ソース／ドレイン領域を形成することで、前記基板の第２領域に第２トランジスタを形成する段階と、を含む半導体装置の製造方法。
【請求項２１】
前記第１ゲート絶縁膜と、第２ゲート絶縁膜のそれぞれは、化学気相蒸着又は原子層積層によって形成することを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２２】
前記第１ゲート絶縁膜を形成する前、前記基板の第１領域上にシリコン含有固体物質を含む第１薄膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２３】
前記第２ゲート絶縁膜を形成する前、前記基板の第２領域上にシリコン含有固体物質を含む第２薄膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２４】
前記第１ゲート絶縁膜を形成した後、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２、及びＮＨ３で構成される群から選択されるいずれか一つを用いた熱処理によって前記第１ゲート絶縁膜に窒素を添加させる段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２５】
前記第２ゲート絶縁膜を形成した後、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２、及びＮＨ３で構成される群から選択されるいずれか一つを用いた熱処理によって前記第２ゲート絶縁膜に窒素を添加させる段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２６】
前記第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上にタンタル含有固体物質を含む第３薄膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２７】
前記第２ゲート絶縁膜を形成した後、前記第２ゲート絶縁膜上にタンタル含有固体物質を含む第４薄膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２８】
前記第１ゲート導電膜を形成した後、前記第１ゲート導電膜上に第３ゲート導電膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項２９】
前記第２ゲート導電膜を形成した後、前記第２ゲート導電膜上に第４ゲート導電膜を形成する段階を更に含むことを特徴とする請求項２０記載の半導体装置の製造方法。
【請求項３０】
第１領域と第２領域を有する基板を準備する段階と、
前記基板上にハフニウムシリコン酸化物含有固体物質を含む第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する段階と、
前記基板の第２領域上に形成された第１ゲート導電膜と第１ゲート導電膜を除去して前記基板の第１領域上に予備−第１ゲート絶縁膜パターンと予備−第２ゲート導電膜パターンを形成する段階と、
前記基板の第２領域表面と、前記予備−第１ゲート導電膜パターンの側壁及び表面上にハフニウムアルミニウム酸化物含有固体物質を含む第２ゲート絶縁膜を連続形成する段階と、
前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する段階と、
前記予備−第１ゲート導電膜パターンの表面が露出するまで前記第２ゲート導電膜及び前記予備−第１ゲート導電膜パターン上に形成された第２ゲート絶縁膜を除去して前記基板の第２領域上に予備−第２絶縁膜パターンと予備−第２ゲート導電膜パターンを形成する段階と、
前記予備−第１ゲート導電膜パターンと予備−第１ゲート絶縁膜パターンをパターニングして第１ゲート導電膜パターンと第１ゲート絶縁膜パターンを含む第１ゲート構造物を形成する段階と、
前記予備−第２ゲート導電膜パターンと予備第２ゲート絶縁膜パターンをパターニングして第２ゲート導電膜パターンと第２ゲート絶縁膜パターンを含む第２構造物を形成する段階と、
前記第１ゲート構造物と隣接する基板の第１領域の表面部位にｎ型不純物をドーピングして第１ソース／ドレイン領域を形成することで前記基板の第１領域に第１トランジスタを形成する段階と、
前記第２ゲート構造物と隣接する第２領域表面部位にｐ型不純物をドーピングして第２ソース／ドレイン領域を形成することで、前記基板の第２領域に第２トランジスタを形成する段階と、を含むことを特徴とする半導体装置の製造方法。
【請求項３１】
前記第１ゲート絶縁膜と第２ゲート絶縁膜のそれぞれは、化学気相蒸着又は原子層積層によって形成することを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３２】
前記第１ゲート絶縁膜を形成する前に、前記基板上にシリコン含有固体物質を含む第１薄膜を形成する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３３】
前記第１ゲート絶縁膜を形成した後、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２、及びＮＨ３で構成される群から選択されるいずれか一つを用いた熱処理によって前記第１ゲート絶縁膜に窒素を添加する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３４】
前記第２ゲート絶縁膜を形成した後、Ｎ２、ＮＯ、Ｎ２Ｏ、Ｏ２及びＮＨ３で構成される群から選択されるいずれか一つを用いた熱処理によって前記第２ゲート絶縁膜に窒素を添加する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３５】
前記第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上にタンタル含有固体物質を含む第３薄膜を形成する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３６】
前記第２ゲート絶縁膜を形成した後、前記第２ゲート絶縁膜上にタンタル含有固体物質を含む第４薄膜を形成する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３７】
前記予備−第２ゲート絶縁膜パターンと予備−第２ゲート導電膜パターンを形成した後、前記予備−第１ゲート導電膜パターンと予備−第２ゲート導電膜パターン上に第３ゲート導電膜を連続形成する段階を更に含むことを特徴とする請求項３０記載の半導体装置の製造方法。
【請求項３８】
第１不純物領域と第２不純物領域を含む半導体基板を準備する段階と、
前記第１不純物領域と前記第２不純物領域との間に延びられた前記半導体基板上に第１高誘電率物質を含む第１ゲート絶縁膜を形成する段階と、
前記第１ゲート絶縁膜上に第１ゲート導電膜を形成する段階と、
前記第２不純物領域に形成された前記第１ゲート導電膜と前記第１ゲート絶縁膜を除去する段階と、
前記第１不純物領域の前記第１ゲート導電膜と前記除去によって露出した半導体基板上に第２高誘電率物質を含む第２ゲート絶縁膜を形成する段階と、
前記第２ゲート絶縁膜上に第２ゲート導電膜を形成する段階と、
十分な厚さで形成された前記第２ゲート導電膜を部分的にポリシング及び／又はエッチングして前記第１不純物領域に形成された第２ゲート導電膜を除去する段階と、
前記第２ゲート導電膜上に第３ゲート導電膜を形成する段階と、を含むことを特徴とする半導体装置の製造方法。
【請求項３９】
前記第１ゲート導電膜を形成する前に、
前記第１ゲート絶縁膜上に金属膜を形成する段階と、
前記第２不純物領域に形成された前記第１ゲート導電膜と前記第１ゲート絶縁膜を除去するとき前記金属膜を除去する段階と、を更に含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４０】
前記第２ゲート導電膜を形成する前に、
前記第２ゲート絶縁膜上に金属膜を形成する段階を更に含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４１】
前記金属膜は、モリブデン、チタニウム、タンタル、ハフニウム、ジルコニウム、アルミニウム、タングステン、タンタルシリサイド、タンタルアルミニウム、チタニウムシリサイド、チタニウムアルミニウム、及びこれらの混合された金属窒化物で構成される群から選択されるいずれか一つを含むことを特徴とする請求項４０記載の半導体装置の製造方法。
【請求項４２】
前記金属膜は、２００Å未満の厚さを有することを特徴とする請求項４１記載の半導体装置の製造方法。
【請求項４３】
前記金属膜は、１〜５０Åの厚さを有することを特徴とする請求項４２記載の半導体装置の製造方法。
【請求項４４】
前記第１ゲート絶縁膜を形成する前に、
前記第１不純物領域と前記第２不純物領域との間に絶縁領域を形成する段階を更に含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４５】
前記第１ゲート絶縁膜を形成する前に、
前記半導体基板上にインタフェース薄膜を形成する段階を更に含み、
前記インタフェース薄膜上に前記第１ゲート絶縁膜を形成することを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４６】
前記是第１ゲート導電膜と前記第２ゲート導電膜はポリシリコンを含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４７】
前記第１高誘電率物質と前記第２高誘電率物質は、互いに異なる物質を含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４８】
前記第１不純物領域はｐ型不純物領域を含み、前記第２不純物領域はｎ型不純物領域を含み、
前記第１不純物領域と前記第２不純物領域との間に延びられるように形成し、前記第１高誘電率物質の前記第１ゲート絶縁膜はハフニウム、ジルコニウム、及びタンタルで構成される群から選択されるいずれか一つを含む金属酸化物を積層した後、前記金属酸化物を窒化雰囲気で熱処理して形成することを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項４９】
前記第２高誘電率物質の前記第２ゲート絶縁膜は、アルミニウム、ランタン、及びイットリウムで構成される群から選択されるいずれか一つを含む金属酸化物を積層した後、前記金属酸化物を窒化雰囲気で熱処理して形成することを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項５０】
チャンネル領域の上部に延びられた前記第１ゲート構造物の間の前記第１不純物領域にｎ型不純物がドーピングされたソース／ドレイン領域を形成する段階と、
前記第２ゲート構造物の間の前記第２不純物領域にｐ型不純物がドーピングされたソース／ドレイン領域を形成する段階と、を更に含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項５１】
前記エッチング及び／又はポリシングする段階は、
前記第１不純物領域の前記第２ゲート絶縁膜が露出する前まで前記第２ゲート導電膜をポリシングする段階と、
前記ポリシングされたゲート絶縁膜と前記第２ゲート絶縁膜をエッチングして前記第１不純物領域の前記第２ゲート絶縁膜を除去する段階と、を含むことを特徴とする請求項３８記載の半導体装置の製造方法。
【請求項５２】
前記第１ゲート導電膜を除去する段階は、
前記第１不純物領域の前記第１ゲート導電膜を前記第１ゲート導電膜と前記第３ゲート導電膜又は前記第２ゲート導電膜と前記第３ゲート導電膜の全体厚さの１／２未満の厚さで除去することを特徴とする請求項３８記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４１】
【公開番号】特開２０１２−４５７７（Ｐ２０１２−４５７７Ａ）
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願番号】特願２０１１−１６３２０４（Ｐ２０１１−１６３２０４）
【出願日】平成２３年７月２６日（２０１１．７．２６）
【分割の表示】特願２００５−１３９１６２（Ｐ２００５−１３９１６２）の分割
【原出願日】平成１７年５月１１日（２００５．５．１１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年１月５日（２０１２．１．５）
【国際特許分類】
【出願日】平成２３年７月２６日（２０１１．７．２６）
【分割の表示】特願２００５−１３９１６２（Ｐ２００５−１３９１６２）の分割
【原出願日】平成１７年５月１１日（２００５．５．１１）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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