半導体装置及びその製造方法
【課題】 本発明は、ゲート電極の空乏化を抑制すると共に、シリサイドの高抵抗化を防止することができる半導体装置及びその製造方法を提供する。
【解決手段】 ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、膜を酸化することにより、ゲート絶縁膜上に、当該膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、第１の膜上に酸化膜を形成するステップと、酸化膜を除去するステップと、第１の膜上に、半導体材料を含み、第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、第２の膜及び第１の膜にエッチングを行うことにより、ゲート電極を形成するステップとを備えることを特徴とする。
【解決手段】 ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、膜を酸化することにより、ゲート絶縁膜上に、当該膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、第１の膜上に酸化膜を形成するステップと、酸化膜を除去するステップと、第１の膜上に、半導体材料を含み、第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、第２の膜及び第１の膜にエッチングを行うことにより、ゲート電極を形成するステップとを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、Ｐチャネル型ＭＯＳトランジスタ（以下、これをＰＭＯＳＦＥＴと呼ぶ）のゲート電極材として、シリコン（Ｓｉ）にゲルマニウム（Ｇｅ）を含有させたシリコンゲルマニウム（ＳｉＧｅ）を使用することが提案されている。これにより、Ｐ型ドーパントであるボロン（Ｂ）の活性化率（導入した全不純物原子数に対して、活性化している割合）を高くすることができ、よってゲート電極の界面付近に形成される空乏層を薄くしゲート電極の空乏化を抑制することが可能となる。
【０００３】
ところで、ゲート電極の表面部分には、寄生抵抗を低減するためのシリサイドが形成されるが、シリコンゲルマニウム（ＳｉＧｅ）は、コバルト（Ｃｏ）やニッケル（Ｎｉ）などからなるシリサイドとの整合が悪く当該シリサイドの高抵抗化を引き起こす。このため、ゲート電極を形成する際、シリコンゲルマニウム（ＳｉＧｅ）膜の上層に、シリサイドと反応させるシリサイド反応層としてのシリコン（Ｓｉ）膜を形成し、シリコンゲルマニウム（ＳｉＧｅ）膜とシリコン（Ｓｉ）膜の積層構造を形成することが提案されている。
【０００４】
しかし、シリコンゲルマニウム（ＳｉＧｅ）膜とシリコン（Ｓｉ）膜を形成した後、所定の熱処理を行うと、シリコンゲルマニウム（ＳｉＧｅ）膜中のゲルマニウム（Ｇｅ）は、上層のシリコン（Ｓｉ）膜に拡散する。この場合、上層のシリコン（Ｓｉ）膜におけるゲルマニウム（Ｇｅ）濃度が約５ａｔ％を超えると、後に形成されるシリサイドが高抵抗化する不都合が生じる。なお、ａｔ％は原子組成比を表す。
【０００５】
そこで、シリコンゲルマニウム（ＳｉＧｅ）膜中のゲルマニウム（Ｇｅ）が、上層のシリコン（Ｓｉ）膜に拡散することを防止するため、下層のシリコンゲルマニウム（ＳｉＧｅ）膜は、可能な限りゲルマニウム（Ｇｅ）濃度が低く、かつ膜厚が薄いことが望ましい。
【０００６】
しかし、ＰＭＯＳＦＥＴにおいて、イオン注入されるボロンの活性化率を高くして、ゲート電極の空乏化を抑制するためには、シリコンゲルマニウム（ＳｉＧｅ）膜のゲルマニウム（Ｇｅ）濃度を高くする必要がある。従って、ゲルマニウム（Ｇｅ）濃度が低いシリコンゲルマニウム（ＳｉＧｅ）を形成することは、ゲート電極の空乏化を引き起こし、トランジスタの駆動能力を向上させることが難しくなる。
【０００７】
そこで、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄いシリコンゲルマニウム（ＳｉＧｅ）膜を、ゲート絶縁膜との界面付近に形成すれば、上層のシリコン（Ｓｉ）膜にゲルマニウム（Ｇｅ）が拡散する量を低減してシリサイドの高抵抗化を防止すると共に、ボロンの活性化率を高くしてゲート電極の空乏化を抑制することが可能になる。
【０００８】
しかし、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄いシリコンゲルマニウム（ＳｉＧｅ）膜は、ゲルマニウム（Ｇｅ）の融点が約９４５℃と低いことから、マイグレーション（移動）し易く、その結果、膜表面に多数の凹凸が形成され、モフォロジー（表面の形態）が悪化する問題があった。
【０００９】
ところで、Ｎチャネル型ＭＯＳトランジスタ（以下、これをＮＭＯＳＦＥＴと呼ぶ）の場合には、ゲート電極材として、シリコンゲルマニウム（ＳｉＧｅ）を使用すると、逆に、Ｎ型ドーパントであるリン（Ｐ）やヒ素（Ａｓ）の活性化率は低下する。
【００１０】
よって、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからなる相補型ＭＯＳトランジスタ（以下、これをＣＭＯＳＦＥＴと呼ぶ）を形成する際、ＰＭＯＳＦＥＴのゲート電極には、シリコンゲルマニウム（ＳｉＧｅ）膜とシリコン（Ｓｉ）膜を形成して積層構造を形成すると共に、ＮＭＯＳＦＥＴのゲート電極には、シリコン（Ｓｉ）膜のみを形成することが望ましい。
【００１１】
しかし、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄いシリコンゲルマニウム（ＳｉＧｅ）膜を形成すると、モフォロジーが悪化するため、ＰＭＯＳＦＥＴのゲート電極の下層には、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が厚いシリコンゲルマニウム（ＳｉＧｅ）膜を形成せざるを得ない。この場合、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのゲート電極の高さが大きく異なり、その結果、ゲート電極を形成することができなくなるという問題があった。
【００１２】
以下、ゲート電極材としてシリコンゲルマニウム（ＳｉＧｅ）を使用したＭＯＳＦＥＴに関する文献名を記載する。
【特許文献１】特開２００２−３４３８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、ゲート電極の空乏化を抑制すると共に、シリサイドの高抵抗化を防止することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１４】
本発明の一態様による半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、
前記膜を酸化することにより、前記ゲート絶縁膜上に、前記膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、前記第１の膜上に酸化膜を形成するステップと、
前記酸化膜を除去するステップと、
前記第１の膜上に、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、
前記第２の膜及び前記第１の膜にエッチングを行うことにより、ゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物をイオン注入することにより、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする。
【００１５】
また本発明の一態様による半導体装置は、
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、所定の半導体材料とゲルマニウムとを含む第１の膜と、第１の膜上に形成され、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜とを有するゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と
を備えることを特徴とする。
【００１６】
また本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分に、第１導電型の半導体領域と第２導電型の半導体領域を形成するステップと、
前記半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、
前記膜を酸化することにより、前記ゲート絶縁膜上に、前記膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、前記第１の膜上に酸化膜を形成するステップと、
前記酸化膜を除去するステップと、
前記第２導電型の半導体領域に対応するパターンを有するマスクパターンを形成し、前記マスクパターンを用いて、前記第１の膜にエッチングを行うことにより、前記第１導電型の半導体領域上に前記ゲート絶縁膜を介して形成されている前記第１の膜を除去するステップと、
前記マスクパターンを除去した後、前記第１導電型の半導体領域上に形成された前記ゲート絶縁膜上と、前記第２導電型の半導体領域上に形成された前記第１の膜上とに、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、
前記第２導電型の半導体領域上に形成された前記第２の膜及び前記第１の膜にエッチングを行うことにより、第１のゲート電極を形成し、前記第１導電型の半導体領域上に形成された前記第２の膜にエッチングを行うことにより、第２のゲート電極を形成するステップと、
前記第２導電型の半導体領域上に、前記第１のゲート電極をマスクとして、第１導電型の不純物をイオン注入することにより、第１のソース領域及び第１のドレイン領域を形成し、前記第１導電型の半導体領域上に、前記第２のゲート電極をマスクとして、第２導電型の不純物をイオン注入することにより、第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする。
【００１７】
また本発明の一態様による半導体装置は、
半導体基板の表面部分に形成された第１導電型の半導体領域及び第２導電型の半導体領域のうち、前記第２導電型の半導体領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、所定の半導体材料とゲルマニウムとを含む第１の膜と、第１の膜上に形成され、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜とを有する第１のゲート電極と、
前記第２導電型の半導体領域の表面部分において、前記第１のゲート電極の下方に位置する第１のチャネル領域の両側にそれぞれ形成された第１のソース領域及び第１のドレイン領域とを有する第１のトランジスタと、
前記第１導電型の半導体領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された前記第２の膜からなる第２のゲート電極と、
前記第１導電型の半導体領域の表面部分において、前記第２のゲート電極の下方に位置する第２のチャネル領域の両側にそれぞれ形成された第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタと
を備えることを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置及びその製造方法によれば、ゲート電極の空乏化を抑制すると共に、シリサイドの高抵抗化を防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照して説明する。
【００２０】
（１）第１の実施の形態
図１〜図９に、本発明の第１の実施の形態によるＰＭＯＳＦＥＴの製造方法を示す。まず図１に示すように、フォトリソグラフィ技術を用いて、Ｐ型半導体基板１００上に所望のレジストパターンを形成し、これをマスクとしてリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などをイオン注入した後、熱処理を行うことにより、深さが１μｍ程度のＮ型半導体領域１１０を形成する。
【００２１】
図２に示すように、半導体基板１００上の所望の領域に膜厚が４００ｎｍ程度の素子分離酸化膜１２０Ａ及び１２０Ｂを形成する。図３に示すように、膜厚が８ｎｍ程度の保護酸化膜１３０を形成し、ＰＭＯＳＦＥＴのゲート閾値電圧を調整するためのイオン注入を行った後、当該保護酸化膜１３０を除去する。
【００２２】
図４に示すように、半導体基板１００の基板表面上に、例えば膜厚が数ｎｍ程度のシリコン酸化（ＳｉＯ２）膜からなるゲート絶縁膜１４０を形成する。なお、このゲート絶縁膜１４０としては、シリコン酸化（ＳｉＯ２）膜でなくても良く、例えば窒素を０〜数％程度含むオキシナイトライド膜やタンタル酸化（ＴａＯ２）膜、ジルコニウム酸化（ＺｒＯｘ）膜やハフニウム酸化（ＨｆＯｘ）膜（但し、ｘは正の整数）などの高誘電体材料、又はこれらのシリケート膜を用いても良い。
【００２３】
図５に示すように、ＣＶＤ(Chemical Vapor Deposition)法等を用いて、ゲート絶縁膜１４０上に、ゲルマニウム（Ｇｅ）を１０ａｔ％程度含む多結晶シリコンゲルマニウム（ＳｉＧｅ）を６０ｎｍ程度堆積することにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０を形成する。
【００２４】
このように、ゲルマニウム（Ｇｅ）濃度が１０ａｔ％程度と低く、また膜厚が６０ｎｍ程度と厚い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０を形成することにより、モフォロジーの良好な膜を形成することができる。
【００２５】
図６に示すように、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０のうち、シリコン（Ｓｉ）を優先的に酸化することにより、シリコン酸化物（ＳｉＯ２）が生成され、かつゲルマニウム酸化物（ＧｅＯ２）が生成されない選択酸化を行う。
【００２６】
このシリコン酸化物（ＳｉＯ２）を生成する際、いわゆる雪かき（Ｐｌｏｗ）効果によって、ゲルマニウム（Ｇｅ）が下方に押し出され、ゲート絶縁膜上に堆積されることにより、モフォロジーが劣化することなく、ゲルマニウム（Ｇｅ）濃度が３０ａｔ％と高く、かつ膜厚が１０ｎｍ程度と薄い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０が形成されると共に、膜厚が８０ｎｍ程度のシリコン酸化（ＳｉＯ２）膜１７０が形成される。
【００２７】
なお、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０のうち、シリコン（Ｓｉ）を優先的に酸化するためには、例えば酸化剤である水蒸気（Ｈ２Ｏ）と、還元剤である水素（Ｈ２）とを両方含むガス系を用いて、これら水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、当該ガス系の温度とを所望の範囲内に選定することにより、選択酸化を行うのが望ましい。
【００２８】
ここで、図２０に、水蒸気（Ｈ２Ｏ）と水素（Ｈ２）を両方含むガス系における、水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、当該ガス系の温度との関係を示す。この図２０において、曲線Ｌ１０の下側に位置する範囲Ｒ１０は、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）がいずれも酸化されない範囲を示し、曲線Ｌ１０の上側に位置し、かつ曲線Ｌ２０の下側に位置する範囲Ｒ２０は、シリコン（Ｓｉ）が酸化され、かつゲルマニウム（Ｇｅ）が酸化されない範囲を示し、曲線Ｌ２０の上側に位置する範囲Ｒ３０は、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）がいずれも酸化される範囲を示す。
【００２９】
従って、水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、ガス系の温度とを範囲Ｒ２０内に選定することにより、シリコン（Ｓｉ）は酸化される一方、ゲルマニウム（Ｇｅ）は酸化されず、仮に酸化されたとしても還元され、元のゲルマニウム（Ｇｅ）に戻る。
【００３０】
なお、酸化剤と還元剤を両方含むガス系としては、酸化剤として、水蒸気（Ｈ２Ｏ）、二酸化炭素（ＣＯ２）、酸素（Ｏ２）のうちの少なくとも１つを含むものであれば良く、また還元剤として、水素（Ｈ２）、一酸化炭素（ＣＯ）のうちの少なくとも１つを含むものであれば良い。
【００３１】
また、水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、ガス系の温度とを範囲Ｒ３０内に選定し、通常の熱酸化を行っても良い。この場合、ゲルマニウム酸化物（ＧｅＯ２）の生成量が若干増加するが、ゲルマニウム（Ｇｅ）と比較して、シリコン（Ｓｉ）の酸化速度は速いため、選択酸化の場合と同様に、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜をゲート絶縁膜上に形成することができる。
【００３２】
図６に戻って、シリコン酸化（ＳｉＯ２）膜１７０を例えば希釈フッ酸溶液などによって除去した後、図７に示すように、ＣＶＤ法などによって、膜厚が８０ｎｍ程度の多結晶シリコン（Ｓｉ）膜１８０を形成することにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０と、多結晶シリコン（Ｓｉ）膜１８０との積層構造を形成する。
【００３３】
なお、熱処理によって多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０中のゲルマニウム（Ｇｅ）が、上層の膜に拡散しても、当該上層の膜におけるゲルマニウム（Ｇｅ）濃度が約５ａｔ％を超えない場合には、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０上に、ゲルマニウム（Ｇｅ）濃度が低い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜を形成しても良い。
【００３４】
図８に示すように、フォトレジスト工程、ＲＩＥ（Reactive Ion Etching）工程などを実行することにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１９０Ａ及び多結晶シリコン（Ｓｉ）膜１９０Ｂからなるゲート電極１９０及びゲート絶縁膜１９５を形成する。
【００３５】
図９に示すように、例えばボロン（Ｂ）、フッ化ボロン（BF２）、インジウム（Ｉｎ）などのＰ型ドーパントのイオン注入を行った後、所定の熱処理を行って当該イオン注入したボロン（Ｂ）を活性化させることにより、接合深さが浅く、低濃度のソースエクステンション領域１９８Ａ及びドレインエクステンション領域１９８Ｂを形成する。
【００３６】
そして、ゲート電極１９０の側面にゲート電極側壁２００Ａ及び２００Ｂを形成した後、さらにボロン（Ｂ）、フッ化ボロン（BF２）、インジウム（Ｉｎ）などのＰ型ドーパントのイオン注入を行う。続いて、ボロン（Ｂ）を拡散させるような熱処理を行うことにより、ゲート電極１９０にイオン注入したボロン（Ｂ）を活性化させると共に、ソース領域２１０Ａ及びドレイン領域２１０Ｂを形成する。
【００３７】
ニッケル（Ni）、白金（Ｐｔ）などの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、ゲート電極１９０の表面並びにソース領域２１０Ａ及びドレイン領域２１０Ｂの表面部分に、寄生抵抗を低減するためのシリサイド２２０Ａ〜２２０Ｃを形成する。
【００３８】
続いて、層間絶縁膜（図示せず）を形成した後、当顔層間絶縁膜に、コンタクトプラグ（図示せず）を形成して配線工程を行うことにより、ＰＭＯＳＦＥＴ３００を形成する。
【００３９】
以上の方法により製造されたＰＭＯＳＦＥＴ３００は、図９に示すように、半導体基板１００の表面部分に素子分離のための素子分離酸化膜１２０Ａ及び１２０Ｂが形成され、当該素子分離酸化膜１２０Ａ及び１２０Ｂにより分離された素子領域の中央部付近には、半導体基板１００表面上に形成されたゲート絶縁膜１９５を介して、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１９０Ａ及び多結晶シリコン（Ｓｉ）膜１９０Ｂからなるゲート電極１９０が形成されている。
【００４０】
このゲート電極１９０の側面には、絶縁膜としてのゲート電極側壁２００Ａ及び２００Ｂが形成され、またゲート電極１９０の下方に位置し、かつ半導体基板１００の表面付近には、電流が流れるチャネル領域２３０が形成されている。
【００４１】
このチャネル領域２３０と素子分離酸化膜１２０Ａの間には、ソース領域２１０Ａが形成されると共に、チャネル領域２３０と素子分離酸化膜１２０Ｂの間には、ドレイン領域２１０Ｂが形成されている。
【００４２】
さらにゲート電極１９０の表面とソース領域２１０Ａ及びドレイン領域２１０Ｂの表面には、寄生抵抗を低減するためのシリサイド２２０Ａ〜２２０Ｃが形成されている。
【００４３】
このように本実施の形態によれば、まずゲルマニウム（Ｇｅ）濃度が低く、かつ膜厚が厚い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０を、モフォロジーが均一となるように形成した後、当該多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０のうち、シリコン（Ｓｉ）を優先的に酸化することにより、ゲート絶縁膜１４０上に、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０をモフォロジー良く形成することができる。
【００４４】
これにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１９０Ａ中のゲルマニウム（Ｇｅ）が多結晶シリコン（Ｓｉ）膜１９０Ｂに拡散する量を低減して、シリサイド２２０Ａの高抵抗化を防止すると共に、ボロン（Ｂ）の活性化率を高くして、ゲート電極１９０の空乏化を抑制することができる。
【００４５】
（２）第２の実施の形態
図１０〜図１９に、本発明の第２の実施の形態によるＣＭＯＳＦＥＴの製造方法を示す。まずフォトリソグラフィ技術を用いて、半導体基板４００上に所望のレジストパターンを形成し、これをマスクとしてボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などをイオン注入する。
【００４６】
同様にして、半導体基板４００上に所望のレジストパターンを形成し、これをマスクとしてリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などをイオン注入する。そして、熱処理を行うことにより、図１０に示すように、深さが１μｍ程度のＰ型半導体領域４１０とＮ型半導体領域４２０を形成する。
【００４７】
図１１に示すように、半導体基板４００上の所望の領域に膜厚が４００ｎｍ程度の素子分離酸化膜４３０を形成する。図１２に示すように、膜厚が１０ｎｍ程度の保護酸化膜４４０を形成し、ゲート閾値電圧を調整するためのイオン注入を行った後、当該保護酸化膜４４０を除去する。
【００４８】
図１３に示すように、半導体基板４００の基板表面上に、例えば膜厚が数ｎｍ程度のシリコン酸化（ＳｉＯ２）膜からなるゲート絶縁膜４５０を形成する。なお、このゲート絶縁膜４５０としては、シリコン酸化（ＳｉＯ２）膜でなくても良く、例えば窒素を０〜数％程度含むオキシナイトライド膜やタンタル酸化（ＴａＯ２）膜、ジルコニウム酸化（ＺｒＯｘ）膜やハフニウム酸化（ＨｆＯｘ）膜（但し、ｘは正の整数）などの高誘電体材料、又はこれらのシリケート膜を用いても良い。
【００４９】
図１４に示すように、ＣＶＤ法等を用いて、ゲート絶縁膜１４０上に、数ｎｍ程度のシード・シリコン（Ｓｉ）（図示せず）を堆積した後、ゲルマニウム（Ｇｅ）を１０ａｔ％程度含む多結晶シリコンゲルマニウム（ＳｉＧｅ）を３０ｎｍ程度堆積することにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４６０を形成する。
【００５０】
このように、ゲルマニウム（Ｇｅ）濃度が１０ａｔ％程度と低く、また膜厚が３０ｎｍ程度と厚い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４６０を形成することにより、モフォロジーの良好な膜を形成することができる。
【００５１】
図１５に示すように、第１の実施の形態と同様に、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４６０のうち、シリコン（Ｓｉ）を優先的に酸化することにより、シリコン酸化物（ＳｉＯ２）が生成され、かつゲルマニウム酸化物（ＧｅＯ２）が生成されない選択酸化を行う。
【００５２】
このシリコン酸化物（ＳｉＯ２）を生成する際、いわゆる雪かき（Ｐｌｏｗ）効果によって、ゲルマニウム（Ｇｅ）が下方に押し出され、ゲート絶縁膜４５０上に堆積されることにより、モフォロジーが劣化することなく、ゲルマニウム（Ｇｅ）濃度が３０ａｔ％と高く、かつ膜厚が１０ｎｍ程度と薄い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０が形成されると共に、膜厚が４０ｎｍ程度のシリコン酸化（ＳｉＯ２）膜４８０が形成される。
【００５３】
なお、第１の実施の形態と同様に、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４６０のうち、シリコン（Ｓｉ）を優先的に酸化するためには、例えば酸化剤である水蒸気（Ｈ２Ｏ）と、還元剤である水素（Ｈ２）とを両方含むガス系を用いて、これら水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、当該ガス系の温度とを、図２０に示す範囲Ｒ２０内に選定することにより、選択酸化を行うのが望ましい。また、水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、ガス系の温度とを範囲Ｒ３０内に選定し、通常の熱酸化を行っても良い。
【００５４】
図１５に戻って、シリコン酸化（ＳｉＯ２）膜４８０を例えば希釈フッ酸溶液などによって除去した後、図１６に示すように、Ｎ型半導体領域４２０に対応するパターンを有するフォトレジスト４９０を形成し、これをマスクとし、所定のアルカリ系溶液を用いて多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０にエッチングを行うことにより、Ｐ型半導体領域４１０上に位置する多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０を除去する。
【００５５】
図１７に示すように、フォトレジスト４９０を除去した後、ＣＶＤ法などによって膜厚が１００ｎｍ程度の多結晶シリコン（Ｓｉ）膜５００を形成する。これにより、ＰＭＯＳＦＥＴが形成されるＮ型半導体領域４２０上には、ゲルマニウム（Ｇｅ）濃度が３０ａｔ％であって、膜厚が１０ｎｍ程度の多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０と、膜厚が１００ｎｍ程度の多結晶シリコン（Ｓｉ）膜５００との積層構造を形成する。一方、ＮＭＯＳＦＥＴが形成されるＰ型半導体領域４１０上には、膜厚が１００ｎｍ程度の多結晶シリコン（Ｓｉ）膜５００のみを形成する。
【００５６】
なお、熱処理によって多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０中のゲルマニウム（Ｇｅ）が、上層の膜に拡散しても、当該上層の膜におけるゲルマニウム（Ｇｅ）濃度が約５ａｔ％を超えない場合には、多結晶シリコン（Ｓｉ）膜５００ではなく、ゲルマニウム（Ｇｅ）濃度が低い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜を形成しても良い。
【００５７】
図１８に示すように、フォトレジスト工程、ＲＩＥ（Reactive Ion Etching）工程などを実行することにより、Ｎ型半導体領域４２０上に、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜５１０Ａ及び多結晶シリコン（Ｓｉ）膜５１０Ｂからなるゲート電極５１０とゲート絶縁膜５１５を形成し、Ｐ型半導体領域４１０上に、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜からなるゲート電極５２０とゲート絶縁膜５２５を形成する。
【００５８】
図１９に示すように、Ｎ型半導体領域４２０上に、例えばボロン（Ｂ）などのＰ型ドーパントをイオン注入した後、ボロン（Ｂ）を拡散させるような熱処理を行うことにより、接合深さが浅く、低濃度のソースエクステンション領域５２７Ａ及びドレインエクステンション領域５２７Ｂを形成する。
【００５９】
さらに、Ｐ型半導体領域４１０上に、例えばリン（Ｐ）などのＮ型ドーパントをイオン注入した後、リン（Ｐ）を拡散させるような熱処理を行うことにより、接合深さが浅く、低濃度のソースエクステンション領域５２８Ａ及びドレインエクステンション領域５２８Ｂを形成する。
【００６０】
そして、ゲート電極５１０の側面にゲート電極側壁５３０Ａ及び５３０Ｂを形成すると共に、ゲート電極５２０の側面にゲート電極側壁５４０Ａ及び５４０Ｂを形成する。
【００６１】
続いて、Ｎ型半導体領域４２０上に、例えばボロン（Ｂ）などのＰ型ドーパントをイオン注入した後、ボロン（Ｂ）を拡散させるような熱処理を行うことにより、ゲート電極５１０にイオン注入したボロン（Ｂ）を活性化させると共に、ソース領域５５０Ａ及びドレイン領域５５０Ｂを形成する。
【００６２】
さらに、Ｐ型半導体領域４１０上に、例えばリン（Ｐ）などのＮ型ドーパントをイオン注入した後、リン（Ｐ）を拡散させるような熱処理を行うことにより、ゲート電極５２０にイオン注入したリン（Ｐ）を活性化させると共に、ソース領域５６０Ａ及びドレイン領域５６０Ｂを形成する。
【００６３】
ニッケル（Ni）、白金（Ｐｔ）などの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、ゲート電極５１０の表面並びにソース領域５５０Ａ及びドレイン領域５５０Ｂの表面部分に、寄生抵抗を低減するためのシリサイド５７０Ａ〜５７０Ｃを形成し、ゲート電極５２０の表面並びにソース領域５６０Ａ及びドレイン領域５６０Ｂの表面部分に、シリサイド５８０Ａ〜５８０Ｃを形成する。
【００６４】
続いて、層間絶縁膜（図示せず）を形成した後、当顔層間絶縁膜に、コンタクトプラグ（図示せず）を形成して配線工程を行うことにより、ＰＭＯＳＦＥＴ７００ＡとＮＭＯＳＦＥＴ７００ＢからなるＣＭＯＳＦＥＴ７００を形成する。
【００６５】
以上の方法により製造されたＣＭＯＳＦＥＴ７００は、図１９に示すように、半導体基板４００の表面部分に素子分離のための素子分離酸化膜４３０が形成され、当該素子分離酸化膜４３０により分離されたＮ型半導体領域４２０の中央部付近には、半導体基板４００表面上に形成されたゲート絶縁膜５１５を介して、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜５１０Ａ及び多結晶シリコン（Ｓｉ）膜５１０Ｂからなるゲート電極５１０が形成されている。
【００６６】
このゲート電極５１０の側面には、絶縁膜としてのゲート電極側壁５３０Ａ及び５３０Ｂが形成され、またゲート電極５１０の下方に位置し、かつ半導体基板４００の表面付近には、電流が流れるチャネル領域５９０が形成されている。
【００６７】
このチャネル領域５９０と素子分離酸化膜４３０の間には、ソース領域５５０Ａが形成されると共に、チャネル領域５９０と図示しない素子分離酸化膜の間には、ドレイン領域５５０Ｂが形成されている。
【００６８】
さらにゲート電極５１０の表面とソース領域５５０Ａ及びドレイン領域５５０Ｂの表面には、寄生抵抗を低減するためのシリサイド５７０Ａ〜５７０Ｃが形成されている。
【００６９】
一方、Ｐ型半導体領域４１０の中央部付近には、半導体基板４００表面上に形成されたゲート絶縁膜５２５を介して、多結晶シリコン（Ｓｉ）膜からなるゲート電極５２０が形成されている。
【００７０】
このゲート電極５２０の側面には、絶縁膜としてのゲート電極側壁５４０Ａ及び５４０Ｂが形成され、またゲート電極５２０の下方に位置し、かつ半導体基板４００の表面付近には、電流が流れるチャネル領域６００が形成されている。
【００７１】
このチャネル領域６００と図示しない素子分離酸化膜の間には、ソース領域５６０Ａが形成されると共に、チャネル領域６００と素子分離酸化膜４３０の間には、ドレイン領域５６０Ｂが形成されている。さらにゲート電極５２０の表面とソース領域５６０Ａ及びドレイン領域５６０Ｂの表面には、シリサイド５８０Ａ〜５８０Ｃが形成されている。
【００７２】
このように本実施の形態によれば、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄いシリコンゲルマニウム（ＳｉＧｅ）膜を、ゲート絶縁膜４５０上にモフォロジー良く形成することができる。
【００７３】
これにより、ＣＭＯＳＦＥＴ７００を形成する際、ＰＭＯＳＦＥＴ７００Ａには、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜５１０Ａと多結晶シリコン（Ｓｉ）膜５１０Ｂからなるゲート電極５１０を形成すると共に、ＮＭＯＳＦＥＴ７００Ｂには、多結晶シリコン（Ｓｉ）膜からなるゲート電極５２０を形成しても、ＰＭＯＳＦＥＴ７００Ａのゲート電極５１０とＮＭＯＳＦＥＴ７００Ｂのゲート電極５２０との高さの差が大きくなることを抑制することができ、ゲート電極の加工ができなくなる不都合を防止できる。
【００７４】
（３）他の実施の形態
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０及び４６０、多結晶シリコン（Ｓｉ）膜１８０及び５００において用いられるシリコン（Ｓｉ）に代えて、カーボン（Ｃ）を用いても良く、この場合、ゲルマニウム（Ｇｅ）濃度が低く、かつ膜厚が厚い多結晶カーボンゲルマニウム（ＣＧｅ）膜を形成した後、当該多結晶カーボンゲルマニウム（ＣＧｅ）膜のうち、カーボン（Ｃ）を優先的に酸化することにより、ゲート絶縁膜上に、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄い多結晶カーボンゲルマニウム（ＣＧｅ）膜を形成しても良い。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施の形態によるＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図３】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図６】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図８】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図９】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１０】本発明の第２の実施の形態によるＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１１】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１２】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１３】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１４】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１５】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１６】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１７】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１８】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１９】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２０】水蒸気と水素を両方含むガス系における、水蒸気及び水素の分圧比ＰＨ２Ｏ／ＰＨ２と、当該ガス系の温度との関係を示す説明図である。
【符号の説明】
【００７６】
１００、４００ 半導体基板
１４０、４５０ ゲート絶縁膜
１５０、１６０、１９０Ａ、４７０、５１０Ａ 多結晶シリコンゲルマニウム（ＳｉＧｅ）膜
１８０、１９０Ｂ、５００、５１０Ｂ 多結晶シリコン（Ｓｉ）膜
１９０、５１０、５２０ ゲート電極
２００、５３０、５４０ ゲート電極側壁
２１０、５５０、５６０ ソース領域、ドレイン領域
２２０、５７０、５８０ シリサイド
３００ ＰＭＯＳＦＥＴ
４１０ Ｐ型半導体領域
４２０ Ｎ型半導体領域
７００ ＣＭＯＳＦＥＴ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、Ｐチャネル型ＭＯＳトランジスタ（以下、これをＰＭＯＳＦＥＴと呼ぶ）のゲート電極材として、シリコン（Ｓｉ）にゲルマニウム（Ｇｅ）を含有させたシリコンゲルマニウム（ＳｉＧｅ）を使用することが提案されている。これにより、Ｐ型ドーパントであるボロン（Ｂ）の活性化率（導入した全不純物原子数に対して、活性化している割合）を高くすることができ、よってゲート電極の界面付近に形成される空乏層を薄くしゲート電極の空乏化を抑制することが可能となる。
【０００３】
ところで、ゲート電極の表面部分には、寄生抵抗を低減するためのシリサイドが形成されるが、シリコンゲルマニウム（ＳｉＧｅ）は、コバルト（Ｃｏ）やニッケル（Ｎｉ）などからなるシリサイドとの整合が悪く当該シリサイドの高抵抗化を引き起こす。このため、ゲート電極を形成する際、シリコンゲルマニウム（ＳｉＧｅ）膜の上層に、シリサイドと反応させるシリサイド反応層としてのシリコン（Ｓｉ）膜を形成し、シリコンゲルマニウム（ＳｉＧｅ）膜とシリコン（Ｓｉ）膜の積層構造を形成することが提案されている。
【０００４】
しかし、シリコンゲルマニウム（ＳｉＧｅ）膜とシリコン（Ｓｉ）膜を形成した後、所定の熱処理を行うと、シリコンゲルマニウム（ＳｉＧｅ）膜中のゲルマニウム（Ｇｅ）は、上層のシリコン（Ｓｉ）膜に拡散する。この場合、上層のシリコン（Ｓｉ）膜におけるゲルマニウム（Ｇｅ）濃度が約５ａｔ％を超えると、後に形成されるシリサイドが高抵抗化する不都合が生じる。なお、ａｔ％は原子組成比を表す。
【０００５】
そこで、シリコンゲルマニウム（ＳｉＧｅ）膜中のゲルマニウム（Ｇｅ）が、上層のシリコン（Ｓｉ）膜に拡散することを防止するため、下層のシリコンゲルマニウム（ＳｉＧｅ）膜は、可能な限りゲルマニウム（Ｇｅ）濃度が低く、かつ膜厚が薄いことが望ましい。
【０００６】
しかし、ＰＭＯＳＦＥＴにおいて、イオン注入されるボロンの活性化率を高くして、ゲート電極の空乏化を抑制するためには、シリコンゲルマニウム（ＳｉＧｅ）膜のゲルマニウム（Ｇｅ）濃度を高くする必要がある。従って、ゲルマニウム（Ｇｅ）濃度が低いシリコンゲルマニウム（ＳｉＧｅ）を形成することは、ゲート電極の空乏化を引き起こし、トランジスタの駆動能力を向上させることが難しくなる。
【０００７】
そこで、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄いシリコンゲルマニウム（ＳｉＧｅ）膜を、ゲート絶縁膜との界面付近に形成すれば、上層のシリコン（Ｓｉ）膜にゲルマニウム（Ｇｅ）が拡散する量を低減してシリサイドの高抵抗化を防止すると共に、ボロンの活性化率を高くしてゲート電極の空乏化を抑制することが可能になる。
【０００８】
しかし、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄いシリコンゲルマニウム（ＳｉＧｅ）膜は、ゲルマニウム（Ｇｅ）の融点が約９４５℃と低いことから、マイグレーション（移動）し易く、その結果、膜表面に多数の凹凸が形成され、モフォロジー（表面の形態）が悪化する問題があった。
【０００９】
ところで、Ｎチャネル型ＭＯＳトランジスタ（以下、これをＮＭＯＳＦＥＴと呼ぶ）の場合には、ゲート電極材として、シリコンゲルマニウム（ＳｉＧｅ）を使用すると、逆に、Ｎ型ドーパントであるリン（Ｐ）やヒ素（Ａｓ）の活性化率は低下する。
【００１０】
よって、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴからなる相補型ＭＯＳトランジスタ（以下、これをＣＭＯＳＦＥＴと呼ぶ）を形成する際、ＰＭＯＳＦＥＴのゲート電極には、シリコンゲルマニウム（ＳｉＧｅ）膜とシリコン（Ｓｉ）膜を形成して積層構造を形成すると共に、ＮＭＯＳＦＥＴのゲート電極には、シリコン（Ｓｉ）膜のみを形成することが望ましい。
【００１１】
しかし、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄いシリコンゲルマニウム（ＳｉＧｅ）膜を形成すると、モフォロジーが悪化するため、ＰＭＯＳＦＥＴのゲート電極の下層には、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が厚いシリコンゲルマニウム（ＳｉＧｅ）膜を形成せざるを得ない。この場合、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴのゲート電極の高さが大きく異なり、その結果、ゲート電極を形成することができなくなるという問題があった。
【００１２】
以下、ゲート電極材としてシリコンゲルマニウム（ＳｉＧｅ）を使用したＭＯＳＦＥＴに関する文献名を記載する。
【特許文献１】特開２００２−３４３８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、ゲート電極の空乏化を抑制すると共に、シリサイドの高抵抗化を防止することができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１４】
本発明の一態様による半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、
前記膜を酸化することにより、前記ゲート絶縁膜上に、前記膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、前記第１の膜上に酸化膜を形成するステップと、
前記酸化膜を除去するステップと、
前記第１の膜上に、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、
前記第２の膜及び前記第１の膜にエッチングを行うことにより、ゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物をイオン注入することにより、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする。
【００１５】
また本発明の一態様による半導体装置は、
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、所定の半導体材料とゲルマニウムとを含む第１の膜と、第１の膜上に形成され、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜とを有するゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と
を備えることを特徴とする。
【００１６】
また本発明の一態様による半導体装置の製造方法は、
半導体基板の表面部分に、第１導電型の半導体領域と第２導電型の半導体領域を形成するステップと、
前記半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、
前記膜を酸化することにより、前記ゲート絶縁膜上に、前記膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、前記第１の膜上に酸化膜を形成するステップと、
前記酸化膜を除去するステップと、
前記第２導電型の半導体領域に対応するパターンを有するマスクパターンを形成し、前記マスクパターンを用いて、前記第１の膜にエッチングを行うことにより、前記第１導電型の半導体領域上に前記ゲート絶縁膜を介して形成されている前記第１の膜を除去するステップと、
前記マスクパターンを除去した後、前記第１導電型の半導体領域上に形成された前記ゲート絶縁膜上と、前記第２導電型の半導体領域上に形成された前記第１の膜上とに、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、
前記第２導電型の半導体領域上に形成された前記第２の膜及び前記第１の膜にエッチングを行うことにより、第１のゲート電極を形成し、前記第１導電型の半導体領域上に形成された前記第２の膜にエッチングを行うことにより、第２のゲート電極を形成するステップと、
前記第２導電型の半導体領域上に、前記第１のゲート電極をマスクとして、第１導電型の不純物をイオン注入することにより、第１のソース領域及び第１のドレイン領域を形成し、前記第１導電型の半導体領域上に、前記第２のゲート電極をマスクとして、第２導電型の不純物をイオン注入することにより、第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする。
【００１７】
また本発明の一態様による半導体装置は、
半導体基板の表面部分に形成された第１導電型の半導体領域及び第２導電型の半導体領域のうち、前記第２導電型の半導体領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、所定の半導体材料とゲルマニウムとを含む第１の膜と、第１の膜上に形成され、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜とを有する第１のゲート電極と、
前記第２導電型の半導体領域の表面部分において、前記第１のゲート電極の下方に位置する第１のチャネル領域の両側にそれぞれ形成された第１のソース領域及び第１のドレイン領域とを有する第１のトランジスタと、
前記第１導電型の半導体領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された前記第２の膜からなる第２のゲート電極と、
前記第１導電型の半導体領域の表面部分において、前記第２のゲート電極の下方に位置する第２のチャネル領域の両側にそれぞれ形成された第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタと
を備えることを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置及びその製造方法によれば、ゲート電極の空乏化を抑制すると共に、シリサイドの高抵抗化を防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照して説明する。
【００２０】
（１）第１の実施の形態
図１〜図９に、本発明の第１の実施の形態によるＰＭＯＳＦＥＴの製造方法を示す。まず図１に示すように、フォトリソグラフィ技術を用いて、Ｐ型半導体基板１００上に所望のレジストパターンを形成し、これをマスクとしてリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などをイオン注入した後、熱処理を行うことにより、深さが１μｍ程度のＮ型半導体領域１１０を形成する。
【００２１】
図２に示すように、半導体基板１００上の所望の領域に膜厚が４００ｎｍ程度の素子分離酸化膜１２０Ａ及び１２０Ｂを形成する。図３に示すように、膜厚が８ｎｍ程度の保護酸化膜１３０を形成し、ＰＭＯＳＦＥＴのゲート閾値電圧を調整するためのイオン注入を行った後、当該保護酸化膜１３０を除去する。
【００２２】
図４に示すように、半導体基板１００の基板表面上に、例えば膜厚が数ｎｍ程度のシリコン酸化（ＳｉＯ２）膜からなるゲート絶縁膜１４０を形成する。なお、このゲート絶縁膜１４０としては、シリコン酸化（ＳｉＯ２）膜でなくても良く、例えば窒素を０〜数％程度含むオキシナイトライド膜やタンタル酸化（ＴａＯ２）膜、ジルコニウム酸化（ＺｒＯｘ）膜やハフニウム酸化（ＨｆＯｘ）膜（但し、ｘは正の整数）などの高誘電体材料、又はこれらのシリケート膜を用いても良い。
【００２３】
図５に示すように、ＣＶＤ(Chemical Vapor Deposition)法等を用いて、ゲート絶縁膜１４０上に、ゲルマニウム（Ｇｅ）を１０ａｔ％程度含む多結晶シリコンゲルマニウム（ＳｉＧｅ）を６０ｎｍ程度堆積することにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０を形成する。
【００２４】
このように、ゲルマニウム（Ｇｅ）濃度が１０ａｔ％程度と低く、また膜厚が６０ｎｍ程度と厚い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０を形成することにより、モフォロジーの良好な膜を形成することができる。
【００２５】
図６に示すように、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０のうち、シリコン（Ｓｉ）を優先的に酸化することにより、シリコン酸化物（ＳｉＯ２）が生成され、かつゲルマニウム酸化物（ＧｅＯ２）が生成されない選択酸化を行う。
【００２６】
このシリコン酸化物（ＳｉＯ２）を生成する際、いわゆる雪かき（Ｐｌｏｗ）効果によって、ゲルマニウム（Ｇｅ）が下方に押し出され、ゲート絶縁膜上に堆積されることにより、モフォロジーが劣化することなく、ゲルマニウム（Ｇｅ）濃度が３０ａｔ％と高く、かつ膜厚が１０ｎｍ程度と薄い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０が形成されると共に、膜厚が８０ｎｍ程度のシリコン酸化（ＳｉＯ２）膜１７０が形成される。
【００２７】
なお、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０のうち、シリコン（Ｓｉ）を優先的に酸化するためには、例えば酸化剤である水蒸気（Ｈ２Ｏ）と、還元剤である水素（Ｈ２）とを両方含むガス系を用いて、これら水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、当該ガス系の温度とを所望の範囲内に選定することにより、選択酸化を行うのが望ましい。
【００２８】
ここで、図２０に、水蒸気（Ｈ２Ｏ）と水素（Ｈ２）を両方含むガス系における、水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、当該ガス系の温度との関係を示す。この図２０において、曲線Ｌ１０の下側に位置する範囲Ｒ１０は、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）がいずれも酸化されない範囲を示し、曲線Ｌ１０の上側に位置し、かつ曲線Ｌ２０の下側に位置する範囲Ｒ２０は、シリコン（Ｓｉ）が酸化され、かつゲルマニウム（Ｇｅ）が酸化されない範囲を示し、曲線Ｌ２０の上側に位置する範囲Ｒ３０は、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）がいずれも酸化される範囲を示す。
【００２９】
従って、水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、ガス系の温度とを範囲Ｒ２０内に選定することにより、シリコン（Ｓｉ）は酸化される一方、ゲルマニウム（Ｇｅ）は酸化されず、仮に酸化されたとしても還元され、元のゲルマニウム（Ｇｅ）に戻る。
【００３０】
なお、酸化剤と還元剤を両方含むガス系としては、酸化剤として、水蒸気（Ｈ２Ｏ）、二酸化炭素（ＣＯ２）、酸素（Ｏ２）のうちの少なくとも１つを含むものであれば良く、また還元剤として、水素（Ｈ２）、一酸化炭素（ＣＯ）のうちの少なくとも１つを含むものであれば良い。
【００３１】
また、水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、ガス系の温度とを範囲Ｒ３０内に選定し、通常の熱酸化を行っても良い。この場合、ゲルマニウム酸化物（ＧｅＯ２）の生成量が若干増加するが、ゲルマニウム（Ｇｅ）と比較して、シリコン（Ｓｉ）の酸化速度は速いため、選択酸化の場合と同様に、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜をゲート絶縁膜上に形成することができる。
【００３２】
図６に戻って、シリコン酸化（ＳｉＯ２）膜１７０を例えば希釈フッ酸溶液などによって除去した後、図７に示すように、ＣＶＤ法などによって、膜厚が８０ｎｍ程度の多結晶シリコン（Ｓｉ）膜１８０を形成することにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０と、多結晶シリコン（Ｓｉ）膜１８０との積層構造を形成する。
【００３３】
なお、熱処理によって多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０中のゲルマニウム（Ｇｅ）が、上層の膜に拡散しても、当該上層の膜におけるゲルマニウム（Ｇｅ）濃度が約５ａｔ％を超えない場合には、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０上に、ゲルマニウム（Ｇｅ）濃度が低い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜を形成しても良い。
【００３４】
図８に示すように、フォトレジスト工程、ＲＩＥ（Reactive Ion Etching）工程などを実行することにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１９０Ａ及び多結晶シリコン（Ｓｉ）膜１９０Ｂからなるゲート電極１９０及びゲート絶縁膜１９５を形成する。
【００３５】
図９に示すように、例えばボロン（Ｂ）、フッ化ボロン（BF２）、インジウム（Ｉｎ）などのＰ型ドーパントのイオン注入を行った後、所定の熱処理を行って当該イオン注入したボロン（Ｂ）を活性化させることにより、接合深さが浅く、低濃度のソースエクステンション領域１９８Ａ及びドレインエクステンション領域１９８Ｂを形成する。
【００３６】
そして、ゲート電極１９０の側面にゲート電極側壁２００Ａ及び２００Ｂを形成した後、さらにボロン（Ｂ）、フッ化ボロン（BF２）、インジウム（Ｉｎ）などのＰ型ドーパントのイオン注入を行う。続いて、ボロン（Ｂ）を拡散させるような熱処理を行うことにより、ゲート電極１９０にイオン注入したボロン（Ｂ）を活性化させると共に、ソース領域２１０Ａ及びドレイン領域２１０Ｂを形成する。
【００３７】
ニッケル（Ni）、白金（Ｐｔ）などの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、ゲート電極１９０の表面並びにソース領域２１０Ａ及びドレイン領域２１０Ｂの表面部分に、寄生抵抗を低減するためのシリサイド２２０Ａ〜２２０Ｃを形成する。
【００３８】
続いて、層間絶縁膜（図示せず）を形成した後、当顔層間絶縁膜に、コンタクトプラグ（図示せず）を形成して配線工程を行うことにより、ＰＭＯＳＦＥＴ３００を形成する。
【００３９】
以上の方法により製造されたＰＭＯＳＦＥＴ３００は、図９に示すように、半導体基板１００の表面部分に素子分離のための素子分離酸化膜１２０Ａ及び１２０Ｂが形成され、当該素子分離酸化膜１２０Ａ及び１２０Ｂにより分離された素子領域の中央部付近には、半導体基板１００表面上に形成されたゲート絶縁膜１９５を介して、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１９０Ａ及び多結晶シリコン（Ｓｉ）膜１９０Ｂからなるゲート電極１９０が形成されている。
【００４０】
このゲート電極１９０の側面には、絶縁膜としてのゲート電極側壁２００Ａ及び２００Ｂが形成され、またゲート電極１９０の下方に位置し、かつ半導体基板１００の表面付近には、電流が流れるチャネル領域２３０が形成されている。
【００４１】
このチャネル領域２３０と素子分離酸化膜１２０Ａの間には、ソース領域２１０Ａが形成されると共に、チャネル領域２３０と素子分離酸化膜１２０Ｂの間には、ドレイン領域２１０Ｂが形成されている。
【００４２】
さらにゲート電極１９０の表面とソース領域２１０Ａ及びドレイン領域２１０Ｂの表面には、寄生抵抗を低減するためのシリサイド２２０Ａ〜２２０Ｃが形成されている。
【００４３】
このように本実施の形態によれば、まずゲルマニウム（Ｇｅ）濃度が低く、かつ膜厚が厚い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０を、モフォロジーが均一となるように形成した後、当該多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０のうち、シリコン（Ｓｉ）を優先的に酸化することにより、ゲート絶縁膜１４０上に、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１６０をモフォロジー良く形成することができる。
【００４４】
これにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１９０Ａ中のゲルマニウム（Ｇｅ）が多結晶シリコン（Ｓｉ）膜１９０Ｂに拡散する量を低減して、シリサイド２２０Ａの高抵抗化を防止すると共に、ボロン（Ｂ）の活性化率を高くして、ゲート電極１９０の空乏化を抑制することができる。
【００４５】
（２）第２の実施の形態
図１０〜図１９に、本発明の第２の実施の形態によるＣＭＯＳＦＥＴの製造方法を示す。まずフォトリソグラフィ技術を用いて、半導体基板４００上に所望のレジストパターンを形成し、これをマスクとしてボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などをイオン注入する。
【００４６】
同様にして、半導体基板４００上に所望のレジストパターンを形成し、これをマスクとしてリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などをイオン注入する。そして、熱処理を行うことにより、図１０に示すように、深さが１μｍ程度のＰ型半導体領域４１０とＮ型半導体領域４２０を形成する。
【００４７】
図１１に示すように、半導体基板４００上の所望の領域に膜厚が４００ｎｍ程度の素子分離酸化膜４３０を形成する。図１２に示すように、膜厚が１０ｎｍ程度の保護酸化膜４４０を形成し、ゲート閾値電圧を調整するためのイオン注入を行った後、当該保護酸化膜４４０を除去する。
【００４８】
図１３に示すように、半導体基板４００の基板表面上に、例えば膜厚が数ｎｍ程度のシリコン酸化（ＳｉＯ２）膜からなるゲート絶縁膜４５０を形成する。なお、このゲート絶縁膜４５０としては、シリコン酸化（ＳｉＯ２）膜でなくても良く、例えば窒素を０〜数％程度含むオキシナイトライド膜やタンタル酸化（ＴａＯ２）膜、ジルコニウム酸化（ＺｒＯｘ）膜やハフニウム酸化（ＨｆＯｘ）膜（但し、ｘは正の整数）などの高誘電体材料、又はこれらのシリケート膜を用いても良い。
【００４９】
図１４に示すように、ＣＶＤ法等を用いて、ゲート絶縁膜１４０上に、数ｎｍ程度のシード・シリコン（Ｓｉ）（図示せず）を堆積した後、ゲルマニウム（Ｇｅ）を１０ａｔ％程度含む多結晶シリコンゲルマニウム（ＳｉＧｅ）を３０ｎｍ程度堆積することにより、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４６０を形成する。
【００５０】
このように、ゲルマニウム（Ｇｅ）濃度が１０ａｔ％程度と低く、また膜厚が３０ｎｍ程度と厚い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４６０を形成することにより、モフォロジーの良好な膜を形成することができる。
【００５１】
図１５に示すように、第１の実施の形態と同様に、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４６０のうち、シリコン（Ｓｉ）を優先的に酸化することにより、シリコン酸化物（ＳｉＯ２）が生成され、かつゲルマニウム酸化物（ＧｅＯ２）が生成されない選択酸化を行う。
【００５２】
このシリコン酸化物（ＳｉＯ２）を生成する際、いわゆる雪かき（Ｐｌｏｗ）効果によって、ゲルマニウム（Ｇｅ）が下方に押し出され、ゲート絶縁膜４５０上に堆積されることにより、モフォロジーが劣化することなく、ゲルマニウム（Ｇｅ）濃度が３０ａｔ％と高く、かつ膜厚が１０ｎｍ程度と薄い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０が形成されると共に、膜厚が４０ｎｍ程度のシリコン酸化（ＳｉＯ２）膜４８０が形成される。
【００５３】
なお、第１の実施の形態と同様に、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４６０のうち、シリコン（Ｓｉ）を優先的に酸化するためには、例えば酸化剤である水蒸気（Ｈ２Ｏ）と、還元剤である水素（Ｈ２）とを両方含むガス系を用いて、これら水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、当該ガス系の温度とを、図２０に示す範囲Ｒ２０内に選定することにより、選択酸化を行うのが望ましい。また、水蒸気（Ｈ２Ｏ）及び水素（Ｈ２）の分圧比ＰＨ２Ｏ／ＰＨ２と、ガス系の温度とを範囲Ｒ３０内に選定し、通常の熱酸化を行っても良い。
【００５４】
図１５に戻って、シリコン酸化（ＳｉＯ２）膜４８０を例えば希釈フッ酸溶液などによって除去した後、図１６に示すように、Ｎ型半導体領域４２０に対応するパターンを有するフォトレジスト４９０を形成し、これをマスクとし、所定のアルカリ系溶液を用いて多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０にエッチングを行うことにより、Ｐ型半導体領域４１０上に位置する多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０を除去する。
【００５５】
図１７に示すように、フォトレジスト４９０を除去した後、ＣＶＤ法などによって膜厚が１００ｎｍ程度の多結晶シリコン（Ｓｉ）膜５００を形成する。これにより、ＰＭＯＳＦＥＴが形成されるＮ型半導体領域４２０上には、ゲルマニウム（Ｇｅ）濃度が３０ａｔ％であって、膜厚が１０ｎｍ程度の多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０と、膜厚が１００ｎｍ程度の多結晶シリコン（Ｓｉ）膜５００との積層構造を形成する。一方、ＮＭＯＳＦＥＴが形成されるＰ型半導体領域４１０上には、膜厚が１００ｎｍ程度の多結晶シリコン（Ｓｉ）膜５００のみを形成する。
【００５６】
なお、熱処理によって多結晶シリコンゲルマニウム（ＳｉＧｅ）膜４７０中のゲルマニウム（Ｇｅ）が、上層の膜に拡散しても、当該上層の膜におけるゲルマニウム（Ｇｅ）濃度が約５ａｔ％を超えない場合には、多結晶シリコン（Ｓｉ）膜５００ではなく、ゲルマニウム（Ｇｅ）濃度が低い多結晶シリコンゲルマニウム（ＳｉＧｅ）膜を形成しても良い。
【００５７】
図１８に示すように、フォトレジスト工程、ＲＩＥ（Reactive Ion Etching）工程などを実行することにより、Ｎ型半導体領域４２０上に、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜５１０Ａ及び多結晶シリコン（Ｓｉ）膜５１０Ｂからなるゲート電極５１０とゲート絶縁膜５１５を形成し、Ｐ型半導体領域４１０上に、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜からなるゲート電極５２０とゲート絶縁膜５２５を形成する。
【００５８】
図１９に示すように、Ｎ型半導体領域４２０上に、例えばボロン（Ｂ）などのＰ型ドーパントをイオン注入した後、ボロン（Ｂ）を拡散させるような熱処理を行うことにより、接合深さが浅く、低濃度のソースエクステンション領域５２７Ａ及びドレインエクステンション領域５２７Ｂを形成する。
【００５９】
さらに、Ｐ型半導体領域４１０上に、例えばリン（Ｐ）などのＮ型ドーパントをイオン注入した後、リン（Ｐ）を拡散させるような熱処理を行うことにより、接合深さが浅く、低濃度のソースエクステンション領域５２８Ａ及びドレインエクステンション領域５２８Ｂを形成する。
【００６０】
そして、ゲート電極５１０の側面にゲート電極側壁５３０Ａ及び５３０Ｂを形成すると共に、ゲート電極５２０の側面にゲート電極側壁５４０Ａ及び５４０Ｂを形成する。
【００６１】
続いて、Ｎ型半導体領域４２０上に、例えばボロン（Ｂ）などのＰ型ドーパントをイオン注入した後、ボロン（Ｂ）を拡散させるような熱処理を行うことにより、ゲート電極５１０にイオン注入したボロン（Ｂ）を活性化させると共に、ソース領域５５０Ａ及びドレイン領域５５０Ｂを形成する。
【００６２】
さらに、Ｐ型半導体領域４１０上に、例えばリン（Ｐ）などのＮ型ドーパントをイオン注入した後、リン（Ｐ）を拡散させるような熱処理を行うことにより、ゲート電極５２０にイオン注入したリン（Ｐ）を活性化させると共に、ソース領域５６０Ａ及びドレイン領域５６０Ｂを形成する。
【００６３】
ニッケル（Ni）、白金（Ｐｔ）などの金属膜をスパッタ法によって形成した後、熱処理を行うことにより、ゲート電極５１０の表面並びにソース領域５５０Ａ及びドレイン領域５５０Ｂの表面部分に、寄生抵抗を低減するためのシリサイド５７０Ａ〜５７０Ｃを形成し、ゲート電極５２０の表面並びにソース領域５６０Ａ及びドレイン領域５６０Ｂの表面部分に、シリサイド５８０Ａ〜５８０Ｃを形成する。
【００６４】
続いて、層間絶縁膜（図示せず）を形成した後、当顔層間絶縁膜に、コンタクトプラグ（図示せず）を形成して配線工程を行うことにより、ＰＭＯＳＦＥＴ７００ＡとＮＭＯＳＦＥＴ７００ＢからなるＣＭＯＳＦＥＴ７００を形成する。
【００６５】
以上の方法により製造されたＣＭＯＳＦＥＴ７００は、図１９に示すように、半導体基板４００の表面部分に素子分離のための素子分離酸化膜４３０が形成され、当該素子分離酸化膜４３０により分離されたＮ型半導体領域４２０の中央部付近には、半導体基板４００表面上に形成されたゲート絶縁膜５１５を介して、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜５１０Ａ及び多結晶シリコン（Ｓｉ）膜５１０Ｂからなるゲート電極５１０が形成されている。
【００６６】
このゲート電極５１０の側面には、絶縁膜としてのゲート電極側壁５３０Ａ及び５３０Ｂが形成され、またゲート電極５１０の下方に位置し、かつ半導体基板４００の表面付近には、電流が流れるチャネル領域５９０が形成されている。
【００６７】
このチャネル領域５９０と素子分離酸化膜４３０の間には、ソース領域５５０Ａが形成されると共に、チャネル領域５９０と図示しない素子分離酸化膜の間には、ドレイン領域５５０Ｂが形成されている。
【００６８】
さらにゲート電極５１０の表面とソース領域５５０Ａ及びドレイン領域５５０Ｂの表面には、寄生抵抗を低減するためのシリサイド５７０Ａ〜５７０Ｃが形成されている。
【００６９】
一方、Ｐ型半導体領域４１０の中央部付近には、半導体基板４００表面上に形成されたゲート絶縁膜５２５を介して、多結晶シリコン（Ｓｉ）膜からなるゲート電極５２０が形成されている。
【００７０】
このゲート電極５２０の側面には、絶縁膜としてのゲート電極側壁５４０Ａ及び５４０Ｂが形成され、またゲート電極５２０の下方に位置し、かつ半導体基板４００の表面付近には、電流が流れるチャネル領域６００が形成されている。
【００７１】
このチャネル領域６００と図示しない素子分離酸化膜の間には、ソース領域５６０Ａが形成されると共に、チャネル領域６００と素子分離酸化膜４３０の間には、ドレイン領域５６０Ｂが形成されている。さらにゲート電極５２０の表面とソース領域５６０Ａ及びドレイン領域５６０Ｂの表面には、シリサイド５８０Ａ〜５８０Ｃが形成されている。
【００７２】
このように本実施の形態によれば、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄いシリコンゲルマニウム（ＳｉＧｅ）膜を、ゲート絶縁膜４５０上にモフォロジー良く形成することができる。
【００７３】
これにより、ＣＭＯＳＦＥＴ７００を形成する際、ＰＭＯＳＦＥＴ７００Ａには、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜５１０Ａと多結晶シリコン（Ｓｉ）膜５１０Ｂからなるゲート電極５１０を形成すると共に、ＮＭＯＳＦＥＴ７００Ｂには、多結晶シリコン（Ｓｉ）膜からなるゲート電極５２０を形成しても、ＰＭＯＳＦＥＴ７００Ａのゲート電極５１０とＮＭＯＳＦＥＴ７００Ｂのゲート電極５２０との高さの差が大きくなることを抑制することができ、ゲート電極の加工ができなくなる不都合を防止できる。
【００７４】
（３）他の実施の形態
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、多結晶シリコンゲルマニウム（ＳｉＧｅ）膜１５０及び４６０、多結晶シリコン（Ｓｉ）膜１８０及び５００において用いられるシリコン（Ｓｉ）に代えて、カーボン（Ｃ）を用いても良く、この場合、ゲルマニウム（Ｇｅ）濃度が低く、かつ膜厚が厚い多結晶カーボンゲルマニウム（ＣＧｅ）膜を形成した後、当該多結晶カーボンゲルマニウム（ＣＧｅ）膜のうち、カーボン（Ｃ）を優先的に酸化することにより、ゲート絶縁膜上に、ゲルマニウム（Ｇｅ）濃度が高く、かつ膜厚が薄い多結晶カーボンゲルマニウム（ＣＧｅ）膜を形成しても良い。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施の形態によるＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図３】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図４】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図５】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図６】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図７】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図８】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図９】同ＰＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１０】本発明の第２の実施の形態によるＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１１】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１２】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１３】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１４】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１５】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１６】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１７】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１８】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図１９】同ＣＭＯＳＦＥＴの製造方法における工程別素子の断面構造を示す縦断面図である。
【図２０】水蒸気と水素を両方含むガス系における、水蒸気及び水素の分圧比ＰＨ２Ｏ／ＰＨ２と、当該ガス系の温度との関係を示す説明図である。
【符号の説明】
【００７６】
１００、４００ 半導体基板
１４０、４５０ ゲート絶縁膜
１５０、１６０、１９０Ａ、４７０、５１０Ａ 多結晶シリコンゲルマニウム（ＳｉＧｅ）膜
１８０、１９０Ｂ、５００、５１０Ｂ 多結晶シリコン（Ｓｉ）膜
１９０、５１０、５２０ ゲート電極
２００、５３０、５４０ ゲート電極側壁
２１０、５５０、５６０ ソース領域、ドレイン領域
２２０、５７０、５８０ シリサイド
３００ ＰＭＯＳＦＥＴ
４１０ Ｐ型半導体領域
４２０ Ｎ型半導体領域
７００ ＣＭＯＳＦＥＴ
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、
前記膜を酸化することにより、前記ゲート絶縁膜上に、前記膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、前記第１の膜上に酸化膜を形成するステップと、
前記酸化膜を除去するステップと、
前記第１の膜上に、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、
前記第２の膜及び前記第１の膜にエッチングを行うことにより、ゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物をイオン注入することにより、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の膜及び前記酸化膜を形成するステップでは、
酸化剤及び還元剤を含むガス系において、前記酸化剤及び前記還元剤の分圧比と、前記ガス系の温度とを、前記半導体材料が、前記ゲルマニウムよりも優先的に酸化される範囲内に選定することにより、前記半導体材料を前記ゲルマニウムより優先的に酸化する選択酸化を行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、所定の半導体材料とゲルマニウムとを含む第１の膜と、第１の膜上に形成され、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜とを有するゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と
を備えることを特徴とする半導体装置。
【請求項４】
半導体基板の表面部分に、第１導電型の半導体領域と第２導電型の半導体領域を形成するステップと、
前記半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、
前記膜を酸化することにより、前記ゲート絶縁膜上に、前記膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、前記第１の膜上に酸化膜を形成するステップと、
前記酸化膜を除去するステップと、
前記第２導電型の半導体領域に対応するパターンを有するマスクパターンを形成し、前記をマスクパターンを用いて、前記第１の膜にエッチングを行うことにより、前記第１導電型の半導体領域上に前記ゲート絶縁膜を介して形成されている前記第１の膜を除去するステップと、
前記マスクパターンを除去した後、前記第１導電型の半導体領域上に形成された前記ゲート絶縁膜上と、前記第２導電型の半導体領域上に形成された前記第１の膜上とに、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、
前記第２導電型の半導体領域上に形成された前記第２の膜及び前記第１の膜にエッチングを行うことにより、第１のゲート電極を形成し、前記第１導電型の半導体領域上に形成された前記第２の膜にエッチングを行うことにより、第２のゲート電極を形成するステップと、
前記第２導電型の半導体領域上に、前記第１のゲート電極をマスクとして、第１導電型の不純物をイオン注入することにより、第１のソース領域及び第１のドレイン領域を形成し、前記第１導電型の半導体領域上に、前記第２のゲート電極をマスクとして、第２導電型の不純物をイオン注入することにより、第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面部分に形成された第１導電型の半導体領域及び第２導電型の半導体領域のうち、前記第２導電型の半導体領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、所定の半導体材料とゲルマニウムとを含む第１の膜と、第１の膜上に形成され、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜とを有する第１のゲート電極と、
前記第２導電型の半導体領域の表面部分において、前記第１のゲート電極の下方に位置する第１のチャネル領域の両側にそれぞれ形成された第１のソース領域及び第１のドレイン領域とを有する第１のトランジスタと、
前記第１導電型の半導体領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された前記第２の膜からなる第２のゲート電極と、
前記第１導電型の半導体領域の表面部分において、前記第２のゲート電極の下方に位置する第２のチャネル領域の両側にそれぞれ形成された第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタと
を備えることを特徴とする半導体装置。
【請求項１】
半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、
前記膜を酸化することにより、前記ゲート絶縁膜上に、前記膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、前記第１の膜上に酸化膜を形成するステップと、
前記酸化膜を除去するステップと、
前記第１の膜上に、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、
前記第２の膜及び前記第１の膜にエッチングを行うことにより、ゲート電極を形成するステップと、
前記ゲート電極をマスクとして、所定の不純物をイオン注入することにより、ソース領域及びドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の膜及び前記酸化膜を形成するステップでは、
酸化剤及び還元剤を含むガス系において、前記酸化剤及び前記還元剤の分圧比と、前記ガス系の温度とを、前記半導体材料が、前記ゲルマニウムよりも優先的に酸化される範囲内に選定することにより、前記半導体材料を前記ゲルマニウムより優先的に酸化する選択酸化を行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、所定の半導体材料とゲルマニウムとを含む第１の膜と、第１の膜上に形成され、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜とを有するゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と
を備えることを特徴とする半導体装置。
【請求項４】
半導体基板の表面部分に、第１導電型の半導体領域と第２導電型の半導体領域を形成するステップと、
前記半導体基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、所定の半導体材料とゲルマニウムとを含む膜を形成するステップと、
前記膜を酸化することにより、前記ゲート絶縁膜上に、前記膜よりもゲルマニウム濃度が高くかつ膜厚が薄い第１の膜を形成すると共に、前記第１の膜上に酸化膜を形成するステップと、
前記酸化膜を除去するステップと、
前記第２導電型の半導体領域に対応するパターンを有するマスクパターンを形成し、前記をマスクパターンを用いて、前記第１の膜にエッチングを行うことにより、前記第１導電型の半導体領域上に前記ゲート絶縁膜を介して形成されている前記第１の膜を除去するステップと、
前記マスクパターンを除去した後、前記第１導電型の半導体領域上に形成された前記ゲート絶縁膜上と、前記第２導電型の半導体領域上に形成された前記第１の膜上とに、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜を形成するステップと、
前記第２導電型の半導体領域上に形成された前記第２の膜及び前記第１の膜にエッチングを行うことにより、第１のゲート電極を形成し、前記第１導電型の半導体領域上に形成された前記第２の膜にエッチングを行うことにより、第２のゲート電極を形成するステップと、
前記第２導電型の半導体領域上に、前記第１のゲート電極をマスクとして、第１導電型の不純物をイオン注入することにより、第１のソース領域及び第１のドレイン領域を形成し、前記第１導電型の半導体領域上に、前記第２のゲート電極をマスクとして、第２導電型の不純物をイオン注入することにより、第２のソース領域及び第２のドレイン領域を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面部分に形成された第１導電型の半導体領域及び第２導電型の半導体領域のうち、前記第２導電型の半導体領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、所定の半導体材料とゲルマニウムとを含む第１の膜と、第１の膜上に形成され、前記半導体材料を含み、前記第１の膜よりもゲルマニウム濃度が低い第２の膜とを有する第１のゲート電極と、
前記第２導電型の半導体領域の表面部分において、前記第１のゲート電極の下方に位置する第１のチャネル領域の両側にそれぞれ形成された第１のソース領域及び第１のドレイン領域とを有する第１のトランジスタと、
前記第１導電型の半導体領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された前記第２の膜からなる第２のゲート電極と、
前記第１導電型の半導体領域の表面部分において、前記第２のゲート電極の下方に位置する第２のチャネル領域の両側にそれぞれ形成された第２のソース領域及び第２のドレイン領域とを有する第２のトランジスタと
を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２００６−１３５２４０（Ｐ２００６−１３５２４０Ａ）
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願番号】特願２００４−３２５０８６（Ｐ２００４−３２５０８６）
【出願日】平成１６年１１月９日（２００４．１１．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年５月２５日（２００６．５．２５）
【国際特許分類】
【出願日】平成１６年１１月９日（２００４．１１．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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