半導体装置の製造方法
【課題】ポリシリコン抵抗体の上に急速熱酸化処理により形成され、シリサイド化ブロック用酸化膜の一部として用いる熱酸化膜の膜厚が多種のポリシリコン抵抗体間でばらつくことにより、ポリシリコン抵抗体が部分的にシリサイド化されることを回避する。
【解決手段】多種のポリシリコン抵抗体全てにおいて、急速熱酸化処理によりポリシリコン抵抗体上に生成される熱酸化膜の膜厚と、ポリシリコン抵抗体を含む非シリサイド化領域に形成された保護酸化膜の膜厚との和が、シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となるように、保護酸化膜の膜厚を決定する。多種のポリシリコン抵抗体間で急速熱酸化処理により生成される熱酸化膜の膜厚に差が生じる場合でも、熱酸化膜と保護酸化膜とをシリサイド化ブロック用酸化膜として用いることにより、充分なブロック性能を確保することができる。
【解決手段】多種のポリシリコン抵抗体全てにおいて、急速熱酸化処理によりポリシリコン抵抗体上に生成される熱酸化膜の膜厚と、ポリシリコン抵抗体を含む非シリサイド化領域に形成された保護酸化膜の膜厚との和が、シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となるように、保護酸化膜の膜厚を決定する。多種のポリシリコン抵抗体間で急速熱酸化処理により生成される熱酸化膜の膜厚に差が生じる場合でも、熱酸化膜と保護酸化膜とをシリサイド化ブロック用酸化膜として用いることにより、充分なブロック性能を確保することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チタンサリサイド等のサリサイドを生成するプロセスを備えた半導体装置の製造方法に関し、特に、多種ポリシリコン抵抗体を混載した半導体装置において、安定した多種ポリシリコン抵抗体を製造することの可能な半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、シリサイド層を生成する際に、例えばシリコン基板に保護酸化膜を形成し、イオン注入して不純物拡散層を形成した後、このイオン注入されたイオンの活性化のための熱処理工程において急速熱酸化処理を行うことにより、保護酸化膜とシリコン基板との界面に新たに熱酸化膜を形成し、この新たに形成した熱酸化膜及び保護酸化膜からなる積層膜をシリサイド化ブロック用の酸化膜として用いる方法が提案されている（例えば、特許文献１参照）。
【０００３】
また、このように、イオン注入されたイオンの活性化のための熱処理工程において、急速熱酸化処理を行うことで、ポリシリコン抵抗体の上に成膜したシリサイド化ブロック用の保護酸化膜とポリシリンコン抵抗体との界面に新たに熱酸化膜を生成し、成膜した保護酸化膜だけでなく急速熱酸化処理により生成した熱酸化膜も含めて、シリサイドブロック用酸化膜として用いることにより、チタンサリサイドを生成する方法も提案されている。
例えば、チタンサリサイドプロセスでは、シート抵抗値３３０〔Ω/□〕のＮ型ポリシリコン抵抗体を、ＰＭＯＳ及びＮＭＯＳトランジスタと共に搭載する場合、次のような工程で形成している。
【０００４】
すなわち、図５（ａ）に示すように、シリコン基板５１上にＬＯＣＯＳ領域５２を形成し、ゲート酸化絶縁膜となる絶縁膜、ポリシリコン抵抗体及びゲート電極となるノンドープポリシリコン膜を形成し、ＭＯＳトランジスタのゲートとなる領域へのイオン注入を行った後、ポリシリコン膜をエッチングして、Ｎ型ポリシリコン抵抗体となるポリシリコン抵抗体部５３ａ、ゲート酸化絶縁膜５４ａ及びゲート電極５３ｂからなるゲート電極部を生成し、さらにＮ型ポリシリコン抵抗体となるポリシリコン抵抗体部５３ａ及びゲート電極部（ゲート酸化絶縁膜５４ａ及びゲート電極５３ｂ）の側壁にナイトライドスペーサ５５を形成する。
【０００５】
次に、図５（ｂ）に示すように、Ｎ型不純物のイオン注入のための膜厚１５０〔Å〕の保護酸化膜５６を形成し、続いて、レジストパターンを用いてポリシリコン膜のＮＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域及びＮ型ポリシリコン抵抗体となるポリシリコン抵抗体部５３ａに対して、Ｎ型不純物として砒素イオン“Ａｓ+”をドーズ量５×Ｅ１５〔個／ｃｍ2〕の条件下でイオン注入した後、レジストパターンを用いて前記保護酸化膜５６を除去する。同様の手順でＰ型不純物の注入を行い、すなわち、保護酸化膜を形成した後、ポリシリコン膜のＰＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域にＰ型不純物としてフッ化ホウ素イオン“ＢＦ２＋”をドーズ量２．５×Ｅ１５〔個／ｃｍ2〕の条件下でイオン注入し、保護酸化膜を除去する。これにより、Ｎ型ポリシリコン抵抗体５７及びＮＭＯＳトランジスタのソース／ドレイン不純物拡散層５８が同時に形成され、また、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層５９が形成される。
【０００６】
さらに、図５（ｃ）に示すように、シリサイド化する領域及びシリサイド化しない領域に膜厚１５０〔Å〕のシリサイド化ブロック用の保護酸化膜６０をＣＶＤ法により新たに形成する。
そして、酸素雰囲気中で９５０〔℃〕の温度条件下で１５０秒の急速熱酸化処理を行うことで、前記注入されたイオンの活性化や、シリサイド化ブロック用酸化膜としてのブロック性能を強化するための、前記ＣＶＤ法で新たに形成した保護酸化膜６０の焼き締めを図ると同時に、このシリサイド化ブロック用の保護酸化膜６０と前記Ｎ型ポリシリコン抵抗体５７との界面、保護酸化膜６０とゲート電極５３ｂとの界面、保護酸化膜６０と各ＭＯＳトランジスタのソース／ドレイン拡散層５８、５９との間に、１００〔Å〕の熱酸化膜６１を生成する。
【０００７】
次に、図５（ｄ）に示すように、Ｎ型ポリシリコン抵抗体５７の上部を含むシリサイド化を行わない部分にホトレジストを形成した後、このホトレジストをマスクとしてシリサイド化ブロック用の酸化膜として機能する、熱酸化膜６１とＣＶＤ法で形成した保護酸化膜６０とをエッチングにより除去し、その後ホトレジストを除去する。そして、スパッタ法によってＴｉ（チタン）膜６２を成膜し、シリサイド化アニールを行った後、選択エッチにより未反応のチタン膜６２を除去し、低抵抗化アニールを行う（図５（ｅ））。
以上の工程により、ＣＶＤ法によって形成された膜厚１５０〔Å〕のシリサイド化ブロック用の保護酸化膜６０と急速熱酸化処理によって生成された１００〔Å〕の熱酸化膜６１とをシリサイド化ブロック用酸化膜として用いて、シリサイド化ブロック用酸化膜が形成されていない部分６３をシリサイド化すると共に、Ｎ型ポリシリコン抵抗体５７を形成している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−１４５０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、高精度アナログ受動素子としてのポリシリコン抵抗体には、Ｐ型ポリシリコン抵抗体が多く用いられている。これは、Ｐ型ポリシリコン抵抗体は、Ｎ型ポリシリコン抵抗体に比べて結晶粒径が小さく、抵抗値の安定性に優れているためアナログ素子向きであるという理由からである。
高精度アナログ受動素子としてＰ型ポリシリコン抵抗体を用いたとき、このＰ型ポリシリコン抵抗体を、上述のＮ型ポリシリコン抵抗体５７を生成した場合と同様のプロセスで作成する場合、Ｐ型ポリシリコン抵抗体（例えば、シート抵抗値２５０〔Ω/□〕）は、Ｎ型ポリシリコン抵抗体に比較して、急速熱酸化処理時のポリシリコン抵抗体上の酸化速度が遅いため、急速熱酸化処理によりＣＶＤ法で形成した保護酸化膜とポリシリコン抵抗体との界面に生成される熱酸化膜の膜厚が、Ｎ型ポリシリコン抵抗体の場合に比較して薄くなる。
【００１０】
その結果、界面に生成される熱酸化膜と保護酸化膜とからなるシリサイド化ブロック用酸化膜のブロック性能が不十分となり、ポリシリコン抵抗体上が局所的にシリサイド化されてしまい、その結果、低抵抗化したり、また抵抗値にばらつきが生じたりしてしまい、所望の抵抗値が得られない可能性がある。
また、抵抗値がより高いＰ型のポリシリコン抵抗体（例えば、シート抵抗値４０〔ｋΩ/□〕）の場合には、酸化速度はさらに遅くその傾向が顕著に現れる。このことから、シリサイドプロセスにおいて、導電タイプや抵抗値の異なる多種のポリシリコン抵抗体を混載する場合には、各ポリシリコン抵抗体における抵抗値のばらつきを回避するのに十分なブロック性能を有するシリサイド化ブロック用酸化膜を用いる必要がある。
【００１１】
また、作成条件が既にＦｉｘされたトランジスタ素子などの他素子と共に、ポリシリコン抵抗体を生成する場合を想定すると、それら他素子の特性変動を起こすことなくシリサイド化ブロック用酸化膜のブロック性能を強化することが求められるため、急速熱酸化処理の処理条件については変更しないことが望ましい。
本発明は、このような課題に鑑みてなされたものであり、その目的とするところは、急速酸化処理における処理条件を変更せずに、シリサイド化ブロック用酸化膜のブロック性能を強化することの可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の請求項１にかかる半導体装置の製造方法は、多種のポリシリコン抵抗体を含む非シリサイド化領域に保護酸化膜を生成する工程と、一定条件で急速熱酸化処理を行い、前記保護酸化膜と前記ポリシリコン抵抗体との界面に熱酸化膜を生成する工程と、前記保護酸化膜と前記熱酸化膜との積層膜をシリサイド化ブロック用酸化膜としてシリサイド化を行う工程と、を含む半導体装置の製造方法であって、前記保護酸化膜の膜厚を、前記急速熱酸化処理により前記各ポリシリコン抵抗体上に生成される熱酸化膜の膜厚の最小値と前記保護酸化膜の膜厚との和が、前記シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となる値に設定したことを特徴としている。
また、請求項２にかかる半導体装置の製造方法は、前記多種のポリシリコン抵抗体は、少なくとも導電タイプ又はシート抵抗値が異なる複数のポリシリコンを含むことを特徴としている。
【００１３】
さらに、請求項３にかかる半導体装置の製造方法は、膜厚が３５０〔Å〕となるように、前記保護酸化膜を生成することを特徴としている。
さらにまた、請求項４にかかる半導体装置の製造方法は、前記ポリシリコン抵抗体として、フッ化ホウ素イオン“ＢＦ２＋”を“Ｐ＋”イオンとして、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入したＰ型ポリシリコン抵抗体を含み、且つ前記多種のポリシリコン抵抗体はそのシート抵抗値が６０〔ｋΩ／□〕以下であって、前記急速熱酸化処理を９５０〔℃〕の温度条件下で１５０秒間行い、さらに、金属膜としてチタン膜を用い、６７０〔℃〕の温度条件下であり且つ窒素Ｎ2ガス雰囲気中で１分間のアニール処理をして前記シリサイド化を行うことを特徴としている。
【発明の効果】
【００１４】
本発明によれば、非シリサイド化領域に生成した保護酸化膜と、この保護酸化膜とポリシリコン抵抗体との界面に急速熱酸化処理により生成した熱酸化膜との積層膜を、シリサイド化ブロック用酸化膜として用いてシリサイド化を行う際に、保護酸化膜の膜厚を、前記各ポリシリコン抵抗体上に生成される熱酸化膜の膜厚の最小値と前記保護酸化膜の膜厚との和が、前記シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となる値に設定するため、前記ポリシリコン抵抗体の導電タイプやシート抵抗値の違いなどによってポリシリコン抵抗体上に形成される熱酸化膜の膜厚が異なる場合であっても、この熱酸化膜と保護酸化膜との積層膜はシリサイド化ブロック用酸化膜として必要なブロック性能を確保することができる。そのため、多種のポリシリコン抵抗体が混載される場合であっても抵抗値にばらつきが生じることなく安定したポリシリコン抵抗体を生成することができる。
【００１５】
特に、膜厚が３５０〔Å〕となるように保護酸化膜を生成することにより、熱酸化膜の膜厚にばらつきが生じた場合であっても、シリサイド化ブロック用酸化膜としてのブロック性能を確保することができ、例えば、前記ポリシリコン抵抗体として、フッ化ホウ素イオン“ＢＦ２＋”を“Ｐ＋”イオンとしてドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入したＰ型ポリシリコン抵抗体を含み且つ前記多種のポリシリコン抵抗体のシート抵抗値が６０〔ｋΩ／□〕以下であって、前記急速熱酸化処理を９５０〔℃〕の温度条件下で１５０秒間行い、さらに金属膜としてチタン膜を用いて、６７０〔℃〕の温度条件下で、窒素Ｎ2ガス雰囲気中での１分間のアニール処理をしてシリサイド化を行う場合に、膜厚が３５０〔Å〕となるように保護酸化膜を生成することにより、ポリシリコン抵抗体の種別に関係なく、安定したポリシリコン抵抗体を作成することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】従来の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を説明する。
本発明者は、鋭意検討の結果、急速熱酸化の処理条件を変更せずにシリサイド化ブロック用の酸化膜のブロック性能を強化する方法を見出し、導電タイプや抵抗値の異なる多種のポリシリコン抵抗体が搭載される半導体装置を製造する際のチタンサリサイドプロセスにおいて、シリサイド化ブロック用の一部として急速熱酸化処理によりポリシリコン抵抗体上に生成される熱酸化膜が、必要とする膜厚よりも薄くなってしまうＰ型ポリシリコン抵抗体に対して、前記熱酸化膜と共にシリサイド化ブロック用の酸化膜をなす保護酸化膜の膜厚として最適な膜厚を適用することで、導電タイプに関係なく、シート抵抗値６０〔ｋΩ/□〕以下の多種のポリシリコン抵抗体を混載させる場合でも、安定したポリシリコン抵抗体を製造することを可能にした。
【００１８】
すなわち、急速熱酸化処理により生成される熱酸化膜と共にシリサイド化ブロック用の酸化膜として機能する保護酸化膜の膜厚を、Ｐ型ポリシリコン抵抗体上に生成される熱酸化膜が、必要とする膜厚よりも不足してしまう膜厚分に応じて厚膜化する。これにより、急速熱酸化処理の酸化処理条件の変更を必要とせずに、シリサイド化ブロック用の酸化膜のブロック性能の強化を実現している。
【００１９】
そして、導電タイプがＰ型で、抵抗値の高いポリシリコン抵抗体ほど急速熱酸化処理で生成される熱酸化膜の膜厚が薄くなりブロック性能が劣ることに着目し、Ｐ型ポリシリコン抵抗体がシリサイド化されてしまう問題を、例えば、フッ化ホウ素イオン“ＢＦ２＋”をドーズ量９．０×Ｅ１３〔個／ｃｍ2〕でポリシリコンにイオン注入してシート抵抗値４０〔ｋΩ／□〕のＰ型ポリシリコン抵抗体を作成する場合には、シリサイド化ブロック用として予め生成される保護酸化膜の膜厚を３５０〔Å〕に厚膜化することで解決した。
【００２０】
ここで、導電タイプがＮ型のポリシリコン抵抗体や、シート抵抗値が４０〔ｋΩ/□〕よりも低いポリシリコン抵抗体は、シート抵抗値４０〔ｋΩ/□〕のＰ型ポリシリコン抵抗体に比べて熱酸化膜が成長しやすいので、Ｐ型及びＮ型のポリシリコン抵抗体において、共に充分な膜厚の熱酸化膜が形成されることになる。したがって、急速熱酸化処理により生成される熱酸化膜とＣＶＤ法により生成される保護酸化膜との積層膜からなるシリサイド化ブロック用酸化膜は、シリサイド化に対するブロック性能を充分確保することができる。
【００２１】
すなわち、チタンサリサイドプロセスにおいて、シリサイド化ブロック用として生成する保護酸化膜の膜厚を３５０〔Å〕に厚膜化することで、導電タイプに関係なくシート抵抗値４０〔ｋΩ/□〕以下の多種ポリシリコン抵抗体を混載させた場合であっても、安定したポリシリコン抵抗体を製造することが可能となる。
ここで、シリサイド化ブロック用として生成される保護酸化膜の膜厚３５０〔Å〕は、この保護酸化膜をＣＶＤ法で成膜する際の製造ばらつきを考慮したものであり、実際には３２０〔Å〕でも十分なブロック性能を有していることは確認されている。
【００２２】
具体的には、チタンサリサイドプロセスにおいて、“Ｐ＋”イオンとしてフッ化ホウ素イオン“ＢＦ２＋”を注入エネルギ５０〔ｋｅＶ〕、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入し、シート抵抗値が４０〔ｋΩ／□〕となるようにＰ型ポリシリコン抵抗体を作成した。さらに、このＰ型ポリシリコン抵抗体上に、ＣＶＤ法により保護酸化膜を生成し、酸素雰囲気中で、９５０〔℃〕の温度条件下で１５０秒間の急速熱酸化処理を行って、保護酸化膜とＰ型ポリシリコン抵抗体との間に熱酸化膜を生成し、チタン膜を成膜した後、窒素Ｎ2ガス雰囲気中で６７０〔℃〕の温度条件下で１分間のアニール処理を行ってシリサイド化を行った。
【００２３】
このとき、ＣＶＤ法により生成する保護酸化膜の膜厚の目標値を、１５０〔Å〕、２５０〔Å〕、３２０〔Å〕、３５０〔Å〕とし、保護酸化膜の膜厚がこの目標値となるように保護酸化膜を生成した。そして、それぞれの場合についてシリサイド化を行って、Ｐ型ポリシリコン抵抗体の抵抗値を検証した。
その結果、保護酸化膜の膜厚の目標値が１５０〔Å〕及び２５０〔Å〕の場合には、目標とする抵抗値（シート抵抗値４０〔ｋΩ／□〕）を得ることはできないが、３２０〔Å〕及び３５０〔Å〕の場合には目的とする抵抗値（シート抵抗値４０〔ｋΩ／□〕）を得ることができることが確認された。
【００２４】
また、保護酸化膜の膜厚の目標値が３２０〔Å〕及び３５０〔Å〕の場合には、Ｐ型ポリシリコン抵抗体のシート抵抗値が６０〔ｋΩ／□〕以下の場合であれば、ＣＶＤ法により生成される保護酸化膜と急速熱酸化処理により生成される熱酸化膜との積層膜をシリサイド化ブロック用酸化膜として適用することができることが確認された。
したがって、チタンサリサイドプロセスにおいて、シリサイド化ブロック用として生成する保護酸化膜の膜厚を３５０〔Å〕に厚膜化することで、導電タイプに関係なくシート抵抗値６０〔ｋΩ/□〕以下の多種ポリシリコン抵抗体を混載させた場合であっても、安定したポリシリコン抵抗体を製造することができる。
【００２５】
また、製造ばらつき等により保護酸化膜が薄めに成膜された場合を考慮し、ＣＶＤ法により生成する保護酸化膜の膜厚の目標値を３５０〔Å〕とし、この目標値３５０〔Å〕となるように保護酸化膜を生成することにより、保護酸化膜の膜厚が、±２５〔Å〕の範囲でばらついたとしても、膜厚は、３２５〔Å〕〜３７５〔Å〕の範囲に収まるから、保護酸化膜及び急速熱酸化処理により生成される熱酸化膜の積層膜からなるシリサイドブロック用酸化膜の、シリサイド化に対するブロック性能を確保することが可能となる。
【００２６】
また、シリサイド化ブロック用として生成される保護酸化膜の膜厚を厚くしていくと、シリサイド化に対するブロック性能のマージンを大きく確保できるというメリットがある一方で、成膜時間延長によるスループットの低下や、保護酸化膜の厚膜化に伴いコンタクトエッチ時間を延長した際のマイクロローディング効果で、チップパターンの粗密によるエッチレート差が大きくなるといった問題が出てくる。
そのため、保護酸化膜を厚くしすぎることは望ましくない。つまり、厚膜化する保護酸化膜は、ポリシリコン抵抗体上のシリサイド化を防ぐのに必要最小限の膜厚を選択することが求められる。その観点から、ＣＶＤ法で形成するシリサイド化ブロック用としての保護酸化膜の膜厚の目標値３５０〔Å〕は前述の問題が生じることを極力抑え、且つ製造ばらつきを考慮した上で十分なブロック性能を有しているため、最適な膜厚であると言える。
【００２７】
次に、本発明における半導体装置の製造方法を説明する。
図１から図４は、Ｐ型及びＮ型のＭＯＳトランジスタとＰ型及びＮ型のポリシリコン抵抗体とを備えた半導体装置を製造する場合の製造工程を表したものである。
まず、図１（ａ）に示すように、シリコン基板１上に素子分離用のＬＯＣＯＳ領域２を形成し、ＭＯＳトランジスタのゲート酸化絶縁膜となる絶縁膜３を、ＬＯＣＯＳ領域２で囲まれた領域に熱酸化処理により形成し、その上にＣＶＤ法によりゲート電極及びポリシリコン抵抗体となるポリシリコン膜４を３５００〔Å〕の厚みになるよう形成する。
【００２８】
次に、図１（ｂ）に示すように、ＭＯＳトランジスタのゲートとなる部分へのイオン注入に先立ち、ポリシリコン膜４の上に、１００〔Å〕の保護酸化膜５を形成し、その上にホトレジストを形成し、これを露光した後、現像してレジストパターン６を形成する。そして、このレジストパターン６を用いてＭＯＳトランジスタのゲートとなる部分にリン“Ｐ＋”を選択的にイオン注入する。
【００２９】
次に、図１（ｃ）に示すように、レジストパターン６及び保護酸化膜５を除去した後、ポリシリコン膜４上に、ＭＯＳトランジスタのゲート電極及びシリコン抵抗体を形成するためのレジストパターン７を形成し、このレジストパターン７を用いてポリシリコン膜４及び絶縁膜３をエッチングして、ＭＯＳトランジスタのゲート電極４ａ及びゲート酸化絶縁膜３ａとポリシリコン抵抗体部４ｂとを形成する（図１（ｄ））。
レジストパターン７を除去した後、１６００〔Å〕のナイトライド膜を形成し、セルフアラインでナイトライド膜をエッチングすることによりゲート電極４ａ及びゲート酸化絶縁膜３ａからなるゲート電極部と、ポリシリコン抵抗体部４ｂの側壁にナイトライドスペーサ８を形成する（図２（ａ））。
【００３０】
次に、図２（ｂ）に示すように、イオン注入に先立ち、１５０〔Å〕の保護酸化膜９をＣＶＤ法により形成する。
その後、レジストパターンを用いて“Ｎ＋”イオンと“Ｐ＋”イオンを選択的にイオン注入する。すなわち、Ｐ型ポリシリコン抵抗体となる領域及びＰＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域にレジストパターン１０ａを形成し、“Ｎ＋”イオンとして砒素イオン“Ａｓ＋”を注入エネルギ８０〔ｋｅＶ〕、ドーズ量５×Ｅ１５〔個／ｃｍ2〕の条件下で、ＮＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域と、後にＮ型ポリシリコン抵抗体とするポリシリコン抵抗体部４ｂに対してイオン注入し、ＮＭＯＳトランジスタのソース／ドレイン不純物拡散層１１とＮ型ポリシリコン抵抗体１２とを同時に形成する（図２（ｃ）、（ｄ））。同様に、Ｎ型ポリシリコン抵抗体となる領域及びＮＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域にレジストパターン１０ｂを形成し、“Ｐ＋”イオンとしてフッ化ホウ素イオン“ＢＦ２＋”を注入エネルギ６０〔ｋｅＶ〕、ドーズ量２．５×Ｅ１５〔個／ｃｍ2〕の条件下で、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域と、後にＰ型ポリシリコン抵抗体とするポリシリコン抵抗体部４ｂに対してイオン注入し、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層１３とＰ型ポリシリコン抵抗体１４とを同時に形成する（図３（ａ））。
【００３１】
このとき、抵抗値の高いポリシリコン抵抗体、例えばシート抵抗値４０〔ｋΩ/□〕のＰ型ポリシリコン抵抗体を作成する場合は、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層１３の形成とは別に、“Ｐ＋”イオンとしてフッ化ホウ素イオン“ＢＦ２＋”を注入エネルギ５０〔ｋｅＶ〕、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でレジストパターンを追加してイオン注入にて作成する。すなわち、“Ｐ＋”イオン注入時のレジストパターンを、Ｎ型ポリシリコン抵抗体となる領域及びＮＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域と、さらに、Ｐ型ポリシリコン抵抗体となる領域とに形成し、まず、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層１３となる領域にのみイオン注入を行う。次に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域とＮ型ポリシリコン抵抗体とする領域とにレジストパターンを形成し、Ｐ型ポリシリコン抵抗体とする領域に、“Ｐ＋”イオンとしてフッ化ホウ素イオン“ＢＦ２＋”を注入エネルギ５０〔ｋｅＶ〕、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入する。
【００３２】
上記イオン注入工程によってダメージを受けた保護酸化膜９は欠陥等が多く存在して膜質が劣化しており、次工程でのスパッタ法によるＴｉの堆積に対するブロック性能が劣りシリサイド化ブロック膜としては不適当であるという理由から、容積比で、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．２：１：１０の過酸化水素を用いた混合液で、５０〔℃〕の条件下で１５分間洗浄することで、前記１５０〔Å〕の保護酸化膜９を一旦除去する（図３（ａ））。
次に、図３（ｂ）に示すように、シリサイド化ブロック用の保護酸化膜１５を、その膜厚が３５０〔Å〕となるようにＣＶＤ法により新たに形成する。ここでシリサイド化ブロック用の保護酸化膜１５の膜厚は少なくとも３２０〔Å〕以上必要となる。
【００３３】
なぜなら、シリサイド化ブロック用の保護酸化膜１５の膜厚を、例えば、上記従来のように１５０〔Å〕程度とした場合には、シート抵抗値２５０〔Ω/□〕のＰ型ポリシリコン抵抗体１４上に、後の急速熱酸化処理工程で生成される熱酸化膜は、前述のように、Ｎ型ポリシリコン抵抗体を形成する場合に比較して酸化速度が遅いため、その膜厚がＮ型ポリシリコン抵抗体に比較して薄く、この熱酸化膜と保護酸化膜１５とからなるシリサイド化ブロック用酸化膜としてのブロック性能が不十分となり、局所的にシリサイド化されて、所望の抵抗値が得られなくなる。そのため、保護酸化膜１５を膜厚３２０〔Å〕以上形成して、Ｐ型ポリシリコン抵抗体１４上の保護酸化膜１５のブロック性能を強化する。
【００３４】
膜厚が３５０〔Å〕となるように保護酸化膜１５を生成すれば、保護酸化膜１５の膜厚が製造ばらつきによりばらついたとしても、そのばらつきが±２５〔Å〕の範囲であれば保護酸化膜１５の膜厚は３２５〔Å〕〜３７５〔Å〕の範囲に収まるため、３２０〔Å〕を満足することになる。
これにより、後の急速熱酸化処理工程で生成される熱酸化膜と保護酸化膜１５とからなるシリサイド化ブロック用酸化膜としての積層膜のブロック性能は充分となる。
【００３５】
次に、酸素雰囲気中で、９５０〔℃〕の温度条件下で１５０秒間の急速熱酸化処理を行い、イオン注入されたイオンの活性化や、シリサイド化ブロック用の保護酸化膜１５を焼き締めることによるブロック性能の強化を図ると共に、各ポリシリコン抵抗体１２、１４やゲート電極４ａ、またＭＯＳトランジスタのソース／ドレイン不純物拡散層と、シリサイド化ブロック用の保護酸化膜１５との界面に熱酸化膜１６を生成する（図３（ｃ））。
【００３６】
このとき生成される熱酸化膜１６は、前述の図２（ｃ）や図２（ｄ）でポリシリコン抵抗体やソース／ドレイン不純物拡散層を形成するためにイオン注入された不純物の導電タイプ（Ｎ型ｏｒＰ型）や注入量によって膜厚が変動する。つまり、導電タイプがＰ型で、注入量が少ないほど、急速熱酸化処理時に生成される熱酸化膜１６の膜厚が薄くなることが、既知の事実として知られている。そのため、図３（ｃ）に示すように、Ｐ型ポリシリコン抵抗体１４上に形成される熱酸化膜１６は、Ｎ型ポリシリコン抵抗体１２上に形成される熱酸化膜１６に比較して膜厚が薄くなる。
【００３７】
続いて、ポリシリコン抵抗体１２、１４の形成領域にレジストパターン１７を形成し（図３（ｄ））、レジストパターン１７部分を除く領域の保護酸化膜１５及び熱酸化膜１６をドライエッチングにて除去して、シリコン基板１表面を露出させた後（図４（ａ））、レジストパターン１７を除去する（図４（ｂ））。これによって、レジストパターン１７に対応する部分にのみ、シリサイド化ブロック用酸化膜（保護酸化膜１５＋熱酸化膜１６）が形成される。
【００３８】
次に、金属膜の形成に先立ち、このサンプルを１：９９に希釈したフッ化水素ＨＦ液により２分間洗浄した後、スパッタ法によって膜厚６００〔Å〕のＴｉ（チタン）膜１８を堆積させる（図４（ｃ））。
そして、６７０〔℃〕の温度条件下で、窒素Ｎ2ガス雰囲気中で１分間アニール処理を行い、シリサイド化を行う。これにより、図４（ｄ）に示すように、ＭＯＳトランジスタのソース／ドレイン拡散層やゲート上部などのシリサイド化ブロック用酸化膜（保護酸化膜１５＋熱酸化膜１６）が形成されていない部分１９がシリサイド化される。
【００３９】
次いで、容積比で、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５の過酸化水素を用いた混合液によって、室温下で３５分間エッチングし、未反応のＴｉ膜１８を除去する。そして、８２０〔℃〕の条件下で、窒素Ｎ2雰囲気ガス中で１分間アニール処理を行い、低抵抗化を図る。
以上の工程によって、ＭＯＳトランジスタのソース／ドレイン拡散層やゲート上部などをシリサイド化させることができると共に、ポリシリコン抵抗体１２、１４にＴｉがスパッタリングされることはないため、安定した抵抗値を有するポリシリコン抵抗体１２、１４を得ることができる。
【００４０】
このとき、ＣＶＤ法で形成するシリサイド化ブロック用の保護酸化膜１５の膜厚が、少なくとも３２０〔Å〕以上となるようにすることでブロック性能の強化を図っている。このため、ポリシリコン抵抗体１２、１４の導電タイプや抵抗値等によっても変化する熱酸化膜１６の膜厚を気にすることなく、シート抵抗値６０〔ｋΩ/□〕以下の多種ポリシリコン抵抗体を混載させ、それらを安定して製造することができる。
また、急速熱酸化処理条件の変更を必要としないため、既にＦｉｘされた他素子の特性変更を起こすことなく、シリサイド化ブロック用酸化膜のブロック性能の強化を図ることができる。
【００４１】
このため、導電タイプの異なるポリシリコン抵抗体や、同じ導電タイプではあるが抵抗値の異なるポリシリコン抵抗体など、多種のポリシリコン抵抗体が混載され、各ポリシリコン抵抗体において、急速熱酸化処理においてポリシリコン抵抗体の酸化速度が異なるため各ポリシリコン抵抗体の上に形成される熱酸化膜の膜厚が異なる場合であっても、シリサイド化ブロック用酸化膜１５及び熱酸化膜１６の積層膜は、各ポリシリコン抵抗体のシリサイド化ブロック用酸化膜としての機能を充分発揮することができブロック性能を確保することができる。したがって、この後、シリサイド化を行った場合には、全てのポリシリコン抵抗体において、意図せずシリサイド化されることを確実に回避することができ、すなわち全てのポリシリコン抵抗体において、それぞれ所望の抵抗値を有するポリシリコン抵抗体を生成することができる。
【００４２】
なお、上記実施の形態においては、多種のポリシリコン抵抗体を同時に作成する場合にシリサイド化ブロック用の保護酸化膜１５の膜厚が３５０〔Å〕となるように保護酸化膜１５を生成する場合について説明したが、保護酸化膜１５の膜厚が３５０〔Å〕となるように保護酸化膜１５を生成すれば、シート抵抗値６０〔ｋΩ／□〕以下のポリシリコン抵抗体であれば、急速熱酸化処理における酸化速度に関わらず、保護酸化膜１５と熱酸化膜１６とによりシリサイド化ブロック用酸化膜としてのブロック性能を確保することができる。したがって、１種類のポリシリコン抵抗体のみが搭載される場合にも、この保護酸化膜１５の成膜条件で生成することも可能であり、シート抵抗値６０〔ｋΩ／□〕以下のポリシリコン抵抗体であれば、搭載するポリシリコン抵抗体が多種であるか否かに関わらず保護酸化膜１５の成膜条件を共通とすることができる。
【００４３】
また、上記実施の形態においては、急速熱酸化処理の条件を、酸素雰囲気中で、９５０〔℃〕の温度条件下で１５０秒間行うという条件で行う場合、また、シリサイド化を、６７０〔℃〕の温度条件下で、窒素Ｎ2ガス雰囲気中で１分間アニール処理を行う条件で行う場合、またその他処理についても所定条件で行う場合について説明したが、これ以外の条件で行うことも可能である。その場合、急速熱酸化処理の条件を変更したときにはポリシリコン抵抗体上に生成される熱酸化膜の膜厚が変化し、シリサイド化の条件を変更したときにはシリサイド化ブロック用酸化膜として必要とするブロック性能が変化する等というように、急速熱酸化処理の条件、さらに、Ｐ型ポリシリコン抵抗体とするために注入する“Ｐ＋”イオンの種類やドーズ量、ポリシリコン抵抗体のシート抵抗値等によっても、急速熱酸化処理により生成される熱酸化膜の膜厚や、シリサイド化ブロック用酸化膜として必要とするブロック性能が変化するため、これらを考慮して保護酸化膜の膜厚を設定すればよい。
同様に、チタンを用いてシリサイド化を行う場合に限らず、金属としてコバルト（Ｃｏ）やニッケル（Ｎｉ）等を用いてシリサイド化を図ることも可能であり、使用する金属の種類によって、シリサイド化ブロック用酸化膜として必要とするブロック性能が変化するため、これを考慮して保護酸化膜の膜厚を設定すればよい。
【符号の説明】
【００４４】
１ シリコン基板
２ ＬＯＣＯＳ領域
３ 絶縁膜
３ａ ゲート酸化絶縁膜
４ ポリシリコン膜
４ａ ゲート電極
４ｂ ポリシリコン抵抗体部
５ ゲートイオン注入用の保護酸化膜
６ ゲートイオン注入用のレジストパターン
７ ポリシリコン膜エッチング用のレジストパターン
８ ナイトライドスペーサ
９ Ｎ＋、Ｐ＋イオン注入用の保護酸化膜
１１ ＮＭＯＳトランジスタのソース／ドレイン不純物拡散層
１２ Ｎ型ポリシリコン抵抗体
１３ ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層
１４ Ｐ型ポリシリコン抵抗体
１５ シリサイド化ブロック用の保護酸化膜
１６ 熱酸化膜
１７ シリサイド化ブロック用酸化膜エッチング用のレジストパターン
１８ Ｔｉ膜
【技術分野】
【０００１】
本発明は、チタンサリサイド等のサリサイドを生成するプロセスを備えた半導体装置の製造方法に関し、特に、多種ポリシリコン抵抗体を混載した半導体装置において、安定した多種ポリシリコン抵抗体を製造することの可能な半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、シリサイド層を生成する際に、例えばシリコン基板に保護酸化膜を形成し、イオン注入して不純物拡散層を形成した後、このイオン注入されたイオンの活性化のための熱処理工程において急速熱酸化処理を行うことにより、保護酸化膜とシリコン基板との界面に新たに熱酸化膜を形成し、この新たに形成した熱酸化膜及び保護酸化膜からなる積層膜をシリサイド化ブロック用の酸化膜として用いる方法が提案されている（例えば、特許文献１参照）。
【０００３】
また、このように、イオン注入されたイオンの活性化のための熱処理工程において、急速熱酸化処理を行うことで、ポリシリコン抵抗体の上に成膜したシリサイド化ブロック用の保護酸化膜とポリシリンコン抵抗体との界面に新たに熱酸化膜を生成し、成膜した保護酸化膜だけでなく急速熱酸化処理により生成した熱酸化膜も含めて、シリサイドブロック用酸化膜として用いることにより、チタンサリサイドを生成する方法も提案されている。
例えば、チタンサリサイドプロセスでは、シート抵抗値３３０〔Ω/□〕のＮ型ポリシリコン抵抗体を、ＰＭＯＳ及びＮＭＯＳトランジスタと共に搭載する場合、次のような工程で形成している。
【０００４】
すなわち、図５（ａ）に示すように、シリコン基板５１上にＬＯＣＯＳ領域５２を形成し、ゲート酸化絶縁膜となる絶縁膜、ポリシリコン抵抗体及びゲート電極となるノンドープポリシリコン膜を形成し、ＭＯＳトランジスタのゲートとなる領域へのイオン注入を行った後、ポリシリコン膜をエッチングして、Ｎ型ポリシリコン抵抗体となるポリシリコン抵抗体部５３ａ、ゲート酸化絶縁膜５４ａ及びゲート電極５３ｂからなるゲート電極部を生成し、さらにＮ型ポリシリコン抵抗体となるポリシリコン抵抗体部５３ａ及びゲート電極部（ゲート酸化絶縁膜５４ａ及びゲート電極５３ｂ）の側壁にナイトライドスペーサ５５を形成する。
【０００５】
次に、図５（ｂ）に示すように、Ｎ型不純物のイオン注入のための膜厚１５０〔Å〕の保護酸化膜５６を形成し、続いて、レジストパターンを用いてポリシリコン膜のＮＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域及びＮ型ポリシリコン抵抗体となるポリシリコン抵抗体部５３ａに対して、Ｎ型不純物として砒素イオン“Ａｓ+”をドーズ量５×Ｅ１５〔個／ｃｍ2〕の条件下でイオン注入した後、レジストパターンを用いて前記保護酸化膜５６を除去する。同様の手順でＰ型不純物の注入を行い、すなわち、保護酸化膜を形成した後、ポリシリコン膜のＰＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域にＰ型不純物としてフッ化ホウ素イオン“ＢＦ２＋”をドーズ量２．５×Ｅ１５〔個／ｃｍ2〕の条件下でイオン注入し、保護酸化膜を除去する。これにより、Ｎ型ポリシリコン抵抗体５７及びＮＭＯＳトランジスタのソース／ドレイン不純物拡散層５８が同時に形成され、また、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層５９が形成される。
【０００６】
さらに、図５（ｃ）に示すように、シリサイド化する領域及びシリサイド化しない領域に膜厚１５０〔Å〕のシリサイド化ブロック用の保護酸化膜６０をＣＶＤ法により新たに形成する。
そして、酸素雰囲気中で９５０〔℃〕の温度条件下で１５０秒の急速熱酸化処理を行うことで、前記注入されたイオンの活性化や、シリサイド化ブロック用酸化膜としてのブロック性能を強化するための、前記ＣＶＤ法で新たに形成した保護酸化膜６０の焼き締めを図ると同時に、このシリサイド化ブロック用の保護酸化膜６０と前記Ｎ型ポリシリコン抵抗体５７との界面、保護酸化膜６０とゲート電極５３ｂとの界面、保護酸化膜６０と各ＭＯＳトランジスタのソース／ドレイン拡散層５８、５９との間に、１００〔Å〕の熱酸化膜６１を生成する。
【０００７】
次に、図５（ｄ）に示すように、Ｎ型ポリシリコン抵抗体５７の上部を含むシリサイド化を行わない部分にホトレジストを形成した後、このホトレジストをマスクとしてシリサイド化ブロック用の酸化膜として機能する、熱酸化膜６１とＣＶＤ法で形成した保護酸化膜６０とをエッチングにより除去し、その後ホトレジストを除去する。そして、スパッタ法によってＴｉ（チタン）膜６２を成膜し、シリサイド化アニールを行った後、選択エッチにより未反応のチタン膜６２を除去し、低抵抗化アニールを行う（図５（ｅ））。
以上の工程により、ＣＶＤ法によって形成された膜厚１５０〔Å〕のシリサイド化ブロック用の保護酸化膜６０と急速熱酸化処理によって生成された１００〔Å〕の熱酸化膜６１とをシリサイド化ブロック用酸化膜として用いて、シリサイド化ブロック用酸化膜が形成されていない部分６３をシリサイド化すると共に、Ｎ型ポリシリコン抵抗体５７を形成している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−１４５０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、高精度アナログ受動素子としてのポリシリコン抵抗体には、Ｐ型ポリシリコン抵抗体が多く用いられている。これは、Ｐ型ポリシリコン抵抗体は、Ｎ型ポリシリコン抵抗体に比べて結晶粒径が小さく、抵抗値の安定性に優れているためアナログ素子向きであるという理由からである。
高精度アナログ受動素子としてＰ型ポリシリコン抵抗体を用いたとき、このＰ型ポリシリコン抵抗体を、上述のＮ型ポリシリコン抵抗体５７を生成した場合と同様のプロセスで作成する場合、Ｐ型ポリシリコン抵抗体（例えば、シート抵抗値２５０〔Ω/□〕）は、Ｎ型ポリシリコン抵抗体に比較して、急速熱酸化処理時のポリシリコン抵抗体上の酸化速度が遅いため、急速熱酸化処理によりＣＶＤ法で形成した保護酸化膜とポリシリコン抵抗体との界面に生成される熱酸化膜の膜厚が、Ｎ型ポリシリコン抵抗体の場合に比較して薄くなる。
【００１０】
その結果、界面に生成される熱酸化膜と保護酸化膜とからなるシリサイド化ブロック用酸化膜のブロック性能が不十分となり、ポリシリコン抵抗体上が局所的にシリサイド化されてしまい、その結果、低抵抗化したり、また抵抗値にばらつきが生じたりしてしまい、所望の抵抗値が得られない可能性がある。
また、抵抗値がより高いＰ型のポリシリコン抵抗体（例えば、シート抵抗値４０〔ｋΩ/□〕）の場合には、酸化速度はさらに遅くその傾向が顕著に現れる。このことから、シリサイドプロセスにおいて、導電タイプや抵抗値の異なる多種のポリシリコン抵抗体を混載する場合には、各ポリシリコン抵抗体における抵抗値のばらつきを回避するのに十分なブロック性能を有するシリサイド化ブロック用酸化膜を用いる必要がある。
【００１１】
また、作成条件が既にＦｉｘされたトランジスタ素子などの他素子と共に、ポリシリコン抵抗体を生成する場合を想定すると、それら他素子の特性変動を起こすことなくシリサイド化ブロック用酸化膜のブロック性能を強化することが求められるため、急速熱酸化処理の処理条件については変更しないことが望ましい。
本発明は、このような課題に鑑みてなされたものであり、その目的とするところは、急速酸化処理における処理条件を変更せずに、シリサイド化ブロック用酸化膜のブロック性能を強化することの可能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の請求項１にかかる半導体装置の製造方法は、多種のポリシリコン抵抗体を含む非シリサイド化領域に保護酸化膜を生成する工程と、一定条件で急速熱酸化処理を行い、前記保護酸化膜と前記ポリシリコン抵抗体との界面に熱酸化膜を生成する工程と、前記保護酸化膜と前記熱酸化膜との積層膜をシリサイド化ブロック用酸化膜としてシリサイド化を行う工程と、を含む半導体装置の製造方法であって、前記保護酸化膜の膜厚を、前記急速熱酸化処理により前記各ポリシリコン抵抗体上に生成される熱酸化膜の膜厚の最小値と前記保護酸化膜の膜厚との和が、前記シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となる値に設定したことを特徴としている。
また、請求項２にかかる半導体装置の製造方法は、前記多種のポリシリコン抵抗体は、少なくとも導電タイプ又はシート抵抗値が異なる複数のポリシリコンを含むことを特徴としている。
【００１３】
さらに、請求項３にかかる半導体装置の製造方法は、膜厚が３５０〔Å〕となるように、前記保護酸化膜を生成することを特徴としている。
さらにまた、請求項４にかかる半導体装置の製造方法は、前記ポリシリコン抵抗体として、フッ化ホウ素イオン“ＢＦ２＋”を“Ｐ＋”イオンとして、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入したＰ型ポリシリコン抵抗体を含み、且つ前記多種のポリシリコン抵抗体はそのシート抵抗値が６０〔ｋΩ／□〕以下であって、前記急速熱酸化処理を９５０〔℃〕の温度条件下で１５０秒間行い、さらに、金属膜としてチタン膜を用い、６７０〔℃〕の温度条件下であり且つ窒素Ｎ2ガス雰囲気中で１分間のアニール処理をして前記シリサイド化を行うことを特徴としている。
【発明の効果】
【００１４】
本発明によれば、非シリサイド化領域に生成した保護酸化膜と、この保護酸化膜とポリシリコン抵抗体との界面に急速熱酸化処理により生成した熱酸化膜との積層膜を、シリサイド化ブロック用酸化膜として用いてシリサイド化を行う際に、保護酸化膜の膜厚を、前記各ポリシリコン抵抗体上に生成される熱酸化膜の膜厚の最小値と前記保護酸化膜の膜厚との和が、前記シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となる値に設定するため、前記ポリシリコン抵抗体の導電タイプやシート抵抗値の違いなどによってポリシリコン抵抗体上に形成される熱酸化膜の膜厚が異なる場合であっても、この熱酸化膜と保護酸化膜との積層膜はシリサイド化ブロック用酸化膜として必要なブロック性能を確保することができる。そのため、多種のポリシリコン抵抗体が混載される場合であっても抵抗値にばらつきが生じることなく安定したポリシリコン抵抗体を生成することができる。
【００１５】
特に、膜厚が３５０〔Å〕となるように保護酸化膜を生成することにより、熱酸化膜の膜厚にばらつきが生じた場合であっても、シリサイド化ブロック用酸化膜としてのブロック性能を確保することができ、例えば、前記ポリシリコン抵抗体として、フッ化ホウ素イオン“ＢＦ２＋”を“Ｐ＋”イオンとしてドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入したＰ型ポリシリコン抵抗体を含み且つ前記多種のポリシリコン抵抗体のシート抵抗値が６０〔ｋΩ／□〕以下であって、前記急速熱酸化処理を９５０〔℃〕の温度条件下で１５０秒間行い、さらに金属膜としてチタン膜を用いて、６７０〔℃〕の温度条件下で、窒素Ｎ2ガス雰囲気中での１分間のアニール処理をしてシリサイド化を行う場合に、膜厚が３５０〔Å〕となるように保護酸化膜を生成することにより、ポリシリコン抵抗体の種別に関係なく、安定したポリシリコン抵抗体を作成することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】従来の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を説明する。
本発明者は、鋭意検討の結果、急速熱酸化の処理条件を変更せずにシリサイド化ブロック用の酸化膜のブロック性能を強化する方法を見出し、導電タイプや抵抗値の異なる多種のポリシリコン抵抗体が搭載される半導体装置を製造する際のチタンサリサイドプロセスにおいて、シリサイド化ブロック用の一部として急速熱酸化処理によりポリシリコン抵抗体上に生成される熱酸化膜が、必要とする膜厚よりも薄くなってしまうＰ型ポリシリコン抵抗体に対して、前記熱酸化膜と共にシリサイド化ブロック用の酸化膜をなす保護酸化膜の膜厚として最適な膜厚を適用することで、導電タイプに関係なく、シート抵抗値６０〔ｋΩ/□〕以下の多種のポリシリコン抵抗体を混載させる場合でも、安定したポリシリコン抵抗体を製造することを可能にした。
【００１８】
すなわち、急速熱酸化処理により生成される熱酸化膜と共にシリサイド化ブロック用の酸化膜として機能する保護酸化膜の膜厚を、Ｐ型ポリシリコン抵抗体上に生成される熱酸化膜が、必要とする膜厚よりも不足してしまう膜厚分に応じて厚膜化する。これにより、急速熱酸化処理の酸化処理条件の変更を必要とせずに、シリサイド化ブロック用の酸化膜のブロック性能の強化を実現している。
【００１９】
そして、導電タイプがＰ型で、抵抗値の高いポリシリコン抵抗体ほど急速熱酸化処理で生成される熱酸化膜の膜厚が薄くなりブロック性能が劣ることに着目し、Ｐ型ポリシリコン抵抗体がシリサイド化されてしまう問題を、例えば、フッ化ホウ素イオン“ＢＦ２＋”をドーズ量９．０×Ｅ１３〔個／ｃｍ2〕でポリシリコンにイオン注入してシート抵抗値４０〔ｋΩ／□〕のＰ型ポリシリコン抵抗体を作成する場合には、シリサイド化ブロック用として予め生成される保護酸化膜の膜厚を３５０〔Å〕に厚膜化することで解決した。
【００２０】
ここで、導電タイプがＮ型のポリシリコン抵抗体や、シート抵抗値が４０〔ｋΩ/□〕よりも低いポリシリコン抵抗体は、シート抵抗値４０〔ｋΩ/□〕のＰ型ポリシリコン抵抗体に比べて熱酸化膜が成長しやすいので、Ｐ型及びＮ型のポリシリコン抵抗体において、共に充分な膜厚の熱酸化膜が形成されることになる。したがって、急速熱酸化処理により生成される熱酸化膜とＣＶＤ法により生成される保護酸化膜との積層膜からなるシリサイド化ブロック用酸化膜は、シリサイド化に対するブロック性能を充分確保することができる。
【００２１】
すなわち、チタンサリサイドプロセスにおいて、シリサイド化ブロック用として生成する保護酸化膜の膜厚を３５０〔Å〕に厚膜化することで、導電タイプに関係なくシート抵抗値４０〔ｋΩ/□〕以下の多種ポリシリコン抵抗体を混載させた場合であっても、安定したポリシリコン抵抗体を製造することが可能となる。
ここで、シリサイド化ブロック用として生成される保護酸化膜の膜厚３５０〔Å〕は、この保護酸化膜をＣＶＤ法で成膜する際の製造ばらつきを考慮したものであり、実際には３２０〔Å〕でも十分なブロック性能を有していることは確認されている。
【００２２】
具体的には、チタンサリサイドプロセスにおいて、“Ｐ＋”イオンとしてフッ化ホウ素イオン“ＢＦ２＋”を注入エネルギ５０〔ｋｅＶ〕、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入し、シート抵抗値が４０〔ｋΩ／□〕となるようにＰ型ポリシリコン抵抗体を作成した。さらに、このＰ型ポリシリコン抵抗体上に、ＣＶＤ法により保護酸化膜を生成し、酸素雰囲気中で、９５０〔℃〕の温度条件下で１５０秒間の急速熱酸化処理を行って、保護酸化膜とＰ型ポリシリコン抵抗体との間に熱酸化膜を生成し、チタン膜を成膜した後、窒素Ｎ2ガス雰囲気中で６７０〔℃〕の温度条件下で１分間のアニール処理を行ってシリサイド化を行った。
【００２３】
このとき、ＣＶＤ法により生成する保護酸化膜の膜厚の目標値を、１５０〔Å〕、２５０〔Å〕、３２０〔Å〕、３５０〔Å〕とし、保護酸化膜の膜厚がこの目標値となるように保護酸化膜を生成した。そして、それぞれの場合についてシリサイド化を行って、Ｐ型ポリシリコン抵抗体の抵抗値を検証した。
その結果、保護酸化膜の膜厚の目標値が１５０〔Å〕及び２５０〔Å〕の場合には、目標とする抵抗値（シート抵抗値４０〔ｋΩ／□〕）を得ることはできないが、３２０〔Å〕及び３５０〔Å〕の場合には目的とする抵抗値（シート抵抗値４０〔ｋΩ／□〕）を得ることができることが確認された。
【００２４】
また、保護酸化膜の膜厚の目標値が３２０〔Å〕及び３５０〔Å〕の場合には、Ｐ型ポリシリコン抵抗体のシート抵抗値が６０〔ｋΩ／□〕以下の場合であれば、ＣＶＤ法により生成される保護酸化膜と急速熱酸化処理により生成される熱酸化膜との積層膜をシリサイド化ブロック用酸化膜として適用することができることが確認された。
したがって、チタンサリサイドプロセスにおいて、シリサイド化ブロック用として生成する保護酸化膜の膜厚を３５０〔Å〕に厚膜化することで、導電タイプに関係なくシート抵抗値６０〔ｋΩ/□〕以下の多種ポリシリコン抵抗体を混載させた場合であっても、安定したポリシリコン抵抗体を製造することができる。
【００２５】
また、製造ばらつき等により保護酸化膜が薄めに成膜された場合を考慮し、ＣＶＤ法により生成する保護酸化膜の膜厚の目標値を３５０〔Å〕とし、この目標値３５０〔Å〕となるように保護酸化膜を生成することにより、保護酸化膜の膜厚が、±２５〔Å〕の範囲でばらついたとしても、膜厚は、３２５〔Å〕〜３７５〔Å〕の範囲に収まるから、保護酸化膜及び急速熱酸化処理により生成される熱酸化膜の積層膜からなるシリサイドブロック用酸化膜の、シリサイド化に対するブロック性能を確保することが可能となる。
【００２６】
また、シリサイド化ブロック用として生成される保護酸化膜の膜厚を厚くしていくと、シリサイド化に対するブロック性能のマージンを大きく確保できるというメリットがある一方で、成膜時間延長によるスループットの低下や、保護酸化膜の厚膜化に伴いコンタクトエッチ時間を延長した際のマイクロローディング効果で、チップパターンの粗密によるエッチレート差が大きくなるといった問題が出てくる。
そのため、保護酸化膜を厚くしすぎることは望ましくない。つまり、厚膜化する保護酸化膜は、ポリシリコン抵抗体上のシリサイド化を防ぐのに必要最小限の膜厚を選択することが求められる。その観点から、ＣＶＤ法で形成するシリサイド化ブロック用としての保護酸化膜の膜厚の目標値３５０〔Å〕は前述の問題が生じることを極力抑え、且つ製造ばらつきを考慮した上で十分なブロック性能を有しているため、最適な膜厚であると言える。
【００２７】
次に、本発明における半導体装置の製造方法を説明する。
図１から図４は、Ｐ型及びＮ型のＭＯＳトランジスタとＰ型及びＮ型のポリシリコン抵抗体とを備えた半導体装置を製造する場合の製造工程を表したものである。
まず、図１（ａ）に示すように、シリコン基板１上に素子分離用のＬＯＣＯＳ領域２を形成し、ＭＯＳトランジスタのゲート酸化絶縁膜となる絶縁膜３を、ＬＯＣＯＳ領域２で囲まれた領域に熱酸化処理により形成し、その上にＣＶＤ法によりゲート電極及びポリシリコン抵抗体となるポリシリコン膜４を３５００〔Å〕の厚みになるよう形成する。
【００２８】
次に、図１（ｂ）に示すように、ＭＯＳトランジスタのゲートとなる部分へのイオン注入に先立ち、ポリシリコン膜４の上に、１００〔Å〕の保護酸化膜５を形成し、その上にホトレジストを形成し、これを露光した後、現像してレジストパターン６を形成する。そして、このレジストパターン６を用いてＭＯＳトランジスタのゲートとなる部分にリン“Ｐ＋”を選択的にイオン注入する。
【００２９】
次に、図１（ｃ）に示すように、レジストパターン６及び保護酸化膜５を除去した後、ポリシリコン膜４上に、ＭＯＳトランジスタのゲート電極及びシリコン抵抗体を形成するためのレジストパターン７を形成し、このレジストパターン７を用いてポリシリコン膜４及び絶縁膜３をエッチングして、ＭＯＳトランジスタのゲート電極４ａ及びゲート酸化絶縁膜３ａとポリシリコン抵抗体部４ｂとを形成する（図１（ｄ））。
レジストパターン７を除去した後、１６００〔Å〕のナイトライド膜を形成し、セルフアラインでナイトライド膜をエッチングすることによりゲート電極４ａ及びゲート酸化絶縁膜３ａからなるゲート電極部と、ポリシリコン抵抗体部４ｂの側壁にナイトライドスペーサ８を形成する（図２（ａ））。
【００３０】
次に、図２（ｂ）に示すように、イオン注入に先立ち、１５０〔Å〕の保護酸化膜９をＣＶＤ法により形成する。
その後、レジストパターンを用いて“Ｎ＋”イオンと“Ｐ＋”イオンを選択的にイオン注入する。すなわち、Ｐ型ポリシリコン抵抗体となる領域及びＰＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域にレジストパターン１０ａを形成し、“Ｎ＋”イオンとして砒素イオン“Ａｓ＋”を注入エネルギ８０〔ｋｅＶ〕、ドーズ量５×Ｅ１５〔個／ｃｍ2〕の条件下で、ＮＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域と、後にＮ型ポリシリコン抵抗体とするポリシリコン抵抗体部４ｂに対してイオン注入し、ＮＭＯＳトランジスタのソース／ドレイン不純物拡散層１１とＮ型ポリシリコン抵抗体１２とを同時に形成する（図２（ｃ）、（ｄ））。同様に、Ｎ型ポリシリコン抵抗体となる領域及びＮＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域にレジストパターン１０ｂを形成し、“Ｐ＋”イオンとしてフッ化ホウ素イオン“ＢＦ２＋”を注入エネルギ６０〔ｋｅＶ〕、ドーズ量２．５×Ｅ１５〔個／ｃｍ2〕の条件下で、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域と、後にＰ型ポリシリコン抵抗体とするポリシリコン抵抗体部４ｂに対してイオン注入し、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層１３とＰ型ポリシリコン抵抗体１４とを同時に形成する（図３（ａ））。
【００３１】
このとき、抵抗値の高いポリシリコン抵抗体、例えばシート抵抗値４０〔ｋΩ/□〕のＰ型ポリシリコン抵抗体を作成する場合は、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層１３の形成とは別に、“Ｐ＋”イオンとしてフッ化ホウ素イオン“ＢＦ２＋”を注入エネルギ５０〔ｋｅＶ〕、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でレジストパターンを追加してイオン注入にて作成する。すなわち、“Ｐ＋”イオン注入時のレジストパターンを、Ｎ型ポリシリコン抵抗体となる領域及びＮＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域と、さらに、Ｐ型ポリシリコン抵抗体となる領域とに形成し、まず、ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層１３となる領域にのみイオン注入を行う。次に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのソース／ドレイン不純物拡散層となる領域とＮ型ポリシリコン抵抗体とする領域とにレジストパターンを形成し、Ｐ型ポリシリコン抵抗体とする領域に、“Ｐ＋”イオンとしてフッ化ホウ素イオン“ＢＦ２＋”を注入エネルギ５０〔ｋｅＶ〕、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入する。
【００３２】
上記イオン注入工程によってダメージを受けた保護酸化膜９は欠陥等が多く存在して膜質が劣化しており、次工程でのスパッタ法によるＴｉの堆積に対するブロック性能が劣りシリサイド化ブロック膜としては不適当であるという理由から、容積比で、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝０．２：１：１０の過酸化水素を用いた混合液で、５０〔℃〕の条件下で１５分間洗浄することで、前記１５０〔Å〕の保護酸化膜９を一旦除去する（図３（ａ））。
次に、図３（ｂ）に示すように、シリサイド化ブロック用の保護酸化膜１５を、その膜厚が３５０〔Å〕となるようにＣＶＤ法により新たに形成する。ここでシリサイド化ブロック用の保護酸化膜１５の膜厚は少なくとも３２０〔Å〕以上必要となる。
【００３３】
なぜなら、シリサイド化ブロック用の保護酸化膜１５の膜厚を、例えば、上記従来のように１５０〔Å〕程度とした場合には、シート抵抗値２５０〔Ω/□〕のＰ型ポリシリコン抵抗体１４上に、後の急速熱酸化処理工程で生成される熱酸化膜は、前述のように、Ｎ型ポリシリコン抵抗体を形成する場合に比較して酸化速度が遅いため、その膜厚がＮ型ポリシリコン抵抗体に比較して薄く、この熱酸化膜と保護酸化膜１５とからなるシリサイド化ブロック用酸化膜としてのブロック性能が不十分となり、局所的にシリサイド化されて、所望の抵抗値が得られなくなる。そのため、保護酸化膜１５を膜厚３２０〔Å〕以上形成して、Ｐ型ポリシリコン抵抗体１４上の保護酸化膜１５のブロック性能を強化する。
【００３４】
膜厚が３５０〔Å〕となるように保護酸化膜１５を生成すれば、保護酸化膜１５の膜厚が製造ばらつきによりばらついたとしても、そのばらつきが±２５〔Å〕の範囲であれば保護酸化膜１５の膜厚は３２５〔Å〕〜３７５〔Å〕の範囲に収まるため、３２０〔Å〕を満足することになる。
これにより、後の急速熱酸化処理工程で生成される熱酸化膜と保護酸化膜１５とからなるシリサイド化ブロック用酸化膜としての積層膜のブロック性能は充分となる。
【００３５】
次に、酸素雰囲気中で、９５０〔℃〕の温度条件下で１５０秒間の急速熱酸化処理を行い、イオン注入されたイオンの活性化や、シリサイド化ブロック用の保護酸化膜１５を焼き締めることによるブロック性能の強化を図ると共に、各ポリシリコン抵抗体１２、１４やゲート電極４ａ、またＭＯＳトランジスタのソース／ドレイン不純物拡散層と、シリサイド化ブロック用の保護酸化膜１５との界面に熱酸化膜１６を生成する（図３（ｃ））。
【００３６】
このとき生成される熱酸化膜１６は、前述の図２（ｃ）や図２（ｄ）でポリシリコン抵抗体やソース／ドレイン不純物拡散層を形成するためにイオン注入された不純物の導電タイプ（Ｎ型ｏｒＰ型）や注入量によって膜厚が変動する。つまり、導電タイプがＰ型で、注入量が少ないほど、急速熱酸化処理時に生成される熱酸化膜１６の膜厚が薄くなることが、既知の事実として知られている。そのため、図３（ｃ）に示すように、Ｐ型ポリシリコン抵抗体１４上に形成される熱酸化膜１６は、Ｎ型ポリシリコン抵抗体１２上に形成される熱酸化膜１６に比較して膜厚が薄くなる。
【００３７】
続いて、ポリシリコン抵抗体１２、１４の形成領域にレジストパターン１７を形成し（図３（ｄ））、レジストパターン１７部分を除く領域の保護酸化膜１５及び熱酸化膜１６をドライエッチングにて除去して、シリコン基板１表面を露出させた後（図４（ａ））、レジストパターン１７を除去する（図４（ｂ））。これによって、レジストパターン１７に対応する部分にのみ、シリサイド化ブロック用酸化膜（保護酸化膜１５＋熱酸化膜１６）が形成される。
【００３８】
次に、金属膜の形成に先立ち、このサンプルを１：９９に希釈したフッ化水素ＨＦ液により２分間洗浄した後、スパッタ法によって膜厚６００〔Å〕のＴｉ（チタン）膜１８を堆積させる（図４（ｃ））。
そして、６７０〔℃〕の温度条件下で、窒素Ｎ2ガス雰囲気中で１分間アニール処理を行い、シリサイド化を行う。これにより、図４（ｄ）に示すように、ＭＯＳトランジスタのソース／ドレイン拡散層やゲート上部などのシリサイド化ブロック用酸化膜（保護酸化膜１５＋熱酸化膜１６）が形成されていない部分１９がシリサイド化される。
【００３９】
次いで、容積比で、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：５の過酸化水素を用いた混合液によって、室温下で３５分間エッチングし、未反応のＴｉ膜１８を除去する。そして、８２０〔℃〕の条件下で、窒素Ｎ2雰囲気ガス中で１分間アニール処理を行い、低抵抗化を図る。
以上の工程によって、ＭＯＳトランジスタのソース／ドレイン拡散層やゲート上部などをシリサイド化させることができると共に、ポリシリコン抵抗体１２、１４にＴｉがスパッタリングされることはないため、安定した抵抗値を有するポリシリコン抵抗体１２、１４を得ることができる。
【００４０】
このとき、ＣＶＤ法で形成するシリサイド化ブロック用の保護酸化膜１５の膜厚が、少なくとも３２０〔Å〕以上となるようにすることでブロック性能の強化を図っている。このため、ポリシリコン抵抗体１２、１４の導電タイプや抵抗値等によっても変化する熱酸化膜１６の膜厚を気にすることなく、シート抵抗値６０〔ｋΩ/□〕以下の多種ポリシリコン抵抗体を混載させ、それらを安定して製造することができる。
また、急速熱酸化処理条件の変更を必要としないため、既にＦｉｘされた他素子の特性変更を起こすことなく、シリサイド化ブロック用酸化膜のブロック性能の強化を図ることができる。
【００４１】
このため、導電タイプの異なるポリシリコン抵抗体や、同じ導電タイプではあるが抵抗値の異なるポリシリコン抵抗体など、多種のポリシリコン抵抗体が混載され、各ポリシリコン抵抗体において、急速熱酸化処理においてポリシリコン抵抗体の酸化速度が異なるため各ポリシリコン抵抗体の上に形成される熱酸化膜の膜厚が異なる場合であっても、シリサイド化ブロック用酸化膜１５及び熱酸化膜１６の積層膜は、各ポリシリコン抵抗体のシリサイド化ブロック用酸化膜としての機能を充分発揮することができブロック性能を確保することができる。したがって、この後、シリサイド化を行った場合には、全てのポリシリコン抵抗体において、意図せずシリサイド化されることを確実に回避することができ、すなわち全てのポリシリコン抵抗体において、それぞれ所望の抵抗値を有するポリシリコン抵抗体を生成することができる。
【００４２】
なお、上記実施の形態においては、多種のポリシリコン抵抗体を同時に作成する場合にシリサイド化ブロック用の保護酸化膜１５の膜厚が３５０〔Å〕となるように保護酸化膜１５を生成する場合について説明したが、保護酸化膜１５の膜厚が３５０〔Å〕となるように保護酸化膜１５を生成すれば、シート抵抗値６０〔ｋΩ／□〕以下のポリシリコン抵抗体であれば、急速熱酸化処理における酸化速度に関わらず、保護酸化膜１５と熱酸化膜１６とによりシリサイド化ブロック用酸化膜としてのブロック性能を確保することができる。したがって、１種類のポリシリコン抵抗体のみが搭載される場合にも、この保護酸化膜１５の成膜条件で生成することも可能であり、シート抵抗値６０〔ｋΩ／□〕以下のポリシリコン抵抗体であれば、搭載するポリシリコン抵抗体が多種であるか否かに関わらず保護酸化膜１５の成膜条件を共通とすることができる。
【００４３】
また、上記実施の形態においては、急速熱酸化処理の条件を、酸素雰囲気中で、９５０〔℃〕の温度条件下で１５０秒間行うという条件で行う場合、また、シリサイド化を、６７０〔℃〕の温度条件下で、窒素Ｎ2ガス雰囲気中で１分間アニール処理を行う条件で行う場合、またその他処理についても所定条件で行う場合について説明したが、これ以外の条件で行うことも可能である。その場合、急速熱酸化処理の条件を変更したときにはポリシリコン抵抗体上に生成される熱酸化膜の膜厚が変化し、シリサイド化の条件を変更したときにはシリサイド化ブロック用酸化膜として必要とするブロック性能が変化する等というように、急速熱酸化処理の条件、さらに、Ｐ型ポリシリコン抵抗体とするために注入する“Ｐ＋”イオンの種類やドーズ量、ポリシリコン抵抗体のシート抵抗値等によっても、急速熱酸化処理により生成される熱酸化膜の膜厚や、シリサイド化ブロック用酸化膜として必要とするブロック性能が変化するため、これらを考慮して保護酸化膜の膜厚を設定すればよい。
同様に、チタンを用いてシリサイド化を行う場合に限らず、金属としてコバルト（Ｃｏ）やニッケル（Ｎｉ）等を用いてシリサイド化を図ることも可能であり、使用する金属の種類によって、シリサイド化ブロック用酸化膜として必要とするブロック性能が変化するため、これを考慮して保護酸化膜の膜厚を設定すればよい。
【符号の説明】
【００４４】
１ シリコン基板
２ ＬＯＣＯＳ領域
３ 絶縁膜
３ａ ゲート酸化絶縁膜
４ ポリシリコン膜
４ａ ゲート電極
４ｂ ポリシリコン抵抗体部
５ ゲートイオン注入用の保護酸化膜
６ ゲートイオン注入用のレジストパターン
７ ポリシリコン膜エッチング用のレジストパターン
８ ナイトライドスペーサ
９ Ｎ＋、Ｐ＋イオン注入用の保護酸化膜
１１ ＮＭＯＳトランジスタのソース／ドレイン不純物拡散層
１２ Ｎ型ポリシリコン抵抗体
１３ ＰＭＯＳトランジスタのソース／ドレイン不純物拡散層
１４ Ｐ型ポリシリコン抵抗体
１５ シリサイド化ブロック用の保護酸化膜
１６ 熱酸化膜
１７ シリサイド化ブロック用酸化膜エッチング用のレジストパターン
１８ Ｔｉ膜
【特許請求の範囲】
【請求項１】
多種のポリシリコン抵抗体を含む非シリサイド化領域に保護酸化膜を生成する工程と、
一定条件で急速熱酸化処理を行い、前記保護酸化膜と前記ポリシリコン抵抗体との界面に熱酸化膜を生成する工程と、
前記保護酸化膜と前記熱酸化膜との積層膜をシリサイド化ブロック用酸化膜としてシリサイド化を行う工程と、を含む半導体装置の製造方法であって、
前記保護酸化膜の膜厚を、前記急速熱酸化処理により前記各ポリシリコン抵抗体上に生成される熱酸化膜の最小値と前記保護酸化膜の膜厚との和が、前記シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となる値に設定したことを特徴とする半導体装置の製造方法。
【請求項２】
前記多種のポリシリコン抵抗体は、少なくとも導電タイプ又はシート抵抗値が異なる複数のポリシリコンを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
膜厚が３５０〔Å〕となるように、前記保護酸化膜を生成することを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記ポリシリコン抵抗体として、フッ化ホウ素イオン“ＢＦ２＋”を“Ｐ＋”イオンとして、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入したＰ型ポリシリコン抵抗体を含み、且つ前記多種のポリシリコン抵抗体はそのシート抵抗値が６０〔ｋΩ／□〕以下であって、
前記急速熱酸化処理を９５０〔℃〕の温度条件下で１５０秒間行い、
さらに、金属膜としてチタン膜を用い、６７０〔℃〕の温度条件下であり且つ窒素Ｎ2ガス雰囲気中で１分間のアニール処理をして前記シリサイド化を行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項１】
多種のポリシリコン抵抗体を含む非シリサイド化領域に保護酸化膜を生成する工程と、
一定条件で急速熱酸化処理を行い、前記保護酸化膜と前記ポリシリコン抵抗体との界面に熱酸化膜を生成する工程と、
前記保護酸化膜と前記熱酸化膜との積層膜をシリサイド化ブロック用酸化膜としてシリサイド化を行う工程と、を含む半導体装置の製造方法であって、
前記保護酸化膜の膜厚を、前記急速熱酸化処理により前記各ポリシリコン抵抗体上に生成される熱酸化膜の最小値と前記保護酸化膜の膜厚との和が、前記シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となる値に設定したことを特徴とする半導体装置の製造方法。
【請求項２】
前記多種のポリシリコン抵抗体は、少なくとも導電タイプ又はシート抵抗値が異なる複数のポリシリコンを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
膜厚が３５０〔Å〕となるように、前記保護酸化膜を生成することを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記ポリシリコン抵抗体として、フッ化ホウ素イオン“ＢＦ２＋”を“Ｐ＋”イオンとして、ドーズ量９．０×Ｅ１３〔個／ｃｍ2〕の条件下でイオン注入したＰ型ポリシリコン抵抗体を含み、且つ前記多種のポリシリコン抵抗体はそのシート抵抗値が６０〔ｋΩ／□〕以下であって、
前記急速熱酸化処理を９５０〔℃〕の温度条件下で１５０秒間行い、
さらに、金属膜としてチタン膜を用い、６７０〔℃〕の温度条件下であり且つ窒素Ｎ2ガス雰囲気中で１分間のアニール処理をして前記シリサイド化を行うことを特徴とする請求項３記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１９８８４１（Ｐ２０１１−１９８８４１Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６１４２５（Ｐ２０１０−６１４２５）
【出願日】平成２２年３月１７日（２０１０．３．１７）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月１７日（２０１０．３．１７）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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