【課題】データ出力バッファの正確なインピーダンスキャリブレーション動作を行う。
【解決手段】電源ラインＶＬ１とデータ端子２４との間に接続されたＰ型トランジスタユニット２０１と、電源ラインＶＬ１とキャリブレーション端子ＺＱとの間に接続されたＰ型トランジスタユニット１１１〜１１４と、キャリブレーション端子ＺＱの電位が基準電位ＶＲＥＦと一致するよう、Ｐ型トランジスタユニット１１１〜１１４インピーダンスを調整し、一致した状態におけるＰ型トランジスタユニット１１１〜１１４の一つのインピーダンスをＰ型トランジスタユニット２０１に反映させるインピーダンス制御回路とを備える。これにより、基準電位ＶＲＥＦが電源電位ＶＤＤの半分のレベルからオフセットしたレベルに設定されている場合であっても、正確なキャリブレーション動作を行うことができる。 （もっと読む）

【課題】半導体集積回路における抵抗の比精度の改善にある。
【解決手段】第１抵抗Ｒ１の第１抵抗体１０は、長さＬ、幅Ｗを有する。第１コンタクト１２ａは、第１抵抗体１０の一端に形成され、第２コンタクト１２ｂは、第１抵抗体１０の他端に形成される。第２抵抗Ｒ２の第２抵抗体１０は、長さＬ／２、幅Ｗを有する。第２抵抗体１０の一端には、Ｎ個の第１コンタクト１２ａが形成され、第２抵抗体１０の他端には、Ｎ個の第２コンタクト１２ｂが形成される。 （もっと読む）

【課題】露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細な拡散抵抗を製造することはできないから、高抵抗の拡散抵抗は実現できなかった。
【解決手段】一組の薄膜構造体の対向する間隔に、サイドウォール形成用の絶縁膜を形成する際に生じる空隙を利用して露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細な拡散抵抗を形成する。薄膜構造体を配線抵抗として利用すれば、これらを接続して設けることにより温度特性に優れる抵抗素子を構成することもできる。 （もっと読む）

【課題】スタンダードセル回路のレイアウト面積を削減する。
【解決手段】配線導体Ｌａは電源電圧ＶＤＤａを出力する電源に接続される。レギュレータ６ａは、配線導体Ｌａからの電源電圧ＶＤＤａを電源電圧ＶＤＤａより低い電源電圧ＶＤＤｂに変換し、配線導体Ｌｂを介してレベルシフタ２−１〜２−３，３，及びスタンダードセル４に出力する。レベルシフタ２−１は、入力されるデータの電圧レベルを電源電圧ＶＤＤａの電圧レベルから電源電圧ＶＤＤｂの電圧レベルに電圧シフトしてスタンダードセル４に出力する。レベルシフタ３は、スタンダードセル４からの出力信号の電圧レベルを電源電圧ＶＤＤｂの電圧レベルから電源電圧ＶＤＤａの電圧レベルに電圧シフトし、出力端子Ｔｑを介して出力する。 （もっと読む）

【課題】抵抗Ｒと抵抗２Ｒとの抵抗比を１：２に近付けることにより、Ｄ／Ａ変換精度の悪化を抑制することを可能にするＲ−２Ｒラダー抵抗回路、そのＲ−２Ｒラダー抵抗回路を備えるＤ／Ａ変換器及びＲ−２Ｒラダー抵抗回路の製造方法を提供すること
【解決手段】本発明にかかるＲ−２Ｒラダー抵抗回路１０は、１ビットに対応する抵抗値Ｒの第１抵抗及び抵抗値２Ｒの第２抵抗を備える。第１抵抗及び第２抵抗は、１列に並んでいる複数の単位抵抗により構成される。Ｒ−２Ｒラダー抵抗回路１０は、前記複数の単位抵抗が並設されて構成されており、第１抵抗に含まれる単位抵抗１３１がＲ−２Ｒラダー抵抗回路１０の一端に配置され、単位抵抗１３１と第１抵抗に含まれる単位抵抗１３２との間に第２抵抗に含まれる単位抵抗１２１〜１２４が配置されている。 （もっと読む）

【課題】回路規模が増大化する。
【解決手段】抵抗値が順に小さい値となって直列接続される複数のヒューズを備えるヒューズ部と、前記ヒューズ部の複数のヒューズのそれぞれ一端と、第１の電源電圧との間に接続される複数の選択スイッチと、前記第１の電源電圧から所定の電位差を有するヒューズ溶断用電圧を、前記ヒューズ部の最も小さい抵抗値のヒューズ側に出力するヒューズ溶融電圧出力回路と、ヒューズ溶断時に、前記ヒューズ溶融電圧出力回路が前記ヒューズ溶断用電圧を出力し、前記ヒューズ部の最も大きい抵抗値のヒューズに接続される選択スイッチから最も小さい抵抗値のヒューズに接続される選択スイッチまでを順に導通させる制御回路と、を備える半導体装置。 （もっと読む）

【課題】半導体集積回路内の抵抗素子の抵抗値のばらつきを抑制した半導体装置を提供する。
【解決手段】半導体装置は基板を備える。第１の絶縁膜は基板上に設けられる。第１の抵抗部は第１の絶縁膜上に設けられる。境界膜は第１の抵抗部上に設けられる。第２の抵抗部は境界膜上に設けられる。第２の絶縁膜は、第２の抵抗部上に設けられている。第１の導電部および第２の導電部は、第２の絶縁膜上に設けられ、互いに絶縁されている。第１の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第１のコネクト部を含む。第２の導電部は、第２の絶縁膜および第２の抵抗部を貫通して境界膜の表面に接触する第２のコネクト部を含む。第１の抵抗部は、一端において第１のコネクト部を介して第１の導電部に電気的に接続され、かつ、他端において第２のコネクト部を介して第２の導電部に電気的に接続された抵抗素子である。 （もっと読む）

【課題】広範囲、光分解能に周波数を可変することのできるクロック信号を生成する。
【解決手段】オペアンプＡＭＰ１は、正入力部と負入力部が等しい電圧となるようフィードバックがかかり、回路ノードｆｂｃｋは、参照電圧ＶＲＥＦＩに等しい電圧となる。デコーダＤＥＣは、制御信号ＣＮＴ７，ＣＮＴ６をデコードし、トランジスタＴ２〜Ｔ５のいずれか１つをオンさせる。この構成によって、回路ノードｆｂｃｋが、参照電圧ＶＲＥＦＩと同電位となるようフィードバック制御がかかるため、トランジスタＴ２〜Ｔ５のＯＮ抵抗を大幅に低減することができ、周波数精度の悪化を防止することができる。 （もっと読む）

【課題】膜厚のばらつきに起因する抵抗値の変動を抑制し、より高精度な抵抗素子を提供する。
【解決手段】第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）を有する抵抗素子第１部分（２）と、第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）に依存して決定する第２幅（Ｗ２）を有する抵抗素子第２部分（３）とを具備する抵抗素子を構成する。ここにおいて、第１幅（Ｗ１）と第２幅（Ｗ２）との和は一定である。また、抵抗素子第１部分（２）は、抵抗素子第１部分（２）の底面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第１部分（２）の上面を有する。また、抵抗素子第２部分（３）は、抵抗素子第１部分（２）の底面を含む面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第２部分（３）の上面を有する。そして、抵抗素子第１部分（２）と抵抗素子第２部分（３）とは、接続部を介して互いに接続されている。 （もっと読む）

【課題】抵抗値の温度依存性の小さい抵抗素子を有する半導体装置を提供する。
【解決手段】半導体装置は、金属抵抗素子層Ｒｍ１，Ｒｍ２を有する。金属抵抗素子層Ｒｍ１は、金属抵抗膜層Ｒｍ１１を含む。金属抵抗素子層Ｒｍ２は、金属抵抗膜層Ｒｍ１２を含む。金属抵抗膜層Ｒｍ１１は、窒化チタン抵抗および窒化タンタル抵抗のうちの一方であり、金属抵抗膜層Ｒｍ１２は、窒化チタン抵抗および窒化タンタル抵抗のうちの他方である。窒化チタン抵抗の抵抗値は正の温度係数を有する一方、窒化タンタル抵抗の抵抗値は負の温度係数を有する。コンタクトプラグＣＰ２によって、金属抵抗膜層Ｒｍ１１と金属抵抗膜層Ｒｍ１２とが電気的に接続されるので、窒化チタン抵抗の温度係数と窒化タンタル抵抗との温度係数が相殺される。これにより温度係数を小さくすることができる。 （もっと読む）

【課題】半導体装置のサイズの大型化を抑制しつつ、ポリシリコン抵抗の抵抗値が設計値からずれた場合に補正できるようにする。
【解決手段】ポリシリコン抵抗の設計方法は、シリサイド領域１ｂが両端にそれぞれ形成されたポリシリコンにより構成され、シリサイド領域１ｂがコンタクト３へ接続されるポリシリコン抵抗１の、抵抗値を判定する工程を有する。抵抗値が設計値よりも大きい場合には、コンタクト３の位置とポリシリコン抵抗１の形成範囲とを変更せずに、シリサイドブロック膜の形成範囲を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を減少させる工程を行う。抵抗値が設計値よりも小さい場合には、コンタクト３の位置を変更せずに、ポリシリコン（シリサイドブロック領域１ａ）の幅を狭める補正を行うことによって、ポリシリコン抵抗１の抵抗値を増大させる工程を行う。 （もっと読む）

【課題】半導体集積回路の設計ＴＡＴの増大を防止する。
【解決手段】レイアウト設計装置は、パッケージに起因して半導体チップに加わるパッケージ応力の応力値の分布を示す応力分布データを読み込む応力分布データ読込み手段３と、半導体チップのチップレイアウトデータから素子レイアウトデータを抽出する素子レイアウトデータ獲得手段７と、半導体チップに搭載される各素子について応力値と素子の特性変動の関係を示した検量線データを保持する検量線データ保持部９と、応力分布データ、素子レイアウトデータ及び検量線データに基づいて各素子についてパッケージ応力による素子特性変動を算出する素子特性変動計算手段１１と、素子特性変動を打ち消すように素子レイアウトデータを補正する素子レイアウト補正手段１３と、補正後素子レイアウトデータを用いてチップレイアウトデータを補正するチップレイアウト補正手段と、を備えている。 （もっと読む）

【課題】ポリシリコン抵抗体の上に急速熱酸化処理により形成され、シリサイド化ブロック用酸化膜の一部として用いる熱酸化膜の膜厚が多種のポリシリコン抵抗体間でばらつくことにより、ポリシリコン抵抗体が部分的にシリサイド化されることを回避する。
【解決手段】多種のポリシリコン抵抗体全てにおいて、急速熱酸化処理によりポリシリコン抵抗体上に生成される熱酸化膜の膜厚と、ポリシリコン抵抗体を含む非シリサイド化領域に形成された保護酸化膜の膜厚との和が、シリサイド化ブロック用酸化膜としてのブロック性能を確保するために必要な膜厚以上となるように、保護酸化膜の膜厚を決定する。多種のポリシリコン抵抗体間で急速熱酸化処理により生成される熱酸化膜の膜厚に差が生じる場合でも、熱酸化膜と保護酸化膜とをシリサイド化ブロック用酸化膜として用いることにより、充分なブロック性能を確保することができる。 （もっと読む）

【課題】チップサイズを増大させずに、より少ない製造工程数で製造された、抵抗値の異なる複数の抵抗素子を備えた半導体装置及び半導体装置の製造方法を提供する。
【解決手段】レジストマスク３６をマスクとしてゲート電極２３とマスク層２２とを同一部材及び同一工程で形成し、形成されたマスク層２２により高抵抗素子４０となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、低抵抗素子４２となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、をエッチングすることにより高抵抗素子４０と、抵抗値が高抵抗素子４０よりも低い低抵抗素子４２と、を形成する。 （もっと読む）

【課題】検出精度がよく、かつ回路規模、チップサイズの縮小させた分圧回路及び半導体装置を提供すること。
【解決手段】２進コードに従って抵抗値が重み付けされて形成される第１抵抗回路と、同じ２進コードに従って抵抗値が重み付けされて形成される第２抵抗回路と、同じ２進コードに従って抵抗値が重み付けされ、重み付けのビット数が最大である第３抵抗を有する第３抵抗回路と備え、第３抵抗の両端のいずれかを２つのトランスミッションゲートで択一的に出力端子と接続する構成とした。 （もっと読む）

【課題】SoCにおけるRF・アナログ集積回路のプロトタイピングにおいて，チップ毎に柔軟かつ簡便に短TATで素子パラメータを調整する手段を提供する。
【解決手段】本発明によれば，製造プロセス終了後にダイシングされた集積回路チップの最上部に，単一あるいは小数の金属層，絶縁層などの機能層を積層・パターニングし，インダクタンスや容量素子，抵抗素子，伝送線路などを構成して下地回路と結合したり，あらかじめ下地集積回路中に形成しておいた受動素子等を金属配線層でプログラミングすることにより，下地集積回路のRF・アナログ回路の特性を実チップ上でチップ毎に柔軟に，低コストかつ短TATで調整することができる。 （もっと読む）

【課題】集束加熱源を使用して半導体素子すなわち半導体デバイスのインピーダンスを調整（すなわち、修正または変更）する方法が提供される。
【解決手段】この方法は、集束加熱源（例えば、レーザ）の溶融作用によって、より高ドーパント濃度の隣接領域からドーパントを拡散させることによって、低ドーパント濃度の領域のドーパント・プロファイルを変更する（すなわち、ドーパント濃度を増加させる）ことによって、半導体素子すなわち半導体デバイスのインピーダンスを微調整するために利用されてよい。本発明は、特に、以前には存在しなかった導電性リンクと導電路との形成のための、回路に対するレーザの使用に関する。さらに、本発明は、特に、ギャップ領域の長さに沿った１つまたは複数の導電性ブリッジの位置に応じてインピーダンスの変更（すなわち、トリミングまたは調整）が有利に行われることが可能な手段に関する。 （もっと読む）

【課題】製造工程数や面積の増大を招くことなく、金属薄膜抵抗の抵抗率を異ならせる素子構造を提案する。
【解決手段】基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する抵抗膜５が配置されている。また、抵抗膜５の厚さ方向の少なくとも一方の他の導電膜配置階層に、水素吸蔵金属３が、抵抗膜５と絶縁された状態で、かつ金属抵抗膜の少なくともコンタクトエッジ間の領域の全域と平面視で重なる位置と大きさで配置されている。 （もっと読む）

【課題】抵抗値を精度よく容易に設定可能な構造の抵抗素子を有する電子デバイスを実現する。
【解決手段】半導体等の基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する抵抗膜（金属薄膜１１）が配置されている。この金属薄膜１１は、２種類以上の抵抗率をもつ。この金属薄膜１１は、望ましくは、抵抗率が異なる複数の面領域（高抵抗面領域ＲＨと低抵抗面領域ＲＬ１,ＲＬ２）をもつ複抵抗領域型の金属薄膜１１Ｗである。 （もっと読む）

【課題】工程数の低減や製造コストの削減を図りつつ、各々が異なる抵抗値を有する複数の拡散層抵抗を備えた半導体装置及び製造方法を提供する。
【解決手段】半導体基板の表面側を酸化又は窒化せしめることによって保護膜４１を形成し、当該保護膜下に伸張し且つ何れかの導電型の不純物を各々が含む複数の拡散層領域２１，２２，２３を形成する。次いで、当該複数の拡散層領域のうちの少なくとも１つの拡散層領域上にフォトレジスト膜を形成し、半導体基板の裏面側に接地電位を供給しつつ、プラズマアッシング処理を当該フォトレジスト膜に施すことによってこれを除去する。最後に、各拡散層領域と電気的に接続された配線層６０を絶縁層４０を介して形成することによって、各拡散層領域を拡散層抵抗とする。 （もっと読む）