半導体装置及び半導体装置の製造方法
【課題】チップサイズを増大させずに、より少ない製造工程数で製造された、抵抗値の異なる複数の抵抗素子を備えた半導体装置及び半導体装置の製造方法を提供する。
【解決手段】レジストマスク３６をマスクとしてゲート電極２３とマスク層２２とを同一部材及び同一工程で形成し、形成されたマスク層２２により高抵抗素子４０となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、低抵抗素子４２となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、をエッチングすることにより高抵抗素子４０と、抵抗値が高抵抗素子４０よりも低い低抵抗素子４２と、を形成する。
【解決手段】レジストマスク３６をマスクとしてゲート電極２３とマスク層２２とを同一部材及び同一工程で形成し、形成されたマスク層２２により高抵抗素子４０となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、低抵抗素子４２となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、をエッチングすることにより高抵抗素子４０と、抵抗値が高抵抗素子４０よりも低い低抵抗素子４２と、を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、半導体素子と、抵抗値が異なる複数の抵抗素子と、が基板上に形成された半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路等では、半導体素子及び抵抗値の異なる複数の抵抗素子が基板上に形成された半導体装置が用いられる。当該抵抗素子は、一般に、ポリシリコン抵抗が用いられている。
【０００３】
このような半導体装置では、抵抗値の異なる複数の抵抗素子を基板上に形成する場合、抵抗素子の大きさを変えることにより、抵抗値を異ならせている。例えば、抵抗値が低い抵抗素子では、抵抗幅（素子の幅、図１８参照）を大きく設定し、一方、抵抗値が高い抵抗素子では、抵抗長（素子の長さ、図１８参照）を大きく設定する。
【０００４】
このように抵抗素子の大きさを変えることにより、チップ（半導体装置）サイズの増大や、素子の集積度の低下を招く場合がある。
【０００５】
そのため、抵抗素子の大きさを変えずに、抵抗値の異なる複数の抵抗素子を基板上に形成する技術として、基板上に絶縁膜を介して抵抗値の異なる抵抗層を積層し、さらにその上にエッチングコントロール層を積層し、エッチングコントロール層を利用してコンタクトの深さを異ならせる技術がある（例えば、特許文献１参照）
【０００６】
また、抵抗素子の大きさを変えずに、抵抗値の異なる複数の抵抗素子を基板上に形成する技術として、基板上に形成されたポリシリコン層に不純物を選択的に注入（ドーピング）することにより、抵抗値を異ならせる技術がある。当該技術を用いて基板上に、半導体素子及び抵抗値の異なる複数の抵抗素子を形成する方法の具体的一例について図１３から図１８を用いて説明する。なお、具体的一例として、半導体素子としてＭＯＳ型電界効果トランジスタを形成する場合について説明する。
【０００７】
まず、基板としてシリコン基板１１２上の抵抗素子形成領域１３０上及び素子形成領域１３２上に、フィールド酸化膜１１４を形成する。具体的一例としては、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、シリコン酸化膜を形成する。形成されたフィールド酸化膜１１４上（シリコン基板１１２の主表面側）に、例えばＣＶＤ法により、ポリシリコン膜を形成する。さらに、形成されたポリシリコン膜に不純物を注入して、ポリシリコン高抵抗層１１６を形成する。具体的一例としては、イオン種がリン、エネルギーが６０ｋｅＶ、照射量が１×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン膜に注入することにより、ポリシリコン高抵抗層１１６を形成する。さらに、形成されたポリシリコン高抵抗層１１６の上に、例えばＣＶＤ法により、シリコン窒化膜である絶縁膜１２０を形成する（図１３）。
【０００８】
次に、ポリシリコン低抵抗層１１８を形成するためのレジストマスク１４８を、公知のホトリソ技術により、絶縁膜１２０上に、パターニング形成する。そして、レジストマスク１４８をマスクにして、ポリシリコン高抵抗層１１６に不純物を注入して、ポリシリコン低抵抗層１１８を形成する。具体的一例としては、イオン種がリン、エネルギーが６０ｋｅＶ、照射量が５×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン高抵抗層１１６に注入することにより、ポリシリコン低抵抗層１１８を形成する（図１４）。
【０００９】
次に、レジストマスク１４８が除去された絶縁膜１２０上に、抵抗素子パターンを形成するためのレジストマスク１３４を、公知のホトリソ技術により、パターニング形成する。そして、レジストマスク１３４をマスクにして、公知のドライエッチング技術等により、ポリシリコン膜（ポリシリコン高抵抗層１６）をエッチング除去することにより、ポリシリコン高抵抗層１１６と、ポリシリコン低抵抗層１１８とを分離する（図１５）。
【００１０】
次に、半導体素子形成領域１３２に形成されているフィールド酸化膜１１４を除去し、除去した領域にゲート酸化膜１１５を形成する。なお、フィールド酸化膜１１４とゲート酸化膜１１５とは同一部材であることが好ましい。さらにポリシリコン膜１２１を抵抗素子形成領域１３０上及び半導体素子形成領域１３２上に形成する（図１６）。
【００１１】
次に、ゲート電極１２３を形成するためのレジストマスク１３６を、公知のホトリソ技術により、ポリシリコン膜１２１上にパターニング形成する。そして、レジストマスク１３６をマスクにして、公知のドライエッチング技術等により、ポリシリコン膜１２１の不要部分を除去し、ゲート電極１２２を形成する（図１７）。
【００１２】
次に、ゲート電極２３をマスクにしてソース／ドレイン拡散層２４を形成する。さらに、シリコン基板１１２全面に、中間絶縁膜１２６を形成した後、コンタクト孔１２７を形成する。具体的一例としては、プラズマエッチングにより、コンタクト孔１２７を形成する。さらに、形成したコンタクト孔１２７にＣＶＤ法等によりタングステン等の金属膜を堆積してメタル電極１２８を形成した後、パターニングにより配線１２９を形成する（図１８）
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−３２００１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら上述した従来の技術では、半導体装置を製造するための工程数がかかる。特に、基板上に形成されたポリシリコン層に不純物を選択的に注入することにより、抵抗値を異ならせる技術の場合、ポリシリコン低抵抗層１１８を形成するために、ホトリソ技術によりパターニングを行うホトリソ工程が必要になるため、ホトリソ工程が増加する。
【００１５】
このような製造工程の増加は、例えば、製造コストの増加を招くため、問題となる。
【００１６】
本発明は、上述した問題を解決するために提案されたものであり、チップサイズを増大させずに、より少ない製造工程数で製造された、抵抗値の異なる複数の抵抗素子を備えた半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
請求項１に記載の半導体装置は、半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板と、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗素子と、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された、前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子と、前記半導体素子形成領域上に絶縁膜を介して形成された電極と、前記第２の抵抗素子上に絶縁膜を介して形成された、前記電極と同一部材で形成されたマスク層と、を備える。
【００１８】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、前記第１の抵抗素子は、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層を有し、前記第２の抵抗素子は、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された前記第１の抵抗層よりも抵抗値が低い第２の抵抗層を有する。
【００１９】
請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置において、前記半導体素子がＭＯＳ型電界効果トランジスタであり、前記電極が前記ＭＯＳ型電界効果トランジスタのゲート電極である。
【００２０】
請求項４に記載の半導体装置の製造方法は、半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板の、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に絶縁膜を介して第１のポリシリコン層を形成する第１工程と、前記第１工程により形成された前記第１のポリシリコン層に不純物を注入して、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に第１の抵抗層を形成する第２工程と、前記第２工程により形成された前記第１の抵抗層に不純物を注入して、前記第１の抵抗層上に前記第１の抵抗層よりも抵抗値の低い第２の抵抗層を形成する第３工程と、前記第２工程により前記第１の抵抗層が形成され、前記第３工程により前記第２の抵抗層が形成された前記ポリシリコン層をパターニングして、前記第１の抵抗層及び前記第２の抵抗層を含む第１の抵抗素子を前記第１の抵抗素子形成領域上に形成すると共に、前記第１の抵抗層及び前記第２の抵抗層を含む第２の抵抗素子を前記第２の抵抗素子形成領域上に形成する第４工程と、前記半導体素子形成領域上、前記第４工程により形成された前記第１の抵抗素子上、及び前記第４工程により形成された前記第２の抵抗素子上に、第２のポリシリコン層を形成する第５工程と、前記第５工程により形成された前記第２のポリシリコン層をパターニングして、前記半導体素子形成領域上に絶縁膜を介して電極を形成すると共に、前記第４工程で形成された前記第２の抵抗素子上に、マスク層を形成する第６工程と、前記第６工程により形成されたマスク層を用いて前記第１の抵抗素子及び前記第２の抵抗素子をエッチングする第７工程と、を備える。
【００２１】
請求項５に記載の半導体装置の製造方法は、請求項４に記載の半導体装置の製造方法において、前記第７工程は、前記第１の抵抗素子及び前記第２の抵抗素子に含まれる前記第１の抵抗層の表面が露出するまでエッチングする。
【００２２】
請求項６に記載の半導体装置の製造方法は、請求項４または請求項５に記載の半導体装置の製造方法において、前記半導体素子がＭＯＳ型電界効果トランジスタであり、前記電極が前記ＭＯＳ型電界効果トランジスタのゲート電極である。
【００２３】
請求項７に記載の半導体装置は、半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板と、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗素子と、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された、前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子と、前記半導体素子形成領域上に絶縁膜を介して形成された第３の抵抗素子上に、絶縁膜を介して形成された電極と、前記第２の抵抗層形成領域上に形成された、前記第２の抵抗素子上に絶縁膜を介して形成された、前記電極と同一部材で形成されたマスク層と、を備える。
【００２４】
請求項８に記載の半導体装置は、請求項７に記載の半導体装置において、前記第１の抵抗素子は、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層を有し、前記第２の抵抗素子は、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された前記第１の抵抗層よりも抵抗値が低い第２の抵抗層を有し、前記第３の抵抗素子は、前記半導体素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された第２の抵抗層を有する。
【００２５】
請求項９に記載の半導体装置は、請求項７または請求項８に記載の半導体装置において、前記半導体素子がキャパシタであり、前記電極が前記キャパシタの電極である。
【００２６】
請求項１０に記載の半導体装置の製造方法は、半導体素子が形成される素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板の、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に絶縁膜を介して第１のポリシリコン層を形成する第１工程と、前記第１工程により形成された前記第１のポリシリコン層に不純物を注入して、前記半導体素子形成領域上、前記第１の抵抗素子形成領域上、及び前記第２の抵抗素子形成領域上に第１の抵抗層を形成する第２工程と、前記第２工程により形成された前記第１の抵抗層に不純物を注入して、前記第１の抵抗層上に前記第１の抵抗層よりも抵抗値の低い第２の抵抗層を形成する第３工程と、前記第２工程により前記第１の抵抗層が形成され、前記第３工程により前記第２の抵抗層が形成された前記ポリシリコン層をパターニングして、前記第１の抵抗層及び前記第２の抵抗層を含む半導体素子を前記半導体素子形成領域上に形成すると共に、前記第１の抵抗層及び前記第２の抵抗層を含む第１の抵抗素子を前記第１の抵抗素子形成領域上に形成し、かつ、前記第１の抵抗層及び前記第２の抵抗層を含む第２の抵抗素子を前記第２の抵抗素子形成領域上に形成する第４工程と、前記第４工程により形成された前記半導体素子上、前記第４工程により形成された前記第１の抵抗素子上、及び前記第４工程により形成された前記第２の抵抗素子上に、第２のポリシリコン層を形成する第５工程と、前記第５工程により形成された前記第２のポリシリコン層をパターニングして、前記第４工程で形成された前記半導体素子上に絶縁膜を介して電極を形成すると共に、前記第４工程で形成された前記第２の抵抗素子上に、マスク層を形成する第６工程と、前記第６工程により形成されたマスク層を用いて前記第１の抵抗素子及び前記第２の抵抗素子をエッチングする第７工程と、を備える。
【００２７】
請求項１１に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法において、前記第７工程は、前記第１の抵抗素子及び前記第２の抵抗素子に含まれる前記第１の抵抗層の表面が露出するまでエッチングする。
【００２８】
請求項１２に記載の半導体装置の製造方法は、請求項１０または請求項１１に記載の半導体装置の製造方法において、前記半導体素子がキャパシタであり、前記電極が前記キャパシタの電極である。
【発明の効果】
【００２９】
本発明によれば、チップサイズを増大させずに、より少ない製造工程数で製造された、抵抗値の異なる複数の抵抗素子を備えた半導体装置及び半導体装置の製造方法を提供することができる、という効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】第１の実施の形態に係る半導体装置の具体的一例の断面図である。
【図２】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図３】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図４】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図５】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図６】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図７】第２の実施の形態に係る半導体装置の具体的一例の断面図である。
【図８】第２の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図９】第２の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図１０】第２１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図１１】第２の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図１２】第２の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図１３】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１４】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１５】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１６】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１７】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１８】従来の半導体装置の具体的一例の断面図である。
【発明を実施するための形態】
【００３１】
［第１の実施の形態］
【００３２】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００３３】
（半導体装置の構成）
【００３４】
まず、本実施の形態の半導体装置１０の構成について説明する。図１に、本実施の形態の半導体装置１０の具体的一例の断面図を示す。本実施の形態の半導体装置１０は、シリコン基板１２上に、高抵抗素子４０、低抵抗素子４２、及び半導体素子４４が形成されたものである。なお、本実施の形態では、具体的一例として、半導体素子４４がＭＯＳ型電界効果トランジスタである場合について説明する。
【００３５】
本実施の形態の半導体装置１０は、シリコン基板１２上に、フィールド酸化膜１４及びゲート酸化膜１５が形成されている。フィールド酸化膜１４は、高抵抗素子４０及び低抵抗素子４２の下地層として、シリコン基板１２の抵抗素子形成領域３０（詳細後述）に形成されており、ゲート酸化膜１５は、半導体素子４４の下地層として、シリコン基板１２の半導体素子形成領域３２（詳細後述）に形成されている。
【００３６】
フィールド酸化膜１４の上には、高抵抗素子４０及び低抵抗素子４２が形成されている。高抵抗素子４０は、フィールド酸化膜１４上に堆積されたポリシリコン高抵抗層１６を含んで構成されている。低抵抗素子４２は、フィールド酸化膜１４上に堆積されたポリシリコン高抵抗層１６、及びポリシリコン高抵抗層１６上に堆積されたポリシリコン低抵抗層１８を含んで構成されている。なお、本実施の形態では、ポリシリコン高抵抗層１６は、ポリシリコン低抵抗層１８よりも抵抗値が高いポリシリコンの積層膜である。
【００３７】
高抵抗素子４０はポリシリコン高抵抗層１６を含んで構成されており、低抵抗素子４２はポリシリコン高抵抗層１６及びポリシリコン高抵抗層１６上に堆積されたポリシリコン低抵抗層１８を含んでいる。従って、低抵抗素子４２の抵抗値は、高抵抗素子４０の抵抗値よりも低くなる。
【００３８】
低抵抗素子４２のポリシリコン低抵抗層１８上には、絶縁膜２０が形成されており、さらに絶縁膜２０の上には、マスク層２２（２１）が形成されている。マスク層２２は、高抵抗素子４０及び低抵抗素子４２を形成した際に、各抵抗素子をエッチングする際のマスクとして機能したものである。
【００３９】
また、ゲート酸化膜１５の上には、半導体素子４４が形成されている。半導体素子４４は、ゲート酸化膜１５上に形成されたゲート電極２３（２１）、ソース／ドレイン拡散層（ソース電極、ドレイン電極）２４を含んで構成されている。なお、半導体素子４４がＰチャネルＭＯＳ型電界効果トランジスタである場合は、シリコン基板１２はＮ型シリコン基板であり、ソース／ドレイン拡散層２４は高濃度Ｐ型不純物が注入された拡散層である。また、半導体素子４４がＮチャネルＭＯＳ型電界効果トランジスタである場合は、シリコン基板１２はＰ型シリコン基板であり、ソース／ドレイン拡散層２４は高濃度Ｎ型不純物が注入された拡散層である。
【００４０】
なお、本実施の形態では、マスク層２２及びゲート電極２３は同一部材（ポリシリコン膜２１）で、同一工程により形成されたものである。
【００４１】
さらに、高抵抗素子４０、低抵抗素子４２、及び半導体素子４４全体の上、シリコン基板１２全面に中間絶縁膜２６が形成されている。中間絶縁膜２６には、複数のコンタクト孔２７がそれぞれ所定の深さまで開けられており、コンタクト孔２７の内部には、メタル電極２８が形成されている。さらに中間絶縁膜２６の表面（上面）には、メタル電極２８の上端部に接続された配線２９が形成されている。
【００４２】
（半導体装置の製造方法）
【００４３】
次に、本実施の形態の半導体装置１０の製造方法について説明する。図２〜図６は本実施の形態の半導体装置１０の製造方法を示す工程順の半導体装置１０の具体的一例の断面図である。図２は、第１工程から第３工程を示す断面図である。図３は、第４工程を示す断面図である。図４は、第５工程を示す断面図である。図５は、第６工程を示す断面図である。図６は、第７工程を示す断面図である。
【００４４】
まず第１工程では、基板としてシリコン基板１２上の抵抗素子形成領域３０上及び素子形成領域３２上（シリコン基板１２全面）に、フィールド酸化膜１４を形成する。具体的一例としては、６２５μｍの厚みのシリコン基板１２上に、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、膜厚５０００Åのシリコン酸化膜を形成する。さらに、形成されたフィールド酸化膜１４上（シリコン基板１２の主表面側）に、ポリシリコン膜を形成する。具体的一例としては、ＣＶＤ法により、膜厚１５００Åのポリシリコン膜を形成する。なお、本実施の形態では、シリコン基板１２の表面は、高抵抗素子４０が形成される高抵抗素子形成領域３０Ａ及び低抵抗素子４２が形成される低抵抗素子形成領域３０Ｂを含む抵抗素子形成領域３０と、半導体素子４４が形成される半導体素子形成領域３２を含んでいる。
【００４５】
次の第２工程では、形成されたポリシリコン膜に不純物を注入して、ポリシリコン高抵抗層１６を形成する。具体的一例としては、イオン種がリン、エネルギーが６０ｋｅＶ、照射量が１×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン膜に注入することにより、膜厚２５００Åのポリシリコン高抵抗層１６を形成する。
【００４６】
次の第３工程では、形成されたポリシリコン高抵抗層１６に、不純物を注入して、ポリシリコン高抵抗層１６の上部側にポリシリコン低抵抗層１８を形成する。このとき、ポリシリコン低抵抗層１８が形成されたことにより、ポリシリコン高抵抗層１６の膜圧は、第２工程で形成された膜厚よりもポリシリコン低抵抗層１８の膜厚の分、薄くなる。具体的一例としては、イオン種が砒素、エネルギーが４０ｋｅＶ、照射量が５×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン高抵抗層１６上部に注入することにより、膜厚１５００Åのポリシリコン低抵抗層１８を形成する。このとき、ポリシリコン高抵抗層１６の膜厚は１０００Åになる。さらに、形成されたポリシリコン低抵抗層１８上、主表面側に、絶縁膜２０を形成する。具体的一例としては、ＣＶＤ法により、膜厚２５０Åのシリコン窒化膜を形成する。
【００４７】
次の第４工程では、絶縁膜２０上に、レジストマスク３４を公知のホトリソ技術により所望の形状及び寸法にパターニング形成する。具体的一例として、レジストマスク３４の厚みは、１２０００Åが挙げられる。そして、レジストマスク３４をマスクにして、公知のドライエッチング技術により、ドライエッチングすることにより、余分なポリシリコン高抵抗層１６、ポリシリコン低抵抗層１８、及び絶縁膜２０を除去して、高抵抗素子４０及び低抵抗素子４２（高抵抗素子４０及び低抵抗素子４２を製造するための抵抗素子パターン）を形成する。なお、製造過程であるため、ここでは、高抵抗素子４０及び低抵抗素子４２は共に、ポリシリコン高抵抗層１６、ポリシリコン低抵抗層１８、及び絶縁膜２０を含む抵抗層の積層体である。レジストマスク３４は、抵抗素子パターンの形成後にドライエッチングにより除去する。
【００４８】
次の第５工程では、半導体素子形成領域３２に形成されているフィールド酸化膜１４を除去し、除去した領域にゲート酸化膜１５を形成する。具体的一例としては、膜厚１２０Åのゲート酸化膜１５を形成する。なお、フィールド酸化膜１４とゲート酸化膜１５とは同一部材であることが好ましい。
【００４９】
さらに、マスク層２２及びゲート電極２３となるポリシリコン膜２１を抵抗素子形成領域３０上及び半導体素子形成領域３２上、本実施の形態では、シリコン基板１２全面に形成する。具体的一例としては、ＣＶＤ法により、膜厚２０００Åのポリシリコン膜２１を形成する。
【００５０】
次の第６工程では、マスク層２２及びゲート電極２３を形成するためのレジストマスク３６を、公知のホトリソ技術により、ポリシリコン膜２１上にパターニング形成する。具体的一例として、レジストマスク３６の厚みは、１２０００Åが挙げられる。そして、レジストマスク３６をマスクにして、公知のドライエッチング技術等により、ポリシリコン膜２１の不要部分を除去し、マスク層２２及びゲート電極２３を形成する。当該第６工程により、半導体素子形成領域３２にゲート電極２３が形成された状態になる。本実施の形態では、具体的一例として、ゲート電極２３の厚みは、２０００Åとしている。
【００５１】
第６工程の際に用いられたレジストマスク３６を除去した後、次の第７工程では、マスク層２２をマスクとして、公知のドライエッチング技術により、高抵抗素子４０及び低抵抗素子４２の表面をドライエッチングすることにより、高抵抗素子４０と、低抵抗素子４２との抵抗値を異ならせる。なお、本実施の形態では、絶縁膜２０の表面からポリシリコン高抵抗層１６の表面が露出するまでが、エッチング除去されるように、エッチング時間を調節して、ドライエッチングする。当該第７工程によりポリシリコン高抵抗層１６を含む高抵抗素子４０が形成された状態になる。また、ポリシリコン高抵抗層１６、ポリシリコン高抵抗層１６上の狭い領域に堆積されたポリシリコン低抵抗層１８、及びポリシリコン低抵抗層１８上に堆積された絶縁膜２０を含む低抵抗素子４２が形成された状態になる。さらに、低抵抗素子４２の上（絶縁膜２０の上）には、マスク層２２が形成された状態になっている。
【００５２】
さらに、ゲート電極２３をマスクにしてソース／ドレイン拡散層２４を形成する。本実施の形態では、具体的一例として、ソース／ドレイン拡散層２４の層厚は、３０００Åとしている。ソース／ドレイン拡散層２４の形成後、シリコン基板１２全面に、中間絶縁膜２６を形成した後、コンタクト孔２７を形成する。具体的一例としては、膜厚１２０００Åの中間絶縁膜２６にプラズマエッチングにより、直径０．６μｍのコンタクト孔２７を形成する。さらに、形成したコンタクト孔２７にＣＶＤ法等によりタングステン等の金属膜を堆積してメタル電極２８を形成した後、パターニングにより配線２９を形成する。このように製造することにより、図１に示した半導体装置１０が製造される。
【００５３】
なお、第６工程後にレジストマスク３６を除去せずに第７工程を行うことにより、第６工程と、第７工程とを１つの工程で行うようにしても良い。これにより、より工程数を削減することができる。
【００５４】
なお、本実施の形態で示した成膜方法や膜厚等は上述した具体的一例に限定されるものではなく、半導体装置１０の特性や仕様等に合わせ、適宜選択すればよい。
【００５５】
以上説明したように本実施の形態では、シリコン基板１２の上に、ポリシリコン高抵抗層１６、ポリシリコン低抵抗層１８、及び絶縁膜２０を堆積し、絶縁膜２０上にホトリソ技術により形成したレジストマスク３４をマスクとしてエッチングすることにより高抵抗素子４０となる抵抗層の積層体と低抵抗素子４２となる抵抗層の積層体とを分離し、ポリシリコン膜２１を高抵抗素子４０、低抵抗素子４２、及び半導体素子形成領域３２を含むシリコン基板１２の全面に形成した後、ホトリソ技術により形成したレジストマスク３６をマスクとしてエッチングすることにより不要部分を除去して半導体素子形成領域３２にゲート電極２３を形成すると共に低抵抗素子４２となる抵抗層の積層体の絶縁膜２０の上にマスク層２２を形成する。さらに、マスク層２２をマスクとしてエッチングすることにより、高抵抗素子４０となる抵抗層の積層体のうち絶縁膜２０及びポリシリコン低抵抗層１８をエッチングしてポリシリコン高抵抗層１６の表面を露出させ、低抵抗素子４２となる抵抗層の積層対のうちマスク層２２によりマスクされていない部分の絶縁膜２０及びポリシリコン低抵抗層１８をエッチングしてポリシリコン高抵抗層１６の表面を露出させる。さらに、ソース／ドレイン拡散層２４を形成し、シリコン基板１２全面に中間絶縁膜２６を形成し、コンタクト孔２７を形成し、メタル電極２８及び配線２９を形成する。
【００５６】
このように、本実施の形態では、レジストマスク３６をマスクとしてゲート電極２３とマスク層２２とを同一部材及び同一工程で形成し、形成されたマスク層２２により高抵抗素子４０となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、低抵抗素子４２となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、をエッチングすることにより高抵抗素子４０と、抵抗値が高抵抗素子４０よりも低い低抵抗素子４２と、を形成する。
【００５７】
すなわち、ゲート電極２３を形成する際に同時に形成されたマスク層２２をマスクとして高抵抗素子４０と低抵抗素子４２とを形成するので、別途マスクを形成するためのホトリソ工程（従来技術の図１４参照）を必要としないため、工程数を削減することができる。
【００５８】
これにより、高抵抗素子４０、低抵抗素子４２、及び半導体素子４４がシリコン基板１２上に形成された半導体装置１０において、チップサイズの縮小化を図れると共に、低コスト化が計れるようになる。
【００５９】
［第２の実施の形態］
【００６０】
第１の実施の形態では、具体的一例として、半導体装置（半導体装置１０）に備えられた半導体素子（半導体素子４４）がＭＯＳ型電界効果トランジスタである場合について詳細に説明したが、本実施の形態では半導体装置に備えられた半導体素子がキャパシタである場合について詳細に説明する。以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００６１】
（半導体装置の構成）
【００６２】
まず、本実施の形態の半導体装置１０の構成について説明する。図７に、本実施の形態の半導体装置１０の具体的一例の断面図を示す。本実施の形態の半導体装置５０は、シリコン基板５２上に、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４が形成されたものである。なお、本実施の形態では、半導体素子９４はポリシリコンの電極間に絶縁体を有するキャパシタである。
【００６３】
本実施の形態の半導体装置５０は、シリコン基板５２上に、フィールド酸化膜５４が形成されている。フィールド酸化膜５４は、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４の下地層として、シリコン基板１２の抵抗素子形成領域７０及び半導体素子形成領域７２（詳細後述）に形成されている。
【００６４】
た高抵抗素子９０は、フィールド酸化膜５４上に堆積されたポリシリコン高抵抗層５６を含んで構成されている。低抵抗素子９２は、フィールド酸化膜５４上に堆積されたポリシリコン高抵抗層５６、及びポリシリコン高抵抗層５６上に堆積されたポリシリコン低抵抗層５８を含んで構成されている。なお、本実施の形態では、ポリシリコン高抵抗層５６は、ポリシリコン低抵抗層５８よりも抵抗値が高いポリシリコンの積層膜である。
【００６５】
高抵抗素子９０はポリシリコン高抵抗層５６を含んで構成されており、低抵抗素子９２はポリシリコン高抵抗層５６及びポリシリコン高抵抗層５６上に堆積されたポリシリコン低抵抗層５８を含んでいる。従って、低抵抗素子９２の抵抗値は、高抵抗素子９０の抵抗値よりも低くなる。
【００６６】
低抵抗素子９２のポリシリコン低抵抗層５８上には、絶縁膜６０が形成されており、さらに絶縁膜６０の上には、マスク層６２（６１）が形成されている。マスク層６２は、高抵抗素子９０及び低抵抗素子９２を形成した際に、各抵抗素子をエッチングする際のマスクとして機能したものである。
【００６７】
半導体素子９４は、下部電極となるポリシリコン高抵抗層５６、ポリシリコン低抵抗層５８、絶縁膜６０及び上部電極６３（６１）を含んで構成されている。
【００６８】
なお、本実施の形態では、マスク層２２及びゲート電極２３は同一部材（ポリシリコン膜２１）で、同一工程により形成されたものである。
【００６９】
さらに、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４全体の上、シリコン基板５２全面に中間絶縁膜６６が形成されている。中間絶縁膜６６には、複数のコンタクト孔６７がそれぞれ所定の深さまで開けられており、コンタクト孔６７の内部には、メタル電極６８が形成されている。さらに中間絶縁膜６６の表面（上面）には、メタル電極６８の上端部に接続された配線６９が形成されている。
【００７０】
なお、シリコン基板５２は第１の実施の形態のシリコン基板１２に対応し、フィールド酸化膜５４はフィールド酸化膜１４に対応し、ポリシリコン高抵抗層５６はポリシリコン高抵抗層１６に対応し、ポリシリコン低抵抗層５８はポリシリコン低抵抗層１８に対応し、絶縁膜６０は絶縁膜２０に対応し、マスク層６２はマスク層２２に対応し、上部電極６３はゲート電極２３に対応し、中間絶縁膜６６は中間絶縁膜２６に対応し、コンタクト孔６７はコンタクト孔２７に対応し、メタル電極６８はメタル電極２８に対応し、配線６９は配線２９に対応する。
【００７１】
（半導体装置の製造方法）
【００７２】
次に、本実施の形態の半導体装置５０の製造方法について説明する。図８〜図１２は本実施の形態の半導体装置５０の製造方法を示す工程順の半導体装置１０の具体的一例の断面図である。図８は、第１工程から第３工程を示す断面図である。図９は、第４工程を示す断面図である。図１０は、第５工程を示す断面図である。図１１は、第６工程を示す断面図である。図１２は、第７工程を示す断面図である。
【００７３】
まず第１工程では、基板としてシリコン基板５２上の抵抗素子形成領域７０上及び素子形成領域７２上（シリコン基板１２全面）に、フィールド酸化膜５４を形成する。具体的一例としては、６２５μｍの厚みのシリコン基板５２上に、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、膜厚５０００Åのシリコン酸化膜を形成する。さらに、形成されたフィールド酸化膜５４上（シリコン基板５２の主表面側）に、ポリシリコン膜を形成する。具体的一例としては、ＣＶＤ法により、膜厚１５００Åのポリシリコン膜を形成する。なお、本実施の形態では、シリコン基板５２の表面は、高抵抗素子９０が形成される高抵抗素子形成領域７０Ａ及び低抵抗素子９２が形成される低抵抗素子形成領域７０Ｂを含む抵抗素子形成領域７０と、半導体素子９４が形成される半導体素子形成領域７２を含んでいる。
【００７４】
次の第２工程では、形成されたポリシリコン膜に不純物を注入して、ポリシリコン高抵抗層５６を形成する。具体的一例としては、イオン種がリン、エネルギーが６０ｋｅＶ、照射量が１×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン膜に注入することにより、膜厚２５００Åのポリシリコン高抵抗層５６を形成する。
【００７５】
次の第３工程では、形成されたポリシリコン高抵抗層５６に、不純物を注入して、ポリシリコン高抵抗層５６の上部側にポリシリコン低抵抗層５８を形成する。このとき、ポリシリコン低抵抗層５８が形成されたことにより、ポリシリコン高抵抗層５６の膜圧は、第２工程で形成された膜厚よりもポリシリコン低抵抗層５８の膜厚の分、薄くなる。具体的一例としては、イオン種が砒素、エネルギーが４０ｋｅＶ、照射量が５×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン高抵抗層５６上部に注入することにより、膜厚１５００Åのポリシリコン低抵抗層５８を形成する。このとき、ポリシリコン高抵抗層５６の膜厚は１０００Åになる。さらに、形成されたポリシリコン低抵抗層５８上、主表面側に、絶縁膜６０を形成する。具体的一例としては、ＣＶＤ法により、膜厚２５０Åのシリコン窒化膜を形成する。
【００７６】
次の第４工程では、絶縁膜６０上に、レジストマスク７４を公知のホトリソ技術により所望の形状及び寸法にパターニング形成する。具体的一例として、レジストマスク７４の厚みは、１２０００Åが挙げられる。そして、レジストマスク７４をマスクにして、公知のドライエッチング技術により、ドライエッチングすることにより、余分なポリシリコン高抵抗層５６、ポリシリコン低抵抗層５８、及び絶縁膜６０を除去して、高抵抗素子９０及び低抵抗素子９２（高抵抗素子９０及び低抵抗素子９２を製造するための抵抗素子パターンである抵抗層の積層体）と、半導体素子９４（半導体素子９４を製造するための抵抗層の積層体）を形成する。なお、製造過程であるため、ここでは、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４は全て、ポリシリコン高抵抗層５６、ポリシリコン低抵抗層５８、及び絶縁膜６０を含む抵抗層の積層体である。レジストマスク７４は、抵抗層の積層体の形成後にドライエッチングにより除去する。なお、レジストマスク７４は第１の実施の形態のレジストマスク３４に対応する。
【００７７】
次の第５工程では、マスク層６２及びゲート電極６３となるポリシリコン膜６１を抵抗素子形成領域７０上及び半導体素子形成領域７２上、本実施の形態では、シリコン基板５２全面に形成する。具体的一例としては、ＣＶＤ法により、膜厚２０００Åのポリシリコン膜６１を形成する。なお、ポリシリコン膜６１は、第１の実施の形態のポリシリコン膜２１に対応する。
【００７８】
次の第６工程では、マスク層６２及び上部電極６３を形成するためのレジストマスク７６を、公知のホトリソ技術により、ポリシリコン膜６１上にパターニング形成する。具体的一例として、レジストマスク３６の厚みは、１２０００Åが挙げられる。そして、レジストマスク７６をマスクにして、公知のドライエッチング技術等により、ポリシリコン膜６１の不要部分を除去し、マスク層６２及び上部電極６３を形成する。当該第６工程により、半導体素子形成領域７２に上部電極６３が形成された状態になる。本実施の形態では、具体的一例として、ゲート電極２３の厚みは、２０００Åとしている。なお、レジストマスク７６は、第１の実施の形態のレジストマスク３６に対応する。
【００７９】
第６工程の際に用いられたレジストマスク７６を除去した後、次の第７工程では、マスク層６２をマスクとして、公知のドライエッチング技術により、高抵抗素子９０及び低抵抗素子９２の表面をドライエッチングすることにより、高抵抗素子９０と、低抵抗素子９２との抵抗値を異ならせる。なお、本実施の形態では、ポリシリコン高抵抗層５６の表面が露出するまで、具体的一例としては、絶縁膜６０の表面から５００Åエッチング除去されるように、エッチング時間を調節して、ドライエッチングする。当該第７工程によりポリシリコン高抵抗層５６を含む高抵抗素子９０が形成された状態になる。また、ポリシリコン高抵抗層５６、ポリシリコン高抵抗層５６上の狭い領域に堆積されたポリシリコン低抵抗層１８、及びポリシリコン低抵抗層５８上に堆積された絶縁膜６０を含む低抵抗素子９２が形成された状態になる。さらに、低抵抗素子９２の上（絶縁膜６０の上）には、マスク層６２が形成された状態になっている。
【００８０】
さらに、シリコン基板５２全面に、中間絶縁膜６６を形成した後、コンタクト孔６７を形成する。具体的一例としては、膜厚１２０００Åの中間絶縁膜６６に、プラズマエッチングにより、直径０．６μｍのコンタクト孔６７を形成する。さらに、形成したコンタクト孔６７にＣＶＤ法等によりタングステン等の金属膜を堆積してメタル電極６８を形成した後、パターニングにより配線６９を形成する。このように製造することにより、図７に示した半導体装置５０が製造される。
【００８１】
なお、第６工程後にレジストマスク７６を除去せずに第７工程を行うことにより、第６工程と、第７工程とを１つの工程で行うようにしても良い。これにより、より工程数を削減することができる。
【００８２】
なお、本実施の形態で示した成膜方法や膜厚等は上述した具体的一例に限定されるものではなく、半導体装置５０の特性や仕様等に合わせて、適宜選択すればよい。
【００８３】
以上説明したように本実施の形態では、シリコン基板５２の上に、ポリシリコン高抵抗層５６、ポリシリコン低抵抗層５８、及び絶縁膜６０を堆積し、絶縁膜６０上にホトリソ技術により形成したレジストマスク７４をマスクとしてエッチングすることにより高抵抗素子９０となる抵抗層の積層体と、低抵抗素子９２となる抵抗層の積層体と、半導体素子９４となる抵抗層の積層体と、を分離し、ポリシリコン膜６１を高抵抗素子９０、低抵抗素子９２、及び半導体素子９４を含むシリコン基板５２の全面に形成した後、ホトリソ技術により形成したレジストマスク７６をマスクとしてエッチングすることにより不要部分を除去して半導体素子９４となる抵抗層の積層体の絶縁膜６０の上に上部電極６３を形成すると共に低抵抗素子９２となる抵抗層の積層体の絶縁膜６０の上にマスク層６２を形成する。さらに、マスク層６２をマスクとしてエッチングすることにより、高抵抗素子９０となる抵抗層の積層体のうち絶縁膜６０及びポリシリコン低抵抗層５８をエッチングしてポリシリコン高抵抗層５６の表面を露出させ、低抵抗素子９２となる抵抗層の積層対のうちマスク層６２によりマスクされていない部分の絶縁膜６０及びポリシリコン低抵抗層５８をエッチングしてポリシリコン高抵抗層５６の表面を露出させる。さらに、シリコン基板５２全面に中間絶縁膜６６を形成し、コンタクト孔６７を形成し、メタル電極６８及び配線６９を形成する。
【００８４】
このように、本実施の形態では、レジストマスク７６をマスクとして上部電極６３とマスク層６２とを同一部材及び同一工程で形成し、形成されたマスク層６２により高抵抗素子９０となるポリシリコン高抵抗層５６及びポリシリコン低抵抗層５８の積層体と、低抵抗素子９２となるポリシリコン高抵抗層５６及びポリシリコン低抵抗層５８の積層体と、をエッチングすることにより高抵抗素子９０と、抵抗値が高抵抗素子９０よりも低い低抵抗素子９２と、を形成する。
【００８５】
すなわち、半導体素子９４の電極である上部電極６３を形成する際に同時に形成されたマスク層６２をマスクとして高抵抗素子９０と低抵抗素子９２とを形成するので、第１の実施の形態と同様に、別途マスクを形成するためのホトリソ工程（従来技術の図１４参照）を必要としないため、工程数を削減することができる。
【００８６】
これにより、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４がシリコン基板５２上に形成された半導体装置５０において、チップサイズの縮小化を図れると共に、低コスト化が計れるようになる。
【００８７】
なお、第１の実施の形態のマスク層２２及び第２の実施の形態のマスク層６２は、いずれも絶縁膜２０及び絶縁膜６０を介して低抵抗素子４２及び低抵抗素子９２上に形成されており、各素子の抵抗を引き出すためのメタル電極２８及びメタル電極６８と接触しない構成となっているため、低抵抗素子４２及び低抵抗素子９２の特性に悪影響を与えることはない。
【００８８】
なお、半導体素子は、第１の実施の形態で示したＭＯＳ型電解効果トランジスタと、第２の実施の形態で示したキャパシタと、を含む半導体素子であっても良いし、その他の電極を有する半導体素子であってもよい。半導体素子の種類にかかわらず、半導体素子の電極を形成する際に電極と同一部材、同一工程で、低抵抗素子を形成するための抵抗層の積層体上にマスク層を形成し、当該マスク層を用いて、高抵抗素子を形成するための抵抗層の積層体及び低抵抗素子を形成するための抵抗層の積層体のマスク層が形成されていない部分をエッチングすることにより、高抵抗素子及び低抵抗素子の形成に用いるホトリソ工程を削減することができるため、製造工程数をより少なくすることができる。
【００８９】
また、第１の実施の形態で示した低抵抗素子４２及び低抵抗素子９２は、いずれも第７工程でポリシリコン高抵抗層１６及びポリシリコン高抵抗層５６の表面が露出するまでエッチングを行っているがこれに限らず、所望の抵抗値が得られる深さまでエッチングを行うようにすればよい。また、露出する面の面積（マスク層２２及びマスク層６２が形成されていない面の面積）は、所望の抵抗値を考慮して定めればよい。
【００９０】
以上第１の実施の形態及び第２の実施の形態で説明したように、抵抗素子の大きさ及び形状を変えずに高抵抗素子及び低抵抗素子が形成されるので、チップサイズの増大を抑制できる。
【００９１】
また、抵抗層パターンの疎密化の観点から、半導体装置を平面視した場合（シリコン基板の高抵抗素子、低抵抗素子、及び半導体素子が形成されている面側を平面視した場合）の高抵抗素子及び低抵抗素子は形状の相違が少ないことが好ましく、同一形状、同一大きさであることがより好ましい。第１の実施の形態及び第２の実施の形態で説明したように、抵抗素子の大きさ及び形状を変えずに高抵抗素子及び低抵抗素子が形成されるので、形状の相違を少なくすることができ、また、同一形状、同一大きさとすることができるため、抵抗層パターンの疎密化を図ることできる。
【００９２】
さらに、第１の実施の形態及び第２の実施の形態で説明したように、高抵抗素子及び低抵抗素子を形成するためのエッチングに用いるマスク層を形成するためのホトリソ工程を削減することができるため、製造工程数をより少なくすることができる。
【符号の説明】
【００９３】
１０、５０ 半導体装置
１２、５２ シリコン基板
１４、５４ フィールド酸化膜 （絶縁膜）
１５ ゲート酸化膜 （絶縁膜）
１６、５６ ポリシリコン高抵抗層
１８、５８ ポリシリコン低抵抗層
２０、６０ 絶縁膜
２１、６１ ポリシリコン膜
２２、６２ マスク層
２３ ゲート電極
３４、７４ レジストマスク
３６、７６ レジストマスク
４０、９０ 高抵抗素子
４２、９２ 低抵抗素子
４４、９４ 半導体素子
６３ 上部電極
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、半導体素子と、抵抗値が異なる複数の抵抗素子と、が基板上に形成された半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路等では、半導体素子及び抵抗値の異なる複数の抵抗素子が基板上に形成された半導体装置が用いられる。当該抵抗素子は、一般に、ポリシリコン抵抗が用いられている。
【０００３】
このような半導体装置では、抵抗値の異なる複数の抵抗素子を基板上に形成する場合、抵抗素子の大きさを変えることにより、抵抗値を異ならせている。例えば、抵抗値が低い抵抗素子では、抵抗幅（素子の幅、図１８参照）を大きく設定し、一方、抵抗値が高い抵抗素子では、抵抗長（素子の長さ、図１８参照）を大きく設定する。
【０００４】
このように抵抗素子の大きさを変えることにより、チップ（半導体装置）サイズの増大や、素子の集積度の低下を招く場合がある。
【０００５】
そのため、抵抗素子の大きさを変えずに、抵抗値の異なる複数の抵抗素子を基板上に形成する技術として、基板上に絶縁膜を介して抵抗値の異なる抵抗層を積層し、さらにその上にエッチングコントロール層を積層し、エッチングコントロール層を利用してコンタクトの深さを異ならせる技術がある（例えば、特許文献１参照）
【０００６】
また、抵抗素子の大きさを変えずに、抵抗値の異なる複数の抵抗素子を基板上に形成する技術として、基板上に形成されたポリシリコン層に不純物を選択的に注入（ドーピング）することにより、抵抗値を異ならせる技術がある。当該技術を用いて基板上に、半導体素子及び抵抗値の異なる複数の抵抗素子を形成する方法の具体的一例について図１３から図１８を用いて説明する。なお、具体的一例として、半導体素子としてＭＯＳ型電界効果トランジスタを形成する場合について説明する。
【０００７】
まず、基板としてシリコン基板１１２上の抵抗素子形成領域１３０上及び素子形成領域１３２上に、フィールド酸化膜１１４を形成する。具体的一例としては、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、シリコン酸化膜を形成する。形成されたフィールド酸化膜１１４上（シリコン基板１１２の主表面側）に、例えばＣＶＤ法により、ポリシリコン膜を形成する。さらに、形成されたポリシリコン膜に不純物を注入して、ポリシリコン高抵抗層１１６を形成する。具体的一例としては、イオン種がリン、エネルギーが６０ｋｅＶ、照射量が１×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン膜に注入することにより、ポリシリコン高抵抗層１１６を形成する。さらに、形成されたポリシリコン高抵抗層１１６の上に、例えばＣＶＤ法により、シリコン窒化膜である絶縁膜１２０を形成する（図１３）。
【０００８】
次に、ポリシリコン低抵抗層１１８を形成するためのレジストマスク１４８を、公知のホトリソ技術により、絶縁膜１２０上に、パターニング形成する。そして、レジストマスク１４８をマスクにして、ポリシリコン高抵抗層１１６に不純物を注入して、ポリシリコン低抵抗層１１８を形成する。具体的一例としては、イオン種がリン、エネルギーが６０ｋｅＶ、照射量が５×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン高抵抗層１１６に注入することにより、ポリシリコン低抵抗層１１８を形成する（図１４）。
【０００９】
次に、レジストマスク１４８が除去された絶縁膜１２０上に、抵抗素子パターンを形成するためのレジストマスク１３４を、公知のホトリソ技術により、パターニング形成する。そして、レジストマスク１３４をマスクにして、公知のドライエッチング技術等により、ポリシリコン膜（ポリシリコン高抵抗層１６）をエッチング除去することにより、ポリシリコン高抵抗層１１６と、ポリシリコン低抵抗層１１８とを分離する（図１５）。
【００１０】
次に、半導体素子形成領域１３２に形成されているフィールド酸化膜１１４を除去し、除去した領域にゲート酸化膜１１５を形成する。なお、フィールド酸化膜１１４とゲート酸化膜１１５とは同一部材であることが好ましい。さらにポリシリコン膜１２１を抵抗素子形成領域１３０上及び半導体素子形成領域１３２上に形成する（図１６）。
【００１１】
次に、ゲート電極１２３を形成するためのレジストマスク１３６を、公知のホトリソ技術により、ポリシリコン膜１２１上にパターニング形成する。そして、レジストマスク１３６をマスクにして、公知のドライエッチング技術等により、ポリシリコン膜１２１の不要部分を除去し、ゲート電極１２２を形成する（図１７）。
【００１２】
次に、ゲート電極２３をマスクにしてソース／ドレイン拡散層２４を形成する。さらに、シリコン基板１１２全面に、中間絶縁膜１２６を形成した後、コンタクト孔１２７を形成する。具体的一例としては、プラズマエッチングにより、コンタクト孔１２７を形成する。さらに、形成したコンタクト孔１２７にＣＶＤ法等によりタングステン等の金属膜を堆積してメタル電極１２８を形成した後、パターニングにより配線１２９を形成する（図１８）
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−３２００１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら上述した従来の技術では、半導体装置を製造するための工程数がかかる。特に、基板上に形成されたポリシリコン層に不純物を選択的に注入することにより、抵抗値を異ならせる技術の場合、ポリシリコン低抵抗層１１８を形成するために、ホトリソ技術によりパターニングを行うホトリソ工程が必要になるため、ホトリソ工程が増加する。
【００１５】
このような製造工程の増加は、例えば、製造コストの増加を招くため、問題となる。
【００１６】
本発明は、上述した問題を解決するために提案されたものであり、チップサイズを増大させずに、より少ない製造工程数で製造された、抵抗値の異なる複数の抵抗素子を備えた半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
請求項１に記載の半導体装置は、半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板と、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗素子と、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された、前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子と、前記半導体素子形成領域上に絶縁膜を介して形成された電極と、前記第２の抵抗素子上に絶縁膜を介して形成された、前記電極と同一部材で形成されたマスク層と、を備える。
【００１８】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、前記第１の抵抗素子は、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層を有し、前記第２の抵抗素子は、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された前記第１の抵抗層よりも抵抗値が低い第２の抵抗層を有する。
【００１９】
請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置において、前記半導体素子がＭＯＳ型電界効果トランジスタであり、前記電極が前記ＭＯＳ型電界効果トランジスタのゲート電極である。
【００２０】
請求項４に記載の半導体装置の製造方法は、半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板の、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に絶縁膜を介して第１のポリシリコン層を形成する第１工程と、前記第１工程により形成された前記第１のポリシリコン層に不純物を注入して、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に第１の抵抗層を形成する第２工程と、前記第２工程により形成された前記第１の抵抗層に不純物を注入して、前記第１の抵抗層上に前記第１の抵抗層よりも抵抗値の低い第２の抵抗層を形成する第３工程と、前記第２工程により前記第１の抵抗層が形成され、前記第３工程により前記第２の抵抗層が形成された前記ポリシリコン層をパターニングして、前記第１の抵抗層及び前記第２の抵抗層を含む第１の抵抗素子を前記第１の抵抗素子形成領域上に形成すると共に、前記第１の抵抗層及び前記第２の抵抗層を含む第２の抵抗素子を前記第２の抵抗素子形成領域上に形成する第４工程と、前記半導体素子形成領域上、前記第４工程により形成された前記第１の抵抗素子上、及び前記第４工程により形成された前記第２の抵抗素子上に、第２のポリシリコン層を形成する第５工程と、前記第５工程により形成された前記第２のポリシリコン層をパターニングして、前記半導体素子形成領域上に絶縁膜を介して電極を形成すると共に、前記第４工程で形成された前記第２の抵抗素子上に、マスク層を形成する第６工程と、前記第６工程により形成されたマスク層を用いて前記第１の抵抗素子及び前記第２の抵抗素子をエッチングする第７工程と、を備える。
【００２１】
請求項５に記載の半導体装置の製造方法は、請求項４に記載の半導体装置の製造方法において、前記第７工程は、前記第１の抵抗素子及び前記第２の抵抗素子に含まれる前記第１の抵抗層の表面が露出するまでエッチングする。
【００２２】
請求項６に記載の半導体装置の製造方法は、請求項４または請求項５に記載の半導体装置の製造方法において、前記半導体素子がＭＯＳ型電界効果トランジスタであり、前記電極が前記ＭＯＳ型電界効果トランジスタのゲート電極である。
【００２３】
請求項７に記載の半導体装置は、半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板と、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗素子と、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された、前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子と、前記半導体素子形成領域上に絶縁膜を介して形成された第３の抵抗素子上に、絶縁膜を介して形成された電極と、前記第２の抵抗層形成領域上に形成された、前記第２の抵抗素子上に絶縁膜を介して形成された、前記電極と同一部材で形成されたマスク層と、を備える。
【００２４】
請求項８に記載の半導体装置は、請求項７に記載の半導体装置において、前記第１の抵抗素子は、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層を有し、前記第２の抵抗素子は、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された前記第１の抵抗層よりも抵抗値が低い第２の抵抗層を有し、前記第３の抵抗素子は、前記半導体素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された第２の抵抗層を有する。
【００２５】
請求項９に記載の半導体装置は、請求項７または請求項８に記載の半導体装置において、前記半導体素子がキャパシタであり、前記電極が前記キャパシタの電極である。
【００２６】
請求項１０に記載の半導体装置の製造方法は、半導体素子が形成される素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板の、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に絶縁膜を介して第１のポリシリコン層を形成する第１工程と、前記第１工程により形成された前記第１のポリシリコン層に不純物を注入して、前記半導体素子形成領域上、前記第１の抵抗素子形成領域上、及び前記第２の抵抗素子形成領域上に第１の抵抗層を形成する第２工程と、前記第２工程により形成された前記第１の抵抗層に不純物を注入して、前記第１の抵抗層上に前記第１の抵抗層よりも抵抗値の低い第２の抵抗層を形成する第３工程と、前記第２工程により前記第１の抵抗層が形成され、前記第３工程により前記第２の抵抗層が形成された前記ポリシリコン層をパターニングして、前記第１の抵抗層及び前記第２の抵抗層を含む半導体素子を前記半導体素子形成領域上に形成すると共に、前記第１の抵抗層及び前記第２の抵抗層を含む第１の抵抗素子を前記第１の抵抗素子形成領域上に形成し、かつ、前記第１の抵抗層及び前記第２の抵抗層を含む第２の抵抗素子を前記第２の抵抗素子形成領域上に形成する第４工程と、前記第４工程により形成された前記半導体素子上、前記第４工程により形成された前記第１の抵抗素子上、及び前記第４工程により形成された前記第２の抵抗素子上に、第２のポリシリコン層を形成する第５工程と、前記第５工程により形成された前記第２のポリシリコン層をパターニングして、前記第４工程で形成された前記半導体素子上に絶縁膜を介して電極を形成すると共に、前記第４工程で形成された前記第２の抵抗素子上に、マスク層を形成する第６工程と、前記第６工程により形成されたマスク層を用いて前記第１の抵抗素子及び前記第２の抵抗素子をエッチングする第７工程と、を備える。
【００２７】
請求項１１に記載の半導体装置の製造方法は、請求項１０に記載の半導体装置の製造方法において、前記第７工程は、前記第１の抵抗素子及び前記第２の抵抗素子に含まれる前記第１の抵抗層の表面が露出するまでエッチングする。
【００２８】
請求項１２に記載の半導体装置の製造方法は、請求項１０または請求項１１に記載の半導体装置の製造方法において、前記半導体素子がキャパシタであり、前記電極が前記キャパシタの電極である。
【発明の効果】
【００２９】
本発明によれば、チップサイズを増大させずに、より少ない製造工程数で製造された、抵抗値の異なる複数の抵抗素子を備えた半導体装置及び半導体装置の製造方法を提供することができる、という効果を奏する。
【図面の簡単な説明】
【００３０】
【図１】第１の実施の形態に係る半導体装置の具体的一例の断面図である。
【図２】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図３】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図４】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図５】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図６】第１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図７】第２の実施の形態に係る半導体装置の具体的一例の断面図である。
【図８】第２の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図９】第２の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図１０】第２１の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図１１】第２の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図１２】第２の実施の形態に係る半導体装置の製造工程を示す具体的一例の断面図である。
【図１３】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１４】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１５】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１６】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１７】従来の半導体装置の製造工程を示す具体的一例の断面図である。
【図１８】従来の半導体装置の具体的一例の断面図である。
【発明を実施するための形態】
【００３１】
［第１の実施の形態］
【００３２】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００３３】
（半導体装置の構成）
【００３４】
まず、本実施の形態の半導体装置１０の構成について説明する。図１に、本実施の形態の半導体装置１０の具体的一例の断面図を示す。本実施の形態の半導体装置１０は、シリコン基板１２上に、高抵抗素子４０、低抵抗素子４２、及び半導体素子４４が形成されたものである。なお、本実施の形態では、具体的一例として、半導体素子４４がＭＯＳ型電界効果トランジスタである場合について説明する。
【００３５】
本実施の形態の半導体装置１０は、シリコン基板１２上に、フィールド酸化膜１４及びゲート酸化膜１５が形成されている。フィールド酸化膜１４は、高抵抗素子４０及び低抵抗素子４２の下地層として、シリコン基板１２の抵抗素子形成領域３０（詳細後述）に形成されており、ゲート酸化膜１５は、半導体素子４４の下地層として、シリコン基板１２の半導体素子形成領域３２（詳細後述）に形成されている。
【００３６】
フィールド酸化膜１４の上には、高抵抗素子４０及び低抵抗素子４２が形成されている。高抵抗素子４０は、フィールド酸化膜１４上に堆積されたポリシリコン高抵抗層１６を含んで構成されている。低抵抗素子４２は、フィールド酸化膜１４上に堆積されたポリシリコン高抵抗層１６、及びポリシリコン高抵抗層１６上に堆積されたポリシリコン低抵抗層１８を含んで構成されている。なお、本実施の形態では、ポリシリコン高抵抗層１６は、ポリシリコン低抵抗層１８よりも抵抗値が高いポリシリコンの積層膜である。
【００３７】
高抵抗素子４０はポリシリコン高抵抗層１６を含んで構成されており、低抵抗素子４２はポリシリコン高抵抗層１６及びポリシリコン高抵抗層１６上に堆積されたポリシリコン低抵抗層１８を含んでいる。従って、低抵抗素子４２の抵抗値は、高抵抗素子４０の抵抗値よりも低くなる。
【００３８】
低抵抗素子４２のポリシリコン低抵抗層１８上には、絶縁膜２０が形成されており、さらに絶縁膜２０の上には、マスク層２２（２１）が形成されている。マスク層２２は、高抵抗素子４０及び低抵抗素子４２を形成した際に、各抵抗素子をエッチングする際のマスクとして機能したものである。
【００３９】
また、ゲート酸化膜１５の上には、半導体素子４４が形成されている。半導体素子４４は、ゲート酸化膜１５上に形成されたゲート電極２３（２１）、ソース／ドレイン拡散層（ソース電極、ドレイン電極）２４を含んで構成されている。なお、半導体素子４４がＰチャネルＭＯＳ型電界効果トランジスタである場合は、シリコン基板１２はＮ型シリコン基板であり、ソース／ドレイン拡散層２４は高濃度Ｐ型不純物が注入された拡散層である。また、半導体素子４４がＮチャネルＭＯＳ型電界効果トランジスタである場合は、シリコン基板１２はＰ型シリコン基板であり、ソース／ドレイン拡散層２４は高濃度Ｎ型不純物が注入された拡散層である。
【００４０】
なお、本実施の形態では、マスク層２２及びゲート電極２３は同一部材（ポリシリコン膜２１）で、同一工程により形成されたものである。
【００４１】
さらに、高抵抗素子４０、低抵抗素子４２、及び半導体素子４４全体の上、シリコン基板１２全面に中間絶縁膜２６が形成されている。中間絶縁膜２６には、複数のコンタクト孔２７がそれぞれ所定の深さまで開けられており、コンタクト孔２７の内部には、メタル電極２８が形成されている。さらに中間絶縁膜２６の表面（上面）には、メタル電極２８の上端部に接続された配線２９が形成されている。
【００４２】
（半導体装置の製造方法）
【００４３】
次に、本実施の形態の半導体装置１０の製造方法について説明する。図２〜図６は本実施の形態の半導体装置１０の製造方法を示す工程順の半導体装置１０の具体的一例の断面図である。図２は、第１工程から第３工程を示す断面図である。図３は、第４工程を示す断面図である。図４は、第５工程を示す断面図である。図５は、第６工程を示す断面図である。図６は、第７工程を示す断面図である。
【００４４】
まず第１工程では、基板としてシリコン基板１２上の抵抗素子形成領域３０上及び素子形成領域３２上（シリコン基板１２全面）に、フィールド酸化膜１４を形成する。具体的一例としては、６２５μｍの厚みのシリコン基板１２上に、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、膜厚５０００Åのシリコン酸化膜を形成する。さらに、形成されたフィールド酸化膜１４上（シリコン基板１２の主表面側）に、ポリシリコン膜を形成する。具体的一例としては、ＣＶＤ法により、膜厚１５００Åのポリシリコン膜を形成する。なお、本実施の形態では、シリコン基板１２の表面は、高抵抗素子４０が形成される高抵抗素子形成領域３０Ａ及び低抵抗素子４２が形成される低抵抗素子形成領域３０Ｂを含む抵抗素子形成領域３０と、半導体素子４４が形成される半導体素子形成領域３２を含んでいる。
【００４５】
次の第２工程では、形成されたポリシリコン膜に不純物を注入して、ポリシリコン高抵抗層１６を形成する。具体的一例としては、イオン種がリン、エネルギーが６０ｋｅＶ、照射量が１×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン膜に注入することにより、膜厚２５００Åのポリシリコン高抵抗層１６を形成する。
【００４６】
次の第３工程では、形成されたポリシリコン高抵抗層１６に、不純物を注入して、ポリシリコン高抵抗層１６の上部側にポリシリコン低抵抗層１８を形成する。このとき、ポリシリコン低抵抗層１８が形成されたことにより、ポリシリコン高抵抗層１６の膜圧は、第２工程で形成された膜厚よりもポリシリコン低抵抗層１８の膜厚の分、薄くなる。具体的一例としては、イオン種が砒素、エネルギーが４０ｋｅＶ、照射量が５×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン高抵抗層１６上部に注入することにより、膜厚１５００Åのポリシリコン低抵抗層１８を形成する。このとき、ポリシリコン高抵抗層１６の膜厚は１０００Åになる。さらに、形成されたポリシリコン低抵抗層１８上、主表面側に、絶縁膜２０を形成する。具体的一例としては、ＣＶＤ法により、膜厚２５０Åのシリコン窒化膜を形成する。
【００４７】
次の第４工程では、絶縁膜２０上に、レジストマスク３４を公知のホトリソ技術により所望の形状及び寸法にパターニング形成する。具体的一例として、レジストマスク３４の厚みは、１２０００Åが挙げられる。そして、レジストマスク３４をマスクにして、公知のドライエッチング技術により、ドライエッチングすることにより、余分なポリシリコン高抵抗層１６、ポリシリコン低抵抗層１８、及び絶縁膜２０を除去して、高抵抗素子４０及び低抵抗素子４２（高抵抗素子４０及び低抵抗素子４２を製造するための抵抗素子パターン）を形成する。なお、製造過程であるため、ここでは、高抵抗素子４０及び低抵抗素子４２は共に、ポリシリコン高抵抗層１６、ポリシリコン低抵抗層１８、及び絶縁膜２０を含む抵抗層の積層体である。レジストマスク３４は、抵抗素子パターンの形成後にドライエッチングにより除去する。
【００４８】
次の第５工程では、半導体素子形成領域３２に形成されているフィールド酸化膜１４を除去し、除去した領域にゲート酸化膜１５を形成する。具体的一例としては、膜厚１２０Åのゲート酸化膜１５を形成する。なお、フィールド酸化膜１４とゲート酸化膜１５とは同一部材であることが好ましい。
【００４９】
さらに、マスク層２２及びゲート電極２３となるポリシリコン膜２１を抵抗素子形成領域３０上及び半導体素子形成領域３２上、本実施の形態では、シリコン基板１２全面に形成する。具体的一例としては、ＣＶＤ法により、膜厚２０００Åのポリシリコン膜２１を形成する。
【００５０】
次の第６工程では、マスク層２２及びゲート電極２３を形成するためのレジストマスク３６を、公知のホトリソ技術により、ポリシリコン膜２１上にパターニング形成する。具体的一例として、レジストマスク３６の厚みは、１２０００Åが挙げられる。そして、レジストマスク３６をマスクにして、公知のドライエッチング技術等により、ポリシリコン膜２１の不要部分を除去し、マスク層２２及びゲート電極２３を形成する。当該第６工程により、半導体素子形成領域３２にゲート電極２３が形成された状態になる。本実施の形態では、具体的一例として、ゲート電極２３の厚みは、２０００Åとしている。
【００５１】
第６工程の際に用いられたレジストマスク３６を除去した後、次の第７工程では、マスク層２２をマスクとして、公知のドライエッチング技術により、高抵抗素子４０及び低抵抗素子４２の表面をドライエッチングすることにより、高抵抗素子４０と、低抵抗素子４２との抵抗値を異ならせる。なお、本実施の形態では、絶縁膜２０の表面からポリシリコン高抵抗層１６の表面が露出するまでが、エッチング除去されるように、エッチング時間を調節して、ドライエッチングする。当該第７工程によりポリシリコン高抵抗層１６を含む高抵抗素子４０が形成された状態になる。また、ポリシリコン高抵抗層１６、ポリシリコン高抵抗層１６上の狭い領域に堆積されたポリシリコン低抵抗層１８、及びポリシリコン低抵抗層１８上に堆積された絶縁膜２０を含む低抵抗素子４２が形成された状態になる。さらに、低抵抗素子４２の上（絶縁膜２０の上）には、マスク層２２が形成された状態になっている。
【００５２】
さらに、ゲート電極２３をマスクにしてソース／ドレイン拡散層２４を形成する。本実施の形態では、具体的一例として、ソース／ドレイン拡散層２４の層厚は、３０００Åとしている。ソース／ドレイン拡散層２４の形成後、シリコン基板１２全面に、中間絶縁膜２６を形成した後、コンタクト孔２７を形成する。具体的一例としては、膜厚１２０００Åの中間絶縁膜２６にプラズマエッチングにより、直径０．６μｍのコンタクト孔２７を形成する。さらに、形成したコンタクト孔２７にＣＶＤ法等によりタングステン等の金属膜を堆積してメタル電極２８を形成した後、パターニングにより配線２９を形成する。このように製造することにより、図１に示した半導体装置１０が製造される。
【００５３】
なお、第６工程後にレジストマスク３６を除去せずに第７工程を行うことにより、第６工程と、第７工程とを１つの工程で行うようにしても良い。これにより、より工程数を削減することができる。
【００５４】
なお、本実施の形態で示した成膜方法や膜厚等は上述した具体的一例に限定されるものではなく、半導体装置１０の特性や仕様等に合わせ、適宜選択すればよい。
【００５５】
以上説明したように本実施の形態では、シリコン基板１２の上に、ポリシリコン高抵抗層１６、ポリシリコン低抵抗層１８、及び絶縁膜２０を堆積し、絶縁膜２０上にホトリソ技術により形成したレジストマスク３４をマスクとしてエッチングすることにより高抵抗素子４０となる抵抗層の積層体と低抵抗素子４２となる抵抗層の積層体とを分離し、ポリシリコン膜２１を高抵抗素子４０、低抵抗素子４２、及び半導体素子形成領域３２を含むシリコン基板１２の全面に形成した後、ホトリソ技術により形成したレジストマスク３６をマスクとしてエッチングすることにより不要部分を除去して半導体素子形成領域３２にゲート電極２３を形成すると共に低抵抗素子４２となる抵抗層の積層体の絶縁膜２０の上にマスク層２２を形成する。さらに、マスク層２２をマスクとしてエッチングすることにより、高抵抗素子４０となる抵抗層の積層体のうち絶縁膜２０及びポリシリコン低抵抗層１８をエッチングしてポリシリコン高抵抗層１６の表面を露出させ、低抵抗素子４２となる抵抗層の積層対のうちマスク層２２によりマスクされていない部分の絶縁膜２０及びポリシリコン低抵抗層１８をエッチングしてポリシリコン高抵抗層１６の表面を露出させる。さらに、ソース／ドレイン拡散層２４を形成し、シリコン基板１２全面に中間絶縁膜２６を形成し、コンタクト孔２７を形成し、メタル電極２８及び配線２９を形成する。
【００５６】
このように、本実施の形態では、レジストマスク３６をマスクとしてゲート電極２３とマスク層２２とを同一部材及び同一工程で形成し、形成されたマスク層２２により高抵抗素子４０となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、低抵抗素子４２となるポリシリコン高抵抗層１６及びポリシリコン低抵抗層１８の積層体と、をエッチングすることにより高抵抗素子４０と、抵抗値が高抵抗素子４０よりも低い低抵抗素子４２と、を形成する。
【００５７】
すなわち、ゲート電極２３を形成する際に同時に形成されたマスク層２２をマスクとして高抵抗素子４０と低抵抗素子４２とを形成するので、別途マスクを形成するためのホトリソ工程（従来技術の図１４参照）を必要としないため、工程数を削減することができる。
【００５８】
これにより、高抵抗素子４０、低抵抗素子４２、及び半導体素子４４がシリコン基板１２上に形成された半導体装置１０において、チップサイズの縮小化を図れると共に、低コスト化が計れるようになる。
【００５９】
［第２の実施の形態］
【００６０】
第１の実施の形態では、具体的一例として、半導体装置（半導体装置１０）に備えられた半導体素子（半導体素子４４）がＭＯＳ型電界効果トランジスタである場合について詳細に説明したが、本実施の形態では半導体装置に備えられた半導体素子がキャパシタである場合について詳細に説明する。以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００６１】
（半導体装置の構成）
【００６２】
まず、本実施の形態の半導体装置１０の構成について説明する。図７に、本実施の形態の半導体装置１０の具体的一例の断面図を示す。本実施の形態の半導体装置５０は、シリコン基板５２上に、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４が形成されたものである。なお、本実施の形態では、半導体素子９４はポリシリコンの電極間に絶縁体を有するキャパシタである。
【００６３】
本実施の形態の半導体装置５０は、シリコン基板５２上に、フィールド酸化膜５４が形成されている。フィールド酸化膜５４は、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４の下地層として、シリコン基板１２の抵抗素子形成領域７０及び半導体素子形成領域７２（詳細後述）に形成されている。
【００６４】
た高抵抗素子９０は、フィールド酸化膜５４上に堆積されたポリシリコン高抵抗層５６を含んで構成されている。低抵抗素子９２は、フィールド酸化膜５４上に堆積されたポリシリコン高抵抗層５６、及びポリシリコン高抵抗層５６上に堆積されたポリシリコン低抵抗層５８を含んで構成されている。なお、本実施の形態では、ポリシリコン高抵抗層５６は、ポリシリコン低抵抗層５８よりも抵抗値が高いポリシリコンの積層膜である。
【００６５】
高抵抗素子９０はポリシリコン高抵抗層５６を含んで構成されており、低抵抗素子９２はポリシリコン高抵抗層５６及びポリシリコン高抵抗層５６上に堆積されたポリシリコン低抵抗層５８を含んでいる。従って、低抵抗素子９２の抵抗値は、高抵抗素子９０の抵抗値よりも低くなる。
【００６６】
低抵抗素子９２のポリシリコン低抵抗層５８上には、絶縁膜６０が形成されており、さらに絶縁膜６０の上には、マスク層６２（６１）が形成されている。マスク層６２は、高抵抗素子９０及び低抵抗素子９２を形成した際に、各抵抗素子をエッチングする際のマスクとして機能したものである。
【００６７】
半導体素子９４は、下部電極となるポリシリコン高抵抗層５６、ポリシリコン低抵抗層５８、絶縁膜６０及び上部電極６３（６１）を含んで構成されている。
【００６８】
なお、本実施の形態では、マスク層２２及びゲート電極２３は同一部材（ポリシリコン膜２１）で、同一工程により形成されたものである。
【００６９】
さらに、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４全体の上、シリコン基板５２全面に中間絶縁膜６６が形成されている。中間絶縁膜６６には、複数のコンタクト孔６７がそれぞれ所定の深さまで開けられており、コンタクト孔６７の内部には、メタル電極６８が形成されている。さらに中間絶縁膜６６の表面（上面）には、メタル電極６８の上端部に接続された配線６９が形成されている。
【００７０】
なお、シリコン基板５２は第１の実施の形態のシリコン基板１２に対応し、フィールド酸化膜５４はフィールド酸化膜１４に対応し、ポリシリコン高抵抗層５６はポリシリコン高抵抗層１６に対応し、ポリシリコン低抵抗層５８はポリシリコン低抵抗層１８に対応し、絶縁膜６０は絶縁膜２０に対応し、マスク層６２はマスク層２２に対応し、上部電極６３はゲート電極２３に対応し、中間絶縁膜６６は中間絶縁膜２６に対応し、コンタクト孔６７はコンタクト孔２７に対応し、メタル電極６８はメタル電極２８に対応し、配線６９は配線２９に対応する。
【００７１】
（半導体装置の製造方法）
【００７２】
次に、本実施の形態の半導体装置５０の製造方法について説明する。図８〜図１２は本実施の形態の半導体装置５０の製造方法を示す工程順の半導体装置１０の具体的一例の断面図である。図８は、第１工程から第３工程を示す断面図である。図９は、第４工程を示す断面図である。図１０は、第５工程を示す断面図である。図１１は、第６工程を示す断面図である。図１２は、第７工程を示す断面図である。
【００７３】
まず第１工程では、基板としてシリコン基板５２上の抵抗素子形成領域７０上及び素子形成領域７２上（シリコン基板１２全面）に、フィールド酸化膜５４を形成する。具体的一例としては、６２５μｍの厚みのシリコン基板５２上に、公知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、膜厚５０００Åのシリコン酸化膜を形成する。さらに、形成されたフィールド酸化膜５４上（シリコン基板５２の主表面側）に、ポリシリコン膜を形成する。具体的一例としては、ＣＶＤ法により、膜厚１５００Åのポリシリコン膜を形成する。なお、本実施の形態では、シリコン基板５２の表面は、高抵抗素子９０が形成される高抵抗素子形成領域７０Ａ及び低抵抗素子９２が形成される低抵抗素子形成領域７０Ｂを含む抵抗素子形成領域７０と、半導体素子９４が形成される半導体素子形成領域７２を含んでいる。
【００７４】
次の第２工程では、形成されたポリシリコン膜に不純物を注入して、ポリシリコン高抵抗層５６を形成する。具体的一例としては、イオン種がリン、エネルギーが６０ｋｅＶ、照射量が１×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン膜に注入することにより、膜厚２５００Åのポリシリコン高抵抗層５６を形成する。
【００７５】
次の第３工程では、形成されたポリシリコン高抵抗層５６に、不純物を注入して、ポリシリコン高抵抗層５６の上部側にポリシリコン低抵抗層５８を形成する。このとき、ポリシリコン低抵抗層５８が形成されたことにより、ポリシリコン高抵抗層５６の膜圧は、第２工程で形成された膜厚よりもポリシリコン低抵抗層５８の膜厚の分、薄くなる。具体的一例としては、イオン種が砒素、エネルギーが４０ｋｅＶ、照射量が５×１０１５個／ｃｍ２の条件で、公知のインプラ技術を用いて、不純物としてのイオンをポリシリコン高抵抗層５６上部に注入することにより、膜厚１５００Åのポリシリコン低抵抗層５８を形成する。このとき、ポリシリコン高抵抗層５６の膜厚は１０００Åになる。さらに、形成されたポリシリコン低抵抗層５８上、主表面側に、絶縁膜６０を形成する。具体的一例としては、ＣＶＤ法により、膜厚２５０Åのシリコン窒化膜を形成する。
【００７６】
次の第４工程では、絶縁膜６０上に、レジストマスク７４を公知のホトリソ技術により所望の形状及び寸法にパターニング形成する。具体的一例として、レジストマスク７４の厚みは、１２０００Åが挙げられる。そして、レジストマスク７４をマスクにして、公知のドライエッチング技術により、ドライエッチングすることにより、余分なポリシリコン高抵抗層５６、ポリシリコン低抵抗層５８、及び絶縁膜６０を除去して、高抵抗素子９０及び低抵抗素子９２（高抵抗素子９０及び低抵抗素子９２を製造するための抵抗素子パターンである抵抗層の積層体）と、半導体素子９４（半導体素子９４を製造するための抵抗層の積層体）を形成する。なお、製造過程であるため、ここでは、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４は全て、ポリシリコン高抵抗層５６、ポリシリコン低抵抗層５８、及び絶縁膜６０を含む抵抗層の積層体である。レジストマスク７４は、抵抗層の積層体の形成後にドライエッチングにより除去する。なお、レジストマスク７４は第１の実施の形態のレジストマスク３４に対応する。
【００７７】
次の第５工程では、マスク層６２及びゲート電極６３となるポリシリコン膜６１を抵抗素子形成領域７０上及び半導体素子形成領域７２上、本実施の形態では、シリコン基板５２全面に形成する。具体的一例としては、ＣＶＤ法により、膜厚２０００Åのポリシリコン膜６１を形成する。なお、ポリシリコン膜６１は、第１の実施の形態のポリシリコン膜２１に対応する。
【００７８】
次の第６工程では、マスク層６２及び上部電極６３を形成するためのレジストマスク７６を、公知のホトリソ技術により、ポリシリコン膜６１上にパターニング形成する。具体的一例として、レジストマスク３６の厚みは、１２０００Åが挙げられる。そして、レジストマスク７６をマスクにして、公知のドライエッチング技術等により、ポリシリコン膜６１の不要部分を除去し、マスク層６２及び上部電極６３を形成する。当該第６工程により、半導体素子形成領域７２に上部電極６３が形成された状態になる。本実施の形態では、具体的一例として、ゲート電極２３の厚みは、２０００Åとしている。なお、レジストマスク７６は、第１の実施の形態のレジストマスク３６に対応する。
【００７９】
第６工程の際に用いられたレジストマスク７６を除去した後、次の第７工程では、マスク層６２をマスクとして、公知のドライエッチング技術により、高抵抗素子９０及び低抵抗素子９２の表面をドライエッチングすることにより、高抵抗素子９０と、低抵抗素子９２との抵抗値を異ならせる。なお、本実施の形態では、ポリシリコン高抵抗層５６の表面が露出するまで、具体的一例としては、絶縁膜６０の表面から５００Åエッチング除去されるように、エッチング時間を調節して、ドライエッチングする。当該第７工程によりポリシリコン高抵抗層５６を含む高抵抗素子９０が形成された状態になる。また、ポリシリコン高抵抗層５６、ポリシリコン高抵抗層５６上の狭い領域に堆積されたポリシリコン低抵抗層１８、及びポリシリコン低抵抗層５８上に堆積された絶縁膜６０を含む低抵抗素子９２が形成された状態になる。さらに、低抵抗素子９２の上（絶縁膜６０の上）には、マスク層６２が形成された状態になっている。
【００８０】
さらに、シリコン基板５２全面に、中間絶縁膜６６を形成した後、コンタクト孔６７を形成する。具体的一例としては、膜厚１２０００Åの中間絶縁膜６６に、プラズマエッチングにより、直径０．６μｍのコンタクト孔６７を形成する。さらに、形成したコンタクト孔６７にＣＶＤ法等によりタングステン等の金属膜を堆積してメタル電極６８を形成した後、パターニングにより配線６９を形成する。このように製造することにより、図７に示した半導体装置５０が製造される。
【００８１】
なお、第６工程後にレジストマスク７６を除去せずに第７工程を行うことにより、第６工程と、第７工程とを１つの工程で行うようにしても良い。これにより、より工程数を削減することができる。
【００８２】
なお、本実施の形態で示した成膜方法や膜厚等は上述した具体的一例に限定されるものではなく、半導体装置５０の特性や仕様等に合わせて、適宜選択すればよい。
【００８３】
以上説明したように本実施の形態では、シリコン基板５２の上に、ポリシリコン高抵抗層５６、ポリシリコン低抵抗層５８、及び絶縁膜６０を堆積し、絶縁膜６０上にホトリソ技術により形成したレジストマスク７４をマスクとしてエッチングすることにより高抵抗素子９０となる抵抗層の積層体と、低抵抗素子９２となる抵抗層の積層体と、半導体素子９４となる抵抗層の積層体と、を分離し、ポリシリコン膜６１を高抵抗素子９０、低抵抗素子９２、及び半導体素子９４を含むシリコン基板５２の全面に形成した後、ホトリソ技術により形成したレジストマスク７６をマスクとしてエッチングすることにより不要部分を除去して半導体素子９４となる抵抗層の積層体の絶縁膜６０の上に上部電極６３を形成すると共に低抵抗素子９２となる抵抗層の積層体の絶縁膜６０の上にマスク層６２を形成する。さらに、マスク層６２をマスクとしてエッチングすることにより、高抵抗素子９０となる抵抗層の積層体のうち絶縁膜６０及びポリシリコン低抵抗層５８をエッチングしてポリシリコン高抵抗層５６の表面を露出させ、低抵抗素子９２となる抵抗層の積層対のうちマスク層６２によりマスクされていない部分の絶縁膜６０及びポリシリコン低抵抗層５８をエッチングしてポリシリコン高抵抗層５６の表面を露出させる。さらに、シリコン基板５２全面に中間絶縁膜６６を形成し、コンタクト孔６７を形成し、メタル電極６８及び配線６９を形成する。
【００８４】
このように、本実施の形態では、レジストマスク７６をマスクとして上部電極６３とマスク層６２とを同一部材及び同一工程で形成し、形成されたマスク層６２により高抵抗素子９０となるポリシリコン高抵抗層５６及びポリシリコン低抵抗層５８の積層体と、低抵抗素子９２となるポリシリコン高抵抗層５６及びポリシリコン低抵抗層５８の積層体と、をエッチングすることにより高抵抗素子９０と、抵抗値が高抵抗素子９０よりも低い低抵抗素子９２と、を形成する。
【００８５】
すなわち、半導体素子９４の電極である上部電極６３を形成する際に同時に形成されたマスク層６２をマスクとして高抵抗素子９０と低抵抗素子９２とを形成するので、第１の実施の形態と同様に、別途マスクを形成するためのホトリソ工程（従来技術の図１４参照）を必要としないため、工程数を削減することができる。
【００８６】
これにより、高抵抗素子９０、低抵抗素子９２、及び半導体素子９４がシリコン基板５２上に形成された半導体装置５０において、チップサイズの縮小化を図れると共に、低コスト化が計れるようになる。
【００８７】
なお、第１の実施の形態のマスク層２２及び第２の実施の形態のマスク層６２は、いずれも絶縁膜２０及び絶縁膜６０を介して低抵抗素子４２及び低抵抗素子９２上に形成されており、各素子の抵抗を引き出すためのメタル電極２８及びメタル電極６８と接触しない構成となっているため、低抵抗素子４２及び低抵抗素子９２の特性に悪影響を与えることはない。
【００８８】
なお、半導体素子は、第１の実施の形態で示したＭＯＳ型電解効果トランジスタと、第２の実施の形態で示したキャパシタと、を含む半導体素子であっても良いし、その他の電極を有する半導体素子であってもよい。半導体素子の種類にかかわらず、半導体素子の電極を形成する際に電極と同一部材、同一工程で、低抵抗素子を形成するための抵抗層の積層体上にマスク層を形成し、当該マスク層を用いて、高抵抗素子を形成するための抵抗層の積層体及び低抵抗素子を形成するための抵抗層の積層体のマスク層が形成されていない部分をエッチングすることにより、高抵抗素子及び低抵抗素子の形成に用いるホトリソ工程を削減することができるため、製造工程数をより少なくすることができる。
【００８９】
また、第１の実施の形態で示した低抵抗素子４２及び低抵抗素子９２は、いずれも第７工程でポリシリコン高抵抗層１６及びポリシリコン高抵抗層５６の表面が露出するまでエッチングを行っているがこれに限らず、所望の抵抗値が得られる深さまでエッチングを行うようにすればよい。また、露出する面の面積（マスク層２２及びマスク層６２が形成されていない面の面積）は、所望の抵抗値を考慮して定めればよい。
【００９０】
以上第１の実施の形態及び第２の実施の形態で説明したように、抵抗素子の大きさ及び形状を変えずに高抵抗素子及び低抵抗素子が形成されるので、チップサイズの増大を抑制できる。
【００９１】
また、抵抗層パターンの疎密化の観点から、半導体装置を平面視した場合（シリコン基板の高抵抗素子、低抵抗素子、及び半導体素子が形成されている面側を平面視した場合）の高抵抗素子及び低抵抗素子は形状の相違が少ないことが好ましく、同一形状、同一大きさであることがより好ましい。第１の実施の形態及び第２の実施の形態で説明したように、抵抗素子の大きさ及び形状を変えずに高抵抗素子及び低抵抗素子が形成されるので、形状の相違を少なくすることができ、また、同一形状、同一大きさとすることができるため、抵抗層パターンの疎密化を図ることできる。
【００９２】
さらに、第１の実施の形態及び第２の実施の形態で説明したように、高抵抗素子及び低抵抗素子を形成するためのエッチングに用いるマスク層を形成するためのホトリソ工程を削減することができるため、製造工程数をより少なくすることができる。
【符号の説明】
【００９３】
１０、５０ 半導体装置
１２、５２ シリコン基板
１４、５４ フィールド酸化膜 （絶縁膜）
１５ ゲート酸化膜 （絶縁膜）
１６、５６ ポリシリコン高抵抗層
１８、５８ ポリシリコン低抵抗層
２０、６０ 絶縁膜
２１、６１ ポリシリコン膜
２２、６２ マスク層
２３ ゲート電極
３４、７４ レジストマスク
３６、７６ レジストマスク
４０、９０ 高抵抗素子
４２、９２ 低抵抗素子
４４、９４ 半導体素子
６３ 上部電極
【特許請求の範囲】
【請求項１】
半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板と、
前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗素子と、
前記第２の抵抗素子形成領域上に絶縁膜を介して形成された、前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子と、
前記半導体素子形成領域上に絶縁膜を介して形成された電極と、
前記第２の抵抗素子上に絶縁膜を介して形成された、前記電極と同一部材で形成されたマスク層と、
を備えた半導体装置。
【請求項２】
前記第１の抵抗素子は、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層を有し、前記第２の抵抗素子は、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された前記第１の抵抗層よりも抵抗値が低い第２の抵抗層を有する、請求項１に記載の半導体装置。
【請求項３】
前記半導体素子がＭＯＳ型電界効果トランジスタであり、前記電極が前記ＭＯＳ型電界効果トランジスタのゲート電極である、請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板の、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に絶縁膜を介して第１のポリシリコン層を形成する第１工程と、
前記第１工程により形成された前記第１のポリシリコン層に不純物を注入して、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に第１の抵抗層を形成する第２工程と、
前記第２工程により形成された前記第１の抵抗層に不純物を注入して、前記第１の抵抗層上に前記第１の抵抗層よりも抵抗値の低い第２の抵抗層を形成する第３工程と、
前記第２工程により前記第１の抵抗層が形成され、前記第３工程により前記第２の抵抗層が形成された前記ポリシリコン層をパターニングして、前記第１の抵抗層及び前記第２の抵抗層を含む第１の抵抗素子を前記第１の抵抗素子形成領域上に形成すると共に、前記第１の抵抗層及び前記第２の抵抗層を含む第２の抵抗素子を前記第２の抵抗素子形成領域上に形成する第４工程と、
前記半導体素子形成領域上、前記第４工程により形成された前記第１の抵抗素子上、及び前記第４工程により形成された前記第２の抵抗素子上に、第２のポリシリコン層を形成する第５工程と、
前記第５工程により形成された前記第２のポリシリコン層をパターニングして、前記半導体素子形成領域上に絶縁膜を介して電極を形成すると共に、前記第４工程で形成された前記第２の抵抗素子上に、マスク層を形成する第６工程と、
前記第６工程により形成されたマスク層を用いて前記第１の抵抗素子及び前記第２の抵抗素子をエッチングする第７工程と、
を備えた半導体装置の製造方法。
【請求項５】
前記第７工程は、前記第１の抵抗素子及び前記第２の抵抗素子に含まれる前記第１の抵抗層の表面が露出するまでエッチングする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子がＭＯＳ型電界効果トランジスタであり、前記電極が前記ＭＯＳ型電界効果トランジスタのゲート電極である、請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板と、
前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗素子と、
前記第２の抵抗素子形成領域上に絶縁膜を介して形成された、前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子と、
前記半導体素子形成領域上に絶縁膜を介して形成された第３の抵抗素子上に、絶縁膜を介して形成された電極と、
前記第２の抵抗層形成領域上に形成された、前記第２の抵抗素子上に絶縁膜を介して形成された、前記電極と同一部材で形成されたマスク層と、
を備えた半導体装置。
【請求項８】
前記第１の抵抗素子は、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層を有し、前記第２の抵抗素子は、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された前記第１の抵抗層よりも抵抗値が低い第２の抵抗層を有し、前記第３の抵抗素子は、前記半導体素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された第２の抵抗層を有する、請求項７に記載の半導体装置。
【請求項９】
前記半導体素子がキャパシタであり、前記電極が前記キャパシタの電極である、請求項７または請求項８に記載の半導体装置。
【請求項１０】
半導体素子が形成される素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板の、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に絶縁膜を介して第１のポリシリコン層を形成する第１工程と、
前記第１工程により形成された前記第１のポリシリコン層に不純物を注入して、前記半導体素子形成領域上、前記第１の抵抗素子形成領域上、及び前記第２の抵抗素子形成領域上に第１の抵抗層を形成する第２工程と、
前記第２工程により形成された前記第１の抵抗層に不純物を注入して、前記第１の抵抗層上に前記第１の抵抗層よりも抵抗値の低い第２の抵抗層を形成する第３工程と、
前記第２工程により前記第１の抵抗層が形成され、前記第３工程により前記第２の抵抗層が形成された前記ポリシリコン層をパターニングして、前記第１の抵抗層及び前記第２の抵抗層を含む半導体素子を前記半導体素子形成領域上に形成すると共に、前記第１の抵抗層及び前記第２の抵抗層を含む第１の抵抗素子を前記第１の抵抗素子形成領域上に形成し、かつ、前記第１の抵抗層及び前記第２の抵抗層を含む第２の抵抗素子を前記第２の抵抗素子形成領域上に形成する第４工程と、
前記第４工程により形成された前記半導体素子上、前記第４工程により形成された前記第１の抵抗素子上、及び前記第４工程により形成された前記第２の抵抗素子上に、第２のポリシリコン層を形成する第５工程と、
前記第５工程により形成された前記第２のポリシリコン層をパターニングして、前記第４工程で形成された前記半導体素子上に絶縁膜を介して電極を形成すると共に、前記第４工程で形成された前記第２の抵抗素子上に、マスク層を形成する第６工程と、
前記第６工程により形成されたマスク層を用いて前記第１の抵抗素子及び前記第２の抵抗素子をエッチングする第７工程と、
を備えた半導体装置の製造方法。
【請求項１１】
前記第７工程は、前記第１の抵抗素子及び前記第２の抵抗素子に含まれる前記第１の抵抗層の表面が露出するまでエッチングする、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体素子がキャパシタであり、前記電極が前記キャパシタの電極である、請求項１０または請求項１１に記載の半導体装置の製造方法。
【請求項１】
半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板と、
前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗素子と、
前記第２の抵抗素子形成領域上に絶縁膜を介して形成された、前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子と、
前記半導体素子形成領域上に絶縁膜を介して形成された電極と、
前記第２の抵抗素子上に絶縁膜を介して形成された、前記電極と同一部材で形成されたマスク層と、
を備えた半導体装置。
【請求項２】
前記第１の抵抗素子は、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層を有し、前記第２の抵抗素子は、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された前記第１の抵抗層よりも抵抗値が低い第２の抵抗層を有する、請求項１に記載の半導体装置。
【請求項３】
前記半導体素子がＭＯＳ型電界効果トランジスタであり、前記電極が前記ＭＯＳ型電界効果トランジスタのゲート電極である、請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板の、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に絶縁膜を介して第１のポリシリコン層を形成する第１工程と、
前記第１工程により形成された前記第１のポリシリコン層に不純物を注入して、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に第１の抵抗層を形成する第２工程と、
前記第２工程により形成された前記第１の抵抗層に不純物を注入して、前記第１の抵抗層上に前記第１の抵抗層よりも抵抗値の低い第２の抵抗層を形成する第３工程と、
前記第２工程により前記第１の抵抗層が形成され、前記第３工程により前記第２の抵抗層が形成された前記ポリシリコン層をパターニングして、前記第１の抵抗層及び前記第２の抵抗層を含む第１の抵抗素子を前記第１の抵抗素子形成領域上に形成すると共に、前記第１の抵抗層及び前記第２の抵抗層を含む第２の抵抗素子を前記第２の抵抗素子形成領域上に形成する第４工程と、
前記半導体素子形成領域上、前記第４工程により形成された前記第１の抵抗素子上、及び前記第４工程により形成された前記第２の抵抗素子上に、第２のポリシリコン層を形成する第５工程と、
前記第５工程により形成された前記第２のポリシリコン層をパターニングして、前記半導体素子形成領域上に絶縁膜を介して電極を形成すると共に、前記第４工程で形成された前記第２の抵抗素子上に、マスク層を形成する第６工程と、
前記第６工程により形成されたマスク層を用いて前記第１の抵抗素子及び前記第２の抵抗素子をエッチングする第７工程と、
を備えた半導体装置の製造方法。
【請求項５】
前記第７工程は、前記第１の抵抗素子及び前記第２の抵抗素子に含まれる前記第１の抵抗層の表面が露出するまでエッチングする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子がＭＯＳ型電界効果トランジスタであり、前記電極が前記ＭＯＳ型電界効果トランジスタのゲート電極である、請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
半導体素子が形成される半導体素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板と、
前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗素子と、
前記第２の抵抗素子形成領域上に絶縁膜を介して形成された、前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子と、
前記半導体素子形成領域上に絶縁膜を介して形成された第３の抵抗素子上に、絶縁膜を介して形成された電極と、
前記第２の抵抗層形成領域上に形成された、前記第２の抵抗素子上に絶縁膜を介して形成された、前記電極と同一部材で形成されたマスク層と、
を備えた半導体装置。
【請求項８】
前記第１の抵抗素子は、前記第１の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層を有し、前記第２の抵抗素子は、前記第２の抵抗素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された前記第１の抵抗層よりも抵抗値が低い第２の抵抗層を有し、前記第３の抵抗素子は、前記半導体素子形成領域上に絶縁膜を介して形成された第１の抵抗層及び前記第１の抵抗層上に形成された第２の抵抗層を有する、請求項７に記載の半導体装置。
【請求項９】
前記半導体素子がキャパシタであり、前記電極が前記キャパシタの電極である、請求項７または請求項８に記載の半導体装置。
【請求項１０】
半導体素子が形成される素子形成領域、第１の抵抗素子が形成される第１の抵抗素子形成領域、及び前記第１の抵抗素子よりも抵抗値が低い第２の抵抗素子が形成される第２の抵抗素子形成領域を含む基板の、前記第１の抵抗素子形成領域上及び前記第２の抵抗素子形成領域上に絶縁膜を介して第１のポリシリコン層を形成する第１工程と、
前記第１工程により形成された前記第１のポリシリコン層に不純物を注入して、前記半導体素子形成領域上、前記第１の抵抗素子形成領域上、及び前記第２の抵抗素子形成領域上に第１の抵抗層を形成する第２工程と、
前記第２工程により形成された前記第１の抵抗層に不純物を注入して、前記第１の抵抗層上に前記第１の抵抗層よりも抵抗値の低い第２の抵抗層を形成する第３工程と、
前記第２工程により前記第１の抵抗層が形成され、前記第３工程により前記第２の抵抗層が形成された前記ポリシリコン層をパターニングして、前記第１の抵抗層及び前記第２の抵抗層を含む半導体素子を前記半導体素子形成領域上に形成すると共に、前記第１の抵抗層及び前記第２の抵抗層を含む第１の抵抗素子を前記第１の抵抗素子形成領域上に形成し、かつ、前記第１の抵抗層及び前記第２の抵抗層を含む第２の抵抗素子を前記第２の抵抗素子形成領域上に形成する第４工程と、
前記第４工程により形成された前記半導体素子上、前記第４工程により形成された前記第１の抵抗素子上、及び前記第４工程により形成された前記第２の抵抗素子上に、第２のポリシリコン層を形成する第５工程と、
前記第５工程により形成された前記第２のポリシリコン層をパターニングして、前記第４工程で形成された前記半導体素子上に絶縁膜を介して電極を形成すると共に、前記第４工程で形成された前記第２の抵抗素子上に、マスク層を形成する第６工程と、
前記第６工程により形成されたマスク層を用いて前記第１の抵抗素子及び前記第２の抵抗素子をエッチングする第７工程と、
を備えた半導体装置の製造方法。
【請求項１１】
前記第７工程は、前記第１の抵抗素子及び前記第２の抵抗素子に含まれる前記第１の抵抗層の表面が露出するまでエッチングする、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体素子がキャパシタであり、前記電極が前記キャパシタの電極である、請求項１０または請求項１１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−１９９２０４（Ｐ２０１１−１９９２０４Ａ）
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願番号】特願２０１０−６６９７０（Ｐ２０１０−６６９７０）
【出願日】平成２２年３月２３日（２０１０．３．２３）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２３年１０月６日（２０１１．１０．６）
【国際特許分類】
【出願日】平成２２年３月２３日（２０１０．３．２３）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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